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特表2023-554267２重磁気トンネル接合デバイス

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

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(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2023-12-27

(54)【発明の名称】２重磁気トンネル接合デバイス

(51)【国際特許分類】

H10N 50/20 20230101AFI20231220BHJP

H10B 61/00 20230101ALI20231220BHJP

H10N 50/10 20230101ALI20231220BHJP

【ＦＩ】

H10N50/20

H10B61/00

H10N50/10 Z

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2023534097

(86)(22)【出願日】2021-11-17

(85)【翻訳文提出日】2023-06-05

(86)【国際出願番号】 CN2021131209

(87)【国際公開番号】W WO2022134953

(87)【国際公開日】2022-06-30

(31)【優先権主張番号】17/128,330

(32)【優先日】2020-12-21

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】390009531

【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション

【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬＢＵＳＩＮＥＳＳＭＡＣＨＩＮＥＳＣＯＲＰＯＲＡＴＩＯＮ

【住所又は居所原語表記】ＮｅｗＯｒｃｈａｒｄＲｏａｄ，Ａｒｍｏｎｋ，ＮｅｗＹｏｒｋ１０５０４，ＵｎｉｔｅｄＳｔａｔｅｓｏｆＡｍｅｒｉｃａ

(74)【代理人】

【識別番号】100112690

【弁理士】

【氏名又は名称】太佐種一

(74)【代理人】

【識別番号】100120710

【弁理士】

【氏名又は名称】片岡忠彦

(74)【復代理人】

【識別番号】110000420

【氏名又は名称】弁理士法人ＭＩＰ

(72)【発明者】

【氏名】ハシェミ、ポウヤ

(72)【発明者】

【氏名】ドリス、ブルースビー

(72)【発明者】

【氏名】コタンドラマン、チャンドラセカーラン

(72)【発明者】

【氏名】サン、ジョナサンツァンホン

【テーマコード（参考）】

4M119

5F092

【Ｆターム（参考）】

4M119AA03

4M119AA11

4M119BB01

4M119CC05

4M119DD51

4M119FF05

4M119FF13

4M119FF14

5F092AA04

5F092AA12

5F092AB06

5F092AC12

5F092AD25

5F092BB10

5F092BB36

5F092BB53

5F092BB55

5F092BC04

5F092BC07

5F092BC12

5F092BC43

5F092BC47

(57)【要約】

２重磁気トンネル接合デバイスを製造する方法が提供される。方法は、第１の磁気トンネル接合スタックを形成することと、第１の磁気トンネル接合スタック上にスピン伝導層を形成することと、スピン伝導層上に第２の磁気トンネル接合スタックを形成することと、スピン伝導層および第２の磁気トンネル接合スタックの表面上に誘電体スペーサ層を形成することとを含む。第２の磁気トンネル接合スタックは、第１の磁気トンネル接合スタックの幅より小さい幅を有する。また、スピン伝導層の幅は、第２の磁気トンネル接合スタックに隣接するスピン伝導層の第１の側面から、第１の磁気トンネル接合スタックに隣接するスピン伝導層の第２の側面まで厚さ方向に増加する。

【特許請求の範囲】

【請求項1】

２重磁気トンネル接合デバイスを製造する方法であって、
第１の磁気トンネル接合スタックを形成することと、
前記第１の磁気トンネル接合スタック上にスピン伝導層を形成することと、
前記スピン伝導層上に第２の磁気トンネル接合スタックを形成することと、
前記スピン伝導層および前記第２の磁気トンネル接合スタックの表面上に誘電体スペーサ層を形成することと
を含み、
前記第２の磁気トンネル接合スタックは、前記第１の磁気トンネル接合スタックの幅より小さい幅を有し、
前記スピン伝導層の幅は、前記第２の磁気トンネル接合スタックに隣接する前記スピン伝導層の第１の側面から、前記第１の磁気トンネル接合スタックに隣接する前記スピン伝導層の第２の側面まで厚さ方向に増加する、
方法。

【請求項2】

前記第１の磁気トンネル接合スタックを形成することは、
第１の参照層を形成することと、
前記第１の参照層上に第１のトンネル障壁層を形成することと、
前記第１のトンネル障壁層上に第１の磁性フリー層を形成することと、
前記第１の磁性フリー層上に第２のトンネル障壁層を形成することと
を含む、請求項１に記載の方法。

【請求項3】

前記第２の磁気トンネル接合スタック上にエッチ・ストップ層を形成することと、
前記エッチ・ストップ層上に金属ハード・マスク層を形成することと
をさらに含む、請求項２に記載の方法。

【請求項4】

前記スピン伝導層の前記増加幅は、前記スピン伝導層の厚さを通して部分的にエッチングすることによって形成される、請求項１に記載の方法。

【請求項5】

前記誘電体スペーサ層を形成することは、前記スピン伝導層を通して前記部分的にエッチングすることを実施した後に起こり、前記誘電体スペーサ層は下地となる前記スピン伝導層の一部分を覆う、請求項４に記載の方法。

【請求項6】

前記誘電体スペーサ層によって覆われていない前記スピン伝導層および前記第１の磁気トンネル接合スタックの部分を通してエッチングすることをさらに含む、請求項５に記載の方法。

【請求項7】

前記スピン伝導層の上部表面の幅は、前記第２の磁気トンネル接合スタックの下部表面の幅と少なくとも実質的に同じであり、前記スピン伝導層の下部表面の幅は、前記第１の磁気トンネル接合スタックの上部表面の幅と少なくとも実質的に同じである、請求項１に記載の方法。

【請求項8】

前記第１の磁気トンネル接合スタックは、自己整合パターニング・プロセスによって形成される、請求項１に記載の方法。

【請求項9】

前記誘電体スペーサ層の側面上に、および前記第１の磁気トンネル接合スタックの側面上に封止誘電体層を形成することをさらに含む、請求項１に記載の方法。

【請求項10】

前記封止誘電体層上に層間誘電体を形成することをさらに含む、請求項９に記載の方法。

【請求項11】

２重磁気トンネル接合デバイスであって、
第１の磁気トンネル接合スタックと、
前記第１の磁気トンネル接合スタック上に形成されたスピン伝導層と、
前記スピン伝導層上に形成された第２の磁気トンネル接合スタックと、
前記スピン伝導層および前記第２の磁気トンネル接合スタックの表面上に形成された誘電体スペーサ層と
を備え、
前記第２の磁気トンネル接合スタックは、前記第１の磁気トンネル接合スタックの幅より小さい幅を有し、
前記スピン伝導層の幅は、前記第２の磁気トンネル接合スタックに隣接する前記スピン伝導層の第１の側面から、前記第１の磁気トンネル接合スタックに隣接する前記スピン伝導層の第２の側面まで厚さ方向に増加する、
２重磁気トンネル接合デバイス。

【請求項12】

前記第１の磁気トンネル接合スタックは、
第１の参照層と、
前記第１の参照層上の第１のトンネル障壁層と、
前記第１のトンネル障壁層上の第１の磁性フリー層と、
前記第１の磁性フリー層上の第２のトンネル障壁層と
を含む、請求項１１に記載の２重磁気トンネル接合デバイス。

【請求項13】

前記第２の磁気トンネル接合スタック上のエッチ・ストップ層と、
前記エッチ・ストップ層上の金属ハード・マスク層と
をさらに備える、請求項１２に記載の２重磁気トンネル接合デバイス。

【請求項14】

前記スピン伝導層の上部表面の幅は、前記第２の磁気トンネル接合スタックの下部表面の幅と少なくとも実質的に同じであり、前記スピン伝導層の下部表面の幅は、前記第１の磁気トンネル接合スタックの上部表面の幅と少なくとも実質的に同じである、請求項１１に記載の２重磁気トンネル接合デバイス。

【請求項15】

前記第１の磁気トンネル接合スタックは、自己整合パターニング・プロセスによって形成される、請求項１１に記載の２重磁気トンネル接合デバイス。

【請求項16】

前記誘電体スペーサ層の側面上に、および前記第１の磁気トンネル接合スタックの側面上に形成された封止誘電体層をさらに備える、請求項１１に記載の２重磁気トンネル接合デバイス。

【請求項17】

前記封止誘電体層上に形成された層間誘電体をさらに備える、請求項１１に記載の２重磁気トンネル接合デバイス。

【請求項18】

前記第１の磁気トンネル接合スタックは、ビア誘電体層上に形成され、前記封止誘電体層は、前記ビア誘電体層の上部表面の下に延在する、請求項１７に記載の２重磁気トンネル接合デバイス。

【請求項19】

前記スピン伝導層は、非磁性であり、Ｃｕ、ＣｕＮ、Ａｇ、およびＡｇＳｎからなる群から選択される少なくとも１つの材料を含む、請求項１１に記載の２重磁気トンネル接合デバイス。

【請求項20】

前記誘電体スペーサ層は、ＡｌＯ_Ｘ、ＴｉＯ_Ｘ、ＳｉＯ_Ｘ、ＢＮ、ＳｉＮ、およびＳｉＢＣＮからなる群から選択される少なくとも１つの材料を含む、請求項１１に記載の２重磁気トンネル接合デバイス。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、磁気トンネル接合（ＭＴＪ）デバイスおよびＭＴＪデバイスを製造する方法に関する。トンネル磁気抵抗（ＴＭＲ）および書き込み効率は、ＤＭＴＪの性能に影響を及ぼす要因である。

【発明の概要】

【0002】

本開示の実施形態は、ワイド・ベース２重磁気トンネル接合デバイスを製造する方法に関する。本方法は、第１の磁気トンネル接合スタックを形成することと、第１の磁気トンネル接合スタック上にスピン伝導層を形成することと、スピン伝導層上に第２の磁気トンネル接合スタックを形成することと、スピン伝導層および第２の磁気トンネル接合スタックの表面上に誘電体スペーサ層を形成することとを含む。第２の磁気トンネル接合スタックは、第１の磁気トンネル接合スタックの幅より小さい幅を有する。また、スピン伝導層の幅は、第２の磁気トンネル接合スタックに隣接するスピン伝導層の第１の側面から、第１の磁気トンネル接合スタックに隣接するスピン伝導層の第２の側面まで厚さ方向に増加する。

【0003】

他の実施形態は、２重磁気トンネル接合デバイスに関する。２重磁気トンネル接合デバイスは、第１の磁気トンネル接合スタックと、第１の磁気トンネル接合スタック上に形成されたスピン伝導層と、スピン伝導層上に形成された第２の磁気トンネル接合スタックと、スピン伝導層および第２の磁気トンネル接合スタックの表面上に形成された誘電体スペーサ層とを含む。第２の磁気トンネル接合スタックは、第１の磁気トンネル接合スタックの幅より小さい幅を有する。スピン伝導層の幅は、第２の磁気トンネル接合スタックに隣接するスピン伝導層の第１の側面から、第１の磁気トンネル接合スタックに隣接するスピン伝導層の第２の側面まで厚さ方向に増加する。

【0004】

上記要約は、本開示のそれぞれの示す実施形態または全ての実施態様を説明することを意図されない。

【0005】

本出願に含まれる図面は、本明細書に組み込まれ、その一部を形成する。図面は、本開示の実施形態を示し、説明と共に、本開示の原理を説明する。図面は、ある実施形態の例証に過ぎず、本開示を限定しない。

【図面の簡単な説明】

【0006】

【図1】実施形態による、ワイド・ベース２重磁気トンネル接合デバイスの下に形成されるある特定のベース層の断面図である。

【図2】実施形態による、さらなる作製作業後の、図１の２重磁気トンネル接合デバイスの断面図である。

【図3】実施形態による、さらなる作製作業後の、図２の２重磁気トンネル接合デバイスの断面図である。

【図4】実施形態による、さらなる作製作業後の、図３の２重磁気トンネル接合デバイスの断面図である。

【図5】実施形態による、さらなる作製作業後の、図４の２重磁気トンネル接合デバイスの断面図である。

【図6】実施形態による、さらなる作製作業後の、図５の２重磁気トンネル接合デバイスの断面図である。

【図7】実施形態による、さらなる作製作業後の、図６の２重磁気トンネル接合デバイスの断面図である。

【図8】実施形態による、さらなる作製作業後の、図７の２重磁気トンネル接合デバイスの断面図である。

【図9】実施形態による、さらなる作製作業後の、図８の２重磁気トンネル接合デバイスの断面図である。

【図10】実施形態による、さらなる作製作業後の、図９の２重磁気トンネル接合デバイスの断面図である。

【図11】実施形態による、さらなる作製作業後の、図１０の２重磁気トンネル接合デバイスの断面図である。

【図12】実施形態による、さらなる作製作業後の、図１１の２重磁気トンネル接合デバイスの断面図である。

【発明を実施するための形態】

【0007】

本開示は、２重磁気トンネル接合（ＤＭＴＪ）デバイスおよびＤＭＴＪデバイスを製造する方法を説明する。特に、本開示は、ワイド非磁性ベース修正型ＤＭＴＪトンネル障壁構造体を説明する。

【0008】

本開示の種々の実施形態は、関連図面を参照して本明細書で説明される。代替的な実施形態は、本開示の範囲から逸脱することなく考案され得る。種々の接続および位置関係（例えば、上の、下の、隣接する等）は、以下の説明および図面における要素の間で規定されることに留意されたい。これらの接続もしくは位置関係またはその両方は、別段に指定されない限り、直接的または間接的であるものとすることができ、本開示は、この点に関して限定的であることを意図されない。したがって、エンティティの結合は、直接的または間接的な結合を指すものとすることができ、エンティティ間の位置関係は、直接的または間接的な位置関係であるものとすることができる。間接的な位置関係の例として、層「Ｂ」の上に層「Ａ」を形成することに対する本説明における参照は、層「Ａ」および層「Ｂ」の関連する特徴および機能が中間層によって実質的に変化しない限り、１つまたは複数の中間層（例えば、層「Ｃ」）が層「Ａ」と層「Ｂ」との間にある状況を含む。

【0009】

以下の定義および略語は、クレームおよび明細書の解釈のために使用される。本明細書で使用されるように、用語「備える」、「備えている」、「含む」、「含んでいる」、「有する」、「有している」、「含有する」、もしくは「含有している」、またはその任意の他の変形は、非排他的な包含をカバーすることを意図される。例えば、要素のリストを備える組成物、混合物、プロセス、方法、物品、または装置は、必ずしもそれらの要素だけに限定されるのではなく、明示的に挙げられない、または、そのような組成物、混合物、プロセス、方法、物品、または装置に固有の他の要素を含むことができる。

【0010】

以降の説明のために、用語「上」、「下」、「右」、「左」、「垂直」、「水平」、「上部」、「下部」、およびそれらの派生語は、図面内に方向付けられているように、説明される構造体および方法に関連するものとする。用語「重ねる」、「頂上に」、「上部に」、「の上に位置決めされる」、または「の頂上に位置決めされる」は、第１の構造体などの第１の要素が、第２の構造体などの第２の要素の上に存在し、インタフェース構造体などの介在要素が、第１の要素と第２の要素との間に存在し得ることを意味する。用語「直接的な接触」は、第１の構造体などの第１の要素および第２の構造体などの第２の要素が、２つの要素のインタフェースに中間伝導層、絶縁層、または半導体層を含むことなく接続されることを意味する。例えば、「第２の要素に対して選択的な第１の要素」などの用語「に対して選択的な」とは、第１の要素がエッチングされ、第２の要素がエッチ・ストップとして働き得ることを意味することが留意されるべきである。

【0011】

簡潔にするために、半導体デバイスおよび集積回路（ＩＣ）作製に関連する従来の技術は、本明細書で詳細に説明される場合もあれば、説明されない場合もある。さらに、本明細書で説明する種々のタスクおよびプロセスステップは、本明細書で詳細に説明されない追加的なステップまたは機能を有する、より包括的なプロシージャまたはプロセスに組み込まれ得る。特に、半導体デバイスおよび半導体ベースＩＣの製造における種々のステップは、よく知られており、それゆえ、簡潔にするために、多くの従来のステップは、本明細書で簡潔に述べられるのみとなるか、または、公知のプロセスの詳細を示すことなく完全に省略されるものとなる。

【0012】

一般に、ＩＣに詰めるマイクロチップを形成するために使用される種々のプロセスは、４つの一般的なカテゴリ、すなわち、フィルム堆積、除去／エッチング、半導体ドーピング、およびパターニング／リソグラフィにまとめられる。

【0013】

堆積とは、材料をウェハ上に成長させるか、コーティングするか、またはその他転写する、任意のプロセスである。中でも、利用可能な技術としては、物理気相堆積（ＰＶＤ）、化学気相堆積（ＣＶＤ）、電気化学堆積（ＥＣＤ）、分子ビーム・エピタキシ（ＭＢＥ）が挙げられ、さらに最近では、原子層堆積（ＡＬＤ）が挙げられる。別の堆積技術は、プラズマ増強化学気相堆積（ＰＥＣＶＤ）であり、ＰＥＣＶＤとは、プラズマ内のエネルギーを使用して反応をウェハ表面に誘起するプロセスであって、使用しない場合、この反応は従来のＣＶＤに付随するさらに高い温度を要するものとなる。ＰＥＣＶＤ堆積の間のエネルギー・イオン衝撃は、フィルムの電気的および機械的な特性を改善することもできる。

【0014】

除去／エッチングは、ウェハから材料を除去する任意のプロセスである。例としては、エッチ・プロセス（ウェットまたはドライ）、化学機械平坦化（ＣＭＰ）などが挙げられる。除去プロセスの一例は、イオン・ビーム・エッチング（ＩＢＥ）である。一般に、ＩＢＥ（またはミリング）は、物理的不活性ガス手段もしくは化学的反応ガス手段またはその両方によって基板材料を除去するためにリモート・ブロード・ビーム・イオン／プラズマ源を利用するドライ・プラズマ・エッチ法を指す。他のドライ・プラズマ・エッチ技術のように、ＩＢＥは、エッチ・レート、異方性、選択性、均一性、アスペクト比、および基板損傷の最小化などの利益を有する。ドライ除去プロセスの別の例は、反応性イオン・エッチング（ＲＩＥ）である。一般に、ＲＩＥは、ウェハ上に堆積した材料を除去するために化学反応性プラズマを使用する。ＲＩＥを用いると、プラズマが電磁界によって低圧（真空）下で生成される。ＲＩＥプラズマ由来の高エネルギー・イオンは、ウェハ表面を侵してウェハ表面と反応し、材料を除去する。

【0015】

半導体ドーピングは、例えば、トランジスタのソースおよびドレインを、一般には拡散もしくはイオン注入またはその両方によってドープすることによる、電気特性の修正である。これらのドーピング・プロセスの後に、炉アニーリングまたは急速熱アニーリング（ＲＴＡ）が続く。アニーリングは、注入されたドーパントを活性化するのに役立つ。導体（例えば、ポリシリコン、アルミニウム、銅等）と絶縁体（例えば、種々の形態の二酸化ケイ素、窒化ケイ素等）の両方のフィルムは、トランジスタおよびそれらの構成要素を接続および絶縁するために使用される。半導体基板の種々の領域を選択的にドーピングすることによって、電圧の印加により基板の導電率を変化させることが可能になる。これらの種々の構成要素の構造体を作製することによって、数百万のトランジスタが、構築され、互いに接続されて、最新のマイクロ電子デバイスの複雑な回路部を形成することができる。

【0016】

半導体リソグラフィは、基板に対するパターンの後続の転写のための、半導体基板上への３次元レリーフ画像またはパターンの形成である。半導体リソグラフィにおいて、パターンは、フォトレジストと呼ばれる感光性ポリマーによって形成される。トランジスタを構成する複雑な構造体および回路の数百万のトランジスタを接続する多くのワイヤを構築するために、リソグラフィおよびエッチ・パターン転写ステップが複数回反復される。ウェハ上に印刷される各パターンは、以前に形成されたパターンと整列され、ゆっくりと、導体、絶縁体、および選択的にドープされた領域が蓄積されて、最終的なデバイスを形成する。

【0017】

ここで、より具体的に本開示の態様に関連する技術の概要を参照すると、埋め込みＤＲＡＭ（ｅＤＲＡＭ）は、同じダイ上に集積されたダイナミック・ランダムアクセス・メモリ（ＤＲＡＭ）または特定用途向け集積回路（ＡＳＩＣ）のマルチチップ・モジュール（ＭＣＭ）もしくはマイクロプロセッサである。ｅＤＲＡＭは、シリコン－オン－絶縁体（ＳＯＩ）技術にて実装されており、ＳＯＩ技術とは、半導体製造において、従来のシリコン基板の代わりに層状シリコン－絶縁体－シリコン基板を使用することを指す。ｅＤＲＡＭ技術は、さまざまな度合いで成功を収めており、サーバ・メモリ・オプションとしてのＳＯＩ技術についての需要は近年減少している。

【0018】

磁気トンネル接合（ＭＴＪ）を使用する磁気抵抗ランダムアクセス・メモリ（ＭＲＡＭ）デバイスは、既存のｅＤＲＡＭ技術を置き換える１つのオプションである。ＭＲＡＭは不揮発性メモリであり、この利点は、このメモリ技術の開発を加速させている推進要因である。現在のＭＲＡＭＭＴＪ構造体は、比較的遅いが、ｅＤＲＡＭに匹敵するＭＴＪ書き込みターゲット速度（約５ｎｓ）に達する唯一の方法は、２重磁気トンネル接合（ＤＭＴＪ）によるものである。ＤＭＴＪデバイスは、書き込み電流を２分の１に低減する。

【0019】

あるＤＭＴＪデバイスでは、ワイド非磁性ベース修正型ＤＭＴＪデバイスを使用して、抵抗面積（ＲＡ）ペナルティおよび磁気抵抗（ＭＲ）ペナルティをどちらもなくすことによりＭＴＪのスイッチング効率を増加させるが、それらのペナルティはどちらも、同様の臨界寸法（ＣＤ）を有する上部および下部のＭＴＪを有する標準的なＤＭＴＪに関連する。これらのタイプのワイド・ベース・デバイスは、２重スピン流ソーシング（ＤＳＴＴ）の利点をもたらす。また、これらのタイプのデバイスの場合、下部障壁層は、比較的高いＲＡを有することができる。これらのデバイスは、非磁性（ＮＭ）金属層内のスピン拡散輸送にレバレッジをかけ、下部ＭｇＯ層を通る電荷電流密度の低減を達成することができる。下部ＮＭ層は、アニーリング・プロセス中に追加的なホウ素ドレイン導管として役立つこともできる。あるこれらのデバイスにおいて、非磁性スピン導体は、２つのＭＴＪスタック（例えば、Ｃｕ、ＣｕＮ、Ａｇ、ＡｇＳｎ等）間で使用される。これらのデバイスの製造の間は、ｉｎ－ｓｉｔｕスタック堆積プロセスが、スタック完全性のために、ならびに酸化またはＣＭＰなどのｅｘ－ｓｉｔｕプロセスにおいて起こり得るスピン・コンダクタンスの予期しない損失を回避するために望ましい。しかし、これらのワイド・ベースＤＭＴＪデバイスを用いると、例えば、ＡｇタイプのＮＭ層上でストップエッチを利用する必要がある。体心立方構造（例えば、ＣｏＦｅ）核形成フロントを制御する必要もある。

【0020】

本実施形態は、ＭＴＪスタックのうちの一方が他方よりワイドなベースを有する、ＤＭＴＪ構造体およびＤＭＴＪ構造体を作製する方法を含む。あるこれらの実施形態では、ＤＭＴＪスタックは、ビアの上部に１回堆積される（ｅｘ－ｓｉｔｕ破壊なし）。ある実施形態では、側壁スペーサは、上部接合をＲＩＥまたはＩＢＥによってパターニングし、それに続いて、第２の接合を形成し、その後、封止した後に形成される。ある実施形態では、ＤＭＴＪを製造する方法は、単一ＭＴＪデバイス（わずかな変形を有する）を形成する方法に適合する。

【0021】

図中のフローチャートおよび断面図は、種々の実施形態によるＤＭＴＪの製造方法を示す。幾つかの代替的な実施態様において、フローチャート内の製造ステップは、図で言及される順序と異なる順序で起こる場合がある。さらに、図に示す層のうちの任意の層は、複数の副層を含んでいてもよい。

【0022】

ここで同様の数字が同じまたは類似した要素を示す図面を参照するが、まずは図１を参照すると、本実施形態の適用され得るＤＭＴＪスタックを製造する例示的な方法が示されている。幾つかのバックエンド（「ＢＥＯＬ」）層が形成される。一般に、バックエンド（ＢＥＯＬ）は、個々のデバイス（トランジスタ、キャパシタ、抵抗器等）が、ウェハ上で配線によって相互接続されるＩＣ作製の第２の部分である。図１に示すように、第１のＢＥＯＬ層は、ＢＥＯＬ金属層１０２およびＢＥＯＬ誘電体層１００を含む。ＢＥＯＬ金属層１０２は、例えば、Ｃｕ、ＴａＮ、Ｔａ、Ｔｉ、ＴｉＮ、またはその組合せを含むことができる。ＢＥＯＬ誘電体層１００は、金属層１０２の両側に形成される。ＢＥＯＬ誘電体層１００は、例えば、ＳｉＯ_Ｘ、ＳｉＮ_Ｘ、ＳｉＢＣＮ、低κ、ＮＢＬＯＫ、または任意の他の適切な誘電体材料で構成され得る。

【0023】

別のＢＥＯＬ層は、ＢＥＯＬ金属層１０２およびＢＥＯＬ誘電体層１００上に形成される。特に、ビア・フィル層１０４は金属層１０２上に形成され、ビア誘電体層１０６はビア・フィル層１０４の両側に形成される。まず、ビア誘電体層１０６が、リソグラフィによるパターニングによって形成され得る。次いで、ビア・フィル層１０４を後で充填する分の空間を除くために、例えばＲＩＥによって、ビアがビア誘電体層１０６内に形成される。ある実施形態では、ビア・フィル層１０４は、Ｗ、Ｃｕ、ＴａＮ、Ｔａ、Ｔｉ、ＴｉＮ、ＴｉＯＣＮ、ＴａＯＣＮなどの材料、またはこれらの材料の組合せを含むことができる。ビア・フィル層１０４は、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはその組合せによって形成され得る。ビア・フィル層１０４が形成された後、構造体は、例えばＣＭＰに供され、さらなる処理のため表面を平坦化される。図１に示すＢＥＯＬ層を含む構造体は、ＭＴＪスタックがその上に形成される開始構造体である。

【0024】

ここで図２を参照すると、第１のＭＴＪスタック２０４が形成された後、スピン伝導層２０８と、それに続いて第２のＭＴＪスタック２１０とが形成される。単純にかつ理解を容易にするために、ＭＴＪスタックの全ての層を図に示してはいない。ある実施形態では、ＭＴＪスタック２０４および２１０はそれぞれ、参照層、第１のトンネル障壁層、第１のフリー層、金属スペーサ層、第２のフリー層、および第２のトンネル障壁層を含む。ＭＴＪスタックは、追加的な層を含むことができ、ある特定の層を省略することができ、層のそれぞれが副層を含むことができることが認識されるべきである。

【0025】

一般に、ＭＴＪスタックに関して、情報は、参照層の磁性配向に関連してフリー層フィルム（本明細書でさらに詳細に説明する）の磁性配向内に記憶される。参照層は、単一層または複数の層とすることができる。一実施形態では、ＭＴＪスタックの参照層は、合成反強磁性（ＳＡＦ）層である。ある実施形態では、ＭＴＪスタックの参照層は、複数の副層（例えば、２０以上の副層）を含む。

【0026】

ＭＴＪスタックのいずれかの形成において、第１のトンネル障壁層が、参照層の上部に形成される。一実施形態では、第１のトンネル障壁層は、薄絶縁層などの障壁、または、２つの電気伝導性材料間の電位である。電子（または準粒子）は、量子トンネル現象のプロセスによってトンネル障壁を通過する。ある実施形態では、第１のトンネル障壁層は、ＭｇＯで構成される少なくとも１つの副層を含む。ＭｇＯ以外の材料が、第１のトンネル障壁層を形成するために使用され得ることが認識されるべきである。フリー層は、参照層に対向するために第１のトンネル障壁層に隣接する磁性フリー層である。磁性フリー層は、反転され得る磁気モーメントまたは磁化を有する。第２のトンネル障壁層が、フリー層上に形成される。ある実施形態では、第２のトンネル障壁層は、第１のトンネル障壁層と同じ材料（例えば、ＭｇＯ）で構成される一番外の副層（または何らかの他の副層）を含む。ＭＴＪスタック２０４および２１０のいずれかは、追加的な層を含むことができ、ある特定の層を省略することができること、ならびに層のそれぞれが任意の数の副層を含むことができることも認識されるべきである。さらに、層もしくは副層またはその両方の組成は、第１のＭＴＪスタック２０４と第２のＭＴＪスタック２１０との間で異なっていてもよい。ある実施形態では、第１のＭＴＪスタック２０４および第２のＭＴＪスタック２１０は、自己整合パターニング・プロセスによって形成される。しかし、ある例において、第１のＭＴＪスタック２０４は、第２のＭＴＪスタック２１０と自己整合しない。

【0027】

再び図２を参照すると、エッチ・ストップ層２１４が、第２のＭＴＪスタック２１０上に形成される。エッチ・ストップ層２１４は、例えば、Ｒｕで構成され得る。ある実施形態では、キャップ層（示さず）が、第２のＭＴＪスタック２１０とエッチ・ストップ層２１４との間に形成される。金属ハード・マスク層２１６が、エッチ・ストップ層２１４上に形成される。金属ハード・マスク層２１６は、例えば、Ｗ、ＴａＮ、またはＴｉＮで構成され得る。また、誘電体もしくは有機性またはその両方のハード・マスク層２１８が、金属ハード・マスク層２１６上に形成される。有機ハード・マスク層２１８は、例えば、有機平坦化層（ＯＰＬ）材料、ＳｉＮ_Ｘ、ＳｉＯ_Ｘ、またはフォトレジストで構成され得る。金属ハード・マスク層２１６および有機ハード・マスク層２１８は、リソグラフィおよびＲＩＥによってパターニングされ得る。

【0028】

図３に示すように、第２のＭＴＪスタック２１０は、ＩＢＥまたはＲＩＥ（またはそれの何らかの組合せ）によってパターニングされる。このエッチング・プロセスは、スピン伝導層２０８の内部（の上部の近く）で停止される。図３に示すように、エッチングされたスピン伝導層２０８は、湾曲した断面プロファイルを有し、そのプロファイルの近くで、スピン伝導層２０８は、第２のＭＴＪスタック２１０に接する。製造プロセスのこの段階で、第２のＭＴＪスタック２１０の臨界寸法（ＣＤ）は、第１のＭＴＪスタック２０４のＣＤより小さい。さらに、スピン伝導層２０８のＣＤは、層の厚さ全体を通して徐々に変化する。ある実施形態では、空気ブレークまたは制御されたｉｎ－ｓｉｔｕ酸化が、部分的な電気的短絡を低減するために利用され得る。図３は、金属ハード・マスク層２１６、エッチ・ストップ層２１４、および第２のＭＴＪスタック２１０の組合せの最終形状が、極めて一貫した傾斜を有する（すなわち、その湾曲部分によって徐々に増加するＣＤを有するスピン伝導層２０８に少なくとも実質的に達するまで）テーパ付き形状を有することを示す。しかし、他の実施形態では、金属ハード・マスク層２１６、エッチ・ストップ層２１４、および第２のＭＴＪスタック２１０の組合せの側壁は、垂直の（またはほぼ垂直の）プロファイルを有することが認識されるべきである。

【0029】

ここで図４を参照すると、側壁誘電体スペーサ層４０４は、ＰＶＤ、ＡＬＤ、またはＰＥＣＶＤによってＤＭＴＪ構造体上に形成される。側壁誘電体スペーサ層４０４は、例えば、ＡｌＯ_Ｘ、ＴｉＯ_Ｘ、ＳｉＯ_Ｘ、ＢＮ、ＳｉＮ、またはＳｉＢＣＮで構成され得る。ある実施形態では、側壁誘電体スペーサ層４０４の形成に先立って、露出した構造体は、例えば、Ｏ、Ｈ、Ｎ、またはＮＨ_３を使用するオプションのプラズマ前処理に供することができる。

【0030】

ここで図５を参照すると、側壁誘電体スペーサ層４０４は、この層の材料の一部を除去し形状を変更するためのエッチング・プロセスに供される。ある例では、反応性イオン・エッチング（ＲＩＥ）またはハイ・アングルＩＢＥ（または両方の方法の組合せ）が、材料の所定の部分を除去するために使用され得る。図５に示すように、エッチングは、金属ハード・マスク層２１６の側壁、エッチ・ストップ層２１４の側壁、第２のＭＴＪスタック２１０の側壁、およびスピン伝導層２０８の湾曲部分を覆うように側壁誘電体スペーサ層４０４の所定の部分を残しながら、スピン伝導層２０８の表面に至るまで側壁誘電体スペーサ層４０４の材料の全てを除去するように実施される。図５に示すように、ある実施形態では、また、金属ハード・マスク層２１６の上部が、エッチング・プロセスに続いて露出される。誘電体スペーサ層４０４の残りの側壁は、その後、第１のＭＴＪスタック２０４をパターニングするためにハード・マスクとして使用される。

【0031】

ここで図６を参照すると、さらなるパターニング・プロセスおよび材料の除去が、例えば、ＩＢＥまたはＲＩＥ（またはこれらの方法の何らかの組合せ）を利用することによって実施される。このエッチング・プロセスは、ビア誘電体層１０６の内部（の上部の近く）で停止される。ある実施形態では、図３に関して上記で説明したプロセスとある程度同様に、第１のＭＴＪスタック２０４およびビア誘電体層１０６の残りの部分は、ある程度の湾曲した断面プロファイルを有する。製造プロセスのこの段階では、第１のＭＴＪスタック２０４の所定の部分を除去しても、第２のＭＴＪスタック２１０の臨界寸法（ＣＤ）は、第１のＭＴＪスタック２０４のＣＤより依然として小さい。ある実施形態では、空気ブレークまたは制御されたｉｎ－ｓｔｕ酸化が、部分的な電気的短絡を低減するために利用され得る。

【0032】

ここで図７を参照すると、封止誘電体層７０２が、例えば、ＰＶＤ、ＡＬＤ、またはＰＥＣＶＤによって形成される。封止誘電体層７０２は、例えば、ＡｌＯ_Ｘ、ＴｉＯ_Ｘ、ＳｉＯ_Ｘ、ＢＮ、ＳｉＮ、またはＳｉＢＣＮで構成され得る。封止誘電体層７０２の材料は、誘電体スペーサ層４０４の材料と同じであっても異なっていてもよい。ある実施形態では、封止誘電体層７０２の形成に先立って、露出した構造体は、例えば、Ｏ、Ｈ、Ｎ、またはＮＨ_３を使用するオプションのプラズマ前処理に供することができる。

【0033】

ここで図８を参照すると、封止誘電体層７０２の形成に続いて、層間誘電体（ＩＬＤ）層８０２が、封止誘電体層７０２を覆うために形成される。

【0034】

ここで図９を参照すると、ＣＭＰ（または同様なもの）が、構造体の表面を平坦化するためにＤＭＴＪ構造体に対して実施される。このＣＭＰプロセスは、封止誘電体層７０２、金属ハード・マスク層２１６、および側壁誘電体スペーサ層４０４の上部を露出させる。

【0035】

ここで図１０を参照すると、ＣＭＰ平坦化プロセスに続いて、第２のＩＬＤ層１００２が、リソグラフィによって形成される。図１１を参照すると、第２のＩＬＤ層１００２は、封止誘電体層７０２、金属ハード・マスク層２１６、および側壁誘電体スペーサ層４０４の所定の部分をもう一度露出させるために、第２のＩＬＤ層１００２の所定の部分を除去する除去プロセス（例えば、ＲＩＥ）に供される。

【0036】

ここで図１２を参照すると、図１１のＲＩＥプロセスに続いて、ビット・ライン１２０２、それに続いて、フィル・ライナー１２０４が形成される。ある実施形態では、ビット・ラインは、Ｔａ、ＴａＮ、Ｃｕ、またはその任意の適切な組合せで構成される。

【0037】

種々の実施形態の説明は、例証のために提示されており、網羅的であること、または開示された実施形態に限定されることを意図されない。多くの変更および変形は、説明された実施形態の範囲から逸脱することなく当業者に明らかになる。本明細書で使用される用語は、実施形態の原理、実用的な応用、または市場で見出される技術に勝る技術的改善を最もよく説明するために、または、当業者が本明細書で開示される実施形態を理解することを可能にするために選択された。

【図1】