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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2023-12-27
(54)【発明の名称】コンパクトな高電力薄膜フィルタ
(51)【国際特許分類】
   H01P 1/203 20060101AFI20231220BHJP
   H01P 1/30 20060101ALI20231220BHJP
   H05K 7/20 20060101ALI20231220BHJP
   H03H 7/075 20060101ALI20231220BHJP
【FI】
H01P1/203
H01P1/30 Z
H05K7/20 C
H03H7/075 Z
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2023536114
(86)(22)【出願日】2021-12-09
(85)【翻訳文提出日】2023-08-02
(86)【国際出願番号】 US2021062534
(87)【国際公開番号】W WO2022132550
(87)【国際公開日】2022-06-23
(31)【優先権主張番号】63/126,014
(32)【優先日】2020-12-16
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】500047848
【氏名又は名称】キョーセラ・エイブイエックス・コンポーネンツ・コーポレーション
(74)【代理人】
【識別番号】100118902
【弁理士】
【氏名又は名称】山本 修
(74)【代理人】
【識別番号】100106208
【弁理士】
【氏名又は名称】宮前 徹
(74)【代理人】
【識別番号】100196508
【弁理士】
【氏名又は名称】松尾 淳一
(74)【代理人】
【識別番号】100162846
【弁理士】
【氏名又は名称】大牧 綾子
(72)【発明者】
【氏名】マレク,マイケル
(72)【発明者】
【氏名】オニール,エリナー
(72)【発明者】
【氏名】ニッシム,ローニット
【テーマコード(参考)】
5E322
5J006
5J024
【Fターム(参考)】
5E322AA11
5E322AB02
5J006HB03
5J006HB15
5J006JA01
5J006LA08
5J006LA15
5J006NA07
5J006PA03
5J024AA01
5J024BA11
5J024CA03
5J024DA04
5J024DA29
5J024DA32
5J024DA35
5J024EA01
5J024KA03
(57)【要約】
薄膜フィルタは、モノリシック基板と、モノリシック基板上に形成されたパターン化された導電層とを含み得る。パターン化された導電層は、少なくとも1つの薄膜インダクタを含み得る。薄膜フィルタは、約25Wよりも高い電力容量を有し得る。いくつかの実施形態では、薄膜インダクタは、入力ポートと出力ポートとの間に接続され得る。ヒートシンク端子は、薄膜フィルタの底面に沿って露出され得る。いくつかの実施形態では、ヒートシンク端子は、露出したヒートシンク領域を有し得、薄膜フィルタの底面は、露出したヒートシンク領域よりも20倍未満の大きさの領域を有する。
【特許請求の範囲】
【請求項1】
薄膜フィルタであって、
モノリシック基板と、
前記モノリシック基板上に形成された、パターン化された導電層であって、少なくとも1つの薄膜インダクタを備えている、パターン化された導電層とを備え、
前記薄膜フィルタは、約25Wよりも高い電力容量を有している、薄膜フィルタ。
【請求項2】
前記薄膜フィルタは、約50cm未満である設置領域を有している、請求項1に記載の薄膜フィルタ。
【請求項3】
前記薄膜フィルタは、約0.02W/mmよりも高い領域電力容量を有している、請求項1に記載の薄膜フィルタ。
【請求項4】
前記薄膜インダクタは、約30マイクロメートルよりも大きな厚さを有している、請求項1に記載の薄膜フィルタ。
【請求項5】
前記薄膜フィルタの底面に沿って露出したヒートシンク端子をさらに備え、前記ヒートシンク端子は、露出したヒートシンク領域を有しており、前記薄膜フィルタの設置領域は、前記露出したヒートシンク領域の20倍未満の大きさである、請求項1に記載の薄膜フィルタ。
【請求項6】
前記薄膜フィルタの底面に露出した入力ポートであって、露出した入力ポート領域を有している、入力ポートと、
前記薄膜フィルタの前記底面に露出した出力ポートであって、露出した出力ポート領域を有している、出力ポートと、
前記薄膜フィルタの底面に露出したヒートシンク端子であって、露出したヒートシンク領域を有している、ヒートシンク端子とをさらに備え、
前記薄膜フィルタの設置領域は、前記露出した入力ポート領域、前記露出した出力ポート領域、および前記露出したヒートシンク領域の総露出領域の20倍未満の大きさである、請求項1に記載の薄膜フィルタ。
【請求項7】
前記薄膜フィルタの底面に露出した入力ポートと、
前記薄膜フィルタの前記底面に露出した出力ポートとをさらに備え、
前記少なくとも1つの薄膜インダクタは、前記入力ポートと前記出力ポートとの間に接続されている、請求項1に記載の薄膜フィルタ。
【請求項8】
前記少なくとも1つの薄膜インダクタは、前記入力ポートと前記出力ポートとの間に直列に接続されている複数の薄膜インダクタを備えている、請求項7に記載の薄膜フィルタ。
【請求項9】
フィルタの前記底面に沿って露出したヒートシンク端子と、
前記薄膜フィルタの厚さ方向において、前記パターン化された導電層から離間した、追加のパターン化された導電層とをさらに備え、
前記追加のパターン化された導電層は、前記パターン化された導電層および前記ヒートシンク端子とともにコンデンサを形成している、請求項7に記載の薄膜フィルタ。
【請求項10】
前記モノリシック基板は、サファイアを備えている、請求項1に記載の薄膜フィルタ。
【請求項11】
前記モノリシック基板は、20W/m・℃よりも高い熱伝導率を有している、請求項1に記載の薄膜フィルタ。
【請求項12】
前記少なくとも1つの薄膜インダクタは、全体が単一層上に形成されたループ形状の、パターン化された導電層を備えている、請求項1に記載の薄膜フィルタ。
【請求項13】
前記少なくとも1つの薄膜インダクタは、前記薄膜フィルタの厚さ方向において、互いに離間した、少なくとも2つのパターン化された導電層を備えている、請求項1に記載の薄膜フィルタ。
【請求項14】
前記薄膜フィルタは、阻止帯域周波数よりも高い周波数で、-30dB未満である減衰を示す、請求項1に記載の薄膜フィルタ。
【請求項15】
薄膜フィルタであって、
モノリシック基板と、
前記薄膜フィルタの底面に露出した入力ポートと、
前記薄膜フィルタの前記底面に露出した出力ポートと、
前記モノリシック基板上に形成された、パターン化された導電層であって、前記パターン化された導電層は、少なくとも1つの薄膜インダクタを備えており、前記少なくとも1つの薄膜インダクタは、前記入力ポートと前記出力ポートとの間に接続されている、パターン化された導電層と、
前記薄膜フィルタの前記底面に沿って露出したヒートシンク端子とを備え、
前記ヒートシンク端子は、露出したヒートシンク領域を有しており、前記薄膜フィルタの設置領域は、前記露出したヒートシンク領域の20倍未満の大きさである、薄膜フィルタ。
【請求項16】
前記薄膜フィルタは、約50cm未満である設置領域を有している、請求項15に記載の薄膜フィルタ。
【請求項17】
前記薄膜フィルタは、約0.02W/mmよりも高い領域電力容量を有している、請求項15に記載の薄膜フィルタ。
【請求項18】
前記薄膜インダクタは、約30マイクロメートルよりも大きな厚さを有している、請求項15に記載の薄膜フィルタ。
【請求項19】
前記入力ポートは、露出した入力ポート領域を有しており、
前記出力ポートは、露出した出力ポート領域を有しており、
前記薄膜フィルタの前記設置領域は、前記露出した入力ポート領域、前記露出した出力ポート領域、および前記露出したヒートシンク領域の総露出領域の20倍未満の大きさである、請求項15に記載の薄膜フィルタ。
【請求項20】
前記ヒートシンク端子は、第1の方向のヒートシンク長さを有しており、
前記モノリシック基板は、前記ヒートシンク長さの2倍未満である、前記第1の方向の長さを有している、請求項15に記載の薄膜フィルタ。
【請求項21】
前記少なくとも1つの薄膜インダクタは、前記入力ポートと前記出力ポートとの間に直列に接続されている複数の薄膜インダクタを備えている、請求項20に記載の薄膜フィルタ。
【請求項22】
前記薄膜フィルタの厚さ方向において、前記パターン化された導電層から離間した、追加のパターン化された導電層をさらに備えており、前記追加のパターン化された導電層は、前記パターン化された導電層および前記ヒートシンク端子とともにコンデンサを形成している、請求項20に記載の薄膜フィルタ。
【請求項23】
前記モノリシック基板は、サファイアを備えている、請求項15に記載の薄膜フィルタ。
【請求項24】
前記モノリシック基板は、20W/m・℃よりも高い熱伝導率を有している、請求項15に記載の薄膜フィルタ。
【請求項25】
前記少なくとも1つの薄膜インダクタは、全体が単一層上に形成されたループ形状の、パターン化された導電層を備えている、請求項15に記載の薄膜フィルタ。
【請求項26】
前記少なくとも1つの薄膜インダクタは、前記薄膜フィルタの厚さ方向において、互いに離間した、少なくとも2つのパターン化された導電層を備えている、請求項15に記載の薄膜フィルタ。
【請求項27】
前記薄膜フィルタは、阻止帯域周波数よりも高い周波数で、-30dB未満である減衰を示す、請求項15に記載の薄膜フィルタ。
【請求項28】
薄膜フィルタを形成するための方法であって、
モノリシック基板を準備するステップと、
前記モノリシック基板上に形成されたパターン化された導電層を形成するステップであって、前記パターン化された導電層は、少なくとも1つの薄膜インダクタを備えており、前記少なくとも1つの薄膜インダクタは、前記薄膜フィルタの底面に露出した入力ポートと、前記薄膜フィルタの前記底面に露出した出力ポートとの間に接続されている、形成するステップと、
前記薄膜フィルタの前記底面に沿って露出したヒートシンク端子を形成するステップとを含む、方法。
【発明の詳細な説明】
【技術分野】
【0001】
関連出願の相互参照
本出願は、2020年12月16日の出願日を有する米国仮特許出願第63/126,014号の出願の利益を主張し、その全体が参照により本明細書に組み込まれる。
【0002】
本主題は、一般に、薄膜フィルタに関する。より詳細には、本主題は、コンパクトな高電力薄膜フィルタ(high-power thin-film filter)に関する。
【背景技術】
【0003】
高周波無線信号通信の人気が高まっている。小型化への傾向により、小型のパッシブな構成要素の需要も高まっており、一般的に、そのような構成要素の電力処理能力(power handling capacity)は低下している。小型化により、小型のパッシブな構成要素を表面実装(surface mounting)することも困難になった。したがって、高い電力処理能力を有する小型の表面実装可能なフィルタが、当該技術分野で歓迎されるであろう。
【発明の概要】
【課題を解決するための手段】
【0004】
本発明の1つの実施形態によれば、薄膜フィルタは、モノリシック基板(monolithic substrate)と、モノリシック基板上に形成された、パターン化された導電層(patterned conductive layer)とを含み得る。パターン化された導電層は、少なくとも1つの薄膜インダクタを含み得る。薄膜フィルタは、約25Wよりも高い電力容量を有し得る。
【0005】
本発明の別の実施形態によれば、薄膜フィルタは、モノリシック基板と、薄膜フィルタの底面に露出した入力ポートと、薄膜フィルタの底面に露出した出力ポートとを含み得る。薄膜フィルタは、モノリシック基板上に形成された、パターン化された導電層を含み得る。パターン化された導電層は、入力ポートと出力ポートとの間に接続された少なくとも1つの薄膜インダクタを含み得る。薄膜フィルタは、薄膜フィルタの底面に沿って露出したヒートシンク端子(heat sink terminal)を含み得る。ヒートシンク端子は、露出したヒートシンク領域を有し得る。薄膜フィルタの設置領域(footprint area)を、露出したヒートシンク領域の20倍未満の大きさとすることができる。
【0006】
本発明の別の実施形態によれば、薄膜フィルタを形成するための方法は、モノリシック基板を準備することと、モノリシック基板上に形成された、パターン化された導電層を形成することとを含み得る。パターン化された導電層は、薄膜フィルタの底面に露出した入力ポートと、薄膜フィルタの底面に露出した出力ポートとの間に接続された、少なくとも1つの薄膜インダクタを含み得る。この方法は、薄膜フィルタの底面に沿って露出したヒートシンク端子を形成することを含み得る。
【0007】
当業者を対象とした、本発明の最良のモードを含む本発明の完全かつ実現可能な開示が、添付の図面を参照して本明細書に記載されている。
【図面の簡単な説明】
【0008】
図1A】本開示の態様による薄膜フィルタの簡略化された概略図である。
図1B】本開示の態様による薄膜フィルタの概略図である。
図1C図1Bの薄膜フィルタの概略側面図である。
図2A】本開示の態様による薄膜フィルタの別の実施形態の上面概略図である。
図2B図2Aの薄膜フィルタの概略側面図である。
図3】本開示の態様によるローパス薄膜フィルタのシミュレートされた挿入ロス(S2,1)およびリターンロス(S1,1)のデータを示す図である。
【発明を実施するための形態】
【0009】
本明細書および添付の図面の全体を通じて参照文字を繰り返し使用することは、本発明の同一または類似の特徴または要素を表すことを意図している。
【0010】
コンパクトなパッケージで、優れた電力処理能力を有する高電力薄膜フィルタが開示される。薄膜フィルタは、モノリシック基板と、モノリシック基板上に形成された少なくとも1つの薄膜インダクタとを含むことができる。薄膜フィルタは、約25Wよりも高い、いくつかの実施形態では約30Wよりも高い、いくつかの実施形態では約40Wよりも高い、いくつかの実施形態では約50Wよりも高い、いくつかの実施形態では約75Wよりも高い、いくつかの実施形態では約100Wよりも高い、いくつかの実施形態では約150Wよりも高い、電力容量を有することができる。
【0011】
薄膜フィルタは、たとえば、グリッドアレイ型実装(grid array-type mounting)(たとえば、ランドグリッドアレイ(LGA)型実装、ボールグリッドアレイ(BGA)型など)を使用して、コンパクトな表面実装可能デバイスとして構成され得る。この組合せは、実装の容易さのために、および/またはプリント回路基板上の利用可能な実装スペースが限られている用途のために、望ましい場合がある。たとえば、薄膜フィルタは、約50cm未満、いくつかの実施形態では約45cm未満、いくつかの実施形態では約40cm未満、いくつかの実施形態では約35cm未満、いくつかの実施形態では約20cm未満、いくつかの実施形態では約15cm未満、いくつかの実施形態では約10cm未満、いくつかの実施形態では約7cm未満である、設置領域を有し得る。
【0012】
フィルタは、X-Y平面におけるフィルタの設置領域に対して高い電力容量を有し得る。たとえば、フィルタは、約0.02W/mmよりも高い、いくつかの実施形態では約0.1W/mmよりも高い、いくつかの実施形態では約0.15W/mmよりも高い、いくつかの実施形態では約0.2W/mmよりも高い、いくつかの実施形態では約0.22W/mmよりも高い、領域電力容量を有し得る。
【0013】
フィルタは、フィルタの体積に対して高い電力容量を有し得る。たとえば、フィルタは、約0.02W/mmよりも高い、いくつかの実施形態では約0.1W/mmよりも高い、いくつかの実施形態では約0.15W/mmよりも高い、いくつかの実施形態では約0.2W/mmよりも高い、いくつかの実施形態では約0.22W/mmよりも高い、体積電力容量(volume power capacity)を有し得る。
【0014】
フィルタは、高電力容量に寄与する様々な特徴を含み得る。フィルタは、1つまたは複数の薄膜インダクタを形成する、パターン化された導電層を含み得る。薄膜インダクタは、薄膜構成要素としては、比較的厚くすることができる。たとえば、いくつかの実施形態では、薄膜インダクタは、20マイクロメートルから約80マイクロメートル、いくつかの実施形態では約30マイクロメートルから約70マイクロメートル、いくつかの実施形態では約40マイクロメートルから約60マイクロメートル、いくつかの実施形態では約45マイクロメートルから約55マイクロメートル、の範囲の厚さを有することができる。そのような厚さによって、大電力電流が印加されたときに、薄膜インダクタによる発熱を低減することが知られている。それに加えて、そのような厚さは、薄膜インダクタに隣接する基板および/または誘電体層の間の、強力な接着を妨げるほど大きくはない。
【0015】
対照的に、薄膜コンデンサおよび/または薄膜抵抗器の抵抗層(存在する場合)などの他の薄膜構成要素のパターン化された導電層は、約0.05マイクロメートルから約40マイクロメートル、いくつかの実施形態では約0.1マイクロメートルから約20マイクロメートル、いくつかの実施形態では約0.3マイクロメートルから約10マイクロメートル、いくつかの実施形態では約1マイクロメートルから約5マイクロメートルの範囲の、Z方向の厚さを有し得る。
【0016】
薄膜構成要素は、様々な適切なサブトラクティブ、セミアディティブ、またはフルアディティブのプロセスを使用して、正確に形成され得る。たとえば、物理蒸着および/または化学析出が使用され得る。たとえば、いくつかの実施形態では、薄膜構成要素は、物理蒸着の一種であるスパッタリングを使用して形成され得る。しかしながら、たとえば、蒸発、原子層堆積(ALD)、プラズマ化学蒸着(PECVD)、無電解めっき、および電気めっきを含む、他の様々な適切なプロセスを使用することもできる。リソグラフィマスクおよびエッチングを使用して、薄膜構成要素の所望の形状を生成することができる。反応性または非反応性ガス(たとえば、アルゴン、窒素、酸素、塩素、三塩化ホウ素、四フッ化炭素、六フッ化硫黄)のプラズマを使用するドライエッチング、および/または、ウェットエッチングを含む、様々な適切なエッチング技法を使用することができる。
【0017】
薄膜インダクタは、ループを形成するパターン化された導電層を含み得る。ループは、約2mmから約9mm、いくつかの実施形態では約3mmから約7mmの範囲の単一のループ直径を有し得る。いくつかの実施形態では、薄膜インダクタは、全体が単一層上に形成されたループ形状の、パターン化された導電層を含み得る。たとえば、複数の薄膜インダクタを、同じパターン化された導電層および/または平面内に完全に形成することができる。しかしながら、他の実施形態では、薄膜インダクタは、それぞれ、薄膜フィルタの厚さ方向において、互いに離間し、1つまたは複数のビアによって接続された、少なくとも2つのパターン化された導電層を含むことができる。パターン化された導電層は、基板に関して上記で説明されたものを含む、1つまたは複数の適切な誘電体材料を含む、1つまたは複数の誘電体層によって離間して配置され得る。
【0018】
薄膜インダクタは、約0.1mmより大きい、いくつかの実施形態では約0.2mmより大きい、いくつかの実施形態では約0.3mmより大きい、いくつかの実施形態では約0.5mmより大きい、いくつかの実施形態では約1mmより大きい線幅、X-Y平面内の幅を有し得る。
【0019】
フィルタの電力容量を向上させることができる特徴の別の例として、フィルタは、フィルタの底面に沿って露出したヒートシンク端子を有することができる。ヒートシンク端子が、プリント回路基板のヒートシンクまたは他の実装面に取り付けられる(たとえば、はんだ付けされる)ように構成できる。ヒートシンク端子は、フィルタに対して、比較的大きな露出したヒートシンク領域を有することができる。たとえば、フィルタは、露出したヒートシンク領域よりも、約20倍未満の大きさの、いくつかの実施形態では約15倍未満の大きさの、いくつかの実施形態では約10倍未満の大きさの、いくつかの実施形態では5倍未満の大きさの、設置領域を有することができる。露出したヒートシンク領域を、フィルタの設置領域の約5%以上、いくつかの実施形態では7%以上、いくつかの実施形態では約10%以上とできる。
【0020】
それに加えて、フィルタから熱をより均一に除去できるように、露出したヒートシンク端子を、比較的長くすることができる。この構成は、所与の電力でフィルタの動作温度を下げることにより、フィルタの熱容量を向上させることができる。たとえば、モノリシック基板は、第1の方向の長さを有することができ、ヒートシンク端子は、第1の方向のヒートシンク長さを有することができ、モノリシック基板は、第1の方向の長さを有することができ、ヒートシンク長さに対するモノリシック基板の長さの比は、約2未満であり、いくつかの実施形態では約1.7未満であり、いくつかの実施形態では約1.5未満であり、いくつかの実施形態では約1.3未満であり、いくつかの実施形態では約1.1未満である。言い換えれば、いくつかの実施形態では、ヒートシンク端子の長さを、フィルタの長さの約50%以上、いくつかの実施形態では約70%以上、いくつかの実施形態では約80%以上、いくつかの実施形態では約90%以上とできる。
【0021】
いくつかの実施形態では、ヒートシンク端子は、薄膜フィルタの接地として機能することができる。ヒートシンク端子を、薄膜フィルタが接続されるデバイス(たとえば、プリント回路基板)の接地に接続することができる。しかしながら、他の実施形態では、ヒートシンク端子とは別個の接地端子によって、薄膜フィルタが接続されるデバイスとの接地接続を容易にすることができる。そのような実施形態では、1つまたは複数のコンデンサが、インダクタと接地端子との間に形成され得る。
【0022】
薄膜フィルタの入力ポートおよび出力ポートは、薄膜フィルタからプリント回路基板への熱の除去を助けるために比較的大きくてもよい。たとえば、入力ポートは、プリント回路基板との接続のために、露出した入力ポート領域を有することができる。出力ポートは、プリント回路基板との接続のために、露出した出力ポート領域を有することができる。フィルタの底面は、露出した入力ポート領域と、露出した出力ポート領域との合計として定義できるポート露出領域よりも150倍未満の大きさの、いくつかの実施形態では120倍未満の大きさの、いくつかの実施形態では100倍未満の大きさの、いくつかの実施形態では80倍未満の大きさの、いくつかの実施形態では60倍未満の大きさの、いくつかの実施形態では50倍未満の大きさの領域を有することができる。
【0023】
それに加えて、いくつかの実施形態では、入力ポート、出力ポート、およびヒートシンク端子の総露出領域を、フィルタの設置領域に対して、比較的大きくすることができる。フィルタは、露出した入力ポート領域、露出した出力ポート領域、および露出したヒートシンク領域の総露出領域よりも20倍未満の大きさの、いくつかの実施形態では約15倍未満の大きさの、いくつかの実施形態では約10倍未満の大きさの、いくつかの実施形態では5倍未満の大きさの設置領域を有することができる。
【0024】
モノリシック基板は、比較的高い熱伝導率を有することができ、これにより、デバイスの電力処理能力が向上する可能性がある。たとえば、モノリシック基板は、約20W/m・℃よりも高い、いくつかの実施形態では約40W/m・℃よりも高い、いくつかの実施形態では約80W/m・℃よりも高い、いくつかの実施形態では約100W/m・℃よりも高い熱伝導率を有することができる。
【0025】
モノリシック基板および/または誘電体層は、動作温度25℃および周波数500MHzで、ASTM D2520-13に従って決定したとき約30未満の、いくつかの実施形態では約25未満の、いくつかの実施形態では約20未満の、いくつかの実施形態では約15未満の誘電率を有する材料を含み得る。しかしながら、他の実施形態では、より高い周波数および/またはより小さな構成要素を達成するために、30より高い誘電率を有する材料が使用され得る。たとえば、そのような実施形態では、誘電率は、25℃の動作温度および500MHzの周波数で、ASTM D2520-13に従って決定されるように、約30から約120、またはそれ以上の範囲、いくつかの実施形態では約50から約100、いくつかの実施形態では約70から約90であり得る。
【0026】
たとえば、基板および/または誘電体層は、1つまたは複数の適切なセラミック材料を備え得る。適切な材料は、一般に、電気絶縁性および熱伝導性である。たとえば、いくつかの実施形態では、基板は、サファイア、ルビー、アルミナ(Al)、窒化アルミニウム(AlN)、酸化ベリリウム(BeO)、酸化アルミニウム(Al)、窒化ホウ素(BN)、ケイ素(Si)、炭化ケイ素(SiC)、シリカ(SiO)、窒化ケイ素(Si)、ガリウム砒素(GaAs)、窒化ガリウム(GaN)、二酸化ジルコニウム(ZrO)、それらの混合物、そのような材料の酸化物および/または窒化物、または他の任意の適切なセラミック材料を含み得る。さらなる例示的なセラミック材料は、チタン酸バリウム(BaTiO)、チタン酸カルシウム(CaTiO)、酸化亜鉛(ZnO)、低耐火ガラスを含むセラミック、または他のガラス結合材料を含む。
【0027】
本明細書で使用される場合、「の上に形成された」とは、別の層と直接接触している層を称し得る。しかしながら、それらの間に中間層が形成されてもよい。それに加えて、底面に関して使用される場合、「の上に形成された」は、構成要素の外面に関して使用され得る。したがって、底面「の上に形成された」層は、その上に形成される層よりも構成要素の外側に近い場合がある。
【0028】
薄膜フィルタは、たとえば、ローパスフィルタ、ハイパスフィルタ、または帯域パスフィルタを含む、様々な適切なフィルタタイプとして構成され得る。フィルタは、約100MHzから約5GHz以上、またはそれ以上の範囲、いくつかの実施形態では約150MHzから約4GHz、いくつかの実施形態では約200MHzから約3GHzである特性周波数(たとえば、ローパス周波数、ハイパス周波数、帯域パス周波数の上限(upper bound)、または帯域パス周波数の下限(lower bound)(たとえば、阻止帯域周波数(stop band frequency)))を有し得る。
【0029】
フィルタは、優れたフィルタ特性を示し得る。たとえば、フィルタは、優れた帯域外除去(out-of-band rejection)を示し得る。フィルタは、通過帯域周波数範囲の外側限界から、MHz当たり少なくとも0.1dB、いくつかの実施形態ではMHz当たり少なくとも0.15dB、いくつかの実施形態ではMHz当たり少なくとも0.2dBである割合で減少する減衰を示し得る。
【0030】
上記で示したように、フィルタは、一般にコンパクトであり得る。たとえば、フィルタは、約150mm未満の、いくつかの実施形態では約100mm未満の、いくつかの実施形態では約80mm未満の、いくつかの実施形態では約50mm未満の、いくつかの実施形態では約40mm未満の長さを有し得る。フィルタは、約100mm未満の、いくつかの実施形態では約60mm未満の、いくつかの実施形態では約40mm未満の、いくつかの実施形態では約30mm未満の、いくつかの実施形態では約20mm未満の幅を有し得る。
【0031】
フィルタは比較的薄型であり得る。たとえば、フィルタの厚さは、約100ミクロンよりも大きく、いくつかの実施形態では約200ミクロンよりも大きく、いくつかの実施形態では約400ミクロンよりも大きく、いくつかの実施形態では約600ミクロンよりも大きく、いくつかの実施形態では約800ミクロンよりも大きく、いくつかの実施形態では約1mmよりも大きく、いくつかの実施形態では約2mmよりも大きくなり得る。
【0032】
フィルタは、本明細書で説明されるように、多数の導電層、非導電層形成構造(たとえば、インダクタ、コネクタ、端子など)、およびそれらの間の接続を有し得る。いくつかの実施形態では、フィルタは、複数の導電層、いくつかの実施形態では4つ以上の導電層、いくつかの実施形態では6つ以上の導電層を有し得る。
I.例示的な実施形態
図1Aは、本開示の態様によるフィルタ10の簡略化された概略図を示す。フィルタは、入力ポート18と出力ポート20との間に接続された1つまたは複数の薄膜インダクタ12、14、16を含むことができる。薄膜インダクタ12、14、16を、直列に接続することができる。1つまたは複数のコンデンサ22、24、26、28を、薄膜インダクタ12、14、16と、ヒートシンク端子30との間に接続することができる。いくつかの実施形態では、ヒートシンク端子30は、接地として機能することができる。いくつかの実施形態では、1つまたは複数のコンデンサ32、34、36を、入力ポート18と出力ポート20との間に直列に接続することができる。コンデンサ32、34、36は、それぞれ、個別のインダクタ12、14、16と並列に接続することができる。たとえば、第1のコンデンサ32を、第1のインダクタ12と並列に接続することができる。第2のコンデンサ34を、第2のインダクタ14と並列に接続することができる。第3のコンデンサ36を、第3のインダクタ16と並列に接続することができる。
【0033】
図1Aに関して上記で説明された構成は、例としてのみ提供されていることを理解されたい。本開示の範囲内で変形が可能である。たとえば、フィルタは、より少ない、またはより多くの数のインダクタを含み得る。それに加えて、所望のフィルタリング特性を得るために、一部またはすべてのコンデンサが省略され得る。
【0034】
図1Bは、本開示の態様によるフィルタ100の概略図を示す。フィルタ100は、フィルタ100の長さ101に、フィルタの幅103を乗じたものとして定義される設置領域を有し得る。フィルタ100は、モノリシック基板106の表面104上に露出した入力ポート102を含み得る。出力ポート108も、モノリシック基板106の表面104上に露出され得る。パターン化された導電層109を、モノリシック基板106上に形成することができる。パターン化された導電層109は、1つまたは複数の薄膜インダクタ110、112、114を含むことができる。薄膜インダクタ110、112、114を、入力ポート102と出力ポート108との間に接続することができる。この例では、薄膜インダクタ110、112、114は、入力ポート102と出力ポート108との間に直列に接続された第1の薄膜インダクタ110、第2の薄膜インダクタ112、および第3の薄膜インダクタ114を含むことができる。
【0035】
フィルタ100は、たとえば図1Cに例示されるように、モノリシック基板106の底面に露出したヒートシンク端子116を含むことができる。ヒートシンク端子116を、フィルタ100が実装されるプリント回路基板(または他の物体もしくは表面)のヒートシンクに実装または取り付けるように構成することができる。ヒートシンク端子116は、露出したヒートシンク領域を有することができる。たとえば、ヒートシンク端子116は、長さ118および幅120を含む長方形の形状を有することができる。この例では、露出したヒートシンク領域を、長さ118に、幅119を乗じたものとして計算することができる。しかしながら、露出したヒートシンク端子116は、様々な形状およびサイズを有することができることを理解されたい。たとえば、ヒートシンク端子116は、「L」字形状、「U」字形状、または他の任意の適切な形状を有することができる。
【0036】
ヒートシンク端子116の露出したヒートシンク領域を、モノリシックフィルタ106の設置領域に対して、比較的大きくすることができる。ヒートシンク端子116は、フィルタ116から(たとえば、プリント基板のヒートシンクへ)の熱除去を助けるために、大きな露出領域を有することができ、これが、高電力容量を容易にすることができる。いくつかの実施形態では、モノリシック基板116は、ヒートシンク端子116の、露出したヒートシンク領域よりも、20倍未満の大きさの領域を有することができる。
【0037】
いくつかの実施形態では、フィルタ100は、1つまたは複数のコンデンサを含むことができる。たとえば、追加のパターン化された導電層120を、モノリシックフィルタ106の表面104に垂直であり、図1Cに例示されている、厚さ方向115において、薄膜インダクタ110、112、114のパターン化された導電層109から離間して配置することができる。追加のパターン化された導電層120は、薄膜インダクタ110、112、114のパターン化された導電層109とともに1つまたは複数のコンデンサを形成することができる。
【0038】
たとえば、薄膜インダクタ110、112、114のパターン化された導電層109は、ヒートシンク端子116に直接接続された1つまたは複数の部分122、124、126を含むことができる。追加のパターン化された導電層120は、薄膜インダクタ110、112とヒートシンク端子116との間にコンデンサを形成する第1の部分128、第2の部分130、第3の部分132、および第4の部分134を含むことができる。追加のパターン化された導電層120の第1の部分128、第2の部分130、第3の部分132、および第4の部分134は、それぞれインダクタ12、14、16とヒートシンク端子30との間に接続された、図1Aのコンデンサ22、24、26に対応することができる。
【0039】
第1に、追加のパターン化された導電層120の第1の部分128は、薄膜インダクタ110、112のパターン化された導電層109とともにコンデンサを形成することができる。追加のパターン化された導電層120の第1の部分128は、第1のインダクタ110と入力ポート102との間の点において、パターン化された導電層109を有するモノリシック基板106の表面104の平面に対して、パターン化された導電層109と重なることができる。追加のパターン化された導電層120の第1の部分128は、パターン化された導電層109の第1の部分122と重なることができる。したがって、追加のパターン化された導電層120の第1の部分128は、第1のインダクタ110と入力ポート102との間の点において、パターン化された導電層109と、パターン化された導電層109の第1の部分122との間に、キャパシタを形成することができる。追加のパターン化された導電層120の第1の部分128は、図1Aのコンデンサ22に対応することができる。
【0040】
同様に、追加のパターン化された導電層120の第2の部分130は、第1のインダクタ110と第2のインダクタ112との間の点において、パターン化された導電層109と重なることができる。追加のパターン化された導電層120の第2の部分130は、パターン化された導電層109の第2の部分124と重なることができる。したがって、追加のパターン化された導電層120の第2の部分130は、第1のインダクタ110と第2のインダクタ112との間の点と、パターン化された導電層109の第2の部分124との間にコンデンサを形成することができる。追加のパターン化された導電層120の第2の部分130は、図1Aのコンデンサ24に対応することができる。
【0041】
追加のパターン化された導電層120の第3の部分132は、第2のインダクタ112と第3のインダクタ114との間の点において、パターン化された導電層109と重なることができる。追加のパターン化された導電層120の第2の部分130は、パターン化された導電層109の第2の部分124と重なることができる。したがって、追加のパターン化された導電層120の第3の部分132は、パターン化された導電層109の第2の部分124と、第2のインダクタ112と第3のインダクタ114との間の点との間に、コンデンサを形成することができる。追加のパターン化された導電層120の第3の部分130は、図1Aのコンデンサ26に対応することができる。
【0042】
追加のパターン化された導電層120の第4の部分134は、第3のインダクタ114と出力ポート108との間の点において、パターン化された導電層109と重なることができる。追加のパターン化された導電層120の第4の部分130は、パターン化された導電層109の第3の部分126と重なることができる。したがって、追加のパターン化された導電層120の第4の部分134は、パターン化された導電層109の第2の部分126と、第3のインダクタ114と出力ポート108との間の点との間に、コンデンサを形成することができる。追加のパターン化された導電層120の第4の部分130は、図1Aのコンデンサ28に対応することができる。したがって、追加のパターン化された導電層120の第1の部分128、第2の部分130、第3の部分132、および第4の部分134は、それぞれ図1Aのコンデンサ22、24、26に対応することができる。
【0043】
追加のパターン化された導電層120は、図1Aのコンデンサ32、34、36にそれぞれ対応するコンデンサを形成できる、第5の部分136、第6の部分138、および第7の部分140を含むことができる。コンデンサを、それぞれのインダクタ110、112、114と並列に接続することができる。より具体的には、第5の部分136は、第1のインダクタ109と入力ポート102との間の点において、パターン化された導電層109と重なることができ、また、第1のインダクタ110と第2のインダクタ112との間の点において、パターン化された導電層109と重なることができる。第6の部分138は、第1のインダクタ109と第2のインダクタ112との間の点において、パターン化された導電層109と重なることができ、また、第2のインダクタ112と第3のインダクタ114との間の点において、パターン化された導電層109と重なることができる。最後に、追加のパターン化された導電層120の第7の部分140は、第2のインダクタ112と第3のインダクタ114との間の点において、パターン化された導電層109と重なることができ、また、第3のインダクタ114と出力ポート108との間の点において、パターン化された導電層109と重なることができる。
【0044】
図1Cは、図1Bのフィルタ100の概略側面図である。図1Cに示されるように、パターン化された導電層109を、モノリシックフィルタ106の表面104上に配置することができる。(たとえば、誘電体材料からなる)第1の層142を、モノリシックフィルタ106およびパターン化された導電層109の上に配置することができる。追加のパターン化された導電層120を、第1の層142の上に形成および/または配置することができる。いくつかの実施形態では、第2の層144を、追加のパターン化された導電層120および第1の層142の上に配置することができる。入力ポート102、出力ポート108、およびヒートシンク端子116を、フィルタ100の底面146に沿って露出させることができる。上記で論じられたように、ポート102、108が、実装面に接触するように配置されるように、(たとえば、プリント回路基板に)表面実装される場合、図1Cに示す方位からフィルタ100を180度反転できるように、フィルタ100を、「フリップチップ」として構成することができる。
【0045】
図2Aは、本開示の態様によるフィルタ200の別の実施形態の上面概略図である。フィルタ100は、フィルタ100の長さ101に、フィルタの幅103を乗じたものとして定義される設置領域を有し得る。フィルタ200は、一般に、図1のフィルタ100と同様に構成され得る。図2Aおよび図2Bの参照番号は、図1の参照番号にほぼ対応する。たとえば、図2Aのフィルタ200の入力ポート202は、図1のフィルタ100の入力ポート102に対応し、図2Aのフィルタ200のモノリシック基板206の表面204は、図1のフィルタ100のモノリシック基板106に対応するという具合である。
【0046】
図1のフィルタ100とは対照的に、図2のフィルタ200は、図1Aのコンデンサ32、34、36に対応するコンデンサを省略することができる。言い換えれば、図2Aのフィルタ200は、それぞれのインダクタ210、212、214と並列に接続されるコンデンサを省略することができる。しかしながら、いくつかの実施形態では、そのようなコンデンサを、本開示の範囲内で図2のフィルタ200に含めることができることを理解されたい。
【0047】
それに加えて、図2Aのフィルタ200のインダクタ210、212、214を、複数のパターン化された導電層に形成し、ビア246、248、250、252、254、256によって接続することができる。たとえば、第3のパターン化された導電層258は、それぞれインダクタ210、212、214のループの一部を形成する、第1の部分260、第2の部分262、および第3の部分264を含むことができる。第3の層258の部分260、262、264を、図2Aに示されるようにビア246、248、250、252、254、256によってパターン化された(たとえば、図1Bおよび図1Cのフィルタ100のパターン化された導電層109に対応する)導電層209と接続することができる。
【0048】
図2Bは、図2Aのフィルタ200の概略側面図である。図2Bに示されるように、フィルタは、(たとえば、第1のパターン化された導電層209とモノリシック基板206との間の)モノリシック基板206上に配置できる第3の層258を含むことができる。第1のパターン化された導電層209は、図1Bおよび図1Cのフィルタ100のパターン化された導電層109に対応することができる)。(たとえば、誘電体材料からなる)第3の層259を、モノリシック基板206および第3のパターン化された導電層258の上に配置することができる。しかしながら、誘電体層およびパターン化された導電層の任意の適切な配置を使用して、図2Aに関して説明したフィルタ構成を達成できることを理解されたい。
II.シミュレーションデータ
図3は、本開示の態様によるローパスフィルタの、シミュレートされた挿入ロス(insertion loss)(S2,1)およびリターンロス(return loss)(S1,1)のデータを示す。シミュレーションデータは、512MHzのローパスカットオフ周波数よりも高い周波数で、優れた減衰を示す。より具体的には、図5は、ローパスカットオフ周波数を通過すると急激な低下を示す。この例では、挿入ロス(S2,1)は、512MHzにおいて-0.306dBであり、687.0MHzにおいて-41.47dBの減衰である。約700MHzよりも高い周波数では、減衰は-30dB未満である。
III.テスト
A.応答特性
挿入ロス、リターンロス、および他の応答特性のテストは、ソース信号発生器(たとえば、1306 Keithley 2400シリーズソースメジャーユニット(SMU)、たとえばKeithley 2410-C SMU)を使用して実行され得る。たとえば、S-パラメータ(たとえば、挿入ロス、リターンロスなど)を測定するために、ソース信号発生器を使用して、入力信号を、フィルタの入力ポートに加え、電力信号を、フィルタの出力ポートで測定できる。
B.応答特性
電力容量のテストは、ソース信号発生器(たとえば、1306 Keithley 2400シリーズソースメジャーユニット(SMU)、たとえばKeithley 2410-C SMU)および赤外線温度計を使用して実行され得る。フィルタの電力容量は、約23℃の周囲環境において、フィルタが約75℃の定常状態温度(steady state temperature)を有する電力レベルとして定義され得る。電力容量を測定するために、ソース信号発生器(たとえば、1306 Keithley 2400シリーズソースメジャーユニット(SMU)、たとえばKeithley 2410-C SMU)を使用して、0VのDCバイアス電圧を有する500MHzの正弦波周波数を有するテスト信号が、フィルタに適用され得る。テスト信号の電力レベルを、約23℃である環境において、段階的に(たとえば、10ワットずつ)増加させることができる。フィルタアセンブリは、各定常状態電力レベルにおいて、定常状態温度に到達することができる。フィルタの各定常状態温度を、赤外線温度計を使用して測定することができる。フィルタの温度が75℃を超えるまで、このプロセスを繰り返すことができる。フィルタが75℃を超える直前の電力レベルを、フィルタの電力容量であると判定することができる。
【0049】
本発明のこれらおよび他の変更および変形は、本発明の精神および範囲から逸脱することなく当業者によって実施され得る。それに加えて、様々な実施形態の態様は、全体的または部分的に交換され得ることを理解されたい。さらに、当業者であれば、前述した説明は単なる例であり、添付の特許請求の範囲にさらに記載される本発明を限定することを意図したものではないことを理解するであろう。
図1A
図1B
図1C
図2A
図2B
図3
【国際調査報告】