▶ テキサス インスツルメンツ インコーポレイテッドの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2023-12-27
(54)【発明の名称】ハードウェアベースのセキュリティ認証
(51)【国際特許分類】
G06F 13/36 20060101AFI20231220BHJP
G06F 21/73 20130101ALI20231220BHJP
【ＦＩ】
G06F13/36 310E
G06F21/73
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2023536340
(86)(22)【出願日】2021-12-13
(85)【翻訳文提出日】2023-08-14
(86)【国際出願番号】 US2021063000
(87)【国際公開番号】W WO2022132606
(87)【国際公開日】2022-06-23
(31)【優先権主張番号】17/122,234
(32)【優先日】2020-12-15
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】507107291
【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド
(74)【代理人】
【識別番号】230129078
【弁護士】
【氏名又は名称】佐藤 仁
(72)【発明者】
【氏名】グレゴリー アレン ノース
(72)【発明者】
【氏名】ペル トーステイン ロイン
(72)【発明者】
【氏名】エリック ティエリ ジーン ペータース
(57)【要約】
システムが、マルチプレクサ（７１０、７２０）と、入力／出力（Ｉ／Ｏ）ピン（７１９）と、論理回路（７１２、７２２）と、制御レジスタ（３３０）とを含む。マルチプレクサ（７１０、７２０）は、複数の入力と、出力と、選択入力とを有する。論理回路（７１２、７２２）は、マルチプレクサと（７１０、７２０）とＩ／Ｏピン（７１９）との間に結合される。論理回路（７１２、７２２）は、第１の入力を有する。制御レジスタ（３３０）は、Ｉ／Ｏピンに対応する第１及び第２のビットフィールドを含む。第１のビットフィールドは、マルチプレクサ（７１０、７２０）の選択入力に結合され、第２のビットフィールドは、論理回路（７１２、７２２）の第１の入力に結合される。
【特許請求の範囲】
【請求項1】
システムであって、入力のセットと、出力と、選択入力とを有するマルチプレクサと、
入力／出力（Ｉ／Ｏ）ピンと、
前記マルチプレクサと前記Ｉ／Ｏピンとの間に結合される論理回路であって、第１の入力を有する前記論理回路と、
制御レジスタと、
を含み、
前記制御レジスタが、
前記Ｉ／Ｏピンに対応する第１のビットフィールドであって、前記マルチプレクサの前記選択入力に結合される前記第１のビットフィールドと、
前記Ｉ／Ｏピンに対応する第２のビットフィールドであって、前記論理回路の前記第１の入力に結合される前記第２のビットフィールドと、
を含む、
システム。
【請求項2】
請求項１に記載のシステムであって、前記論理回路が、前記マルチプレクの前記出力に結合される第２の入力を含む、システム。
【請求項3】
請求項１に記載のシステムであって、前記マルチプレクサの前記入力のうちの１つに結合されるデバイスを更に含み、前記デバイスが識別子を有し、前記第１のビットフィールドが前記デバイスの前記識別子を格納するように構成される、システム。
【請求項4】
請求項３に記載のシステムであって、前記識別子がｍビット識別子であり、前記システムが再エンコーダを更に含み、前記再エンコーダが、前記デバイスのｎビットアドレスを前記ｍビット識別子に変換するように構成され、ｍはｎよりも小さい、システム。
【請求項5】
請求項１に記載のシステムであって、前記第２のビットフィールドが前記Ｉ／Ｏピンの状態を格納する、システム。
【請求項6】
請求項１に記載のシステムであって、前記第１のビットフィールドが、或るデバイスの識別子を格納するように構成され、前記第２のビットフィールドが、前記Ｉ／Ｏピンの状態を格納するように構成され、前記システムが、前記制御レジスタに結合されたオーセンティケータを更に含み、第１の書き込みアドレス及び第１の書き込みデータを有する書き込みトランザクションであって、前記第１の書き込みアドレスが前記Ｉ／Ｏピンのアドレスであり、前記第１の書き込みデータが或るデバイスのアドレスである、前記書き込みトランザクションの発生に応答して、前記オーセンティケータが、
前記デバイスの識別子を格納するため前記第１のビットフィールドを更新し、
識別子が前記第１のビットフィールド内にある前記デバイスに関してＨＡＮＤＯＶＥＲにあるとして、前記Ｉ／Ｏピンのための前記第２のビットフィールドを更新する、
ように構成される、
システム。
【請求項7】
請求項６に記載のシステムであって、第２の書き込みアドレス及び第２の書き込みデータを有する第２の書き込みトランザクションであって、前記第２の書き込みアドレスが前記デバイスの前記アドレスであり、前記第２の書き込みデータが前記Ｉ／Ｏピンの新しい状態を含む、前記第２の書き込みトランザクションの発生に応答して、
前記オーセンティケータが、前記第２のビットフィールドを、前記第２の書き込みデータに含まれるように前記Ｉ／Ｏピンの前記新しい状態に更新するように構成される、
システム。
【請求項8】
請求項６に記載のシステムであって、前記オーセンティケータに結合された更新レジスタを更に含み、前記更新レジスタが、前記デバイスのアドレスを格納するように構成される、システム。
【請求項9】
請求項８に記載のシステムであって、前記更新レジスタからの前記デバイスの前記アドレスを、前記デバイスの一層短い識別子に変換するように構成される再エンコーダを更に含む、システム。
【請求項10】
請求項１に記載のシステムであって、前記システムがシステムオンチップ（ＳｏＣ）である、システム。
【請求項11】
システムであって、入力／出力（Ｉ／Ｏ）セル回路と、
前記Ｉ／Ｏセル回路に結合されたＩ／Ｏセルアクセス制御回路と、
システムバスに結合されるオーセンティケータと、
前記オーセンティケータと前記Ｉ／Ｏセルアクセス制御回路との間に結合された制御レジスタと、
を含み、
前記オーセンティケータが、
前記Ｉ／Ｏセル回路が現在別のデバイスにマッピングされていない場合にして前記Ｉ／Ｏセル回路を前記第１の要求において特定されたデバイスにマッピングするため第１の要求を認証し、
前記第１の要求において特定された前記デバイスを前記Ｉ／Ｏセル回路に関連付けるように前記制御レジスタを更新するように、
構成される、
システム。
【請求項12】
請求項１１に記載のシステムであって、前記第１の要求が、書き込みアドレス及び書き込みデータを有する書き込みトランザクションであり、前記書き込みアドレスが前記Ｉ／Ｏセル回路に対応するアドレスであり、前記書き込みデータが前記デバイスのアドレスを含む、システム。
【請求項13】
請求項１２に記載のシステムであって、前記オーセンティケータが、前記デバイスの前記アドレスを、前記デバイスのための一層短い識別子に変換するように構成された再エンコーダを含む、システム。
【請求項14】
請求項１１に記載のシステムであって、前記オーセンティケータが、前記Ｉ／Ｏセル回路が現在前記デバイスにマッピングされていない場合に前記Ｉ／Ｏセル回路を前記第２の要求において特定された前記デバイスに接続するため第２の要求を認証し、
前記Ｉ／Ｏセル回路の状態を変更して前記Ｉ／Ｏセル回路が前記デバイスに接続されていることを示すように前記制御レジスタを更新するように、
構成される、システム。
【請求項15】
請求項１１に記載のシステムであって、入力のセットと、出力と、選択入力とを有するマルチプレクサと、
前記マルチプレクサと前記Ｉ／Ｏセル回路との間に結合される論理回路であって、第１の入力を有する前記論理回路と、
制御レジスタと、
を更に含み、
前記制御レジスタが、
前記Ｉ／Ｏセル回路に対応する第１のビットフィールドであって、前記マルチプレクサの前記選択入力に結合される前記第１のビットフィールドと、
前記Ｉ／Ｏセル回路に対応する第２のビットフィールドであって、前記論理回路の前記第１の入力に結合される前記第２のビットフィールドと、
を含む、システム。
【請求項16】
請求項１５に記載のシステムであって、前記第１のビットフィールドが、前記デバイスの識別子を格納するように構成され、
前記第２のビットフィールドが、前記Ｉ／Ｏセル回路の状態を格納するように構成される、
システム。
【請求項17】
方法であって、入力／出力（Ｉ／Ｏ）ピンにアクセスするための第１の要求を受け取ることであって、前記Ｉ／Ｏピンが或る状態を有し、前記第１の要求が、前記Ｉ／Ｏピンと通信するためのデバイスを特定する、前記第１の要求を受け取ることと、
前記Ｉ／Ｏピンの状態が、前記Ｉ／Ｏピンがどのデバイスにも割り当てられていないことを示すことに応答して、前記Ｉ／Ｏピンが前記デバイスに関連付けられていることを示すため制御レジスタ内の前記Ｉ／Ｏピンの前記状態を更新すること及び前記デバイスの識別子を前記制御レジスタに格納することと、
前記Ｉ／Ｏピンを前記デバイスに接続するため第２の要求を受け取ることと、
前記制御レジスタが前記デバイスの識別子を格納することに応答して、前記第２の要求に含まれる状態を特定するように前記制御レジスタ内の前記Ｉ／Ｏピンの前記状態を更新することと、
を含む、方法。
【請求項18】
請求項１７に記載の方法であって、Ｉ／Ｏセル回路を前記Ｉ／Ｏピンに結合するように構成するため前記制御レジスタを更新することを更に含む、方法。
【請求項19】
請求項１７に記載の方法であって、前記第１の要求が、第１の書き込みアドレス及び第１の書き込みデータを有する書き込みトランザクションであり、前記第１の書き込みアドレスが前記Ｉ／Ｏピンのアドレスであり、前記第１の書き込みデータが、前記デバイスのアドレスである、方法。
【請求項20】
請求項１７に記載の方法であって、前記第２の要求が、第２の書き込みアドレス及び第２の書き込みデータを有する書き込みトランザクションであり、前記第２の書き込みアドレスが前記デバイスの前記アドレスであり、前記第２の書き込みデータが前記Ｉ／Ｏピンのための状態を示す、方法。
【発明の詳細な説明】
【技術分野】
【0001】
多くのコンピューティングシステムが、システム内のメモリや他のタイプの周辺デバイス等、種々のリソースへのアクセスを保護するためにセキュリティを採用している。例えば、セキュリティを提供するためにファイアウォールを実装し得る。しかしながら、入力／出力（Ｉ／Ｏ）ピン等のリソースの幾つかのタイプは、ファイアウォールによって保護されていない。
【発明の概要】
【0002】
少なくとも一例において、システムが、マルチプレクサ、入力／出力（Ｉ／Ｏ）ピン、論理回路、及び制御レジスタを含む。マルチプレクサは、複数の入力、出力、及び選択入力を有する。論理回路は、マルチプレクサとＩ／Ｏピンとの間に結合される。論理回路は第１の入力を有する。制御レジスタは、Ｉ／Ｏピンに対応する第１及び第２のビットフィールドを含む。第１のビットフィールドはマルチプレクサの選択入力に結合され、第２のビットフィールドは論理回路の第１の入力に結合される。
【0003】
別の例において、システムが、入力／出力（Ｉ／Ｏ）セル回路と、Ｉ／Ｏセル回路に結合されるＩ／Ｏセルアクセス制御回路とを含む。このシステムは更に、システムバスに結合されるオーセンティケータ、及びオーセンティケータとＩ／Ｏセルアクセス制御回路との間に結合される制御レジスタを含む。オーセンティケータは、Ｉ／Ｏセル回路が現在別のデバイスにマッピングされていない場合、Ｉ／Ｏセル回路を第１の要求において特定されるデバイスにマッピングするように第１の要求を認証し、第１の要求において特定されるデバイスをそのＩ／Ｏセル回路に関連付けるように制御レジスタを更新する、ように構成される。
【0004】
更に別の例において、或る方法が、入力／出力（Ｉ／Ｏ）ピンにアクセスするための第１の要求を受け取ることを含む。Ｉ／Ｏピンは状態を有する。第１の要求はデバイスを特定する。この方法は更に、Ｉ／Ｏピンの状態が、Ｉ／Ｏピンがどのデバイスにも割り当てられていないことを示すことに応答して、制御レジスタ内のＩ／Ｏピンの状態を更新して、Ｉ／Ｏピンがデバイスに関連付けられていることを示すことと、デバイスの識別子を制御レジスタ内に格納することとを含む。また、この方法は、Ｉ／Ｏピンをデバイスに接続するための第２の要求を受け取ることと、制御レジスタがデバイスの識別子を格納することに応答して、制御レジスタ内のＩ／Ｏピンを更新して第２の要求に含まれる状態を特定することとを含む。
【図面の簡単な説明】
【0005】
種々の例の詳細な説明について、添付の図面を参照する。
【0006】
【図1】宛先側ファイアウォールを用い、一つ又は複数のＩ／Ｏピンにセキュリティ保護されたアクセスを提供するための入力／出力（Ｉ／Ｏ）マルチプレクサを含むコンピューティングシステムを示す。
【0007】
【図2】発信側ファイアウォールを用い、一つ又は複数のＩ／Ｏピンにセキュリティ保護されたアクセスを提供するためのＩ／Ｏマルチプレクサを含む、別のコンピューティングシステムを示す。
【0008】
【0009】
【図4】各Ｉ／Ｏピンに関連する制御レジスタのコンテンツを示す。
【0010】
【0011】
【0012】
【0013】
【0014】
【0015】
【図10A】特定の周辺デバイス機能が特定のＩ／Ｏピンに接続する例を示す。
【図10B】特定の周辺デバイス機能が特定のＩ／Ｏピンに接続する例を示す。
【図10C】特定の周辺デバイス機能が特定のＩ／Ｏピンに接続する例を示す。
【発明を実施するための形態】
【0016】
セキュリティ保護されたシステムの場合、認証されたソフトウェアが、Ｉ／Ｏピン（データ又は制御情報）や事象／割り込み信号等の粒状（granular）リソースへのアクセスを許可され得る。しかしながら、特定のＩ／Ｏピンにどのソフトウェアがアクセス可能であるかを管理するために従来のファイアウォールシステムを構築することは、かなりのレイテンシを伴う領域集約的であり得る。これは、どのソフトウェアプロセスが所有し得るかに関連付けられていない構造を制御するためにファイアウォールのメモリマップが連続アドレス範囲にパッキングされるためである。説明される実施例は、ファイアウォールによって直接保護されていないＩ／Ｏピン等のリソースのためのセキュリティシステムを実装する。説明される実施例は、Ｉ／Ｏピンに対してセキュリティ保護されたアクセスを提供するハードウェア回路を含む。
【0017】
図１は、システムダイレクトメモリアクセス（ＤＭＡ）コントローラ１０２、中央処理装置（ＣＰＵ）１０４、システムメモリ１１０、周辺デバイス１１２、及びＩ／Ｏセル１１８を含む電子システム１００を示す。各ＣＰＵ１０４のための内部のハードウェア構成要素は、セキュリティ保護された部分とセキュリティ保護されていない部分に分けられ、そのような各部分は、それ自体のスタックポインタ及びエラー処理ハードウェアを有する。所与のＣＰＵ１０４に対するランタイムコードは、概して、そのＣＰＵのセキュリティ保護された部分へのアクセスを有さない。システムＤＭＡコントローラ１０２及びＣＰＵ１０４は、システムバス１０６に結合される。各Ｉ／Ｏセル１１８は、対応するＩ／Ｏピン１１９の制御及び対応するＩ／Ｏピン１１９への接続を提供する回路である。Ｉ／Ｏピン１１９は、コンピューティングシステム１００外部のデバイス、並びに、以下に説明されるように、電子システム１００内の周辺デバイス１１２にアクセス可能である。各Ｉ／Ｏセル１１８は構成可能回路である。例えば、各Ｉ／Ｏセル回路１１８は、有効又は無効にされ得るグリッチフィルタ、プログラマブルスルーレート、プログラマブルドライブ強度、選択可能なプルアップ又はプルダウン抵抗器等を有し得る。一つの実装において、コンピューティングシステム１００は、システムオンチップ（ＳｏＣ）であり、Ｉ／Ｏピン１１９は、ＳｏＣの半導体ダイ上のパッドに結合された外部的にアクセス可能なピンである。
【0018】
２つのＣＰＵ１０４が図１の例に示されているが、任意の数（一つ又は複数）のＣＰＵが含まれ得る。同様に、２つの周辺デバイス１１２が図１に示されているが、任意の数の周辺デバイス１１２が含まれ得る。少なくとも１つのＩ／Ｏピンが、本明細書に説明されるようにセキュリティ保護される。各周辺デバイス１１２は、一つ又は複数のアドレス指定可能な周辺デバイス機能を提供する。アドレス指定可能な周辺デバイス機能により、ＣＰＵ１０４によって実行されたソフトウェアが、その特定の機能を対象としたバストランザクション（読み出し及び書き込み）をシステムバス１０６上に発行し得る。例えば、システム１００は、各々が一つ又は複数のアドレス指定可能な周辺デバイス機能を有する２つのシリアルペリフェラルインタフェース（ＳＰＩ）コントローラを含み得る。各ＳＰＩコントローラは、例えば、出力クロックを提供し得、そのようなＳＰＩクロックの各々はアドレス指定可能である。周辺デバイスの別の例としては、ユニバーサル非同期レシーバ／トランシーバ（ＵＡＲＴ）及び集積回路間（Ｉ２Ｃ）バストランシーバが含まれる。ＵＡＲＴの送信データ出力（ＴＸＤ）又は受信データ入力（ＲＸＤ）は、Ｉ２ＣバストランシーバのＩ２Ｃクロックと同様に、一実装においてアドレス指定可能である。
【0019】
用語「周辺デバイス」は、例えば、ＣＰＵ１０４又はシステムＤＭＡ１０２からの要求を受け取り、それに応答し得るが、Ｉ／Ｏマルチプレクサ１２０（これ以降に説明する）を介してＩ／Ｏピン１１９にデータを送ったりＩ／Ｏピン１１９からデータを受け取ったりすることもできるデバイスを指す。従って、周辺デバイス１１２は、ＣＰＵ１０２からのトランザクションのためのエンドポイントであり得、又はＩ／Ｏピン１１９を介して、ＣＰＵ１０４と、電子システム１００の外部のエンドポイント（図示せず）との間の仲介として機能し得る。
【0020】
セキュリティ上の理由から、システムメモリ１１０及び各周辺デバイス１１２は、関連するファイアウォールを有する。ファイアウォール１０９はシステムメモリ１１０を保護し、ファイアウォール１１１及び１１３は、対応する周辺デバイス１１２を保護する。ファイアウォール１０９、１１１、及び１１３は、システムバス１０６と対応するシステムメモリ１１０及び周辺デバイス１１２との間に結合される。各ファイアウォール１０９、１１１、及び１１３は、どのトランザクションがファイアウォールを介して宛先側デバイス（例えば、システムメモリ１１０、周辺デバイス１１２）に提供されるかを制御するための種々の規則のうちの任意のものを用いて構成される。図１は、ファイアウォールが直接宛先デバイス（例えば、システムメモリ１１０及び周辺デバイス１１２）を保護するという点で宛先側ファイアウォールの例である。
【0021】
図２は、図１のコンピューティングデバイス１００に類似しているが、そのファイアウォールが、発信側ファイアウォール構成で実装されている電子システム２００を示す。電子システム２００は、システムＤＭＡコントローラ１０２とシステムバス１０６との間に結合されるファイアウォール２０９と、対応するＣＰＵ１０４とシステムバスとの間に結合されるファイアウォール２１１及び２１３とを含む。各ファイアウォール２０９、２１１、及び２１３は、任意のトランザクションがファイアウォール内に実装されたファイアウォール規則に準拠しない場合、それらのトランザクションがそれぞれのソースデバイス（システムＤＭＡ１０２、ＣＰＵ１０４）からシステムバス１０６に到達するのをブロックするように構成される。
【0022】
しかしながら、ファイアウォールは、典型的に、Ｉ／Ｏピンへのアクセスを保護するようには実装されない。説明される例に従って、また図１及び図２に図示されるように、電子システム１００は、Ｉ／Ｏセル１１８と周辺デバイス１１２及びシステムバス１０６との間に結合されるＩ／Ｏマルチプレクサ１２０を含む。以下に説明されるように、Ｉ／Ｏマルチプレクサ１２０は、Ｉ／Ｏセルアクセスに関するセキュリティを実装するために用いられ得るハードウェア回路である。例えば、ＣＰＵ１０４上で実行するソフトウェアは、システムバス１０６上に一つ又は複数のトランザクションを発行し得、これにより、集合的に、特定の周辺デバイス機能が特定のＩ／Ｏセル１１８及びそのＩ／Ｏピン１１９に接続される。周辺デバイス機能がＩ／Ｏピンに接続された後、ソフトウェアは、周辺デバイス機能に、Ｉ／Ｏピンの論理状態を制御するよう指令し得る。Ｉ／Ｏマルチプレクサ１２０は、ソフトウェア要求の代わりに、所与の周辺デバイス機能が所与のＩ／Ｏセル１１８にアクセス可能であるか否かを制御する。例えば、Ｉ／Ｏマルチプレクサ１２０は、各Ｉ／Ｏセル１１８に対して１つの制御レジスタの、複数の制御レジスタを含む。制御レジスタは、所与の周辺機能の識別子を含むようにプログラムされ得る。制御レジスタにおいて識別された周辺機能のみが制御レジスタに対応するＩ／Ｏセル１１８にアクセスし得る。また、Ｉ／Ｏマルチプレクサ１２０は、どのようにして、所与の制御レジスタが、最初に特定の周辺デバイスのための識別子を用いてプログラムされ得るかについてのセキュリティプロトコルを実装する。
【0023】
Ｉ／Ｏマルチプレクサ１２０は、所与のＩ／Ｏセル１１８の状態を設定し、Ｉ／Ｏセルの状態に基づいて、周辺デバイス機能によってＩ／Ｏセルへのアクセスを制御する。一例において、Ｉ／Ｏセル１１８のための状態としては、ＵＮＡＳＳＩＧＮＥＤ（未割り当て）、ＨＡＮＤＯＶＥＲ（ハンドオーバー）、ＣＯＮＮＥＣＴＥＤ（ＬＯＣＫＥＤ）（接続（ロックされている））、及びＣＯＮＮＥＣＴＥＤ（ＵＮＬＯＣＫＥＤ）（接続（ロックされていない））が含まれる。ＵＮＡＳＳＩＧＮＥＤ状態は、そのＩ／Ｏセルがどの周辺デバイス機能にも割り当てられていない状態を意味する。ＨＡＮＤＯＶＥＲ状態は、そのＩ／Ｏセルが特定の周辺デバイス機能に割り当てられているが、その周辺デバイス機能がそのＩ／Ｏセルに接続されていないことを意味する。Ｉ／Ｏマルチプレクサ１２０は、２つのタイプのＣＯＮＮＥＣＴＥＤ状態を実装する。ＣＯＮＮＥＣＴＥＤ（ＬＯＣＫＥＤ）状態は、特定の周辺デバイス機能がそのＩ／Ｏピンに現在直接アクセスし得るが、そのＩ／Ｏピンに接続され得る他の周辺デバイスがないことを意味する。ＣＯＮＮＥＣＴＥＤ（ＵＮＬＯＣＫＥＤ）状態は、特定の周辺デバイス機能がそのＩ／Ｏピンに現在直接アクセス可能であり、別の周辺デバイスもそのＩ／Ｏピンに接続され得る可能性があることを意味する。別の例において、Ｉ／Ｏマルチプレクサは、任意のＬＯＣＫ／ＵＮＬＯＣＫ制御状態に関係なく、単一のＣＯＮＮＥＣＴＥＤ状態を実装する。
【0024】
特定のＩ／Ｏピン１１９を制御（書き込み又は読み出し）するための所与の周辺デバイス機能の場合、一実施例では、マルチ工程セキュリティプロトコルがＩ／Ｏマルチプレクサ１２０によって実装される。最初に、ＣＰＵ１０４が一つ又は複数の機械命令（ソフトウェア）を実行して、システムバス１０６上にトランザクションを発行し、それによって周辺デバイス機能が特定のＩ／Ｏピン１１９にアクセスする。上述したように、各Ｉ／Ｏピン１１９は、対応するアドレスを有する。各Ｉ／Ｏピンはまた、関連するプログラム可能な制御レジスタを有する。Ｉ／Ｏマルチプレクサ１２０は、現在ＵＮＡＳＳＩＧＮＥＤ状態にあるＩ／Ｏピン（例えば、周辺デバイス機能に接続されるために利用可能なＩ／Ｏピン）のアドレスのリストを格納する。一例において、周辺デバイス機能がＵＮＡＳＳＩＧＮＥＤ状態のピンを用いるためのシステムバストランザクションは、第１の書き込みトランザクションであり、第１の書き込みトランザクションにおいて、書き込みアドレスはそのピンのアドレスであり、書き込みデータはそのピンへのアクセスを得ることを試みている周辺デバイス機能のアドレスを含む。Ｉ／Ｏマルチプレクサ１２０は、Ｉ／Ｏピンの状態を、例えばＩ／Ｏピンに関連する制御レジスタに格納する。バストランザクション（例えば、上述の第１の書き込みトランザクション）を受け取ると、Ｉ／Ｏマルチプレクサは、ターゲットのピンが現在ＵＮＡＳＳＩＧＮＥＤであることを検証し、そうである場合は、Ｉ／Ｏマルチプレクサは、関連する制御レジスタにおけるＩ／Ｏピンの状態をＵＮＡＳＳＩＧＮＥＤからＨＡＮＤＯＶＥＲに変更する。Ｉ／Ｏマルチプレクサは状態の識別子をレジスタに格納し、従って、ＵＮＡＳＳＩＧＮＥＤを示す識別子からＨＡＮＤＯＶＥＲを示す識別子へ変更する。Ｉ／Ｏマルチプレクサはまた、上述のバストランザクションによって識別された特定の周辺デバイス機能の識別子も格納する。この時点で、ターゲットＩ／Ｏピンのための制御レジスタは、特定の周辺デバイス機能がＩ／Ｏピンに関連付けられ、ピンはＨＡＮＤＯＶＥＲ状態にあることを示す。上述の第１の書き込みトランザクションを受け取ると、Ｉ／Ｏピンの状態がＨＡＮＤＯＶＥＲ状態ではない場合（Ｉ／Ｏピンが、異なる周辺デバイス機能に関してＣＯＮＮＥＣＴＥＤ状態である可能性がある）、一例において、Ｉ／Ｏマルチプレクサは、第１の書き込みトランザクションによって識別された周辺デバイス機能の識別子を格納するための、ピンの制御レジスタの更新をせず、従って、周辺デバイス機能がＩ／Ｏピンを用いることを防止する。
【0025】
セキュリティプロトコルの第２の工程は、ＣＰＵ１０４が一つ又は複数の機械命令を実行して、周辺デバイス機能に第２の書き込みトランザクションを発行することであり、その際、書き込みデータは、Ｉ／Ｏピンが、周辺デバイス機能に対して、ＣＯＮＮＥＣＴＥＤ状態（ＣＯＮＮＥＣＴＥＤ ＬＯＣＫＥＤ又はＣＯＮＮＥＣＴＥＤ ＵＮＬＯＣＫＥＤ）に遷移することを特定するビットを含む。Ｉ／Ｏマルチプレクサは、この後者の、第２の書き込みトランザクションを受け取り、Ｉ／Ｏピンの制御レジスタからの周辺機能識別子を、第２の書き込みトランザクションによってターゲットとされた周辺デバイス機能の識別子と比較する。Ｉ／Ｏマルチプレクサが、識別子が一致すると判定した場合は、Ｉ／ＯマルチプレクサはＩ／Ｏピンの制御レジスタに格納された状態を、ＨＡＮＤＯＶＥＲからＣＯＮＮＥＣＴＥＤ状態（ＬＯＣＫＥＤ又はＵＮＬＯＣＫＥＤ）に更新する。Ｉ／Ｏマルチプレクサが、識別子が一致しないと判定した場合は、制御レジスタへの更新は発生せず、第２の書き込みトランザクションによってターゲットとされた周辺デバイス機能は、Ｉ／Ｏピンに接続されることは許可されない。
【0026】
セキュリティプロトコルの第３の工程は、ＣＰＵ１０４上で実行されているソフトウェアが、周辺デバイス機能をターゲットとする第３の書き込みを発行することであり、その際、書き込みデータは接続されたＩ／Ｏピンを介して送信されるべきデータである。Ｉ／Ｏピンに接続された周辺デバイスの識別子を格納するＩ／Ｏピンの制御レジスタのビットは、Ｉ／Ｏピンが接続された周辺デバイスに対応するマルチプレクサの特定の入力を選択するために用いられる。Ｉ／Ｏピンが、ＣＯＮＮＥＣＴＥＤ状態にない場合（例えば、ピンがＵＮＡＳＳＩＧＮＥＤ又はＨＡＮＤＯＶＥＲ状態である場合）は、マルチプレクサの入力はいずれも選択されない。マルチプレクサの出力は、Ｉ／Ｏピンの状態がＣＯＮＮＥＣＴＥＤ状態である場合にマルチプレクサの選択された入力が通過することを許可する論理回路を介して、通過する。ピンがＣＯＮＮＥＣＴＥＤ状態でない場合は、マルチプレクサの入力がその出力であるとして選択されていても、マルチプレクサの出力上の信号はＩ／Ｏピンに到達することが防止される。
【0027】
図３は、Ｉ／Ｏマルチプレクサ１２０と、システムバス１０６、周辺デバイス３１０（これは、例えば、図１及び図２のシステムメモリ１１０及び周辺デバイス１１２であり得る）、及びＩ／Ｏセル１１８への接続のブロック図である。Ｉ／Ｏマルチプレクサ１２０は、オーセンティケータ３２０、制御レジスタ３３０、及びＩ／Ｏセルアクセス制御回路３４０を含む。付加的な又は異なる構成要素が、Ｉ／Ｏマルチプレクサ１２０の一部と同様に、含まれ得る。各周辺デバイス３１０は、少なくとも１つのアドレス指定可能な周辺デバイス機能を実装する。図５及び図６は、オーセンティケータ３２０の詳細な例示の実装を提供し、これ以降に説明される。同様に、図７（これ以降に説明する）はＩ／Ｏセルアクセス制御回路３４０の詳細な例示の実装を提供する。
【0028】
引き続き図３を参照すると、各Ｉ／Ｏピン１１９は、対応するＩ／Ｏセル１１８に接続される。制御レジスタ３２０は、各Ｉ／Ｏセル１１８のための制御レジスタを含む（従って、各Ｉ／Ｏピン１１９が、対応する制御レジスタを有することも意味する）。概して、オーセンティケータ３２０は、ＣＰＵ１０４によって実行されるソフトウェアからシステムバス１０６上でトランザクションを受け取り、認証する。オーセンティケータ３２０によって認証されるべき特定のトランザクションには、Ｉ／Ｏピンを特定の周辺デバイス機能に接続するマルチ工程セキュリティプロトコルにおいて上述された書き込みトランザクションのうちの一つ又は複数が含まれる。オーセンティケータ３２０は、ＵＮＡＳＳＩＧＮＥＤ状態にあるＩ／Ｏピン、即ち、周辺デバイス機能に接続されるために使用可能であるＩ／Ｏピンのアドレスのためのストレージを含む。その書き込みアドレスがＩ／Ｏピンのアドレスであり、その書き込みデータが周辺デバイス機能のアドレスである書き込みトランザクションの場合、オーセンティケータ３２０は、書き込みアドレスが、ＵＮＡＳＳＩＧＮＥＤ状態にあるＩ／Ｏピンに対応するか否かを判定する。書き込みアドレスが、ＵＮＡＳＳＩＧＮＥＤ状態にあるＩ／Ｏピンに対応する場合、オーセンティケータ３２０は、周辺デバイス機能の識別子を用いてＩ／Ｏピンのレジスタを更新し、そうでない場合（Ｉ／Ｏピンの現在の状態がＵＮＡＳＳＩＧＮＥＤ以外である場合）、オーセンティケータ３２０は、周辺デバイス機能の識別子を用いてレジスタを更新することはない。
【0029】
一つの例示の実装において、オーセンティケータ３２０は、周辺デバイス機能のアドレスを、より短い（即ち、より少ないビットの）識別子に変換する。例えば、ソフトウェアによって実装されるアドレスは２７ビット長である。２７ビットのアドレスを格納するのに充分な大きさのＩ／Ｏピン制御レジスタの実装を回避するために、オーセンティケータ３２０は、２７ビットアドレスを、制御レジスタに格納するための例えば６ビット識別子に変換する。６ビット識別子を用いて、３１個の異なる周辺デバイス機能（識別子００００００は有効な周辺デバイス機能の識別子ではない）が所与のＩ／Ｏピンにアクセスし得る。周辺デバイス機能を実装するために６ビットより少ない又は多いビットが用いられ得る。しかしながら他の実装において、制御レジスタ３３０は、周辺デバイス機能の完全なアドレスを格納するために充分な大きさである。
【0030】
Ｉ／Ｏピンのための制御レジスタはまた、Ｉ／Ｏピンの状態を格納するための一つ又は複数のビットを有する。オーセンティケータ３２０が周辺デバイス機能の識別子を格納することに加えて、オーセンティケータ３２０はまた、制御レジスタにおける状態ビットを変更してＨＡＮＤＯＶＥＲ状態を特定する。
【0031】
ＨＡＮＤＯＶＥＲ状態になると、ＣＰＵ１０４は、Ｉ／Ｏピンの状態をＨＡＮＤＯＶＥＲ状態からＣＯＮＮＥＣＴＥＤ状態（ＣＯＮＮＥＣＴＥＤ ＬＯＣＫ又はＣＯＮＮＥＣＴＥＤ ＵＮＬＯＣＫ）に遷移させるために別の書き込みトランザクションを発行し得る。この書き込みトランザクションの場合、書き込みアドレスは、その識別子がＩ／Ｏピンのための制御レジスタに格納されている周辺デバイスのアドレスである。オーセンティケータ３２０は、書き込みトランザクションを受け取り、書き込みアドレスを対応する６ビット識別子に変換し、変換された識別子をＩ／Ｏピンの制御レジスタに既に格納されている識別子と比較する。２つの識別子が一致しない場合は、オーセンティケータは、Ｉ／Ｏピンの状態をＨＡＮＤＯＶＥＲ状態からＣＯＮＮＥＣＴＥＤ状態に変更せず、書き込みトランザクションにおいて書き込みアドレスから変換された識別子に対応する周辺デバイス機能は、Ｉ／Ｏピンへの接続を許可されない。しかしながら、オーセンティケータ３２０が２つの識別子が一致すると判定した場合は、オーセンティケータは、Ｉ／Ｏピンの制御レジスタに格納された状態を、ＨＡＮＤＯＶＥＲから、ＣＯＮＮＥＣＴＥＤ状態のうちの１つに更新する。ＣＯＮＮＥＣＴＥＤ状態のうちの特定のタイプは、書き込みトランザクションにおける書き込みデータから判定される。
【0032】
Ｉ／Ｏピンのための制御レジスタが、Ｉ／ＯピンがＣＯＮＮＥＣＴＥＤ状態にあることを特定している状態で、一つ又は複数の制御信号３３１がＩ／Ｏセルアクセス制御回路３４０に対してアサートされて、Ｉ／Ｏセルアクセス制御回路３４０を、Ｉ／Ｏピンの制御レジスタに格納された周辺デバイス識別子に対応するアドレス指定可能な周辺デバイス機能からの信号を選択し、その信号がＩ／Ｏピンを介して配路されることを許可するように、構成する。
【0033】
幾つかの実装において、各Ｉ／Ｏピン１１９に対して、Ｉ／Ｏマルチプレクサ１２０は複数のチャネルを実装し、それを介して周辺デバイスは任意の所与のＩ／Ｏピンに接続され得る。例えば、Ｉ／Ｏマルチプレクサ１２０は、本明細書においてＰチャネル及びＧチャネルと呼ばれる２つのチャネルを実装し得る。複数の周辺デバイス機能がＰチャネルの入力に接続され得、複数の周辺デバイス機能がＧチャネルの入力に接続され得る。所与の周辺デバイス機能が、一方のチャネルに接続され得るが、他方のチャネルには接続されない場合がある。或いは、同じ周辺デバイス機能が両方のチャネルの入力に接続され得る。
【0034】
図４は、所与のＩ／Ｏピンの制御レジスタ３３０のための例示のビット割り当てを示す。全てのＩ／Ｏピンの制御レジスタのビット割り当ては、図４に示される通りであり得る。図４の例において、制御レジスタ３３０は３２ビットレジスタである。ビット［５：０］は、Ｐチャネルを介して選択された周辺デバイス機能の識別子を格納する。ビット［７：６］は、Ｐチャネルに関するＩ／Ｏピンの状態を格納し、これは、Ｐ状態と呼ばれる。１つの実装において、Ｐチャネル状態ビット割り当ては下記のとおりである。
同様に、Ｇチャネルの場合、ビット［１３：８］がＧチャネルを介して選択された周辺デバイス機能の識別子を格納し、ビット［１５：１４］が、表２に示されるように、Ｇチャネルに関するＩ／Ｏピンの状態（Ｇ状態）を格納する。
ＰチャネルがＣＯＮＮＥＣＴＥＤ状態のうちのいずれかにあるとき、ビット７は１である。同様に、ＧチャネルがＣＯＮＮＥＣＴＥＤ状態のうちのいずれかにあるとき、ビット１５は１である。従って、Ｉ／Ｏピンの制御レジスタ３３０のビット７及びビット１５は、Ｉ／Ｏセルアクセス制御回路３４０への制御信号３３１の一部として用いられ得、それによってＩ／Ｏセルアクセス制御回路は、周辺デバイス機能からＩ／ＯピンのＩ／Ｏセル１１８への通信経路を提供する。ビット７及びビット１５の使用はまた、図７に図示され、以下に説明される。
【表1】
【表2】
【0035】
コントローラレジスタ３３０のビット［３１：１６］は、Ｉ／Ｏピンのための共通制御ビットを提供する。共通制御は、どのチャネル（Ｐ又はＧ）の周辺デバイス機能がそのＩ／Ｏピンに接続され、そのＩ／Ｏピンを使用しているかに関係なく、Ｉ／Ｏピンの構成を制御する。下記の表３は、制御レジスタの共通制御ビットのための例示のビット割り当てを提供する。
【表3】
【0036】
図５は、Ｉ／Ｏマルチプレクサ１２０（図３）のオーセンティケータ３２０の例示の実装である。図示されるように、オーセンティケータ３２０は、アドレスオーセンティケータ５１０、状態機械５３０及び５５０、レジスタ５２０、読み出しレジスタ５４８、マルチプレクサ５３４、読み出しマルチプレクサ選択回路５３６、及びＯＲゲート５４０を含む。システムバス１０６のアドレス部分（アドレス５０６）の幾つか又は全てが、アドレスオーセンティケータ５１０に結合される。システムバス１０６のデータ部分５０７の幾つか又は全てが、状態機械５３０に結合される。状態機械５３０及び５５０は、マルチ工程セキュリティプロトコルに対して本明細書において説明される機能を実施するデジタル論理回路として実装され得る。本明細書において説明される書き込みトランザクションに基づいて、及びターゲットＩ／Ｏピンの現在の状態に基づいて、状態機械５３０は、対応するＩ／Ｏピン制御レジスタ３３０を更新する。
【0037】
上述のように、ＵＮＡＳＳＩＧＮＥＤ状態にあるＩ／Ｏピンの場合、Ｉ／Ｏピンのアドレスと一致する書き込みアドレスを備える書き込みトランザクションにより、状態機械５３０は対応する制御レジスタ３３０を更新し、そのアドレスが書き込みトランザクションの書き込みデータ部分にある周辺デバイス機能の識別子を格納する。このプロセスは２つの工程で行われる。第１の工程において、Ｆ＿Ｕｐｄａｔｅ＿Ｃｙｃｌｅ１制御信号の制御下で書き込みデータがレジスタ５２０（更新レジスタとも呼ばれる）にロードされる。Ｆ＿Ｕｐｄａｔｅ＿Ｃｙｃｌｅ１制御信号は状態機械５５０によって生成される。状態機械５５０はまたＦ＿Ｕｐｄａｔｅ＿Ｃｙｃｌｅ２制御信号を生成し、その使用は図６に示されている。例示の実装において、同じ認証アドレス復号ロジックを用いるために、トランザクションのデータ部分はサイクル１において（Ｆ＿Ｕｐｄａｔｅ＿Ｃｙｃｌｅ１のアサートを介して）キャプチャされ、その後、サイクル２において（Ｆ＿Ｕｐｄａｔｅ＿Ｃｙｃｌｅ２のアサートを介して）、アドレスデコーダを介して処理される。対称的に、制御レジスタの読み出し／書き込みに向けられたトランザクションは、トランザクションのアドレス部分として復号されるべきアドレスを有し得、復号動作は、サイクル１において行われ得る。このように、更新レジスタ５２０のコンテンツは、周辺デバイス機能のアドレスに対応する識別子を含む。
【0038】
図６に関連してこれ以降に説明されるように、アドレスオーセンティケータ５１０は、トランザクションが、Ｐ及びＧチャネルのための制御情報を修正することを許可されているか否かを判定する。アドレスオーセンティケータ５１０は、更新レジスタ５２０からの識別子がＩ／Ｏピンのための制御レジスタのビット［５：０］に現在格納されている識別子に一致することに応答して、Ｐチャネルのための認証信号（ＡＵＴＨＰ）をアサートし、更新レジスタ５２０からの識別子が制御レジスタのビット［１３：８］に現在格納されている識別子に一致することに応答して、Ｇチャネルのための認証信号（ＡＵＴＨＧ）をアサートする。
【0039】
制御レジスタ３３０を更新するために、書き込みトランザクションは、本明細書に説明されるように認証されなければならない。制御レジスタ３３０を読み出すために、対応するＩ／ＯピンがＵＮＡＳＳＩＧＮＥＤである場合は、読み出しを行わせることを許可するために特定の認証は必要ない。Ｉ／ＯピンがＨＡＮＤＯＶＥＲ又はＣＯＮＮＥＣＴＥＤ状態にある場合は、２つのエンティティのみがＩ／Ｏピンを読み出し得る。ＨＡＮＤＯＶＥＲ又はＣＯＮＮＥＣＴＥＤ状態にあるＩ／Ｏピンにマッピングされている周辺デバイス機能は、Ｉ／Ｏピンの制御レジスタ３３０を読み出し得、或いはハイレベルなセキュリティ保護されたプロセスがＩ／Ｏピンを読み出し得る。読み出しマルチプレクサ選択回路５３６は、選択信号５３７をマルチプレクサ５３４に生成して、どの制御レジスタの出力読み出しデータが読み出しレジスタ５４８に格納されることを許可されるのかを選択する。読み出しレジスタ５４８は、システムバス１０６に結合され、従って、読み出しレジスタ５４８内の制御レジスタのコンテンツは、そこから、読み出しトランザクションを開始したエンティティに提供され得る。
【0040】
ＳＥＣＵＲＥ ＲＥＡＤ信号５４１は、例えば、セキュリティ保護されたプロセスが読み出しトランザクションを発行すると、ＣＰＵ１０４によってアサートされる（例えば、論理１）。そうでない場合、ＳＥＣＵＲＥ ＲＥＡＤは反対の論理状態（例えば、０）になる。同様に、ＵＮＡＳＳＩＧＮＥＤ ＲＥＡＤ信号５４３は、例えば、任意のプロセス又は周辺デバイス機能が、そのＩ／ＯピンがＵＮＡＳＳＩＧＮＥＤ状態にある制御レジスタを読み出そうとすると、ＣＰＵ１０４によってアサートされる（例えば、論理１）。そうでない場合、ＵＮＡＳＳＩＧＮＥＤ ＲＥＡＤは反対の論理状態（例えば、０）になる。読み出しマルチプレクサ選択回路５３６は０入力及び１入力を有する。ＯＲゲート５４０の出力信号５３９が論理０の場合（セキュリティ保護されたプロセスからの読み出しもＵＮＡＳＳＩＧＮＥＤＩ／Ｏピンへの読み出しも発生していない場合）、０入力は、アドレスオーセンティケータ５１０に結合される。その場合、アドレスオーセンティケータ５１０によって認証されている周辺デバイス機能は、読み出しマルチプレクサ選択回路５３６からの選択信号５３７が、対応する制御レジスタ３３０を選択して、そのコンテンツを読み出しレジスタ５４８に転送するという点において、適切な制御レジスタ３３０を読み出すことを許可される。
【0041】
読み出しマルチプレクサ選択回路５３６の１入力は、システムバス１０６のアドレス部分の少なくとも一部分に結合される。ＳＥＣＵＲＥ ＲＥＡＤ又はＵＮＡＳＳＩＧＮＥＤ ＲＥＡＤ信号５４１、５４３のいずれかが論理１状態にアサートされると、ＯＲゲート５４０は、その出力信号５３９上に論理１を生成し、それによって、読み出しマルチプレクサ選択回路５３６がその１入力を選択し、従って、システムバス１０６のアドレス部分が用いられて、特定の制御レジスタ３３０を選択して、そのコンテンツが読み出しレジスタ５４８に転送される。システムバス１０６のアドレス部分は、より小さい（即ち、より少ないビット）表現にマッピングされ、マルチプレクサ５３４への選択信号５３７として用いられ得る。
【0042】
図６は、アドレスオーセンティケータ５１０の例示の実装を示す。アドレスオーセンティケータ５１０は、入力マルチプレクサ６０２、デコーダ６０６、及び検証回路６１０を含む。アドレスオーセンティケータ５１０は、本明細書に説明されるように、保護されるべき各Ｉ／Ｏピンに対して別個の検証回路６１０を含む。マルチプレクサ６０２への「０」入力は、システムバス１０６からアドレス部分５０６を受け取り、「１」入力は、システムバス１０６から書き込みデータ部分５０７を受け取る。状態機械５５０は、Ｆ＿Ｕｐｄａｔｅ＿Ｃｙｃｌｅ１を（例えば、論理１に）アサートし、書き込みデータ５０７を更新レジスタ５２０にロードする。書き込みデータが更新レジスタ５２０にロードされた後、状態機械５５０は、その後、Ｆ＿Ｕｐｄａｔｅ＿Ｃｙｃｌｅ２をアサートし、それによってマルチプレクサ６０２の「１」入力が、デコーダ６０６への出力として選択される。そうでない場合（Ｆ＿Ｕｐｄａｔｅ＿Ｃｙｃｌｅ２がその反対の極性状態（例えば、論理０）にアサートされる場合）、システムバスのアドレス部分５０６が、デコーダ６０６への出力として、マルチプレクサ６０２を介して選択される。
【0043】
デコーダ６０６は、全てのＩ／Ｏマルチプレクサ１２０によって共有される。デコーダ６０６は、マルチプレクサ６０２から提供されるアドレスを（システムバス１０６からの直接のアドレスであろうと、更新レジスタ５２０を介して書き込みトランザクションの書き込みデータから検索されたアドレスであろうと）より短い周辺デバイス機能識別子（例えば、長さ６ビット）に変換する。
【0044】
各Ｉ／Ｏピンのための検証回路６１０は、そのＰチャネルに対して、Ｐチャネル比較論理回路６１４に結合されたＰチャネル再エンコーダ６１２を含む。同様に、検証回路６１０は、そのＧチャネルに対して、Ｇチャネル比較論理回路６２４に結合されたＧチャネル再エンコーダ６２２を含む。各再エンコーダ６１２及び６２２は、システムバス１０６からの一層長いアドレスを、周辺デバイス機能識別子のための一層短い表現に変換する。Ｐチャネル再エンコーダ６１２の出力６１３は、システムバス１０６から又は更新レジスタ５２０から復号された周辺デバイス機能識別子（図６において、Ｐｉｎ Ｘ Ｎｅｘｔ ＰＦ ［５：０］と標記されている）である。同様に、Ｇチャネル再エンコーダ６２２の出力６２３は、システムバス１０６から又は更新レジスタ５２０から復号された周辺デバイス機能識別子（Ｐｉｎ Ｘ Ｎｅｘｔ ＧＦ ［５：０］と標記されている）である。
【0045】
図６は、Ｐチャネル未割り当て（ＰＵ）ビットであるＰチャネル比較論理６１４への入力、及びＧチャネル未割り当て（ＧＵ）ビットであるＧチャネル比較論理６２４への入力を示す。ＰＵは、Ｉ／ＯピンがＰチャネルに関してＵＮＡＳＳＩＧＮＥＤ状態であることに応答して、論理状態（例えば、論理１）にアサートされる。同様に、ＧＵは、Ｉ／ＯピンがＧチャネルに関してＵＮＡＳＳＩＧＮＥＤ状態であることに応答して、論理状態（例えば、論理１）にアサートされる。ＰＵが論理０にアサートされる場合、Ｐチャネル比較論理回路６１４は、Ｐｉｎ Ｘ Ｎｅｘｔ ＰＦ［５：０］をそのＩ／Ｏピンの制御レジスタに現在格納されているＰチャネル機能識別子と比較する。従って、Ｉ／ＯピンがＰチャネルに対してＵＮＡＳＳＩＧＮＥＤ状態にないとき、Ｐチャネル比較論理によって比較が実施される。ＰチャネルがＵＮＡＳＳＩＧＮＥＤ状態にある場合、そのチャネルのための制御レジスタは、比較するための有効な周辺デバイス機能を有さない。同様に、ＧＵが論理０にアサートされる場合、Ｇチャネル比較論理回路６２４は、Ｐｉｎ Ｘ Ｎｅｘｔ ＧＦ［５：０］をそのＩ／Ｏピンの制御レジスタに現在格納されているＧチャネル機能識別子と比較する。従って、ＧチャネルのためのＩ／ＯピンがＵＮＡＳＳＩＧＮＥＤ状態にないとき、Ｇチャネル比較論理によって比較が実施される。Ｐチャネル比較論理回路６１４の出力は、その周辺デバイス機能識別子が一致する場合、一方の論理状態（例えば、１）を有するビットである。そうでない場合、出力ビットは、他方の論理状態（例えば、０）である。Ｇチャネル比較論理回路６２４の出力は、その周辺デバイス機能識別子が一致する場合、一方の論理状態（例えば、１）を有する。そうでない場合、出力ビットは、他方の論理状態（例えば、０）である。
【0046】
アドレスオーセンティケータ５１０はまた、マルチプレクサ６４０及び６４４、ＡＮＤゲート６４２及び６４６（論理ゲートの他方のタイプ）、並びに、ＡＵＴＨＰ ＨＯＬＤ及びＡＵＴＨＧ ＨＯＬＤレジスタ６４８及び６４９を含む。ＡＵＴＨＰ ＨＯＬＤ及びＡＵＴＨＧ ＨＯＬＤレジスタ６４８及び６４９は、Ｐチャネル比較論理回路６１４及びＧチャネル比較論理回路６２４の対応する出力ビットを格納するために用いられる。Ｆ＿Ｕｐｄａｔｅ＿Ｃｙｃｌｅ１のアサートによって、レジスタ６４８及び６４９は、Ｐチャネル及びＧチャネル比較論理回路６１４、６２４の対応する出力を格納する。Ｆ＿Ｕｐｄａｔｅ＿Ｃｙｃｌｅ２が論理０であることに応答して、マルチプレクサ６４０及び６４４は、それらの０入力（これらは、対応するＰチャネル及びＧチャネル比較論理回路６１４、６２４の出力である）をそれらの出力として選択するように構成される。そうでない場合、Ｆ＿Ｕｐｄａｔｅ＿Ｃｙｃｌｅ２が論理１であることに応答して、マルチプレクサ６４０、６４４の１入力がそれらの出力として選択される。この機能性によって、Ｉ／ＯピンＸのためのＡＵＴＨＰ［Ｘ］及びＡＵＴＨＧ［Ｘ］が、正しいときにアサートされる。正しいときとは、例えば、（ａ）更新レジスタ５２０に格納されたアドレスの認証と一致するとき（書き込みデータが周辺デバイス機能のアドレスであるＩ／Ｏピンアドレスに対する書き込みの場合）又は（ｂ）システムバスのアドレス部分５０６からの直接のアドレスの認証と一致するとき（書き込みトランザクションが周辺デバイス機能のアドレスに対する場合）のいずれかである。アサートされたＡＵＴＨＰ［Ｘ］（例えば、論理「１」）は、Ｐチャネル上のトランザクションが、認証されており、（例えば、制御レジスタ３３０を更新するために）続行できることを意味する。０であるＡＵＴＨＰ［Ｘ］はトランザクションが認証されていないことを意味する。同様に、アサートされたＡＵＴＨＧ［Ｘ］（例えば、論理「１」）は、Ｇチャネル上のトランザクションが、認証されており、続行できることを意味する。
【0047】
図７は、Ｉ／Ｏセルアクセス制御回路３４０の例示の実装を示す。各Ｉ／Ｏセル及び対応するＩ／Ｏピンに対して別個のＩ／Ｏアクセス制御回路３４０が提供される。図７は、Ｉ／Ｏピン７１９（これは、図１～図３におけるＩ／Ｏピン１１９の１つであり得る）のためのＩ／Ｏアクセス制御回路３４０を示す。Ｉ／Ｏピン７１９はＩ／Ｏセル回路７１８に結合され、Ｉ／Ｏセル回路７１８は、Ｉ／Ｏセルアクセス制御回路３４０に接続される。
【0048】
Ｉ／Ｏアクセス制御回路３４０は、Ｐチャネルマルチプレクサ７１０、Ｐチャネル論理回路７１２、Ｇチャネルマルチプレクサ７２０、Ｇチャネル論理回路７２２、マルチプレクサ７２６、及びアウトバウンド操作回路７２８を含む。Ｐチャネルマルチプレクサ７１０は複数の入力を有し、そのいずれも周辺デバイス機能、出力、及び選択入力に接続され得る。一実装において、Ｐチャネルマルチプレクサは、３２個の入力を有し、従って、３１個もの異なる周辺デバイス機能に結合され得る。Ｐチャネル周辺機能識別子（ビット［５：０］）は、Ｐチャネルマルチプレクサのための選択信号である。しかしながら、識別子の値００００００は、有効な周辺デバイス機能ではないため、最大で、３１個のみの周辺デバイス機能が、制御レジスタにおける周辺デバイス機能によって選択され得る。マルチプレクサ７１０に入力される各周辺デバイス機能は、単一ビット信号（即ち、対応する周辺デバイス機能からの０又は１）である。状態機械５３０が、Ｐチャネルのための特定の周辺デバイス識別子を用いてＩ／Ｏピン制御レジスタをプログラムすることに応答して、プログラムされた周辺デバイス識別子（これはＰチャネルマルチプレクサ７１０の選択入力７０９に結合される）により、Ｐチャネルマルチプレクサが、制御レジスタに格納された周辺デバイス識別子に対応する入力を選択する。
【0049】
Ｐチャネル論理回路７１２は、ＰチャネルがＣＯＮＮＥＣＴＥＤ状態にない限り、Ｐチャネルマルチプレクサ７１０の選択された入力が、Ｉ／Ｏセル７１８と通信状態になることを防止する。Ｐチャネル論理回路７１２は、入力７１５及び７１７を有する。Ｐチャネルマルチプレクサ７１０の出力７１１は、Ｐチャネル論理回路７１２の入力７１５に結合される。図７の例において、Ｐチャネル論理回路７１２は、ＡＮＤゲート７１３であるか又はＡＮＤゲート７１３を含み、入力７１５及び７１７は、ＡＮＤゲート７１３の入力である。制御レジスタ３３０のＰ状態フィールドのビット７は、ＡＮＤゲート７１３の入力７１７に結合される。一実装において、各制御レジスタ３３０は、フリップフロップの組み合わせであり、ビット７はフリップフロップの出力である。既に説明したように、ＰチャネルがＣＯＮＮＥＣＴＥＤ状態のうちのいずれかであるときに、ビット７は１である。ビット７が０であると、マルチプレクサ７１０を介する周辺デバイス機能からの任意の信号は、ＡＮＤゲート７１３によってゲートオフされる。Ｐチャネルが任意のＣＯＮＮＥＣＴＥＤ状態にあることに応答して、ビット７は１であり、従って、マルチプレクサ７１０を介する、選択された周辺デバイス機能上の信号の論理状態は、ＡＮＤゲート７１３を介してマルチプレクサ７２６の入力７２９に流れる。
【0050】
Ｇチャネルは、Ｐチャネルの構造と類似する構造を有する。Ｇチャネルマルチプレクサ７２０は、複数の入力（例えば、３２個）を有し、そのいずれも周辺デバイス機能に結合され得る。Ｇチャネル周辺機能識別子（ビット［１３：８］）は、Ｇチャネルマルチプレクサ７２０のための選択信号である。従って、状態機械５３０が、Ｇチャネルのための特定の周辺デバイス識別子を用いて、Ｉ／Ｏピン制御レジスタをプログラムすることに応答して、プログラムされた周辺デバイス識別子によって、Ｇチャネルマルチプレクサ７２０は、制御レジスタに格納された周辺デバイス識別子に対応する入力を選択する。マルチプレクサ７２０に入力される各周辺デバイス機能は、単一ビット信号（即ち、対応する周辺デバイス機能からの０又は１）である。Ｇチャネル論理回路７２２は、入力７１９及び７２１を有する。Ｇチャネルマルチプレクサ７２０の出力７２７は、Ｇチャネル論理回路７２２の入力７２１に結合される。
【0051】
Ｐチャネルの論理回路７１２の場合と同様に、Ｇチャネルの論理回路７２２は、Ｇチャネルが接続（connected）状態にない限り、選択された周辺デバイス機能がＩ／Ｏセルと通信することを防止する。図７の例において、Ｇチャネル論理回路７２２は、ＡＮＤゲート７２３であるか又はＡＮＤゲート７２３を含み、入力７１９及び７２１は、ＡＮＤゲート７２３の入力である。制御レジスタ３３０のＧ状態フィールドのビット１５（これは、フリップフロップの出力であり得る）が、ＡＮＤゲート７２３の入力７１９に結合される。既に説明したように、ＧチャネルがＣＯＮＮＥＣＴＥＤ状態のいずれかにあるときに、ビット１５は１である。ビット１５が０であると、マルチプレクサ７２０を介する周辺デバイス機能からの任意の信号は、ＡＮＤゲート７２３によってゲートオフされる。ＧＰチャネルがＣＯＮＮＥＣＴＥＤ状態にあることに応答して、ビット１５は１であり、従って、マルチプレクサ７２０を介して、選択された周辺デバイス機能上の信号の論理状態は、ＡＮＤゲート７２３を介して、マルチプレクサ７２６の入力７３１に流れる。
【0052】
従って、所与の周辺デバイス機能が所与のＩ／Ｏセル７１８に信号をアサートするために、そのＩ／Ｏセルのための制御レジスタは、所与の周辺デバイス機能の識別子に対してプログラムされなければならず、その周辺デバイス機能が結合されるチャネルは、ＣＯＮＮＥＣＴＥＤ状態のうちの一つでなければならない。制御レジスタにおける周辺デバイス機能識別子のビットは、そのチャネルのマルチプレクサ７１０、７２０を制御するために用いられ、そのチャネルのための状態ビット（例えば、ビット７及び１５）の少なくとも１つが、チャネルの状態に基づいて周辺デバイス機能とＩ／Ｏセルとの間の通信経路をゲートオン／オフするために用いられる。
【0053】
マルチプレクサ７２６は、ＰチャネルとＧチャネル両方がＩ／Ｏセル回路７１８と周辺デバイス機能との間にアクティブ接続を有する場合に、ＰチャネルとＧチャネルとの間に優先選択を実装する。例えば、Ｇチャネルは、ビットのウェイクアッププロトコルシーケンスをＩ／Ｏピン７１９に駆動して、受信デバイスに送信が起ころうとしていることを知らせるために用いられ得、一方、Ｐチャネルは、データを受信デバイスに駆動するために用いられ得る。ＰＲＩＯＲＩＴＹ信号７２５は、マルチプレクサ７２５が、Ｉ／Ｏセル回路７１８に結合するためにＰチャネル又はＧチャネルのうちの一方を選択するための選択信号である。ＰＲＩＯＲＩＴＹ信号７２５は、例えば、状態機械５３０によってアサートされ得る。
【0054】
Ｉ／Ｏセル回路７１８は、制御レジスタ３３０内の共通制御フィールドの一つ又は複数のビットを受け取る。Ｉ／Ｏセル回路７１８は、そのビットを用いてＩ／Ｏセル回路７１８を構成する（例えば、オープンドレイン、プルアップ又はプルダウン抵抗器、ドライブ強度等）。
【0055】
図８は、所与のＩ／ＯピンＸに対して、状態機械５３０によって実装される状態を示す例示の状態図である。この状態図は、所与のＩ／ＯピンのためのＧチャネル又はＰチャネルのいずれかに適用可能である。この図示された例における状態には、ＵＮＡＳＳＩＧＮＥＤ（未割り当て）８１０、ＨＡＮＤＯＶＥＲ（ハンドオーバー）８２０、ＣＯＮＮＥＣＴＥＤ（ＵＮＬＯＣＫＥＤ）（接続（ロックされていない））８３０、ＣＯＮＮＥＣＴＥＤ（ＬＯＣＫＥＤ）（接続（ロックされている））８４０、及びＬＯＣＫＥＤ８５０が含まれる。ＧＵは、Ｇチャネルのための隠しレジスタビットであり、Ｇチャネルの未割り当て状態を示す。ＧＵが１であることは、ＧチャネルがＩ／ＯピンＸに対して割り当てられていないことを意味し、ＧＵが０であることは、周辺デバイス機能がＩ／ＯピンＸに対してＧチャネルを介して割り当てられていることを意味する。ＰＵもまた、Ｐチャネルのための隠しレジスタビットであり、ＧＵビットと同じことを意味する。ＧＬは、Ｇチャネルのロック状態を示すＧチャネルのための隠しレジスタビットである。ＧＬが１であることは、Ｉ／ＯピンＸが特定の周辺デバイス機能に対してロックされた状態にあることを意味し、ＧＬが０であることは、Ｉ／Ｏピンがロックされた状態にないことを意味する。ＰＬもまた、Ｐチャネルのための隠しレジスタビットであり、ＧＬビットと同じことを意味する。Ｇ状態は、Ｇチャネルの状態を示す（「００」はＵＮＡＳＳＩＧＮＥＤを意味し、「０１」はＨＡＮＤＯＶＥＲを意味し、「１０」はＣＯＮＮＥＣＴＥＤ（ＵＮＬＯＣＫＥＤ）を意味し、「１１」はＣＯＮＮＥＣＴＥＤ（ＬＯＣＫＥＤ）を意味する）。図８の状態図はＧチャネルに適用可能であるが、類似の状態遷移がＰチャネルに対して状態機械５３０によって実装される。
【0056】
ＵＮＡＳＳＩＧＮＥＤ状態８１０にある間、ＧＵは１に等しく（未割り当て）、ＧＬは０に等しく（ロックされていない）、ＧＳＴＡＴＥ及びＰＳＴＡＴＥは「００」に等しい（未割り当て）。状態機械５３０は、ＵＮＡＳＳＩＧＮＥＤ状態８１０からＨＡＮＤＯＶＥＲ状態８２０に遷移し得る。ＨＡＮＤＯＶＥＲ状態において、Ｉ／ＯピンＸは、周辺デバイス機能に引き渡されており、従って、Ｉ／Ｏピンは、もはや未割り当てではない。ＵＮＡＳＳＩＧＮＥＤ状態８１０とＨＡＮＤＯＶＥＲ状態８２０との間の遷移は、２つの手法の内の１つにおいて引き起こされ得る。まず、ＰＵが１に等しく設定されている（これは、ＰチャネルがＩ／ＯピンＸに対してＵＮＡＳＳＩＧＮＥＤ状態であることを意味する）場合、ソフトウェアが、その書き込みアドレスがＩ／ＯピンＸのアドレスである書き込みトランザクションを発行し、ｎｅｘｔＧＳＴＡＴＥが「０１」に設定され（制御レジスタ３３０内の状態ビット）、ｎｅｘｔＧＦが０に等しくない（即ち、書き込みデータが周辺デバイス機能のアドレスであり、従って０ではない）場合、Ｇチャネル状態はＵＮＡＳＳＩＧＮＥＤ状態８１０からＨＡＮＤＯＶＥＲ状態８２０に変化する。状態機械５３０は、Ｉ／ＯピンＸのための制御レジスタを更新して、（そのアドレスの識別子へのマッピングに続いて）周辺デバイス機能のための識別子を格納し、レジスタの状態ビットを「０１」に更新して、Ｇチャネルの状態がＨＡＮＤＯＶＥＲになったことを示す。この時点で、Ｇチャネルは、特定の周辺デバイス機能に対してＨＡＮＤＯＶＥＲ状態にあり、Ｐチャネルは、依然として、ＵＮＡＳＳＩＧＮＥＤ状態にある（Ｐチャネルマルチプレクサ７１０に結合された周辺デバイス機能のいずれも、Ｉ／ＯピンＸに対して未割り当てではないことを意味する）。ＧチャネルがＨＡＮＤＯＶＥＲ状態８２０にある間、ＧＵ＝０であり、ＧＬは０又は１であり、ＧＳＴＡＴＥは「０１」である。
【0057】
ＨＡＮＤＯＶＥＲ状態８２０になると、ＣＯＮＮＥＣＴＥＤ（ＵＮＬＯＣＫＥＤ）状態８３０、ＣＯＮＮＥＣＴＥＤ（ＬＯＣＫＥＤ）状態８４０、又はＬＯＣＫＥＤ状態８５０のいずれかへの遷移が発生し得る。ｎｅｘｔＧＳＴＡＴＥ＝「１０」であり、ＧＬロックビットが０に設定されて、ＡｕｔｈＧ［Ｘ］５１１が、アドレスオーセンティケータ５１０によってアサートされると、ＣＯＮＮＥＣＴＥＤ（ＵＮＬＯＣＫＥＤ）状態８３０への遷移が発生する。ＣＯＮＮＥＣＴＥＤ（ＵＮＬＯＣＫＥＤ）状態８３０にある間、ＧＵ＝０、ＧＬ＝０、及びＧＳＴＡＴＥ＝「１０」である。状態機械５３０は、Ｉ／ＯピンＸのための制御レジスタ３３０を更新して、Ｇチャネル状態を「１０」として特定する。ＣＯＮＮＥＣＴＥＤ（ＵＮＬＯＣＫＥＤ）状態８３０では、Ｉ／ＯピンＸに接続されている周辺デバイス機能がＩ／Ｏピンを用いてデータを送信又は受信することが可能になる。
【0058】
ＡｕｔｈＧ［Ｘ］５１１がアドレスオーセンティケータ５１０によってアサートされるか、又はｎｅｘｔＧＳＴＡＴＥが「１１」でありＧＬロックビットが１に設定されると、ＨＡＮＤＯＶＥＲ状態８２０からＣＯＮＮＥＣＴＥＤ（ＬＯＣＫＥＤ）状態８４０への遷移が発生し得る。ＣＯＮＮＥＣＴＥＤ（ＬＯＣＫＥＤ）状態８４０にある間、ＧＵ＝０、ＧＬ＝１、及びＧＳＴＡＴＥ＝「１１」である。状態機械５３０は、Ｉ／ＯピンＸのための制御レジスタ３３０を更新して、Ｇチャネル状態を「１１」として特定する。ＣＯＮＮＥＣＴＥＤ（ＬＯＣＫＥＤ）状態８３０では、Ｉ／ＯピンＸに接続されている周辺デバイス機能がＩ／Ｏピンを用いてデータを送信又は受信することができる。
【0059】
ＬＯＣＫＥＤ状態８５０は、Ｉ／Ｏピンがロックされているがどの周辺デバイス機能にも接続されていない状態である。ＰＵ＝０であり、ｎｅｘｔＧＳＴＡＴＥ＝「００」であり、ｎｅｘｔＧＦ＝０であり、ｎｅｘｔＧＵ＝１である間に、ＡＵＴＨＧ［Ｘ］がアドレスオーセンティケータ５１０によってアサートされると、状態機械５３０はＬＯＣＫＥＤ状態８５０に遷移する。この状態にある間、ＰＵ＝０（割り当て済み）、ＧＵ＝１（割り当て済み）、ＧＬ＝１（ロックされている）、及びＧＳＴＡＴＥ＝「００」（未割り当て）である。ＡＵＴＨＰ［ｘ］がアドレスオーセンティケータによってアサートされ、ｎｅｘｔＰＵが１に設定され、ｎｅｘｔＧＬが０に設定されると、状態機械５３０は、ＬＯＣＫＥＤ状態８５０からＵＮＡＳＳＩＧＮＥＤ状態８１０に戻り得る。
【0060】
図９は、例示の方法９００を図示するフローチャートである。９０２において、ターゲットＩ／Ｏピンへアクセスするための要求が行われる。一例において（及び上述したように）、これには、ＣＰＵ１０４が、書き込みトランザクションを実施するために一つ又は複数の機械命令を実行することが含まれ、その書き込みトランザクションでは、書き込みアドレスがターゲットＩ／Ｏピンのアドレスであり、書き込みデータは周辺デバイス機能のアドレスを含む。
【0061】
９０４において、状態機械（例えば、Ｉ／Ｏマルチプレクサ１２０のオーセンティケータ３２０内の状態機械５３０）が、ターゲットＩ／Ｏピンが現在ＵＮＡＳＳＩＧＮＥＤ状態にあるか否かを判定する。この判定は、状態ビットの検査によって実施される。状態ビットがＵＮＡＳＳＩＧＮＥＤ状態（例えば、００）に対応する場合、ターゲットＩ／ＯピンがＵＮＡＳＳＩＧＮＥＤ状態にあること判定される。そうでない場合、ターゲットＩ／Ｏピンは、ＵＮＡＳＳＩＧＮＥＤ状態にないと判定される。ターゲットＩ／ＯピンがＡＳＳＩＧＮＥＤ状態（異なる周辺デバイス機能に割り当てられていることを意味する）にある場合、９０６においてその要求は拒否される。要求の拒否は、要求を無視し、それ以上のアクションを取らないことを意味し得る。
【0062】
ターゲットＩ／Ｏピンが現在ＵＮＡＳＳＩＧＮＥＤ状態にある場合、制御は動作９０８に渡され、ターゲットＩ／Ｏピンの状態は、ＨＡＮＤＯＶＥＲ状態に変更される。この動作は、状態機械５３０がターゲットＩ／Ｏピンのための制御レジスタ３３０の状態フィールドを更新して、ＨＡＮＤＯＶＥＲ状態を特定することによって実施され得る。９１０において、Ｉ／Ｏピンを制御レジスタ３３０において特定された周辺デバイス機能に接続するための要求が行われる。この要求は、ＣＰＵ１０４が書き込みトランザクションを発行することによって実施され得、書き込みトランザクションにおいて、書き込みアドレスは周辺デバイス機能のアドレスであり、書き込みデータは、Ｉ／ＯピンのためのＣＯＮＮＥＣＴＥＤ状態の指示（例えば、ＣＯＮＮＥＣＴＥＤ（ＬＯＣＫＥＤ）又はＣＯＮＮＥＣＴＥＤ（ＵＮＬＯＣＫＥＤ））を含む。アドレスオーセンティケータ５１０内の検証回路６１０は、書き込みアドレスに対応する識別子がＩ／Ｏピンの制御レジスタ内に現在格納されている識別子と一致するか否かを判定する。識別子が一致しない場合、９１４において要求は否定される。しかしながら、識別子が一致する場合、制御は動作９１６に移動し、そこで、状態機械５３０は、Ｉ／Ｏピンの状態を、ＣＯＮＮＥＣＴＥＤ状態のうちの１つ（動作９１０における要求において特定されたとおり）に変更する。その後、動作９１８において、所与の周辺デバイス機能に対してＩ／ＯピンがＣＯＮＮＥＣＴＥＤ状態にある場合（状態機械５３０によって確実にされる）、制御レジスタ３３０内の共通制御ビットが構成される。
【0063】
図１０Ａ、図１０Ｂ、及び図１０Ｃは、特定の周辺デバイス機能が特定のＩ／Ｏピンに接続する例を示す。３つの周辺デバイス１００１、１００２、及び１００３は、それぞれ、ＵＡＲＴ０、ＵＡＲＴ１、及びＩ２Ｃ ０として示されている。ＵＡＲＴ ０は、０×４０００４８００のベースアドレスと、送信機能（ＴＸＤ）及び受信機能（ＲＸＤ）の２つの周辺デバイス機能とを有する。ＴＸＤ機能は、０×８のベースアドレスのためのアドレスオフセットを有し、ＲＸＤのオフセットは０×４である。同様に、ＵＡＲＴ １は、０×４００１２８００のベースアドレスを有し、０×８のＴＸＤオフセット及び０×４のＲＸＤオフセットを備える。Ｉ２Ｃのベースアドレスは、０×４００７３８００であり、その２つの機能及びそれらのオフセットは、ＤＡＴＡ（オフセット ０×８）及びＣＬＫ（オフセット ０×４）である。ＵＮＡＳＳＩＧＮＥＤ状態にあるＩ／Ｏピンは、１００５において識別される。Ｉ／Ｏピンのアドレススペースは、０×４００１Ａ０００のベースアドレスを有し、Ｉ／Ｏピン１、２、及び２２は、それぞれ、０×４、０×８、及び０×５８のオフセットを有する。
【0064】
この例において、ＵＡＲＴ ０のＴＸＤ機能は、Ｉ／Ｏピン２２に接続するためのプロセスを開始する。工程１０１１において、書き込みトランザクションが実施され（例えばＣＰＵ１０２によって）、書き込みトランザクションにおいて、書き込みアドレスは、Ｉ／Ｏピン２２のアドレス（０×４００１Ａ０５８）であり、書き込みデータは、ＵＡＲＴ ０のＴＸＤ機能のアドレス（０×４０００４８０８）を含む。オーセンティケータ３２０は、上述したように応答し、状態機械５３０は、Ｉ／Ｏピン２２のための制御レジスタ３３０を更新して、Ｉ／Ｏピン及び対応する周辺デバイス機能の識別子の状態がＰチャネルに対してＨＡＮＤＯＶＥＲであること（Ｇチャネルは、まだ、ＵＮＡＳＳＩＧＮＥＤ状態にある）、及び識別子は、ＵＡＲＴ ０ ＴＸＤアドレス０×４０００４８０８に対応することを特定する。
【0065】
工程１０１２において、書き込みトランザクションが実施され、書き込みトランザクションにおいて、書き込みアドレスはＵＡＲＴ ０ ＴＸＤのアドレス（アドレス０×４０００４８０８）であり、書き込みデータは、Ｉ／Ｏピン２２のため次をＣＯＮＮＥＣＴＥＤ（ＵＮＬＯＣＫＥＤ）状態として符号化するビットを含む。ファイアウォールは、ＵＡＲＴ ０ ＴＸＤをターゲットとするトランザクションのセキュリティを確実にし、従って、工程１０１２においてトランザクションを認証する。
【0066】
工程１０１３において、Ｉ／Ｏピン２２のための共通制御ビットが書き込みトランザクションを介して構成され、書き込みトランザクションにおいて、書き込みアドレスは再びＵＡＲＴ ０ ＴＸＤのアドレス（０×４０００４８０８）であり、書き込みデータは、共通制御構成ビットを含む。工程１０１２と同様に、ファイアウォールは、ＵＡＲＴ ０ ＴＸＤをターゲットとするトランザクションのセキュリティを確実にし、従って、工程１０１３において、トランザクションを認証する。
【0067】
用語「結合する」が本明細書全体を通して用いられている。この用語は、本明細書の説明と一貫する機能的関係を可能にする、接続、通信、又は信号経路を網羅し得る。例えば、デバイスＡが、制御デバイスＢを制御して或るアクションを実施する信号を生成する場合、第１の例では、デバイスＡはデバイスＢに結合され、第２の例では、介在構成要素ＣがデバイスＡとデバイスＢとの間の機能的関係を実質的に変更しない場合、デバイスＡは、介在する構成要素Ｃを介してデバイスＢに結合され、デバイスＡによって生成された制御信号を介してデバイスＢがデバイスＡによって制御されるようにする。
【0068】
特許請求の範囲内で、説明した実施例における改変が可能であり、他の実施例が可能である。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10A】
【図10B】
【図10C】
【国際調査報告】