▶ インターナショナル・ビジネス・マシーンズ・コーポレーションの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2023-12-28
(54)【発明の名称】向上した状態デュアルメモリセル
(51)【国際特許分類】
G11C 13/00 20060101AFI20231221BHJP
G11C 11/56 20060101ALI20231221BHJP
【ＦＩ】
G11C13/00 270D
G11C13/00 270J
G11C11/56 450
G11C11/56 500
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2023535470
(86)(22)【出願日】2021-11-23
(85)【翻訳文提出日】2023-06-09
(86)【国際出願番号】 EP2021082612
(87)【国際公開番号】W WO2022122372
(87)【国際公開日】2022-06-16
(31)【優先権主張番号】17/118,952
(32)【優先日】2020-12-11
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】390009531
【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ
(74)【代理人】
【識別番号】100112690
【弁理士】
【氏名又は名称】太佐 種一
(74)【代理人】
【識別番号】100120710
【弁理士】
【氏名又は名称】片岡 忠彦
(74)【復代理人】
【識別番号】110000877
【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所
(72)【発明者】
【氏名】ヘクマツォアルタバリ、バフマン
(72)【発明者】
【氏名】レズニチェク、アレクサンダー
(57)【要約】
回路は、メモリセルを備える。前記メモリセルは、第１のメモリ要素、第２のメモリ要素、第１のトランジスタ、及び第２のトランジスタを有する。前記第１のメモリ要素は、ビットラインに接続されている。前記第２のメモリ要素は、選択ラインに接続されている。前記第１のトランジスタは、第１のワードラインに接続されている。前記第２のトランジスタは、第２のワードラインに接続されている。前記第１のメモリ要素は、第１の書き込み電圧を前記ビットラインに印加すること、第２の書き込み電圧を前記第２のワードラインに印加すること、第１の中間電圧を前記選択ラインに印加すること、及び第２の中間電圧を前記第１のワードラインに印加することによってプログラミングされる。前記選択ラインは、高インピーダンスに接続されている。前記第１の書き込み電圧は、正の供給電圧であってよく、前記第２の書き込み電圧は、負の供給電圧であってよい。
【特許請求の範囲】
【請求項1】
メモリアレイを備え、前記メモリアレイは：
複数のビットライン；
複数のワードライン；
複数の選択ライン、前記複数のビットライン及び前記複数の選択ラインは、前記複数のワードラインに交差する；及び
複数のメモリセル
を有し、各メモリセルは：
第１のトランジスタ、
第２のトランジスタ、
第１のメモリ要素、及び
第２のメモリ要素、前記第のメモリ要素１及び前記第２のメモリ要素は、前記第１のトランジスタ及び前記第２のトランジスタを用いて前記複数のワードラインに接続されており、前記第１のメモリ要素及び前記第２のメモリ要素は、前記複数のビットライン及び前記複数の選択ラインに接続されている
を含む、回路。
【請求項2】
前記第１のトランジスタ及び前記第２のトランジスタは、バイポーラ接合パストランジスタの相補ペアであり、前記バイポーラ接合パストランジスタの相補ペアは、ＮＰＮバイポーラ接合パストランジスタ及びＰＮＰバイポーラ接合パストランジスタを含む、請求項１に記載の回路。
【請求項3】
前記第１のトランジスタ及び前記第２のトランジスタは、接合電界効果トランジスタの相補ペアであり、前記接合電界効果トランジスタの相補ペアは、ｎチャネル接合電界効果トランジスタ及びｐチャネル接合電界効果トランジスタを含む、請求項１に記載の回路。
【請求項4】
前記第１のメモリ要素は、前記複数のビットラインのうちの１つ及び前記相補ペアの第１の共有コレクタエミッタ又はソースドレイン端子の間に接続されており、前記第２のメモリ要素は、前記複数の選択ラインのうちの１つ及び前記相補ペアの第２の共有コレクタエミッタ又はソースドレイン端子の間に接続されている、請求項２に記載の回路。
【請求項5】
前記複数のメモリセルのうちの１つにおける前記第２のトランジスタ及び前記複数のメモリセルのうちの前記１つに隣接したメモリセルにおける反対のチャネル型のトランジスタは、前記複数のワードラインのうちの同じ１つに接続されたベース又はゲート端子を有する、請求項１に記載の回路。
【請求項6】
前記第１のメモリ要素及び前記第２のメモリ要素は、相変化メモリ、抵抗ランダムアクセスメモリ、又は磁気ランダムアクセスメモリである、請求項１～５のいずれか１項に記載の回路。
【請求項7】
前記第１のメモリ要素及び前記第２のメモリ要素は、同じ特性を有し、前記第１のメモリ要素及び前記第２のメモリ要素は、Ｎ個の状態にプログラミング可能であり、メモリセルは、【数1】
【請求項8】
前記第１のメモリ要素及び前記第２のメモリ要素は、異なる特性を有し、前記第１のメモリ要素及び前記第２のメモリ要素は、Ｎ個の状態にプログラミング可能であり、メモリセルは、Ｎ２個の状態にプログラミング可能である、請求項１～６のいずれか１項に記載の回路。
【請求項9】
メモリセルを備え、前記メモリセルは、第１のメモリ要素、第２のメモリ要素、第１のトランジスタ、及び第２のトランジスタを有し、前記第１のメモリ要素は、ビットラインに接続されており、前記第２のメモリ要素は、選択ラインに接続されており、前記第１のトランジスタは、第１のワードラインに接続されており、前記第２のトランジスタは、第２のワードラインに接続されている、回路。
【請求項10】
前記第１のメモリ要素は、第１の書き込み電圧を前記ビットラインに印加すること、第２の書き込み電圧を前記第２のワードラインに印加すること、第１の中間電圧を前記選択ラインに印加すること、及び第２の中間電圧を前記第１のワードラインに印加することによってプログラミングされる、請求項９に記載の回路。
【請求項11】
前記選択ラインは、高インピーダンスに接続されている、請求項１０に記載の回路。
【請求項12】
前記第１の書き込み電圧は、正の供給電圧であり、前記第２の書き込み電圧は、負の供給電圧であり、前記第１の中間電圧及び前記第２の中間電圧は、接地電圧である、請求項１０に記載の回路。
【請求項13】
前記第１の書き込み電圧は、前記第１の中間電圧よりも大きく、前記第１の中間電圧は、前記第２の中間電圧よりも大きいか又はこれに等しく、前記第２の中間電圧は、前記第２の書き込み電圧よりも大きい、請求項１０に記載の回路。
【請求項14】
前記第１のメモリ要素は、第１の消去電圧を前記第１のワードラインに印加すること、第２の消去電圧を前記ビットラインに印加すること、第１の中間電圧を前記選択ラインに印加すること、及び第２の中間電圧を前記第２のワードラインに印加することによって消去される、請求項９に記載の回路。
【請求項15】
前記第１の消去電圧は、正の供給電圧であり、前記第２の消去電圧は、負の供給電圧であり、前記第１の中間電圧及び前記第２の中間電圧は、接地電圧であり、前記第１の消去電圧は、前記第１の中間電圧よりも大きく、前記第１の中間電圧は、前記第２の中間電圧よりも大きいか又はこれに等しく、前記第２の中間電圧は、前記第２の消去電圧よりも大きい、請求項１４に記載の回路。
【請求項16】
前記第１のトランジスタ及び前記第２のトランジスタは、バイポーラ接合パストランジスタの相補ペアであり、前記バイポーラ接合パストランジスタの相補ペアは、ＮＰＮバイポーラ接合パストランジスタ及びＰＮＰバイポーラ接合パストランジスタを含む、請求項９に記載の回路。
【請求項17】
前記第１のトランジスタ及び前記第２のトランジスタは、接合電界効果トランジスタの相補ペアであり、前記接合電界効果トランジスタの相補ペアは、ｎ型接合電界効果トランジスタ及びｐ型接合電界効果トランジスタを含む、請求項９に記載の回路。
【請求項18】
前記第１のメモリ要素及び前記第２のメモリ要素は、相変化メモリ、抵抗ランダムアクセスメモリ、又は磁気ランダムアクセスメモリである、請求項９に記載の回路。
【請求項19】
メモリアレイ内のメモリセルを読み出す方法であって、読み出し電圧の第１のペアの第１の読み出し電圧をビットラインに印加する段階、前記ビットラインは、第１のメモリ要素に接続されている；
読み出し電圧の前記第１のペアの第２の読み出し電圧を、第２のメモリ要素に接続された選択ラインに印加する段階；
読み出し電圧の第２のペアの第１の読み出し電圧を第１のワードラインに印加する段階、前記第１のワードラインは、第１のトランジスタに接続されている；
読み出し電圧の前記第２のペアの第２の読み出し電圧を第２のワードラインに印加する段階、前記第２のワードラインは、第２のトランジスタに接続されている；及び
前記メモリアレイ内のビットライン、ワードライン、及び選択ラインのうちの残りのものに中間電圧を印加する段階
を備える、方法。
【請求項20】
前記第１のトランジスタ及び前記第２のトランジスタは、バイポーラ接合パストランジスタの相補ペアであり、前記第１のトランジスタは、ＮＰＮバイポーラ接合パストランジスタであり、前記第２のトランジスタは、ＰＮＰバイポーラ接合パストランジスタを含む、請求項１９に記載の方法。
【請求項21】
前記第１のワードラインは、前記ＮＰＮバイポーラ接合パストランジスタのベースに接続されており、前記第２のワードラインは、前記ＰＮＰバイポーラ接合パストランジスタのベースに接続されている、請求項２０に記載の方法。
【請求項22】
前記第１のトランジスタ及び前記第２のトランジスタは、接合電界効果トランジスタの相補ペアであり、前記第１のトランジスタは、ｎチャネル接合電界効果トランジスタであり、前記第２のトランジスタは、ｐチャネル接合電界効果トランジスタである、請求項１９に記載の方法。
【請求項23】
前記第１のワードラインは、前記ｎチャネル接合電界効果トランジスタのゲートに接続されており、前記第２のワードラインは、前記ｐチャネル接合電界効果トランジスタのゲートに接続されている、請求項２２に記載の方法。
【請求項24】
読み出し電圧の前記第１のペアの前記第１の読み出し電圧は、読み出し電圧の前記第２のペアの前記第１の読み出し電圧よりも大きく、読み出し電圧の前記第２のペアの前記第１の読み出し電圧は、前記中間電圧よりも大きく、前記中間電圧は、読み出し電圧の前記第２のペアの前記第２の読み出し電圧よりも大きく、読み出し電圧の前記第２のペアの前記第２の読み出し電圧は、読み出し電圧の前記第１のペアの前記第２の読み出し電圧よりも大きい、請求項１９に記載の方法。
【請求項25】
読み出し電圧の前記第のペア１及び前記第２のペアの前記第１の読み出し電圧は、正の電圧であり、読み出し電圧の前記第１のペア及び前記第２のペアの前記第２の読み出し電圧は、負の電圧であり、前記第２の読み出し電圧は、前記第１の読み出し電圧と同じ振幅を有し、前記中間電圧は、接地電圧である、請求項１９に記載の方法。
【発明の詳細な説明】
【背景技術】
【0001】
本発明は、概して、メモリアレイ構造及びこれをプログラミングする方法に関する。より具体的には、本発明は、向上した状態デュアルメモリセルを含むメモリアレイ構造に関する。
【0002】
深層学習は、生物系における情報処理に着想を得た人工ニューラルネットワークに基づく機械学習方法である。深層学習は、画像処理、機械翻訳、音声認識、及び他の多くのものを含む広範囲の応用において使用され得る。これらの領域の各々において、深層ニューラルネットワークは、非常に大規模かつ深層のモデルの使用を通してより優れた正確性を達成する。これらの深層モデルは、データ表現及び計算のための精度が低下した方法を含み得る。
【発明の概要】
【0003】
本発明の１つの態様によれば、メモリアレイを備える回路が提供される。前記メモリアレイは、複数のビットライン、複数のワードライン、及び複数の選択ラインを有する。前記複数のビットライン及び前記複数の選択ラインは、前記複数のワードラインに交差する。前記メモリアレイは、各々が第１のトランジスタ、第２のトランジスタ、第１のメモリ要素、及び第２のメモリ要素を含む複数のメモリセルを更に有する。前記第１のメモリ要素及び前記第２のメモリ要素は、前記第１のトランジスタ及び前記第２のトランジスタを用いて前記複数のワードラインに接続されている。前記第１のメモリ要素及び前記第２のメモリ要素は、前記複数のビットライン及び前記複数の選択ラインに接続されている。前記第１のトランジスタ及び前記第２のトランジスタは、バイポーラ接合パストランジスタの相補ペアであってよい。前記バイポーラ接合パストランジスタの相補ペアは、ＮＰＮバイポーラ接合パストランジスタ及びＰＮＰバイポーラ接合パストランジスタを含んでよい。前記第１のトランジスタ及び前記第２のトランジスタは、接合電界効果トランジスタの相補ペアであってよい。前記接合電界効果トランジスタの相補ペアは、ｎチャネル接合電界効果トランジスタ及びｐチャネル接合電界効果トランジスタを含んでよい。前記第１のメモリ要素は、前記複数のビットラインのうちの１つ及び前記相補ペアの第１の共有コレクタエミッタ又はソースドレイン端子の間に接続されてよい。前記第２のメモリ要素は、前記複数の選択ラインのうちの１つ及び前記相補ペアの第２の共有コレクタエミッタ又はソースドレイン端子の間に接続されてよい。前記複数のメモリセルのうちの前記１つにおける前記第２のトランジスタ及び前記複数のメモリセルのうちの前記１つに隣接したメモリセルにおける反対のチャネル型のトランジスタは、前記複数のワードラインのうちの同じ１つに接続されたベース又はゲート端子を有してよい。前記第１のメモリ要素及び前記第２のメモリ要素は、相変化メモリ、抵抗ランダムアクセスメモリ、又は磁気ランダムアクセスメモリであってよい。前記第１のメモリ要素及び前記第２のメモリ要素は、同じ特性を有してよく、前記第１のメモリ要素及び前記第２のメモリ要素は、Ｎ個の状態にプログラミング可能であってよく、前記メモリセルは、
個の状態にプログラミング可能である。前記第１のメモリ要素及び前記第２のメモリ要素は、異なる特性を有してよく、前記第１のメモリ要素及び前記第２のメモリ要素は、Ｎ個の状態にプログラミング可能であってよく、前記メモリセルは、Ｎ２個の状態にプログラミング可能である。
【数1】
【0004】
本発明の別の態様によれば、メモリセルを備える回路が提供される。前記メモリセルは、第１のメモリ要素、第２のメモリ要素、第１のトランジスタ、及び第２のトランジスタを有する。前記第１のメモリ要素は、ビットラインに接続されている。前記第２のメモリ要素は、選択ラインに接続されている。前記第１のトランジスタは、第１のワードラインに接続されており、前記第２のトランジスタは、第２のワードラインに接続されている。前記第１のメモリ要素は、第１の書き込み電圧を前記ビットラインに印加すること、第２の書き込み電圧を前記第２のワードラインに印加すること、第１の中間電圧を前記選択ラインに印加すること、及び第２の中間電圧を前記第１のワードラインに印加することによってプログラミングされてよい。前記選択ラインは、高インピーダンスに接続されてよい。前記第１の書き込み電圧は、正の供給電圧であってよく、前記第２の書き込み電圧は、負の供給電圧であってよく、前記第１の中間電圧及び前記第２の中間電圧は、接地電圧であってよい。前記第１の書き込み電圧は、前記第１の中間電圧よりも大きくてよく、前記第１の中間電圧は、前記第２の中間電圧よりも大きいか又はこれに等しくてよく、前記第２の中間電圧は、前記第２の書き込み電圧よりも大きくてよい。前記第１のメモリ要素は、第１の消去電圧を前記第１のワードラインに印加すること、第２の消去電圧を前記ビットラインに印加すること、第１の中間電圧を前記選択ラインに印加すること、及び第２の中間電圧を前記第２のワードラインに印加することによって消去されてよい。前記第１の消去電圧は、正の供給電圧であってよく、前記第２の消去電圧は、負の供給電圧であってよく、前記第１の中間電圧及び前記第２の中間電圧は、接地電圧であってよい。前記第１の消去電圧は、前記第１の中間電圧よりも大きくてよく、前記第１の中間電圧は、前記第２の中間電圧よりも大きいか又はこれに等しくてよく、前記第２の中間電圧は、前記第２の消去電圧よりも大きくてよい。前記第１のトランジスタ及び前記第２のトランジスタは、バイポーラ接合パストランジスタの相補ペアであってよい。前記バイポーラ接合パストランジスタの相補ペアは、ＮＰＮバイポーラ接合パストランジスタ及びＰＮＰバイポーラ接合パストランジスタを含んでよい。前記第１のトランジスタ及び前記第２のトランジスタは、接合電界効果トランジスタの相補ペアであってよい。前記接合電界効果トランジスタの相補ペアは、ｎ型接合電界効果トランジスタ及びｐ型接合電界効果トランジスタを含んでよい。前記第１のメモリ要素及び前記第２のメモリ要素は、相変化メモリ、抵抗ランダムアクセスメモリ、又は磁気ランダムアクセスメモリであってよい。
【0005】
本発明の別の態様によれば、メモリアレイ内のメモリセルを読み出す方法は：読み出し電圧の第１のペアの第１の読み出し電圧をビットラインに印加する段階、読み出し電圧の前記第１のペアの第２の読み出し電圧を、第２のメモリ要素に接続された選択ラインに印加する段階、読み出し電圧の第２のペアの第１の読み出し電圧を第１のワードラインに印加する段階、読み出し電圧の前記第２のペアの第２の読み出し電圧を第２のワードラインに印加する段階、及び前記メモリアレイ内のビットライン、ワードライン、及び選択ラインのうちの残りのものに中間電圧を印加する段階を備える。前記ビットラインは、第１のメモリ要素に接続されている。前記第１のワードラインは、第１のトランジスタに接続されている。前記第２のワードラインは、第２のトランジスタに接続されている。前記第１のトランジスタ及び前記第２のトランジスタは、バイポーラ接合パストランジスタの相補ペアであってよい。前記第１のトランジスタは、ＮＰＮバイポーラ接合パストランジスタであってよく、前記第２のトランジスタは、ＰＮＰバイポーラ接合パストランジスタであってよい。前記第１のワードラインは、前記ＮＰＮバイポーラ接合パストランジスタのベースに接続されてよく、前記第２のワードラインは、前記ＰＮＰバイポーラ接合パストランジスタのベースに接続されてよい。前記第１のトランジスタ及び前記第２のトランジスタは、接合電界効果トランジスタの相補ペアであってよい。前記第１のトランジスタは、ｎチャネル接合電界効果トランジスタであってよく、前記第２のトランジスタは、ｐチャネル接合電界効果トランジスタであってよい。前記第１のワードラインは、前記ｎチャネル接合電界効果トランジスタのゲートに接続されてよく、前記第２のワードラインは、前記ｐチャネル接合電界効果トランジスタのゲートに接続されてよい。読み出し電圧の前記第１のペアの前記第１の読み出し電圧は、読み出し電圧の前記第２のペアの前記第１の読み出し電圧よりも大きくてよく、読み出し電圧の前記第２のペアの前記第１の読み出し電圧は、前記中間電圧よりも大きくてよく、前記中間電圧は、読み出し電圧の前記第２のペアの前記第２の読み出し電圧よりも大きくてよく、読み出し電圧の前記第２のペアの前記第２の読み出し電圧は、読み出し電圧の前記第１のペアの前記第２の読み出し電圧よりも大きくてよい。読み出し電圧の前記第１のペア及び前記第２のペアの前記第１の読み出し電圧は、正の電圧であってよく、読み出し電圧の前記第１のペア及び前記第２のペアの前記第２の読み出し電圧は、負の電圧であってよく、前記第２の読み出し電圧は、前記第１の読み出し電圧と同じ振幅を有してよく、前記中間電圧は、接地電圧であってよい。
【図面の簡単な説明】
【0006】
以下の詳細な説明は、例示として与えられるとともに、それのみに本発明を限定するようには意図されず、添付図面と併せて読まれると最も良好に理解されるであろう。
【0007】
【図1】例示的な実施形態に係る、アナログメモリセルのメモリアレイの簡略化された回路図である。
【0008】
【図2】例示的な実施形態に係る、メモリアレイ内の第１のメモリ要素のプログラミング動作の簡略化された回路図である。
【0009】
【図3】例示的な実施形態に係る、メモリアレイ内の第１のメモリ要素の消去動作の簡略化された回路図である。
【0010】
【図4】例示的な実施形態に係る、メモリアレイ内の第２のメモリ要素のプログラミング動作の簡略化された回路図である。
【0011】
【図5】例示的な実施形態に係る、メモリアレイ内の第２のメモリ要素の消去動作の簡略化された回路図である。
【0012】
【図6】例示的な実施形態に係る、メモリアレイ内のメモリセルの読み出し動作の簡略化された回路図である。
【0013】
図面は、必ずしも縮尺どおりではない。図面は、単に概略的な表現であり、本発明の特定のパラメータを表現するようには意図されない。図面は、本発明の単なる典型的な実施形態を示すように意図される。図面において、同様の参照符号は同様の要素を表す。
【発明を実施するための形態】
【0014】
特許請求される構造及び方法の詳細な実施形態が本明細書において開示されるが、しかしながら、開示される実施形態は、様々な形態において具現化され得る特許請求される構造及び方法の単なる例示であることが理解され得る。しかしながら、本発明は、多くの異なる形態において具現化されてよく、本明細書において記載される例示的な実施形態に限定されるものと解釈されるべきではない。むしろ、これらの例示的な実施形態は本開示を周到で完全にし、当業者に本発明の範囲を完全に伝えるように提供される。本明細書において、周知の特徴及び技法の詳細は、提示される実施形態を不要に曖昧にすることを回避するために省略されてよい。
【0015】
本明細書の以降のために、「上側」、「下側」、「右」、「左」、「鉛直」、「水平」、「上部」、「低部」という用語、及びこれらの派生形は、図面の像において配向されるような開示される構造及び方法に関するものとする。「重なる」、「の頂部に」、「の上」、「の上に位置決めされる」又は「の頂部に位置決めされる」という用語は、第１の構造等の第１の要素は、第２の構造等の第２の要素上に存在することを意味し、インターフェース構造等の介在要素が、第１の要素及び第２の要素の間に存在し得る。「直接接続」という用語は、第１の構造等の第１の要素及び第２の構造等の第２の要素が、これらの２つの要素のインターフェースにおいて介在する導通、絶縁又は半導体層を一切伴うことなく接続されることを意味する。
【0016】
本発明の実施形態の提示を曖昧にしないようにするために、以下の詳細な説明では、当該技術分野において既知である幾つかの処理段階又は動作は、提示のために、及び例示の目的でともに組み合わされていてよく、幾つかの事例では詳細には説明されていない場合がある。他の事例では、当該技術分野において既知である幾つかの処理段階又は動作は、全く説明されない場合がある。以下の説明は、むしろ本発明の様々な実施形態の弁別的な特徴又は要素に焦点を当てていることが理解されるべきである。
【0017】
深層学習は、人工ニューラルネットワークに基づく機械学習方法である。深層学習は、画像処理、機械翻訳、音声認識、及び他の多くのものを含む広範囲の応用において使用され得る。これらの領域の各々において、深層ニューラルネットワークは、非常に大規模かつ深層のモデルの使用を通してより優れた正確性を達成する。これらの深層モデルは、データ表現及び計算のための精度を低下させた方法を含み得る。深層ニューラルネットワークのための計算は、トレーニング及び前方推論の両方を含み得る。
【0018】
乗算演算（畳み込み及び行列乗算を含む）は、深層ニューラルネットワークのハードウェア実装において最も面積及び電力を消費するコンポーネントのうちの１つである。精度を低下させた最適化における最近の進展は、乗算演算の少なくとも一部がより低い精度において実行され得ることを示唆している。これは、乗算演算が、エンドツーエンドの正確性を妥協することなく、より少数のビットを用いて実行され得ることを意味する。これは、重み記憶のために抵抗ランダムアクセスメモリ（ＲＲＡＭ（登録商標））等のアナログデバイスを利用することによって電力及び／又は面積の節約の機会を提供する。さらに、所与のメモリセル又は所与のメモリ設計のためのメモリ密度を高めるために、複数の（２つよりも多くの）状態を有するアナログデバイス（すなわち、メモリ要素）を利用することが望ましい。
【0019】
従来のメモリ要素は、実用時には、それらが状態０又は状態１のいずれかを有するので、デュアル状態である。これらの従来のメモリ要素は、信頼性の問題に起因して２つよりも多くの状態を有することができない。結果として、従来のメモリ要素は、実用的な数の状態（典型的には２つ）によって限定され得る。
【0020】
理論上、セル当たりのメモリ要素の数を増加させることは、セル当たりの状態の有効数を増加させ得る。例えば、各メモリセルにおいて２つのメモリ要素を有することは、各メモリ要素が２つの状態を有することを前提とすると、２つの状態から４つの状態に状態の数を増加させ得る。２つのメモリ要素は、自身の２つの状態の数学的置換を使用することによって４つの状態を取得するために組み合わされ得る。例えば、第１のメモリ要素が状態０を有し、かつ第２のメモリ要素が状態０を有する場合、２つのメモリ要素状態の組み合わせは、メモリセル状態１を提供し得る。第１のメモリ要素が状態０を有し、かつ第２のメモリ要素が状態１を有する場合、２つのメモリ要素状態の組み合わせは、メモリセル状態２を提供し得る。第１のメモリ要素が状態１を有し、かつ第２のメモリ要素が状態０を有する場合、２つのメモリ要素状態の組み合わせは、メモリセル状態３を提供し得る。第１のメモリ要素が状態１を有し、かつ第２のメモリ要素が状態１を有する場合、２つのメモリ要素状態の組み合わせは、メモリセル状態４を提供し得る。
【0021】
しかしながら、実用時には、例えばトランジスタ等の追加の回路及びプロセッサが、使用可能な方法において２つ又はそれよりも多くのメモリ要素の状態を組み合わせるために必要とされ、これは、その後、展開され得る。追加のトランジスタ及び対応するワイヤを有することは、回路のフットプリントを増加させ得、それゆえ、メモリ密度が低減する。その結果は、２つよりも多くの状態を含むが、各セルが２つの状態を有する２つのメモリセルよりもフットプリントが大きい単一のメモリセルであり得る。したがって、２つよりも多くの状態を含み、かつ組み合わされた２つのメモリセルのフットプリントよりも小さいメモリセルが必要とされている。
【0022】
本発明の実施形態は、新たな回路構造を提供する。この新たな回路構造は、複数の向上した状態デュアルメモリセルを備えるクロスポイントメモリアレイである。デュアルメモリセルの各々は、２つのトランジスタ及び２つのメモリ要素を有する。したがって、メモリセルは、２Ｔ２Ｒセルとも称され得る。複数の２Ｔ２Ｒセルを有するクロスポイントメモリアレイは、従来のメモリアレイと比較するとセル当たりの状態の有効数を増加させ得る。一実施形態では、メモリセル内のトランジスタは、相補型パスゲート（送信ゲート）として構成されている。一実施形態では、メモリセルは、ＲＲＡＭ／パスゲート／ＲＲＡＭ鉛直積層構造として構成されており、それゆえ、セルフットプリントが最小化されるとともに、面積当たりのビットの高密度が達成される。
【0023】
【0024】
ここで図１を参照すると、一実施形態に係るメモリアレイ１００が示されている。メモリアレイ１００は２つの行及び４つの列を含むが、本発明の実施形態は、任意の数の行及び列を有するメモリアレイ１００を含み得ることが理解されるべきである。メモリアレイ１００は、複数のビットライン１０２、複数のワードライン１０４、複数の選択ライン１０６を備える。ビットライン１０２及び選択ライン１０６は、互いに並列に延びており、かつワードライン１０４に垂直である。複数のワードライン１０４は、複数のビットライン１０２及び複数の選択ライン１０６に交差する。メモリアレイ１００は、複数のメモリセル２００も備える。各メモリセル２００は、トランジスタ１０８ａ、１０８ｂの相補ペア、第１のメモリ要素１１０ａ、及び第２のメモリ要素１１０ｂを有する。８つのメモリセル２００が示されているが、本発明の実施形態は、任意の数のメモリセル２００を含み得ることが理解されるべきである。
【0025】
上記で述べられたように、各メモリセル２００は、トランジスタ１０８ａ、１０８ｂの相補ペアを有する。トランジスタ１０８ａ、１０８ｂは、バイポーラ接合トランジスタ（ＢＪＴ）又は接合電界効果トランジスタ（ＪＦＥＴ）であってよい。好ましい実施形態では、トランジスタ１０８ａ、１０８ｂは、トランジスタ１０８ａがＮＰＮ型でありかつトランジスタ１０８ｂがＰＮＰ型であるように、ＢＪＴの相補ペアである。代替的な実施形態では、トランジスタ１０８ａ、１０８ｂは、トランジスタ１０８ａがｎチャネルＪＦＥＴ（ｎＪＦＥＴ）でありかつトランジスタ１０８ｂがｐチャネルＪＦＥＴ（ｐＪＦＥＴ）であるように、ＪＦＥＴの相補ペアである。一実施形態では、トランジスタ１０８ａ、１０８ｂは、相補型送信ゲートとして構成されている。一実施形態では、メモリセル２００におけるトランジスタ１０８ｂ及びメモリセル２００に隣接するメモリセルにおけるトランジスタ１０８ａは、同じそれぞれのワードライン１０４ｂに接続されたベース又はゲート端子を有する。トランジスタ１０８ａは、トランジスタ１０８ｂと反対のチャネル型である。
【0026】
第１及び第２のメモリ要素１１０ａ、１１０ｂは、例えば、ＲＲＡＭ、相変化メモリ、磁気ランダムアクセスメモリ等のような任意のタイプのメモリ要素であってよい。第１のメモリ要素１１０ａは、ビットライン１０２ａ、及びトランジスタ１０８ａ、１０８ｂの相補ペアの第１の共有コレクタエミッタ端子（ＢＪＴ実施形態における）又はソースドレイン端子（ＪＦＥＴ実施形態における）の間に接続されている。第２のメモリ要素１１０ｂは、選択ライン１０６ａ、及びトランジスタ１０８ａ、１０８ｂの相補ペアの第２の共有コレクタエミッタ又はソースドレイン端子の間に接続されている。
【0027】
ここで図２を参照すると、一実施形態に係る、メモリアレイ１００内の第１のメモリ要素１１０ａのプログラミング又は書き込み動作の一例が示されている。本発明の実施形態は、メモリセル２００内の第２のメモリ要素１１０ｂを実質的に妨げることなく、第１のメモリ要素１１０ａをプログラミングする方法を提供する。プログラミング動作中、第１のメモリ要素１１０ａの抵抗は、メモリ要素のプログラミング済み状態（例えば、１と称され得る）を作成するために低減される。
【0028】
第１のメモリ要素１１０ａをプログラミングするために、第１の書き込み電圧が、第１のメモリ要素１１０ａに接続されるビットライン１０２ｂに印加される。一実施形態では、ワードライン１０４ｃは、ＰＮＰトランジスタ１０８ｂのベースに接続されている。代替的な実施形態では、ワードライン１０４ｃは、ｐＪＦＥＴトランジスタ１０８ｂのゲートに接続されている。第１の書き込み電圧は、正の供給電圧Ｖ＋である。第２の書き込み電圧が、ワードライン１０４ｃに印加される。第２の書き込み電圧は、負の供給電圧Ｖ－である。第１の書き込み電圧は、トランジスタ１０８ｂのベース又はゲートジャンクションに順方向バイアスをかけるために第２の書き込み電圧よりも十分に大きく、第１のメモリ要素１１０ａがプログラミングされるために選択されることが可能になる。例えば、（典型的にはシリコンｐ－ｎジャンクションのために）順方向バイアスがかけられたジャンクションにわたる電圧降下がおよそ０．７ボルトである場合、第１のメモリ要素１１０ａにわたって選択的に印加されるプログラム電圧は、およそＶ＋－Ｖ―－０．７ボルトとなる。
【0029】
上記で説明されたような第１のメモリ要素１１０ａのプログラミング中、第２のメモリ要素１１０ｂ及びメモリセルの残りにおける他の全てのメモリ要素を妨げることを最小限にするために、第１の中間電圧及び第２の中間電圧がメモリアレイ１００の特定の部分に印加されてよい。一実施形態では、第１の中間電圧は、第２のメモリ要素１１０ｂに接続される選択ライン１０６ｂに印加される。代替的な実施形態では、選択ライン１０６ｂは、高インピーダンスに接続されている。第２の中間電圧は、残りのビットライン１０２、ワードライン１０４、及び選択ライン１０６に印加される。例えば、図２において示されているように、選択ライン１０６ｂは、第１の中間電圧Ｖｍ又は高インピーダンスを指し得るフロートのいずれかに接続され得る。第２の中間電圧Ｖ０は、ビットライン１０２ａ、選択ライン１０６ａ、及びワードライン１０４ａ、１０４ｂ、１０４ｄ、及び１０４ｅに印加される。上記で述べられたように、第１の書き込み電圧Ｖ＋は、ビットライン１０２ｂに印加され、第２の書き込み電圧Ｖ－は、ワードライン１０４ｃに印加される。この例では、電圧は、以下のように選択される：
したがって、第１の書き込み電圧は、第１の中間電圧よりも大きく、第１の中間電圧は、第２の中間電圧よりも大きいか又はこれに等しく、第２の中間電圧は、第２の書き込み電圧よりも大きい。結果として、第１のメモリ要素１１０ａを除く全てのメモリ要素にわたるバイアス電圧は、ごくわずかであるか、又はそれらの状態を実質的に変更しないためにＶ＋－Ｖ－よりも十分に小さいかのいずれかである。１つの実施形態では、Ｖｍ及びＶ０は、両方とも０ボルト（すなわち、接地電位）である。別の実施形態では、Ｖ＋＝－Ｖ－である。更に別の実施形態では、ビットライン１０２ａ及び／又は選択ライン１０６ａは、Ｖ０の代わりにフロート（高インピーダンス）に接続されている。更なる変形及びバイアス構成も企図され得る。
【数2】
【0030】
上記で述べられたように、第１のメモリ要素１１０ａのプログラミング動作中、電流は、第１のメモリ要素１１０ａ及びトランジスタ１０８ｂのエミッタ－ベース又はソース－ゲートジャンクションを通って流れる。トランジスタ１０８ｂは、この動作中に２端子デバイスとして機能する。上記で説明された異なる書き込み及び中間電圧を選択することによって、第１のメモリ要素１１０ａは、メモリセル２００内の第２のメモリ要素１１０ｂ又はメモリアレイ１００内の他のメモリセル内の他の任意のメモリ要素を妨げることなく、所望の値にプログラミングされてよい。結果として、第１のメモリ要素１１０ａは、独立してプログラミングされる。
【0031】
ここで図３を参照すると、一実施形態に係る、メモリアレイ１００内の第１のメモリ要素１１０ａの消去動作の一例が示されている。消去動作は、第１のメモリ要素１１０ａにわたって伝達された反対の電圧極性で、書き込み動作と同様である。図２によって示されている第１のメモリ要素１１０ａの書き込み動作は、ＰＮＰ ＢＪＴトランジスタ１０８ｂを介して実行されてよく、一方、図３によって示されている第１のメモリ要素１１０ａの消去動作は、ＮＰＮ ＢＪＴトランジスタ１０８ａを介して実行されてよい。
【0032】
消去動作は、第１のメモリ要素１１０ａのみの状態を独立して消去する。メモリセル２００内の第２のメモリ要素１１０ｂを含む他の全てのメモリ要素は、この動作によって実質的に影響を受けない。第１のメモリ要素１１０ａの状態を消去するために、その抵抗が上昇する。これは、第１の消去電圧をワードライン１０４ｂに印加することによって達成される。ワードライン１０４ｂは、トランジスタ１０８ａに接続されている。一実施形態では、トランジスタ１０８ａがＮＰＮ ＢＪＴトランジスタである場合、ワードライン１０４ｂは、当該ＮＰＮ ＢＪＴトランジスタのベースに接続されている。代替的な実施形態では、トランジスタ１０８ｂがｎＪＦＥＴトランジスタである場合、ワードライン１０４ｂは、当該ｎＪＦＥＴトランジスタのゲートに接続されている。トランジスタ１０８ａは、第１のメモリ要素１１０ａに接続されている。第１の消去電圧は、正の供給電圧Ｖ＋である。第１の消去電圧に加えて、第２の消去電圧が、ビットライン１０２ｂに印加される。ビットライン１０２ｂは、第１のメモリ要素１１０ａの上部端子に接続されている。第２の消去電圧は、負の供給電圧Ｖ－である。第１の消去電圧は、トランジスタ１０８ｂのベース又はゲートジャンクションに順方向バイアスをかけるために第２の消去電圧よりも十分に大きく、第１のメモリ要素１１０ａが消去されるために選択されることが可能になる。例えば、（典型的にはシリコンｐ－ｎジャンクションのために）順方向バイアスがかけられたジャンクションにわたる電圧降下がおよそ０．７ボルトである場合、第１のメモリ要素１１０ａにわたって選択的に印加される消去電圧は、およそＶ＋－Ｖ―－０．７ボルトとなる。
【0033】
上記で説明されたような第１のメモリ要素１１０ａの消去中、第２のメモリ要素１１０ｂ及びメモリセルの残りにおける他の全てのメモリ要素を妨げることを最小限にするために、第１の中間電圧及び第２の中間電圧がメモリアレイ１００の特定の部分に印加されてよい。一実施形態では、第１の中間電圧は、第２のメモリ要素１１０ｂに接続される選択ライン１０６ｂに印加される。代替的な実施形態では、選択ライン１０６ｂは、高インピーダンスに接続されている。第２の中間電圧は、残りのビットライン１０２、ワードライン１０４、及び選択ライン１０６に印加される。例えば、図３において示されているように、選択ライン１０６ｂは、第１の中間電圧
又は高インピーダンスを指し得るフロートのいずれかに接続され得る。第２の中間電圧Ｖ０は、ビットライン１０２ａ、選択ライン１０６ａ、及びワードライン１０４ａ、１０４ｃ、１０４ｄ、及び１０４ｅに印加される。上記で述べられたように、第１の消去電圧Ｖ＋は、ワードライン１０４ｂに印加され、第２の消去電圧Ｖ－は、ビットライン１０２ｂに印加される。この例では、電圧は、以下のように選択される：
したがって、第１の消去電圧は、第２の中間電圧よりも大きく、第２の中間電圧は、第１の中間電圧よりも大きいか又はこれに等しく、第１の中間電圧は、第２の消去電圧よりも大きい。結果として、第１のメモリ要素１１０ａを除く全てのメモリ要素にわたるバイアス電圧は、ごくわずかであるか、又はそれらの状態を実質的に変更しないためにＶ＋－Ｖ－よりも十分に小さいかのいずれかである。１つの実施形態では、
及びＶ０は、両方とも０ボルト（すなわち、接地電位）である。別の実施形態では、Ｖ＋＝－Ｖ－である。更に別の実施形態では、ビットライン１０２ａ及び／又は選択ライン１０６ａは、Ｖ０の代わりにフロート（高インピーダンス）に接続されている。更なる変形及びバイアス構成も企図され得る。メモリ要素の状態の消去のために使用されるＶ＋及びＶ－は、メモリ要素の状態の書き込みのために使用されるＶ＋及びＶ－とは異なってよく、典型的には異なることが理解されるべきである。さらに、他の電圧Ｖ０又は
も異なり得る。
【数3】
【数4】
【数5】
【数6】
【0034】
ここで図４を参照すると、一実施形態に係る、メモリアレイ１００内の第２のメモリ要素１１０ｂの書き込み動作の一例が示されている。第２のメモリ要素１１０ｂの書き込み又はプログラミングは、図２を参照して本明細書において説明される、第１のメモリ要素１１０ａの書き込み動作と同様である。図２において示されている例では、第１のメモリ要素１１０ａは、トランジスタ１０８ｂを介して書き込まれ、一方、図４において示されている例では、第２のメモリ要素１１０ｂは、トランジスタ１０８ａを介して書き込まれる。
【0035】
一実施形態では、メモリセル２００内の第１のメモリ要素１１０ａ、又はメモリアレイ１００内の他の任意のメモリ要素を実質的に妨げることなく第２のメモリ要素１１０ｂを書き込むか又はプログラミングするために、第１の書き込み電圧及び第２の書き込み電圧は、それぞれ、ワードライン１０４ｂ及び選択ライン１０６ｂに印加される。図２に関して本明細書において説明されたように、ワードライン１０４ｂは、ｎＪＦＥＴトランジスタ１０８ａのゲート、又はＮＰＮ ＢＪＴトランジスタ１０８ａのベースのいずれかに接続されてよい。トランジスタ１０８ａは、第２のメモリ要素１１０ｂに接続されている。選択ライン１０６ｂは、第２のメモリ要素１１０ｂの底部端子に接続されている。
【0036】
第２のメモリ要素１１０ｂのプログラミング中、第１の中間電圧及び第２の中間電圧は、特定のビットライン１０２、ワードライン１０４、及び選択ライン１０６に印加されてよい。一実施形態では、第１の中間電圧は、第１のメモリ要素１１０ａの上部端子に接続されるビットライン１０２ｂに印加される。代替的な実施形態では、ビットライン１０２ｂは、高インピーダンスに接続されている。第２の中間電圧は、ビットライン１０２、ワードライン１０４、及び選択ライン１０６の残りのものに印加される。例えば、図４において示されているように、ビットライン１０２ｂは、第１の中間電圧
又は高インピーダンスを指し得るフロートのいずれかに接続され得る。第２の中間電圧Ｖ０は、ビットライン１０２ａ、選択ライン１０６ａ、及びワードライン１０４ａ、１０４ｃ、１０４ｄ、及び１０４ｅに印加される。上記で述べられたように、第１の書き込み電圧Ｖ＋は、ワードライン１０４ｂに印加され、第２の書き込み電圧Ｖ－は、選択ライン１０６ｂに印加される。この例では、電圧は、以下のように選択される：
したがって、第１の書き込み電圧は、第２の中間電圧よりも大きく、第２の中間電圧は、第１の中間電圧よりも大きいか又はこれに等しく、第１の中間電圧は、第２の書き込み電圧よりも大きい。
【数7】
【数8】
【0037】
第２の書き込み電圧よりも大きい第１の書き込み電圧を有することにより、第２のメモリ要素１１０ｂが書き込み動作のために選択されることが可能になる。第１の書き込み電圧は、トランジスタ１０８ａのベース又はゲートジャンクションに順方向バイアスをかけるために第２の書き込み電圧よりも十分に大きい。例えば、第２のメモリ要素１１０ｂにわたって選択的に印加される書き込み電圧は、およそＶ＋－Ｖ―－０．７ボルトであってよい。したがって、電流は、トランジスタ１０８ａのベース－エミッタ又はゲート－ソースジャンクションを通って、第２のメモリ要素１１０ｂに流れる。トランジスタ１０８ａは、この動作中に２端子デバイスとして機能する。電流が第２のメモリ要素１１０ｂを通って流れる場合、第２のメモリ要素１１０ｂは、メモリアレイ１００内の他の任意のメモリ要素又はメモリセル２００内の第１のメモリ要素１１０ａを実質的に妨げることなく、所望の状態にプログラミングされてよい。したがって、第２のメモリ要素１１０ｂは、独立してプログラミングされてよい。
【0038】
ここで図５を参照すると、一実施形態に係る、メモリアレイ１００内の第２のメモリ要素１１０ｂの消去動作の一例が示されている。第２のメモリ要素１１０ｂの消去は、図３を参照して本明細書において説明される、第１のメモリ要素１１０ａの消去動作と同様である。図３において示されている例では、第１のメモリ要素１１０ａは、トランジスタ１０８ａを介して消去され、一方、図５において示されている例では、第２のメモリ要素１１０ｂは、トランジスタ１０８ｂを介して消去される。図３に関して上記で述べられたように、本発明の実施形態は、メモリアレイ１００内の１つのメモリ要素の状態を独立して消去する方法を提供する。
【0039】
引き続き図５を参照すると、第２のメモリ要素１１０ｂの状態を消去するために、第１の消去電圧Ｖ＋は、第２のメモリ要素１１０ｂの底部端子に接続される選択ライン１０６ｂに印加され、第２の消去電圧Ｖ－は、ワードライン１０４ｃに印加される。一実施形態では、ワードライン１０４ｃは、ＰＮＰ ＢＪＴトランジスタ１０８ｂのベースに接続されている。代替的な実施形態では、ワードライン１０４ｃは、ｐＪＦＥＴトランジスタ１０８ｂのゲートに接続されている。両方の実施形態において、トランジスタ１０８ｂは、第２のメモリ要素１１０ｂに接続されている。第１の消去電圧は、トランジスタ１０８ｂのベース又はゲートジャンクションに順方向バイアスをかけるために第２の消去電圧よりも十分に大きい。例えば、第２のメモリ要素１１０ｂにわたって選択的に印加される消去電圧は、およそＶ＋－Ｖ―－０．７ボルトであってよい。したがって、電流は、第２のメモリ要素１１０ｂから、トランジスタ１０８ｂのエミッタ－ベース又はソース－ゲートジャンクションを通って流れる。トランジスタ１０８ｂは、この動作中に２端子デバイスとして機能する。電流が第２のメモリ要素１１０ｂを通って流れる場合、第２のメモリ要素１１０ｂは、メモリアレイ１００内の他の任意のメモリ要素又はメモリセル２００内の第１のメモリ要素１１０ａを実質的に妨げることなく、所望の状態に消去されてよい。したがって、第２のメモリ要素１１０ｂは、独立して消去されてよい。
【0040】
第１の消去電圧及び第２の消去電圧に加えて、第１の中間電圧及び第２の中間電圧も、特定のビットライン１０２、ワードライン１０４、及び選択ライン１０６に印加されてよい。一実施形態では、第１の中間電圧は、第１のメモリ要素１１０ａの上部端子に接続されるビットライン１０２ｂに印加される。代替的な実施形態では、ビットライン１０２ｂは、高インピーダンスに接続されている。第２の中間電圧は、ビットライン１０２ａ、ワードライン１０４ａ、１０４ｂ、１０４ｄ、１０４ｅ、及び選択ライン１０６ａに印加される。
【0041】
図５において示されている例では、電圧は、以下のように選択される：
したがって、第１の消去電圧は、第１の中間電圧よりも大きく、第１の中間電圧は、第２の中間電圧よりも大きいか又はこれに等しく、第２の中間電圧は、第２の消去電圧よりも大きい。
【数9】
【0042】
ここで図６を参照すると、一実施形態に係る、メモリアレイ１００内のメモリセル２００の読み出し動作の一例が示されている。メモリセル２００を読み出すために、互いに関連した正しい値を有する読み出し電圧の２つのペアは、メモリアレイ１００に印加される。電圧の第１のペアは、第１の読み出し電圧
、及び第２の読み出し電圧
を含んでよい。電圧の第２のペアは、第１の読み出し電圧
、及び第２の読み出し電圧
を含んでよい。読み出し電圧の第１のペアの第１の読み出し電圧
が、第１のメモリ要素１１０ａに接続されるビットライン１０２ｂに印加される。電圧の第１のペアの第２の読み出し電圧
が、第２のメモリ要素１１０ｂに接続される選択ライン１０６ｂに印加される。さらに、読み出し電圧の第２のペアの第１の読み出し電圧
が、ＮＰＮ ＢＪＴトランジスタ１０８ａのベース又はｎＪＦＥＴトランジスタ１０８ａのゲートのいずれかに接続されるワードライン１０４ｂに印加される。読み出し電圧の第２のペアの第２の読み出し電圧
が、ＰＮＰ ＢＪＴトランジスタ１０８ｂのベース又はｐＪＦＥＴトランジスタ１０８ｂのゲートのいずれかに接続されるワードライン１０４ｃに印加される。読み出し電圧の２つのペアに加えて、中間電圧も、ビットライン１０２、ワードライン１０４、及び選択ライン１０６のうちの残りのものに印加される。したがって、ビットライン１０２ａ、ワードライン１０４ａ、１０４ｄ、１０４ｅ、及び選択ライン１０６ａは、中間電圧に接続されている。幾つかの実施形態では、中間電圧Ｖ０は、接地電圧（すなわち、０ボルト）である。
【数10】
【数11】
【数12】
【数13】
【数14】
【数15】
【数16】
【数17】
【0043】
図６において示されている例では、読み出し電圧は、以下のように選択される：
したがって、読み出し電圧の第１のペアの第１の読み出し電圧は、読み出し電圧の第２のペアの第１の読み出し電圧よりも大きく、読み出し電圧の第２のペアの第１の読み出し電圧は、中間電圧よりも大きく、中間電圧は、読み出し電圧の第２のペアの第２の読み出し電圧よりも大きく、読み出し電圧の第２のペアの第２の読み出し電圧は、読み出し電圧の第１のペアの第２の読み出し電圧よりも大きい。読み出し動作中、トランジスタ１０８ａ及び１０８ｂは、線形（トライオード）領域においてバイアスをかけられ、メモリ要素１１０ａ及び１１０ｂを通って流れかつ外部回路によって測定される読み出し電流は、
であり、ここで、Ｖｏｎは、並列接続されたトランジスタ１０８ａ及び１０８ｂのコレクタ－エミッタ又はドレイン－ソースにわたる電圧降下であり、Ｒ１及びＲ２は、それぞれ、メモリ要素１１０ａ及び１１０ｂの抵抗値（すなわち、以前にプログラミングされた状態）である。知られているように、Ｖｏｎは、特に並列接続されたパストランジスタの相補ペアの場合、トライオード領域において小さく；したがって、
であり、これは、メモリ要素１１０ａ及び１１０ｂの抵抗値の総和であるＲ１＋Ｒ２に反比例する。したがって、Ｒ１＋Ｒ２は、外部回路によって抽出することができる。以下で説明されるように、Ｒ１＋Ｒ２は、メモリセルの状態として解釈され得る。読み出し電圧は、上記で説明されたバイアス状態を取得するために適切に選択される。例えば、要求されるオーバドライブを提供するために、ＰＮＰ ＢＪＴ１０８ｂのターンオン電圧又はｐＪＦＥＴ１０８ｂの閾値電圧よりも十分大きい
が選択され、一方、
及び
は、メモリセルのうちの残りにおけるＰＮＰ ＢＪＴ又はｐＪＦＥＴをオーバドライブするほどには十分に大きくない。同様に、要求されるオーバドライブを提供するために、ＮＰＮ ＢＪＴ１０８ｂのターンオン電圧又はｎＪＦＥＴ１０８ｂの閾値電圧よりも十分大きい
が選択され、一方、
及び
は、メモリセルのうちの残りにおけるＮＰＮ ＢＪＴ又はｎＪＦＥＴをオーバドライブするほどには十分に大きくない。
【数18】
【数19】
【数20】
【数21】
【数22】
【数23】
【数24】
【数25】
【数26】
【0044】
一実施形態では、電圧の第１のペア及び第２のペアの第１の読み出し電圧は、正の電圧Ｖ＋であり、電圧の第１のペア及び第２のペアの第２の読み出し電圧は、第１の読み出し電圧と同じ振幅を有する負の電圧Ｖ－である。別の実施形態では、電圧は、以下のとおりである：
【数27】
【0045】
読み出し電圧は、典型的には、メモリ要素動作から知られるような書き込み及び消去電圧よりも小さいことが理解されるべきである。
【0046】
上記で説明されたように、メモリセル２００の読み出し中、読み出し電圧は、電流が第１のメモリ要素１１０ａ及び第２のメモリ要素１１０ｂの両方を通って流れるように外部回路の使用とともに印加され、読み出し回路によって検知される読み出し電流は、第１及び第２のメモリ要素１１０ａ、１１０ｂの組み合わされた状態の測定値である。結果として、メモリセル２００は、以下で更に説明されるように、単一のメモリ要素１１０と比較すると、より多数の状態を有することができる。
【0047】
加えて、上記で説明されたように、メモリセル２００の読み出し中、トランジスタ１０８ａ、１０８ｂが送信ゲートとしても知られる相補型パストランジスタペアを形成するように、両方のトランジスタ１０８ａ、１０８ｂがオンに切り替えられる。知られているように、これは、送信ゲートが単一のパストランジスタよりも低い電圧降下及び高いダイナミックレンジを有するので、有利である。したがって、外部回路によって測定される読み出し電流は、メモリ要素１１０ａ及び１１０ｂの抵抗値の総和であるＲ１＋Ｒ２に実質的に比例し、これは、メモリセルの状態と解釈され得る。一実施形態では、第１及び第２のメモリ要素１１０ａ、１１０ｂ及びトランジスタ１０８ａ、１０８ｂは、鉛直積層構造として構成されてよい。例えば、メモリ要素１１０ａは、トランジスタ１０８ａ及び１０８ｂの上に積層されてよく、これらは、ひいては、メモリ要素１１０ｂの上に積層される。加えて、トランジスタ１０８ａ及び１０８ｂは、積層トランジスタ領域を有する鉛直トランジスタであってよい。これらの積層構造は、メモリセル２００のフットプリントを最小化し、面積当たりのメモリ状態の高密度を達成する。
【0048】
本発明の実施形態は、複数のメモリセル２００を備えるメモリアレイ１１０を提供する。メモリセル２００の各々は、２つのメモリ要素及び２つのトランジスタを有する。メモリセル２００は、メモリ要素の各々の数よりも大きい数の状態にプログラミングされてよい。幾つかの実施形態では、メモリセル２００内の第１及び第２のメモリ要素１１０ａ、１１０ｂが異なる特性を有する場合、より多数のメモリセル状態が可能であり得る。例えば、第１及び第２のメモリ要素１１０ａ、１１０ｂが同一であり、かつ第１の状態ＲＨ（高抵抗を示す）及び第２の状態ＲＬ（低抵抗を示す）を有する場合、メモリセル２００は、３つの状態２ＲＨ、２ＲＬ、及びＲＨ＋ＲＬを有してよい。同様に、第１のメモリ要素１１０ａ及び第２のメモリ要素１１０ｂが３つの状態ＲＨ、ＲＬ、及びＲＭ（中程度の抵抗を示す）を有する場合、６つの可能な状態２ＲＨ、２ＲＬ、２ＲＭ、ＲＨ＋ＲＬ、ＲＨ＋ＲＭ及びＲＬ＋ＲＭが存在する。より一般的には、メモリセル２００内の２つのメモリ要素が同一である場合、かつ第１のメモリ要素１１０ａ及び第２のメモリ要素１１０ｂがＮ個の状態を有する場合、メモリセル２００は、
個の状態にプログラミング可能である。この例では、メモリ要素１１０ａ及び１１０ｂが対称的であるか又は別様にメモリセルにおいて同じ電圧極性でバイアスされ、それにより、それらは、互いに同じ状態を有することが仮定される。知られているように、メモリ要素は、書き込み及び消去電圧の極性がメモリ要素の状態に影響を与える場合に非対称であり得る。
【数28】
【0049】
メモリセル２００は、第１のメモリ要素１１０ａが第２のメモリ要素１１０ｂとは異なる場合にＮビットについて最大でＮ２個の状態を有してよい。例えば、異なる材料組成、厚さ、及び／又は構造を使用することによって、第１のメモリ要素１１０ａは、第２のメモリ要素１１０ｂとは異なってよい。例えば、第１のメモリ要素１１０ａが２つの状態ＲＨ１及びＲＬ１を有し、かつ第２のメモリ要素１１０ｂが２つの状態ＲＨ２及びＲＬ２を有する場合、メモリセル２００は、４つの可能な状態：ＲＨ１＋ＲＨ２、ＲＨ１＋ＲＬ２、ＲＬ１＋ＲＨ２及びＲＬ１＋ＲＬ２を有してよい。同様に、メモリ要素１１０ａ及び１１０ｂが同一であるが、非対称で互いに対して反対の電圧極性でバイアスされる場合（例えば、メモリ要素１１０ａの底部端子がＢＬ１０２ｂに接続され、かつその上部端子がトランジスタ１０８ａ及び１０８ｂに接続される場合）、第１のメモリ要素１１０ａは、２つの状態ＲＨ１及びＲＬ１を有してよく、第２のメモリ要素１１０ｂは、２つの状態ＲＨ２及びＲＬ２を有してよく、メモリセル２００は、４つの可能な状態：ＲＨ１＋ＲＨ２、ＲＨ１＋ＲＬ２、ＲＬ１＋ＲＨ２及びＲＬ１＋ＲＬ２を有してよい。より一般的には、２の代わりにＮ個の状態を用いると、メモリセル２００は、この方法で最大でＮ２個の状態を有してよい。
【0050】
図１～図６を参照して本明細書において説明される本発明の実施形態は、新たな回路構造を提供する。この新たな回路構造は、複数のメモリセル２００を備えるクロスポイントメモリアレイ１００である。メモリセル２００は、向上した状態デュアルメモリセルとも称され得る。メモリセル２００は、２Ｔ２Ｒメモリセルである。本明細書において上記で説明されたように、メモリセル２００の各々は、２つのトランジスタ１０８ａ、１０８ｂ及び２つのメモリ要素１１０ａ、１１０ｂを有する。トランジスタ及びメモリ要素の組み合わせは、従来のメモリアレイと比較すると、セル当たりの状態の有効数を増加させる。
【0051】
本発明の様々な実施形態の説明は、図示の目的で提示されてきたが、網羅的であること、又は、開示された実施形態に限定されることを意図するものではない。説明された実施形態の範囲から逸脱することなく、当業者には多くの修正及び変形が明らかであろう。本明細書において使用される用語は、実施形態の原理、実際の応用、又は市場において見られる技術に対する技術的改善点を最も良好に説明するために、又は、他の当業者が、本明細書において開示された実施形態を理解することを可能にするために選択された。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【国際調査報告】