(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-01-04
(54)【発明の名称】半導体装置およびその製造方法
(51)【国際特許分類】
H01L 21/338 20060101AFI20231222BHJP
H01L 29/06 20060101ALI20231222BHJP
【ＦＩ】
H01L29/80 L
H01L29/80 H
H01L29/06 301F
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2023536500
(86)(22)【出願日】2021-12-21
(85)【翻訳文提出日】2023-06-15
(86)【国際出願番号】 CN2021140113
(87)【国際公開番号】W WO2022143304
(87)【国際公開日】2022-07-07
(31)【優先権主張番号】202011599595.9
(32)【優先日】2020-12-29
(33)【優先権主張国・地域又は機関】CN
(81)【指定国・地域】
(71)【出願人】
【識別番号】515295706
【氏名又は名称】蘇州能訊高能半導体有限公司
【氏名又は名称原語表記】ＤＹＮＡＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ，ＩＮＣ．
【住所又は居所原語表記】Ｎｏ．１８ Ｃｈｅｎｆｅｎｇ Ｒｏａｄ，Ｙｕｓｈａｎ Ｔｏｗｎ，Ｋｕｎｓｈａｎ Ｃｉｔｙ，Ｊｉａｎｇｓｕ Ｐｒｏｖｉｎｃｅ ２１５３００，Ｃｈｉｎａ
(74)【代理人】
【識別番号】110002262
【氏名又は名称】ＴＲＹ国際弁理士法人
(72)【発明者】
【氏名】宋 晰
(72)【発明者】
【氏名】韓 鵬宇
(72)【発明者】
【氏名】王 慧琴
【テーマコード（参考）】
5F102
【Ｆターム（参考）】
5F102GB01
5F102GC01
5F102GD01
5F102GJ02
5F102GJ03
5F102GJ04
5F102GJ05
5F102GJ09
5F102GJ10
5F102GK04
5F102GL04
5F102GM04
5F102GQ01
5F102GR12
5F102GS07
5F102GS09
5F102HC01
5F102HC11
(57)【要約】
本発明の実施例は、半導体装置およびその製造方法を開示する。半導体装置は、アクティブ領域およびパッシブ領域を含み、基板の一側に位置するソース、ドレイン、およびソースとドレインとの間に位置するゲートをさらに含む。ゲートは、第１端部および中間部を含む。中間部、ソースおよびドレインは、いずれもアクティブ領域に位置する。第１端部は、パッシブ領域に位置する。第１端部は、第１サブ端部および第２サブ端部を含む。第１方向には、第１サブ端部の延出幅が中間部の延出幅よりも広く、第２サブ端部の延出幅が第１サブ端部の延出幅よりも広い。第１方向は、ソースからドレインへの方向と平行になる。ゲート端部の延出幅を広くすることで、ゲート端部金属と基板との接触面積を増やし、装置の封止効率を向上させ、ゲート構造の安定および性能の安定を確保し、半導体装置の動作安定性と信頼性をさらに向上させる。
【特許請求の範囲】
【請求項1】
半導体装置であって、アクティブ領域と、前記アクティブ領域を取り囲むパッシブ領域とを含み、
基板と、
前記基板の一側に位置するソース、ドレイン、および前記ソースと前記ドレインとの間に位置するゲートと、をさらに含み、
前記ゲートは、第１端部および中間部を含み、
前記中間部、前記ソースおよび前記ドレインは、いずれも前記アクティブ領域に位置し、
前記第１端部は、前記パッシブ領域に位置し、
前記第１端部は、第１サブ端部および第２サブ端部を含み、
第１方向には、前記第１サブ端部の延出幅が前記中間部の延出幅よりも広く、前記第２サブ端部の延出幅が前記第１サブ端部の延出幅よりも広く、
前記第１方向は、前記ソースから前記ドレインへの方向と平行になることを特徴とする半導体装置。
【請求項2】
前記第１サブ端部は、前記ソース側および／または前記ドレイン側に湾曲し、前記第２サブ端部は、前記ソース側および／または前記ドレイン側に湾曲することを特徴とする請求項１に記載の半導体装置。
【請求項3】
前記第１サブ端部の曲げ終点と前記アクティブ領域の境界との距離Ｗ１は、２μｍ≦Ｗ１≦１０μｍ、前記第２サブ端部の曲げ終点と前記アクティブ領域の境界との距離Ｗ２は、１０μｍ≦Ｗ２≦５０μｍであることを特徴とする請求項２に記載の半導体装置。
【請求項4】
前記第１サブ端部の、前記ソースおよび／または前記ドレインに近接する少なくとも一側のエッジプロファイルは、第１曲線を含み、前記第１曲線の任意の二点の所在する円弧に対応する円心は、前記第１曲線の同一側に位置し、
前記第２サブ端部の、前記ソースおよび／または前記ドレインに近接する少なくとも一側のエッジプロファイルは、第２曲線を含み、
前記第２曲線の任意の二点の所在する円弧に対応する円心は、前記第２曲線の同一側に位置することを特徴とする請求項１に記載の半導体装置。
【請求項5】
前記第１曲線は、第１点および第２点を含み、前記第２点は、前記第１点の前記パッシブ領域に近接する一側に位置し、
前記第２点に対応する曲率半径は、前記第１点に対応する曲率半径よりも大きいことを特徴とする請求項４に記載の半導体装置。
【請求項6】
前記第１サブ端部の、前記ソースおよび／または前記ドレインに近接する少なくとも一側のエッジプロファイルは、前記第１曲線に滑らかに接続される第３曲線をさらに含み、前記第３曲線は、前記第１曲線の前記パッシブ領域に近接する一側に位置し、
前記第１曲線の任意の二点および前記第３曲線の任意の二点の所在する円弧に対応する円心は、それぞれ前記エッジプロファイルの異なる側に位置することを特徴とする請求項４に記載の半導体装置。
【請求項7】
前記第１曲線は、第１曲線始点および第１曲線終点を含み、前記第２曲線は、第２曲線始点および第２曲線終点を含み、
前記第３曲線は、第３曲線始点および第３曲線終点を含み、
前記第１曲線終点は、前記第３曲線始点と重なり、
前記第１サブ端部および前記第２サブ端部の曲げ方向が同じである場合、前記第３曲線終点は前記第２曲線始点と重なり、前記第１サブ端部および前記第２サブ端部の曲げ方向が異なる場合、前記第３曲線終点と前記第２曲線始点との連結線の延び方向は前記第１方向と平行になり、
前記第１曲線始点は、前記中間部と前記第１サブ端部との連結点であり、
前記第２曲線始点は、前記第１サブ端部と前記第２サブ端部との連結点であることを特徴とする請求項６に記載の半導体装置。
【請求項8】
前記ゲートは、第２端部をさらに含み、第２方向には、前記第１端部、前記中間部および前記第２端部は順次に設置されるとともに、前記第２端部は前記パッシブ領域に位置し、
前記第２方向は、前記第１方向と垂直になり、
前記第２端部は、第３サブ端部を含み、
前記第１方向には、前記第３サブ端部の延出幅が前記中間部の延出幅よりも広いことを特徴とする請求項１に記載の半導体装置。
【請求項9】
前記第２端部は、第４サブ端部をさらに含み、前記第４サブ端部は、前記第３サブ端部の前記アクティブ領域から離れる一側に位置するとともに、前記第３サブ端部に接触して接続され、
前記第１方向には、前記第４サブ端部の延出幅が前記第３サブ端部の延出幅よりも広いことを特徴とする請求項８に記載の半導体装置。
【請求項10】
前記第１方向には、前記第１サブ端部の延出幅Ｌ１、前記第２サブ端部の延出幅Ｌ２、前記第３サブ端部の延出幅Ｌ３、前記第４サブ端部の延出幅Ｌ４、前記中間部の延出幅Ｄは、１．２×Ｄ≦Ｌ１≦３０×Ｄ、
２．４×Ｄ≦Ｌ２≦６０×Ｄ、
１．２×Ｄ≦Ｌ３≦３０×Ｄ、
２．４×Ｄ≦Ｌ４≦６０×Ｄ
であることを特徴とする請求項９に記載の半導体装置。
【請求項11】
請求項１～１０のいずれか一項に記載する半導体装置を製造するための半導体装置の製造方法は、基板を提供するステップと、
前記基板の一側にソース、ドレイン、および前記ソースと前記ドレインとの間に位置するゲートを製造するステップと、を含み、
前記ゲートは、第１端部および中間部を含み、
前記中間部、前記ソースおよび前記ドレインは、いずれも前記アクティブ領域に位置し、
前記第１端部は、前記パッシブ領域に位置し、
前記第１端部は、第１サブ端部および第２サブ端部を含み、
第１方向には、前記第１サブ端部の延出幅が前記中間部の延出幅よりも広く、前記第２サブ端部の延出幅が前記第１サブ端部の延出幅よりも広く、
前記第１方向は、前記ソースから前記ドレインへの方向と平行になることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施例は、半導体技術領域に関し、特に、半導体装置およびその製造方法に関する。
【背景技術】
【0002】
半導体材料としての窒化ガリウム（ＧａＮ）は、自発的や圧電的な分極効果が強く、バンドギャップが大きく、電子のドリフト速度が高く、絶縁破壊電界強度が高く、熱伝導性が優れるなどの特徴を有するため、高周波、高圧および耐高温の大電力の電子装置の応用領域において著しい優位性を示す。
【0003】
現在、５Ｇ通信には、半導体装置の帯域幅と運転周波数が高く求められており、ゲートの構造設計および製造プロセスが半導体装置の周波数特性に強く依存し、ゲートの構造が半導体装置の運転周波数に直接影響する。半導体装置の製造過程中に、ゲートの設計を研究することは非常に重要である。
【0004】
そのため、半導体ゲートの信頼性をさらに向上させ、半導体装置の性能が安定するとともに、大規模な商業の生産・製造を実現することは、解決されるべき問題となっている。
【発明の概要】
【発明が解決しようとする課題】
【0005】
したがって、本発明の実施例は、半導体装置およびその製造方法を提供し、半導体ゲートの信頼性をさらに向上させ、半導体装置の性能が安定し、大規模な商業の生産・製造の要求を満たす。
【課題を解決するための手段】
【0006】
第１態様では、本発明の実施例は、半導体装置を提供し、アクティブ領域と、前記アクティブ領域を取り囲むパッシブ領域とを含む。前記半導体装置は、基板と、前記基板の一側に位置するソース、ドレイン、および前記ソースと前記ドレインとの間に位置するゲートと、をさらに含む。前記ゲートは、第１端部および中間部を含む。前記中間部、前記ソースおよび前記ドレインは、いずれも前記アクティブ領域に位置する。前記第１端部は、前記パッシブ領域に位置する。前記第１端部は、第１サブ端部および第２サブ端部を含む。第１方向には、前記第１サブ端部の延出幅が前記中間部の延出幅よりも広く、前記第２サブ端部の延出幅が前記第１サブ端部の延出幅よりも広い。前記第１方向は、前記ソースから前記ドレインへの方向と平行になる。
【0007】
好ましくは、前記第１サブ端部は、前記ソース側および／または前記ドレイン側に湾曲し、前記第２サブ端部は、前記ソース側および／または前記ドレイン側に湾曲する。
【0008】
好ましくは、前記第１サブ端部の曲げ終点と前記アクティブ領域の境界との距離Ｗ１は、２μｍ≦Ｗ１≦１０μｍ、
前記第２サブ端部の曲げ終点と前記アクティブ領域の境界との距離Ｗ２は、１０μｍ≦Ｗ２≦５０μｍである。
前記第２サブ端部の曲げ終点と前記アクティブ領域の境界との距離Ｗ２は、１０μｍ≦Ｗ２≦５０μｍである。
【0009】
好ましくは、前記第１サブ端部の、前記ソースおよび／または前記ドレインに近接する少なくとも一側のエッジプロファイルは、第１曲線を含み、前記第１曲線の任意の二点の所在する円弧に対応する円心は、前記第１曲線の同一側に位置し、前記第２サブ端部の、前記ソースおよび／または前記ドレインに近接する少なくとも一側のエッジプロファイルは、第２曲線を含み、前記第２曲線の任意の二点の所在する円弧に対応する円心は、前記第２曲線の同一側に位置する。
【0010】
好ましくは、前記第１曲線は、第１点および第２点を含み、前記第２点は、前記第１点の前記パッシブ領域に近接する一側に位置し、前記第２点に対応する曲率半径は、前記第１点に対応する曲率半径よりも大きい。
好ましくは、前記第１サブ端部の、前記ソースおよび／または前記ドレインに近接する少なくとも一側のエッジプロファイルは、前記第１曲線に滑らかに接続される第３曲線をさらに含み、前記第３曲線は、前記第１曲線の前記パッシブ領域に近接する一側に位置し、前記第１曲線の任意の二点および前記第３曲線の任意の二点の所在する円弧に対応する円心は、それぞれ前記エッジプロファイルの異なる側に位置する。
好ましくは、前記第１サブ端部の、前記ソースおよび／または前記ドレインに近接する少なくとも一側のエッジプロファイルは、前記第１曲線に滑らかに接続される第３曲線をさらに含み、前記第３曲線は、前記第１曲線の前記パッシブ領域に近接する一側に位置し、前記第１曲線の任意の二点および前記第３曲線の任意の二点の所在する円弧に対応する円心は、それぞれ前記エッジプロファイルの異なる側に位置する。
【0011】
好ましくは、前記第１曲線は、第１曲線始点および第１曲線終点を含み、前記第２曲線は、第２曲線始点および第２曲線終点を含み、前記第３曲線は、第３曲線始点および第３曲線終点を含み、前記第１曲線終点は、前記第３曲線始点と重なり、前記第１サブ端部および前記第２サブ端部の曲げ方向が同じである場合、前記第３曲線終点は前記第２曲線始点と重なり、前記第１サブ端部および前記第２サブ端部の曲げ方向が異なる場合、前記第３曲線終点と前記第２曲線始点との連結線の延び方向は前記第１方向と平行になり、前記第１曲線始点は、前記中間部と前記第１サブ端部との連結点であり、前記第２曲線始点は、前記第１サブ端部と前記第２サブ端部との連結点である。
【0012】
好ましくは、前記ゲートは、第２端部をさらに含み、第２方向には、前記第１端部、前記中間部および前記第２端部は順次に設置されるとともに、前記第２端部は前記パッシブ領域に位置し、前記第２方向は、前記第１方向と垂直になり、前記第２端部は、第３サブ端部を含み、前記第１方向には、前記第３サブ端部の延出幅が前記中間部の延出幅よりも広い。
【0013】
好ましくは、前記第２端部は、第４サブ端部をさらに含み、前記第４サブ端部は、前記第３サブ端部の前記アクティブ領域から離れる一側に位置するとともに、前記第３サブ端部に接触して接続され、前記第１方向には、前記第４サブ端部の延出幅が前記第３サブ端部の延出幅よりも広い。
【0014】
好ましくは、前記第１方向には、前記第１サブ端部の延出幅がＬ１、前記第２サブ端部の延出幅がＬ２、前記第３サブ端部の延出幅がＬ３、前記第４サブ端部の延出幅がＬ４、前記中間部の延出幅がＤ、
１．２×Ｄ≦Ｌ１≦３０×Ｄ、
２．４×Ｄ≦Ｌ２≦６０×Ｄ、
１．２×Ｄ≦Ｌ３≦３０×Ｄ、
２．４×Ｄ≦Ｌ４≦６０×Ｄである。
１．２×Ｄ≦Ｌ１≦３０×Ｄ、
２．４×Ｄ≦Ｌ２≦６０×Ｄ、
１．２×Ｄ≦Ｌ３≦３０×Ｄ、
２．４×Ｄ≦Ｌ４≦６０×Ｄである。
【0015】
第２態様では、本発明の実施例は、半導体装置の製造方法を提供し、第１態様に係る半導体装置を製造するためのものであり、基板を提供するステップと、前記基板の一側にソース、ドレイン、および前記ソースと前記ドレインとの間に位置するゲートを製造するステップと、を含む。前記ゲートは、第１端部および中間部を含む。前記中間部、前記ソースおよび前記ドレインは、いずれも前記アクティブ領域に位置する。前記第１端部は、前記パッシブ領域に位置する。前記第１端部は、第１サブ端部および第２サブ端部を含む。第１方向には、前記第１サブ端部の延出幅が前記中間部の延出幅よりも広く、前記第２サブ端部の延出幅が前記第１端部の延出幅よりも広い。前記第１方向は、前記ソースから前記ドレインへの方向と平行になる。
【0016】
本発明の実施例に係る半導体装置では、ゲートが第１端部および中間部を順次に含むように設置され、中間部、ソースおよびドレインがいずれもアクティブ領域に位置するよう設置され、第１端部がパッシブ領域に位置するよう設置され、さらに、パッシブ領域に位置する第１端部が第１サブ端部および第２サブ端部を含むように設置されるとともに、第１サブ端部のソースからドレインへの方向における延出幅が、中間部のソースからドレインへの方向における延出幅よりも広く、第２サブ端部のソースからドレインへの方向における延出幅が、第１端部のソースからドレインへの方向における延出幅よりも広い。このような構造設計によれば、第１サブ端部から中間への現像液の浸透に寄与し、現像難易度を顕著に下げ、光の回折によるソース・ドレインの両端角部箇所に対応するゲートの形状歪みを補正し、ソース・ドレインの両端角部箇所に対応するゲートの形状を中間部の形状と同じにするか、または両者の形状の違いを小さくすることを確保する。また、ゲート端部金属と基板との接触面積を増やし、ゲート金属と基板との粘着性を向上させ、製造中およびテスト中におけるゲート金属の一部の脱落現象を防止し、ゲート金属の接触抵抗を減少させる。増やしたゲート端部面積により、装置のゲート金属間の相互接続を容易にし、装置の封止効率を向上させる。このようなゲート構造設計によれば、ゲートの構造安定および性能安定を確保し、半導体装置の動作安定性と信頼性をさらに向上させ、ＲＦ・マイクロ波や、電源エレクトロニクスなどの分野に適用可能である。
【図面の簡単な説明】
【0017】
【図1】本発明の実施例に係る半導体装置の構成を示す図である。
【図2】本発明の実施例に係る半導体装置の平面構成を示す図である。
【図4】本発明の実施例に係るゲートの一部の平面構成を示す図である。
【図5】本発明の実施例に係る他のゲートの一部の平面構成を示す図である。
【図6】本発明の実施例に係る他の半導体装置の構成を示す図である。
【図7】本発明の実施例に係る別の半導体装置の構成を示す図である。
【図8】本発明の実施例に係る半導体装置の断面構成を示す図である。
【図9】本発明の実施例に係る半導体装置の製造方法を示すフローチャートである。
【発明を実施するための形態】
【0018】
以下、図面と実施例を参照しながら本発明を詳細に説明する。なお、ここで説明される具体的な実施例は、本発明を解釈するためのものに過ぎず、本発明に対する限定ではないことを理解されたい。また、説明の便宜上、図面においては、本発明に関連する一部のみを示しており、全ての構造を示すものではない。
【0019】
本発明の実施例に係る半導体装置は、ＲＦ・マイクロ波や、電源エレクトロニクスなどの分野に適用可能である。図１は、本発明の実施例に係る半導体装置の構成を示す図であり、図２は、本発明の実施例に係る半導体装置の平面構成を示す図である。図１および図２に示すように、半導体装置２０は、アクティブ領域ａａと、アクティブ領域ａａを取り囲むパッシブ領域ｂｂとを含む。半導体装置２０は、基板２１と、基板２１の一側に位置するソース２３、ドレイン２５、およびソース２３とドレイン２５との間に位置するゲート２４と、をさらに含む。ゲート２４は、第１端部２４ａおよび中間部２４１を含む。中間部２４１、ソース２３およびドレイン２５は、いずれもアクティブ領域ａａに位置する。第１端部２４ａは、パッシブ領域ｂｂに位置する。第１端部２４は、第１サブ端部２４２ａおよび第２サブ端部２４３ａを含む。第１方向（図示されるＸ方向）には、第１サブ端部２４２ａの延出幅が中間部２４１の延出幅よりも広く、第２サブ端部２４３ａの延出幅が第１サブ端部２４２ａの延出幅よりも広い。第１方向は、ソース２３からドレイン２５への方向と平行になる。
【0020】
例示的には、図１および図２に示すように、ソース２３、ゲート２４およびドレイン２５は、第１方向（図示されるＸ方向）に沿って配列され、図示されるＹ方向に沿って延びる。ゲート２４は、ソース２３とドレイン２５との間に位置する。なお、図のＸ方向は、ソース２３からドレイン２５への方向と平行になる。Ｙ方向は、Ｘ方向と垂直になる。半導体装置２０は、アクティブ領域ａａと、アクティブ領域ａａを取り囲むパッシブ領域ｂｂとを含む。ゲート２４は、第１端部２４ａおよび中間部２４１を順次に含む。中間部２４１、ソース２３およびドレイン２５は、いずれもアクティブ領域ａａに位置する。第１端部２４ａは、パッシブ領域ｂｂに位置する。なお、第１端部２４は、第１サブ端部２４２ａおよび第２サブ端部２４３ａを含み、いずれもパッシブ領域ｂｂ内に位置する。なお、アクティブ領域ａａ内には、２次元電子ガス、電子または正孔が存在し、半導体チップの活性動作領域である。パッシブ領域ｂｂとは、アクティブ領域の外部において装置の動作に参与するが、動作状態が外部回路に影響されない領域のことである。
【0021】
図１および図２に示すように、パッシブ領域ｂｂ内に設置される第１サブ端部２４２ａの図のＸ方向における延出幅は、中間部２４１の図のＸ方向における延出幅よりも広い。こうすることで、延出幅の広い第１サブ端部２４２ａは、第１サブ端部２４２ａから中間部２４１への現像液の浸透に寄与し、ゲート２４のフォトリソグラフィー現像の難易度を下げ、光の回折によるソース・ドレインの両端角部箇所に対応するゲートの形状歪みを補正することができ、現像の難易度を顕著に下げ、ソース・ドレインの両端角部箇所に対応するゲートの形状を中間部２４１の形状と同じにするか、または両者の形状の違いを小さくすることを確保し、ゲート２４の構造および性能の安定を確保し、さらに、ゲート変形による半導体装置の電力および周波数への影響を抑えることができ、半導体装置の性能の安定を確保する。
【0022】
さらに、図１および図２に示すように、パッシブ領域ｂｂ内に位置する第２サブ端部２４３ａの図のＸ方向における延出幅は、第１サブ端部２４２ａの図のＸ方向における延出幅よりも広く、さらに中間部２４１の図のＸ方向における延出幅よりも広くように設置される。このような構造設計によれば、ゲート端部の延出幅を広くすることで、ゲート端部金属と基板との接触面積を増やし、ゲート金属と基板との粘着性を向上させ、製造中およびテスト中におけるゲート金属の一部の脱落を防止し、ゲート金属の接触抵抗を減少させる。さらに、増やしたゲート端部面積により、装置のゲート金属間の相互接続を容易にし、装置の封止効率を向上させ、さらに半導体装置の性能の安定を向上させる。
【0023】
好ましくは、基板２１の材料としては、シリコン、サファイア、炭化珪素、ガリウム砒素、窒化ガリウム、ダイヤモンドなどのうちの１種または複数種の材料によって形成されてもよいし、窒化ガリウムの成長に適合する他の材料であってもよい。
【0024】
上記をまとめると、本発明の実施例に係る半導体装置では、第１端部および中間部を順次に含むゲートが設置され、中間部、ソースおよびドレインがいずれもアクティブ領域に位置するよう設置され、第１端部がパッシブ領域に位置し、さらに、パッシブ領域に位置する第１端部が第１サブ端部および第２サブ端部を含むように設置されるとともに、第１サブ端部のソースからドレインへの方向における延出幅が、中間部のソースからドレインへの方向における延出幅よりも広く、第２サブ端部のソースからドレインへの方向における延出幅が、第１端部のソースからドレインへの方向における延出幅よりも広い。このような構造設計によれば、第１サブ端部から中間への現像液の浸透に寄与し、現像の難易度を顕著に下げ、光の回折によるソース・ドレインの両端角部箇所に対応するゲートの形状歪みを補正し、ソース・ドレインの両端角部箇所に対応するゲートの形状を中間部の形状と同じにするか、または両者の形状の違いを小さくすることを確保する。また、ゲート端部金属と基板との接触面積を増やし、ゲート金属と基板との粘着性を向上させ、製造中およびテスト中におけるゲート金属の一部の脱落現象を防止し、ゲート金属の接触抵抗を減少させる。さらに、第２サブ端部の設置により、ゲート端部の面積をより増やし、装置のゲート金属間の相互接続を容易にし、装置の封止効率を向上させる。このようなゲート構造設計によれば、ゲート構造の安定および性能の安定を確保し、半導体装置の動作安定性と信頼性をさらに向上させ、ＲＦ・マイクロ波や、電源エレクトロニクスなどの分野に適用可能である。
【0025】
【0026】
例示的には、図１および図２を続けて参照し、第１サブ端部２４２ａおよび第２サブ端部２４３ａは、パッシブ領域ｂｂまで延びる。第１サブ端部２４２は、図のＹ方向にソース２３方向に延びて湾曲するか、またはドレイン２５方向に延びて湾曲してもよいし（不図示）、ソース２３方向およびドレイン２５方向に同時に延びて湾曲してもよい（不図示）。第１サブ端部２４２ａに接続される第２サブ端部２４３ａは、ソース２３方向に延びて湾曲するか（不図示）、またはドレイン２５方向に延びて湾曲してもよいし、ソース２３方向およびドレイン２５方向に同時に延びて湾曲してもよい（不図示）。本発明の実施例では、第１サブ端部２４２ａおよび第２サブ端部２４３ａがパッシブ領域まで延びるために幅をどう増やすかを限定せず、少なくともパッシブ領域ｂｂに位置する第１サブ端部２４２ａおよび第２サブ端部２４３ａの延出幅をいずれも中間部２４１の延出幅よりも広くし、かつ、第２サブ端部２４３ａの延出幅を第１サブ端部２４２ａの延出幅よりも広くすることを確保し、ソース・ドレインの両端角部箇所に対応するゲートを補正可能であり、ゲート端部金属と基板との接触面積を増やせればよい。
【0027】
図３は、図２のｃｃ領域の構成の拡大図である。図３では、パッシブ領域ｂｂ内に位置する第１端部２４ａが第１サブ端部２４２ａおよび第２サブ端部２４３ａを含むことのみを例として説明する。図２および図３に示すように、好ましくは、第１サブ端部２４２ａの曲げ終点Ｃとアクティブ領域ａａの境界との距離Ｗ１は、２μｍ≦Ｗ１≦１０μｍであり、第２サブ端部２４３ａの曲げ終点Ｄとアクティブ領域ａａの境界との距離Ｗ２は、１０μｍ≦Ｗ２≦５０μｍである。
【0028】
例示的には、図２および図３に示すように、第１サブ端部２４２ａの曲げ終点Ｃとアクティブ領域ａａの境界との距離Ｗ１は、２μｍ≦Ｗ１≦１０μｍを満たすように設定される。第１サブ端部２４２ａの曲げ終点Ｃとアクティブ領域ａａの境界との距離Ｗ１を合理的に設定すれば、ゲートの第１サブ端部２４２ａが過大な基板面積を占用せず、ゲートの第１サブ端部２４２ａと、アクティブ領域ａａ、ソース２３またはドレイン２５との間の容量を増加させない。
【0029】
さらに、第２サブ端部２４３ａの曲げ終点Ｄとアクティブ領域ａａの境界との距離Ｗ２は、１０μｍ≦Ｗ２≦５０μｍを満たすように設定される。第２サブ端部２４３ａの曲げ終点Ｄとアクティブ領域ａａの境界との距離Ｗ２を合理的に設定すれば、ゲートの第２サブ端部２４３ａと、アクティブ領域ａａ、ソース２３またはドレイン２５との距離を制御することで、第２サブ端部２４３ａと、アクティブ領域ａａ、ソース２３またはドレイン２５との間の容量を制御して装置の消費電力を低減するとともに、ゲートの第２サブ端部２４３ａが過大な基板面積を占用することを防止する。
【0030】
上記の実施例を基にし、図２および図３に示すように、第１サブ端部２４２ａのソース２３および／またはドレイン２５に近接する少なくとも一側のエッジプロファイルは、第１曲線２４２ａ１を含む。第１曲線２４２ａ１の任意の二点の所在する円弧に対応する円心は、第１曲線２４２ａ１の同一側に位置する。
第２サブ端部２４３ａのソース２３および／またはドレイン２５に近接する少なくとも一側のエッジプロファイルは、第２曲線２４３ａ１を含む。第２曲線２４３ａ１の任意の二点の所在する円弧に対応する円心は、第２曲線２４３ａ１の同一側に位置する。
第２サブ端部２４３ａのソース２３および／またはドレイン２５に近接する少なくとも一側のエッジプロファイルは、第２曲線２４３ａ１を含む。第２曲線２４３ａ１の任意の二点の所在する円弧に対応する円心は、第２曲線２４３ａ１の同一側に位置する。
【0031】
例示的には、図２および図３に示すように、第１サブ端部２４２ａがソース２３側に湾曲するとともに、第１サブ端部２４２ａのソース２３に近接する一側のエッジプロファイルが第１曲線２４２ａ１を含み、第２サブ端部２４３ａがドレイン２５側に湾曲するとともに、第２サブ端部２４３ａのドレイン２５に近接する一側のエッジプロファイルが第２曲線２４３ａ１を含む。図３に示すように、第１曲線２４２ａ１の任意の二点の所在する円弧に対応する円心は、第１曲線２４２ａ１の同一側に位置し、このような構造によれば、ゲートとソースとの間の電界スパイクを低減することができる。第２曲線２４３ａ１の任意の二点の所在する円弧に対応する円心は、第２曲線２４３ａ１の同一側に位置し、このような構造によれば、ゲートとドレインとの間の電界スパイクを低減することができ、さらに、半導体装置の性能の安定を確保する。
【0032】
なお、本実施例では、第１サブ端部２４２ａのソース２３に近接する一側のエッジプロファイルが第１曲線２４２ａ１を含むとともに、第２サブ端部２４３ａのドレイン２５に近接する一側のエッジプロファイルが第２曲線２４３ａ１を含むことのみを例とするが、第１サブ端部２４２ａのドレイン２５に近接する一側のエッジプロファイルが第１曲線２４２ａ１を含んでもよいし、第１サブ端部２４２ａのソース２３に近接する一側のエッジプロファイルおよびドレイン２５に近接する一側のエッジプロファイルがいずれも第１曲線２４２ａ１を含んでもよく、同様に、第２サブ端部２４３ａのソース２３に近接する一側のエッジプロファイルが第２曲線２４３ａ１を含んでもよいし、第２サブ端部２４３ａのソース２３に近接する一側のエッジプロファイルおよびドレイン２５に近接する一側のエッジプロファイルがいずれも第２曲線２４３ａ１を含んでもよいが、本発明の実施例はこれらに限定されない。
【0033】
好ましくは、図４は、本発明の実施例に係るゲートの一部の平面構成を示す図である。図４に示すように、第１曲線２４２ａ１は、第１点Ａおよび第２点Ｂを含み、第２点Ｂは、第１点Ａのパッシブ領域ｂｂに近接する一側に位置し、第２点Ｂに対応する曲率半径Ｒ２は、第１点Ａに対応する曲率半径Ｒ１よりも大きい。
【0034】
例示的には、図４では、第１点が第１曲線始点Ａ、第２点が第１曲線終点Ｂであることを例として説明する。図４に示すように、第１曲線始点Ａは、アクティブ領域ａａとパッシブ領域ｂｂとの分界点であり、第２点Ｂに対応する曲率半径Ｒ２は、第１点Ａに対応する曲率半径Ｒ１よりも大きい。このように、アクティブ領域ａａからパッシブ領域ｂｂへの方向に沿って、第１曲線２４２ａ１と、対向するソース２３の角取りとの距離が漸次に増加し、ゲート２４とソース２３との間の電界をさらに最適化し、半導体装置の性能の安定をさらに確保する。
【0035】
好ましくは、図５は、本発明の実施例に係る他のゲートの一部の平面構成を示す図である。図５に示すように、第１サブ端部２４２ａのソース２３および／またはドレイン２５に近接する少なくとも一側のエッジプロファイルは、第１曲線２４２ａ１に滑らかに接続される第３曲線２４２ａ２をさらに含む。第３曲線２４２ａ２は、第１曲線２４２ａ１のパッシブ領域ｂｂに近接する一側に位置する。第１曲線２４２ａ１の任意の二点および第３曲線２４２ａ２の任意の二点が所在する円弧に対応する円心は、それぞれエッジプロファイルの異なる側に位置する。
【0036】
例示的には、図５では、パッシブ領域ｂｂ内に位置する第１端部２４ａが第１サブ端部２４２ａおよび第２サブ端部２４３ａを含み、第１サブ端部２４２ａがソース２３側に湾曲し、第１サブ端部２４２ａのソース２３に近接する一側のエッジプロファイルが第１曲線２４２ａ１および第３曲線２４２ａ２を含み、第２サブ端部２４３ａがドレイン２５側に湾曲し、第２サブ端部２４３ａのドレイン２５に近接する一側のエッジプロファイルが第２曲線２４３ａ１を含むことのみを例として説明する。図５に示すように、第３曲線２４２ａ２が第１曲線２４２ａ１のパッシブ領域ｂｂに近接する一側に設置され、第１曲線２４２ａ１が第３曲線２４２ａ２に滑らかに接続され、これにより、第２サブ端部２４３ａのソース２３に近接する一側において、鋭い角による電界スパイクの発生の回避を保証し、半導体装置の電気性能の安定をさらに向上させるほか、応力集中を避けることができ、半導体装置の機械的性能の安定を確保する。
【0037】
さらに、第１曲線２４２ａ１の任意の二点および第３曲線２４２ａ２の任意の二点が所在する円弧に対応する円心は、それぞれエッジプロファイルの異なる側に位置するよう設置されることで、第１曲線２３４１と、対向するソース２３の角取りとの間の距離を漸次に増加させることをさらに確保し、ゲート２４とソース２３との間の電界を最適化し、半導体装置の性能安定性を向上させる。
【0038】
なお、本実施例では、第１サブ端部２４２ａのソース２３に近接する一側のエッジプロファイルが第１曲線２４２ａ１および第３曲線２４２ａ２を含むとともに、第２サブ端部２４３ａのドレイン２５に近接する一側のエッジプロファイルが第２曲線２４３ａ１を含むことのみを例として説明する。なお、第１サブ端部２４２ａのドレイン２５に近接する一側のエッジプロファイルが第１曲線２４２ａ１および第３曲線２４２ａ２を含むよう設置されてもよいし、第１サブ端部２４２ａのソース２３に近接する一側およびドレイン２５に近接する一側のエッジプロファイルがいずれも第１曲線２４２ａ１および第３曲線２４２ａ２を含むよう設置されてもよいが、本発明の実施例はこれらに限定されない。
【0039】
好ましくは、図３および図５を続けて参照し、第１曲線２４２ａ１は、第１曲線始点Ａおよび第１曲線終点Ｂを含み、第２曲線２４３ａ１は、第２曲線始点Ｅおよび第２曲線終点Ｄを含み、第３曲線２４２ａ２は、第３曲線始点Ｂおよび第３曲線終点Ｃを含む。第１曲線終点Ｂは、第３曲線始点Ｂと重なる。第１サブ端部２４２ａおよび第２サブ端部２４３ａの曲げ方向が同じである場合、第３曲線終点Ｃは第２曲線始点Ｅと重なる（不図示）。第１サブ端部２４２ａおよび第２サブ端部２４３ａの曲げ方向が異なる場合、第３曲線終点Ｃと第２曲線始点Ｅとの連結線の延び方向は、第２方向（図のＹ方向）と平行になる。第１曲線始点Ａは、中間部２４１と第１サブ端部２４２ａとの連結点であり、第２曲線始点Ｅは、第１サブ端部２４２ａと第２サブ端部２４３ａとの連結点である。
【0040】
例示的には、図３に示すように、第１曲線２４２ａ１終点は第３曲線始点と重なり、いずれもＢ点である。第１曲線２４２ａ１始点Ａは、中間部２４１と第１サブ端部２４２ａとの連結点である。第２曲線２４３ａ１始点Ｅは、第１サブ端部２４２ａと第２サブ端部２４３ａとの連結点として設定される。第３曲線終点Ｃと第２曲線始点Ｅとの連結線の延び方向は、第２方向（図のＹ方向）と平行になり、第１サブ端部２４２ａおよび第２サブ端部２４３ａを区分けする。こうすることで、第１サブ端部２４２ａおよび第２サブ端部２４３ａの構造をさらに合理的に設定する。
【0041】
なお、本発明の実施例では、第１サブ端部２４２ａおよび第２サブ端部２４３ａの曲げ方向が異なることのみを例とするが、第１サブ端部２４２ａおよび第２サブ端部２４３ａの曲げ方向が同じである場合、第３曲線終点Ｃは第２曲線始点Ｅと重なり、ソース２３および／またはドレイン２５のエッジプロファイルを形成する。ここでは、その詳細な説明を省略する。
【0042】
実施可能な実施形態としては、図６は、本発明の実施例に係る他の半導体装置の構成を示す図である。図６に示すように、好ましくは、ゲート２４は、第２端部２４ｂをさらに含み、第２方向（図のＹ方向）には、第１端部２４ａ、中間部２４１および第２端部２４ｂが順次に設置され、第２端部２４ｂがパッシブ領域ｂｂに位置し、第２方向が第１方向（図のＸ方向）と垂直になる。
第２端部２４ｂは、第３サブ端部２４２ｂを含む。第１方向には、第３サブ端部２４２ｂの延出幅は、中間部２４１の延出幅よりも広い。
第２端部２４ｂは、第３サブ端部２４２ｂを含む。第１方向には、第３サブ端部２４２ｂの延出幅は、中間部２４１の延出幅よりも広い。
【0043】
例示的には、図６に示すように、図のＹ方向には、ゲート２４は、順次に設置される第１端部２４ａ、中間部２４１および第２端部２４ｂを含む。なお、第１端部２４ａおよび第２端部２４ｂは、いずれもパッシブ領域ｂｂに位置する。第２端部２４ｂは、第３サブ端部２４２ｂを含む。図のＸ方向には、第３サブ端部２４２ｂの延出幅は、中間部２４１の延出幅よりも広い。なお、第１端部２４ａは、第２端部２４ｂと形状が同じであってもよいし、異なってもよいが、本発明の実施例はこれらに限定されない。さらに、第３サブ端部２４２ｂは、ソース２３側および／またはドレイン２５側に湾曲してもよい。好ましくは、図６に示すように、第３サブ端部２４２ｂは、ソース２３側に湾曲する。第２端部２４ｂがパッシブ領域ｂｂのゲート端部に延びてソース・ドレインの両端角部箇所に対応するゲートの幅を調整することで、光の回折によるソース・ドレインの両端角部箇所に対応するゲートの形状歪みを補正し、ゲートの安定性を向上させ、ゲートの変形による半導体装置の電力および周波数への影響を抑えることができる。また、ゲートの両端に第１端部２４ａおよび第２端部２４ｂが設置されてゲート端部金属と基板との接触面積を増やし、ゲート金属と基板との粘着性を向上させるため、製造中およびテスト中におけるゲート金属の一部の脱落を防止し、ゲート金属の接触抵抗を減少させる。さらに、増やしたゲート端部面積により、装置のゲート金属間の相互接続を容易にし、装置の封止効率を向上させ、さらに半導体装置の性能安定性を向上させる。
【0044】
上記の実施例を基にし、図７は、本発明の実施例に係る他の半導体装置の構成を示す図である。図７に示すように、好ましくは、第２端部２４ｂは、第４サブ端部２４３ｂをさらに含み、第４サブ端部２４３ｂは、第３サブ端部のアクティブ領域ａａから離れる一側に位置するとともに、第３サブ端部２４２ｂに接触して接続される。
第１方向（図のＸ方向）には、第４サブ端部２４３ｂの延出幅は、第３サブ端部２４２ｂの延出幅よりも広い。
第１方向（図のＸ方向）には、第４サブ端部２４３ｂの延出幅は、第３サブ端部２４２ｂの延出幅よりも広い。
【0045】
例示的には、図７に示すように、上記の実施例に係る第１端部２４ａと類似し、第２端部２４ｂは、第３サブ端部２４２ｂおよび第４サブ端部２４３ｂを含み、第３サブ端部２４２ｂの図のＸ方向における延出幅は、中間部２４１の図のＸ方向における延出幅よりも広く、第４サブ端部２４３ｂの図のＸ方向における延出幅は、第３サブ端部２４２ｂの図のＸ方向における延出幅よりも広い。なお、第１端部２４ａは、第２端部２４ｂと形状が同じであってもよいし、異なってもよいが、本発明の実施例はこれらに限定されない。第２サブ端部２４ｂは、第３サブ端部２４２ｂおよび第４サブ端部２４３ｂを含むようさらに設置される。第２端部２４ｂがパッシブ領域ｂｂのゲート端部に延びてソース・ドレインの両端角部箇所に対応するゲートの幅を調整することで、光の回折によるソース・ドレインの両端角部箇所に対応するゲートの形状歪みを補正し、ゲートの安定性を向上させ、ゲートの変形による半導体装置の電力および周波数への影響を抑える。また、ゲートの両端に第１端部２４ａおよび第２端部２４ｂが設置されてゲート端部金属と基板との接触面積を増やし、ゲート金属と基板との粘着性を向上させるため、製造中およびテスト中におけるゲート金属の一部の脱落を防止し、ゲート金属の接触抵抗を減少させる。さらに、増やしたゲート端部面積により、装置のゲート金属間の相互接続を容易にし、装置の封止効率を向上させ、さらに半導体装置の性能安定性を向上させる。
【0046】
上記の実施例を基にし、図３、図６および図７を合わせ、好ましくは、第１方向には、第１サブ端部２４２ａの延出幅Ｌ１、第２サブ端部２４３ａの延出幅Ｌ２、第３サブ端部２４２ｂの延出幅Ｌ３、第４サブ端部２４３ｂの延出幅Ｌ４、中間部２４１の延出幅Ｄは、１．２×Ｄ≦Ｌ１≦３０×Ｄ、２．４×Ｄ≦Ｌ２≦６０×Ｄ、１．２×Ｄ≦Ｌ３≦３０×Ｄ、２．４×Ｄ≦Ｌ４≦６０×Ｄになる。
【0047】
例示的には、ゲート２４が第１端部２４ａおよび第２端部２４ｂを含むことを例として説明する。図７に示すように、パッシブ領域ｂｂまで延びる第１サブ端部２４１の延出幅Ｌ１は、１．２×Ｄ≦Ｌ１≦３０×Ｄを満たすとともに、パッシブ領域ｂｂまで延びる第３サブ端部２４２ｂの延出幅は、１．２×Ｄ≦Ｌ３≦３０×Ｄを満たすよう設置される。パッシブ領域ｂｂまで延びる第１サブ端部２４２ａおよび第３サブ端部２４２ｂの延出幅を合理的に設定することで、パッシブ領域ｂｂまで延びる第１サブ端部２４２ａで、ソース・ドレインの両端角部箇所に対応するゲート２４を適切に補正することを確保し、光の回折によるゲートの幅の減少問題を抑制するかまたは完全に解消することができる。さらに、過剰に補正することなく、過剰な補正による、ソース・ドレインの両端角部箇所に対応するゲート２４の幅の増加問題を生じることもなく、アクティブ領域ａａ内に位置するゲート２４の幅を同じにするか、またはほぼ同じにすることを保証する。
【0048】
さらに、パッシブ領域ｂｂまで延びる第２サブ端部２４３ａの延出幅Ｌ２がＬ１よりも広く、中間部の延出幅Ｄと２．４×Ｄ≦Ｌ２≦６０×Ｄを満たすとともに、パッシブ領域ｂｂまで延びる第４サブ端部２４３ｂの延出幅Ｌ４がＬ３よりも広く、中間部の延出幅Ｄと２．４×Ｄ≦Ｌ４≦６０×Ｄを満たす。こうすることで、ゲートと基板との接触面積が比較的に広いことを確保し、ゲート金属と基板との粘着性を向上させ、ゲートの脱落を防止し、さらに、基板の面積を過剰に占用することなく、装置の集積効率への影響を抑え、ゲート２４と基板との優れた粘着性を確保し、さらに、半導体装置の構成の安定および性能の安定を確保する。
【0049】
なお、Ｌ１は、１．２×Ｄ、１．５×Ｄ、２×Ｄ、３×Ｄ、３．５×Ｄ、５×Ｄ、１０×Ｄ、１５×Ｄまたは３０×Ｄと等しくなってもよく、Ｌ２は、２．４×Ｄ、３×Ｄ、３．５×Ｄ、５×Ｄ、１０×Ｄ、１５×Ｄ、３０×Ｄまたは６０×Ｄと等しくなってもよく、かつ、Ｌ２＞Ｌ１。Ｌ３は、１．２×Ｄ、１．５×Ｄ、２×Ｄ、３×Ｄ、３．５×Ｄ、５×Ｄ、１０×Ｄ、１５×Ｄまたは３０×Ｄと等しくなってもよく、Ｌ４は、２．４×Ｄ、３×Ｄ、３．５×Ｄ、５×Ｄ、１０×Ｄ、１５×Ｄ、３０×Ｄまたは６０×Ｄと等しくなってもよく、かつ、Ｌ４＞Ｌ３。本発明の実施例では、具体的な数値を列挙せず、パッシブ領域ｂｂまで延びる第１端部２４ａの延出幅と第２端部２４ｂの延出幅との具体的な対応関係を限定しないが、ゲート２４の構成の安定および性能の安定を満たし、半導体装置の性能の安定をさらに確保すればよい。
【0050】
好ましくは、図８は、本発明の実施例に係る半導体装置の断面構成を示す図である。図８に示すように、上記の実施例を基にし、本発明の実施例に係る半導体装置２０は、ゲート２４の基板２１から離れる一側に位置するフィールドプレート構造２６をさらに含み、フィールドプレート構造２６およびゲート２４により、プレートコンデンサが形成される。
【0051】
例示的には、少なくとも、パッシブ領域ｂｂ内に位置する第１端部および／または第２端部の第２方向（図７に示す）における延出幅が、中間部の第２方向における延出幅よりも広いため、ゲート２４の全体面積を増やす。ゲート２４およびゲート２４に位置するフィールドプレート構造２６によりプレートコンデンサが形成されるため、ゲート２４はプレートコンデンサの１つのコンデンサ基板として、ゲート２４の面積を増やすことでプレートコンデンサの容量値を増大することができ、ゲートの容量の規制範囲を増大することができ、半導体装置の性能をさらに最適化する。
【0052】
さらに、図８に示されるのを続けて参照し、本発明の実施例に係る半導体装置２０は、保護層７をさらに含んでもよい。保護層２７は、フィールドプレート構造２６の基板２１から離れる一側に位置し、半導体装置２０を封止して保護する。
【0053】
さらに、図８に示されるのを続けて参照し、本発明の実施例に係る半導体装置２０は、多層半導体層２２をさらに含んでもよい。多層半導体層２２は、基板１０上に位置する核生成層２２１、核生成層２２１の基板２１から離れる一側に位置するバッファ層２２２、バッファ層２２２の核生成層２２１から離れる一側に位置するチャンネル層２２３、チャンネル層２２３のバッファ層２２２から離れる一側に位置する障壁層２２４をさらに含んでもよい。障壁層２２４およびチャンネル層２２３は、ヘテロ接合構造を形成し、ヘテロ接合の界面において２ＤＥＧが形成される。
【0054】
例示的には、核生成層２２１およびバッファ層２２２の材料は、窒化物であってもよく、具体的に、ＧａＮ、ＡｌＮまたは他の窒化物であってもよい。核生成層２２１およびバッファ層２２２は、サブストレート基板１０の材料およびエピタキシャルチャンネル層２２３に適合可能である。チャンネル層２２３の材料は、ＧａＮまたは他の半導体材料、例えば、ＩｎＡｌＮであってもよい。障壁層２２４は、チャンネル層２２３の上方に位置する。障壁層２２４の材料は、チャンネル層２２３とヘテロ接合構造を形成可能であって、ガリウム系化合物半導体材料または窒化物半導体材料を含む任意の半導体材料であってもよい。
【0055】
本発明の半導体装置構造によって形成される窒化ガリウムＲＦ装置は、半導体装置の性能の安定を維持する前提で、窒化ガリウムＲＦ装置の電力および周波数を向上させ、高周波の５Ｇ通信領域により適用する。
【0056】
なお、本発明の実施例は、半導体装置の構造設計の角度により、半導体装置の出力パワーを改善する。前記半導体装置は、高圧大電流環境下で動作するハイパワーの窒化ガリウムの高電子移動度トランジスタ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ：ＨＥＭＴ）、絶縁基板上のシリコン（Ｓｉｌｉｃｏｎ－Ｏｎ－Ｉｎｓｕｌａｔｏｒ：ＳＯＩ）構造のトランジスタ、ガリウムヒ素(ＧａＡｓ)ベースのトランジスタと金属酸化層半導体電界効果トランジスタ(Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ)、金属絶縁層半導体電界効果トランジスタ（Ｍｅｔａｌ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＩＳＦＥＴ)、ダブルヘテロ接合電界効果トランジスタ(Ｄｏｕｂｌｅ Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＤＨＦＥＴ)、接合型電界効果トランジスタ(Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＪＦＥＴ)、金属半導体電界効果トランジスタ（Ｍｅｔａｌ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＥＳＦＥＴ）、金属絶縁層半導体ヘテロ接合電界効果トランジスタ(Ｍｅｔａｌ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＩＳＨＦＥＴ)、または他の電界効果トランジスタを含んでもよいが、これらに限定されない。
【0057】
同一の発明構想により、本発明の実施例は、上記の実施例に係る半導体装置を製造するための半導体装置の製造方法をさらに提供する。図９は、本発明の実施例に係る半導体装置の製造方法を示すフローチャートである。図９に示すように、本発明の実施例に係る半導体装置の製造方法は、以下通りのステップを含む。
Ｓ１１０：基板を提供する。
Ｓ１１０：基板を提供する。
【0058】
例示的には、基板の材料は、Ｓｉ、ＳｉＣ、窒化ガリウムまたはサファイアであってもよいし、窒化ガリウムの成長に適する他の材料であってもよい。基板の製造方法としては、大気圧化学気相成長法、大気圧未満化学気相成長法、金属有機化合物化学気相成長法、減圧化学気相成長法、高密度プラズマ化学気相成長法、超高真空化学気相成長法、プラズマ強化化学気相成長法、触媒化学気相成長法、ハイブリッド物理化学気相成長法、急速熱化学気相成長法、気相エピタキシー法、パルスレーザー堆積法、原子層エピタキシー法、分子ビームエピタキシー法、スパッタ法又は蒸発法であってもよい。
【0059】
Ｓ１２０：前記基板の一側に、ソース、ゲートおよびドレインを製造する。前記ゲートは、前記ソースと前記ドレインとの間に位置する。ゲートは、第１端部および中間部を含む。中間部、ソースおよびドレインは、いずれもアクティブ領域に位置する。第１端部は、パッシブ領域に位置する。第１端部は、第１サブ端部および第２サブ端部を含む。第１方向には、第１サブ端部の延出幅が中間部の延出幅よりも広く、第２サブ端部の延出幅が第１端部の延出幅よりも広い。第１方向は、ソースからドレインへの方向と平行になる。
【0060】
具体的には、図１および図２に示すように、ソース２３、ゲート２４およびドレイン２５を製造して第１方向（図示されるＸ方向）に配列する。ソース２３、ゲート２４およびドレイン２５は、図示されるＹ方向に延びる。ゲート２４は、ソース２３とドレイン２５との間に位置する。なお、図中のＸ方向は、ソース２３からドレイン２５への方向と平行になり、Ｙ方向はＸ方向と垂直になる。半導体装置２０は、アクティブ領域ａａ、およびアクティブ領域ａａを取り囲むパッシブ領域ｂｂを含む。ゲート２４は、第１端部２４ａおよび中間部２４１を順次に含む。中間部２４１、ソース２３およびドレイン２５は、いずれもアクティブ領域ａａに位置する。第１端部２４ａは、パッシブ領域ｂｂに位置する。なお、第１端部２４ａは、いずれもパッシブ領域ｂｂ内に位置する第１サブ端部２４２ａおよび第２サブ端部２４３ａを含む。なお、アクティブ領域ａａ内には、２次元電子ガス、電子または正孔が存在し、半導体チップの活性動作領域である。パッシブ領域ｂｂとは、アクティブ領域の外部において装置の動作に参与するが、動作状態が外部の回路によって影響されない領域のことである。
【0061】
図１および図２に示すように、パッシブ領域ｂｂ内に位置する第１サブ端部２４２ａの図のＸ方向における延出幅を、中間部２４１の図のＸ方向における延出幅よりも広くすることで、延出幅の広い第１サブ端部２４２ａが第１サブ端部２４２ａから中間部２４１への現像剤の浸透に寄与し、ゲート２４のフォトリソグラフィー現像の難易度を下げ、光の回折によるソース・ドレインの両端角部箇所に対応するゲートの形状歪みを補正することができ、現像の難易度を顕著に下げ、ソース・ドレインの両端角部箇所に対応するゲートの形状を中間部２４１の形状と同じにするか、または両者の形状の違いを小さくすることを確保し、ゲート２４の構造および性能の安定を確保し、ゲート変形による半導体装置の電力および周波数への影響をさらに抑えることができ、半導体装置の性能の安定を確保する。
【0062】
さらに、図１および図２に示すように、パッシブ領域ｂｂ内に位置する第２サブ端部２４３ａの図のＸ方向における延出幅を、第１サブ端部２４２ａの図のＸ方向における延出幅よりも広くし、さらに中間部２４１の図のＸ方向における延出幅よりも広くする。このような構造設計によれば、ゲート端部の延出幅を広くし、ゲート端部金属と基板との接触面積を増やし、ゲート金属と基板との粘着性を向上させ、製造中およびテスト中におけるゲート金属の一部の脱落を防止し、ゲート金属の接触抵抗を減少させる。さらに、増やしたゲート端部面積により、装置のゲート金属間の相互接続を容易にし、装置の封止効率を向上させ、さらに半導体装置の性能の安定を向上させる。
【0063】
好ましくは、本発明の実施例に係る半導体装置は、多層半導体層をさらに含んでもよく、それに対応して、製造方法は、基板の一側に多層半導体層を製造する工程をさらに含む。多層半導体層は、具体的に、III-Ｖ族化合物の半導体材料であってもよい。多層半導体層内には、２ＤＥＧが形成される。
【0064】
上記をまとめると、本発明の実施例に係る半導体装置の製造方法では、ゲートの第１端部をパッシブ領域に延びさせ、パッシブ領域に位置する第１端部が第１サブ端部および第２サブ端部を含み、パッシブ領域に位置する第１サブ端部および第２サブ端部の、ソースからドレインへの方向における延出幅を、中間部のソースからドレインへの方向における延出幅よりも広くし、第２サブ端部の延出幅を第１サブ端部の延出幅よりも広くする。こうすることで、少なくとも、パッシブ領域に位置する第１端部の延出幅が広く、延出幅の広いゲートの第１端部が端部から中間部への現像液の浸透に寄与し、光の回折によるソース・ドレインの両端角部箇所に対応するゲートの形状歪みを補正することができ、現像の難易度を顕著に下げ、ソース・ドレインの両端角部箇所に対応するゲートの形状を中間部２４１の形状と同じにするか、または両者の形状の違いを小さくすることを確保し、ゲートの構造の安定および性能の安定を確保し、ゲート変形による半導体装置の電力および周波数への影響をさらに抑えることができ、半導体装置の性能安定性を確保し、ＲＦ・マイクロ波や、電源エレクトロニクスなどの分野に適用可能である。
【0065】
なお、上述したのは本発明の好ましい実施例および運用される技術原理に過ぎず。当業者であれば理解されるように、本発明はここで述べた特定する実施例に限定されるものではなく、当業者であれば本発明の保護範囲から逸脱することなく、様々な明らかな変化、再調整および代替を行うことができる。したがって、上記実施例によって本発明をより詳細に説明したが、本発明は上記実施例に限定されるものではなく、本発明の構想から逸脱することなく、さらに多くの他の等価実施例を含むことができ、本発明の保護範囲は添付する特許請求の範囲によって決定される。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【手続補正書】
【提出日】2023-06-15
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
半導体装置であって、アクティブ領域と、前記アクティブ領域を取り囲むパッシブ領域とを含み、
基板と、
前記基板の一側に位置するソース、ドレイン、および前記ソースと前記ドレインとの間に位置するゲートと、をさらに含み、
前記ゲートは、第１端部および中間部を含み、
前記中間部、前記ソースおよび前記ドレインは、いずれも前記アクティブ領域に位置し、
前記第１端部は、前記パッシブ領域に位置し、
前記第１端部は、第１サブ端部および第２サブ端部を含み、
第１方向には、前記第１サブ端部の延出幅が前記中間部の延出幅よりも広く、前記第２サブ端部の延出幅が前記第１サブ端部の延出幅よりも広く、
前記第１方向は、前記ソースから前記ドレインへの方向と平行になることを特徴とする半導体装置。
【請求項2】
前記第１サブ端部は、前記ソース側および／または前記ドレイン側に湾曲し、前記第２サブ端部は、前記ソース側および／または前記ドレイン側に湾曲することを特徴とする請求項１に記載の半導体装置。
【請求項3】
前記第１サブ端部の曲げ終点と前記アクティブ領域の境界との距離Ｗ１は、２μｍ≦Ｗ１≦１０μｍ、前記第２サブ端部の曲げ終点と前記アクティブ領域の境界との距離Ｗ２は、１０μｍ≦Ｗ２≦５０μｍであることを特徴とする請求項２に記載の半導体装置。
【請求項4】
前記第１サブ端部の、前記ソースおよび／または前記ドレインに近接する少なくとも一側のエッジプロファイルは、第１曲線を含み、前記第１曲線の任意の二点の所在する円弧に対応する円心は、前記第１曲線の同一側に位置し、
前記第２サブ端部の、前記ソースおよび／または前記ドレインに近接する少なくとも一側のエッジプロファイルは、第２曲線を含み、
前記第２曲線の任意の二点の所在する円弧に対応する円心は、前記第２曲線の同一側に位置することを特徴とする請求項１に記載の半導体装置。
【請求項5】
前記第１曲線は、第１点および第２点を含み、前記第２点は、前記第１点の前記パッシブ領域に近接する一側に位置し、
前記第２点に対応する曲率半径は、前記第１点に対応する曲率半径よりも大きいことを特徴とする請求項４に記載の半導体装置。
【請求項6】
前記第１サブ端部の、前記ソースおよび／または前記ドレインに近接する少なくとも一側のエッジプロファイルは、前記第１曲線に滑らかに接続される第３曲線をさらに含み、前記第３曲線は、前記第１曲線の前記パッシブ領域に近接する一側に位置し、
前記第１曲線の任意の二点および前記第３曲線の任意の二点の所在する円弧に対応する円心は、それぞれ前記エッジプロファイルの異なる側に位置することを特徴とする請求項４に記載の半導体装置。
【請求項7】
前記第１曲線は、第１曲線始点および第１曲線終点を含み、前記第２曲線は、第２曲線始点および第２曲線終点を含み、
前記第３曲線は、第３曲線始点および第３曲線終点を含み、
前記第１曲線終点は、前記第３曲線始点と重なり、
前記第１サブ端部および前記第２サブ端部の曲げ方向が同じである場合、前記第３曲線終点は前記第２曲線始点と重なり、
前記第１曲線始点は、前記中間部と前記第１サブ端部との連結点であり、
前記第２曲線始点は、前記第１サブ端部と前記第２サブ端部との連結点であることを特徴とする請求項６に記載の半導体装置。
【請求項8】
前記ゲートは、第２端部をさらに含み、第２方向には、前記第１端部、前記中間部および前記第２端部は順次に設置されるとともに、前記第２端部は前記パッシブ領域に位置し、
前記第２方向は、前記第１方向と垂直になり、
前記第２端部は、第３サブ端部を含み、
前記第１方向には、前記第３サブ端部の延出幅が前記中間部の延出幅よりも広いことを特徴とする請求項１に記載の半導体装置。
【請求項9】
前記第２端部は、第４サブ端部をさらに含み、前記第４サブ端部は、前記第３サブ端部の前記アクティブ領域から離れる一側に位置するとともに、前記第３サブ端部に接触して接続され、
前記第１方向には、前記第４サブ端部の延出幅が前記第３サブ端部の延出幅よりも広いことを特徴とする請求項８に記載の半導体装置。
【請求項10】
前記第１方向には、前記第１サブ端部の延出幅Ｌ１、前記第２サブ端部の延出幅Ｌ２、前記第３サブ端部の延出幅Ｌ３、前記第４サブ端部の延出幅Ｌ４、前記中間部の延出幅Ｄは、１．２×Ｄ≦Ｌ１≦３０×Ｄ、
２．４×Ｄ≦Ｌ２≦６０×Ｄ、
１．２×Ｄ≦Ｌ３≦３０×Ｄ、
２．４×Ｄ≦Ｌ４≦６０×Ｄ
であることを特徴とする請求項９に記載の半導体装置。
【請求項11】
前記第２サブ端部の曲げ終点は、前記第１サブ端部の曲げ終点の前記中間部から離れる一側に位置することを特徴とする請求項２に記載の半導体装置。
【請求項12】
前記第１曲線は、第１曲線始点および第１曲線終点を含み、
前記第２曲線は、第２曲線始点および第２曲線終点を含み、
前記第２曲線始点は前記第１曲線始点の前記中間部から離れる一側に位置することを特徴とする請求項６に記載の半導体装置。
【請求項13】
前記第１サブ端部および前記第２サブ端部の曲げ方向が異なる場合、前記第３曲線終点と前記第２曲線始点との連結線の延び方向は前記第１方向と平行になることを特徴とする請求項７に記載の半導体装置。
【請求項14】
請求項１～１０のいずれか一項に記載する半導体装置を製造するための半導体装置の製造方法は、基板を提供するステップと、
前記基板の一側にソース、ドレイン、および前記ソースと前記ドレインとの間に位置するゲートを製造するステップと、を含み、
前記ゲートは、第１端部および中間部を含み、
前記中間部、前記ソースおよび前記ドレインは、いずれも前記アクティブ領域に位置し、
前記第１端部は、前記パッシブ領域に位置し、
前記第１端部は、第１サブ端部および第２サブ端部を含み、
第１方向には、前記第１サブ端部の延出幅が前記中間部の延出幅よりも広く、前記第２サブ端部の延出幅が前記第１サブ端部の延出幅よりも広く、
前記第１方向は、前記ソースから前記ドレインへの方向と平行になることを特徴とする半導体装置の製造方法。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【0019】
本発明の実施例に係る半導体装置は、ＲＦ・マイクロ波や、電源エレクトロニクスなどの分野に適用可能である。図１は、本発明の実施例に係る半導体装置の構成を示す図であり、図２は、本発明の実施例に係る半導体装置の平面構成を示す図である。図１および図２に示すように、半導体装置２０は、アクティブ領域ａａと、アクティブ領域ａａを取り囲むパッシブ領域ｂｂとを含む。半導体装置２０は、基板２１と、基板２１の一側に位置するソース２３、ドレイン２５、およびソース２３とドレイン２５との間に位置するゲート２４と、をさらに含む。ゲート２４は、第１端部２４ａおよび中間部２４１を含む。中間部２４１、ソース２３およびドレイン２５は、いずれもアクティブ領域ａａに位置する。第１端部２４ａは、パッシブ領域ｂｂに位置する。第１端部２４ａは、第１サブ端部２４２ａおよび第２サブ端部２４３ａを含む。第１方向（図示されるＸ方向）には、第１サブ端部２４２ａの延出幅が中間部２４１の延出幅よりも広く、第２サブ端部２４３ａの延出幅が第１サブ端部２４２ａの延出幅よりも広い。第１方向は、ソース２３からドレイン２５への方向と平行になる。
【手続補正3】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【0020】
例示的には、図１および図２に示すように、ソース２３、ゲート２４およびドレイン２５は、第１方向（図示されるＸ方向）に沿って配列され、図示されるＹ方向に沿って延びる。ゲート２４は、ソース２３とドレイン２５との間に位置する。なお、図のＸ方向は、ソース２３からドレイン２５への方向と平行になる。Ｙ方向は、Ｘ方向と垂直になる。半導体装置２０は、アクティブ領域ａａと、アクティブ領域ａａを取り囲むパッシブ領域ｂｂとを含む。ゲート２４は、第１端部２４ａおよび中間部２４１を順次に含む。中間部２４１、ソース２３およびドレイン２５は、いずれもアクティブ領域ａａに位置する。第１端部２４ａは、パッシブ領域ｂｂに位置する。なお、第１端部２４ａは、第１サブ端部２４２ａおよび第２サブ端部２４３ａを含み、いずれもパッシブ領域ｂｂ内に位置する。なお、アクティブ領域ａａ内には、２次元電子ガス、電子または正孔が存在し、半導体チップの活性動作領域である。パッシブ領域ｂｂとは、アクティブ領域の外部において装置の動作に参与するが、動作状態が外部回路に影響されない領域のことである。
【手続補正4】
【補正対象書類名】明細書
【補正対象項目名】００４５
【補正方法】変更
【補正の内容】
【0045】
例示的には、図７に示すように、上記の実施例に係る第１端部２４ａと類似し、第２端部２４ｂは、第３サブ端部２４２ｂおよび第４サブ端部２４３ｂを含み、第３サブ端部２４２ｂの図のＸ方向における延出幅は、中間部２４１の図のＸ方向における延出幅よりも広く、第４サブ端部２４３ｂの図のＸ方向における延出幅は、第３サブ端部２４２ｂの図のＸ方向における延出幅よりも広い。なお、第１端部２４ａは、第２端部２４ｂと形状が同じであってもよいし、異なってもよいが、本発明の実施例はこれらに限定されない。第２サブ端部２４３ａは、第３サブ端部２４２ｂおよび第４サブ端部２４３ｂを含むようさらに設置される。第２端部２４ｂがパッシブ領域ｂｂのゲート端部に延びてソース・ドレインの両端角部箇所に対応するゲートの幅を調整することで、光の回折によるソース・ドレインの両端角部箇所に対応するゲートの形状歪みを補正し、ゲートの安定性を向上させ、ゲートの変形による半導体装置の電力および周波数への影響を抑える。また、ゲートの両端に第１端部２４ａおよび第２端部２４ｂが設置されてゲート端部金属と基板との接触面積を増やし、ゲート金属と基板との粘着性を向上させるため、製造中およびテスト中におけるゲート金属の一部の脱落を防止し、ゲート金属の接触抵抗を減少させる。さらに、増やしたゲート端部面積により、装置のゲート金属間の相互接続を容易にし、装置の封止効率を向上させ、さらに半導体装置の性能安定性を向上させる。
【手続補正5】
【補正対象書類名】明細書
【補正対象項目名】００４７
【補正方法】変更
【補正の内容】
【0047】
例示的には、ゲート２４が第１端部２４ａおよび第２端部２４ｂを含むことを例として説明する。図７に示すように、パッシブ領域ｂｂまで延びる第１サブ端部２４２ａの延出幅Ｌ１は、１．２×Ｄ≦Ｌ１≦３０×Ｄを満たすとともに、パッシブ領域ｂｂまで延びる第３サブ端部２４２ｂの延出幅は、１．２×Ｄ≦Ｌ３≦３０×Ｄを満たすよう設置される。パッシブ領域ｂｂまで延びる第１サブ端部２４２ａおよび第３サブ端部２４２ｂの延出幅を合理的に設定することで、パッシブ領域ｂｂまで延びる第１サブ端部２４２ａで、ソース・ドレインの両端角部箇所に対応するゲート２４を適切に補正することを確保し、光の回折によるゲートの幅の減少問題を抑制するかまたは完全に解消することができる。さらに、過剰に補正することなく、過剰な補正による、ソース・ドレインの両端角部箇所に対応するゲート２４の幅の増加問題を生じることもなく、アクティブ領域ａａ内に位置するゲート２４の幅を同じにするか、またはほぼ同じにすることを保証する。
【国際調査報告】