特表 2024-500228 データストリームを処理するための回路及び方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-01-05

(54)【発明の名称】データストリームを処理するための回路及び方法

(51)【国際特許分類】

   H04L 7/033 20060101AFI20231225BHJP

【ＦＩ】

H04L7/033 700

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2023537630

(86)(22)【出願日】2021-09-01

(85)【翻訳文提出日】2023-06-20

(86)【国際出願番号】 US2021048766

(87)【国際公開番号】W WO2022139891

(87)【国際公開日】2022-06-30

(31)【優先権主張番号】17/130,991

(32)【優先日】2020-12-22

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】591025439

【氏名又は名称】ザイリンクス インコーポレイテッド

【氏名又は名称原語表記】ＸＩＬＩＮＸ ＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】110001195

【氏名又は名称】弁理士法人深見特許事務所

(72)【発明者】

【氏名】ノベリッニ，パオロ

【テーマコード（参考）】

5K047

【Ｆターム（参考）】

5K047AA01

5K047BB02

5K047BB14

5K047JJ02

(57)【要約】

データストリームを処理するための回路について説明する。回路は、データ入力信号を受信するように構成されたバースト位相検出器と、バースト位相検出器に結合されたクロック回路であって、クロック回路は、遅延データ入力信号を受信し、データストリーム位相信号及びデータストリーム検出信号を受信するように構成されている、クロック回路と、複数のクロック信号を受信するように構成されたプログラマブルクロック発生器と、を備え、複数のクロック信号のうちの選択されたクロック信号が、プログラマブルクロック発生器によって生成され、バースト位相検出器及びクロック回路に提供される。

【特許請求の範囲】

【請求項1】

データストリームを処理するための回路であって、
データ入力信号を受信するように構成されたバースト位相検出器と、
前記バースト位相検出器に結合されたクロック回路であって、前記クロック回路は、遅延データ入力信号を受信し、データストリーム位相信号及びデータストリーム検出信号を受信するように構成されている、クロック回路と、
複数のクロック信号を受信するように構成されたプログラマブルクロック発生器と、を備え、
前記複数のクロック信号のうちの選択されたクロック信号が、前記プログラマブルクロック発生器によって生成され、前記バースト位相検出器及び前記クロック回路に提供される、回路。

【請求項2】

前記バースト位相検出器は、
出力において位相信号を提供するように構成された制御発振器と、
前記データ入力信号を受信するように結合された第１の入力と、前記制御発振器の前記出力に結合された第２の入力と、を有する位相検出器であって、前記位相検出器は、その出力において位相誤差を提供するように構成されている、位相検出器と、を備える、請求項１に記載の回路。

【請求項3】

前記バースト位相検出器は、
前記位相信号と前記位相誤差との合計を受信するように結合された第１の入力と、前記データ入力信号を受信するように結合された第２の入力と、を有するサンプルセレクタであって、前記サンプルセレクタは、その出力においてデータストリームサンプルを提供するように構成されている、サンプルセレクタと、
前記位相信号と前記位相誤差との合計を受信するように結合された第１の入力と、前記サンプルセレクタの前記出力に結合された第２の入力と、を有する信号ストリーム検出器であって、前記信号ストリーム検出器は、前記データストリーム位相信号及び前記データストリーム検出信号を生成するように構成されている、信号ストリーム検出器と、を備える、請求項２に記載の回路。

【請求項4】

前記プログラマブルクロック発生器に結合され、前記データ入力信号を受信し、前記遅延データ入力信号を生成するように適合された遅延構成要素を更に備える、請求項１に記載の回路。

【請求項5】

前記遅延構成要素は、前記データストリーム位相信号及び前記データストリーム検出信号を生成するための処理時間に基づいた期間にわたって前記データ入力信号を記憶するように構成されている、請求項４に記載の回路。

【請求項6】

前記クロック回路は、前記遅延データ入力信号を受信するように結合された位相検出器と、前記位相検出器の出力を受信するように結合された制御発振器と、を備える、請求項５に記載の回路。

【請求項7】

前記プログラマブルクロック発生器は、前記複数のクロック信号を受信するように結合された選択回路を備え、前記選択回路は、選択信号に応答して前記複数のクロック信号のうちの１つのクロック信号を選択するように構成されている、請求項１に記載の回路。

【請求項8】

前記プログラマブルクロック発生器は、前記選択回路の出力に結合された遅延要素を備える、請求項７に記載の回路。

【請求項9】

データストリームを処理する方法であって、前記方法は、
データ入力信号を受信するようにバースト位相検出器を構成することと、
クロック回路を前記バースト位相検出器に結合することであって、前記クロック回路は、遅延データ入力信号を受信し、データストリーム位相信号及びデータストリーム検出信号を受信するように構成されている、ことと、
複数のクロック信号を受信するようにプログラマブルクロック発生器を構成することと、を含み、
前記複数のクロック信号のうちの選択されたクロック信号が、前記プログラマブルクロック発生器によって生成され、前記バースト位相検出器及び前記クロック回路に提供される、方法。

【請求項10】

前記バースト位相検出器を構成することは、
出力において位相信号を提供するように制御発振器を構成することと、
位相検出器を、前記データ入力信号を受信するための第１の入力及び前記制御発振器の前記出力への第２の入力と結合することであって、前記位相検出器は、その出力において位相誤差を提供するように構成されている、ことと、を含む、請求項９に記載の方法。

【請求項11】

前記バースト位相検出器を構成することは、
サンプルセレクタを、前記位相信号と前記位相誤差との合計を受信するための第１の入力及び前記データ入力信号を受信するように結合された第２の入力と結合することであって、前記サンプルセレクタは、その出力においてデータストリームサンプルを提供するように構成されている、ことと、
信号ストリーム検出器を、前記位相信号と前記位相誤差との合計を受信するための第１の入力及び前記サンプルセレクタの前記出力を受信するための第２の入力と結合することであって、前記信号ストリーム検出器は、前記データストリーム位相信号及び前記データストリーム検出信号を生成するように構成されている、ことと、を含む、請求項１０に記載の方法。

【請求項12】

遅延構成要素を前記プログラマブルクロック発生器に結合することを更に含み、前記遅延構成要素は、前記データ入力信号を受信し、前記遅延データ入力信号を生成するように適合される、請求項９に記載の方法。

【請求項13】

前記遅延構成要素は、前記データストリーム位相信号及び前記データストリーム検出信号を生成するための処理時間に基づいた期間にわたって前記データ入力信号を記憶するように構成されている、請求項１２に記載の方法。

【請求項14】

前記プログラマブルクロック発生器は、前記複数のクロック信号を受信するように結合された選択回路を備え、前記選択回路は、選択信号に応答して前記複数のクロック信号のうちの１つのクロック信号を選択するように構成されている、請求項９に記載の方法。

【請求項15】

前記プログラマブルクロック発生器は、前記選択回路の出力に結合された遅延要素を備える、請求項１４に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本明細書に記載の実施形態は、概して、データストリームを処理するための回路及び方法に関し、詳細には、バーストデータシステムのデータストリームを処理するための位相検出器に関する。

【背景技術】

【0002】

バーストデータシステムは、時分割技法を使用して共有媒体を介して単一の受信機と通信するいくつかの送信機を含む。バーストデータシステムでは、異なる送信機に、受信機と排他的に通信することができる異なるタイムスロットが提供される。従来のバーストデータシステム内の送信機は、同一周波数であるが、異なる位相でデータを送信する。受信機が送信機によって送信されているデータを正確に処理するためには、受信機がデータストリームからデータを正確にサンプリングするために、データストリームの位相を迅速に検出する必要がある。データストリームの位相を取得することにより、受信機は、データストリームを表す信号の信頼性がより高い（ローカルノイズによる影響がより少ないことがあるため）時点でデータストリームからデータをサンプリングすることが可能になる。データサンプリングの開始に対して、受信機がデータストリームの位相を検出し、検出した位相を使用してデータの正確なサンプリングを開始するのにかかる時間は、ロッキング時間と呼ばれる。バーストデータシステムにおける位相検出の目標は、ロッキングを最小限に抑えることである。

【0003】

しかしながら、技術が向上し、より高速のバーストクロック及びデータ回復ユニット（ＢＣＤＲ）が利用可能になるにつれて、全クライアントが自身の光ネットワークユニット（ＯＮＵ）を同時に新しい技術にアップグレードする場合、電気通信事業者ができることは、ＢＣＤＲをより高いラインレートにアップグレードすることだけである。

【0004】

したがって、ＢＣＤＲが複数の異なるクロック信号を使用して動作することを可能にする必要がある。

【発明の概要】

【0005】

データストリームを処理するための回路について説明する。回路は、データ入力信号を受信するように構成されたバースト位相検出器と、バースト位相検出器に結合されたクロック回路であって、クロック回路は、遅延データ入力信号を受信し、データストリーム位相信号及びデータストリーム検出信号を受信するように構成されている、クロック回路と、複数のクロック信号を受信するように構成されたプログラマブルクロック発生器と、を備え得、複数のクロック信号のうちの選択されたクロック信号が、プログラマブルクロック発生器によって生成され、バースト位相検出器及びクロック回路に提供される。

【0006】

データストリームを処理する方法についても説明する。本方法は、データ入力信号を受信するようにバースト位相検出器を構成することと、バースト位相検出器にクロック回路を結合することであって、クロック回路は、遅延データ入力信号を受信し、データストリーム位相信号及びデータストリーム検出信号を受信するように構成されている、ことと、複数のクロック信号を受信するようにプログラマブルクロック発生器を構成することと、を含み得、複数のクロック信号のうちの選択されたクロック信号が、プログラマブルクロック発生器によって生成され、バースト位相検出器及びクロック回路に提供される。

【0007】

図面は、実施形態の設計及び有用性を示し、同様の要素は共通の参照番号で参照される。これらの図面は、必ずしも正確な比率ではない。上記及び他の利点及び目的がどのようにして得られるかをより良く理解するために、実施形態のより具体的な説明が与えられ、添付の図面に示される。これらの図面は、例示的な実施形態を示しているにすぎず、したがって、その範囲を限定するものとみなされるべきではない。

【図面の簡単な説明】

【0008】

【図1】バーストデータシステムの一例を示す。

【図2】バーストデータシステムの異なるクライアントの例示的な位相プロファイルを示す。

【図3】バーストデータシステム用の受信機の一例を示す。

【図4】バーストデータシステム用の受信機の別の例を示す。

【図5】バーストデータシステム内の受信機及びそのアプリケーションを示す。

【図6】図５のＰＬＬの挙動を示す。

【図7】図４の受信機の挙動を示すグラフである。

【図8】図４のバースト位相検出器の電圧制御発振器ＶＣＯ１の詳細図を示す。

【図9】図４のＰＬＬの電圧制御発振器ＶＣＯ２の詳細図を示す。

【図10】分数関係をサポートする図４のＰＬＬの制御発振器ＶＣＯ２の詳細図を示す。

【図11】バーストデータシステムを使用してデータストリームサンプリングを実施する手法のフローチャートを示す。

【図12】データストリームを処理する方法を示すフローチャートを示す。

【発明を実施するための形態】

【0009】

受動光ネットワーキング（ＰＯＮ）は、インターネットデータをユーザ宅に送達するためにラストマイル技術において一般的に使用されるバーストデータシステムの一種である。ＤＯＣＳＩＳ標準を使用するケーブルなど他の技術と比較して、ＰＯＮには利点がある。例えば、ＰＯＮ用の外部キャビネットは、概して受動的であり、したがって、故障しにくい。更に、ファイバでは帯域幅の制限が生じない。むしろ、帯域幅制限は電子機器からのみ生じ、電子機器は外部キャビネット内に存在しない。これは、クライアントから中央局（ＣＯ）へのアップストリームデータ伝送のみを表す。各クライアントは、自身のタイムスロット中にＣＯに送信し、所与の時間において、１つのクライアントだけがアクティブである。スロットの利用可能性はＣＯランタイムによって管理され、クライアント又は更にはランタイムに応じてアップストリーム帯域幅を割り当てる能力が電気通信事業者に与えられる。

【0010】

時間の経過と共に、技術が向上し、より高速のＢＣＤＲが利用可能になるにつれて、事業者は、ＢＣＤＲをアップグレードするために、全クライアントに自身のＯＮＵを新しい技術にアップグレードするように依頼する必要がある。一実装形態によると、クライアントは、増加したアップストリームラインレートから利益を得ることを所望するとすぐに、自身のＯＮＵをアップグレードすることができる。しかしながら、クライアントが異なるレートでデータを送信する必要がない場合、単純に元のＯＮＵを使用することができる。このネットワークが正しく動作することを可能にするためには、マルチレートのＢＣＤＲが必要である。以下に記載の回路及び方法は、異なるラインレートでパケットを受信することができる、新しいＢＣＤＲアーキテクチャについて説明する。すなわち、ラインレートは、アップストリーム送信機からのパケットごとに変化し得る。

【0011】

以下に記載の回路及び方法のアーキテクチャは、同一ネットワーク内のいくつかのラインレート（クライアントごとに異なるラインレートを有する場合を含む）をサポートすることができ、ラインレートを整数倍で関連付ける必要はない。このことは、単純にクロックゲーティングを使用して整数係数によってラインレートを変更する他の実装形態と比較した場合に有意義である。イーサネット（登録商標）受動光ネットワーク（ＥＰＯＮ）の場合（すなわち、１．２５Ｇ及び１０．３１ ５Ｇｂｉｔ／ｓ）は、レートが整数比を有しない典型的な例である。更に、ラインレートは、前方誤り訂正（ＦＥＣ）の存在により、非整数レートを有する可能性が高い。

【0012】

以下に記載の回路及び方法は、バーストで動作する受信機を有することを必要とするあらゆる分野に拡張することができ、各バーストは、独自の位相及び周波数を有することができる。修正されたＮＣＯ構造を導入する解決策を更に拡張することが可能である。すなわち、異なるラインレートをサポートする受信機に加えて、回路及び方法は、整数のＣＥＮＴＥＲ＿ＦＲＥＱＵＥＮＣＹを有する分数レートをサポートすることができる。いくつかの実装形態に記載するように、全ての分数レートは、分数又は整数であるＣＥＮＴＥＲ＿ＦＲＥＱＵＥＮＣＹで独立して実施され得る。他の実装形態では、ＣＥＮＴＥＲ＿ＦＲＥＱＵＥＮＣＹ信号は、第２の制御発振器にロードされる前にＰＲＥＡＭＢＬＥ＿ＤＥＴＥＣＴ信号によってラッチされ得る。

【0013】

したがって、以下に記載の回路及び方法は、パケットごとに変更されるレートを含み、互いの整数倍に限定されないレートをサポートする多くの新規回路を含む。回路は、完全に同期しており、サポートするレートの数とは無関係に単一のシステムクロックを使用し得る。したがって、例えば、利用可能なデジタル論理、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、又は特定用途向け集積回路（ＡＳＩＣ）において実装されるのに非常に適している。

【0014】

図を参照して、様々な実施形態特徴について以下に記載する。図は、必ずしも正確な比率ではなく、同様の構造又は機能の要素は、図全体を通して同様の参照番号によって表されていることに留意されたい。図は、実施形態の説明を容易にすることのみを意図していることに留意されたい。それらは、特許請求の範囲に記載された発明の網羅的な説明として又は特許請求の範囲に記載された発明の範囲を限定するものとして意図されていない。加えて、図示する実施形態が、示した全ての態様又は利点を有する必要はない。特定の実施形態に関連して説明する態様又は利点は、必ずしも当該実施形態に限定されず、そのように図示していなくても、又はそのように明示的に説明していなくても、任意の他の実施形態において実施することができる。また、本明細書を通して、「いくつかの実施形態」又は「他の実施形態」への言及は、実施形態に関連して説明する特定の特徴、構造、材料、又は特性が少なくとも１つの実施形態に含まれることを意味する。したがって、本明細書全体を通して様々な場所で「いくつかの実施形態」又は「他の実施形態」という句が出現しても、必ずしも同じ１つ又は複数の実施形態を指すわけではない。

【0015】

図１は、例示的なバーストデータシステム１００を示すブロック図である。バーストデータシステムは、時分割技法を使用して共有媒体１０５を介して単一の受信機１０３と通信するいくつかの送信機１０１を含む。バーストデータシステムでは、異なる送信機１０１に、例えばＢＣＤＲを含み得る受信機１０３と排他的に通信することができる、異なるタイムスロットが提供される。バーストデータシステム内の送信機１０１は、異なる周波数及び異なる位相でデータを送信し得る。

【0016】

受信機１０３が送信機１０１によって送信されているデータストリームを正確に処理するためには、受信機１０３がデータストリームからデータを正確にサンプリングするために、データストリームの位相を迅速に検出する必要がある。データストリームの位相を取得することにより、受信機１０３は、データストリームを表す信号の信頼性がより高い（例えば、ローカルノイズによる影響がより少ない）時点でデータストリームからデータをサンプリングすることが可能になる。データサンプリングの開始に対して、受信機１０３がデータストリームの位相を検出し、検出した位相を使用してデータの正確なサンプリングを開始するのにかかる時間は、ロッキング時間と呼ばれる。バーストデータシステムにおける位相検出の目標は、ロッキングを最小限に抑えることである。

【0017】

本質的に非バーストであるデータシステム（例えば、送信機と受信機との間に１対１の対応）の場合、受信機において位相ロックループ（ＰＬＬ）が使用されて、着信データに対して位相検出を実行し得る。ＰＬＬは、着信データストリームを制御発振器によって出力される位相情報と比較して、制御発振器によって出力される位相情報に対するデータの誤差位相を生成する位相検出器を含む。誤差位相は制御発振器に返され、制御発振器はその位相情報を更新して誤差を補償する。このプロセスは、電圧制御発振器によって出力される位相情報がデータストリームと同期するまで継続する。制御発振器について一般的に言及するが、制御発振器は、電圧制御発振器若しくは数値制御発振器、又は何らかの他の量若しくは値によって制御される発振器であり得ることを理解されたい。

【0018】

バーストデータシステムにＰＬＬを用いる１つの技術は、送信機から受信機に送信されるデータストリームの先頭にプリアンブルを付加することを含む。プリアンブルは、データストリームをサンプリングする前に位相検出を実行するために受信機によって使用される固定長のビットであり得る。ＰＬＬは、プリアンブルを使用して、最終的にはデータストリームの位相を検出するが、これは非常にゆっくり行われ、したがって、データストリームのサンプリング前にデータストリームの位相が正確に検出されることを確実にするためには、長いプリアンブル長が必要である。この技術は、帯域幅の非効率的な使用及び長いロッキング時間をもたらす長いプリアンブル長を必要とするので、バーストデータシステム内での使用には望ましくない。更に、この技術は、各送信機に、その送信されたデータストリームのサンプリングを必要とする固定時間セグメントのみが割り当てられることを考慮に入れておらず、長いプリアンブルは、位相検出に用いられる時間セグメントが多すぎることの原因となる。

【0019】

別の技術は、位相検出を実行するためにＰＬＬと組み合わせて専用カスタム回路を用いることを含む。データストリームは、最初に、データストリームの先頭に付加された固定パターンを含むプリアンブルと共に送信機から受信機へと送信される。受信機の専用カスタム回路は、データストリームを正確にサンプリングするために、プリアンブルに対して位相検出を実行し、ＰＬＬの電圧制御発振器を操縦するために使用される。プリアンブルのサイズは、専用カスタム回路の速度によって決定される。専用カスタム回路の速度を上げることによって、プリアンブルから位相を検出するのにかかる時間を短縮することができる。この技術によってロッキングが短縮されても、非常に高速で動作する専用カスタム回路を使用する必要があり、極めて費用のかかることになり得る。更に、プリアンブル長を短くすることが可能であっても、データストリームのサンプリングを正確に実行するためには、正のロッキング時間が依然として必要とされ得る。

【0020】

別の技術は、データストリームに対して位相検出を実行するために０プリアンブル長を使用することを含むが、送信機が予測可能な周期的な方法で受信機と通信することを必要とする。以下に記載の回路及び方法は、パケットごとにレートを変更することを可能にし、互いの整数倍に限定されないレートをサポートする。回路は、完全に同期しており、サポートするレートの数とは無関係に単一のシステムクロックを使用し得る。

【0021】

図２は、バーストデータシステムの異なる送信機１０１の例示的な位相プロファイルを示す。図２に示すように、送信機１及び送信機３は、それらの指定タイムスロット中にレート２で信号を送信し、送信機２及び送信機Ｎは、それらのデータをレート１で送信する。図２の例によると、送信機１～Ｎによって送信されるデータは、図示するように異なる位相φ１、φ２、φ３、φＮで送信される。図２は、クライアントからＣＯの受信機へのアップストリームデータ伝送のみを表す。各クライアントは、自身のタイムスロット中にＣＯに送信し、所与の時間に、１つのクライアントだけがアクティブである。スロットの利用可能性はＣＯランタイムによって管理され得、クライアント又は更にはランタイムに応じてアップストリーム帯域幅を割り当てる能力が電気通信事業者に与えられる。クライアントオーケストレーションは、図１に示すように、ダウンストリーム方向に行われる。

【0022】

図２に示すように、各送信機１０１は、データが所与の位相で送信される所与の期間中、受信機と排他的に通信する。図２の例は、２つのクライアント（送信機１及び送信機Ｎ）のみがそれらのＯＮＵをアップグレードしたネットワークの場合を表す。物理層では、受信機のＢＣＤＲは重要である。これは、バーストにおいて編成された着信データに迅速にロックする必要があるからであり、各バーストにおいて、データ位相はその位相を任意に変更することができ、各クライアントは独自の位相で送信し得るからである。

【0023】

図３は、受信機のレートがパケットごとに変更されることを可能にするプログラマブルクロック発生器を備える受信機３００を示す。受信機３００は、以下でより詳述するように、データ入力（data input）（データ入力（Data In））信号を受信するように構成されたバースト位相検出器３０２を備え、プリアンブル位相及びプリアンブル検出信号をクロック回路３０４に提供する。データ入力信号は遅延構成要素３０６にも提供され、遅延データ入力信号がクロック回路に供給される。プログラマブルクロック発生器３０８は、図４を参照してより詳述するように、選択されたクロック信号をバースト位相検出器３０２に提供し、遅延クロック信号をクロック回路３０４に提供する。

【0024】

図４は、バーストデータシステムの受信機４００を示す。バースト位相検出器３０２は、着信データストリームに対して位相検出を実行し、サンプルセレクタ４２６によるサンプリングの前に、データストリームと整合させるようにＰＬＬ４０３の位相をプリセットする。このようにして、図４の受信機４００は、０又は負のロッキング時間で位相検出を実行することができ、これについては以下で更に詳述する。任意選択的に、着信データストリームは、プリアンブルセグメントと、データセグメントと、を含み得る。

【0025】

受信機４００は、上側分岐（第１の分岐）と、下側分岐（第２の分岐）と、を含む。上側分岐は、例として数値制御発振器又は電圧制御発振器として実装され得る制御発振器（ＣＯ１）４０４と、位相検出器ＰＤ１ ４０２と、サンプルセレクタ４０６と、加算器４０８と、信号ストリーム検出器４１０と、を含む。数値制御発振器は、例としてバースト位相検出器３０２及びクロック回路３０４内に実装され得るが、電圧制御発振器又は何らかの他の値に従って制御される発振器も使用され得ることを理解されたい。下側分岐は、クロック回路３０４に遅延データ入力信号を提供するように構成された遅延構成要素３０６を含む。

【0026】

バースト位相検出器３０２の位相検出器ＰＤ１は、着信データストリームを受信するように結合された第１の入力と、ここでは例としてバースト位相検出器３０２の制御発振器ＣＯ１ ４０４として示す制御発振器の出力に結合された第２の入力と、加算器４０８に結合された出力と、を含む。バースト位相検出器３０２の位相検出器ＰＤ１ ４０２は、その出力において位相誤差（Ａとして示す）を生成するように構成されている。位相誤差は、データ入力信号の位相とバースト位相検出器３０２の電圧制御発振器ＣＯ１によって出力されるＣＯ１位相との比較に基づく。以下に記載するように、バースト位相検出器３０２の制御発振器ＣＯ１は固定されており、固定ＣＯ１位相を生成する。したがって、バースト位相検出器３０２の位相検出器ＰＤ１によって生成される位相誤差は固定される。着信データストリームがプリアンブルセグメント及びデータセグメントの両方を含む場合、バースト位相検出器３０２の位相検出器ＰＤ１ ４０２は、プリアンブルセグメントの位相とバースト位相検出器３０２の制御発振器ＣＯ１によって生成されたＣＯ１位相との比較に基づいて位相誤差を生成するように構成され得る。他の実施形態では、バースト位相検出器３０２の位相検出器ＰＤ１ ４０２は、データセグメントの位相とバースト位相検出器３０２の制御発振器ＣＯ１によって生成された位相との比較に基づいて位相誤差を生成するように構成され得る。

【0027】

バースト位相検出器３０２の制御発振器ＣＯ１は、自走式であり、したがって、その入力は、固定値（ここでは例として「０」として示す）に結び付けられる。バースト位相検出器３０２の制御発振器ＣＯ１の出力は、加算器４０８に結合されている。バースト位相検出器３０２の制御発振器ＣＯ１は、その入力に結び付けられた固定値に基づいて、その出力において固定ＣＯ１位相を生成するように構成されている。

【0028】

加算器は、バースト位相検出器３０２の制御発振器ＣＯ１の出力（例えば、固定ＣＯ１位相）に結合された第１の入力と、バースト位相検出器３０２の位相検出器ＰＤ１の出力（例えば、固定位相誤差）に結合された第２の入力と、を含む。加算器４０８は、ＣＯ１位相と位相誤差とを組み合わせて、その出力において着信データストリームのランタイム位相を生成する。着信データストリームがプリアンブルセグメント及びデータセグメントの両方を含む場合、加算器によって生成されたランタイム位相は、プリアンブルセグメントのランタイム位相であり得る。他の実施形態では、加算器によって生成されるランタイム位相は、データセグメントのランタイム位相であり得る。

【0029】

バースト位相検出器３０２のサンプルセレクタ４０６は、加算器４０８の出力に結合された第１の入力と、着信データストリームを受信するように結合された第２の入力と、信号ストリーム検出器４１０に結合された出力と、を含む。サンプルセレクタ４０６は、着信データストリームのランタイム位相（例えば、組み合わせられたＣＯ１位相及び位相誤差）を使用して着信データストリームをサンプリングして、その出力においてデータストリームサンプルを生成するように構成されている。着信データストリームがプリアンブルセグメント及びデータセグメントの両方を含む場合、データストリームサンプルは、プリアンブルセグメントのサンプルであり得る。場合によっては、データストリームサンプルは、データセグメントのサンプルであり得る。

【0030】

バースト位相検出器３０２の信号ストリーム検出器４１０は、加算器４０８の出力に結合された第１の入力と、サンプルセレクタ４０６の出力に結合された第２の入力と、を含む。信号ストリーム検出器４１０は、着信データストリームのランタイム位相（例えば、組み合わせられたＣＯ１位相及び位相誤差）並びにデータストリームサンプルを使用して、第１の出力においてデータストリーム位相を生成し、第２の出力においてデータストリーム検出信号を生成するように構成されている。データストリーム位相は、着信データストリームの位相である。データストリーム検出信号は、新たな送信機からの着信データの開始を示す。着信データストリームがプリアンブルセグメント及びデータセグメントの両方を含む場合、データストリーム位相はプリアンブルセグメント位相であリ得、データストリーム検出信号はプリアンブルセグメント検出信号であり得る。他の場合には、データストリーム位相は、データセグメント位相であり得る。任意選択的に、プリアンブルセグメントを使用して、データストリーム検出信号をトリガし得る。

【0031】

制御発振器４０４はまた、ユーザ選択可能周波数を有するクロック信号を受信するように構成されており、ユーザ選択可能周波数は、レートがパケットごとに変更されることを可能にし、互いの整数倍に限定されないレートをサポートする。より具体的には、プログラマブルクロック発生器３０８は、異なる周波数を有する複数のクロック信号を受信して、例としてＣＥＮＴＥＲ＿Ｆ１～ＣＥＮＴＥＲ＿ＦＮとして指定される受信機のラインレートを確立するように構成された選択回路４１２を備える。選択回路４１２は、マルチプレクサに提供されるクロック信号のうちの１つを選択するためにレート選択信号を受信するように構成されたマルチプレクサを備え得る。出力４１４において生成された、選択されたクロック信号は、制御発振器ＣＯ１に提供されて、加算器４０８に供給される出力信号の周波数を規定する。すなわち、制御発振器は、選択回路４１２によって出力されたクロック信号の選択された中心周波数に基づいた周波数を有する出力信号を生成する。遅延構成要素４１６はまた、ＰＬＬ４０３の制御発振器ＣＯ２への選択されたクロック信号の結合を遅延させるために使用され得る。遅延構成要素４１６は、遅延データ入力信号がＰＬＬ４０３に提供されるのと同時に、ＰＬＬ４０３によって受信される遅延クロック信号を提供する。

【0032】

遅延構成要素３０６は、上側分岐が位相検出を実行する間に着信データストリームを記憶する。着信データストリームの位相が上側分岐によって検出されると、遅延構成要素は、着信データストリームをＰＬＬ４０３及びデータサンプル検出器４２６に解放する。クロック発生器３０８によって生成されたクロック信号は、ＰＬＬ４０３の制御発振器ＣＯ２に提供されるクロック信号を正確に時間調整するためにクロック信号を保持する。遅延構成要素３０６は、データストリーム位相及びデータストリーム検出信号を生成するための処理時間に基づいた期間にわたってデータ入力信号を記憶するように構成されており、遅延構成要素４１６は、遅延入力データを正確にサンプリングするのに適切な時間に選択されたクロック信号をＰＬＬ４０３に提供するように構成されている。

【0033】

動作中、着信データストリームは受信機４００に入り、上側分岐並びに下側分岐に流入する。上側分岐では、着信データストリームが検出され、着信データストリームの位相が決定される。着信データストリームを検出し、着信データストリームの位相を決定するのにかかる時間が処理時間である。下側分岐において、着信データストリームは、上側分岐が着信データストリームを検出し、その位相を決定するまで、遅延コンポーネント３０６に記憶される。任意選択的に、遅延構成要素は、処理時間に等しい期間にわたってデータストリームを記憶し得る。他の実施形態では、遅延構成要素は、処理時間よりも長い期間にわたってデータストリームを記憶する。

【0034】

バースト位相検出器３０２の信号ストリーム検出器が着信データストリームの位相を検出すると、信号ストリーム検出器は、当該位相をＰＬＬ４０３の制御発振器ＣＯ２に注入し、その結果、ＰＬＬ４０３の制御発振器ＣＯ２によって生成されたＣＯ２位相が着信データストリームの位相と整合される。

【0035】

ＰＬＬ４０３は、位相検出器ＰＤ２ ４２０と、ローパスフィルタＬＰＦ４２２と、制御発振器ＣＯ２ ４２４と、を含む。

【0036】

ＰＬＬ４０３の位相検出器ＰＤ２ ４２０は、遅延の出力（例えば、遅延着信データストリーム）に結合された第１の入力と、ＰＬＬ４０３の制御発振器ＣＯ２の出力に結合された第２の入力と、を含む。ＰＬＬ４０３の位相検出器ＰＤ２ ４２０は、その出力において位相誤差を生成するように構成されている。

【0037】

ローパスフィルタＬＰＦ４２２は、位相検出器ＰＤ２ ４２０の出力に結合された入力と、電圧制御発振器ＶＣＯ２又は数値制御発振器ＮＣＯ２であり得る制御発振器４２４の入力に結合された出力と、を含む。ローパスフィルタＬＰＦ４２２は、位相検出器の出力に関連するローカルノイズを除去するように構成されている。

【0038】

ＰＬＬ４０３の制御発振器ＣＯ２は、ローパスフィルタＬＰＦに結合された第１の入力と、信号ストリーム検出器４１０によって生成されたデータストリーム位相信号に結合された第２の入力と、信号ストリーム検出器４１０によって生成されたデータストリーム検出信号を受信するように結合された第３の入力と、ＰＬＬ４０３の位相検出器ＰＤ２並びにデータサンプルセレクタに結合された出力と、を含む。ＰＬＬ４０３の制御発振器ＣＯ２ ４２４は、ＰＬＬ４０３の位相検出器ＰＤ２の第２の入力及びデータサンプルセレクタに結合されているその出力においてＣＯ２位相を生成する。ＰＬＬ４０３の制御発振器ＣＯ２は、以下でより詳述するように、ローパスフィルタＬＰＦ４２２の出力（例えば、ローカルノイズを除去するためにフィルタリングされた位相誤差）、データストリーム位相、及びデータストリーム検出信号に基づいて、その出力においてＣＯ２位相を生成する。

【0039】

上述したように、上側分岐の信号ストリーム検出器が着信データストリームの位相を検出すると、信号ストリーム検出器は、当該位相をＰＬＬ４０３の制御発振器ＣＯ２に注入し、その結果、ＰＬＬ５０３の制御発振器ＣＯ２によって生成されたＣＯ２位相が着信データストリームの位相と整合される。したがって、ＰＬＬ４０３の位相検出器ＰＤ２が着信データストリームの位相を、ＰＬＬ４０３の制御発振器ＣＯ２によって生成されたＣＯ２位相と比較するときに、最小位相誤差が生成される。この最小位相誤差は、ＰＬＬ４０３の制御発振器ＣＯ２によって受信される前にローカルノイズを除去するローパスフィルタＬＰＦ ４２２に渡される。ローパスフィルタリングされた位相誤差は最小であるので、ＰＬＬ４０３の制御発振器ＣＯ２は、着信データの位相と整合されたＣＯ２位相を生成し続ける。

【0040】

データサンプルセレクタ４２６は、ＰＬＬ４０３が着信データストリームを受信するのと同時に、遅延構成要素３０６の出力から着信データストリームを受信する。データサンプルセレクタはまた、ＰＬＬ４０３の制御発振器ＣＯ２の出力に結合され、制御発振器ＣＯ２によって生成されたＣＯ２位相を使用して、着信データストリームをサンプリングする。ＰＬＬ４０３の制御発振器ＣＯ２によって生成されたＣＯ２位相は、データサンプルセレクタが着信データストリームの受信を開始する時点で着信データストリームの位相と整合されるので、着信データストリームは、データ損失なしで確実にサンプリングされる。

【0041】

図５は、受信機５００及びバーストデータシステム内のそのアプリケーションを示す。受信機５００は、位相ロックループ（ＰＬＬ）５０１と、サンプルセレクタと、を含む。ＰＬＬ５０１は、位相検出器ＰＤ５０２と、ローパスフィルタＬＰＦ５０４と、制御発振器ＣＯ１ ５０６と、を含む。

【0042】

位相検出器ＰＤ５０２は、着信データストリームを受信するように結合された第１の入力と、制御発振器ＣＯ１の出力に結合された第２の入力と、を含む。位相検出器ＰＤ５０２は、その出力において位相誤差を生成するように構成されている。

【0043】

ローパスフィルタＬＰＦ５０４は、位相検出器ＰＤの出力に結合された入力と、制御発振器ＣＯ１ ５０６の入力に結合された出力と、を含む。ローパスフィルタＬＰＦ５０４は、位相検出器ＰＤの出力に関連するローカルノイズ（例えば、位相誤差）を除去するように構成されている。

【0044】

制御発振器ＣＯは、ローパスフィルタＬＰＦに結合された入力と、位相検出器ＰＤ並びにサンプルセレクタに結合された出力と、を含む。制御発振器ＣＯは、その出力においてＣＯ位相を生成する。

【0045】

最初に、着信データストリームは、ＰＬＬ５０１の位相検出器ＰＤ５０２の第１の入力において受信される。制御発振器ＣＯ１は、ＰＬＬ５０１の位相検出器ＰＤの第２の入力において受信されるランダムＣＯ１位相を生成する。位相検出器ＰＤは、着信データストリームの位相を、制御発振器ＣＯによって生成されたＣＯ１位相と比較して、位相誤差を生成する。位相誤差は、制御発振器ＣＯによって受信される前にローカルノイズを除去するローパスフィルタＬＰＦに渡される。制御発振器ＣＯ１は、受信した、ローパスフィルタリングされた位相誤差に基づいて、調整されたＣＯ１位相を生成する。これは、制御発振器ＣＯ１の出力において生成されたＣＯ１位相が着信データストリームの位相と整合されるまで続く。

【0046】

図６は、図４の測定点ＡにおけるＰＬＬの挙動を示す。図６は、異なる位相を有する２つの異なる着信データストリーム（すなわち、パケット１及びパケット２）の挙動を示す。測定点Ａは、位相検出器ＰＤの出力における位相誤差を経時的に示す。図から分かるように、着信データストリームが最初に受信されると、制御発振器ＣＯ１の出力において生成されたＣＯ１位相と着信データストリームの位相との間の不整合のために、位相検出器によって大きな位相誤差が生成される。ＣＯ１位相が調整されるにつれて、位相誤差は、ＣＯ１位相が着信データストリームの位相と整合される（この時点で測定点Ａにおいて誤差は存在しない）まで小さくなる。

【0047】

ＰＬＬ５０１が着信データストリームに対して位相検出を実行している間、着信データストリームは同時にサンプルセレクタによって受信されている。電圧制御発振器ＣＯ１によって生成されたＣＯ１位相はサンプルセレクタに送信されて、着信データストリームをサンプリングし、その出力においてデータストリームサンプルを生成する。ＣＯ１位相は最初は着信データストリームの位相と整合されていないので、サンプルセレクタによる入力データのサンプリングは不確実であり、着信データストリームの多くが失われる。制御発振器ＣＯ１が着信データストリームの位相と整合されるＣＯ１位相を生成するまで、着信データストリームのサンプリングは不確実である。言い換えれば、受信機５００は、正のロッキング時間（すなわち、データストリームサンプリングの開始とデータストリームの位相が検出される時間との間の時間が正である）を有し、したがって、着信データは、位相を検出する際の遅延のために失われる。

【0048】

図７は、図４の受信機４００の挙動を示すグラフである。着信データストリームが上側分岐に流入するとすぐに、その位相がバースト位相検出器３０２の制御発振器ＣＯ１によって生成されたＣＯ１位相と比較されて、図４の測定点Ａにおいて位相誤差が生成される。この位相誤差を図４に示す。上述したように、ＣＯ１位相は固定されているので、位相誤差も同様である。位相誤差は、加算器においてＣＯ１位相と組み合わされて、図４に示すように、加算器の出力において着信データストリームのランタイム位相を生成する。仮定する処理時間は、プリアンブル検出（プローブＣ）に対応する。プローブＤ（ＣＯ２に対するデータの誤差位相）は、直線として示される（すなわち、変化しない）。図７の処理時間は、図４の遅延と一致する。プローブＤは、図７では平坦に見えるが、これは、上側分岐が（処理時間中に）入力データの正しい位相を計算し、それをＣＯ２に注入したためである。この場合、ＣＯ２は、次の着信パケットと同じ位相になるように既に調整されており、ＰＤは誤差を検出しない（すなわち、プローブＤは０に等しい）。

【0049】

上述したように、バースト位相検出器３０２のサンプルセレクタは、着信データのランタイム位相（例えば、組み合わせられたＣＯ１位相及び位相誤差）を使用して着信データストリームをサンプリングして、その出力においてデータストリームサンプルを生成するように構成されている。バースト位相検出器３０２の信号ストリーム検出器は、上記のように、組み合わされたＶＣＯ位相及び位相誤差（すなわち、着信データストリームのランタイム位相）並びにデータストリームサンプルを使用して、第１の出力においてデータストリーム位相を生成し、第２の出力（すなわち、測定点Ｂ）においてデータストリーム検出信号を生成するように構成されている。測定点Ｂにおけるデータストリーム検出信号を図４に示す。着信データストリームがプリアンブルセグメント及びデータセグメントを含む場合、データストリーム検出信号は、データセグメントではなくプリアンブルセグメントが検出されたことを示す信号である。

【0050】

データストリーム位相及びデータストリーム検出信号は、ＰＬＬ４０３の制御発振器ＣＯ２によって生成されたＣＯ２位相を着信データストリームの位相と整合させるＰＬＬ４０３に対する出力である。したがって、着信データストリームが下側分岐の遅延構成要素からＰＬＬ４０３の位相検出器ＰＤ２への出力である場合、測定点ＣにおけるＰＬＬ４０３の位相検出器ＰＤ２の出力によって生成される位相誤差は、図７に示すように最小になる。これは、受信機４００が着信データストリームの位相を検出する時点が、データサンプルセレクタによるデータサンプリングの開始以前に生じるためである。言い換えれば、受信機４００のロッキングは０又は負である。これは、正のロッキング時間が含まれる図４のＰＬＬ４０３の位相検出器によって出力される位相誤差とは対照的である。

【0051】

したがって、図４の受信機４００は、０又は負のロッキング時間で位相検出を実行する能力を有し、したがって、サンプリング中にデータ損失が確実に生じないようにする。加えて、図４の受信機４００は、いかなる速度要件も伴わない標準的な電子機器で実装され得る。位相検出を実行するために高速で動作し、コストのかかるカスタム電子機器を専用化するのではなく、任意の速度で動作する標準電子機器を使用することができる。これによりコストを削減し、受信機４００の柔軟な運用を可能にする。更に、図４の受信機４００は、プリアンブルセグメントを伴う、又は伴わない着信データストリームに対して位相検出を実行するように構成され得る。これは、受信機の柔軟な運用をもたらし、着信データストリームがプリアンブルセグメントを含まない状況における帯域幅消費を低減し得る。プリアンブルセグメントは、特定の長さに制約されず、特定のアプリケーションに依存して調整され得る。

【0052】

図８は、図４のバースト位相検出器３０２の制御発振器ＣＯ１の詳細図を示す。制御発振器ＣＯ１は、レジスタ８０２と、加算器８０４と、を含む。レジスタの入力は加算器の出力に結合され、レジスタの出力は加算器の第１の入力に結合されている。加算器はまた、制御信号を受信するように結合された第２の入力と、中心周波数信号を受信するように結合された第３の入力と、を含む。

【0053】

制御発振器ＣＯ１によって受信される制御信号は、図４に示すものである。図４では、制御発振器ＶＣＯ１によって受信される制御信号は固定値（例えば、０）である。中心周波数信号は図４に図示しておらず、プログラマブルクロック発生器３０８など、受信機を時分割している送信機の動作周波数に基づいて内部で設定される値である。制御発振器ＣＯ１は、中心周波数信号、制御信号、及びレジスタの出力に基づいて、その出力においてＣＯ１位相を生成する。制御発振器ＣＯ１によって生成されたＣＯ１位相は、加算器によって受信されている制御信号が変化するにつれて変化する。しかしながら、図４のバースト位相検出器３０２の制御発振器ＣＯ１は固定値制御信号によって制御されるので、電圧制御発振器ＶＣＯ１の出力において生成されたＣＯ１位相は、中心周波数が変化しない限り、固定されたままである。

【0054】

図９は、図４のＰＬＬ４０３の制御発振器ＣＯ２の詳細図を示す。制御発振器ＣＯ２は、レジスタ９０２と、マルチプレクサ９０４と、加算器９０６と、を含む。レジスタの入力はマルチプレクサ９０４の出力に結合され、レジスタの出力は加算器の第１の入力に結合されている。マルチプレクサ９０４の第１の入力は、バースト位相検出器３０２の信号ストリーム検出器によって生成されたデータストリーム位相信号を受信するように結合され、マルチプレクサ９０４の第２の入力は、加算器の出力に結合され、マルチプレクサ９０４の制御入力は、バースト位相検出器３０２の信号ストリーム検出器によって生成されたデータストリーム検出信号を受信するように結合されている。加算器はまた、制御信号を受信するように結合された第２の入力と、中心周波数信号を受信するように結合された第３の入力と、を含む。

【0055】

制御発振器ＣＯ２によって受信される制御信号は、図４に示されるもの、すなわち、ローパスフィルタＬＰＦの出力（例えば、ノイズをフィルタリングされた位相誤差）である。中心周波数信号は図４に図示しておらず、受信機を時分割している送信機の動作周波数に基づいて内部で設定される値である。バースト位相検出器３０２内の信号ストリーム検出器がデータストリーム検出信号を生成すると、それによって、ＰＬＬ２の制御発振器ＣＯ２のマルチプレクサ９０４にデータストリーム位相を選択させ、したがって、制御発振器ＣＯ２は、着信データストリームの位相と整合されたＣＯ２位相をその出力において生成する。ＰＬＬ４０３の制御発振器ＣＯ２の出力において生成されたＣＯ２位相は、異なるデータストリーム検出信号がＰＬＬ４０３の制御発振器ＣＯ２によって受信されるまで、着信データストリームの位相と整合され続ける。

【0056】

既に上述したように、図４の受信機４００は、バーストデータシステムを処理するための他の技術に対していくつかの利点を有する。図４の受信機４００は、０又は負のロッキング時間で位相検出を実行する能力を有し、したがって、サンプリング中にデータ損失が確実に生じないようにする。加えて、図４の受信機４００は、いかなる速度要件も伴わない標準的な電子機器で実装され得る。位相検出を実行するために高速で動作し、コストのかかるカスタム電子機器を専用化するのではなく、任意の速度で動作する標準電子機器を使用することができる。これによりコストを削減し、受信機の柔軟な運用を可能にする。更に、図４の受信機４００は、プリアンブルセグメントを伴う、又は伴わない着信データストリームに対して位相検出を実行するように構成され得る。これは、受信機の柔軟な運用をもたらし、着信データストリームがプリアンブルセグメントを含まない状況における帯域幅消費を低減し得る。プリアンブルセグメントは、特定の長さに制約されず、特定のアプリケーションに依存して調整され得る。

【0057】

バーストデータシステム用の受信機４００はまた、分数関係をサポートする。バースト位相検出器３０２は、バースト位相検出器３０２に関して上述したように、着信データストリームに対して位相検出を実行する。基準クロック周波数と出力周波数との間の分数関係をサポートするために、クロック回路３０４は、クロック回路３０４を参照して記載したものとは異なる構成及び機能を有する。

【0058】

詳細には、クロック回路３０４の制御発振器（ＣＯ２）は、ローパスフィルタ（ＬＰＦ）及び位相検波器（ＰＤ２）から切断されている。このことは、制御発振器ＣＯ２がクロック回路３０４のローパスフィルタＬＰＦ及び／又は位相検出器ＰＤ２から独立して動作することを可能にし、これにより、制御発振器ＣＯ２が図４に示すクロック回路３０４によってサポートさていない周波数で動作することを可能にする。制御発振器ＣＯ２は、ローパスフィルタＬＰＦから入力を受信せず、位相検出器ＰＤ２に出力を提供しないので、クロック回路３０４内の制御発振器ＣＯ２の構成及び動作は、クロック回路３０４内の制御発振器ＣＯ２の構成及び動作とは異なる。以下の図１０を参照して、クロック回路３０４用の制御発振器ＣＯ２の例を説明する。

【0059】

いくつかの実施形態では、クロック回路３０４は、追加の回路、又はより少ない回路を有し得る。例えば、クロック回路３０４は、半導体基板のより少ない総占有面積を達成するために、制御発振器ＣＯ２のみを含み得る。かかる場合、位相検出器ＰＤ２及びローパスフィルタＬＰＦは、クロック回路３０４とは別個であると見なされ得る。他の実施形態では、クロック回路３０４は、状況に応じてクロック回路３０４のフィードバック経路を有効及び無効にすることを可能にする回路を任意選択的に含み得る。例えば、クロック回路３０４は、クロック回路３０４内の構成要素の相互接続を管理するためのスイッチング回路を含み得る。更に、他の場合には、クロック回路３０４は、位相検出器ＰＤ２及びローパスフィルタＬＰＦに接続された電圧源を有効又は無効にするスイッチング回路を含み得、それによって、電力消費を低減し、構成要素を無効にする。

【0060】

場合によっては、制御発振器ＣＯ２は、非分数モード（図４に示すように位相検出器ＰＤ２及びローパスフィルタＬＰＦを用いる）並びに分数モードをサポートし得る。かかるマルチモードシナリオでは、制御信号は、制御可能発振器の基準周波数と出力周波数との間の分数関係をサポートするモードでの０であり得るか、又は基準周波数と出力周波数との間の整数関係をサポートするモードでのローパスフィルタＬＰＦの出力であり得る。かかる場合、クロック回路３０４の制御発振器ＣＯ２は、ローパスフィルタＬＰＦに選択的に結合するように構成され得る。これは、ローパスフィルタＬＰＦを切断すること、制御入力をプルダウンすること、又はローパスフィルタＬＰＦを無効にすることの様々な順列の間で切り替えることによって達成され得る。ある技法では、エネルギーを節約し、回路内での不要なノイズ及び熱の生成を回避するために、未使用の構成要素（例えば、位相検出器ＰＤ２及びローパスフィルタＬＰＦ）は、分数関係をサポートするモードにあるときに、例えば、それらの入力及び／又は出力をパワーゲーティング、すなわち切断することによって無効にされ得る。他の場合では、制御発振器ＣＯ２は、基準周波数と出力周波数との間の分数関係のみをサポートし得る。かかる場合、制御発振器ＣＯ２はローパスフィルタＬＰＦから完全に切断され得、制御発振器ＣＯ２の動作はローパスフィルタＬＰＦからの出力に依存しない。

【0061】

図１０は、分数関係をサポートする図４のクロック回路３０４の電圧制御発振器ＶＣＯ２を示す。制御発振器ＣＯ２は、レジスタ（レジスタ０）と、マルチプレクサ１００１と、第１の加算器１００２と、を含む。レジスタの入力は、マルチプレクサ１００１からの出力を受信するように結合されており、レジスタの出力は、第１の加算器１００２の第１の入力に入力を提供するように構成されている。マルチプレクサ１００１の第１の入力は、バースト位相検出器３０２の信号ストリーム検出器によって生成されたデータストリーム位相信号を受信するように構成されており、マルチプレクサ１００１の第２の入力は、第１の加算器１００２の出力を受信するように構成されており、マルチプレクサ１００１の制御入力は、バースト位相検出器３０２の信号ストリーム検出器によって生成されたデータストリーム検出信号を受信するように結合されている。第１の加算器１００２はまた、制御信号を受信するように構成された第２の入力と、中心周波数信号を受信するように構成された第３の入力と、を含む。

【0062】

制御信号は、異なる動作モード中に、制御発振器ＣＯ２をローパスフィルタＬＰＦに選択的に接続し、制御発振器ＣＯ２をローパスフィルタＬＰＦから切断するための信号である。前述したように、制御可能発振器の基準周波数と出力周波数との間の分数関係をサポートするモード中、制御発振器ＣＯ２はローパスフィルタＬＰＦから切断される。これにより、制御発振器ＣＯ２がクロック回路３０４内のフィードバックループから切断される。制御発振器ＣＯ２がフィードバックループから切断されていない場合、クロック回路３０４は、制御発振器ＣＯ２の出力からの分数成分又は剰余の調整を試み、クロック回路９０３が分数関係をサポートできないようにする。整数関係をサポートするモード中、制御発振器ＣＯ２は、ローパスフィルタＬＰＦに接続される。場合によっては、制御信号は、別個のモジュール（例えば、回路）から提供され得る。

【0063】

図１０の電圧制御発振器ＣＯ２は、シグマ－デルタ回路１００３及び第２の加算器１００４を含む追加回路が設けられていることを除いて、図７を参照して説明したものと同様である。追加回路は、図１０の制御発振器ＣＯ２が、出力周波数と基準周波数との間の分数関係をサポートすることを可能にする。

【0064】

シグマ－デルタ回路１００３は、加算器１００６（例えば、第３の加算器）と、モジュラス回路１００８と、レジスタ（レジスタ１）と、比較器１００５と、を備える。加算器１００６は、剰余を受信するように構成された第１の入力と、レジスタ１の出力を受信するように構成された第２の入力と、を有する。モジュラス回路１００８は、加算器１００６からの出力を受信するように構成された第１の入力と、序数を受信するように構成された第２の入力と、を有する。レジスタ１の入力及び比較器１００５の入力は、モジュラス回路１００８の出力を受信するように構成されている。比較器１００５は、剰余を受信するように構成され得、剰余を記憶するためのメモリ（例えば、記憶構成要素）を有し得る。他の場合には、比較器１００５は、剰余を受信するように結合された入力を有し得る。いくつかの実施形態では、レジスタ０はｎビットレジスタであり、レジスタ１はｍビットレジスタである。

【0065】

図４を参照して記載した実施形態では、中心周波数は整数値であり、当該整数値は個々のデータストリームの持続時間にわたって同じままである。一方、図１０のシグマ－デルタ回路１００３は、中心周波数を１又は０だけ変調することができる。本質的に、シグマ－デルタ回路１００３は、周波数関係の分数成分を提供する。ここで、中心周波数＝Ｆｏｕｔ／Ｆｒｅｆｃｌｋであり、ユークリッド除法アルゴリズムによると、中心周波数＝Ｆｏｕｔ／Ｆｒｅｆｃｌｋ＝商＋剰余／除数で表すことができる。式中、商は式の整数部分に等しい。

【0066】

動作において、シグマ－デルタ回路１００３は、０又は１を出力する。シグマ－デルタ回路１００３は、モジュラス回路１００８の出力が、比較器１００５によって決定されるように剰余未満であるときはいつでも「１」を出力し、モジュラス回路１００８の出力が、比較器１００５によって決定されるように剰余以上であるときはいつでも「０」を出力する。例えば、除数が３１に等しく、剰余が７に等しい場合、シグマ－デルタ回路１００３は４又は５サイクルごとに１回１を出力する。

【0067】

第１のサイクルでは、レジスタ１は０に設定され、第３の加算器１００６は、（１）剰余の７、及び（２）レジスタ１の出力（この例では０）を受信する。第３の加算器１００６は、加算７＋０＝７を行い、この結果である「７」をモジュラス回路１００８に出力する。３１での７のモジュラスは７である。モジュラス回路１００８の出力（「７」）は、レジスタ１に送信されて記憶され、また、比較器１００５に送信される。比較器１００５は、この７を剰余の７と比較し、モジュラス回路１００８の出力（この例では「７」）が剰余の７以上であると判定する。したがって、シグマ－デルタ回路１００３の比較器１００５によって０が出力される。

【0068】

次のサイクルにおいて、剰余は７のままであるが、レジスタ１の出力は７となる。第３の加算器１００６は、加算７＋７＝１４を行い、この結果をモジュラス回路１００８に出力する。除数３１での１４のモジュラスは１４である。モジュラス回路１００８の出力（「１４」）は、レジスタ１に送信されて記憶され、また、比較器１００５に送信される。比較器１００５は、１４を剰余の７と比較し、１４が剰余の７以上であると判定する。したがって、シグマ－デルタ回路１００３の比較器１００５は０を出力する。

【0069】

次のサイクルにおいて、剰余は７のままであるが、レジスタ１の出力は１４となる。第３の加算器１００６は、加算７＋１４＝２１を行い、この結果をモジュラス回路１００８に出力する。除数３１での２１のモジュラスは２１である。このモジュラス回路１００８の出力（「２１」）は、レジスタ１に送信されて記憶され、また、比較器１００５に送信される。比較器１００５は、２１を剰余の７と比較し、２１が剰余の７以上であると判定する。したがって、シグマ－デルタ回路１００３の比較器１００５は０を出力する。

【0070】

次のサイクルにおいて、剰余は７のままであるが、レジスタ１の出力は２１となる。第３の加算器１００６は、加算７＋２１＝２８を行い、この結果をモジュラス回路１００８に出力する。除数３１での２８のモジュラスは２８である。このモジュラス回路１００８の出力（「２８」）は、レジスタ１に送信されて記憶され、また、比較器１００５に送信される。比較器１００５は、２８を剰余の７と比較し、２８が剰余の７以上であると判定する。したがって、シグマ－デルタ回路１００３の比較器１００５は０を出力する。

【0071】

次のサイクルにおいて、剰余は７のままであるが、レジスタ１の出力は２８となる。第３の加算器１００６は、加算７＋２８＝３５を行い、この結果をモジュラス回路１００８に出力する。除数３１での３５のモジュラスは４である。このモジュラス回路１００８の出力（「４」）は、レジスタ１に送信されて記憶され、また、比較器１００５に送信される。比較器１００５は、４を剰余の７と比較し、４が剰余の７未満であると判定する。したがって、シグマ－デルタ回路１００３の比較器１００５は１を出力する。

【0072】

次のサイクルにおいて、剰余は７のままであるが、レジスタ１の出力は４となる。第３の加算器１００６は、加算７＋４＝１１を行う。第３の加算器１００６は、この結果をモジュラス回路１００８に出力する。３１での１１のモジュラスは１１である。モジュラス回路１００８の出力（「１１」）は、レジスタ１に送信されて記憶され、また、比較器１００５に送信される。比較器１００５は、１１を剰余の７と比較し、１１が剰余の７以上であると判定する。したがって、シグマ－デルタ回路１００３の比較器１００５によって再び０が出力される。上記の処理サイクルを通して、データストリームは同じままであることに留意されたい。

【0073】

上記の例に示すように、シグマ－デルタ回路１００３は、第２の加算器１００４において商と組み合わされると、中心周波数に対して規則的な調整を提供する。具体的には、シグマ－デルタ回路１００３の出力は、加算器１００４において商に加算される。次いでこの値は、１００２に入力される中心周波数の値となる。実際には、シグマ－デルタ回路１００３の出力は、データを捕捉するために使用されるサンプリング周波数に対して周期的又はほぼ周期的な増加をもたらす。このようにして、中心周波数は、サンプリング周波数におけるドリフトに対する継続的な補正を提供するように調整され、それによって、基準周波数と出力周波数との間の分数関係をサポートする。上記の例に従い、商の例として「１００」を使用して、比較器の出力を商に加算すると、以下の中心周波数出力（出力周波数）が得られる。

【0074】

【表1】

【0075】

図４に示す回路の動作と同様に、図４及び図１０の中心周波数は、受信機を時分割している送信機の動作周波数に基づいて設定される。バースト位相検出器３０２内の信号ストリーム検出器がデータストリーム検出信号を生成すると、クロック回路９０３内の制御発振器ＣＯ２のマルチプレクサ１００１にデータストリーム位相を選択させる。したがって、制御発振器ＣＯ２は、着信データストリームの位相と整合されたＣＯ２位相をその出力において生成する。しかしながら、クロック回路３０４の制御発振器ＣＯ２の出力において生成されたＣＯ２位相は、着信データストリームの位相に対してドリフトし得る。したがって、シグマ－デルタ回路１００３は、着信データストリームの位相に関して規則的な補正を提供し、その結果、ドリフトは低減得るか、又は除去され得る。

【0076】

上記の実施形態に示すように、クロック回路３０４は、基準クロック周波数と出力周波数（例えば、中心周波数）との間の分数関係に基づいて動作するように構成されている。場合によっては、出力周波数は、データストリーム周波数と同じである。また、基準クロック周波数及びサンプル周波数は、整数関係（例えば、１の比率）を有し得る。したがって、基準クロック周波数と出力周波数との間の分数関係をサポートするようにクロック回路３０４を構成することによって、クロック回路３０４はまた、サンプル周波数とデータストリームの周波数との間の分数関係をサポートする。

【0077】

図１１は、バーストデータシステムを使用したデータストリームサンプリングの方法を示す。本方法は、入力としてデータストリームを受信すること（項目１１０１）を含む。次いで、本方法は、第１のサブ方法１１１１及び第２のサブ方法１１１２に進む。第１のサブ方法１１１１内の項目は、図４及び図１０を参照して記載したバーストデータシステムの上側分岐に対応する。第２のサブ方法１１１２内の項目は、図４及び図１０を参照して記載したバーストデータシステムの下側分岐に対応する。第１のサブ方法１１１１は、少なくとも第１のＶＣＯ位相を使用して、データストリーム位相及びデータストリーム検出信号を生成すること（項目１１０３）と、第２のＶＣＯ位相を生成すること（項目１１０５）と、第２のＶＣＯ位相をデータサンプルセレクタに送信すること（項目１１０７）と、を含む。第２のサブ方法１１１２は、データストリームがデータサンプルセレクタに送信される（項目１１０８）前に、データサンプルセレクタに供給されるデータストリームを少なくとも遅延させること（項目１１０４）を含む。最後に、データストリームは、第２のＶＣＯ位相を使用してデータサンプルセレクタにおいてサンプリングされる（項目１１０９）。

【0078】

項目１１０１において、データストリームは、図４及び図１０に示すようなバーストデータシステムにおいて受信される。更に、データストリームは、第１のサブ方法１１１１及び第２のサブ方法１１１２に送られる。様々なタイプのデータストリームが受信され得るが、本説明はバーストデータストリームを受信することに限定される。いくつかの実施形態では、データストリームは、正確かつ信頼性の高いサンプリングのために出力周波数と基準周波数との間の分数関係を必要とするバーストデータストリームであり得る。

【0079】

第１のサブ方法１１１１では、項目１１０３において、データストリーム位相及びデータストリーム検出信号が生成される。これは、例として、図９に示すように、位相検出器ＰＤ１、第１の電圧制御発振器ＶＣＯ１、位相検出器ＰＤ１及び第１の電圧制御発振器ＶＣＯ１の出力を受信するように構成されている加算器、サンプルセレクタ、並びに検出器を用いることによって実行され得る。

【0080】

次に、項目１１０５において、電圧制御発振器ＶＣＯ２を使用して第２のＶＣＯ位相が生成され、第２のＶＣＯ位相は、図４及び図１０を参照して図示し、説明したように、基準クロックと出力周波数との間の分数関係をサポートするクロック回路を使用して生成される。項目１１０５の詳細は、図４及び図１０を参照して記載しているので、ここでは繰り返さない。

【0081】

項目１１０７において、第２のＶＣＯ位相は、データサンプルセレクタ（図４を参照して記載したデータサンプルセレクタなど）に送信される。

【0082】

第２のＶＣＯ位相を生成するために第１のサブ方法１１１１が実行されているのと同時に、入力とデータサンプルセレクタとの間でデータストリームを遅延させるために第２のサブ方法１１１２が実行されている。

【0083】

項目１１０４において、図４を参照して記載した遅延コンポーネントなど遅延コンポーネントが使用されて、データストリームを遅延させる。いくつかの実施形態では、遅延コンポーネントは、第１のサブ方法１１１１が少なくとも項目１１０３及び１１０５を実行するのに必要な時間にわたってデータストリームを遅延させる。他の実施形態では、この時間は、第１のサブ方法１１１１に必要とされる時間以上であってよいか、又は第１のサブ方法１１１１に必要とされる時間に何らかの所定の時間（例えば、最小閾値）を加えたものに等しくてよい。

【0084】

項目１１０８において、データストリームは、図４を参照して記載したデータサンプルセレクタに送信される。

【0085】

項目１１０９において、データサンプルセレクタは、第２のＶＣＯ位相及びデータストリームを受信し、データストリームを正確かつ確実にサンプリングする。

【0086】

図１２は、データストリームを処理する方法を示すフローチャートを示す。データストリームを処理する方法を図１２に記載する。本方法は、例えば図３及び図４の実装形態、又はデータストリームを処理するための他の適切な回路に従って実施され得る。一実装形態によると、バースト位相検出器３０２などバースト位相検出器は、ブロック１２０２においてデータ入力信号を受信するように構成されている。ブロック１２０４において、クロック回路３０４などクロック回路がバースト位相検出器に結合され、クロック回路は、遅延データ入力信号を受信し、位相信号及び検出信号を受信するように構成されている。ブロック１２０６において、プログラマブルクロック発生器３０８などプログラマブルクロック発生器は、複数のクロック信号及び選択信号を受信するように構成されている。ブロック１２０８において、複数のクロック信号のうちの選択されたクロック信号がプログラマブルクロック発生器によって生成される。ブロック１２１０において、選択されたクロック信号がバースト位相検出器及びクロック回路に提供される。

【0087】

いくつかの実装形態によると、バースト位相検出器を構成することは、出力において位相信号を提供するように制御発振器を構成することと、位相検出器を、データ入力信号を受信するための第１の入力及び制御発振器の出力に結合された第２の入力と結合することであって、位相検出器は、その出力において位相誤差を提供するように構成されている、ことと、を含み得る。

【0088】

バースト位相検出器を構成することは、サンプルセレクタを、位相信号と位相誤差との合計を受信するための第１の入力及びデータストリームを受信するために結合された第２の入力と結合することであって、サンプルセレクタは、その出力においてデータストリームサンプルを提供するように構成されている、ことと、データストリーム検出器を、ＶＣＯ位相と位相誤差との合計を受信するための第１の入力及びサンプルセレクタの出力に結合された第２の入力と結合することであって、データストリーム検出器は、データストリーム位相及びデータストリーム検出信号を生成するように構成されている、ことと、を更に含み得る。

【0089】

本方法は、遅延構成要素をプログラマブルクロック発生器に結合することであって、遅延構成要素は、データ入力信号を受信し、遅延データ入力信号を生成するように適合される、ことと、第２の遅延構成要素をプログラマブルクロック発生器に結合することであって、第２の遅延要素は、データ入力信号を受信し、遅延データ入力信号を生成するように適合される、ことと、を更に含み得る。

【0090】

いくつかの実装形態によると、遅延構成要素は、データストリーム位相及びデータストリーム検出信号を生成するための処理時間以上の期間にわたってデータストリームを記憶するように構成され得る。クロック回路は、遅延データ入力信号を受信するように結合された位相検出器を備え得る。クロック回路は、位相検出器の出力を受信するように結合された制御発振器を備え得る。プログラマブルクロック発生器は、複数のクロック信号を受信するように結合された選択回路を備え得、選択回路は、選択信号に応答して複数のクロック信号のうちの１つのクロック信号を選択するように構成されている。プログラマブルクロック発生器は、選択回路の出力に結合された遅延要素を備え得る。

【0091】

本明細書で使用される場合、「出力」という用語は、出力信号又は構成要素の物理的出力（例えば、ポート、ノード、接続など）を指すことがある。同様に、「入力」という用語は、入力信号又は構成要素の物理的入力（例えば、ポート、ノード、接続など）を指すことがある。また、「第１の出力」及び「第２の出力」は、別個の物理的出力を指すこともあれば、第１及び第２の出力信号を出力するために構成されている、又は出力することができる、単一の物理的出力を指すことがある。同様に、「第１の入力」及び「第２の入力」は、別個の物理的入力を指すこともあれば、第１及び第２の入力信号を受信するために構成されている、又は受信することができる単一の物理的入力を指すこともある。

【0092】

記載の技術は、以下の非限定的な実施例のうちの１つ以上で表現され得る。更なる例を以下に開示し、特許請求の範囲において表現する。

【0093】

実施例１．データストリームを処理するための回路であって、
データ入力信号を受信するように構成されたバースト位相検出器と、
バースト位相検出器に結合されたクロック回路であって、クロック回路は、遅延データ入力信号を受信し、データストリーム位相信号及びデータストリーム検出信号を受信するように構成されている、クロック回路と、
複数のクロック信号を受信するように構成されたプログラマブルクロック発生器と、を備え、
複数のクロック信号のうちの選択されたクロック信号が、プログラマブルクロック発生器によって生成され、バースト位相検出器及びクロック回路に提供される、回路。

【0094】

実施例２．バースト位相検出器は、
出力において位相信号を提供するように構成された制御発振器と、
データ入力信号を受信するように結合された第１の入力と、制御発振器の出力に結合された第２の入力と、を有する位相検出器であって、位相検出器は、その出力において位相誤差を提供するように構成されている、位相検出器と、を備える、実施例１に記載の回路。

【0095】

実施例３．バースト位相検出器は、
位相信号と位相誤差との合計を受信するように結合された第１の入力と、データ入力信号を受信するように結合された第２の入力と、を有するサンプルセレクタであって、サンプルセレクタは、その出力においてデータストリームサンプルを提供するように構成されている、サンプルセレクタと、
位相信号と位相誤差との合計を受信するように結合された第１の入力と、サンプルセレクタの出力に結合された第２の入力と、を有する信号ストリーム検出器であって、信号ストリーム検出器は、データストリーム位相信号及びデータストリーム検出信号を生成するように構成されている、信号ストリーム検出器と、を備える、実施例２に記載の回路。

【0096】

実施例４．プログラマブルクロック発生器に結合され、データ入力信号を受信し、遅延データ入力信号を生成するように適合された遅延構成要素を更に備える、実施例１に記載の回路。

【0097】

実施例５．遅延構成要素は、データストリーム位相信号及びデータストリーム検出信号を生成するための処理時間に基づいた期間にわたってデータ入力信号を記憶するように構成されている、実施例４に記載の回路。

【0098】

実施例６．クロック回路は、遅延データ入力信号を受信するように結合された位相検出器と、位相検出器の出力を受信するように結合された制御発振器と、を備える、実施例５に記載の回路。

【0099】

実施例７．クロック回路は、基準周波数と出力周波数との間の分数関係に基づいて動作するように構成されている、実施例６に記載の回路。

【0100】

実施例８．クロック回路はシグマ－デルタ回路を備え、シグマ－デルタ回路の出力が制御発振器の出力の分数部分を表す、実施例７に記載の回路。

【0101】

実施例９．プログラマブルクロック発生器は、複数のクロック信号を受信するように結合された選択回路を備え、選択回路は、選択信号に応答して複数のクロック信号のうちの１つのクロック信号を選択するように構成されている、実施例１に記載の回路。

【0102】

実施例１０．プログラマブルクロック発生器は、選択回路の出力に結合された遅延要素を備える、実施例９に記載の回路。

【0103】

実施例１１．データストリームを処理する方法であって、方法は、
データ入力信号を受信するようにバースト位相検出器を構成することと、
クロック回路をバースト位相検出器に結合することであって、クロック回路は、遅延データ入力信号を受信し、データストリーム位相信号及びデータストリーム検出信号を受信するように構成されている、ことと、
複数のクロック信号を受信するようにプログラマブルクロック発生器を構成することと、を含み、
複数のクロック信号のうちの選択されたクロック信号が、プログラマブルクロック発生器によって生成され、バースト位相検出器及びクロック回路に提供される、方法。

【0104】

実施例１２．バースト位相検出器を構成することは、
出力において位相信号を提供するように制御発振器を構成することと、
位相検出器を、データ入力信号を受信するための第１の入力及び制御発振器の出力への第２の入力と結合することであって、位相検出器は、その出力において位相誤差を提供するように構成されている、ことと、を含む、実施例１１に記載の方法。

【0105】

実施例１３．バースト位相検出器を構成することは、
サンプルセレクタを、位相信号と位相誤差との合計を受信するための第１の入力及びデータ入力信号を受信するように結合された第２の入力と結合することであって、サンプルセレクタは、その出力においてデータストリームサンプルを提供するように構成されている、ことと、
信号ストリーム検出器を、位相信号と位相誤差との合計を受信するための第１の入力及びサンプルセレクタの出力を受信するための第２の入力と結合することであって、信号ストリーム検出器は、データストリーム位相信号及びデータストリーム検出信号を生成するように構成されている、ことと、を含む、実施例１２に記載の方法。

【0106】

実施例１４．遅延構成要素をプログラマブルクロック発生器に結合することを更に含み、遅延構成要素は、データ入力信号を受信し、遅延データ入力信号を生成するように適合される、実施例１１に記載の方法。

【0107】

実施例１５．遅延構成要素は、データストリーム位相信号及びデータストリーム検出信号を生成するための処理時間に基づいた期間にわたってデータ入力信号を記憶するように構成されている、実施例１４に記載の方法。

【0108】

実施例１６．クロック回路は、遅延データ入力信号を受信するように結合された位相検出器と、位相検出器の出力を受信するように結合された制御発振器と、を備える、実施例１５に記載の方法。

【0109】

実施例１７．クロック回路は、基準周波数と出力周波数との間の分数関係に基づいて動作するように構成されている、実施例１６に記載の方法。

【0110】

実施例１８．クロック回路はシグマ－デルタ回路を備え、シグマ－デルタ回路の出力が制御発振器の出力の分数部分を表す、実施例１７に記載の方法。

【0111】

実施例１９．プログラマブルクロック発生器は、複数のクロック信号を受信するように結合された選択回路を備え、選択回路は、選択信号に応答して複数のクロック信号のうちの１つのクロック信号を選択するように構成されている、実施例１１に記載の方法。

【0112】

実施例２０．プログラマブルクロック発生器は、選択回路の出力に結合された遅延要素を備える、実施例１９に記載の方法。

【0113】

特定の実施形態を示し、説明してきたが、それらは特許請求の範囲に記載の発明を限定することを意図するものではないことを理解されたい。当業者には、特許請求の範囲に記載の発明から逸脱することなく、様々な変更及び修正がなされ得ることは明らかであろう。したがって、本明細書及び図面は、限定的な意味ではなく例示的な意味で考えられるべきである。特許請求の範囲に記載の発明は、修正形態及び代替形態を包含することが意図されている。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【国際調査報告】