特表 2024-500334 広いビット幅の非同期アプリケーション向けの、効率的なＭｕｌｌｅｒのＣ素子の実施態様

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-01-09

(54)【発明の名称】広いビット幅の非同期アプリケーション向けの、効率的なＭｕｌｌｅｒのＣ素子の実施態様

(51)【国際特許分類】

   H03K 19/017 20060101AFI20231226BHJP

   H03K 19/0185 20060101ALI20231226BHJP

   H03K 19/23 20060101ALI20231226BHJP

【ＦＩ】

H03K19/017

H03K19/0185

H03K19/23

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2023534632

(86)(22)【出願日】2021-12-07

(85)【翻訳文提出日】2023-07-25

(86)【国際出願番号】 US2021062197

(87)【国際公開番号】W WO2022125542

(87)【国際公開日】2022-06-16

(31)【優先権主張番号】63/122,073

(32)【優先日】2020-12-07

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】513182776

【氏名又は名称】ユニバーシティ・オブ・シンシナティ

(74)【代理人】

【識別番号】100118902

【弁理士】

【氏名又は名称】山本 修

(74)【代理人】

【識別番号】100106208

【弁理士】

【氏名又は名称】宮前 徹

(74)【代理人】

【識別番号】100196508

【弁理士】

【氏名又は名称】松尾 淳一

(72)【発明者】

【氏名】エマート，ジョン・マーティン

【テーマコード（参考）】

5J042

5J056

【Ｆターム（参考）】

5J042CA07

5J042CA08

5J042CA09

5J042CA27

5J056BB02

5J056BB32

5J056DD13

5J056DD28

5J056DD29

(57)【要約】

システムは、ｎＭＯＳ能動抵抗器、ｎＭＯＳトランジスタ、ｐＭＯＳ能動抵抗器、およびｐＭＯＳトランジスタを備え、ｎＭＯＳトランジスタの一部とｐＭＯＳトランジスタの一部とがそれぞれ、並列ＯＲ構成に従って互いに結合され、ｎＭＯＳ能動抵抗器のソース端子が、ｎＭＯＳトランジスタのそれぞれのドレイン端子に結合され、ｐＭＯＳ能動抵抗器のソース端子が、ｐＭＯＳトランジスタのそれぞれのドレイン端子に結合されている。トランジスタレベル遅延ベースの回路は、ｐＭＯＳトランジスタのうちの少なくとも１つに結合された、ｎＭＯＳトランジスタのうちの１つを備える、書込み部分的回路構成要素であって、書込み部分的回路が逆論理信号によって制御される、書込み部分的回路構成要素と、ｐＭＯＳトランジスタの追加部分に結合された、複数のｎＭＯＳトランジスタの追加部分を備える、ゲート構成要素であって、ゲート構成要素が、半静的交差結合インバータ回路に相当する、ゲート構成要素とをさらに備える。

【特許請求の範囲】

【請求項1】

広い入力ビット幅を有するヌルコンベンション論理ベースのアプリケーション向けシステムであって、
ｎＭＯＳ能動抵抗器、複数のｎＭＯＳトランジスタ、ｐＭＯＳ能動抵抗器、および複数のｐＭＯＳトランジスタを備える、２トランジスタレベル遅延ベースの回路であり、
前記複数のｎＭＯＳトランジスタの少なくとも一部が、並列ＯＲ構成に従って結合され、前記複数のｐＭＯＳトランジスタの少なくとも一部が、前記並列ＯＲ構成に従って結合され、
前記ｎＭＯＳ能動抵抗器のソース端子が、前記複数のｎＭＯＳトランジスタのそれぞれのドレイン端子に結合され、
前記ｐＭＯＳ能動抵抗器のソース端子が、前記複数のｐＭＯＳトランジスタのそれぞれのドレイン端子に結合された、
２トランジスタレベル遅延ベースの回路と、
前記複数のｐＭＯＳトランジスタのうちの少なくとも１つに結合された、前記複数のｎＭＯＳトランジスタのうちの少なくとも１つを備える、書込み部分的回路構成要素であり、前記書込み部分的回路が、逆論理信号によって制御される、書込み部分的回路構成要素と、
前記複数のｐＭＯＳトランジスタの追加部分に結合された、前記複数のｎＭＯＳトランジスタの追加部分を備える、ゲート構成要素であり、前記ゲート構成要素が、半静的交差結合インバータ回路に相当する、ゲート構成要素と
を具備する、システム。

【請求項2】

前記２トランジスタレベル遅延ベースの回路が、ＭｕｌｌｅｒのＣ素子ベースの電磁両立性回路である、請求項１に記載のシステム。

【請求項3】

前記書込み部分的回路が、修正されたｔゲートに基づく、請求項１に記載のシステム。

【請求項4】

前記複数のｎＭＯＳトランジスタの前記それぞれのドレイン端子に結合されている、前記ｎＭＯＳ能動抵抗器の前記ソース端子、および前記複数のｐＭＯＳトランジスタの前記それぞれのドレイン端子に結合されている、前記ｐＭＯＳ能動抵抗器の前記ソース端子は、前記２トランジスタレベル遅延ベースの回路に関連付けられた入力が、前記２トランジスタレベル遅延ベースの回路に関連付けられた前記入力が異なる値１に関連付けられているときの、ゼロに等しい値に関連付けられるときに、前記２トランジスタレベル遅延ベースの回路のドレイン電圧から、前記２トランジスタレベル遅延ベースの回路のソース電圧への経路を阻止する、請求項１に記載のシステム。

【請求項5】

前記ゲート構成要素が、前記複数のｐＭＯＳトランジスタの前記追加部分に結合された、前記複数のｎＭＯＳトランジスタの前記追加部分に接続された、前記複数のｎＭＯＳトランジスタのうちの追加のｎＭＯＳトランジスタをさらに備える、請求項１に記載のシステム。

【請求項6】

前記追加のｎＭＯＳトランジスタをさらに備える前記ゲート構成要素が、センスアンプ回路に相当する、請求項５に記載のシステム。

【請求項7】

前記センスアンプ回路が、デジタルヒステリシスを実行する、請求項６に記載のシステム。

【請求項8】

前記デジタルヒステリシスを前記実行することが、複数の入力が第１の値から第２の値にリセットされるまで、前記２トランジスタレベル遅延ベースの回路の出力値を維持することを可能にする、請求項７に記載のシステム。

【請求項9】

前記第１の値が１に相当し、前記第２の値が０に相当する、請求項８に記載のシステム。

【請求項10】

前記２トランジスタレベル遅延ベースの回路が、入力ビット幅とは無関係な固定遅延値を有する、請求項１に記載のシステム。

【請求項11】

前記センスアンプ回路が、前記書込み部分的回路構成要素の負荷を軽減する、請求項７に記載のシステム。

【請求項12】

広い入力ビット幅を有するヌルコンベンション論理ベースのアプリケーション向けシステムであって、
ｎＭＯＳ能動抵抗器、複数のｎＭＯＳトランジスタ、ｐＭＯＳ能動抵抗器、および複数のｐＭＯＳトランジスタを備える、２トランジスタレベル遅延ベースの回路であり、前記２トランジスタレベル遅延ベースの回路が、入力ビット幅とは無関係な固定遅延値を有し、
前記複数のｎＭＯＳトランジスタの少なくとも一部が、並列ＯＲ構成に従って結合され、前記複数のｐＭＯＳトランジスタの少なくとも一部が、前記並列ＯＲ構成に従って結合され、
前記ｎＭＯＳ能動抵抗器のソース端子が、前記複数のｎＭＯＳトランジスタのそれぞれのドレイン端子に結合され、
前記ｐＭＯＳ能動抵抗器のソース端子が、前記複数のｐＭＯＳトランジスタのそれぞれのドレイン端子に結合された、
２トランジスタレベル遅延ベースの回路と、
前記複数のｐＭＯＳトランジスタのうちの少なくとも１つに結合された、前記複数のｎＭＯＳトランジスタのうちの少なくとも１つを備える、書込み部分的回路構成要素であり、前記書込み部分的回路が、逆論理信号によって制御される、書込み部分的回路構成要素と、
前記複数のｐＭＯＳトランジスタの追加部分に結合された、前記複数のｎＭＯＳトランジスタの追加部分を備える、ゲート構成要素であり、前記ゲート構成要素が、半静的交差結合インバータ回路に相当する、ゲート構成要素と
を具備する、システム。

【請求項13】

前記２トランジスタレベル遅延ベースの回路が、ＭｕｌｌｅｒのＣ素子ベースの電磁両立性回路である、請求項１２に記載のシステム。

【請求項14】

前記書込み部分的回路が、修正されたｔゲートに基づく、請求項１２に記載のシステム。

【請求項15】

前記複数のｎＭＯＳトランジスタの前記それぞれのドレイン端子に結合されている、前記ｎＭＯＳ能動抵抗器の前記ソース端子、および前記複数のｐＭＯＳトランジスタの前記それぞれのドレイン端子に結合されている、前記ｐＭＯＳ能動抵抗器の前記ソース端子は、前記２トランジスタレベル遅延ベースの回路に関連付けられた入力が、前記２トランジスタレベル遅延ベースの回路に関連付けられた前記入力が異なる値１に関連付けられているときの、ゼロに等しい値に関連付けられるときに、前記２トランジスタレベル遅延ベースの回路のドレイン電圧から、前記２トランジスタレベル遅延ベースの回路のソース電圧への経路を阻止する、請求項１２に記載のシステム。

【請求項16】

前記ゲート構成要素が、前記複数のｐＭＯＳトランジスタの前記追加部分に結合された、前記複数のｎＭＯＳトランジスタの前記追加部分に接続された、前記複数のｎＭＯＳトランジスタのうちの追加のｎＭＯＳトランジスタをさらに備える、請求項１２に記載のシステム。

【請求項17】

前記追加のｎＭＯＳトランジスタをさらに備える前記ゲート構成要素が、センスアンプ回路に相当する、請求項１６に記載のシステム。

【請求項18】

前記センスアンプ回路が、デジタルヒステリシスを実行する、請求項１７に記載のシステム。

【請求項19】

前記デジタルヒステリシスを前記実行することが、複数の入力が第１の値から第２の値にリセットされるまで、前記２トランジスタレベル遅延ベースの回路の出力値を維持することを可能にする、請求項１８に記載のシステム。

【請求項20】

前記センスアンプ回路が、前記書込み部分的回路構成要素の負荷を軽減する、請求項１７に記載のシステム。

【発明の詳細な説明】

【技術分野】

【0001】

関連出願の相互参照
[0001]本出願は、２０２０年１２月７日に出願された米国特許出願第６３／１２２，０７３号の優先権を主張し、その全開示が、参照により本明細書に組み込まれる。

【0002】

[0002]本明細書で説明される実施形態は、概ね、デジタル非同期アプリケーションに好適なシステムに関し、より詳細には、広い入力ビット幅を有するヌルコンベンション論理ベースのアプリケーションなど、ＭｕｌｌｅｒのＣ素子を備えるシステムに関する。
連邦政府による資金提供を受けた研究開発の記載
[0003]本発明は、アメリカ国立科学財団から授与されたＣＮＳ－１９１６７２２の下で、政府の支援を受けてなされた。政府は、本発明に、一定の権利を有する。

【背景技術】

【0003】

[0004]同期式回路またはクロック駆動される集積回路は、サイドチャネル攻撃（ＳＣＡ：ｓｉｄｅ ｃｈａｎｎｅｌ ａｔｔａｃｋ）の影響を受けやすい。たとえば、トロイの木馬回路は、同期式回路の動作を危険に曝し、機密情報の盗難を容易にするために、信頼できないファウンドリの一部として、および、たとえば電磁放射、温度変動、動作特性などの様々なアプリケーションの一部として、または製造プロセスの一部として組み込まれる可能性がある。同期式回路の設計および製造プロセスの一部として組み込まれ、たとえば、クロック駆動される集積回路の動作中、クロックエッジの立ち上がりまたは立ち下がりでの熱スパイクまたは温度上昇の際に、同期式回路から、情報を危険に曝して抽出する、秘密鍵を解読するなどの、余計なハードウェア。トロイの木馬回路は、クロックエッジの立ち上がりおよび立ち下がりの際の、電力および放散される熱を取り込み、機密情報を解読することができる。ＳＣＡに対処し、克服する技法は、速度非依存回路（ｓｐｅｅｄ ｉｎｄｅｐｅｎｄｅｎｔ ｃｉｒｃｕｉｔ）および遅延非依存回路（ｄｅｌａｙ ｉｎｄｅｐｅｎｄｅｎｔ ｃｉｒｃｕｉｔ）など、クロックのない非同期式デジタル設計の使用を含み得る。しかし、これらの回路にはそれぞれ、制約がある。これらの回路は、具体的には、クロックを完全に削除できず、スペース効率が悪い。

【発明の概要】

【発明が解決しようとする課題】

【0004】

[0005]したがって、コンパクトに設計され、上記で説明されたような様々なトロイの木馬回路の悪影響に対処し、克服するよう構成された、非同期ヌルコンベンション論理ベースのシステムに対するニーズが存在する。

【課題を解決するための手段】

【0005】

[0006]１つの実施形態では、高速スイッチングおよび広い入力ビット幅を有することによる恩恵をもたらす、ヌルコンベンション論理（ＮＣＬ：ｎｕｌｌ ｃｏｎｖｅｎｔｉｏｎ ｌｏｇｉｃ）ベースのアプリケーションに好適なシステムが提供される。このシステムは、ｎＭＯＳ能動抵抗器、複数のｎＭＯＳトランジスタ、ｐＭＯＳ能動抵抗器、および複数のｐＭＯＳトランジスタを備える、２トランジスタレベル遅延ベースの回路であり、複数のｎＭＯＳトランジスタの少なくとも一部が、並列ＯＲ構成に従って結合され、複数のｐＭＯＳトランジスタの少なくとも一部が、並列ＯＲ構成に従って結合され、ｎＭＯＳ能動抵抗器のソース端子が、複数のｎＭＯＳトランジスタのそれぞれのドレイン端子に結合され、ｐＭＯＳ能動抵抗器のソース端子が、複数のｐＭＯＳトランジスタのそれぞれのドレイン端子に結合された、２トランジスタレベル遅延ベースの回路と、複数のｐＭＯＳトランジスタのうちの少なくとも１つに結合された、複数のｎＭＯＳトランジスタのうちの少なくとも１つを備える、書込み部分的回路（ｗｒｉｔｅ ｓｕｂ－ｃｉｒｃｕｉｔ）構成要素であり、書込み部分的回路が、逆論理信号によって制御される、書込み部分的回路構成要素と、複数のｐＭＯＳトランジスタの追加部分に結合された、複数のｎＭＯＳトランジスタの追加部分を備える、ゲート構成要素であり、ゲート構成要素が、半静的交差結合インバータ回路に相当する、ゲート構成要素とを具備する。

【0006】

[0007]別の実施形態では、広い入力ビット幅を有する、ヌルコンベンション論理ベースのアプリケーションに好適な、別のシステムが提供される。このシステムは、ｎＭＯＳ能動抵抗器、複数のｎＭＯＳトランジスタ、ｐＭＯＳ能動抵抗器、および複数のｐＭＯＳトランジスタを備える、２トランジスタレベル遅延ベースの回路であり、２トランジスタレベル遅延ベースの回路が、入力ビット幅とは無関係な固定遅延値を有し、複数のｎＭＯＳトランジスタの少なくとも一部が、並列ＯＲ構成に従って結合され、複数のｐＭＯＳトランジスタの少なくとも一部が、並列ＯＲ構成に従って結合され、ｎＭＯＳ能動抵抗器のソース端子が、複数のｎＭＯＳトランジスタのそれぞれのドレイン端子に結合され、ｐＭＯＳ能動抵抗器のソース端子が、複数のｐＭＯＳトランジスタのそれぞれのドレイン端子に結合された、２トランジスタレベル遅延ベースの回路と、複数のｐＭＯＳトランジスタのうちの少なくとも１つに結合された、複数のｎＭＯＳトランジスタのうちの少なくとも１つを備える、書込み部分的回路構成要素であり、書込み部分的回路が、逆論理信号によって制御される、書込み部分的回路構成要素と、複数のｐＭＯＳトランジスタの追加部分に結合された、複数のｎＭＯＳトランジスタの追加部分を備える、ゲート構成要素であり、ゲート構成要素が、半静的交差結合インバータ回路に相当する、ゲート構成要素とを具備する。

【0007】

[0008]本明細書で説明されている実施形態によって提示される、こうした特徴および追加の特徴は、図面と併せて以下の詳細な説明を考慮することで、より完全に理解されよう。

【0008】

[0009]図面に記載された実施形態は、本質的に説明的かつ例示的なものであり、特許請求の範囲によって定義される主題を限定することが意図されるものではない。以下の説明的な実施形態の詳細な説明は、以下の図面と併せて読まれると理解され得、同様の構造体は、同様の参照番号で示されている。

【図面の簡単な説明】

【0009】

【図1】[0010]本明細書で説明され、例示されている１つまたは複数の実施形態による、同期式シーケンシャルデータフロー回路を示す図である。

【図2】[0011]本明細書で説明され、例示されている１つまたは複数の実施形態による、非同期式レジスタを備えたＮＣＬ非同期式データフロー回路を示す図である。

【図3A】[0012]本明細書で説明され、例示されている１つまたは複数の実施形態による、従来型の半静的ＴＨ４４の、従来の相補型金属酸化膜半導体（「ＣＭＯＳ：ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ」）ベースの実施態様を示す図である。

【図3B】[0013]本明細書で説明され、例示されている１つまたは複数の実施形態による、５段ＴＨ４４ゲート回路の、例示的な１６ＴＨｍｍ ＭｕｌｌｅｒのＣ素子の実施態様を示す図である。

【図4A】[0014]本明細書で説明され、例示されている１つまたは複数の実施形態による、特定の制約および制限を伴う、例示的なＭｕｌｌｅｒのＣ素子回路の実施態様４００を示す図である。

【図4B】[0015]本明細書で説明され、例示されている１つまたは複数の実施形態による、例示的な分圧器ベースのフィードバック回路を示す図である。

【図5A】[0016]本明細書で説明され、例示されている１つまたは複数の実施形態による、本開示の２トランジスタレベル遅延ベースの回路の一部である、修正されたＥＭＣ逆論理ベースの部分的回路を示す図である。

【図5B】[0017]本明細書で説明され、例示されている１つまたは複数の実施形態による、本開示の２トランジスタレベル遅延ベースの回路の一部である、書込み部分的回路を示す図である。

【図5C】[0018]本明細書で説明され、例示されている１つまたは複数の実施形態による、本開示の２トランジスタレベル遅延ベースの回路の一部として備えられる、ＥＭＣ ＭｕｌｌｅｒのＣ素子ゲート構成要素を示す図である。

【図5D】[0019]本明細書で説明され、例示されている１つまたは複数の実施形態による、互いに結合された状態の、図５Ａに示された、修正されたＥＭＣ逆論理ベースの部分的回路、図５Ｂに示された、書込み部分的回路、および図５Ｃに示された、ＥＭＣ ＭｕｌｌｅｒのＣ素子ゲート構成要素のそれぞれを備える、本開示の２トランジスタレベル遅延ベースの回路を示す図である。

【図5E】[0020]本明細書で説明され、例示されている１つまたは複数の実施形態による、本開示の２トランジスタレベル遅延ベースの回路の一部として備えられる、ＥＭＣ ＭｕｌｌｅｒのＣ素子ゲート構成要素の別の実施態様を示す図である。

【図5F】[0021]本明細書で説明され、例示されている１つまたは複数の実施形態による、互いに結合された状態の、図５Ａに示された、修正されたＥＭＣ逆論理ベースの部分的回路、図５Ｂに示された、書込み部分的回路、および図５Ｆに示された、ＥＭＣ ＭｕｌｌｅｒのＣ素子ゲート構成要素の別の実施態様のそれぞれを備える、本開示の２トランジスタレベル遅延ベースの回路を示す図である。

【図6】[0022]本明細書で説明され、例示されている１つまたは複数の実施形態による、従来の段を増やしたＴＨ_６４６４回路の、テスト波形による結果に対応するグラフ波形図である。

【図7】[0023]本明細書で説明され、例示されている１つまたは複数の実施形態による、従来の段を増やしたＴＨ_６４６４回路の、やはり、テスト波形による結果に対応する別のグラフ波形図である。

【図8】[0024]本明細書で説明され、例示されている１つまたは複数の実施形態による、２トランジスタレベル遅延ベースの回路の、機能および電力シミュレーション波形を含む、グラフ波形図である。

【図9】[0025]本明細書で説明され、例示されている１つまたは複数の実施形態による、２トランジスタレベル遅延ベースの回路の別の実施態様、すなわち、図５Ｅおよび図５Ｆで示されたように、半静的交差結合インバータ出力段または出力回路を備えた実施態様の、機能および電力シミュレーション波形を示す、別のグラフ波形図である。

【図10】[0026]本明細書で説明され、例示されている１つまたは複数の実施形態による、２トランジスタレベル遅延ベースの回路の、能動抵抗器のチャネル長さの乗数の関数である、遷移時相対平均消費電力および遅延を含む、グラフ図である。

【図11A】[0027]図１１Ａは、本明細書で説明され、例示されている１つまたは複数の実施形態による、データパスゲートのトランジスタ図に相当するＣＭＯＳ設計を示す図である。

【図11B】図１１Ｂは、本明細書で説明され、例示されている１つまたは複数の実施形態による、データパスゲートのトランジスタ図に相当するＣＭＯＳ設計を示す図である。

【図12A】[0028]本明細書で説明され、例示されている１つまたは複数の実施形態による、２入力「ＡＮＤ」ゲート設計のデータパス等価物についての、波形シミュレーション結果を示す図である。

【図12B】本明細書で説明され、例示されている１つまたは複数の実施形態による、２入力「ＯＲ」ゲート設計のデータパス等価物についての、波形シミュレーション結果を示す図である。

【発明を実施するための形態】

【0010】

[0029]上記で述べられたように、同期式回路は、サイドチャネル攻撃（ＳＣＡ）の影響を受けやすい。ＳＣＡに対処し、克服する技法は、速度非依存回路および遅延非依存回路など、クロックのない非同期式デジタル設計の使用を含み得るが、これらの技法は、クロックを完全に削除できず、スペース効率も悪い。

【0011】

[0030]本開示で説明されているような２トランジスタレベル遅延ベースの回路は、上記で説明された欠点に対処し、克服する。一実施形態では、２トランジスタレベル遅延ベースの回路は、具体的には、ｎＭＯＳ能動抵抗器、複数のｎＭＯＳトランジスタ、ｐＭＯＳ能動抵抗器、および複数のｐＭＯＳトランジスタを備え、これにより、複数のｎＭＯＳトランジスタの少なくとも一部が、並列ＯＲ構成に従って結合され、複数のｐＭＯＳトランジスタの少なくとも一部が、並列ＯＲ構成に従って結合される。さらに、ｎＭＯＳ能動抵抗器のソース端子が、複数のｎＭＯＳトランジスタのそれぞれのドレイン端子に結合され、ｐＭＯＳ能動抵抗器のソース端子が、複数のｐＭＯＳトランジスタのそれぞれのドレイン端子に結合され、書込み部分的回路構成要素は、複数のｐＭＯＳトランジスタのうちの少なくとも１つに結合された、複数のｎＭＯＳトランジスタのうちの少なくとも１つを備え、書込み部分的回路は、逆論理信号によって制御され、ゲート構成要素は、複数のｐＭＯＳトランジスタの追加部分に結合された、複数のｎＭＯＳトランジスタの追加部分を備え、ゲート構成要素は、半静的交差結合インバータ回路に相当する。

【0012】

[0031]実施形態では、「ＴＨｍｎ」ゲートと呼ばれる２レベルのヌルコンベンション論理（「ＮＣＬ」）ベースの閾値ゲートが、ｎ個の入力（「ｎ」は、こうしたゲートの入力の総数を表す）および閾値ｍを有することに留意されたい。ＮＣＬベースの閾値ゲートへの入力の総数（「ｎ」）が閾値（ｍ）に等しい、ＮＣＬベースの閾値ゲートの一部は、ＭｕｌｌｅｒのＣ素子と表されることにも留意されたい。本開示の２トランジスタレベル遅延ベースの回路は、入力（ｎ）が閾値（ｍ）に等しい、ＮＣＬベースの閾値ゲートの一部に使用可能であり、ＮＣＬベースの閾値ゲートの一部向けに動作する。ＭｕｌｌｅｒのＣ素子は、ＮＣＬベースの、またはＮＣＬ特有のアプリケーションで使用される回路に加えて、様々な相異なる種類の非同期式回路にも使用されることに、さらに留意されたい。

【0013】

[0032]図１は、本明細書で説明され、例示されている１つまたは複数の実施形態による、同期式シーケンシャルデータフロー回路１００を示している。同期式シーケンシャル回路は、特定の出力を生成する目的で、入力へのフィードバックがクロック信号によって制御されるデジタル回路であることに留意されたい。かかる回路の動作は、予測可能であり、設計が容易である。しかし、同期式シーケンシャル回路は、回路のすべての素子に到達するクロック信号に関連する伝播遅延のせいで、非同期式回路に比べて動作速度が遅い。同期式シーケンシャル回路は通常、カウンタ、シフトレジスタ、メモリユニットなどで使用される。同期式シーケンシャルデータフロー回路１００は、図１に示されているように、４信号レジスタのレジスタビット幅を使用する。図１に示されているように、特定の出力を生成するために、組合せ論理回路が利用され得ることにも留意されたい。

【0014】

[0033]図２は、本明細書に説明され、例示されている１つまたは複数の実施形態による、非同期式レジスタを備えたＮＣＬ非同期式データフロー回路２００を示している。ＮＣＬ非同期式データフロー回路２００の、ハンドシェイクまたは通信接続確立の重要な構成要素は、円形の点線で示されている従来のフィードバック回路（ＴＦＢＣ：ｔｒａｄｉｔｉｏｎａｌ ｆｅｅｄｂａｃｋ ｃｉｒｃｕｉｔ）である。従来のフィードバック回路は、ＴＨ４４ゲートの出力に配置されたインバータを備える、ＴＨ４４ゲートを具備する。「ＴＨｍｍ」という表記は、ＭｕｌｌｅｒのＣ素子の、素子を表し、「ｍｍ」は、数字（入力ビットに関連する）を表すことができる。「ＴＨｍｍ」ゲートは、上記で説明された、ＮＣＬベースの閾値ゲート「ＴＨｍｎ」の一部として分類される、ＭｕｌｌｅｒのＣ素子に相当することに留意されたい。ＭｕｌｌｅｒのＣ素子は、さらに、上記で述べられたように、特にＮＣＬベースの、またはＮＣＬ特有のアプリケーションで使用される回路に加えて、様々な相異なる種類の非同期式回路で動作し、このような非同期式回路に対して使用できることに留意されたい。実施形態では、従来のフィードバック回路は、５ビット以上の入力ビットの場合、ＮＣＬ非同期式データフロー回路２００の動作中に、たとえば、図２に示されているＴＨ４４ゲートなどの、より小さいゲートを組み合わせるか、またはより小さいゲートの段を増やすこと（ｓｔａｇｉｎｇ ｕｐ）により、実現され得る。実施形態では、従来のフィードバック回路のサイズおよび遅延は、「Ｎ」で表されるＴＦＢＣの入力数の関数に基づくことができ、レジスタのビット幅が特定の入力ビット数と等しい場合、単一の「ＴＨｍｍ」ＭｕｌｌｅｒのＣ素子が、利用され得ることに留意されたい。

【0015】

[0034]図３Ａは、本明細書で説明され、例示されている１つまたは複数の実施形態による、従来型の半静的ＴＨ４４ ３００の、従来の相補型金属酸化膜半導体（「ＣＭＯＳ」）ベースの実施態様を示している。実施形態では、かなりの数の技術ノードへ直列に接続されるトランジスタの数が、入力ビット幅４に制限されることが、従来型の半静的ＴＨ４４ ３００のＣＭＯＳベースの実施態様の制約であることに留意されたい。従来型の半静的ＴＨ４４ ３００の従来のＣＭＯＳベースの実施態様は、１２個のトランジスタベースの２重または２レベルの遅延の、半静的ＴＨ４４閾値ゲートを備えることに留意されたい。

【0016】

[0035]図３Ｂは、本明細書で説明され、例示されている１つまたは複数の実施形態による、５段ＴＨ４４ゲート回路３０２の、例示的な１６ＴＨｍｍ ＭｕｌｌｅｒのＣ素子の実施態様を示している。５段ＴＨ４４ゲート回路３０２の１６ＴＨｍｍ ＭｕｌｌｅｒのＣ素子の実施態様は、図示されているように、１６個の信号用ＮＣＬ ＴＦＢＣレジスタ専用に設計されている。ゲート回路３０２は、総計すると、合計４つのトランジスタ遅延および合計６０個のトランジスタとなる、５個のＴＨ４４セルを利用する。図３Ｂに示されているように、より小さいＴＨｍｍ ＭｕｌｌｅｒのＣ素子が、より大きいＴＨｍｍ ＭｕｌｌｅｒのＣ素子を形成するために、段に配置されるかまたは組み合わされ、より小さいＴＨｍｍ ＭｕｌｌｅｒのＣ素子は、静的であっても、半静的であってもよい。より小さいＭｕｌｌｅｒのＣ素子は、図３Ｂに示されているように、より大きいＭｕｌｌｅｒのＣ素子を形成するために、段に配置されるかまたは組み合わされることに留意されたい。

【0017】

[0036]図４Ａは、本明細書で説明され、例示されている１つまたは複数の実施形態による、特定の制限および制約を伴う、例示的なＭｕｌｌｅｒのＣ素子回路の実施態様４００を示している。例示的なＭｕｌｌｅｒのＣ素子回路の実施態様は、図示されているように、１組の弱いトランジスタ（ｗｅａｋ ｔｒａｎｓｉｓｔｏｒ）の慎重かつ特別なサイズ設定に基づいている。実施形態では、例示的なＭｕｌｌｅｒのＣ素子回路の実施態様４００の制約は、ＭｕｌｌｅｒのＣ素子回路の動作が、回路の入力が切り替わるシーケンスまたは順序によって変わることである。上記で述べられたように、ＭｕｌｌｅｒのＣ素子はＮＣＬベースの閾値ゲート「ＴＨｍｎ」の一部として分類され、特にＮＣＬベースの、またはＮＣＬ特有のアプリケーションで使用される回路に加えて、様々な相異なる種類の非同期式回路で動作し、このような非同期式回路に対して使用可能である。

【0018】

[0037]図４Ｂは、本明細書で説明され、例示されている１つまたは複数の実施形態による、例示的な分圧器ベースのフィードバック回路４０２を示している。実施形態では、例示的な分圧器ベースのフィードバック回路４０２について、動作中に、静止状態での電力がゼロとなり得る唯一の時間は、すべての入力が「０」のときであり得る。これは回路の制約である。さらに、実施形態では、分圧器ベースのフィードバック回路４０２のもう１つの制約は、この回路が、大量の電力、たとえば、他の回路で通常消費される量の２倍を消費することである。

【0019】

[0038]本開示で説明されているように、２トランジスタレベル遅延ベースの回路を備える、広いビット幅を有するヌルコンベンション論理ベースのアプリケーション向けのシステムは、上記で説明された回路設計の制約に対処し、克服する。

【0020】

[0039]図５Ａは、本明細書で説明され、例示されている１つまたは複数の実施形態による、本開示の２トランジスタレベル遅延ベースの回路の一部である、修正されたＥＭＣ逆論理ベースの部分的回路５００を示している。部分的回路５００は、部分的回路の組合せが常にアクティブまたはオン位置にあり、その結果、静止状態での電力が常に能動抵抗器を介して引き出される特定のトランジスタ抵抗回路の実施態様を、修正した結果であることに留意されたい。能動抵抗器を介して、静止状態で電力が一貫して引き出されることが、従来型の回路の動作効率を低下させる。図５Ａに示されている部分的回路５００は、この欠点に対処し、克服する。部分的回路５００の設計は、具体的には、すべての入力が「０」または「１」のときに、部分的回路５００内の上部回路（たとえば、セット回路）も部分的回路５００の底部回路（たとえば、リセット回路）も、確実に電力を引き出さないか、または取り出さないようにする。部分的回路５００の設計は、さらに、入力が「０」から「１」、または「１」から「０」に遷移している間、確実に、抵抗トランジスタのうちの１つだけしかアクティブにならないようにする。

【0021】

[0040]実施形態では、修正されたＥＭＣ逆論理ベースの部分的回路５００の反転出力「Ｚ_ｂ」は、ｎＭＯＳおよびｐＭＯＳ能動抵抗器のそれぞれについて、制御ゲートに送られるか、またはフィードバックされる。部分的回路５００の中央部分は、ｎＭＯＳ能動抵抗器およびｐＭＯＳ能動抵抗器を示していることに留意されたい。反転出力Ｚ_ｂである、出力のかかる経路設定により、また出力の状態に応じて、どんな所与のタイミングでも、２つの能動抵抗器のうちの一方だけしか「オン」状態にならないであろう。このようにして、入力が「０」または「１」のときの、電力の引出しまたは取出しの制約が対処され、克服される。図５Ａに示されているように、ｐＭＯＳ能動抵抗器のソース端子は、ｐＭＯＳ入力トランジスタのドレイン端子に対応して、移動または配置されることに留意されたい。部分的回路５００の上部分に配置されたトランジスタである、ｐＭＯＳトランジスタは、並列ＯＲ構成に従って、互いに接続または結合されていることに、さらに留意されたい。さらに、ｎＭＯＳ能動抵抗器のソース端子は、ｎＭＯＳ入力トランジスタのドレイン端子に対応して、移動または配置され得る。部分的回路５００の底部分に配置されたトランジスタである、ｎＭＯＳトランジスタは、並列ＯＲ構成に従って、互いに接続または結合されていることに、さらに留意されたい。ｐＭＯＳおよびｎＭＯＳ能動抵抗器は、部分的回路５００の中央部分、すなわち反転出力がそれぞれＺ_ｂである回路に示されている。出力Ｚ_ｂを、ｎＭＯＳおよびｐＭＯＳ能動抵抗器の制御ゲートにフィードバックし、ｎＭＯＳおよびｐＭＯＳ能動抵抗器のソース端子をそれぞれ、ｎＭＯＳおよびｐＭＯＳ入力トランジスタのドレイン端子に配置することにより、すべての入力が「０」状態または「１」状態のときに、Ｖ_ＤＤからＶ_ＳＳへの経路は確実に存在しない。したがって、部分的回路が静止状態にあるとき、すなわちすべての入力が「０」もしくはすべての入力が「１」のとき、または部分的回路が状態間で遷移しているとき、すなわち入力の一部が「０」で入力の別の一部が「１」のときに、電力が節約される。

【0022】

[0041]図５Ｂは、本明細書で説明され、例示されている１つまたは複数の実施形態による、本開示の２トランジスタレベル遅延ベースの回路の一部である、書込み部分的回路５０２を示している。書込み部分的回路５０２は、図示されているように、複数のｐＭＯＳトランジスタのうちの少なくとも１つに結合された、複数のｎＭＯＳトランジスタのうちの少なくとも１つを備え、逆論理信号によって制御される。書込み部分的回路５０２が、修正されたｔゲート設計に基づくことにも留意されたい。動作中、ノードＹに関して、すべての入力が「１」から「０」にリセットされると、トランジスタは、「オン」位置になり、「Ｚ」の値をリセット値「０」に修正するであろう。残りの時間は、ノードＹが「オフ」になり得るため、「Ｚ」の値に影響を与えない。さらに、ノードＸに関しては、すべての入力が値「１」にセットされると、トランジスタＸは、「オン」位置になり得、「Ｚ」の値をリセット値「０」に修正する。トランジスタＸは、残りの時間、「オフ」状態であり得る。

【0023】

[0042]書込み部分的回路５０２のｎＭＯＳおよびｐＭＯＳトランジスタの幅は、特定の種類の出力段に基づくことに留意されたい。トランジスタの幅は、たとえば、従来の半静的交差結合インバータが選択される場合、トランジスタが「オン」のときに、トランジスタの抵抗値が十分に小さくなり、図５Ａに示されているように、「Ｚ」と表された出力を駆動する（また、「Ｚ_ｂ」によって駆動される）、交差結合インバータを無効化するよう設計され、サイズ設定される。他の実施形態では、特定のアンプ出力段（たとえば、センスアンプ出力段）が選択される場合、書込み部分的回路内のｎＭＯＳおよびｐＭＯＳトランジスタの幅は、寸法が小さくなるよう設計され得、その結果として、スペースおよび面積が節約され得る。

【0024】

[0043]図５Ｃは、本明細書で説明され、例示されている１つまたは複数の実施形態による、本開示の２トランジスタレベル遅延ベースの回路の一部として備えられる、ＥＭＣ ＭｕｌｌｅｒのＣ素子ゲート構成要素５０４を示している。ＥＭＣ ＭｕｌｌｅｒのＣ素子ゲート構成要素５０４は、図示されているように、出力「Ｚ」がセットおよびリセットされるときに（たとえば、「１」から「０」へ）、デジタルヒステリシスを実施し、図５Ｂに示されたように、書込み部分的回路５０２への負荷を、最小限に抑える。ゲート構成要素は、複数のｐＭＯＳトランジスタの追加部分に結合された、複数のｎＭＯＳトランジスタの追加部分を備え、半静的交差結合インバータの出力段（または半静的交差結合インバータ回路）に相当する。

【0025】

[0044]図５Ｄは、本明細書で説明され、例示されている１つまたは複数の実施形態による、互いに結合された状態の、図５Ａに示された、修正されたＥＭＣ逆論理ベースの部分的回路５００、図５Ｂに示された、書込み部分的回路５０２、および図５Ｃに示された、ＥＭＣ ＭｕｌｌｅｒのＣ素子ゲート構成要素５０４のそれぞれを備える、本開示の２トランジスタレベル遅延ベースの回路５０６を示している。上記で詳述されたように、２トランジスタレベル遅延ベースの回路５０６は、遅延を低減するよう設計され、遅延を低減するよう動作し、２トランジスタレベル遅延ベースの回路５０６への入力数の制約を低減するか、または取り除くよう活用され得る。２トランジスタレベル遅延ベースの回路５０６への入力のすべてが「０」のとき、および２トランジスタレベル遅延ベースの回路５０６への入力のすべてが「１」のときに、２トランジスタレベル遅延ベースの回路５０６の、静止状態で引き出される電力はゼロであることに、さらに留意されたい。２トランジスタレベル遅延ベースの回路５０６はやはり、どんな所与のタイミングでも確実に、１つの能動抵抗器だけが「オン」位置になるようにする。実施形態では、すべての入力が「０」または「１」のいずれかである状況では、両方の能動抵抗器が「オフ」位置になるであろう。

【0026】

[0045]図５Ｅは、本明細書で説明され、例示されている１つまたは複数の実施形態による、本開示の２トランジスタレベル遅延ベースの回路の一部として備えられる、ＥＭＣ ＭｕｌｌｅｒのＣ素子ゲート構成要素５０８の別の実施態様を示している。別の実施態様は、センスアンプ出力段または回路に相当する。ＥＭＣ ＭｕｌｌｅｒのＣ素子ゲート構成要素５０８は、図示されているように、図５Ｃに示されたＥＭＣ ＭｕｌｌｅｒのＣ素子ゲート構成要素５０４と比較して、追加のｎＭＯＳトランジスタを備えるよう設計されている。ＥＭＣ ＭｕｌｌｅｒのＣ素子ゲート構成要素５０８の別の実施態様は、さらに、デジタルヒステリシス機能を実行し、出力の値を修正するための特定の条件が満たされるまで、２トランジスタレベル遅延ベースの回路の出力値（たとえば、「Ｚ」）を維持するよう構成される。

【0027】

[0046]図５Ｆは、本明細書で説明され、例示されている１つまたは複数の実施形態による、互いに結合された状態の、図５Ａに示された、修正されたＥＭＣ逆論理ベースの部分的回路５００、図５Ｂに示された、書込み部分的回路５０２、および図５Ｆに示された、ＥＭＣ ＭｕｌｌｅｒのＣ素子ゲート構成要素５０８の別の実施態様のそれぞれを備える、本開示の２トランジスタレベル遅延ベースの回路５１０を示している。上記で詳述されたように、２トランジスタレベル遅延ベースの回路５１０はやはり、遅延を低減するよう設計され、遅延を低減するよう動作し、２トランジスタレベル遅延ベースの回路５１０への入力数の制約を低減するか、または取り除くよう活用され得る。２トランジスタレベル遅延ベースの回路５０６への入力のすべてが「０」のとき、および２トランジスタレベル遅延ベースの回路５０６への入力のすべてが「１」のときに、２トランジスタレベル遅延ベースの回路５０６の、静止状態で引き出される電力はゼロであることに、さらに留意されたい。２トランジスタレベル遅延ベースの回路５１０はやはり、どんな所与のタイミングでも確実に、１つの能動抵抗器だけが「オン」位置になるようにする。実施形態では、すべての入力が「０」または「１」のいずれかである状況では、両方の能動抵抗器が「オフ」位置になるであろう。

【0028】

[0047]本開示で説明されているように、「ＴＨｍｎ」ゲートと呼ばれる２レベルのヌルコンベンション論理（「ＮＣＬ」）ベースの閾値ゲートは、ｎ個の入力および閾値ｍを有する。実施形態では、ＮＣＬベースの閾値ゲートへの入力の総数（「ｎ」）が閾値（ｍ）に等しい、ＮＣＬベースの閾値ゲートの一部は、ＭｕｌｌｅｒのＣ素子と表される。本開示の２トランジスタレベル遅延ベースの回路は、入力（ｎ）が閾値（ｍ）に等しい、ＮＣＬベースの閾値ゲートの一部に使用可能であり、ＮＣＬベースの閾値ゲートの一部向けに動作する。ＭｕｌｌｅｒのＣ素子は、ＮＣＬベースの、またはＮＣＬ特有のアプリケーションに加えて、様々な相異なる種類の非同期式回路に使用されることにも留意されたい。

【0029】

[0048]図６は、本明細書で説明され、例示されている１つまたは複数の実施形態による、従来の段を増やしたＴＨ_６４６４回路の、テスト波形による結果に対応するグラフ波形図６００を示している。実施形態では、図６の波形を生成するために、従来のＴＨ_６４６４ＭｕｌｌｅｒのＣ素子回路が、半静的交差結合インバータ出力段または回路を備えた、新しいＥＭＣ ＴＨ_６４６４ＭｕｌｌｅｒのＣ素子と比較された。シミュレーションの一部として、すべての回路入力が値「０」にリセットされた。その後、すべての入力が再び個々に、「１」にセットされ、次いで「０」にリセットされた。入力信号は、このようにして、複数のセットおよびリセットサイクルを通過し、同じ入力シーケンスが複数のテストケースで使用された。テストは、ｍが１０２４である入力のビット幅の値に関して、正常に実行された。

【0030】

[0049]グラフ波形図６００には、「０」から「１」に遷移する最初の入力と、「１」から０に変化する最後の入力とが示されている。具体的には、ｘ軸６０２は時間の値に対応し、ｙ軸６０４はビット幅の値に対応している。テストプロセスの一部として、すべての入力が、同じサイズに設定されたバッファおよび出力、ならびに同じサイズに設定された負荷を使って駆動された。テストの一部として、すべてのトランジスタの長さが、できるだけ短くなるように選択および設計され、すべてのトランジスタの幅も、できるだけ短くなるよう設計されたことに、さらに留意されたい。すべての回路の遅延値は、変化する最後の入力が、最後の入力の安定値の５０％に達した時間から、出力「Ｚ」が、出力「Ｚ」の安定値の５０％に達した時間までの差を、平均することによって計算された。さらに、平均電力は、適切なテスト期間中に、プロットに使用された数値データを平均することによって計算された。グラフの底部分に示されている平均消費電力は、遷移期間に、すなわち出力が「０」から「１」に変化するとき、および出力が「１」から「０」に再び変化するときに、スパイクがあることを示している。

【0031】

[0050]図７はやはり、本明細書で説明され、例示されている１つまたは複数の実施形態による、従来の段を増やしたＴＨ_６４６４回路の、テスト波形による結果に対応する別のグラフ波形図７００を示している。グラフ波形図７００は、図示されているように、閾値入力を満たし、「Ｚ」の出力値を「１」にセットするために、入力（たとえば、最後の入力）が値「１」にセットされるときの出力遷移、および出力Ｚをリセットして「０」に戻すために、最後の入力が「０」にリセットされるときの、別の出力遷移を示している。

【0032】

[0051]図８は、本明細書で説明され、例示されている１つまたは複数の実施形態による、２トランジスタレベル遅延ベースの回路の、機能および電力シミュレーション波形を含む、グラフ波形図８００を示している。グラフ波形図８００を、グラフ波形図６００および７００と比較すると、グラフ波形図６００および７００に示されたような、ＴＨ_６４６４ゲートの動作中の識別可能な遅延を示している。対照的に、本開示の２トランジスタレベル遅延ベースの回路のグラフ波形図８００では、入力がたとえば「０」から「１」へ変化した結果として、出力に最小限の、または無視できる遅延が存在し、また入力を「１」から「０」にリセットした結果として、別の出力に別の最小限の、または無視できる遅延が存在する。本開示の２トランジスタレベル遅延ベースの回路は、従来の段を増やしたＴＨ_６４６４回路の動作と比較して、両方の回路が静止時（たとえば、すべての入力が同じ値「０」にリセットされているか、または同じ値「１」にセットされているとき）の、静止状態での消費電力が、確実に低くなるか、または最小限である。たとえば入力が「０」から「１」に切り替わるとき、および「１」から「０」に切り替わるときに、２つのゲート間のスイッチング時間を高速化可能であることが、２トランジスタレベル遅延ベースの回路の利点であることに留意されたい。加えて、本開示の２トランジスタレベル遅延ベースの回路の別の利点は、２トランジスタレベル遅延ベースの回路の適切な動作に使用されるトランジスタの総数が、従来の段を増やしたＴＨ_６４６４回路よりも少ないことである。本開示の２トランジスタレベル遅延ベースの回路のｎＭＯＳ能動抵抗器およびｐＭＯＳ能動抵抗器のサイズは、２トランジスタレベル遅延ベースの回路の遅延および消費電力を直接制御するよう作用することに、さらに留意されたい。

【0033】

[0052]図９は、本明細書で説明され、例示されている１つまたは複数の実施形態による、２トランジスタレベル遅延ベースの回路の別の実施態様、すなわち、図５Ｅおよび図５Ｆで示されたような、半静的交差結合インバータ出力段または回路を備えた実施態様の、機能および電力シミュレーション波形を示す、別のグラフ波形図９００を示している。別のグラフ波形図９００は、時間に対応するｘ軸９０２と、入力ビット幅に対応するｙ軸９０４とを含む。別のグラフ波形図９００は、具体的には、入力の「０」から「１」への変化、および「１」から「０」への変化の結果としての、それぞれ「０」から「１」への出力遷移、および「１」から「０」への出力遷移を示している。図示されているように、遷移中の入力と出力との間の遅延は、最小限であるか、または無視できる。さらに、入力および出力遷移中の、静止状態での消費電力レベルまたはスパイクは、上記で説明された、従来の段を増やしたＴＨ_６４６４回路の消費電力レベルに比べて小さい。

【0034】

[0053]図１０は、本明細書で説明され、例示されている１つまたは複数の実施形態による、２トランジスタレベル遅延ベースの回路の、能動抵抗器のチャネル長さの乗数の関数である、遷移時相対平均消費電力および遅延を含む、グラフ図１０００を示している。グラフ図１０００は、１～８の範囲のチャネル長さに対応するｘ軸１００２と、消費電力に対応するｙ軸１００４とを含む。遅延に対応する、追加のｙ軸が含まれている。図示されているように、チャネル長さが増加するにつれて、遅延１００８も増加し、消費電力１００６が減少する。遅延１００８および消費電力１００６の曲線、すなわちグラフは、ほぼ逆の関係になる。

【0035】

[0054]下記に提示される表１は、本明細書で説明され、例示されている１つまたは複数の実施形態による、従来型の段を増やしたＴＨ_６４６４回路と、本開示の２トランジスタレベル遅延ベースの回路との、様々な要素の比較を含む。

【0036】

【表1】

【0037】

[0055]表に示されているように、トランジスタの総数、トランジスタ遅延の数、シミュレーションされた遅延、および静止時の平均電力は、本開示の２トランジスタレベル遅延ベースの回路の場合、上記で説明された従来の段を増やしたＴＨ_６４６４回路と比較して、かなり小さい。少なくともこれらの理由で、本開示の２トランジスタレベル遅延ベースの回路は、たとえば上記で説明された従来の段を増やしたＴＨ_６４６４回路の欠点に対処し、克服している。

【0038】

[0056]図１１Ａおよび図１１Ｂはそれぞれ、本明細書で説明され、例示されている１つまたは複数の実施形態による、データパスゲートのトランジスタ図に相当する、ＣＭＯＳ設計１１００および１１０２を示している。実施形態では、図１１Ａおよび図１１Ｂに示されているデータパスゲート設計は、特定のブール機能を維持しながら、非同期信号と同期信号との両方を同時に受信するよう構成された、特定の、またはカスタムの相補型金属酸化膜半導体ゲート設計である。こうした設計では、同期式ネットリストを、複合型（すなわち、同期式および非同期式）ネットリストに変換することもできる。かかる設計は、多くの利点、すなわち、機密データを標的にして曝露する、サイドチャネル攻撃に対するさらなるセキュリティを提供する。

【0039】

[0057]実施形態では、変換方法は、設計のタイミングのクリティカルパスデータに基づくことができ、元のネットリストのすべての機能を保存するよう構成される。こうした設計に含まれるデータパスゲートは、同期信号と非同期信号との両方を受信し、値が非同期入力についてセットされている場合にのみ、実行動作を実行することができる。データパスゲートは、タイミングの１つまたは複数のクリティカルパスに基づいて、同期式ネットリストの一部分を複合型ネットリストに変換するために、利用され得ることにも留意されたい。この複合型ネットリストは、回路面積を最小限に抑えながら、さらなるセキュリティ上の利点、すなわちサイドチャネル攻撃に対するセキュリティ上の利点を提供する。こうした設計は、ゼロ復帰（ＲＴＺ：ｒｅｔｕｒｎ－ｔｏ－ｚｅｒｏ）特性を維持し、その結果、こうした設計に基づく回路は、入力が同期してゲートへ到着するか否かに係わらず、非同期入力がセットされるまで、実行動作を実行しないことにも留意されたい。上記で説明されたデータパスが、こうした設計の一部として含まれ得ることにより、タイミングの１つまたは複数のクリティカルパスを置き換えると同時に、面積は、確実に、特定の閾値を超えて増えることなく、損なわれないことに留意されたい。

【0040】

[0058]ＣＭＯＳ設計１１００および１１０２を設計するための設計方法は、下記に提示される表１に詳述されている、５つのステップのプロセスに基づく。

【0041】

【表2】

【0042】

[0059]上記の表１は、上記で説明されたＣＭＯＳ設計のプルダウンネットワーク（ＰＤＮ：ｐｕｌｌ－ｄｏｗｎ ｎｅｔｗｏｒｋ）およびプルアップネットワーク（ＰＵＮ：ｐｕｌｌ－ｕｐ ｎｅｔｗｏｒｋ）を表す、進化したブール式を示している。実施形態では、Ａ信号は非同期入力であり得、Ｂ信号は同期入力である。ＣＭＯＳ設計内に含まれるゲートが、Ａの値がセットされている場合にのみ実行動作を実行する必要があることが、ＣＭＯＳ設計の重要な設計上の特徴であることに留意されたい。ステップ１の一部として、ブール式の最小項が、ＡからＡ１に変更され得、これは、データパスゲートの論理ハイのワイヤとして機能することになる。その後、ステップ２および３は、ＦＯ出力のＰＤＮに等しいブールを提供する。実施形態では、反転入力を実現するには、別のレベルのゲート遅延を追加することによって、まず入力が、データパスゲートに到達する前に、ＮＯＴゲートを通って解析される必要があろう。この問題に対処し、克服するために、データパスゲートのＰＤＮ経路のすべての反転同期入力信号は、通常のｎＭＯＳゲートではなく、ｐＭＯＳゲートへ送られることになる。その後、データパスゲートのＰＵＮを設計するために、すべての非同期入力が、一連の直列のｐチャネル金属酸化膜半導体（ｐＭＯＳ：ｐ－ｃｈａｎｎｅｌ ｍｅｔａｌ－ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ゲートに接続され得る。

【0043】

[0060]これにより確実に、非同期入力信号だけがセットされ、データパス信号の出力と共に静止する。さらに、データパスゲートを設計するための重要なステップは、各トランジスタの適切なサイズを決定することを含む。実施形態では、トランジスタのサイズは、すべての長さを均一に保ちながら、このトランジスタの幅が修正されるよう設計された。さらに、ＣＭＯＳ設計１１００および１１０２で示されたように、逆方向インバータＧ２は、すべてのデータパスゲートについて最小サイズを有するよう設計され、順方向インバータＧ１は、最小サイズに設定されたインバータの、２倍の寸法を有するよう設計された。かかる設計は、すべてのデータパスゲート設計について、均一に適用された。すべての設計のＰＤＮは、特定の設計における、ＧＮＤから順方向インバータの入力までの最長の既存経路に応じて、サイズ設定された。ｐＭＯＳトランジスタは、すべてのＰＵＮが同一に設計されたので、ＰＤＮの設計に利用されたのと同様の方法で、２個のトランジスタの経路に応じたサイズを有するよう設計されたことにも留意されたい。

【0044】

[0061]図１２Ａおよび図１２Ｂはそれぞれ、本明細書で説明され、例示されている１つまたは複数の実施形態による、２入力「ＡＮＤ」ゲート設計および２入力「ＯＲ」ゲート設計のデータパス等価物についての、波形シミュレーション結果１２００および１２０２を示している。これらのシミュレーション結果は、要するに、出力が「ＮＵＬＬ」波形中には決してセットされず、論理ハイ出力と論理ロー出力との両方が、決して同時にハイの値を有するようセットされないという、重要な結果を示している。かかる重要な結果は、非同期式回路のＲＴＺ特性を維持しながら、回路動作を可能にし、回路の機能を保持する。

【0045】

態様リスト
[0062]態様１。広いビット幅を有するヌルコンベンション論理ベースのアプリケーション向けシステムであって、ｎＭＯＳ能動抵抗器、複数のｎＭＯＳトランジスタ、ｐＭＯＳ能動抵抗器、および複数のｐＭＯＳトランジスタを備える、２トランジスタレベル遅延ベースの回路であり、複数のｎＭＯＳトランジスタの少なくとも一部が、並列ＯＲ構成に従って結合され、複数のｐＭＯＳトランジスタの少なくとも一部が、並列ＯＲ構成に従って結合され、ｎＭＯＳ能動抵抗器のソース端子が、複数のｎＭＯＳトランジスタのそれぞれのドレイン端子に結合され、ｐＭＯＳ能動抵抗器のソース端子が、複数のｐＭＯＳトランジスタのそれぞれのドレイン端子に結合された、２トランジスタレベル遅延ベースの回路と、複数のｐＭＯＳトランジスタのうちの少なくとも１つに結合された、複数のｎＭＯＳトランジスタのうちの少なくとも１つを備える、書込み部分的回路構成要素であり、書込み部分的回路が、逆論理信号によって制御される、書込み部分的回路構成要素と、複数のｐＭＯＳトランジスタの追加部分に結合された、複数のｎＭＯＳトランジスタの追加部分を備える、ゲート構成要素であり、ゲート構成要素が、半静的交差結合インバータ回路に相当する、ゲート構成要素とを具備する。

【0046】

[0063]態様２。２トランジスタレベル遅延ベースの回路が、ＭｕｌｌｅｒのＣ素子ベースの電磁両立性回路である、態様１のシステム。
[0064]態様３。書込み部分的回路が、修正されたｔゲートに基づく、態様１または態様２のシステム。

【0047】

[0065]態様４。複数のｎＭＯＳトランジスタのそれぞれのドレイン端子に結合されている、ｎＭＯＳ能動抵抗器のソース端子、および複数のｐＭＯＳトランジスタのそれぞれのドレイン端子に結合されている、ｐＭＯＳ能動抵抗器のソース端子が、２トランジスタレベル遅延ベースの回路に関連付けられた入力が、２トランジスタレベル遅延ベースの回路に関連付けられた入力が異なる値１に関連付けられているときの、ゼロに等しい値に関連付けられるときに、２トランジスタレベル遅延ベースの回路のドレイン電圧から、２トランジスタレベル遅延ベースの回路のソース電圧への経路を阻止する、態様１から３のいずれかのシステム。

【0048】

[0066]態様５。ゲート構成要素が、複数のｐＭＯＳトランジスタの追加部分に結合された、複数のｎＭＯＳトランジスタの追加部分に接続された、複数のｎＭＯＳトランジスタのうちの追加のｎＭＯＳトランジスタをさらに備える、態様１から４のいずれかのシステム。

【0049】

[0067]態様６。追加のｎＭＯＳトランジスタをさらに備えるゲート構成要素が、センスアンプ回路に相当する、態様５のシステム。
[0068]態様７。センスアンプ回路が、デジタルヒステリシスを実行する、態様６のシステム。

【0050】

[0069]態様８。デジタルヒステリシスを実行することが、複数の入力が第１の値から第２の値にリセットされるまで、２トランジスタレベル遅延の出力値を維持することを可能にする、態様７のシステム。

【0051】

[0070]態様９。第１の値が１に相当し、第２の値が０に相当する、態様８のシステム。
[0071]態様１０。２トランジスタレベル遅延ベースの回路が、入力ビット幅とは無関係な固定遅延値を有する、態様１０のシステム。

【0052】

[0072]態様１１。センスアンプ回路が、書込み部分的回路構成要素の負荷を軽減する、態様７のシステム。
[0073]態様１２。広い入力ビット幅を有するヌルコンベンション論理ベースのアプリケーション向けシステムであって、ｎＭＯＳ能動抵抗器、複数のｎＭＯＳトランジスタ、ｐＭＯＳ能動抵抗器、および複数のｐＭＯＳトランジスタを備える、２トランジスタレベル遅延ベースの回路であり、２トランジスタレベル遅延ベースの回路が、入力ビット幅とは無関係な固定遅延値を有し、複数のｎＭＯＳトランジスタの少なくとも一部が、並列ＯＲ構成に従って結合され、複数のｐＭＯＳトランジスタの少なくとも一部が、並列ＯＲ構成に従って結合され、ｎＭＯＳ能動抵抗器のソース端子が、複数のｎＭＯＳトランジスタのそれぞれのドレイン端子に結合され、ｐＭＯＳ能動抵抗器のソース端子が、複数のｐＭＯＳトランジスタのそれぞれのドレイン端子に結合された、２トランジスタレベル遅延ベースの回路と、複数のｐＭＯＳトランジスタのうちの少なくとも１つに結合された、複数のｎＭＯＳトランジスタのうちの少なくとも１つを備える、書込み部分的回路構成要素であり、書込み部分的回路が、逆論理信号によって制御される、書込み部分的回路構成要素と、複数のｐＭＯＳトランジスタの追加部分に結合された、複数のｎＭＯＳトランジスタの追加部分を備える、ゲート構成要素であり、ゲート構成要素が、半静的交差結合インバータ回路に相当する、ゲート構成要素とを具備する。

【0053】

[0074]態様１３。２トランジスタレベル遅延ベースの回路が、ＭｕｌｌｅｒのＣ素子ベースの電磁両立性回路である、態様１２のシステム。
[0075]態様１４。書込み部分的回路が、修正されたｔゲートに基づく、態様１２のシステム。

【0054】

[0076]態様１５。複数のｎＭＯＳトランジスタのそれぞれのドレイン端子に結合されている、ｎＭＯＳ能動抵抗器のソース端子、および複数のｐＭＯＳトランジスタのそれぞれのドレイン端子に結合されている、ｐＭＯＳ能動抵抗器のソース端子は、２トランジスタレベル遅延ベースの回路に関連付けられた入力が、２トランジスタレベル遅延ベースの回路に関連付けられた入力が異なる値１に関連付けられているときの、ゼロに等しい値に関連付けられるときに、２トランジスタレベル遅延ベースの回路のドレイン電圧から、２トランジスタレベル遅延ベースの回路のソース電圧への経路を阻止する、態様１２のシステム。

【0055】

[0077]態様１６。ゲート構成要素が、複数のｐＭＯＳトランジスタの追加部分に結合された、複数のｎＭＯＳトランジスタの追加部分に接続された、複数のｎＭＯＳトランジスタのうちの追加のｎＭＯＳトランジスタをさらに備える、態様１２のシステム。

【0056】

[0078]態様１７。追加のｎＭＯＳトランジスタをさらに備えるゲート構成要素が、センスアンプ回路に相当する、態様１６のシステム。
[0079]態様１８。センスアンプ回路が、デジタルヒステリシスを実行する、態様１７のシステム。

【0057】

[0080]態様１９。デジタルヒステリシスを実行することが、複数の入力が第１の値から第２の値にリセットされるまで、２トランジスタレベル遅延ベースの回路の出力値を維持することを可能にする、態様１８のシステム。

【0058】

[0081]態様２０。センスアンプ回路が、書込み部分的回路構成要素の負荷を軽減する、態様１７のシステム。

【0059】

[0082]本明細書で使用される用語法は、特定の態様を説明することだけを目的としており、限定することが意図されるものではない。本明細書で使用される場合、単数形「ａ」、「ａｎ」、および「ｔｈｅ」は、内容が明らかにそうでないと示していない限り、「少なくとも１つ」を含む、複数の形態を含むことが意図されている。「または」は、「および／または」を意味する。本明細書で使用される場合、「および／または」という用語は、関連する列挙された項目のうちの１つまたは複数の、ありとあらゆる組合せを含む。本明細書で使用される場合、「備える（三人称単数現在）」および／もしくは「備える（現在分詞）」、または「含む（三人称単数現在）」および／もしくは「含む（現在分詞）」という用語は、述べられた特徴、領域、整数、ステップ、動作、素子、および／または構成要素の存在を特定するが、他の１つまたは複数の特徴、領域、整数、ステップ、動作、素子、構成要素、および／またはこれらの群の、存在または追加を排除するものではないことが、さらに理解されよう。「またはこれらの組合せ」という用語は、前述された素子のうちの少なくとも１つを含む組合せを意味する。

【0060】

[0083]「ほぼ」および「約」という用語は、本明細書では、どんな定量的な比較、値、測定、または他の表現にもよる場合がある、特有の不確実性の程度を表すために利用され得ることに留意されたい。これらの用語は、本明細書では、問題となっている主題の基本機能には変化をもたらすことなく、定量的表現が記載された基準からばらつき得る程度を表すためにも利用される。

【0061】

[0084]本明細書では、特定の実施形態が例示され、説明されてきたが、特許請求の範囲に記載される主題の趣旨および範囲から逸脱することなく、他の様々な変更および修正が行われ得ることを理解されたい。さらに、特許請求の範囲に記載される主題の様々な態様が、本明細書で説明されてきたが、かかる態様は、組み合わせて利用される必要はない。したがって、添付の特許請求の範囲は、特許請求の範囲に記載される主題の範囲内にある、すべてのかかる変更および修正を網羅することが意図されている。

【図1】

【図2】

【図3A】

【図3B】

【図4A】

【図4B】

【図5A】

【図5B】

【図5C】

【図5D】

【図5E】

【図5F】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11A】

【図11B】

【図12A】

【図12B】

【国際調査報告】