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特表2024-500348強誘電体セレクト・トランジスタを実装する不揮発性アナログ抵抗メモリ・セル
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-01-09
(54)【発明の名称】強誘電体セレクト・トランジスタを実装する不揮発性アナログ抵抗メモリ・セル
(51)【国際特許分類】
G11C 11/56 20060101AFI20231226BHJP
G11C 11/22 20060101ALI20231226BHJP
G11C 11/54 20060101ALI20231226BHJP
G11C 13/00 20060101ALI20231226BHJP
G06N 3/065 20230101ALI20231226BHJP
G06G 7/60 20060101ALI20231226BHJP
H10B 51/30 20230101ALI20231226BHJP
H10B 51/40 20230101ALI20231226BHJP
H10B 63/10 20230101ALI20231226BHJP
H10N 70/00 20230101ALI20231226BHJP
H10N 70/20 20230101ALI20231226BHJP
【ＦＩ】
G11C11/56 150
G11C11/22 120
G11C11/54
G11C13/00 230
G11C13/00 270J
G11C13/00 480A
G06N3/065
G06G7/60
H10B51/30
H10B51/40
H10B63/10
H10N70/00 A
H10N70/20
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2023535302
(86)(22)【出願日】2021-11-09
(85)【翻訳文提出日】2023-06-09
(86)【国際出願番号】 CN2021129586
(87)【国際公開番号】W WO2022121603
(87)【国際公開日】2022-06-16
(31)【優先権主張番号】17/119,350
(32)【優先日】2020-12-11
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】390009531
【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ
(74)【代理人】
【識別番号】100112690
【弁理士】
【氏名又は名称】太佐 種一
(74)【代理人】
【識別番号】100120710
【弁理士】
【氏名又は名称】片岡 忠彦
(74)【復代理人】
【識別番号】110000420
【氏名又は名称】弁理士法人ＭＩＰ
(72)【発明者】
【氏名】ゴン、ナンボ
(72)【発明者】
【氏名】安藤 崇志
【テーマコード（参考）】
5F083
【Ｆターム（参考）】
5F083FR06
5F083FZ10
5F083JA02
5F083JA03
5F083JA19
5F083JA35
5F083JA38
5F083JA39
5F083JA40
5F083JA60
(57)【要約】
デバイスは、不揮発性アナログ抵抗メモリ・セルを含む。不揮発性アナログ抵抗メモリ・デバイスは、抵抗メモリ・デバイスおよびセレクト・トランジスタを含む。抵抗メモリ・デバイスは、第１の端子および第２の端子を含む。抵抗メモリ・デバイスは調整可能なコンダクタンスを有する。セレクト・トランジスタは、ゲート端子、ソース端子、およびドレイン端子を含む強誘電性電界効果トランジスタ（ＦｅＦＥＴ）デバイスである。ＦｅＦＥＴデバイスのゲート端子はワード線に接続される。ＦｅＦＥＴデバイスのソース端子はソース線に接続される。ＦｅＦＥＴデバイスのドレイン端子は、抵抗メモリ・デバイスの第１の端子に接続される。抵抗メモリ・デバイスの第２の端子はビット線に接続される。
【特許請求の範囲】
【請求項1】
不揮発性アナログ抵抗メモリ・セルを備えるデバイスであって、前記不揮発性アナログ抵抗メモリ・セルは、第１の端子および第２の端子を含む抵抗メモリ・デバイスであって、調整可能なコンダクタンスを有する、前記抵抗メモリ・デバイスと、
ゲート端子、ソース端子、およびドレイン端子を含む強誘電性電界効果トランジスタ（ＦｅＦＥＴ）デバイスを含むセレクト・トランジスタと、を含み、
前記ＦｅＦＥＴデバイスの前記ゲート端子はワード線に接続され、
前記ＦｅＦＥＴデバイスの前記ソース端子はソース線に接続され、
前記ＦｅＦＥＴデバイスの前記ドレイン端子は、前記抵抗メモリ・デバイスの前記第１の端子に接続され、
前記抵抗メモリ・デバイスの前記第２の端子はビット線に接続される、デバイス。
【請求項2】
前記抵抗メモリ・デバイスは抵抗切替えデバイスを含む、請求項１に記載のデバイス。
【請求項3】
前記抵抗切替えデバイスは双方向の調整可能なコンダクタンスを有する、請求項２に記載のデバイス。
【請求項4】
前記抵抗メモリ・デバイスは相変化メモリ・デバイスを含む、請求項１に記載のデバイス。
【請求項5】
不揮発性アナログ抵抗メモリ・セルを備えるデバイスであって、前記不揮発性アナログ抵抗メモリ・セルは、第１の端子および第２の端子を含む抵抗メモリ・デバイスと、
ゲート端子、ソース端子、およびドレイン端子を含む第１の強誘電性電界効果トランジスタ（ＦｅＦＥＴ）デバイスを含む第１のセレクト・トランジスタと、
ゲート端子、ソース端子、およびドレイン端子を含む第２のＦｅＦＥＴデバイスを含む第２のセレクト・トランジスタと、を含み、
前記第１のＦｅＦＥＴデバイスの前記ゲート端子は第１のワード線に接続され、前記第２のＦｅＦＥＴデバイスの前記ゲート端子は第２のワード線に接続され、
前記第１のＦｅＦＥＴデバイスの前記ソース端子は第１のソース線に接続され、前記第２のＦｅＦＥＴデバイスの前記ソース端子は第２のソース線に接続され、
前記第１および第２のＦｅＦＥＴデバイスの前記ドレイン端子は、前記抵抗メモリ・デバイスの前記第１の端子に接続され、
前記抵抗メモリ・デバイスの前記第２の端子はビット線に接続される、デバイス。
【請求項6】
前記第１のＦｅＦＥＴデバイスはＮ型デバイスを含み、前記第２のＦｅＦＥＴデバイスはＰ型デバイスを含み、前記抵抗メモリ・デバイスは、双方向の調整可能なコンダクダンスを有する抵抗切替えデバイスを含む、請求項５に記載のデバイス。
【請求項7】
コンピューティング・システムを備えるシステムであって、前記コンピューティング・システムは、不揮発性アナログ抵抗メモリ・セルのアレイを含む不揮発性抵抗メモリを含み、各不揮発性アナログ抵抗メモリ・セルは、第１の端子および第２の端子を含む抵抗メモリ・デバイスであって、調整可能なコンダクタンスを有する、前記抵抗メモリ・デバイスと、
ゲート端子、ソース端子、およびドレイン端子を含む第１の強誘電性電界効果トランジスタ（ＦｅＦＥＴ）デバイスを含む少なくとも第１のセレクト・トランジスタと、を含み、
前記第１のＦｅＦＥＴデバイスの前記ゲート端子は第１のワード線に接続され、
前記第１のＦｅＦＥＴデバイスの前記ソース端子は第１のソース線に接続され、
前記ＦｅＦＥＴデバイスの前記ドレイン端子は、前記抵抗メモリ・デバイスの前記第１の端子に接続され、
前記抵抗メモリ・デバイスの前記第２の端子は、ビット線に接続される、システム。
【請求項8】
前記コンピューティング・システムはニューロモーフィック・コンピューティング・システムを含み、前記不揮発性アナログ抵抗メモリ・セルは、前記ニューロモーフィック・コンピューティング・システムの人工ニューロン間の接続強度を表すシナプス重みを格納する人工シナプス要素を含み、前記シナプス重みは、前記不揮発性アナログ抵抗メモリ・セルの前記抵抗メモリ・デバイスのコンダクタンス値によって符号化される、請求項７に記載のシステム。
【請求項9】
各不揮発性アナログ抵抗メモリ・セルは、ゲート端子、ソース端子、およびドレイン端子を含む第２のＦｅＦＥＴデバイスを含む第２のセレクト・トランジスタをさらに含み、
前記第２のＦｅＦＥＴデバイスの前記ゲート端子は第２のワード線に接続され、
前記第２のＦｅＦＥＴデバイスの前記ソース端子は第２のソース線に接続され、
前記第２のＦｅＦＥＴデバイスの前記ドレイン端子は、前記抵抗メモリ・デバイスの前記第１の端子に接続される、請求項７に記載のシステム。
【請求項10】
前記第１のＦｅＦＥＴデバイスはＮ型デバイスを含み、前記第２のＦｅＦＥＴデバイスはＰ型デバイスを含み、前記抵抗メモリ・デバイスは、双方向の調整可能なコンダクダンスを有する抵抗切替えデバイスを含む、請求項９に記載のシステム。
【請求項11】
プログラミング・パルスをワード線上に印加して、前記ワード線に結合された不揮発性アナログ抵抗メモリ・セルをプログラムすることを含む方法であって、前記不揮発性アナログ抵抗メモリ・セルは、前記ワード線に接続された強誘電性電界効果トランジスタ（ＦｅＦＥＴ）デバイスを含むセレクト・トランジスタと、前記ＦｅＦＥＴデバイスに接続された抵抗メモリ・デバイスとを備え、前記プログラミング・パルスの印加は、
前記ワード線から前記ＦｅＦＥＴデバイスに印加された前記プログラミング・パルスに応じて前記ＦｅＦＥＴデバイスの分極状態を調節することであって、前記ＦｅＦＥＴデバイスの前記分極状態の前記調節は、前記抵抗メモリ・デバイスのコンダクタンスを調整するためのプログラミング電流の調節を引き起こす、前記分極状態を調節することと、
前記ＦｅＦＥＴデバイスに印加された各プログラミング・パルスに応じて前記ＦｅＦＥＴデバイスを起動すると生成される前記調節されたプログラミング電流によって前記抵抗メモリ・デバイスの前記コンダクタンスを漸進的に変化させることによって前記抵抗メモリ・デバイスの前記コンダクタンスを調整することと
を引き起こす、方法。
【請求項12】
前記プログラミング・パルスは、同じ振幅および同じパルス幅を有する電圧パルスのシーケンスを含む、請求項１１に記載の方法。
【請求項13】
前記抵抗メモリ・デバイスの前記コンダクタンスを調整する前に、前記ＦｅＦＥＴデバイスの前記分極状態を調節するプレサイクル・プロセスを行うことをさらに含み、前記プレサイクル・プロセスは、前記ワード線から前記ＦｅＦＥＴデバイスに１つまたは複数のパルスを印加して、前記プレサイクル・プロセスの間に前記ＦｅＦＥＴデバイスをオンにすることなく前記ＦｅＦＥＴデバイスの前記分極状態を初期分極状態から目標分極状態に調節することを含む、請求項１１に記載の方法。
【請求項14】
前記目標分極状態は、前記ＦｅＦＥＴデバイスの目標閾電圧および関連するチャネル・コンダクタンスに対応し、前記目標分極状態から開始して、前記ＦｅＦＥＴデバイスは、前記ＦｅＦＥＴデバイスの前記分極をさらに調節して、それによって前記抵抗メモリ・デバイスの前記コンダクタンスを調整するために生成された前記プログラミング電流を調節するように、前記ＦｅＦＥＴデバイスに印加された前記プログラミング・パルスに応じて、前記ＦｅＦＥＴデバイスの前記チャネル・コンダクタンスの実質的に線形の増加を示す、請求項１３に記載の方法。
【請求項15】
前記不揮発性アナログ抵抗メモリ・セルのコンダクタンス状態を決定する読出し動作を行うことをさらに含み、前記読出し動作を行うことは、前記ＦｅＦＥＴデバイスをオフ状態に維持しながら、前記ワード線上に初期化制御パルスを印加して前記ＦｅＦＥＴデバイスの分極状態を初期分極状態へ変化させることを含む初期化プロセスを行うことと、
前記初期化プロセスに続いて読出しプロセスを行うことと、を含み、前記読出しプロセスは、前記ワード線上に読出しパルスを印加して前記ＦｅＦＥＴデバイスを活性化し、前記抵抗メモリ・デバイスの前記コンダクタンス状態を表す読出し電流を生成することを含む、請求項１１に記載の方法。
【請求項16】
前記抵抗メモリ・デバイスの前記コンダクタンスを調整することは、増強調整制御電圧をビット線に印加することであって、前記抵抗メモリ・デバイスは前記ビット線と前記ＦｅＦＥＴデバイスとの間に直列接続される、前記印加することと、
前記ＦｅＦＥＴデバイスに印加された各プログラミング・パルスに応じて、前記抵抗メモリ・デバイスの前記コンダクタンスを漸進的に増加させることと、を含む、請求項１１に記載の方法。
【請求項17】
前記抵抗メモリ・デバイスの前記コンダクタンスを調整することは、降下調整制御電圧をビット線に印加することであって、前記抵抗メモリ・デバイスは前記ビット線と前記ＦｅＦＥＴデバイスとの間に直列接続される、前記印加することと、
前記ＦｅＦＥＴデバイスに印加された各プログラミング・パルスに応じて、前記抵抗メモリ・デバイスの前記コンダクタンスを漸進的に減少させることと、を含む、請求項１１に記載の方法。
【請求項18】
前記抵抗メモリ・デバイスは抵抗切替えデバイスを含む、請求項１１に記載の方法。
【請求項19】
前記抵抗メモリ・デバイスは相変化メモリ・デバイスを含む、請求項１１に記載の方法。
【請求項20】
プログラミング・パルスを第１のワード線および第２のワード線のうちの１つに印加して、前記第１のワード線および前記第２のワード線に結合された不揮発性アナログ抵抗メモリ・セルをプログラムすることを含む方法であって、前記不揮発性アナログ抵抗メモリ・セルは、前記第１のワード線に接続された第１の強誘電性電界効果トランジスタ（ＦｅＦＥＴ）デバイスを含む第１のセレクト・トランジスタと、前記第２のワード線に接続された第２のＦｅＦＥＴデバイスを含む第２のセレクト・トランジスタと、前記第１および第２のＦｅＦＥＴデバイスに接続された抵抗メモリ・デバイスと、を備え、前記プログラミング・パルスの前記第１のワード線への印加は、
前記ワード線から前記第１のＦｅＦＥＴデバイスに印加された前記プログラミング・パルスに応じて前記第１のＦｅＦＥＴデバイスの分極状態を調節することであって、前記第１のＦｅＦＥＴデバイスの前記分極状態の前記調節は、前記抵抗メモリ・デバイスのコンダクタンスを調整するためのプログラミング電流の調節を引き起こす、前記分極状態を調節することと、
前記第２のＦｅＦＥＴデバイスがオフ状態に維持される間、前記第１のＦｅＦＥＴデバイスに印加された各プログラミング・パルスに応じて前記第１のＦｅＦＥＴデバイスを起動すると生成される前記調節されたプログラミング電流によって前記抵抗メモリ・デバイスの前記コンダクタンスを漸進的に増加させることによって前記抵抗メモリ・デバイスの前記コンダクタンスを調整することと、を引き起こし、
前記プログラミング・パルスの前記第２のワード線への印加は、
前記ワード線から前記第２のＦｅＦＥＴデバイスに印加された前記プログラミング・パルスに応じて前記第２のＦｅＦＥＴデバイスの分極状態を調節することであって、前記第２のＦｅＦＥＴデバイスの前記分極状態の前記調節は、前記抵抗メモリ・デバイスの前記コンダクタンスを調整するためのプログラミング電流の調節を引き起こす、前記分極状態を調節することと、
前記第１のＦｅＦＥＴデバイスがオフ状態に維持される間、前記第２のＦｅＦＥＴデバイスに印加された各プログラミング・パルスに応じて前記第２のＦｅＦＥＴデバイスを起動すると生成される前記調節されたプログラミング電流によって前記抵抗メモリ・デバイスの前記コンダクタンスを漸進的に減少させることによって前記抵抗メモリ・デバイスの前記コンダクタンスを調整することと
を引き起こす、方法。
【請求項21】
前記プログラミング・パルスは、同じ振幅および同じパルス幅を有する電圧パルスのシーケンスを含む、請求項２０に記載の方法。
【請求項22】
前記抵抗メモリ・デバイスの前記コンダクタンスを調整する前に、前記第１のＦｅＦＥＴデバイスの前記分極状態を調節する第１のプレサイクル・プロセスを行うことであって、前記第１のプレサイクル・プロセスは、前記第１のワード線から前記第１のＦｅＦＥＴデバイスに１つまたは複数のパルスを印加して、前記第１のプレサイクル・プロセスの間に前記第１および第２のＦｅＦＥＴデバイスをオンにすることなく前記第１のＦｅＦＥＴデバイスの前記分極状態を第１の初期分極状態から第１の目標分極状態に調節することを含む、前記第１のプレサイクル・プロセスを行うことと、前記抵抗メモリ・デバイスの前記コンダクタンスを調整する前に、前記第２のＦｅＦＥＴデバイスの前記分極状態を調節する第２のプレサイクル・プロセスを行うことであって、前記第２のプレサイクル・プロセスは、前記第２のワード線から前記第２のＦｅＦＥＴデバイスに１つまたは複数のパルスを印加して、前記第２のプレサイクル・プロセスの間に前記第１および第２のＦｅＦＥＴデバイスをオンにすることなく前記第２のＦｅＦＥＴデバイスの前記分極状態を第２の初期分極状態から第２の目標分極状態に調節する、前記第２のプレサイクル・プロセスを行うことと、をさらに含む、請求項２０に記載の方法。
【請求項23】
前記第１の目標分極状態は、前記第１のＦｅＦＥＴデバイスの第１の目標閾電圧および関連するチャネル・コンダクタンスに対応し、前記第１の目標分極状態から開始して、前記第１のＦｅＦＥＴデバイスは、前記第１のＦｅＦＥＴデバイスの前記分極をさらに調節して、それによって前記抵抗メモリ・デバイスの前記コンダクタンスを調整するために生成された前記プログラミング電流を調節するように、前記第１のワード線から前記第１のＦｅＦＥＴデバイスに印加された前記プログラミング・パルスに応じて前記第１のＦｅＦＥＴデバイスの前記チャネル・コンダクタンスの実質的に線形の増加を示し、前記第２の目標分極状態は、前記第２のＦｅＦＥＴデバイスの第２の目標閾電圧および関連するチャネル・コンダクタンスに対応し、前記第２の目標分極状態から開始して、前記第２のＦｅＦＥＴデバイスは、前記第２のＦｅＦＥＴデバイスの前記分極をさらに調節して、それによって前記抵抗メモリ・デバイスの前記コンダクタンスを調整するために生成された前記プログラミング電流を調節するように、前記第２のワード線から前記第２のＦｅＦＥＴデバイスに印加された前記プログラミング・パルスに応じて前記第２のＦｅＦＥＴデバイスの前記チャネル・コンダクタンスの実質的に線形の増加を示す、請求項２２に記載の方法。
【請求項24】
前記不揮発性アナログ抵抗メモリ・セルのコンダクタンス状態を決定する読出し動作を行うことをさらに含み、前記読出し動作を行うことは、前記第１および第２のＦｅＦＥＴデバイスをオフ状態に維持しながら、前記第１のワード線上に初期化制御パルスを印加して前記第１のＦｅＦＥＴデバイスの分極状態を初期分極状態へ変化させることを含む初期化プロセスを行うことと、
前記初期化プロセスに続いて読出しプロセスを行うことと、を含み、前記読出しプロセスは、前記第２のＦｅＦＥＴデバイスをオフ状態に維持しながら、前記第１のワード線上に読出しパルスを印加して前記第１のＦｅＦＥＴデバイスを活性化し、前記抵抗メモリ・デバイスの前記コンダクタンス状態を表す読出し電流を生成することを含む、請求項２０に記載の方法。
【請求項25】
前記第１のＦｅＦＥＴデバイスはＮ型デバイスを含み、前記第２のＦｅＦＥＴデバイスはＰ型デバイスを含み、前記抵抗メモリ・デバイスは、双方向の調整可能なコンダクダンスを有する抵抗切替えデバイスを備える、請求項２０に記載の方法。
【請求項26】
コンピュータ・プログラムであって、前記プログラムがコンピュータ上で実行されるときに請求項１１ないし２５のいずれかに記載の方法のステップを行うように適応されたプログラム・コードを備える、コンピュータ・プログラム。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、一般に、ニューロモーフィック・コンピューティングのための不揮発性アナログ抵抗メモリ・セル、および不揮発性アナログ抵抗メモリ・セルの抵抗メモリ・デバイスのコンダクタンス調整のための技術に関する。
【背景技術】
【0002】
ニューロモーフィック・コンピューティング・システムおよび人工ニューラル・ネットワーク（ＡＮＮ）システムなどの情報処理システムは、認知認識およびコンピューティングのための機械学習や推論処理などの様々な用途で利用される。このようなシステムは、様々なタイプの計算を行うために並列に動作する多数の高度に相互接続された処理要素（「人工ニューロン」と称する）を一般的に含むハードウェア・ベースのシステムである。人工ニューロン（例えば、シナプス前ニューロンおよびシナプス後ニューロン）は、人工ニューロン間の接続強度を表すシナプス重みを提供する人工シナプス・デバイスを使用して接続される。シナプス重みは、不揮発性および多レベルのメモリ特性を示す調整可能な抵抗メモリ・デバイスなどのアナログ・メモリ要素を使用して実装できる。
【発明の概要】
【0003】
本開示の実施形態は、強誘電体セレクト・トランジスタおよび抵抗メモリ・デバイスを含む不揮発性アナログ抵抗メモリ・セル、強誘電体セレクト・トランジスタおよび抵抗メモリ・デバイスを含む不揮発性アナログ抵抗メモリ・セルをプログラムして読み出す方法、ならびに強誘電体セレクト・トランジスタおよび抵抗メモリ・デバイスを含む不揮発性アナログ抵抗メモリ・セルのアレイを含むコンピューティング・システムを含む。
【0004】
例示的な実施形態では、デバイスは、不揮発性アナログ抵抗メモリ・セルを含む。不揮発性アナログ抵抗メモリ・デバイスは、抵抗メモリ・デバイスおよびセレクト・トランジスタを含む。抵抗メモリ・デバイスは第１の端子および第２の端子を含む。抵抗メモリ・デバイスは調整可能なコンダクタンスを有する。セレクト・トランジスタは、ゲート端子、ソース端子、およびドレイン端子を含む強誘電性電界効果トランジスタ（ＦｅＦＥＴ）デバイスを含む。ＦｅＦＥＴデバイスのゲート端子はワード線に接続される。ＦｅＦＥＴデバイスのソース端子はソース線に接続される。ＦｅＦＥＴデバイスのドレイン端子は、抵抗メモリ・デバイスの第１の端子に接続される。抵抗メモリ・デバイスの第２の端子はビット線に接続される。
【0005】
別の例示的な実施形態は、プログラミング・パルスをワード線上に印加して、ワード線に結合された不揮発性アナログ抵抗メモリ・セルをプログラムすることを含む方法を含む。不揮発性アナログ抵抗メモリ・セルは、ワード線に接続されたＦｅＦＥＴデバイスを含むセレクト・トランジスタと、ＦｅＦＥＴデバイスに接続された抵抗メモリ・デバイスとを含む。プログラミング・パルスの印加は、ワード線からＦｅＦＥＴデバイスに印加されたプログラミング・パルスに応じてＦｅＦＥＴデバイスの分極状態を調節することであって、ＦｅＦＥＴデバイスの分極状態の調節は、抵抗メモリ・デバイスのコンダクタンスを調整するためのプログラミング電流の調節を引き起こす、分極状態を調節することと、ＦｅＦＥＴデバイスに印加された各プログラミング・パルスに応じてＦｅＦＥＴデバイスを起動すると生成される、調節されたプログラミング電流によって抵抗メモリ・デバイスのコンダクタンスを漸進的に変化させることによって抵抗メモリ・デバイスのコンダクタンスを調整することと、を引き起こす。
【0006】
他の実施形態は、添付の図と併せて読まれるべきである、例示的な実施形態の以下の詳細な説明において説明される。
【図面の簡単な説明】
【0007】
【図1】本開示の例示的な実施形態による、強誘電体セレクト・トランジスタおよび抵抗メモリ・デバイスを実装できる不揮発性アナログ抵抗メモリ・セルのアレイを含むコンピューティング・システムを概略的に示す図である。
【図3】本開示の例示的な実施形態による、強誘電体セレクト・トランジスタおよび抵抗メモリ・デバイスを実装する不揮発性アナログ抵抗メモリ・セルを概略的に示す図である。
【図4】本開示の例示的な実施形態による、不揮発性アナログ抵抗メモリ・セルにおいて実装できる抵抗メモリ・デバイスを概略的に示す図である。
【図5】本開示の別の例示的な実施形態による、不揮発性アナログ抵抗メモリ・セルにおいて実装できる抵抗メモリ・デバイスを概略的に示す図である。
【図6】本開示の例示的な実施形態による、不揮発性アナログ抵抗メモリ・セルにおいてセレクト・トランジスタとして実装できるＦｅＦＥＴデバイスの概略図である。
【図7A】本開示の例示的な実施形態による、ＦｅＦＥＴデバイスのチャネル・コンダクタンスを調節するためにＦｅＦＥＴデバイスの強誘電層において多ドメインの部分的な分極切替えを利用する方法を概略的に示しており、本開示の例示的な実施形態による、ＦｅＦＥＴデバイスのゲート電極に印加される複数の同一プログラミング・パルスに対するパルス数の関数としてのＦｅＦＥＴデバイスのチャネル・コンダクタンスを示すグラフである。
【図7B】本開示の例示的な実施形態による、ＦｅＦＥＴデバイスのチャネル・コンダクタンスを調節するためにＦｅＦＥＴデバイスの強誘電層において多ドメインの部分的な分極切替えを利用する方法を概略的に示しており、本開示の例示的な実施形態による、図７Ａに示される増強パルスの数の増加に応じて部分的な分極切替えから生じるＦｅＦＥＴの強誘電層の異なる分極状態を概略的に示す図である。
【図7C】本開示の例示的な実施形態による、ＦｅＦＥＴデバイスのチャネル・コンダクタンスを調節するためにＦｅＦＥＴデバイスの強誘電層において多ドメインの部分的な分極切替えを利用する方法を概略的に示しており、本開示の別の例示的な実施形態による、図７Ａに示される増強パルスとは反対の極性を有する増強パルスの数の増加に応じて部分的な分極切替えから生じるＦｅＦＥＴの強誘電層の異なる分極状態を概略的に示す図である。
【図8A】本開示の例示的な実施形態による、強誘電体セレクト・トランジスタおよび抵抗メモリ・デバイスを実装する不揮発性アナログ抵抗メモリ・セルをプログラムする方法を示すタイミング図である。
【図8B】本開示の例示的な実施形態による、強誘電体セレクト・トランジスタおよび抵抗メモリ・デバイスを実装する不揮発性アナログ抵抗メモリ・セルの状態を読み出す方法を示すタイミング図である。
【図9】本開示の別の例示的な実施形態による、強誘電体セレクト・トランジスタおよび抵抗メモリ・デバイスを実装する不揮発性アナログ抵抗メモリ・セルを概略的に示す図である。
【図10】本開示の別の例示的な実施形態による、強誘電体セレクト・トランジスタおよび抵抗メモリ・デバイスを実装する不揮発性アナログ抵抗メモリ・セルを概略的に示す図である。
【発明を実施するための形態】
【0008】
本発明の実施形態は、ここで、強誘電体セレクト・トランジスタおよび抵抗メモリ・デバイスを含む不揮発性アナログ抵抗メモリ・セルと、強誘電体セレクト・トランジスタおよび抵抗メモリ・デバイスを含む不揮発性アナログ抵抗メモリ・セルをプログラムして読み出す方法と、強誘電体セレクト・トランジスタおよび抵抗メモリ・デバイスを含む不揮発性アナログ抵抗メモリ・セルのアレイを含むコンピューティング・システムとに関して、さらに詳細に記載する。以下でさらに詳細に説明されるように、強誘電体セレクト・トランジスタ（あるいは本明細書ではＦｅＦＥＴセレクト・トランジスタと称する）は、同一プログラミング・パルス（例えば、同じ振幅およびパルス幅）を含むプログラミング・パルス方式を使用して、アナログ抵抗メモリ・デバイスのコンダクタンス調整における直線性を高めるように構成される。
【0009】
添付図面に示されるような様々な特徴は、縮尺通りに描かれていない概略図であることを理解されたい。さらに、例示および説明を容易にするために、ＦｅＦＥＴデバイス、抵抗メモリ・デバイス、他のデバイスまたは構造体およびシステム構成要素を図面に概略的に示されるように実施するために一般的に使用されるタイプの１つまたは複数の層、構造体、領域、特徴などは、所与の図面に明示的に示されなくてよい。これは、明示的に示されていない、いかなる層、構造体、領域、特徴なども実際のデバイスまたは構造体から省略されることを暗示するものではない。また、同じまたは類似の参照番号は、同じまたは類似の特徴、要素、もしくは構造体を示すために図面全体にわたって使用され、このように、同じまたは類似の特徴、要素、もしくは構造体の詳細な説明は、図面のそれぞれについて繰り返されない。さらに、本明細書で使用される用語「例示的」は、「例、実例、または例示とする」ことを意味する。本明細書で「例示的」として記載されるいかなる実施形態または設計も、他の実施形態または設計よりも好ましいまたは有利であると解釈されるべきではない。所与の特徴の別の特徴に対する配向を記載するために本明細書で使用される言葉「の上方に」は、所与の特徴が他の特徴の「直接上に」（すなわち、直接接触して）配置または形成され得ること、または所与の特徴が、所与の特徴と他の特徴との間に配置される１つまたは複数の中間特徴とともに他の特徴の「間接的に上に」配置または形成され得ることを意味する。
【0010】
本開示の例示的な実施形態は、いくつかの計算タスクを行うためにデータを格納し、このデータを処理する二重の目的で、不揮発性アナログ・メモリ・セルのアレイを利用するコンピューティング・システムまたは計算メモリ・システムを含む。不揮発性アナログ・メモリ・セル（例えば、抵抗処理ユニット（ＲＰＵ））は、最小コンダクタンス（Ｇｍｉｎ）から最大コンダクタンス（Ｇｍａｘ）までの範囲で可変コンダクタンス状態を持つ調整可能なコンダクタンス（Ｇ）を有する抵抗ランダム・アクセス・メモリ（ＲｅＲＡＭ）デバイス、相変化メモリ（ＰＣＭ）デバイスなどの抵抗メモリ・デバイスを実装する。上記のように、ニューロモーフィック・コンピューティング・システムおよびＡＮＮシステムは、２つの人工ニューロン間の接続強度を表すシナプス重みを提供するために、人工ニューロンが人工シナプス・デバイスを使用して接続されるインメモリ・コンピューティング・システムのタイプである。シナプス重みは、調整可能な抵抗メモリ・デバイスを使用して実装でき、可変コンダクタンス状態は、シナプス重みを表し、計算（例えば、ベクトル行列の乗算）を行うために使用される。アナログ抵抗メモリ・デバイスのコンダクタンス状態は、符号化されるか、そうでなければシナプス重みに対してマッピングされる。
【0011】
ディープ・ニューラル・ネットワーク（ＤＮＮ）および畳み込みニューラル・ネットワーク（ＣＮＮ）などの様々なタイプの人工ニューラル・ネットワークは、画像認識、物体認識、音声認識などの機械学習用途のためのニューロモーフィック・コンピューティング・アーキテクチャを実装する。このようなニューラル・ネットワークに関連するインメモリ計算は、例えば、抵抗メモリ・セルのシナプス重みが訓練データセットを処理することによって最適化される訓練計算と、訓練されたニューラル・ネットワークが、例えば、入力データを分類すること、入力データに基づいて事象を予測することなどの目的で入力データを処理するために使用される順方向推論計算とを含む。
【0012】
ＤＮＮ訓練は、順方向、逆方向および重み更新の３つの繰り返しサイクルを含む誤差逆伝搬法アルゴリズムに概して依存し、収束規準が満たされるまで何度も繰り返される。順方向および逆方向サイクルは、主に、順方向および逆方向のベクトル行列の乗算を計算することを含む。この動作は、アナログ抵抗メモリ・セルの２Ｄアレイで行うことができる。順方向サイクルでは、２Ｄアレイにおいて抵抗メモリ・デバイスの格納されたコンダクタンス値が行列を形成し、入力ベクトルが２Ｄアレイの各入力行を通して電圧パルスとして送信される。逆方向サイクルでは、電圧パルスが入力として列から供給され、ベクトル行列の積が行列の転置に基づいて計算される。重み更新は、２Ｄアレイ内の各抵抗メモリ・セルにおいて局所的に行われる乗算演算および漸進的な重み更新で構成されるベクトル－ベクトル外積を計算することを含む。
【0013】
ＲＰＵセルのアレイを含む確率的に訓練されたＤＮＮは、調整可能な抵抗メモリ・デバイスを使用して実装されたシナプス重みを有することができる。ＤＮＮを適切に訓練して高精度を達成するには、調整可能な抵抗デバイスの動作特性は、所与のＤＮＮアルゴリズムが、著しい誤差ペナルティなしで許容できる受け入れ可能なＲＰＵデバイスパラメータの仕様の厳重なセットを満たすべきである。これらの仕様は、例えば、単一の増強パルスによる最小の漸進的コンダクタンス変化（±Δｇｍｉｎ）、上下コンダクタンス変化における対称性、コンダクタンス値の調整可能な範囲などの抵抗メモリ・デバイスの切替え特性における変動を含む。
【0014】
特に、ＤＮＮ訓練についての１つの重要な仕様は、ＲＰＵセルが、少なくとも１０００のコンダクタンスのレベル（またはステップ）の分解能（またはダイナミック・レンジ）を持つ調整可能なコンダクタンスを有するべきことであり、コンダクタンスのレベルは、アナログかつ対称的で漸進的に（最大と最小コンダクタンス状態（オン／オフ比率）との間のコンダクタンス差の大きさの少なくとも１つのオーダーで）最低コンダクタンス状態から最高コンダクタンス状態へ（１－ｎｓパルスを介して）切り替えることができる。ＲＰＵセルにおいて最小単位重み値の上下変化の対称性を達成するには（±Δｗｍｉｎ）、ＲＰＵセルの関連するコンダクタンスのレベルにおける各漸進的増加（ステップ・アップ、
）および漸進的減少（ステップ・ダウン、
）は、５％以下の不一致誤差内で同じ量または類似量であるべきである。換言すれば、本質的にアナログである調整可能な抵抗ＲＰＵデバイスは、同じであるが反対のパルス刺激が与えられた場合、上下のコンダクタンス変化において対称的に応答すべきである。特に、上下対称性
は、１．０±０．０５に等しいべきである。なお、パラメータ
は、周辺回路によって規定された増幅率によってパラメータ
に比例する。しかしながら、メムリスティブ・デバイス（またはメムリスタ）などの調整可能な抵抗デバイスは、通常、調整／プログラミング特性において変動性を示し、コンダクタンスのレベルの範囲（最小－最大）にわたって対称的な重み更新を達成することを困難にする。
【数1】
【数2】
【数3】
【数4】
【数5】
【0015】
しかしながら、これらの要件にもかかわらず、調整可能な抵抗デバイスは、限られたダイナミック・レンジおよび分解能、ならびに調整／プログラミング特性における変動性を示す可能性があり、コンダクタンスのレベルの範囲（最小－最大）にわたって対称的な重み更新を達成することを困難にする。そのため、ＲＰＵアーキテクチャのハードウェア実装は自明ではない。より具体的には、現実には、ほとんどの抵抗メモリ・デバイスは対称的な切替え挙動を示さず、むしろ、連続して印加されたパルスの数の関数としてコンダクタンスの高度に非線形の進化を示す。これにより、重み更新に著しい誤差が生じる。他方では、入力パルスの繰り返しを伴うシナプス重みの同一の漸進的調整を表す、抵抗変化の直線性は、パルス計数のみを使用してシナプス重み変化を決定することによって、単純なニューロン回路動作での高速学習のために強く所望される。シナプス増強および降下のためのシナプス重みの対称的調整もまた、それによりニューロン回路が、増強および降下のために同じ振幅および持続時間（例えば、同一プログラミング・パルス方式と称する）であるが、反対の極性を持つ電圧パルスを生成することができるので、好ましい。
【0016】
抵抗メモリ・デバイスが、同一プログラミング・パルスを持つ増強／降下プログラミング方式を使用する場合、非線形コンダクタンス調整を示すことがよく知られている。そのため、このような抵抗メモリ・デバイスのコンダクタンス調整において直線性を達成するために、増強／降下パルス方式は、通常、増強／降下パルスの振幅またはパルス幅のいずれかを調節することを含む非同一パルス方式を実施する。例えば、パルス振幅を調節することは、同一の漸進的調整ステップにおいて抵抗メモリ・デバイスのコンダクタンスを直線的に増加（増強）または減少（降下）するために、抵抗メモリ・デバイスに印加された各逐次的なプログラミング・パルスについてパルスの振幅を（固定パルス幅で）増加させることを含む。他方では、パルス幅を調節することは、同一の漸進的調整ステップにおいて抵抗メモリ・デバイスのコンダクタンスを直線的に増加（増強）または減少（降下）するために抵抗メモリ・デバイスに印加された各逐次的なプログラミング・パルスについてパルスのパルス幅を（固定振幅で）増加させることを含む。これらの非同一パルス方式は、振幅またはパルス幅あるいはその両方の調節を実施するために必要とされる周辺回路および処理に関してオーバーヘッドを追加する。さらに、パルス幅調節により、プログラミング動作のレイテンシが増加する。
【0017】
以下でさらに詳細に説明されるように、本開示の例示的な実施形態では、抵抗メモリ・デバイスのコンダクタンスを調整するために（例えば、シナプス重み更新）、同一増強パルス方式または同一降下パルス方式が適用されるプログラミング動作の間のＦｅＦＥＴデバイスのチャネル・コンダクタンスを調節するべく、不揮発性アナログ抵抗メモリ・セルにおけるセレクト・トランジスタとして利用されるＦｅＦＥＴの強誘電層における電圧制御された部分的な分極切替えのダイナミクスを活用する。プログラミング動作の間のＦｅＦＥＴデバイスのチャネル・コンダクタンスの調節は、同一パルスのプログラミング・パルス方式を使用して抵抗メモリ・デバイスのコンダクタンス調整における直線性を改良する働きをする。
【0018】
図１は、本開示の例示的な実施形態による、強誘電体セレクト・トランジスタおよび抵抗メモリ・デバイスを実装するアナログ抵抗メモリ・セルのアレイを含むコンピューティング・システム１００を概略的に示す。特に、図１は、抵抗処理ユニットのクロスバー・アレイを使用して実装されるニューロモーフィック・コンピューティング・システムを概略的に示す。コンピューティング・システム１００は、複数の行Ｒ１、Ｒ２、Ｒ３、．．．、Ｒｍ、および複数の列Ｃ１、Ｃ２、Ｃ３、．．．、Ｃｎに配置されたＲＰＵセル１１０の２次元（２Ｄ）クロスバー・アレイを含む。各行Ｒ１、Ｒ２、Ｒ３、．．．、ＲｍにおけるＲＰＵセル１１０は、それぞれの行制御線ＲＬ１、ＲＬ２、ＲＬ３、．．．、ＲＬｍ（総称して、行制御線ＲＬ）へ共通に接続される。各列Ｃ１、Ｃ２、Ｃ３、．．．、ＣｎにおけるＲＰＵセル１１０は、それぞれの列制御線ＣＬ１、ＣＬ２、ＣＬ３、．．．、ＣＬｎ（総称して、列制御線ＣＬ）へ共通に接続される。各ＲＰＵセル１１０は、それぞれの行線および列線のクロスポイント（または交点）で（および間に）接続される。１つの例示的な実施形態では、ＲＰＵシステム１００は、４，０９６×４，０９６アレイのＲＰＵセル１１０を含む。
【0019】
コンピューティング・システム１００は、行制御線ＲＬ１、ＲＬ２、ＲＬ３、．．．、ＲＬｍに接続された周辺回路１２０、ならびに列制御線ＣＬ１、ＣＬ２、ＣＬ３、．．．、ＣＬｎに接続された周辺回路１３０をさらに含む。さらに、周辺回路１２０はデータ入出力（Ｉ／Ｏ）インターフェース・ブロック１２５に接続され、周辺回路１３０はデータＩ／Ｏインターフェース・ブロック１３５に接続される。コンピューティング・システム１００は、コンピューティング・システム１００の動作のために配電、制御信号およびクロッキング信号を提供する電力、クロック、バイアスおよびタイミング回路などの様々なタイプの回路ブロックを含む制御信号回路１４０をさらに含む。
【0020】
いくつかの実施形態では、コンピューティング・システム１００における各ＲＰＵセル１１０は、強誘電体セレクト・トランジスタおよび抵抗メモリ・デバイスを実装する不揮発性アナログ抵抗メモリ・セルを含む。いくつかの実施形態では、ＲＰＵセル１１０は、図３、図４、図５、図６、図７Ａ～図７Ｃ、図９および図１０に概略的に示され、以下でさらに詳細に論じる不揮発性アナログ抵抗メモリ・セルのフレームワークの例示的な実施形態のうちの１つを使用して実装される。いくつかの実施形態では、各ＲＰＵセル１１０は、ＲＰＵセル１１０の行列要素または重みを表す調整可能なコンダクタンス値を有するＲｅＲＡＭデバイス、ＰＣＭデバイスなどの抵抗メモリ・デバイスを実装する。
【0021】
ニューロモーフィック・コンピューティング用途では、ＲＰＵセル１１０は、前ニューロンと後ニューロンとの間の重み付けされた接続を提供する人工シナプスを含む。複数の前ニューロンおよび後ニューロンは、ＲＰＵセル１１０の２Ｄクロスバー・アレイを通して接続され、このアレイは完全に接続されたニューラル・ネットワークを本来、表す。いくつかの実施形態では、コンピューティング・システム１００は、ＤＮＮまたはＣＮＮ計算を行うように構成され、各ＲＰＵセル１１０のコンダクタンスは、周辺回路１２０および１３０の動作を通して更新またはアクセスできる行列要素または重みｗｉｊを表す（ここで、ｗｉｊは、ＲＰＵセル１１０のアレイにおけるｉ行目およびｊ列目の重み値を示す）。上記のように、ＤＮＮ訓練は、順方向サイクル、逆方向サイクル、および重み更新サイクルの３つの繰り返しサイクルを含む誤差逆伝搬法プロセスに概して依存する。コンピューティング・システム１００は、誤差逆伝搬法プロセスの３つのサイクルすべてを並行して行うように構成でき、このように、より低い電力および低減された計算リソースでＤＮＮ訓練において著しい加速を提供する可能性がある。コンピューティング・システム１００は、アナログ・ドメインにおいて並列でベクトル行列乗算演算を行うように構成できる。
【0022】
行制御線ＲＬおよび列制御線ＣＬは、図示を容易にするためにそれぞれ図１に単一の線として示されるが、各行および列制御線は、ＲＰＵセル１１０の実装および指定のアーキテクチャによっては、それぞれの行および列においてＲＰＵセル１１０に接続された２つ以上の制御線を含むことができることを理解されたい。例えば、いくつかの実施形態では、各行制御線ＲＬは、所与のＲＰＵセル１１０のための相補的な対のワード線を含むことができる。さらに、各列制御線ＣＬは、例えば、１つまたは複数のソース線（ＳＬ）および１つまたは複数のビット線（ＢＬ）を含む複数の制御線を含んでよい。
【0023】
周辺回路１２０および１３０は、ＲＰＵセル１１０の２Ｄアレイにおいてそれぞれの行および列に接続され、（ニューラル・ネットワーク訓練のための）誤差逆伝搬法プロセスの順方向、逆方向および重み更新動作ならびに訓練されたニューラル・ネットワークを使用した推論処理を実施するためにベクトル行列乗算機能、行列ベクトル乗算機能、および外積更新動作を行うように構成された様々な回路ブロックを含む。例えば、いくつかの実施形態では、ＲＰＵセル読出し／感知動作（例えば、所与のＲＰＵセル１１０の重み値を読み出す）を支援するために、周辺回路１２０および１３０は、順方向／逆方向サイクル中に受けた入力ベクトル値（読出し入力値）に応じてＰＷＭ読出しパルスを生成してＲＰＵセル１１０に印加するパルス幅変調（ＰＷＭ）回路および読出しパルス駆動回路を含む。
【0024】
より具体的には、いくつかの実施形態では、周辺回路１２０および１３０は、（行または列へ適用される）デジタル入力ベクトルを受け、デジタル入力ベクトルを、パルス幅を変化させる入力電圧によって表されるアナログ入力ベクトル値へ変換するように構成されたデジタル－アナログ（Ｄ／Ａ）変換回路を含む。いくつかの実施形態では、時間符号化方式が、入力ベクトルが調整可能な持続時間を持つ固定振幅Ｖｉｎ＝１Ｖパルスによって表される場合に、使用される（例えば、パルス持続時間は、１ｎｓの倍数であり、入力ベクトルの値に比例する）。行（または列）に印加された入力電圧は、出力電流によって表される出力ベクトル値を生成し、ＲＰＵセル１１０の重みは、出力電流を測定することによって読み出される。
【0025】
周辺回路１２０および１３０は、接続されたＲＰＵセル１１０から出力かつ蓄積された読出し電流（ＩＲＥＡＤ）を積分し、積分された電流をデジタル値（読出し出力値）へ後続の計算のために変換する電流積分回路およびアナログ－デジタル（Ａ／Ｄ）変換回路をさらに含む。特に、ＲＰＵセル１１０によって生成された電流は、列（または行）で合計され、この総電流は、周辺回路１２０および１３０の電流読出し回路によって、測定時間ｔｍｅａｓにわたって積分される。電流読出し回路は、電流積分器およびアナログ－デジタル（Ａ／Ｄ）変換器を含む。いくつかの実施形態では、各電流積分器は、コンデンサ上で所与の列（または行）からの電流出力（または負および正の重みを実装するＲＰＵセルの対からの差動電流）を積分する演算増幅器を含み、アナログ－デジタル（Ａ／Ｄ）変換器は、積分された電流（例えば、アナログ値）をデジタル値へ変換する。
【0026】
さらに、周辺回路１２０および１３０は、ＲＰＵセルにおいて実装される抵抗メモリ・デバイスのコンダクタンス値を更新するプログラミング動作の間に使用されるプログラミング電圧を生成するように構成された電圧発生器および駆動回路を含む。いくつかの実施形態では、周辺回路１２０および１３０は、図７Ａ、図７Ｂ、図７Ｃおよび図８Ａを参照し以下でさらに詳細に論じるように例示的なプログラミング動作を実施する。
【0027】
データＩ／Ｏインターフェース１２５および１３５は、デジタル処理コアと接続するように構成され、デジタル処理コアは、コンピューティング・システム１００（ニューラル・コア）への入力／出力を処理し、データを異なるＲＰＵアレイ間の経路で送るように構成される。データＩ／Ｏインターフェース１２５および１３５は、（ｉ）デジタル処理コアから外部制御信号およびデータを受信し、受信した制御信号およびデータを周辺回路１２０および１３０に提供する、そして（ｉｉ）周辺回路１２０および１３０からデジタル読出し出力値を受け、デジタル読出し出力値を処理するためにデジタル処理コアへ送るように構成される。いくつかの実施形態では、デジタル処理コアは、ニューラル・ネットワークの次のまたは前の層へ提供されるデータに基づいて活性化関数（例えば、シグモイド・ニューロン関数、ソフトマックスなど）および他の算術演算を計算する非線形機能回路を実装する。
【0028】
当業において知られているように、完全に接続されたＤＮＮは、信号が一連の線形および非線形変換を経ることによって入力層から出力層へ伝播するように完全に接続された層の積み重ねを含む。ＤＮＮ全体は、入力データを出力層でクラスのスコアに対してマップする単一の微分可能な誤差関数を表す。通常、ＤＮＮは、各パラメータに関する誤差勾配が誤差逆伝搬法アルゴリズムを使用して計算される単純な確率的勾配降下（ＳＧＤ）方式を使用して訓練される。誤差逆伝搬法アルゴリズムは、収束規準が満たされるまで何度も繰り返される順方向、逆方向および重み更新の３つのサイクルで構成される。順方向および逆方向サイクルは、図１に示されるコンピューティング・システムのＲＰＵデバイスセル１１０の２Ｄクロスバー・アレイを使用して、順方向および逆方向のベクトル行列乗算演算を計算することを主に含む。
【0029】
図１のコンピューティング・システム１００では、ＲＰＵセルの２Ｄクロスバー・アレイにおけるコンダクタンス値ｇｉｊは、重み値ｗｉｊの行列Ｗを形成する。順方向サイクル（図２Ａ）では、入力ベクトルが（電圧パルスの形態で）２Ｄクロスバー・アレイ内の入力行のそれぞれを通して送信され、ＲＰＵセル１１０においてベクトル行列乗算を行う。逆方向サイクルでは（図２Ｂ）、列から供給された電圧パルスがＲＰＵセル１１０へ入力され、ベクトル行列積が重み行列Ｗ値の転置に基づいて計算される。順方向および逆方向のサイクルとは対照的に、抵抗デバイスの２Ｄクロスバー・アレイ上で重み更新を実施することは、アレイにおける各クロスポイントＲＰＵデバイスで局所的に行われる乗算演算および漸進的重み更新から構成されるベクトル－ベクトル外積を計算することを必要とする。図２Ａ、図２Ｂおよび図２Ｃは、図１のコンピューティング・システム１００を使用して行うことができる誤差逆伝搬法アルゴリズムのそれぞれの順方向パス、逆方向パス、および重み更新動作を概略的に示す。
【0030】
Ｎの入力ニューロンがＭの出力（または隠れた）ニューロンに接続される単一の完全に接続された層について、順方向パス（図２Ａ）は、ベクトル行列乗算ｙ＝Ｗｘを計算することを含み、ここで、長さＮのベクトルｘは、入力ニューロンの活動を表し、サイズＭ×Ｎの行列Ｗは各対の入力および出力ニューロン間の重み値を格納する。結果として得られた長さＭのベクトルｙは、要素のそれぞれに対して非線形活性化を行うことによってさらに処理され、次に次の層へ渡される。情報が最終出力層に到達すると、誤差信号が計算され、ネットワークを通して逆伝播される。順方向サイクルでは、ＲＰＵセル１１０のクロスバー・アレイに格納されたコンダクタンス値は行列を形成するのに対し、入力ベクトルは、入力行Ｒ１、Ｒ２、Ｒ３、．．．、Ｒｍのそれぞれを通して電圧パルスとして送信される。
【0031】
単一層上の逆方向サイクル（図２Ｂ）は、また、重み行列ｚ＝ＷＴδの転置に基づくベクトル行列乗算を含み、ここで、Ｗは重み行列を示し、長さＭのベクトルδは出力ニューロンにより計算された誤差を表し、長さＮのベクトルｚは、ニューロンの非線形性の導関数を使用してさらに処理され、次に前の層へ渡される。逆方向サイクルでは、電圧パルスが列ＣＬ１、ＣＬ２、ＣＬ３、．．．、ＣＬｎから入力としてＲＰＵセル１１０へ供給され、ベクトル行列積は重み行列Ｗの転置に基づいて計算される。
【0032】
最後に、更新サイクル（図２Ｃ）では、重み行列Ｗは、順方向および逆方向サイクルで使用される２つのベクトルの外積を行うことによって更新される。特に、抵抗デバイスの２Ｄクロスバー・アレイ上で重み更新を局所的に、かつすべて並列に、アレイのサイズにかかわらず、実施することは、図１のコンピューティング・システムにおいて、各クロスポイント（ＲＰＵセル１１０）で局所的に行われる乗算演算および漸進的重み更新から構成される、ベクトル－ベクトル外積を計算することを必要とする。図２Ｃに概略的に示されるように、重み更新プロセスは、ｗｉｊ←ｗｉｊ＋ηｘｉ×δｊのように計算され、ここで、ｗｉｊはｉ行目およびｊ列目の重み値を表し（簡単にするために層の指標は省略される）、ｘｉは入力ニューロンでの活動であり、δｊは出力ニューロンにより計算された誤差であり、ηはグローバル学習率を示す。
【0033】
要約すると、重み行列Ｗに基づくすべての演算は、クロスバー・アレイに格納されたコンダクタンス値が行列Ｗを形成するＭ行およびＮ列を持つ２端子ＲＰＵデバイスの２Ｄクロスバー・アレイを使用して実施できる。順方向サイクルでは、入力ベクトルｘは行のそれぞれを通して電圧パルスとして送信され、結果として得られるベクトルｙは列からの電流信号として読み出すことができる。同様に、電圧パルスが逆方向サイクルにおいて入力として列から供給されると、次に、ベクトル行列積が重み行列ＷＴの転置に基づいて計算される。最後に、更新サイクルでは、ベクトルｘおよびδを表す電圧パルスが行および列から同時に供給される。更新サイクルでは、各ＲＰＵセル１１０は、列および行から来る電圧パルスを処理するので漸進的重み更新を達成することによって、局所的乗算および加算演算を行う。
【0034】
重み更新サイクルのためのｘｉおよびδｊベクトルの積を決定するためには、周辺回路１２０および１３０における確率的変換回路は、入力ベクトルｘｉおよびδｊを表す確率的ビット・ストリームを生成するために利用される。ベクトルｘｉおよびδｊのための確率的ビット・ストリームは、ＲＰＵセルの２Ｄクロスバー・アレイの行および列を通して供給され、所与のＲＰＵセルのコンダクタンスは、所与のＲＰＵセルへ入力されたｘｉおよびδｊ確率的パルス・ストリームの一致によって変化する。重み更新演算のためのベクトルのクロス積演算は、実数を表す確率的ストリームの一致検出（ＡＮＤ論理ゲート演算を使用する）が乗算演算と同等であるという既知の概念に基づいて実施される。上述した３つの動作モードのすべてにより、ニューラル・ネットワークを形成するＲＰＵセルは３つのサイクルすべてにおいて活性があることができるので、誤差逆伝搬法アルゴリズムの非常に効率的な実施によりＤＮＮ訓練プロセス中にＲＰＵセルの更新された重み値を計算することができる。
【0035】
図３は、本開示の例示的な実施形態による、強誘電体セレクト・トランジスタおよび抵抗メモリ・デバイスを実装するアナログ抵抗メモリ・セルを概略的に示す。特に、図３は、ＦｅＦＥＴデバイス３１０および抵抗メモリ・デバイス３２０を含む不揮発性アナログ抵抗メモリ・セル３００を概略的に示す。メモリ・セル３００は、ＦｅＦＥＴデバイス３１０がメモリ・セル３００のセレクト・トランジスタとして動作し、抵抗メモリ・デバイス３２０がメモリ・セル３００のストレージ要素として動作する１Ｔ－１Ｒアーキテクチャ（あるいは、１Ｆ－１Ｒアーキテクチャ）を含む。特に、抵抗メモリ・デバイス３２０は、可変抵抗器として描かれているプログラム可能な抵抗メモリ要素である。図３に示されるように、ＦｅＦＥＴデバイス３１０（あるいは本明細書ではＦｅＦＥＴセレクト・トランジスタ３１０または強誘電体セレクト・トランジスタ３１０と称する）は、ゲートＧ端子、ドレインＤ端子、およびソースＳ端子を含む。ゲートＧ端子はワード線ＷＬに接続され、ソースＳ端子はソース線ＳＬに接続され、ドレインＤ端子は抵抗メモリ・デバイス３２０の端子に接続される。抵抗メモリ・デバイス３２０は、ドレインＤ端子とビット線ＢＬとの間に接続される。
【0036】
メモリ・セル３００は、人工ニューラル・ネットワークまたはニューロモーフィック・コンピューティング・システムなどを実装するためにコンピューティング・システム１００（図１）の、例えば、ＲＰＵセルとして実装できる。抵抗メモリ・デバイス３２０は、不揮発性アナログ抵抗メモリ・セル３００の重みを調整するために複数の異なるコンダクタンスのレベルの範囲内にプログラムで適応できる調整可能なコンダクタンス（または調整可能な抵抗レベル）を有する任意の好適なタイプの抵抗メモリ・デバイス（例えば、抵抗切替えデバイス（界面またはフィラメントの切替え）、ＲｅＲＡＭ、メムリスタ、ＰＣＭなど）を使用して実装されてよい。以下でさらに詳細に説明されるように、ＦｅＦＥＴデバイス３１０は、不揮発性アナログ抵抗メモリ・セル３００の重みを適応させるために行われるプログラミング動作（例えば、ＳＧＤ訓練プロセスの重み更新フェーズ）中に抵抗メモリ・デバイス３２０のコンダクタンス調整の線形応答を高める。
【0037】
図４は、本開示の例示的な実施形態による、強誘電体セレクト・トランジスタを実装する不揮発性アナログ抵抗メモリ・セルにおいてストレージ要素として実装できる抵抗メモリ・デバイスを概略的に示す。特に、図４は、第１の電極４２０と第２の電極４３０との間に配置される絶縁層４１０を含む抵抗切替えデバイス４００（例えば、抵抗ランダム－アクセス・メモリ（ＲｅＲＡＭ）デバイス）を概略的に示す。いくつかの実施形態では、絶縁層４１０は、遷移金属酸化物材料、または酸化ケイ素材料（例えば、ＳｉＯＮ）で形成された酸化物層（絶縁層）を含む。絶縁層４１０は、可変コンダクタンス（または異なる抵抗状態）を示すプログラム可能な要素（抵抗切替え層）として働き、コンダクタンスの変化は、第１の電極４２０と第２の電極４３０との間の絶縁層４１０内の導電性フィラメント（ＣＦ）４１２の構成を変更（例えば、形成、破裂、溶解など）することによって達成される。構造配置によっては、抵抗切替えデバイス４００は、単一レベルの抵抗デバイスまたは多レベルの抵抗メモリ・デバイスであり得る。
【0038】
より具体的には、抵抗切替えデバイス４００で、反復可能な抵抗切替えのために抵抗切替えデバイス４００を使用する前に、１つまたは複数の導電性フィラメントを最初に作成するために「電鋳」プロセスが通常、行われる。構成によっては、抵抗切替えデバイス４００は、デバイス４００が、第１および第２の電極４２０、４３０全体に印加される書込み電圧信号の大きさ、または持続時間、あるいはその両方を制御することによって、低抵抗状態（ＬＲＳ）（または高コンダクタンス状態）、高抵抗（ＨＲＳ）（または低コンダクタンス状態）、および複数の中間抵抗状態（ＩＲＳ）の間で切り替えることができる切替え挙動を示す。ＨＲＳとＬＲＳとの間の切替えは、ＲＥＳＥＴ電圧（例えば、所与の大きさ（例えば、－１．８Ｖ）および持続時間（例えば、１００ナノ秒）を持つ負のパルス）、およびＳＥＴ電圧（例えば、所与の大きさ（例えば、＋１．７Ｖ）および持続時間（例えば、１００ナノ秒）を持つ正のパルス）によって制御される。
【0039】
ＳＥＴ動作の間、抵抗切替えデバイス４００の電極４２０および４３０全体にＳＥＴ電圧を印加することにより、結果として、絶縁層４１０に１つまたは複数の局所的な伝導フィラメント４１２が形成され、抵抗切替えデバイス４００は、コンダクタンスの増加とともにＬＲＳまたは「オン状態」へ切り替えられる（ＳＥＴ）ことになる。別の状態へ移行するために、ＲＥＳＥＴ動作が、導電性フィラメント４１２の溶解／破壊／破裂を引き起こし、かつ抵抗切替えデバイス４００をＨＲＳまたは「オフ状態」に置くために、抵抗切替えデバイス４００の電極４２０および４３０全体にＲＥＳＥＴ電圧を印加することによって行われる。抵抗切替えデバイス４００は、すべての抵抗状態間で交換可能に切り替えることができ、印加された書込み電圧信号の大きさを制御することによって、（ｉ）ＳＥＴ切替えをＨＲＳ状態からＩＲＳ状態またはＬＲＳ状態へ向ける、（ｉｉ）ＲＥＳＥＴ切替えをＬＲＳ状態からＩＲＳ状態またはＨＲＳ状態へ向ける、そして（ｉｉｉ）ＳＥＴ／ＲＥＳＥＴ切替えをＩＲＳ状態からＬＲＳ状態またはＨＲＳ状態へ向けることを含む。導電性フィラメント４１２の厚さは、抵抗切替えデバイス４００が連続的に可変コンダクタンス値を示すことができるように、異なるやり方で制御（例えば、形成、溶解、破裂）できる。
【0040】
図４は、フィラメント状抵抗切替えデバイスの例示的な実施形態を概略的に示す。他の実施形態では、界面状抵抗切替えデバイスは、本明細書に記載される例示的な実施形態による、強誘電体セレクト・トランジスタを実装する不揮発性アナログ抵抗メモリ・セルにおいてストレージ要素として実装できる。一般に、界面状抵抗切替えデバイスは、第１の電極と第２の電極との間に配置された絶縁材料の１つまたは複数の層を含み、絶縁層を通って流れる電流の大きさは、絶縁層と電極との間の界面（すなわち、金属－絶縁体接合部）での障壁高さに基づく。界面障壁高さは、制御パルスによって修正でき、当業者によって理解されるように、界面状抵抗切替えデバイスのバイナリまたは複数の抵抗状態をもたらす。
【0041】
図５は、本開示の別の例示的な実施形態による、強誘電体セレクト・トランジスタを実装する不揮発性アナログ抵抗メモリ・セルにおいてストレージ要素として実装できる抵抗メモリ・デバイスを概略的に示す。特に、図５は、第１の（下）電極５１０、絶縁層５２０、ヒータ電極５３０、相変化材料の層５４０、および第２（上）電極５５０を含む相変化メモリ（ＰＣＭ）デバイス５００を概略的に示す。相変化材料の層５４０は、非晶質状態の材料の第１の領域５４２（あるいは、非晶質領域５４２）および結晶質状態の材料の第２の領域５４４（あるいは、結晶質領域５４４）を含む。非晶質領域５４２は高い電気抵抗率を有する傾向があるが、結晶質領域５４４は低い抵抗率（例えば、数桁低い抵抗率）を示す。ＰＣＭデバイス５００では、データが、相変化材料５４０の層の低導電性非晶質領域５４２と高導電性結晶質領域５４４との間の電気抵抗におけるコントラストに基づいて格納される。抵抗コントラストが大きいため、読出し電流の変化は相対的に大きく、ＰＣＭデバイス５００はＭＬＣ動作のために複数のアナログのレベルを提供するために実装されることができる。
【0042】
相変化材料５４０は、非晶質状態の材料の第１の領域５４２のサイズを漸進的に変化させるＰＣＭデバイス５００に電流パルスを印加することによって、低導電状態から高導電状態へ、およびその逆に切り替えることができる。例えば、第１の大きさおよび第１の持続時間を持つ第１のタイプのパルス（例えば、ＳＥＴパルス、または結晶化パルス）がＰＣＭデバイス５００に印加されて、第１の領域５４２のサイズを漸進的に減少させ、このようにＰＣＭデバイス５００の抵抗を漸進的に減少（またはコンダクタンスを増加）できる。他方では、第２の大きさおよび第２の持続時間を持つ第２のタイプのパルス（例えば、ＲＥＳＥＴパルス、または非晶質化パルス）がＰＣＭデバイス５００に印加されて、第１の領域５４２のサイズを漸進的に増加させ、このようにＰＣＭデバイス５００の抵抗を漸進的に増加（またはコンダクタンスを減少）できる。ＰＣＭデバイス５００の抵抗の変化は、電流パルスが電極５５０および５１０全体に印加されたときに狭いヒータ電極５３０における電流密度の増加のため生じるジュール加熱プロセスの開始の結果である。このジュール加熱プロセスでは、ヒータ電極５３０の近くの相変化材料５４０の領域（例えば、第１の領域５４２）は内部温度上昇により加熱され、温度が相変化材料の融点より下に保たれている間に相変化材料の結晶化を引き起こす。これに関して、ＰＣＭデバイス５００のプログラミングは、印加された電圧を通して電力を印加することを含み、非晶質材料の体積を溶融してから急速に急冷する（ＲＥＳＥＴ）、または再結晶化のために十分な時間、体積をわずかに低い温度で保持する（ＳＥＴ）のいずれかの内部温度変化をもたらす。低電圧を使用してデバイス抵抗を感知するので（ＲＥＡＤ）、デバイスの状態は乱されない。相変化材料５４０の結晶化における確率的性質のために、重み更新に関連する著しいランダム性がある。
【0043】
図６は、本開示の例示的な実施形態による、不揮発性アナログ抵抗メモリ・セルにおけるセレクト・トランジスタとして実装できるＦｅＦＥＴデバイス６００の概略図である。ＦｅＦＥＴデバイス６００は、半導体基板６１０、第１のソース／ドレイン領域６１２、第２のソース／ドレイン領域６１４、およびゲート構造体６２０を含む。ゲート構造体６２０は、界面層６３０、強誘電層６４０、およびゲート電極６５０を含む。基板６１０は、第１のソース／ドレイン領域６１２と第２のソース／ドレイン領域６１４との間のゲート構造体６２０の下方に配置された「チャネル領域」を含む。ＦｅＦＥＴデバイス６００は、ＦｅＦＥＴデバイス６００のゲート構造体６２０がゲート電極層６５０と半導体基板６１０の上面との間に配置される強誘電層６４０を含むことを除いて、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイスに類似した構造体を有する。
【0044】
強誘電層６４０は、電界（抗電界と称する）の存在下で自発分極となり、バイアスがないと、残留分極を保持する能力を有する強誘電材料を含む。残留分極とは、外部のバイアスが除去された後、強誘電材料内に正または負で留まる分極電荷を指す。強誘電層６４０の残留分極状態は、ＦｅＦＥＴデバイス６００のチャネル・コンダクタンスに影響し、強誘電層６４０の分極状態の変化（例えば、大きさまたは極性あるいはその両方の変化）は、ＦｅＦＥＴデバイス６００のチャネル・コンダクタンスの変化を引き起こす。以下でさらに詳細に説明されるように、本開示の例示的な実施形態は、ＦｅＦＥＴデバイス６００を不揮発性アナログ抵抗メモリ・セルにおけるセレクト・トランジスタとして利用することによってＦｅＦＥＴデバイス６００の、このコンダクタンス－分極特質を活用して、例えば、重み更新プロセス中の抵抗メモリ・デバイスのコンダクタンス調整における直線性を改良する。
【0045】
基板６１０は、シリコンまたは他の好適な半導体材料などの半導体材料で形成される。基板６１０は、バルク基板、またはバルク基板に形成されたドープ・ウェルであり得る。基板６１０は、第１の導電型（例えば、Ｎ型）または第２の導電型（例えば、Ｐ型）を有するようにドープできる。第１および第２のソース／ドレイン領域６１２および６１４は、基板６１０の導電型とは反対の導電型を有する基板６１０内のドープ領域である。例えば、Ｎ型ＦｅＦＥＴデバイスは、基板６１０がＰ型導電率を有し、第１および第２のソース／ドレイン領域６１２および６１４がＮ型導電率（例えば、Ｎ＋ドーピング）を有する。Ｐ型ＦｅＦＥＴデバイスは、基板６１０がＮ型導電率を有し、第１および第２のソース／ドレイン領域６１２および６１４がＰ型導電率（例えば、Ｐ＋ドーピング）を有する。本明細書で使用される用語「ソース／ドレイン領域」は、所与のソース／ドレイン領域が、用途または回路構成によっては、ソース領域またはドレイン領域のいずれかであり得ることを意味することを理解されたい。例示目的で、第１のソース／ドレイン領域６１２はソース領域としてラベル付けされ、第２のソース／ドレイン領域６１４はドレイン領域としてラベル付けされる。
【0046】
いくつかの実施形態では、基板６１０（すなわち、本体）は、プログラミング動作および読出し動作の間に適切なバイアス電圧（例えば、接地電圧）が基板６１０に印加されることができる別個の「本体端子」を含む。例えば、いくつかの実施形態では、本体端子はソース領域６１２に接続されて、ソース／基板接合部全体にゼロ電圧があることを確実にし、閾電圧（ＶＴ）がＦｅＦＥＴデバイス６００のソースと本体との間の電圧差の結果として変化する「本体効果」を排除する。
【0047】
いくつかの実施形態では、界面層６３０は、酸化ケイ素材料（例えば、二酸化ケイ素）、窒化ケイ素材料（例えば、ＳｉＮ、ＳｉＯＮ）、または他の好適なタイプの絶縁材料を含むが、これらに限定されない絶縁材料の薄層を含む。強誘電層６４０は、酸化ハフニウム（ＨｆＯ２）、酸化ジルコニウム（ＺｒＯ２）、ハフニウムジルコニウム酸化物（ＨｆＺｒＯ２）、および強誘電体特質（例えば、斜方晶強誘電相）を示す結晶質微細構造で形成できる、他のタイプの高ｋ誘電材料（例えば、アルミニウム、シリコン、またはイットリウムでドープされた酸化ハフニウム）の多結晶合金膜を含むが、これに限定されない強誘電材料を含む。界面層６３０は、例えば、基板６１０の表面と強誘電層６４０との間の界面の品質を高めるための緩衝層を設け、電荷トラップの量を低減し、強誘電層６４０および基板６１０の異なる材料間の反応を防止するなどの様々な目的に利用される任意の層である。いくつかの非限定的な実施形態では、強誘電層６４０は、約２ナノメートル（ｎｍ）～約２０ｎｍの範囲の厚さを有する。いくつかの実施形態では、強誘電層６４０は、シリコン基板６１０（例えば、高ドープＳｉ基板）の表面上に直接形成される。
【0048】
ゲート電極６５０は、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、ケイ化チタン（ＴｉＳｉ）、窒化タンタル（ＴａＮ）、タングステン（Ｗ）、ケイ化タングステン（ＷＳｉ）、ルテニウム（Ｒｕ）、レニウム（Ｒｅ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、または所与の用途に好適な他のタイプの導電性材料を含むが、これらに限定されない導電性材料を含む。いくつかの実施形態では、ゲート電極６５０の材料は、例えば、不揮発性アナログ抵抗メモリ・セルのセレクト（またはアクセス）トランジスタとして使用される場合に、ＦｅＦＥＴデバイス６００の性能を向上させるべく強誘電層６４０の抗電圧に影響を与える所与の仕事関数を達成するように選択される。
【0049】
図６は、図示および議論を容易にするために提示されるＦｅＦＥＴデバイスの高レベルの概略図であることを理解されたい。ＦｅＦＥＴデバイス６００は、例えば、ゲート構造体６２０を封入する１つまたは複数の絶縁層（例えば、ゲート側壁スペーサ、ゲート・キャッピング層、プレメタル誘電体（ＰＭＤ）層など）、ゲート電極６５０の上面に接触して形成されたゲート接点、第１および第２のソース／ドレイン領域６１２および６１４に接触して形成されたソース／ドレイン接点、基板６１０に形成された本体領域、および本体領域に接触して形成された本体接点などの他の要素を含むことができるであろう。さらに、ゲート電極６５０は、強誘電層６４０上に形成された第１のゲート電極層（例えば、仕事関数金属層）、および第１のゲート電極層上に形成された第２のゲート電極層（例えば、低抵抗金属層）を含む多層構造体を含んでよい。
【0050】
いくつかの実施形態では、強誘電層６４０は、複数の強誘電ドメインを有する強誘電層６４０をもたらす多結晶微細構造を有するように形成される。多結晶微細構造は、変化するサイズでランダムに分布している好ましい配向を持たない（すなわち、ランダムなテクスチャで粒子方向のない）小さい結晶子（または粒子）のモザイクを含む。いくつかの実施形態では、強誘電層６４０の製造プロセスの様々な条件およびパラメータは、強誘電層６４０の粒子（または結晶子）が目標の配置を有するように成長して粒子テクスチャをもたらすように選択できる。強誘電層６４０内の強誘電ドメインは、強誘電層６４０の多結晶構造内の異なる粒子または粒子のグループと一致できる。
【0051】
本明細書に記載される例示的な実施形態の文脈では、用語「強誘電ドメイン」は、永久配向自発分極が所与の領域へ抗電界（例えば、抗電圧）を印加することによって内部に得ることができる強誘電層６４０の領域を指す。これに関して、強誘電層６４０を持つ所与の強誘電ドメインは、抗電界の存在下で自発的に分極するようになることができる。永久自発分極は、抗電界が除去された後、正または負のいずれかで、強誘電材料の所与の領域内に留まる残留分極（または残留分極電荷）を含む。抗電界は、電界の大きさが、強誘電材料に印加された場合、正の分極電荷から負の分極電荷への、またはその逆の切替えを誘発するのに十分であることを示す。一般に、抗電圧は、抗電界値を掛けた強誘電膜の厚さの関数である。
【0052】
上記のように、強誘電層６４０の残留分極状態は、ＦｅＦＥＴデバイス６００のチャネル・コンダクタンスに影響し、強誘電層６４０の分極状態の変化（例えば、大きさまたは極性あるいはその両方の変化）は、ＦｅＦＥＴデバイス６００のチャネル・コンダクタンスに変化を起こす。本開示の例示的な実施形態は、プログラミング動作の間に（例えば、シナプス重み更新プロセス）抵抗メモリ・デバイスのコンダクタンス調整における直線性を改良するようにプログラミング動作の間のＦｅＦＥＴデバイス６００のチャネル・コンダクタンスを調節するべく、不揮発性アナログ抵抗メモリ・セルにおけるセレクト・トランジスタとして利用されるＦｅＦＥＴデバイス６００の強誘電層６４０において電圧制御された部分的な分極の切替えのダイナミクスを活用する。例えば、図７Ａおよび図７Ｂは、本開示の例示的な実施形態による、同じ振幅およびパルス幅の電圧パルスのシーケンスをゲート電極６５０に印加することによって、ＦｅＦＥＴデバイス６００の閾電圧（ＶＴ）、したがってＦｅＦＥＴデバイス６００のドレイン－ソース間（チャネル）コンダクタンスを調節するために、ＦｅＦＥＴデバイス６００の強誘電層６４０における多ドメインの部分的な分極の切替えを利用するプロセスを概略的に示す。図７Ａおよび図７Ｂの例示的な実施形態は、ＦｅＦＥＴデバイス６００がＮ型ＦｅＦＥＴデバイスであることを想定する。
【0053】
より具体的には、図７Ａは、本開示の例示的な実施形態による、ＦｅＦＥＴデバイスのゲートに印加される複数のプログラミング・パルスに対するパルス数の関数として、ＦｅＦＥＴデバイスのチャネル・コンダクタンスＧＤＳ（マイクロ・シーメンズ（μＳ）単位）をグラフで示す。特に、図７Ａは、ＦｅＦＥＴデバイス６００のチャネル・コンダクタンスＧＤＳの増加を、増強期間７１０において適用される増強パルスおよび降下期間７２０において印加される降下パルスを含むパルス・パターンに対するパルス数の関数として示す曲線７００を示す。増強期間７１０では、同じ振幅＋ＶＰ（例えば＋３．７Ｖ）およびパルス幅Ｗ（例えば、７５ｎｓ）を持つ増強パルスのシーケンスがＦｅＦＥＴデバイス６００のゲート電極６５０に印加され、そして降下期間７２０では、同じ振幅－ＶＤ（例えば、－３．２Ｖ）およびパルス幅Ｗ（例えば、７５ｎｓ）を持つ降下パルスのシーケンスがＦｅＦＥＴデバイス６００のゲート電極６５０に印加される。
【0054】
図７Ａに示されるように、増強パルスは、非対称チャネル・コンダクタンス応答をもたらし、増強期間７１０の第１の部分７１０－１は、少数の初期増強パルスに対してチャネル・コンダクタンスＧＤＳの急な増加を示し、ここで、増強期間７１０の第２の部分７１０－２は、多数の連続増強パルスにわたってチャネル・コンダクタンスＧＤＳのほぼ線形の増加を示す。また、増強期間７１０の第２の部分７１０－２では、チャネル・コンダクタンスＧＤＳの相対的に小さい、例えば、約３０μＳから４０μＳ未満までの線形増加があり、増強期間７１０の第２の部分７１０－２では、約４０／３０＝１．３のＧｍａｘ／Ｇｍｉｎ比となる。
【0055】
図７Ａにさらに示されるように、（増強期間７１０に続く）降下パルスの適用は、非対称チャネル・コンダクタンス応答をもたらし、降下期間７２０の第１の部分７２０－１は、少数の初期降下パルスに対するチャネル・コンダクタンスＧＤＳの急な減少を示し、降下期間７２０の第２の部分７２０－２は、多数の連続降下パルスにわたって、チャネル・コンダクタンスＧＤＳのほぼ線形の減少を示す。また、降下期間７２０の第２の部分７２０－２では、チャネル・コンダクタンスＧＤＳに相対的に小さい線形減少がある。
【0056】
図７Ａに示されるチャネル・コンダクタンスＧＤＳの変化は、ＦｅＦＥＴデバイス６００の強誘電層６４０における強誘電ドメインの部分的な分極切替えに基づくＦｅＦＥＴデバイス６００の閾電圧ＶＴ（したがってチャネル・コンダクタンスＧＤＳ）の調節の結果である。例えば、図７Ｂは、本開示の例示的な実施形態による、増強期間中の図７Ａに示される（同じ振幅＋ＶＰおよびパルス幅Ｗを持つ）増強パルスの増加する計数に応じて部分的な分極切替えから生じるＦｅＦＥＴデバイス６００の強誘電層６４０の異なる分極状態を概略的に示す。図７Ｂは、ＦｅＦＥＴデバイス６００の異なる分極状態７００－１、７００－２、および７００－３を概略的に示し、各分極状態は、ＦｅＦＥＴデバイス６００の異なる閾電圧ＶＴに対応する。
【0057】
より具体的には、図７Ｂは、強誘電層６４０の強誘電ドメインが「第１の極性」（例えば、負の強誘電分極）を持つ残留分極を有するＦｅＦＥＴデバイス６００の初期分極状態７００－１を概略的に示し、強誘電層６４０を横切る電気双極子は、正極がゲート電極６５０へ向けられ、負極がＦｅＦＥＴデバイス６００の基板６１０のチャネル領域へ向けられるように配向される。分極状態７００－１は、基板６１０の上面におけるチャネル領域全体へ正味の負電荷を与え、それによって基板６１０からの正（大多数）の電荷担体はチャネル領域における基板６１０の表面に蓄積する。分極状態７００－１の正味の効果は、ＦｅＦＥＴデバイス６００が第１の閾電圧ＶＴ１を有するようなＦｅＦＥＴデバイス６００の閾電圧の増加である。
【0058】
さらに、図７Ｂは、１つまたは複数の初期増強パルスをゲート電極６５０に印加することから生じるＦｅＦＥＴデバイス６００の分極状態７００－２を概略的に示し、強誘電層６４０において強誘電ドメインの一部の残留分極が第１の極性から第２の極性へ切り替えられ（例えば、正の強誘電分極）、強誘電ドメインにおける電気双極子は、負極がゲート電極６５０へ向けられ、正極が基板６１０のチャネル領域へ向けられるように配向される。初期分極状態７００－１と比較して、分極状態７００－２は、チャネル領域における基板６１０の上面へ、より多くの負電荷（より少ない正味正電荷）を与え、ＦｅＦＥＴデバイス６００の閾電圧における減少、したがって、初期分極状態７００－１に対するチャネル・コンダクタンスの増加をもたらす。
【0059】
また、図７Ｂは、１つまたは複数の追加増強パルスをゲート電極６５０に印加することから生じるＦｅＦＥＴデバイス６００の分極状態７００－３を概略的に示し、強誘電層６４０における強誘電ドメインの一部の残留分極が第１の極性から第２の極性へさらに切り替わり、強誘電ドメインの、より多数の電気双極子は、負極がゲート電極６５０へ向けられ、正極が基板６１０のチャネル領域へ向けられるように配向される。分極状態７００－２と比較して、分極状態７００－３は、チャネル領域において基板６１０の上面へより多くの負電荷を与え、ＦｅＦＥＴデバイス６００の閾電圧のさらなる減少、したがって、前の分極状態７００－２に対するチャネル・コンダクタンスのさらなる増加をもたらす。
【0060】
図７Ｂは、ＦｅＦＥＴデバイス６００のゲート電極６５０に印加される同じ振幅＋Ｖｐおよびパルス幅Ｗを持つ増強パルスの数の増加（パルス計数の増加）により、第１の極性から第２の極性への強誘電ドメインの部分的な分極切替えが増加することを示す。部分的な分極切替えにより、ＦｅＦＥＴデバイス６００の閾電圧Ｖｔが徐々に減少し、したがって、ＦｅＦＥＴデバイス６００のチャネル・コンダクタンスＧＤＳが増加する。本開示の例示的な実施形態は、抵抗メモリ・デバイスのコンダクタンス調整が同一プログラミング・パルスのシーケンスを使用して行われるプログラミング動作（例えば、シナプス重み更新プロセス）中に抵抗メモリ・デバイスのコンダクタンス調整における直線性を改良するために、ＦｅＦＥＴデバイス６００を不揮発性アナログ抵抗メモリ・セルにおけるセレクト・トランジスタとして利用することによってＦｅＦＥＴデバイス６００のこのコンダクタンス－分極特質を活用する。
【0061】
上記のように、図７Ａおよび図７Ｂの例示的な実施形態は、ＦｅＦＥＴデバイスがＮ型ＦｅＦＥＴデバイスであることを想定する。同じまたは類似の原理がＰ型ＦｅＦＥＴデバイスに適用されることを理解されたい。例えば、図７Ｃは、ＦｅＦＥＴデバイス６００の初期分極状態７０１－１を概略的に示し、ＦｅＦＥＴデバイス６００はＰ型ＦｅＦＥＴデバイスであると想定され、強誘電層６４０の強誘電ドメインは、強誘電層６４０全体の電気双極子は、負極がゲート電極６５０へ向けられ、かつ正極がＦｅＦＥＴデバイス６００の基板６１０のチャネル領域へ向けられるように配向される「第２の極性」（例えば、正の強誘電分極）を持つ残留分極を有する。分極状態７０１－１は、基板６１０の上面においてチャネル領域全体へ正味の正電荷を与え、それによって基板６１０からの負（多数）の電荷担体はチャネル領域において基板６１０の表面に蓄積する。分極状態７０１－１の正味の効果は、ＦｅＦＥＴデバイス６００が第１の閾電圧－ＶＴ１を有するようなＦｅＦＥＴデバイス６００の負の閾電圧の増加である。
【0062】
さらに、図７Ｃは、ゲート電極６５０に負の極性増強パルスを印加することから生じるＰ型ＦｅＦＥＴデバイス６００の分極状態７０１－２および７０１－３を概略的に示し、強誘電層６４０における強誘電ドメインの部分の残留分極の第２の極性から第１の極性への部分的な切替えが増加し、強誘電ドメインにおける電気双極子は、正極がゲート電極６５０へ向けられ負極が基板６１０のチャネル領域へ向けられるように配向される。図７Ｃは、Ｐ型ＦｅＦＥＴデバイス６００のゲート電極６５０に印加される同じ振幅－Ｖｐおよびパルス幅Ｗを持つ負の増強パルスの数の増加（パルス計数の増加）により、強誘電ドメインの第２の極性から第１の極性への部分的な分極切替えが増加することを示す。部分的な分極切替えにより、ＦｅＦＥＴデバイス６００の負の閾電圧Ｖｔは徐々に減少し、したがって、ＦｅＦＥＴデバイス６００のチャネル・コンダクタンスＧＤＳは増加する。Ｐ型ＦｅＦＥＴデバイス６００をその初期分極状態７００－１へ戻すために、１つまたは複数の正の降下パルス（図７Ａに示す降下パルスとは極性が反対）がＦｅＦＥＴデバイス６００のゲート電極６５０に印加される。
【0063】
図４の抵抗切替えデバイス４００および図５のＰＣＭデバイスなどの抵抗メモリ・デバイスは、同一プログラミング・パルスを持つ増強／降下プログラミング方式を使用する場合に非線形コンダクタンス調整を示すことがよく知られている。そのため、このような抵抗メモリ・デバイスのコンダクタンス調整において直線性を達成するために、増強／降下パルス方式は、通常、増強／降下パルスの振幅またはパルス幅のいずれかを調節することを含む非同一パルス方式を実施する。例えば、パルス振幅を調節することは、抵抗メモリ・デバイスに印加される連続プログラミング・パルス毎にパルスの振幅を（固定パルス幅で）増加させて、同一の漸進的な調整ステップにおいて抵抗メモリ・デバイスのコンダクタンスを直線的に増加（増強）または減少（降下）することを含む。他方では、パルス幅を調節することは、抵抗メモリ・デバイスに印加される連続プログラミング・パルス毎にパルスのパルス幅を（固定振幅で）増加させて、同一の漸進的な調整ステップにおいて抵抗メモリ・デバイスのコンダクタンスを直線的に増加（増強）または減少（降下）することを含む。これらの非同一パルス方式は、振幅またはパルス幅あるいはその両方の調節を実施するために必要な周辺回路および処理に関してオーバーヘッドを追加する。さらに、パルス幅調節により、プログラミング動作のレイテンシが増加する。
【0064】
図８Ａおよび図８Ｂは、本開示の例示的な実施形態による、強誘電体セレクト・トランジスタを実装する不揮発性アナログ抵抗メモリ・セルのプログラミングおよび読出しをする方法を示すタイミング図である。図示の目的で、図８Ａおよび図８Ｂは、図３の不揮発性アナログ抵抗メモリ・セル３００の文脈で論じられる。図８Ａは、同一パルスのパルス方式を使用して抵抗メモリ・デバイス３２０のコンダクタンスを調整するように抵抗メモリ・セル３００をプログラムする方法８００を示す。特に、図８Ａは、プレサイクル期間８００－１およびコンダクタンス調整期間８００－２の間に、ワード線ＷＬに印加され、したがってＦｅＦＥＴセレクト・トランジスタ３１０のゲート電極Ｇに印加されたプログラミング・パルス８０２のシーケンスを示す。図８Ａは、抵抗メモリ・デバイス３２０のコンダクタンスを増加させるためにビット線ＢＬに印加された増強制御電圧８０４（または第１のコンダクタンス調整制御電圧）、あるいは抵抗メモリ・デバイス３２０のコンダクタンスを減少させるためにビット線ＢＬに印加された降下制御電圧８０６（または第２のコンダクタンス調整制御電圧）をさらに示す。
【0065】
プレサイクル期間８００－１では、ビット線ＢＬおよびソース線ＳＬの両方が接地電圧ＧＮＤ（例えば、Ｖ＝０）で保持され、一方で、相対的に少数のプログラミング・パルス８０２（例えば、１～５パルス）がワード線ＷＬに印加されてＦｅＦＥＴセレクト・トランジスタ３１０のコンダクタンスを所望のレベルへ調整（例えば、増加）する。プログラミング・パルス８０２は、ＦｅＦＥＴセレクト・トランジスタ３１０の強誘電層内で強誘電ドメインの部分的な分極切替えを引き起こすのに十分である大きさ＋ＶＰおよび持続時間を有する。例えば、図７Ａおよび図７Ｂと併せた上記の例示的な実施形態の文脈では、プレサイクル期間８００－１は、ＦｅＦＥＴセレクト・トランジスタ３１０の分極状態を初期状態（例えば、状態７００－１、図７Ｂ）から、ＦｅＦＥＴセレクト・トランジスタ３１０が低減された閾電圧を有する目標分極状態（例えば、状態７００－３）へ変化させるために行われ、ＦｅＦＥＴセレクト・トランジスタ３１０のチャネル・コンダクタンスＧＤＳの挙動が増強期間７１０の第２の部分７１０－２（図７Ａ）内に収まるであろう。このようにして、ＦｅＦＥＴセレクト・トランジスタ３１０は、ＦｅＦＥＴセレクト・トランジスタ３１０のチャネル・コンダクタンスＧＤＳがコンダクタンス調整期間８００－２の間にワード線ＷＬからゲート電極に印加される追加のプログラミング・パルス＋ＶＰで、相対的に小さい漸進的に線形の増加を示す状態となるであろう。
【0066】
コンダクタンス調整期間８００－２では、増強プロセスは、増強制御信号８０４をビット線ＢＬに印加することによって、開始できる。増強制御信号８０４は、コンダクタンス調整期間８００－２の間にワード線ＷＬに印加された各プログラミング・パルス８０２に応じて抵抗メモリ・デバイス３２０のコンダクタンスを漸進的に増加させるのに十分である大きさ＋ＶＢＰおよび持続時間（パルス幅）を有する。コンダクタンス調整期間８００－１の間のワード線ＷＬ上の各プログラミング・パルスのアサーションにより、ＦｅＦＥＴセレクト・トランジスタ３１０はオンにされプログラミング電流がビット線ＢＬからソース線ＳＬへ抵抗メモリ・デバイス３２０を通って流れることができて抵抗メモリ・デバイス３２０のコンダクタンスを漸進的に増加させる。
【0067】
他方では、コンダクタンス調整期間８００－２では、降下プロセスは、降下制御信号８０６をビット線ＢＬに印加することによって開始できる。降下制御信号８０６は、コンダクタンス調整期間８００－２の間にワード線ＷＬに印加された各プログラミング・パルス８０２に応じて抵抗メモリ・デバイス３２０のコンダクタンスを漸進的に減少させるのに十分である大きさ－ＶＢＰおよび持続時間（パルス幅）を有する。コンダクタンス調整期間８００－１の間のワード線ＷＬ上の各プログラミング・パルスのアサーションにより、ＦｅＦＥＴセレクト・トランジスタ３１０はオンにされプログラミング電流がソース線ＳＬからビット線ＢＬへ抵抗メモリ・デバイス３２０を通って流れることができて抵抗メモリ・デバイス３２０のコンダクタンスを漸進的に減少させる。
【0068】
ＦｅＦＥＴセレクト・トランジスタ３１０は、プログラミング・パルス８０２が振幅およびパルス幅において同一であるプログラミング・パルス方式を使用しながら、抵抗メモリ・デバイス３２０の漸進的なコンダクタンス変化における直線性応答を増加させる働きをする。ＦｅＦＥＴセレクト・トランジスタ３１０のゲート電極に印加される同一プログラミング・パルス８０２は、より直線状に抵抗メモリ・デバイス３２０のコンダクタンスを漸進的に変化させるために、コンダクタンス調整期間８００－１の間に生成されるプログラミング電流を調節かつ制御するのを助けるやり方で、ＦｅＦＥＴセレクト・トランジスタ３１０の分極（および閾電圧ＶＴ）を調節する働きをする。
【0069】
より具体的には、上記のように、プレサイクル期間８００－１の間、ＦｅＦＥＴセレクト・トランジスタ３１０の分極（および閾電圧ＶＴ）は、コンダクタンス調整期間８００－２の間にＦｅＦＥＴセレクト・トランジスタ３１０のゲートに印加されたプログラミング・パルスに応じて生じるさらなる部分的な分極切替えに応じて、チャネル・コンダクタンスの相対的に小さい漸進的増加および閾電圧ＶＴの相対的に小さい漸進的減少を示しながら、ＦｅＦＥＴデバイスの分極／ＶＴ／チャネル・コンダクタンスが相対的に平坦なままである動作状態にＦｅＦＥＴセレクト・トランジスタ３１０を置くための、相対的に少数のプログラミング・パルス８０２の適用によって調節される。換言すれば、プレサイクル期間８００－１は、コンダクタンス調整期間８００－２の間にＦｅＦＥＴセレクト・トランジスタ３１０のチャネル・コンダクタンスＧＤＳおよび閾電圧ＶＴに急な変化がないことを確実にするために行われる。
【0070】
また、コンダクタンス調整期間８００－２の間、プログラミング・パルスがワード線ＷＬに印加されて抵抗メモリ・デバイス３２０のコンダクタンスを調整するので、ＦｅＦＥＴセレクト・トランジスタ３１０のゲートに各プログラミング・パルスを印加すると、強誘電層６４０の分極状態に小さい変化が生じ、ＦｅＦＥＴセレクト・トランジスタ３１０の閾電圧ＶＴがわずかに減少する。これは、例えば、ＶＧＳ－ＶＴ（または＋ＶＰ－ＶＴ）が増加するので、ＦｅＦＥＴセレクト・トランジスタ３１０のチャネル・コンダクタンスＧＤＳをわずかに増加させ、次にＦｅＦＥＴセレクト・トランジスタ３１０のチャネル電流（ＩＤＳ）を増加させる。
【0071】
このようにして、コンダクタンス調整期間８００－２の間の次に続くプログラミング・パルス毎にＦｅＦＥＴセレクト・トランジスタ３１０のチャネル導電率の増加（したがってチャネル電流ＩＤＳの増加）は、抵抗メモリ・デバイス３２０を調整するためにプログラムするためのプログラミング電流の量を漸進的に増加させる働きをする。そのため、コンダクタンス調整期間８００－２の間のＦｅＦＥＴセレクト・トランジスタ３１０のチャネル・コンダクタンスＧＤＳおよび閾電圧ＶＴの調節は、プログラミング・パルス８０２が振幅およびパルス幅において同一であるプログラミング・パルス方式を使用しながら、抵抗メモリ・デバイス３２０のコンダクタンス調整における線形応答を増加させる働きをする。換言すれば、ＦｅＦＥＴセレクト・トランジスタ３１０の実装およびＦｅＦＥＴセレクト・トランジスタ３１０のチャネル・コンダクタンスＧＤＳおよび閾電圧ＶＴの漸進的調節は、同一プログラミング・パルス方式と併せて、実質的に、抵抗メモリ・デバイスのコンダクタンスを調整するために抵抗メモリ・セルへ適用される非同一パルス方式を使用してプログラミング電流が調節されるプログラミング方式をエミュレートする。
【0072】
図８Ａに示されるプログラミング・パルス８０２（ならびに図１１Ａおよび図１１Ｂに示される例示的なプログラミング・パルス１１０２および１１１２）は、ＦｅＦＥＴデバイスをセレクト・トランジスタとして使用してアナログ抵抗メモリ・デバイスをプログラムする動作の原理を図示する目的で提示されることを理解されたい。図８Ａにおけるプログラミング・パルス８０２（ならびに図１１Ａおよび図１１Ｂにおけるプログラミング・パルス１１０２および１１１２）は、例えば、ＲＰＵクロスバー・アレイ、不揮発性アナログ抵抗メモリ、ニューロモーフィック・コンピューティング・システムなどにおいて重み更新動作またはメモリ・プログラミング動作を行うための任意の好適な技術を使用して生成できる。例えば、ＲＰＵクロスバー・アレイ・システムでは、ＲＰＵセル重み更新動作（例えば、図１における所与のＲＰＵセル１１０の抵抗メモリ・デバイスのコンダクタンス値の更新）を支援するために、確率的更新プロセスを実施でき、それによって、図８Ａのコンダクタンス調整期間８００－２における（ならびに図１１Ａおよび図１１Ｂのコンダクタンス調整期間１１００－２および１１１０－２における）プログラミング・パルスは、入力ベクトルｘｉおよびδｊ（例えば、図２Ｃ参照）を表す確率的ビット・ストリーム間の一致検出に応じて生成され、所与のＲＰＵセルのコンダクタンスは、詳細は当業者にはよく理解される、所与のＲＰＵセルに関連するｘｉおよびδｊの確率的パルス・ストリームの一致に応じて漸進的に変化（増加または減少）する。また、図８Ａのプレサイクル期間８００－１（ならびに図１１Ａおよび図１１Ｂのプレサイクル期間１１００－１および１１１０－１）について生成されるプログラミング・パルスは、周辺回路におけるパルス生成回路によって生成され、いくつかの実施形態では、（所与の大きさおよびパルス幅を持つ）予め規定された数のプログラミング・パルスが、行線に印加されてＦｅＦＥＴセレクト・トランジスタを目標の分極状態へ「プライムする」。
【0073】
図８Ｂは、抵抗メモリ・セル３００の状態を読み出す方法８１０を示す。特に、図８Ｂは、初期化期間８１０－１および重み読出し期間８１０－２の間に、ワード線ＷＬに印加され、したがってＦｅＦＥＴセレクト・トランジスタ３１０のゲート電極Ｇに印加される読出し制御パルス８１２を示す。図８Ｂはさらに、抵抗メモリ・デバイス３２０のコンダクタンス状態または抵抗状態（例えば、シナプス重み）を決定するために感知される読出し電流（例えば、ＩＲＥＡＤ）を生成するためにビット線ＢＬに印加される読出し電圧信号８１４を示す。初期化期間８１０－１では、ビット線ＢＬおよびソース線ＳＬの両方が接地電圧ＧＮＤ（例えばＶ＝０）で保持され、一方で、分極初期化パルス－ＶＩＮＩＴ（またはリセット・パルス）が、ＦｅＦＥＴセレクト・トランジスタ３１０の分極を初期分極状態に切り替えるために、ワード線ＷＬに印加される。例えば、いくつかの実施形態では、ＦｅＦＥＴセレクト・トランジスタ３１０は、図７Ｂに示される初期分極状態７００－１へプログラムされ、ＦｅＦＥＴセレクト・トランジスタ３１０は、増加した閾電圧および低いチャネル・コンダクタンスを有するであろう。
【0074】
いくつかの実施形態では、ＦｅＦＥＴセレクト・トランジスタ３１０がＮ型デバイスであると想定すると、ＦｅＦＥＴセレクト・トランジスタ３１０のゲート電極に印加された分極初期化パルス－ＶＩＮＩＴは、負の大きさ、およびＦｅＦＥＴセレクト・トランジスタ３１０の強誘電層の正味分極を第２の極性から第１の極性へ急に切り替え、それによりチャネルを低コンダクタンス状態（または高ＶＴ状態）に置くのに十分である持続時間（パルス幅）を有する。例えば、図７Ａに示すように、降下期間７２０の初期期間７２０－１の間にＦｅＦＥＴデバイスのゲート電極に負の降下パルスを印加すると、ＦｅＦＥＴデバイスのチャネル・コンダクタンスＧＤＳが急に減少する（したがって閾電圧ＶＴが急に増加する）。このようにして、初期化相８１０－１は、小さい読出し電圧をビット線ＢＬに印加することによってメモリ・セルの状態を読み出し、ＦｅＦＥＴセレクト・トランジスタ３１０を初期分極状態に置くために、ＦｅＦＥＴセレクト・トランジスタ３１０を好適な動作モード（閾電圧の増加および低チャネル・コンダクタンス）に置いて、次のプレサイクル期間８００－１およびコンダクタンス調整期間８００－２においてメモリ・セル３００のプログラミングを容易にする。
【0075】
図８Ｂは、さらに、重み読出し期間８１０－２が、初期化期間８１０－１に続いてビット線ＢＬ上で大きさ＋ＶＢＲを持つ読出し電圧信号８１４をアサートすることによって開始されることを示す。重み読出し期間８１０－２の間、読出し電圧信号８１４のアサーションに続いて、大きさ＋ＶＲの読出し制御パルス８１２がワード線ＷＬに印加される。読出し制御パルス＋ＶＲは、ＦｅＦＥＴセレクト・トランジスタ３１０をオンにして読出し電流ＩＲＥＡＤがビット線ＢＬからソース線ＳＬへ抵抗メモリ・デバイス３２０を通って流れることができるのに十分である大きさおよび持続時間（パルス幅）を有する。このプロセスでは、読出し電圧信号８１４の大きさ＋ＶＢＲは、読出し電圧信号８１４が抵抗メモリ・デバイス３２０の状態を乱す（すなわち、コンダクタンスの変化を生じる）ことがないように、増強制御信号８０４の大きさ＋ＶＢＰよりも小さい大きさを有するように選択される。読出しプロセスでは、ＦｅＦＥＴセレクト・トランジスタ３１０の低コンダクタンス状態と、読出し電圧信号８１４の小さい大きさ＋ＶＢＲとにより、抵抗メモリ・デバイス３２０の状態を変えることなくメモリ・セル３００の状態を読み出すのに十分である相対的に小さい読出し電流ＩＲＥＡＤが生成されることになる。
【0076】
いくつかの実施形態では、図８Ａおよび図８Ｂにおけるプログラミングおよび読出し動作は、ＶＧＳ＞ＶＴであり、ＶＤＳ≧（ＶＧＳ－ＶＴ）である「飽和モード」で動作するＦｅＦＥＴセレクト・トランジスタ３１０で行われる。飽和モードでは、所与のＶＧＳおよびＶＴに対して、ドレイン電流ＩＤはＶＤＳとは無関係に実質的に一定のままである。このようにして、ＦｅＦＥＴセレクト・トランジスタ３１０を、例えば、プログラミング動作の間に飽和モードで動作させることにより、ＦｅＦＥＴセレクト・トランジスタ３１０が抵抗メモリ・デバイス３２０のコンダクタンスを調整するために使用される全体的なプログラミング電流へ寄与するプログラミング電流のさらなる制御を可能にする。
【0077】
例示的なＦｅＦＥＴデバイスの特性および挙動は、図７Ａ、図７Ｂ、および図７Ｃと併せて上記のように、ＦｅＦＥＴトランジスタの動作の原理と、非線形コンダクタンス切替え特性を本来有するアナログ抵抗メモリ・デバイスのコンダクタンス調整の直線性を改良するための不揮発性抵抗メモリ・セルのセレクト・トランジスタとしてのＦｅＦＥＴデバイスの使用を説明するために、例示目的で提示されることに留意されたい。これに関して、例えば、図７Ａ、図７Ｂ、および図７Ｃに示される例示的な実施形態は、いかなる限定的な様式でも解釈されるべきではない。例えば、図７Ａに示されるコンダクタンス曲線は単なる実例であり、ＦｅＦＥＴデバイスのコンダクタンス特性は、例えば、ＦｅＦＥＴデバイスの構造的および電気的特徴、ＦｅＦＥＴデバイスの分極を調節するために使用されるパルスの大きさおよびパルス幅などによっては多様に変化できる。
【0078】
また、図８Ａおよび図８Ｂに示される（ならびに図１１Ａおよび図１１Ｂに示されるように）様々な制御信号の大きさ、極性、パルス幅などは、（ｉ）（セレクト・トランジスタとして使用される）ＦｅＦＥＴデバイスおよび（ｉｉ）不揮発性アナログ抵抗メモリ・セルにおけるストレージ要素として使用される抵抗メモリ・デバイスの構造的かつ電気的特性、調整可能な抵抗メモリ・デバイスのコンダクタンス状態のダイナミック・レンジ（例えば、数）などを含むが、これらに限定されない様々な要因によっては変化することを理解されたい。例えば、（セレクト・トランジスタとして使用される）ＦｅＦＥＴデバイスの分極状態を調節し、かつ抵抗メモリ・デバイスのコンダクタンス調整を調節するために使用されるプログラミング・パルスの大きさおよびパルス幅を最適化して、所与の用途の必要により所望のコンダクタンス調整挙動を達成できる。換言すれば、（同一パルス方式に対する）プログラミング・パルスの大きさおよび持続時間は、本明細書で論じる原理に基づいて抵抗メモリ・デバイスのコンダクタンス調整における直線性を改良するために、強誘電層のＦｅドメインの部分的な分極切替えに関してＦｅＦＥＴデバイスの目標応答を達成し、したがって、ＦｅＦＥＴデバイスをセレクト・トランジスタとして、その目的に対して有用にするＦｅＦＥＴデバイスの閾電圧およびコンダクタンス調節において所望の挙動／応答を達成するように設計できる。
【0079】
さらに、図３は、１Ｔ－１Ｒアーキテクチャを含む不揮発性アナログ抵抗メモリ・セル３００の例示的な実施形態を概略的に示すが、アナログ・メモリ要素の直線性を高めるように強誘電体セレクト・トランジスタを利用するための本明細書で論じる同じまたは類似の技術は、他のアナログ抵抗メモリ・セルのアーキテクチャで実施できることを理解されたい。例えば、図９は、本開示の別の例示的な実施形態による、強誘電体セレクト・トランジスタを実装する不揮発性アナログ抵抗メモリ・セルを概略的に示す。特に、図９は、２つの強誘電体セレクト・トランジスタおよび２つの抵抗メモリ・デバイスを含む２Ｔ－２Ｒアーキテクチャ（あるいは、２Ｆ－２Ｒアーキテクチャ）を実装するために、第１および第２の１Ｔ－１Ｒメモリ・セル９００－１および９００－２（２つの単位セル）を組み合わせる不揮発性アナログ抵抗メモリ・セル９００を概略的に示す。
【0080】
特に、図９に示すように、第１の抵抗メモリ・セル９００－１は、第１のＦｅＦＥＴセレクト・トランジスタ９１０－１および第１の抵抗メモリ・デバイス９２０－１を含む。第１のＦｅＦＥＴセレクト・トランジスタ９１０－１は、ワード線ＷＬに接続されたゲートＧ端子、第１のソース線ＳＬ１に接続されたソースＳ端子、および第１の抵抗メモリ・デバイス９２０－１の一方の端子に接続されたドレインＤ端子を含む。第１の抵抗メモリ・デバイス９２０－１は、ドレインＤ端子と第１のビット線ＢＬ１との間に接続される。第２の抵抗メモリ・セル９００－２は、第２のＦｅＦＥＴセレクト・トランジスタ９１０－２および第２の抵抗メモリ・デバイス９２０－２を含む。第２のＦｅＦＥＴセレクト・トランジスタ９１０－２は、ワード線ＷＬに接続されたゲートＧ端子、第２のソース線ＳＬ２に接続されたソースＳ端子、および第２の抵抗メモリ・デバイス９２０－２の一方の端子に接続されたドレインＤ端子を含む。第２の抵抗メモリ・デバイス９２０－２は、ドレインＤ端子と第２のビット線ＢＬ２との間に接続される。
【0081】
図９は、不揮発性アナログ抵抗メモリ・セル９００が、第１のコンダクタンス値Ｇ＋と第２のコンダクタンス値Ｇ－との間の差に基づくコンダクタンス値を格納する一対の同一の抵抗メモリ・セル９００－１および９００－２を含む例示的な実施形態を提供する。特に、図９に示すように、第１のメモリ・セル９００－１は第１のコンダクタンス値Ｇ＋を符号化し、第２のメモリ・セル９００－２は第２のコンダクタンス値Ｇ－を符号化し、２Ｆ－２Ｒアナログ抵抗メモリ・セル９００の全体的なコンダクタンス値は、第１のコンダクタンス値と第２のコンダクタンス値との間の差、すなわち、Ｇ＋－Ｇ－に比例する。
【0082】
いくつかの実施形態では、第１および第２の抵抗メモリ・セル９００－１および９００－２は、アナログ抵抗メモリ・セルの２Ｄアレイの所与の行における隣接するメモリ・セルである（例えば、図１のＲＰＵアレイ１００における隣接するＲＰＵセル１１０）。このような実施形態では、第１および第２のＦｅＦＥＴセレクト・トランジスタ９１０－１および９１０－２のゲートＧ端子は同じワード線ＷＬに接続され、一方で第１および第２のＦｅＦＥＴセレクト・トランジスタ９１０－１および９１０－２のソースＳ端子は、別個の（隣接する）ソース線ＳＬ１およびＳＬ２へそれぞれ接続され、第１および第２の抵抗メモリ・デバイス９２０－１および９２０－２は、別個の（隣接する）ビット線ＢＬ１およびＢＬ２へ、それぞれ接続される。他の実施形態では、第１および第２の抵抗メモリ・セル９００－１および９００－２は、アナログ抵抗メモリ・セルの別個および同一の２Ｄアレイの対（例えば、２つの別個および同一のＲＰＵアレイ）において同一の位置に配置され、第１の２Ｄアレイは、正の重み値を符号化するように構成され、第２の２Ｄアレイは、負の重み値を符号化するために使用される。２Ｄアレイの第１および第２の対は、配線工程の構造体において互いに積み重ねることができる。
【0083】
図９の例示的な実施形態は、アナログ抵抗メモリ・セルを実装するために使用されるタイプの抵抗メモリ技術が双方向調節を容易に支援しない実例において実施できる。例えば、ＰＣＭデバイスは通常、ＭＬＣを支援するために多くの中間コンダクタンス状態を提供する一方向のコンダクタンス調整（例えば、増強）を支援するように構成され、一方で、反対方向のコンダクタンス調整（例えば、降下）は急であり、１つまたはいくつかのパルスの後に極端なコンダクタンス状態へ戻り、それによって中間コンダクタンス状態を提供しない。さらに、コンダクタンス値は、抵抗メモリ・デバイスにおいて負にすることはできないので、図９の例示的な実施形態は、所与の用途（例えば、ニューラル・ネットワークの深層学習のためのＳＧＤ）が符号付き重みを必要とする実例において実施できる。
【0084】
２Ｆ－２Ｒ不揮発性アナログ抵抗メモリ・セル９００の第１および第２の１Ｆ－１Ｒメモリ・セル９００－１および９００－２は、図７Ａ、図７Ｂ、図８Ａおよび図８Ｂと併せて上記と同じまたは類似の様式で動作する。第１のメモリ・セル９００－１は、増強制御信号（例えば、＋ＶＢＰ信号８０４、図８Ａ）を第１のビット線ＢＬ１に印加して第１の抵抗メモリ・デバイス９２０－１のコンダクタンスを調整することによって増強調整を支援し、一方で、第２のメモリ・セル９００－２は、増強制御信号８０６（図８Ａ）を第２のビット線ＢＬ２に印加して第２の抵抗メモリ・デバイス９２０－２のコンダクタンスを調整することによって増強調整を支援する。２Ｆ－２Ｒ不揮発性アナログ抵抗メモリ・セル９００の全体的なコンダクタンス値ＧはＧ＋－Ｇ－に対応し、当業者には理解されるように、Ｇの符号はＧ＋－Ｇ－＞０のときは正とみなされ、Ｇ＋－Ｇ－＜０のときは負とみなされる。抵抗メモリ・デバイス９２０－１および９２０－２のコンダクタンス状態は、必要とされるときに初期コンダクタンス状態へ「リセット」して戻すことができる（例えば、ＰＣＭデバイスをＨＲＳへ初期化するためにＰＣＭデバイスに印加されるリセット（非晶質化）パルス）。また、第１および第２のＦｅＦＥＴセレクト・トランジスタ９１０－１および９１０－２は、ソース線ＳＬ１およびＳＬ２と第１および第２のビット線ＢＬ１およびＢＬ２を接地ＧＮＤ電圧に接続し（例えば、Ｖ＝０Ｖ）、負の初期化パルスをワード線ＷＬに印加することによって（例えば、－ＶＩＮＴパルス、図８Ｂ）定期的にリフレッシュ（目標分極状態へ初期化）される。
【0085】
図１０は、本開示の別の例示的な実施形態による、強誘電体セレクト・トランジスタを実装する不揮発性アナログ抵抗メモリ・セルを概略的に示す。特に、図１０は、第１のＦｅＦＥＴセレクト・トランジスタ１０１０－１、第２のＦｅＦＥＴセレクト・トランジスタ１０１０－２、および抵抗メモリ・デバイス１０２０を含む不揮発性アナログ抵抗メモリ・セル１０００を概略的に示す。第１のＦｅＦＥＴセレクト・トランジスタ１０１０－１はＮ型ＦｅＦＥＴデバイスであり、一方で、第２のＦｅＦＥＴセレクト・トランジスタ１０１０－２はＰ型ＦｅＦＥＴデバイスである。第１のＦｅＦＥＴセレクト・トランジスタ１０１０－１は、第１のワード線ＷＬ１に接続されたゲートＧ端子を含み、第２のＦｅＦＥＴセレクト・トランジスタ１０１０－２は、第２のワード線ＷＬ２に接続されたゲートＧ端子を含み、第１および第２のワード線ＷＬ１およびＷＬ２は、不揮発性アナログ抵抗メモリ・セル１０００に対して相補的なワード線を含む。第１および第２のＦｅＦＥＴセレクト・トランジスタ１０１０－１および１０１０－２は、それぞれの第１および第２のソース線ＳＬ１およびＳＬ２に接続されたソースＳ端子と、抵抗メモリ・デバイス１０２０の一方の端子に接続されたドレインＤ端子とを有する。抵抗メモリ・デバイス１０２０は、ドレインＤ端子とビット線ＢＬとの間に接続される。
【0086】
図１０の例示的な実施形態では、抵抗メモリ・デバイス１０２０は、双方向の調整可能なコンダクタンス特性を有することが想定される。例えば、いくつかの実施形態では、抵抗メモリ・デバイス１０２０は、図４に示されるように、界面状抵抗切替えデバイスまたはフィラメント状抵抗切替えデバイスなどの抵抗切替えデバイスを含む。双方向コンダクタンス調整では、抵抗メモリ・デバイス１０２０の抵抗は、ワード線ＷＬ１およびＷＬ２と、ビット線ＢＬとに印加されるプログラミング・パルスおよび電圧の極性に基づいて増加または減少し、抵抗メモリ・デバイス１０２０のコンダクタンスは増強によって増加、または降下によって減少できる。第１のＦｅＦＥＴセレクト・トランジスタ１０１０－１は増強に利用され、第２のＦｅＦＥＴセレクト・トランジスタ１０１０－２は降下に利用される。抵抗メモリ・デバイス１０２０の双方向コンダクタンス調整は、増強のための同一パルス・ストリームまたは降下のための同一パルス・ストリームが抵抗メモリ・デバイス１０２０に印加される状況下では非線形でよいが、第１および第２のＦｅＦＥＴセレクト・トランジスタ１０１０－１および１０１０－２は、本明細書で論じるような原理に基づいて、抵抗メモリ・デバイス１０２０の双方向コンダクタンス調整の直線性を改良する働きをする。
【0087】
例えば、図１１Ａは、本開示の例示的な実施形態による、抵抗メモリ・デバイス１０２０のコンダクタンスを増加させるために増強パルス・ストリームを使用する図１０の不揮発性アナログ抵抗メモリ・セル１０００をプログラムする方法を示すタイミング図である。より具体的には、図１１Ａは、第１のＦｅＦＥＴセレクト・トランジスタ１０１０－１（Ｎ型）が抵抗メモリ・デバイス１０２０のコンダクタンスを増加させるために利用される例示的なプログラミング動作１１００を示す。プログラミング動作１１００は、プレサイクル期間１１００－１およびコンダクタンス調整（増強）期間１１００－２を含む。図１１Ａは、プログラミング動作１１００の間に、第１のワード線ＷＬ１に印加されるプログラミング・パルス１１０２の例示的なシーケンスと、ビット線ＢＬに印加される増強制御電圧１１０４とを示す。プログラミング動作１１００全体の間、第２のワード線ＷＬ２と、第１および第２のソース線ＳＬ１およびＳＬ２とはすべて、接地ＧＮＤ電圧（例えば、Ｖ＝０）で保持される。このようにして、第２のＦｅＦＥＴセレクト・トランジスタ１０１０－２（Ｐ型）は、プログラミング動作１１００の間、「オフにされた」状態のままである。
【0088】
プログラミング動作１１００は、コンダクタンス調整（増強）期間１１００－２の前に、第１のＦｅＦＥＴセレクト・トランジスタ１０１０－１（Ｎ型）の分極状態が、１つまたは複数のプログラミング・パルスを使用して調節されるプレサイクル期間１１００－１で始まる。プレサイクル期間１１００－１の開始時は、第１のＦｅＦＥＴセレクト・トランジスタ１０１０－１が、初期分極状態、例えば、図７Ｂに示されるように初期分極状態７００－１を有すると想定される。上記のように動作原理に基づいて、プレサイクル期間１１００－１は、第１のＦｅＦＥＴセレクト・トランジスタ１０１０－１がコンダクタンス調整期間１１００－２の間に第１のワード線ＷＬ１上に印加される後続のプログラミング・パルスに応じて、そのチャネル・コンダクタンスＧＤＳの相対的に小さく直線的な増加を示す部分的な分極状態に第１のＦｅＦＥＴセレクト・トランジスタ１０１０－１を置くように行われる。プレサイクル期間１１００－１の間、ビット線ＢＬ上の増強制御電圧１１０４は接地電圧ＧＮＤ（例えば、Ｖ＝０）で保持され、一方で、比較的少数のプログラミング・パルス１１０２（例えば、１～５パルス）が第１のワード線ＷＬ１に印加されて第１のＦｅＦＥＴセレクト・トランジスタ１０１０－１の分極状態を所望のレベルに調節する（例えば、閾電圧を減少させ、チャネル・コンダクタンスを増加させる）。
【0089】
プレサイクル期間１１００－１に続いて、コンダクタンス調整（増強）期間１１００－２は、ビット線ＢＬ上の増強制御電圧１１０４を接地ＧＮＤ電圧から目標プログラミング電圧レベル（例えば、＋Ｖｄｄ）まで増加させることによって始まる。コンダクタンス調整期間１１００－２の間、正の極性（例えば、＋Ｖｄｄ）および所与のパルス幅Ｗを持つ１つまたは複数の同一プログラミング・パルス１１０２のシーケンスが第１のワード線ＷＬ１に印加され、コンダクタンス調整（増強）期間１１００－２の間に第１のワード線ＷＬ１に印加される各プログラミング・パルスに応じて抵抗メモリ・デバイス１０２０のコンダクタンスを漸進的に増加させる。コンダクタンス調整期間１１００－２の間の第１のワード線ＷＬ１上の各プログラミング・パルスのアサーションにより、第１のＦｅＦＥＴセレクト・トランジスタ１０１０－１はオンにされプログラミング電流がビット線ＢＬから第１のソース線ＳＬ１へ抵抗メモリ・デバイス１０２０を通って流れることができ、それによって、抵抗メモリ・デバイス１０２０のコンダクタンスを漸進的に増加させる。さらに、コンダクタンス調整期間１１００－２の間の第１のワード線ＷＬ１上の各プログラミング・パルスのアサーションにより、第１のＦｅＦＥＴセレクト・トランジスタ１０１０－１の分極をさらに調節するので、第１のＦｅＦＥＴセレクト・トランジスタ１０１０－１のチャネル・コンダクタンスをわずかに増加させ、上記の理由で、抵抗メモリ・デバイス１０２０の増強調整における直線性を改良する働きをする。
【0090】
次に、図１１Ｂは、本開示の例示的な実施形態による、抵抗メモリ・デバイス１０２０のコンダクタンスを減少させるために降下パルス・ストリームを使用する図１０の不揮発性アナログ抵抗メモリ・セル１０００をプログラムする方法を示すタイミング図である。より具体的には、図１１Ｂは、第２のＦｅＦＥＴセレクト・トランジスタ１０１０－２（Ｐ型）が抵抗メモリ・デバイス１０２０のコンダクタンスを減少させるために利用される例示的なプログラミング動作１１１０を示す。プログラミング動作１１１０は、プレサイクル期間１１１０－１およびコンダクタンス調整（降下）期間１１１０－２を含む。図１１Ｂは、プログラミング動作１１１０の間に、第２のワード線ＷＬ２に印加されるプログラミング・パルス１１１２の例示的なシーケンスと、第２のソース線ＳＬ２に印加される降下制御電圧１１１４とを示す。プログラミング動作１１１０全体の間、第１のワード線ＷＬ１、第１のソース線ＳＬ１、およびビット線ＢＬはすべて、接地ＧＮＤ電圧（例えば、Ｖ＝０）で保持される。このようにして、第１のＦｅＦＥＴセレクト・トランジスタ１０１０－１（Ｎ型）は、プログラミング動作１１１０の間、「オフにされた」状態のままである。
【0091】
プログラミング動作１１１０は、コンダクタンス調整（降下）期間１１１０－２の前に、第２のＦｅＦＥＴセレクト・トランジスタ１０１０－２（Ｐ型）の分極状態が１つまたは複数のプログラミング・パルスを使用して調節されるプレサイクル期間１１１０－１から始まる。プレサイクル期間１１１０－１の開始時には、第２のＦｅＦＥＴセレクト・トランジスタ１０１０－２が初期分極状態、例えば図７Ｃに示されるような初期分極状態７０１－１を有するものと想定される。上記のような動作原理に基づいて、プレサイクル期間１１１０－１は、第２のＦｅＦＥＴセレクト・トランジスタ１０１０－２がコンダクタンス調整期間１１１０－２の間に第２のワード線ＷＬ２上に印加される後続のプログラミング・パルスに応じて、チャネル・コンダクタンスＧＤＳの相対的に小さく直線的な増加を示す部分的な分極状態に、第２のＦｅＦＥＴセレクト・トランジスタ１０１０－２を置くように行われる。プレサイクル期間１１１０－１の間、第２のソース線ＳＬ２上の降下制御電圧１１１４は接地電圧ＧＮＤ（例えば、Ｖ＝０）で保持され、一方で、相対的に少数のプログラミング・パルス１１１２（例えば、１～５パルス）が第２のワード線ＷＬ２に印加されて第２のＦｅＦＥＴセレクト・トランジスタの分極状態を所望のレベルまで調節する（例えば、閾電圧を減少させ、チャネル・コンダクタンスを増加させる）。図１１Ｂに示されるように、プレサイクル期間１１１０－１におけるプログラミング・パルスは、負の極性振幅（例えば、－Ｖｄｄ）および所与のパルス幅Ｗを有する。
【0092】
プレサイクル期間１１１０－１に続いて、コンダクタンス調整（降下）期間１１１０－２は、第２のソース線ＳＬ２上の降下制御電圧１１１４を接地ＧＮＤ電圧から目標プログラミング電圧レベル（例えば、＋Ｖｄｄ）へ増加させることによって始まる。コンダクタンス調整期間１１１０－２の間、１つまたは複数の同一プログラミング・パルス１１０２のシーケンスが第２のワード線ＷＬ２に印加されて、コンダクタンス調整（降下）期間１１１０－２の間に第２のワード線ＷＬ２に印加される各プログラミング・パルスに応じて抵抗メモリ・デバイス１０２０のコンダクタンスを漸進的に減少させる。図１１Ｂの例示的な実施形態では、コンダクタンス調整（降下）期間１１１０－２におけるプログラミング・パルスは、（コンダクタンス（増強）期間１１００－２における「高活性」プログラミング・パルスとは対照的に）「低活性」パルスであり、プログラミング・パルスは、図１１Ｂに示されるように、ＧＮＤ電圧の大きさ（例えば、Ｖ＝０）および所与の幅Ｗを有する。これに関して、コンダクタンス調整期間１１２０－２の間の第２のワード線ＷＬ２上の各プログラミング・パルスのアサーション（例えば、ＷＬ２からＧＮＤ電圧への移行）により、第２のＦｅＦＥＴセレクト・トランジスタ１０１０－２はオンにされ、プログラミング電流が第２のソース線ＳＬ２からビット線ＢＬへ抵抗メモリ・デバイス１０２０を通って流れることができ、それによって、抵抗メモリ・デバイス１０２０のコンダクタンスを漸進的に減少させる。さらに、コンダクタンス調整期間１１１０－２の間の第２のワード線ＷＬ２上の各プログラミング・パルスのアサーションにより、第２のＦｅＦＥＴセレクト・トランジスタ１０１０－２の分極をさらに調節するので、第２のＦｅＦＥＴセレクト・トランジスタ１０１０－２のチャネル・コンダクタンスをわずかに増加させ、上記の理由で、抵抗メモリ・デバイス１０２０の降下調整における直線性を改良する働きをする。
【0093】
いくつかの実施形態では、図１０の不揮発性アナログ抵抗メモリ・セル１０００を読み出す方法は、図８Ｂに示される方法と類似している。特に、いくつかの実施形態では、図１０の不揮発性アナログ抵抗メモリ・セル１０００のコンダクタンス状態は、第１のＦｅＦＥＴセレクト・トランジスタ１０１０－１（Ｎ型）を使用して行われ、一方で、第２のＦｅＦＥＴセレクト・トランジスタ１０１０－２（Ｐ型）は、読出し動作の間、「オフにされた」状態に維持される。例えば、読出し動作を行う前に、第１のＦｅＦＥＴセレクト・トランジスタ１０１０－１は、初期分極状態へ初期化される（例えば、状態７００－１、図７Ｂ）。この初期化プロセスは、ビット線ＢＬと、第１および第２のソース線ＳＬ１およびＳＬ２と、第２のワード線ＷＬ２とのそれぞれを接地ＧＮＤ電圧（例えば、Ｖ＝０）に接続し、分極初期化パルス－ＶＩＮＩＴ（またはリセット・パルス）（例えば、図８Ｂ参照）を第１のワード線ＷＬ１に印加して、第１のＦｅＦＥＴセレクト・トランジスタ１０１０－１の分極を初期分極状態へ切り替えることによって行われる。
【0094】
初期化に続いて、読出し動作が、ビット線ＢＬ上で大きさ＋ＶＢＲを持つ読出し電圧信号（例えば、図８Ｂ参照）をアサートし、次いで、読出し制御パルスを第１のワード線ＷＬ１上に印加することによって開始される。読出し制御パルスは、第１のＦｅＦＥＴセレクト・トランジスタ１０１０－１をオンにして読出し電流ＩＲＥＡＤがビット線ＢＬから第１のソース線ＳＬ１へ抵抗メモリ・デバイス１０２０を通って流れることができるのに十分である大きさおよび持続時間（パルス幅）を有する。読出しプロセスでは、第１のＦｅＦＥＴセレクト・トランジスタ１０１０－１の低コンダクタンス状態は、ビット線ＢＬ上の読出し電圧信号の小さい大きさとともに、抵抗メモリ・デバイス１０２０の状態を変えることなく、図１０のメモリ・セル１０００の状態を読み出すのに十分である相対的に小さい読出し電流ＩＲＥＡＤの生成をもたらす。
【0095】
第２のＦｅＦＥＴセレクト・トランジスタ１０１０－２（Ｐ型）は、第２のＦｅＦＥＴセレクト・トランジスタ１０１０－２がコンダクタンス降下調整動作の前に行われるプレサイクル動作（例えば、１１１０－１、図１１Ｂ）に対する準備ができるように、初期分極状態（例えば、状態７０１－１、図７Ｃ）へ定期的に初期化される。いくつかの実施形態では、第２のＦｅＦＥＴセレクト・トランジスタ１０１０－２は、ビット線ＢＬと、第１および第２のソース線ＳＬ１およびＳＬ２と、第１のワード線ＷＬ１とのそれぞれを接地ＧＮＤ電圧（例えば、Ｖ＝０）に接続し、分極初期化パルス＋ＶＩＮＩＴ（またはリセット・パルス）を第２のワード線ＷＬ２に印加して第２のＦｅＦＥＴセレクト・トランジスタ１０１０－２の分極を初期分極状態へ切り替えることによって、初期分極状態へ初期化される。第２のＦｅＦＥＴセレクト・トランジスタ１０１０－２（Ｐ型）は、第２のＦｅＦＥＴセレクト・トランジスタ１０１０－２のゲート電極に印加された初期化パルス＋ＶＩＮＩＴが、第２のＦｅＦＥＴセレクト・トランジスタ１０１０－２の強誘電層の正味分極を第２のＦｅＦＥＴセレクト・トランジスタ１０１０－２が低コンダクタンス状態（または高ＶＴ状態）にある分極極性（例えば、分極状態７０１－１、図７Ｃ参照）へ急に切り替えるのに十分である正の大きさおよび持続時間（パルス幅）を有する。
【0096】
本明細書に説明される例示的な不揮発性アナログ抵抗メモリ・デバイスは、様々な用途、ハードウェア、または電子システムあるいはその組合せにおいて採用できることを理解されたい。本明細書に開示する例示的な実施形態を実施するための好適なハードウェアおよびシステムは、パーソナル・コンピュータ、通信ネットワーク、電子商取引システム、携帯型通信デバイス（例えば、携帯電話）、ソリッドステート媒体ストレージ・デバイス、機能回路などを含むが、これらに限定されない。このような集積回路を組み込んだシステムおよびハードウェアは、本明細書に記載される実施形態の一部と考えられる。
【0097】
本開示の様々な実施形態の説明は、例示目的で提示されてきたが、包括的になること、または開示された実施形態に限定されることが意図されるものではない。当業者には、説明された実施形態の範囲から逸脱しない、多くの変更および変形が明らかとなるであろう。本明細書において使用される専門用語は、実施形態の原理、市場で見られる技術の実用的な適用または技術的改良を最適に説明し、あるいは、他の当業者が本明細書において開示される実施形態を理解することを可能にするように選ばれた。
【図1】
【図2A】
【図2B】
【図2C】
【図3】
【図4】
【図5】
【図6】
【図7A】
【図7B】
【図7C】
【図8A】
【図8B】
【図9】
【図10】
【図11A】
【図11B】
【手続補正書】
【提出日】2023-07-13
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
不揮発性アナログ抵抗メモリ・セルを備えるデバイスであって、前記不揮発性アナログ抵抗メモリ・セルは、第１の端子および第２の端子を含む抵抗メモリ・デバイスであって、調整可能なコンダクタンスを有する、前記抵抗メモリ・デバイスと、
ゲート端子、ソース端子、およびドレイン端子を含む強誘電性電界効果トランジスタ（ＦｅＦＥＴ）デバイスを含むセレクト・トランジスタと、を含み、
前記ＦｅＦＥＴデバイスの前記ゲート端子はワード線に接続され、
前記ＦｅＦＥＴデバイスの前記ソース端子はソース線に接続され、
前記ＦｅＦＥＴデバイスの前記ドレイン端子は、前記抵抗メモリ・デバイスの前記第１の端子に接続され、
前記抵抗メモリ・デバイスの前記第２の端子はビット線に接続される、デバイス。
【請求項2】
前記抵抗メモリ・デバイスは抵抗切替えデバイスを含む、請求項１に記載のデバイス。
【請求項3】
前記抵抗切替えデバイスは双方向の調整可能なコンダクタンスを有する、請求項２に記載のデバイス。
【請求項4】
前記抵抗メモリ・デバイスは相変化メモリ・デバイスを含む、請求項１に記載のデバイス。
【請求項5】
不揮発性アナログ抵抗メモリ・セルを備えるデバイスであって、前記不揮発性アナログ抵抗メモリ・セルは、第１の端子および第２の端子を含む抵抗メモリ・デバイスと、
ゲート端子、ソース端子、およびドレイン端子を含む第１の強誘電性電界効果トランジスタ（ＦｅＦＥＴ）デバイスを含む第１のセレクト・トランジスタと、
ゲート端子、ソース端子、およびドレイン端子を含む第２のＦｅＦＥＴデバイスを含む第２のセレクト・トランジスタと、を含み、
前記第１のＦｅＦＥＴデバイスの前記ゲート端子は第１のワード線に接続され、前記第２のＦｅＦＥＴデバイスの前記ゲート端子は第２のワード線に接続され、
前記第１のＦｅＦＥＴデバイスの前記ソース端子は第１のソース線に接続され、前記第２のＦｅＦＥＴデバイスの前記ソース端子は第２のソース線に接続され、
前記第１および第２のＦｅＦＥＴデバイスの前記ドレイン端子は、前記抵抗メモリ・デバイスの前記第１の端子に接続され、
前記抵抗メモリ・デバイスの前記第２の端子はビット線に接続される、デバイス。
【請求項6】
前記第１のＦｅＦＥＴデバイスはＮ型デバイスを含み、前記第２のＦｅＦＥＴデバイスはＰ型デバイスを含み、前記抵抗メモリ・デバイスは、双方向の調整可能なコンダクダンスを有する抵抗切替えデバイスを含む、請求項５に記載のデバイス。
【請求項7】
コンピューティング・システムを備えるシステムであって、前記コンピューティング・システムは、不揮発性アナログ抵抗メモリ・セルのアレイを含む不揮発性抵抗メモリを含み、各不揮発性アナログ抵抗メモリ・セルは、第１の端子および第２の端子を含む抵抗メモリ・デバイスであって、調整可能なコンダクタンスを有する、前記抵抗メモリ・デバイスと、
ゲート端子、ソース端子、およびドレイン端子を含む第１の強誘電性電界効果トランジスタ（ＦｅＦＥＴ）デバイスを含む少なくとも第１のセレクト・トランジスタと、を含み、
前記第１のＦｅＦＥＴデバイスの前記ゲート端子は第１のワード線に接続され、
前記第１のＦｅＦＥＴデバイスの前記ソース端子は第１のソース線に接続され、
前記ＦｅＦＥＴデバイスの前記ドレイン端子は、前記抵抗メモリ・デバイスの前記第１の端子に接続され、
前記抵抗メモリ・デバイスの前記第２の端子は、ビット線に接続される、システム。
【請求項8】
前記コンピューティング・システムはニューロモーフィック・コンピューティング・システムを含み、前記不揮発性アナログ抵抗メモリ・セルは、前記ニューロモーフィック・コンピューティング・システムの人工ニューロン間の接続強度を表すシナプス重みを格納する人工シナプス要素を含み、前記シナプス重みは、前記不揮発性アナログ抵抗メモリ・セルの前記抵抗メモリ・デバイスのコンダクタンス値によって符号化される、請求項７に記載のシステム。
【請求項9】
各不揮発性アナログ抵抗メモリ・セルは、ゲート端子、ソース端子、およびドレイン端子を含む第２のＦｅＦＥＴデバイスを含む第２のセレクト・トランジスタをさらに含み、
前記第２のＦｅＦＥＴデバイスの前記ゲート端子は第２のワード線に接続され、
前記第２のＦｅＦＥＴデバイスの前記ソース端子は第２のソース線に接続され、
前記第２のＦｅＦＥＴデバイスの前記ドレイン端子は、前記抵抗メモリ・デバイスの前記第１の端子に接続される、請求項７または請求項８に記載のシステム。
【請求項10】
前記第１のＦｅＦＥＴデバイスはＮ型デバイスを含み、前記第２のＦｅＦＥＴデバイスはＰ型デバイスを含み、前記抵抗メモリ・デバイスは、双方向の調整可能なコンダクダンスを有する抵抗切替えデバイスを含む、請求項９に記載のシステム。
【請求項11】
プログラミング・パルスをワード線上に印加して、前記ワード線に結合された不揮発性アナログ抵抗メモリ・セルをプログラムすることを含む方法であって、前記不揮発性アナログ抵抗メモリ・セルは、前記ワード線に接続された強誘電性電界効果トランジスタ（ＦｅＦＥＴ）デバイスを含むセレクト・トランジスタと、前記ＦｅＦＥＴデバイスに接続された抵抗メモリ・デバイスとを備え、前記プログラミング・パルスの印加は、
前記ワード線から前記ＦｅＦＥＴデバイスに印加された前記プログラミング・パルスに応じて前記ＦｅＦＥＴデバイスの分極状態を調節することであって、前記ＦｅＦＥＴデバイスの前記分極状態の前記調節は、前記抵抗メモリ・デバイスのコンダクタンスを調整するためのプログラミング電流の調節を引き起こす、前記分極状態を調節することと、
前記ＦｅＦＥＴデバイスに印加された各プログラミング・パルスに応じて前記ＦｅＦＥＴデバイスを起動すると生成される前記調節されたプログラミング電流によって前記抵抗メモリ・デバイスの前記コンダクタンスを漸進的に変化させることによって前記抵抗メモリ・デバイスの前記コンダクタンスを調整することと
を引き起こす、方法。
【請求項12】
前記プログラミング・パルスは、同じ振幅および同じパルス幅を有する電圧パルスのシーケンスを含む、請求項１１に記載の方法。
【請求項13】
前記抵抗メモリ・デバイスの前記コンダクタンスを調整する前に、前記ＦｅＦＥＴデバイスの前記分極状態を調節するプレサイクル・プロセスを行うことをさらに含み、前記プレサイクル・プロセスは、前記ワード線から前記ＦｅＦＥＴデバイスに１つまたは複数のパルスを印加して、前記プレサイクル・プロセスの間に前記ＦｅＦＥＴデバイスをオンにすることなく前記ＦｅＦＥＴデバイスの前記分極状態を初期分極状態から目標分極状態に調節することを含む、請求項１１または請求項１２に記載の方法。
【請求項14】
前記目標分極状態は、前記ＦｅＦＥＴデバイスの目標閾電圧および関連するチャネル・コンダクタンスに対応し、前記目標分極状態から開始して、前記ＦｅＦＥＴデバイスは、前記ＦｅＦＥＴデバイスの前記分極をさらに調節して、それによって前記抵抗メモリ・デバイスの前記コンダクタンスを調整するために生成された前記プログラミング電流を調節するように、前記ＦｅＦＥＴデバイスに印加された前記プログラミング・パルスに応じて、前記ＦｅＦＥＴデバイスの前記チャネル・コンダクタンスの実質的に線形の増加を示す、請求項１３に記載の方法。
【請求項15】
前記不揮発性アナログ抵抗メモリ・セルのコンダクタンス状態を決定する読出し動作を行うことをさらに含み、前記読出し動作を行うことは、前記ＦｅＦＥＴデバイスをオフ状態に維持しながら、前記ワード線上に初期化制御パルスを印加して前記ＦｅＦＥＴデバイスの分極状態を初期分極状態へ変化させることを含む初期化プロセスを行うことと、
前記初期化プロセスに続いて読出しプロセスを行うことと、を含み、前記読出しプロセスは、前記ワード線上に読出しパルスを印加して前記ＦｅＦＥＴデバイスを活性化し、前記抵抗メモリ・デバイスの前記コンダクタンス状態を表す読出し電流を生成することを含む、請求項１１ないし１４のいずれかに記載の方法。
【請求項16】
前記抵抗メモリ・デバイスの前記コンダクタンスを調整することは、増強調整制御電圧をビット線に印加することであって、前記抵抗メモリ・デバイスは前記ビット線と前記ＦｅＦＥＴデバイスとの間に直列接続される、前記印加することと、
前記ＦｅＦＥＴデバイスに印加された各プログラミング・パルスに応じて、前記抵抗メモリ・デバイスの前記コンダクタンスを漸進的に増加させることと、を含む、請求項１１ないし１５のいずれかに記載の方法。
【請求項17】
前記抵抗メモリ・デバイスの前記コンダクタンスを調整することは、降下調整制御電圧をビット線に印加することであって、前記抵抗メモリ・デバイスは前記ビット線と前記ＦｅＦＥＴデバイスとの間に直列接続される、前記印加することと、
前記ＦｅＦＥＴデバイスに印加された各プログラミング・パルスに応じて、前記抵抗メモリ・デバイスの前記コンダクタンスを漸進的に減少させることと、を含む、請求項１１ないし１５のいずれかに記載の方法。
【請求項18】
前記抵抗メモリ・デバイスは抵抗切替えデバイスを含む、請求項１１ないし１７のいずれかに記載の方法。
【請求項19】
前記抵抗メモリ・デバイスは相変化メモリ・デバイスを含む、請求項１１ないし１７のいずれかに記載の方法。
【請求項20】
プログラミング・パルスを第１のワード線および第２のワード線のうちの１つに印加して、前記第１のワード線および前記第２のワード線に結合された不揮発性アナログ抵抗メモリ・セルをプログラムすることを含む方法であって、前記不揮発性アナログ抵抗メモリ・セルは、前記第１のワード線に接続された第１の強誘電性電界効果トランジスタ（ＦｅＦＥＴ）デバイスを含む第１のセレクト・トランジスタと、前記第２のワード線に接続された第２のＦｅＦＥＴデバイスを含む第２のセレクト・トランジスタと、前記第１および第２のＦｅＦＥＴデバイスに接続された抵抗メモリ・デバイスと、を備え、前記プログラミング・パルスの前記第１のワード線への印加は、
前記ワード線から前記第１のＦｅＦＥＴデバイスに印加された前記プログラミング・パルスに応じて前記第１のＦｅＦＥＴデバイスの分極状態を調節することであって、前記第１のＦｅＦＥＴデバイスの前記分極状態の前記調節は、前記抵抗メモリ・デバイスのコンダクタンスを調整するためのプログラミング電流の調節を引き起こす、前記分極状態を調節することと、
前記第２のＦｅＦＥＴデバイスがオフ状態に維持される間、前記第１のＦｅＦＥＴデバイスに印加された各プログラミング・パルスに応じて前記第１のＦｅＦＥＴデバイスを起動すると生成される前記調節されたプログラミング電流によって前記抵抗メモリ・デバイスの前記コンダクタンスを漸進的に増加させることによって前記抵抗メモリ・デバイスの前記コンダクタンスを調整することと、を引き起こし、
前記プログラミング・パルスの前記第２のワード線への印加は、
前記ワード線から前記第２のＦｅＦＥＴデバイスに印加された前記プログラミング・パルスに応じて前記第２のＦｅＦＥＴデバイスの分極状態を調節することであって、前記第２のＦｅＦＥＴデバイスの前記分極状態の前記調節は、前記抵抗メモリ・デバイスの前記コンダクタンスを調整するためのプログラミング電流の調節を引き起こす、前記分極状態を調節することと、
前記第１のＦｅＦＥＴデバイスがオフ状態に維持される間、前記第２のＦｅＦＥＴデバイスに印加された各プログラミング・パルスに応じて前記第２のＦｅＦＥＴデバイスを起動すると生成される前記調節されたプログラミング電流によって前記抵抗メモリ・デバイスの前記コンダクタンスを漸進的に減少させることによって前記抵抗メモリ・デバイスの前記コンダクタンスを調整することと
を引き起こす、方法。
【請求項21】
前記プログラミング・パルスは、同じ振幅および同じパルス幅を有する電圧パルスのシーケンスを含む、請求項２０に記載の方法。
【請求項22】
前記抵抗メモリ・デバイスの前記コンダクタンスを調整する前に、前記第１のＦｅＦＥＴデバイスの前記分極状態を調節する第１のプレサイクル・プロセスを行うことであって、前記第１のプレサイクル・プロセスは、前記第１のワード線から前記第１のＦｅＦＥＴデバイスに１つまたは複数のパルスを印加して、前記第１のプレサイクル・プロセスの間に前記第１および第２のＦｅＦＥＴデバイスをオンにすることなく前記第１のＦｅＦＥＴデバイスの前記分極状態を第１の初期分極状態から第１の目標分極状態に調節することを含む、前記第１のプレサイクル・プロセスを行うことと、前記抵抗メモリ・デバイスの前記コンダクタンスを調整する前に、前記第２のＦｅＦＥＴデバイスの前記分極状態を調節する第２のプレサイクル・プロセスを行うことであって、前記第２のプレサイクル・プロセスは、前記第２のワード線から前記第２のＦｅＦＥＴデバイスに１つまたは複数のパルスを印加して、前記第２のプレサイクル・プロセスの間に前記第１および第２のＦｅＦＥＴデバイスをオンにすることなく前記第２のＦｅＦＥＴデバイスの前記分極状態を第２の初期分極状態から第２の目標分極状態に調節する、前記第２のプレサイクル・プロセスを行うことと、を含む、請求項２０または請求項２１に記載の方法。
【請求項23】
前記第１の目標分極状態は、前記第１のＦｅＦＥＴデバイスの第１の目標閾電圧および関連するチャネル・コンダクタンスに対応し、前記第１の目標分極状態から開始して、前記第１のＦｅＦＥＴデバイスは、前記第１のＦｅＦＥＴデバイスの前記分極をさらに調節して、それによって前記抵抗メモリ・デバイスの前記コンダクタンスを調整するために生成された前記プログラミング電流を調節するように、前記第１のワード線から前記第１のＦｅＦＥＴデバイスに印加された前記プログラミング・パルスに応じて前記第１のＦｅＦＥＴデバイスの前記チャネル・コンダクタンスの実質的に線形の増加を示し、前記第２の目標分極状態は、前記第２のＦｅＦＥＴデバイスの第２の目標閾電圧および関連するチャネル・コンダクタンスに対応し、前記第２の目標分極状態から開始して、前記第２のＦｅＦＥＴデバイスは、前記第２のＦｅＦＥＴデバイスの前記分極をさらに調節して、それによって前記抵抗メモリ・デバイスの前記コンダクタンスを調整するために生成された前記プログラミング電流を調節するように、前記第２のワード線から前記第２のＦｅＦＥＴデバイスに印加された前記プログラミング・パルスに応じて前記第２のＦｅＦＥＴデバイスの前記チャネル・コンダクタンスの実質的に線形の増加を示す、請求項２２に記載の方法。
【請求項24】
前記不揮発性アナログ抵抗メモリ・セルのコンダクタンス状態を決定する読出し動作を行うことをさらに含み、前記読出し動作を行うことは、前記第１および第２のＦｅＦＥＴデバイスをオフ状態に維持しながら、前記第１のワード線上に初期化制御パルスを印加して前記第１のＦｅＦＥＴデバイスの分極状態を初期分極状態へ変化させることを含む初期化プロセスを行うことと、
前記初期化プロセスに続いて読出しプロセスを行うことと、を含み、前記読出しプロセスは、前記第２のＦｅＦＥＴデバイスをオフ状態に維持しながら、前記第１のワード線上に読出しパルスを印加して前記第１のＦｅＦＥＴデバイスを活性化し、前記抵抗メモリ・デバイスの前記コンダクタンス状態を表す読出し電流を生成することを含む、請求項２０ないし２３のいずれかに記載の方法。
【請求項25】
前記第１のＦｅＦＥＴデバイスはＮ型デバイスを含み、前記第２のＦｅＦＥＴデバイスはＰ型デバイスを含み、前記抵抗メモリ・デバイスは、双方向の調整可能なコンダクダンスを有する抵抗切替えデバイスを備える、請求項２０ないし２４のいずれかに記載の方法。
【請求項26】
コンピュータ・プログラムであって、前記プログラムがコンピュータ上で実行されるときに請求項１１ないし２５のいずれかに記載の方法のステップを行うように適応されたプログラム・コードを備える、コンピュータ・プログラム。
【国際調査報告】