知財求人 - 知財ポータルサイト「IP Force」
▶ インターナショナル・ビジネス・マシーンズ・コーポレーションの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-01-10
(54)【発明の名称】低キャパシタンス低ＲＣラップアラウンド型コンタクト
(51)【国際特許分類】
H01L 29/786 20060101AFI20231227BHJP
H01L 29/417 20060101ALI20231227BHJP
H01L 21/28 20060101ALI20231227BHJP
【ＦＩ】
H01L29/78 616S
H01L29/78 618C
H01L29/50 M
H01L21/28 301S
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2023536427
(86)(22)【出願日】2021-11-12
(85)【翻訳文提出日】2023-06-15
(86)【国際出願番号】 EP2021081508
(87)【国際公開番号】W WO2022135790
(87)【国際公開日】2022-06-30
(31)【優先権主張番号】17/132,980
(32)【優先日】2020-12-23
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】390009531
【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ
(74)【代理人】
【識別番号】100112690
【弁理士】
【氏名又は名称】太佐 種一
(74)【代理人】
【識別番号】100120710
【弁理士】
【氏名又は名称】片岡 忠彦
(72)【発明者】
【氏名】シエ、ルイロン
(72)【発明者】
【氏名】デ シルバ、エクミニ、アヌジャ
(72)【発明者】
【氏名】グオ、ジン
(72)【発明者】
【氏名】タン、ハオ
(72)【発明者】
【氏名】チー、チェン
【テーマコード（参考）】
4M104
5F110
【Ｆターム（参考）】
4M104AA01
4M104AA02
4M104AA04
4M104AA05
4M104AA06
4M104AA09
4M104BB01
4M104BB02
4M104BB04
4M104BB14
4M104BB16
4M104BB18
4M104BB21
4M104BB24
4M104BB25
4M104BB29
4M104BB30
4M104BB32
4M104BB33
4M104CC01
4M104CC05
4M104DD22
4M104DD33
4M104DD43
4M104DD64
4M104DD84
4M104EE03
4M104EE06
4M104EE12
4M104EE16
4M104EE17
4M104EE18
4M104FF06
4M104GG09
4M104HH15
5F110DD01
5F110DD05
5F110DD12
5F110DD13
5F110DD14
5F110DD15
5F110EE01
5F110EE02
5F110EE03
5F110EE04
5F110EE06
5F110EE29
5F110FF01
5F110FF02
5F110GG01
5F110GG02
5F110GG03
5F110GG04
5F110GG30
5F110HJ01
5F110HJ30
5F110HK02
5F110HK04
5F110HK05
5F110HK32
5F110HK34
5F110HM02
5F110HM04
5F110NN03
5F110NN04
5F110NN22
5F110NN23
5F110NN24
5F110NN27
5F110NN35
5F110NN36
(57)【要約】
電界効果トランジスタが提供される。電界効果トランジスタは、基板上の第１のソース／ドレインと、基板上の第２のソース／ドレインと、第１のソース／ドレインと第２のソース／ドレインとの間のチャネル領域とを含む。電界効果トランジスタは、第１のソース／ドレインまたは第２のソース／ドレインあるいはその両方の少なくとも３つの面上の金属ライナーであって、第１のソース／ドレインまたは第２のソース／ドレインあるいはその両方の側壁の全長未満を覆う金属ライナーをさらに含む。電界効果トランジスタは、金属ライナーと第１のソース／ドレインまたは第２のソース／ドレインあるいはその両方との間の金属シリサイドと、第１のソース／ドレインまたは第２のソース／ドレインあるいはその両方上の金属ライナー上の導電性コンタクトであって、金属ライナーの導電性材料とは異なる導電性材料である導電性コンタクトとをさらに含む。
【特許請求の範囲】
【請求項1】
基板上の第１のソース／ドレインと、前記基板上の第２のソース／ドレインと、
前記第１のソース／ドレインと前記第２のソース／ドレインとの間のチャネル領域と、
前記第１のソース／ドレインまたは前記第２のソース／ドレインあるいはその両方の少なくとも３つの面上の金属ライナーであって、前記第１のソース／ドレインまたは前記第２のソース／ドレインあるいはその両方の側壁の全長未満を覆う、前記金属ライナーと、
前記金属ライナーと前記第１のソース／ドレインまたは前記第２のソース／ドレインあるいはその両方との間の金属シリサイドと、
前記第１のソース／ドレインまたは前記第２のソース／ドレインあるいはその両方上の前記金属ライナー上の導電性コンタクトであって、前記金属ライナーの導電性材料とは異なる導電性材料である、前記導電性コンタクトと
を備える、電界効果トランジスタ。
【請求項2】
前記チャネル領域上のゲート構造をさらに備え、前記金属ライナーは、２ｎｍ～１５ｎｍの範囲の厚さを有する、請求項１に記載の電界効果トランジスタ。
【請求項3】
前記金属ライナーは、チタン（Ｔｉ）、ニッケル（Ｎｉ）、ニッケル白金（ＮｉＰｔ）、およびそれらの組合せからなる群から選択される導電性のシリサイド形成金属であり、前記金属ライナーは、前記第１のソース／ドレインまたは前記第２のソース／ドレインあるいはその両方の上面上において、下にある前記ソース／ドレインの幅よりも大きい幅ＷＬを有する、請求項２に記載の電界効果トランジスタ。
【請求項4】
前記導電性コンタクトは、タングステン（Ｗ）、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）、銅（Ｃｕ）、およびアルミニウム（Ａｌ）からなる群から選択される導電性金属であり、前記導電性コンタクトは、前記金属ライナーの上面との界面において、前記金属ライナーの幅ＷＬよりも小さい幅ＷＣを有する、請求項３に記載の電界効果トランジスタ。
【請求項5】
前記ゲート構造は、前記チャネル領域上のゲート誘電体層および前記ゲート誘電体層上の導電性ゲート充填物を含む、請求項２に記載の電界効果トランジスタ。
【請求項6】
前記ゲート誘電体層は、酸化ハフニウム（ＨｆＯ）であり、前記導電性ゲート充填物は、銅（Ｃｕ）、コバルト（Ｃｏ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン・アルミニウム（ＴｉＡｌ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化ハフニウム（ＨｆＮ）、炭化チタン（ＴｉＣ）、炭化タンタル（ＴａＣ）、炭化タングステン（ＷＣ）、炭化ハフニウム（ＨｆＣ）、炭化チタン・アルミニウム（ＴｉＡｌＣ）、およびそれらの組合せからなる群から選択される導電性材料である、請求項５に記載の電界効果トランジスタ。
【請求項7】
前記第１のソース／ドレインと前記第２のソース／ドレインとの間の１つまたは複数のナノシート・チャネル層をさらに備え、前記１つまたは複数のナノシート・チャネル層は、前記チャネル領域を形成する、請求項５に記載の電界効果トランジスタ。
【請求項8】
前記第１のソース／ドレインまたは前記第２のソース／ドレインあるいはその両方と前記基板の一部分との間の絶縁性底部スペーサ層をさらに備える、請求項７に記載の電界効果トランジスタ。
【請求項9】
前記第１のソース／ドレインまたは前記第２のソース／ドレインあるいはその両方の縁部と、前記絶縁性底部スペーサ層の下方における前記基板の部分の両側の各々における分離領域との間の保護ブロックをさらに備える、請求項８に記載の電界効果トランジスタ。
【請求項10】
前記第１のソース／ドレインの少なくとも３つの面上の第１の金属ライナーであって、前記第１のソース／ドレインの側壁の長さの半分（１／２）～１０分の９（９／１０）を覆う、前記第１の金属ライナーと、前記第２のソース／ドレインの少なくとも３つの面上の第２の金属ライナーであって、前記第２のソース／ドレインの側壁の長さの半分（１／２）～１０分の９（９／１０）を覆う、前記第２の金属ライナーと、
前記第１の金属ライナーと前記第１のソース／ドレインとの間の第１の金属シリサイド層、および、前記第２の金属ライナーと前記第２のソース／ドレインとの間の第２の金属シリサイド層であって、前記第１のソース／ドレインおよび前記第２のソース／ドレインは各々、前記第１の金属シリサイド層および前記第２の金属シリサイド層に隣接するアモルファス化した表面を有する、前記第１の金属シリサイド層および前記第２の金属シリサイド層と、
前記第１のソース／ドレイン上の前記第１の金属ライナー上の第１の導電性コンタクトであって、前記第１の金属ライナーの導電性材料とは異なる導電性材料である、前記第１の導電性コンタクトと、
前記第２のソース／ドレイン上の前記第２の金属ライナー上の第２の導電性コンタクトであって、前記第２の金属ライナーの導電性材料とは異なる導電性材料である、前記第２の導電性コンタクトと、
前記第１の金属ライナーおよび前記第１の導電性コンタクト上の第１のカバー層であって、前記第１のカバー層の一部分が、前記第１の金属ライナーと前記基板上の分離領域とを分離する、前記第１のカバー層と
を備える、請求項１に記載の電界効果トランジスタ。
【請求項11】
前記第１の金属シリサイド層および前記第２の金属シリサイド層の各々は、２ｎｍ～６ｎｍの範囲の厚さを有し、前記第１の金属ライナーおよび前記第２の金属ライナーの各々は、３ｎｍ～１２ｎｍの範囲の厚さを有する、請求項１０に記載の電界効果トランジスタ。
【請求項12】
前記第２の金属ライナーおよび前記第２の導電性コンタクト上の第２のカバー層をさらに備え、前記第２のカバー層の一部分が、前記第２の金属ライナーを前記基板上の前記分離領域から分離する、請求項１０に記載の電界効果トランジスタ。
【請求項13】
前記第１のソース／ドレインおよび前記第２のソース／ドレインと前記基板の一部分との間の絶縁性底部スペーサ層をさらに備える、請求項１０に記載の電界効果トランジスタ。
【請求項14】
前記絶縁性底部スペーサ層に隣接した、前記第１のソース／ドレインの縁部と前記基板における前記分離領域との間の保護ブロックをさらに備える、請求項１３に記載の電界効果トランジスタ。
【請求項15】
前記第２の金属ライナーおよび前記第２の導電性コンタクト上の第２のカバー層をさらに備え、前記第２のカバー層の一部分が、前記第２の金属ライナーと前記分離領域との間にある、請求項１４に記載の電界効果トランジスタ。
【請求項16】
ゲート構造は、前記チャネル領域上のゲート誘電体層および前記ゲート誘電体層上の導電性ゲート充填物を含む、請求項１５に記載の電界効果トランジスタ。
【請求項17】
電界効果トランジスタを形成する方法であって、基板上にチャネル領域を形成することと、
前記チャネル領域の両側に第１のソース／ドレインおよび第２のソース／ドレインを形成することと、
イオン・ボンバードメントにより、前記第１のソース／ドレインおよび前記第２のソース／ドレインの少なくとも３つの面の表面をアモルファス化することと、
前記第１のソース／ドレインの少なくとも３つの面上の第１の金属ライナー、および前記第２のソース／ドレインの少なくとも３つの面上の第２の金属ライナーを形成することと、
前記第１の金属ライナーと前記第１のソース／ドレインとの間の第１の金属シリサイド層、および前記第２の金属ライナーと前記第２のソース／ドレインとの間の第２の金属シリサイド層を形成することと、
前記第１の金属ライナー上の第１のカバー層を形成することであって、前記第１のカバー層の一部分が、前記第１の金属ライナーと前記基板上の分離領域との間にある、前記第１のカバー層を形成することと、
前記第２の金属ライナー上の第２のカバー層を形成することであって、前記第２のカバー層の一部分が、前記第２の金属ライナーと前記基板上の前記分離領域との間にある、前記第２のカバー層を形成することと、
前記第１のソース／ドレイン上の前記第１の金属ライナー上の第１の導電性コンタクト、および前記第２のソース／ドレイン上の前記第２の金属ライナー上の第２の導電性コンタクトを形成することと
を含む、方法。
【請求項18】
前記基板上の絶縁性底部スペーサ層を形成することをさらに含み、前記第１のソース／ドレイン、前記チャネル領域、および前記第２のソース／ドレインは、前記絶縁性底部スペーサ層上にある、請求項１７に記載の方法。
【請求項19】
前記第１の金属シリサイド層および前記第２の金属シリサイド層の各々は、２ｎｍ～６ｎｍの範囲の厚さを有し、前記第１の金属ライナーおよび前記第２の金属ライナーの各々は、３ｎｍ～１２ｎｍの範囲の厚さを有する、請求項１８に記載の方法。
【請求項20】
前記第１の金属ライナーは、前記第１のソース／ドレインの側壁の各々の長さの半分（１／２）～１０分の９（９／１０）を覆う、請求項１９に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、概して半導体コンタクトに関し、より詳細には、ソース／ドレインのための低キャパシタンスのラップアラウンド型コンタクトに関する。
【背景技術】
【0002】
電界効果トランジスタ（ＦＥＴ）は通常、ソース、チャネル、およびドレイン、ならびにデバイス・チャネルを通る電流の流れを制御するゲートを有し、電流はソースからドレインへと流れる。電界効果トランジスタ（ＦＥＴ）は、多種多様な構造を有する場合があり、例えば、ＦＥＴは、基板材料自体に形成されたソース、チャネル、およびドレインを有するように製造されており、電流は水平に（すなわち基板の平面内で）流れ、ＦｉｎＦＥＴは、基板から外方に延びるチャネルを有するように形成されているが、電流は同様にソースからドレインへと水平に流れる。ＦｉｎＦＥＴのチャネルは、基板の平面に平行な単一のゲートを有する金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）と比較して、フィン上にゲートを有するフィンと一般に称される薄い矩形のシリコン（Ｓｉ）の垂直な平板である場合がある。ソースおよびドレインのドーピングに応じて、ＮＦＥＴまたはＰＦＥＴが形成される場合がある。２つのＦＥＴが結合されて相補型金属酸化物半導体（ＣＭＯＳ）回路を形成する場合もあり、この場合、ｐ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴが共に結合される。
【発明の概要】
【0003】
本発明の一実施形態によれば、電界効果トランジスタが提供される。電界効果トランジスタは、基板上の第１のソース／ドレインと、基板上の第２のソース／ドレインとを含む。電界効果トランジスタは、第１のソース／ドレインと第２のソース／ドレインとの間のチャネル領域をさらに含む。電界効果トランジスタは、第１のソース／ドレインまたは第２のソース／ドレインあるいはその両方の少なくとも３つの面上の金属ライナーであって、第１のソース／ドレインまたは第２のソース／ドレインあるいはその両方の側壁の全長未満を覆う金属ライナーをさらに含む。電界効果トランジスタは、金属ライナーと第１のソース／ドレインまたは第２のソース／ドレインあるいはその両方との間の金属シリサイドと、第１のソース／ドレインまたは第２のソース／ドレインあるいはその両方上の金属ライナー上の導電性コンタクトであって、金属ライナーの導電性材料とは異なる導電性材料である導電性コンタクトとをさらに含む。
【0004】
本発明の別の実施形態によれば、電界効果トランジスタが提供される。電界効果トランジスタは、基板上の第１のソース／ドレインと、基板上の第２のソース／ドレインと、第１のソース／ドレインと第２のソース／ドレインとの間のチャネル領域とを含む。電界効果トランジスタは、第１のソース／ドレインの少なくとも３つの面上の第１の金属ライナーであって、第１のソース／ドレインの側壁の長さの約半分（１／２）～約１０分の９（９／１０）を覆う第１の金属ライナーと、第２のソース／ドレインの少なくとも３つの面上の第２の金属ライナーであって、第２のソース／ドレインの側壁の長さの約半分（１／２）～約１０分の９（９／１０）を覆う第２の金属ライナーとをさらに含む。電界効果トランジスタは、第１の金属ライナーと第１のソース／ドレインとの間の第１の金属シリサイド層、および、第２の金属ライナーと第２のソース／ドレインとの間の第２の金属シリサイド層であって、第１のソース／ドレインおよび第２のソース／ドレインは各々、第１の金属シリサイド層および第２の金属シリサイド層に隣接するアモルファス化した表面を有する、第１の金属シリサイド層および第２の金属シリサイド層をさらに含む。電界効果トランジスタは、第１のソース／ドレイン上の第１の金属ライナー上の第１の導電性コンタクトであって、第１の金属ライナーの導電性材料とは異なる導電性材料である第１の導電性コンタクトと、第２のソース／ドレイン上の第２の金属ライナー上の第２の導電性コンタクトであって、第２の金属ライナーの導電性材料とは異なる導電性材料である第２の導電性コンタクトとをさらに含む。電界効果トランジスタは、第１の金属ライナーおよび第１の導電性コンタクト上の第１のカバー層であって、第１のカバー層の一部分が、第１の金属ライナーと基板上の分離領域とを分離する、第１のカバー層をさらに含む。
【0005】
本発明のさらに別の実施形態によれば、電界効果トランジスタを形成する方法が提供される。方法は、基板上にチャネル領域を形成することを含む。方法は、チャネル領域の両側に第１のソース／ドレインおよび第２のソース／ドレインを形成することと、イオン・ボンバードメントにより、第１のソース／ドレインおよび第２のソース／ドレインの少なくとも３つの面の表面をアモルファス化することとをさらに含む。方法は、第１のソース／ドレインの少なくとも３つの面上の第１の金属ライナー、および第２のソース／ドレインの少なくとも３つの面上の第２の金属ライナーを形成することと、第１の金属ライナーと第１のソース／ドレインとの間の第１の金属シリサイド層、および第２の金属ライナーと第２のソース／ドレインとの間の第２の金属シリサイド層を形成することとをさらに含む。方法は、第１の金属ライナー上の第１のカバー層を形成することであって、第１のカバー層の一部分が、第１の金属ライナーと基板上の分離領域との間にある、第１のカバー層を形成することと、第２の金属ライナー上の第２のカバー層を形成することであって、第２のカバー層の一部分が、第２の金属ライナーと基板上の分離領域との間にある、第２のカバー層を形成することとをさらに含む。方法は、第１のソース／ドレイン上の第１の金属ライナー上の第１の導電性コンタクト、および第２のソース／ドレイン上の第２の金属ライナー上の第２の導電性コンタクトを形成することをさらに含む。
【0006】
これらおよび他の特徴および利点が、添付の図面に関して読まれるべきである、その例示的実施形態の以下の詳細な説明から明らかとなるであろう。
【0007】
以下の説明は、以下の図面を参照して、好適な実施形態の詳細を提供する。
【図面の簡単な説明】
【0008】
【図1】本発明の一実施形態に係る、ソース／ドレインおよび犠牲充填層を有するナノシート電界効果トランジスタ・デバイスを示す断面側面図である。
【図2】本発明の一実施形態に係る、ソース／ドレインおよび保護ライナーを有するナノシート電界効果トランジスタ・デバイスを示す、図１に垂直なナノシート・デバイスのソース／ドレイン領域を通る断面側面図である。
【図3】本発明の一実施形態に係る、犠牲充填層を除去した後のソース／ドレインを有するナノシート電界効果トランジスタ・デバイスを示す断面側面図である。
【図5】本発明の一実施形態に係る、保護ライナーの露出部分を除去した後のソース／ドレインを有するナノシート電界効果トランジスタ・デバイスを示す断面側面図である。
【図7】本発明の一実施形態に係る、ボンバードメントによるソース／ドレインのアモルファス化を示す断面側面図である。
【図9】本発明の一実施形態に係る、ソース／ドレインのアモルファス化した表面上の金属ライナーを有するナノシート電界効果トランジスタ・デバイスを示す断面側面図である。
【図11】本発明の一実施形態に係る、金属ライナー上に形成された平坦化層を有するナノシート電界効果トランジスタ・デバイスを示す断面側面図である。
【図12】本発明の一実施形態に係る、平坦化層上に形成された反射防止膜（ＡＲＣ）層を有するナノシート電界効果トランジスタ・デバイスを示す断面側面図である。
【図13】本発明の一実施形態に係る、ソース／ドレインの上方において平坦化層上に形成されたパターニング済みの反射防止膜（ＡＲＣ）テンプレート、および側壁スペーサを有するナノシート電界効果トランジスタ・デバイスを示す断面側面図である。
【図14】本発明の一実施形態に係る、側壁スペーサの間において平坦化層に形成されたトレンチを有するナノシート電界効果トランジスタ・デバイスを示す断面側面図である。
【図15】本発明の一実施形態に係る、ソース／ドレインに隣接するチャネルを形成するために金属ライナーの一部分が除去されていることを示す断面側面図である。
【図16】本発明の一実施形態に係る、金属ライナーおよびソース／ドレイン上の平坦化メサを形成するために側壁スペーサおよびその下の平坦化層の部分が除去されていることを示す断面側面図である。
【図17】本発明の一実施形態に係る、基板、金属ライナー、およびソース／ドレイン上に形成されたカバー層および誘電体充填物を示す断面側面図である。
【図18】本発明の一実施形態に係る、カバー層の一部分が除去され平坦化メサがエッチ・バックされていることを示す断面側面図である。
【図20】本発明の一実施形態に係る、平坦化メサの残りの部分が除去され導電性コンタクトが金属ライナー上に形成されていることを示す断面側面図である。
【発明を実施するための形態】
【0009】
本発明の実施形態は、低ＲＣ時定数を有するソース／ドレインのための低キャパシタンスのラップアラウンド型コンタクトを提供する。ＲＣ時定数は、秒を単位とする、回路抵抗にキャパシタンスを掛けた積である。半導体ソース／ドレインと導電性コンタクトとの間の界面接触面積の量を制御することにより、抵抗およびキャパシタンスのバランスを取ることができる。接触面積がより大きいと、抵抗が低減するが、導体の体積およびキャパシタンスが増大する。ソース／ドレイン半導体表面のアモルファス化を制御することにより、コンタクトまたはシリサイドあるいはその両方の形成の前にアモルファス化されていない面と比較して、ソース／ドレインの上面および側面について、ラップアラウンド型コンタクトと界面シリサイドと半導体ソース／ドレインとの間の接触抵抗を低減することができる。ソース／ドレイン表面のアモルファス化の増大により、絶縁体領域および金属コンタクトとの界面における抵抗を低減し、それによりＲＣ時定数を低減することができる。
【0010】
本発明の実施形態は、ソース／ドレインの側壁におけるラップアラウンド型コンタクトの厚さを低減して寄生キャパシタンスを最小化しつつ、抵抗を最小化するために、ソース／ドレインの導電性コンタクトに対する表面積が大きい、ソース／ドレインのための低キャパシタンスのラップアラウンド型コンタクトを提供する。
【0011】
本発明の実施形態は、ソース／ドレインの側壁、およびコンタクトのビア開口部に面するソース／ドレイン表面に沿った低接触抵抗の界面を提供する。ソース／ドレインの全ての露出面の表面ボンバードメントにより、コンタクトのシリサイドおよび界面を形成するためのアモルファス化した表面を提供することができる。誘電体により囲まれたソース／ドレイン・チャネルでは、アモルファス化ボンバードメントのための見通し曝露（line of sight exposure）が制限されるため、側壁のアモルファス化が難しい場合がある。
【0012】
本発明の実施形態は、ソース／ドレイン側壁に隣接する下部導電性ライナーおよび上部導電性コンタクト・プラグを含む二成分ソース／ドレイン・コンタクトを提供する。
【0013】
本発明が適用され得る例示的アプリケーション／用途は、限定されるものではないが、ＭＯＳＦＥＴ技術を利用するロジック・デバイス、メモリ・デバイス、アナログ・デバイス、撮像デバイス、および他のデバイスを含む。
【0014】
所与の例示的アーキテクチャに関して本発明の態様が説明されるが、他のアーキテクチャ、構造、基板材料、ならびにプロセスの特徴およびステップは、本発明の態様の範囲内において多様であり得ることを理解されたい。
【0015】
ここで、同様の数字が同じまたは類似の要素を表す図面を参照し、まず図１を参照すると、本発明の一実施形態に係る、ソース／ドレインおよび犠牲充填層を有するナノシート電界効果トランジスタ・デバイスを示す断面側面図が示されている。
【0016】
１つまたは複数の実施形態において、電界効果トランジスタ・デバイスが、基板１１０上に形成されてよい。電界効果トランジスタ・デバイスは、１つまたは複数のソース／ドレイン１７０、およびソース／ドレインのうちの１つまたは複数に対する導電性ソース／ドレイン・コンタクトを有してよい。電界効果トランジスタ・デバイスは、ラップアラウンド型コンタクトが形成され得る上面および側壁を有する少なくとも１つのソース／ドレイン１７０を有してよい。
【0017】
様々な実施形態において、電界効果トランジスタ・デバイスは、垂直輸送（vertical transport）フィン電界効果トランジスタ・デバイス、水平輸送（horizontal transport）フィン電界効果トランジスタ・デバイス、ナノワイヤ電界効果トランジスタ・デバイス、またはナノシート電界効果トランジスタ・デバイスであってよく、トランジスタ・デバイスは、導電性コンタクトが形成され得る側壁を有する少なくとも１つのソース／ドレインを有する。図面は、例示の目的でナノシート・トランジスタ・デバイスを示すが、これらの他のデバイス・アーキテクチャも、本発明の範囲内のものとして想定される。
【0018】
１つまたは複数の実施形態において、電界効果トランジスタ・デバイスは、基板１１０上に形成されたナノシート電界効果トランジスタ・デバイスであってよく、ナノシート電界効果トランジスタ・デバイスは、電気絶縁性底部スペーサ層１２０と、絶縁性底部スペーサ層１２０の上方の１つまたは複数のナノシート・チャネル層１３０と、ゲート誘電体層１５０および導電性ゲート充填物１６０を含むラップアラウンド型ゲート構造を隣接するソース／ドレイン１７０から分離するための、１つまたは複数のナノシート・チャネル層１３０の両縁部の上方または下方あるいはその両方の絶縁性凹部充填物１４０とを含んでよい。絶縁性凹部充填物１４０はまた、ナノシート・チャネル層１３０上のラップアラウンド型ゲート構造に隣接し、ゲート構造をソース／ドレイン１７０から電気的に分離してよい。コンタクト・エッチング停止層（ＣＥＳＬ）であり得る保護ライナー１８０が、ソース／ドレイン１７０の露出面上およびゲート・キャップ２００の側壁上に形成されてよい。犠牲充填層１９０が、保護ライナー１８０および基板１１０上に形成されてよく、犠牲充填層１９０は、保護ライナー１８０、および、ゲート構造およびナノシート・チャネル層１３０の上に形成されるゲート・キャップ２００に対して選択的に除去され得る誘電材料であってよい。ナノシートＦＥＴデバイスは、１つまたは複数のナノシート・チャネル層１３０の間に配されたゲート構造との積層構成における１つまたは複数のナノシート・チャネル層１３０を含むデバイス・チャネルを有してよい。
【0019】
提示の図面は、デバイスのチャネル領域を形成するナノシート・チャネル層１３０を有するナノシート・トランジスタ・デバイスを示すが、他のデバイス・アーキテクチャは単一のモノリシック・チャネル領域を有する、例えば垂直または水平輸送フィン電界効果トランジスタであり、本発明の実施形態は、本明細書に記載の発明的特徴を適用および利用してもよい。ゲート構造に隣接するソース／ドレインを有する電界効果トランジスタ・デバイスは、ゲート構造とソース／ドレインとの間の寄生キャパシタンスを最小化する厚さを有する金属ライナーを含むラップアラウンド型ソース／ドレイン・コンタクトを有してよい。
【0020】
様々な実施形態において、ゲート誘電体層１５０は、限定されるものではないが、酸化シリコン（ＳｉＯ）、高ｋ誘電材料、およびそれらの組合せを含む絶縁性誘電材料であってよい。高ｋ誘電材料は、二酸化シリコン（ＳｉＯ２）よりも大きい誘電率を有する誘電材料、例えば、酸化ハフニウム（ＨｆＯ）、酸化ジルコニウム（ＺｒＯ）、酸化タンタル（ＴａＯ）、酸化チタン（ＴｉＯ）等を含んでよい。
【0021】
様々な実施形態において、導電性ゲート充填物１６０は、限定されるものではないが、金属（例えば銅（Ｃｕ）、コバルト（Ｃｏ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン・アルミニウム（ＴｉＡｌ）等）、金属化合物、例えば、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化ハフニウム（ＨｆＮ）、炭化チタン（ＴｉＣ）、炭化タンタル（ＴａＣ）、炭化タングステン（ＷＣ）、炭化ハフニウム（ＨｆＣ）、アモルファス・シリコン（ａ－Ｓｉ）、導電性カーボン（例えばグラフェン、カーボン・ナノロッド等）、炭化チタン・アルミニウム（ＴｉＡｌＣ）、およびそれらの組合せを含む導電性材料であってよい。
【0022】
図２は、本発明の一実施形態に係る、ソース／ドレインおよび保護ライナーを有するナノシート電界効果トランジスタ・デバイスを示す、図１に垂直なナノシート・デバイスのソース／ドレイン領域を通る断面側面図である。
【0023】
１つまたは複数の実施形態において、保護ライナー１８０は、ソース／ドレイン１７０の一部分、分離領域１１５の一部分、および絶縁性底部スペーサ層１２０の一部分上に形成されてよい。絶縁性底部スペーサ層１２０がナノシート・チャネル層１３０およびラップアラウンド型ゲート構造を基板１１０から物理的に分離し電気的に絶縁するように、絶縁性底部スペーサ層１２０は、ナノシート・チャネル層１３０の積層体の下方かつ分離領域１１５の間における基板１１０の一部分上にあってよい。様々な実施形態において、保護ライナー１８０は、ソース／ドレイン１７０の少なくとも３つの面または少なくとも４つの面上にあってよい。犠牲充填層１９０は、保護ライナー１８０、およびソース／ドレイン１７０の少なくとも３つの面上にあってよい。
【0024】
１つまたは複数の実施形態において、基板１１０は、限定されるものではないが、ＩＶ族半導体、例えばシリコン（Ｓｉ）およびゲルマニウム（Ｇｅ）、ＩＶ－ＩＶ族化合物半導体、例えばシリコン・ゲルマニウム（ＳｉＧｅ）および炭化シリコン（ＳｉＣ）、ＩＩＩ－Ｖ族化合物半導体、例えばヒ化ガリウム（ＧａＡｓ）、窒化ガリウム（ＧａＮ）、リン化インジウム（ＩｎＰ）、ＩＩ－ＶＩ族化合物半導体、例えばセレン化カドミウム（ＣｄＳｅ）および硫化亜鉛（ＺｎＳ）、ならびにそれらの組合せを含む半導体材料であってよい。基板１１０は、セミコンダクタ・オン・インシュレータ（ＳｅＯＩ）基板、例えば、埋め込み酸化物層を有するシリコン・オン・インシュレータ（ＳＯＩ）基板であってよい。
【0025】
１つまたは複数の実施形態において、分離領域１１５が基板１１０に形成されてよく、分離領域１１５は、デバイスを基板および周囲のデバイスから電気的に絶縁するシャロー・トレンチ・アイソレーション領域であってよい。分離領域１１５は、ソース／ドレイン１７０の両側、および絶縁性底部スペーサ層１２０の下方の基板１１０の一部分にあってよい。分離領域１１５は、限定されるものではないが、酸化シリコン（ＳｉＯ）、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）、炭化シリコン（ＳｉＣ）、酸炭化シリコン（ＳｉＯＣ）、炭窒化シリコン（ＳｉＣＮ）、酸炭窒化シリコン（ＳｉＯＣＮ）、ホウ炭窒化シリコン（ＳｉＢＣＮ）、およびそれらの組合せを含む電気絶縁性誘電材料であってよい。
【0026】
様々な実施形態において、絶縁性底部スペーサ層１２０は、基板１１０の一部分上に形成されてよく、絶縁性底部スペーサ層１２０は、ゲート構造およびソース／ドレイン１７０を含む上にあるデバイスを基板１１０から電気的に絶縁してよい。様々な実施形態において、絶縁性底部スペーサ層１２０は、限定されるものではないが、酸化シリコン（ＳｉＯ）、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）、炭化シリコン（ＳｉＣ）、酸炭化シリコン（ＳｉＯＣ）、炭窒化シリコン（ＳｉＣＮ）、酸炭窒化シリコン（ＳｉＯＣＮ）、ホウ炭窒化シリコン（ＳｉＢＣＮ）、およびそれらの組合せを含む絶縁性誘電材料であってよい。
【0027】
様々な実施形態において、ナノシート・チャネル層１３０は、ソース／ドレイン１７０の間に形成され、ソース／ドレイン１７０に電気的に接続されてよく、ナノシート・チャネル層１３０は、限定されるものではないが、ＩＶ族半導体、例えばシリコン（Ｓｉ）およびゲルマニウム（Ｇｅ）、ＩＶ－ＩＶ族化合物半導体、例えばシリコン・ゲルマニウム（ＳｉＧｅ）および炭化シリコン（ＳｉＣ）、ＩＩＩ－Ｖ族化合物半導体、例えばヒ化ガリウム（ＧａＡｓ）、窒化ガリウム（ＧａＮ）、リン化インジウム（ＩｎＰ）、ＩＩ－ＶＩ族化合物半導体、例えばセレン化カドミウム（ＣｄＳｅ）および硫化亜鉛（ＺｎＳ）、ならびにそれらの組合せを含む半導体材料であってよい。
【0028】
様々な実施形態において、絶縁性凹部充填物１４０は、限定されるものではないが、酸化シリコン（ＳｉＯ）、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）、炭化シリコン（ＳｉＣ）、酸炭化シリコン（ＳｉＯＣ）、炭窒化シリコン（ＳｉＣＮ）、酸炭窒化シリコン（ＳｉＯＣＮ）、ホウ炭窒化シリコン（ＳｉＢＣＮ）、およびそれらの組合せを含む絶縁性誘電材料であってよい。
【0029】
様々な実施形態において、ソース／ドレイン１７０は、限定されるものではないが、ＩＶ族半導体、例えばシリコン（Ｓｉ）およびゲルマニウム（Ｇｅ）、ＩＶ－ＩＶ族化合物半導体、例えばシリコン・ゲルマニウム（ＳｉＧｅ）および炭化シリコン（ＳｉＣ）、ＩＩＩ－Ｖ族化合物半導体、例えばヒ化ガリウム（ＧａＡｓ）、窒化ガリウム（ＧａＮ）、リン化インジウム（ＩｎＰ）、ＩＩ－ＶＩ族化合物半導体、例えばセレン化カドミウム（ＣｄＳｅ）および硫化亜鉛（ＺｎＳ）、ならびにそれらの組合せを含む半導体材料であってよい。ソース／ドレイン１７０は、例えばエピタキシャル成長プロセスにより、ナノシート・チャネル層１３０の端壁面上に形成されてよく、ソース／ドレインは、例えばホウ素（Ｂ）、ガリウム（Ｇａ）、またはインジウム（Ｉｎ）を用いてｎ型ドープされ、あるいは、例えばリン（Ｐ）、ヒ素（Ａｓ）、またはアンチモン（Ｓｂ）を用いてｐ型ドープされて、それぞれＮＦＥＴまたはＰＦＥＴを形成するものであってよい。
【0030】
様々な実施形態において、保護ライナー１８０は、限定されるものではないが、酸化シリコン（ＳｉＯ）、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）、炭化シリコン（ＳｉＣ）、酸炭化シリコン（ＳｉＯＣ）、炭窒化シリコン（ＳｉＣＮ）、酸炭窒化シリコン（ＳｉＯＣＮ）、ホウ炭窒化シリコン（ＳｉＢＣＮ）、およびそれらの組合せを含む絶縁性誘電材料であってよい。保護ライナー１８０の材料は、処理中に露出され得る他の絶縁性誘電材料に対して選択的にエッチング可能であってよい。
【0031】
様々な実施形態において、犠牲充填層１９０は、限定されるものではないが、酸化シリコン（ＳｉＯ）、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）、シリコン（Ｓｉ）よりも小さい誘電率を有する低ｋ誘電材料（例えばフッ素ドープ酸化シリコン（ＳｉＯ：Ｆ）、炭素ドープ酸化シリコン（ＳｉＯ：Ｃ）等）、アモルファス・カーボン（ａ－Ｃ）、およびそれらの組合せを含む絶縁性誘電材料であってよい。犠牲充填層１９０の材料は、処理中に露出され得る、保護ライナー１８０およびゲート・キャップ２００を含む他の絶縁性誘電材料に対して選択的にエッチング可能であってよい。
【0032】
様々な実施形態において、ゲート・キャップ２００は、限定されるものではないが、酸化シリコン（ＳｉＯ）、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）、ホウ炭窒化シリコン（ＳｉＢＣＮ）、酸炭化シリコン（ＳｉＯＣ）、およびそれらの組合せを含む絶縁性誘電材料であってよい。
【0033】
図３は、本発明の一実施形態に係る、犠牲充填層を除去した後のソース／ドレインを有するナノシート電界効果トランジスタ・デバイスを示す断面側面図である。
【0034】
１つまたは複数の実施形態において、犠牲充填層１９０は、ソース／ドレイン１７０およびゲート・キャップ２００上の保護ライナー１８０の壁の間から除去されてよく、犠牲充填層１９０は、選択的エッチング、例えば選択的湿式化学エッチング、選択的乾式プラズマ・エッチング、またはそれらの組合せを用いて除去されてよい。犠牲充填層１９０を選択的に除去することを可能とするために、犠牲充填層１９０の材料は、ゲート・キャップ２００および保護ライナー１８０とは異なっていてよい。
【0035】
【0036】
１つまたは複数の実施形態において、犠牲充填層１９０の除去により、分離領域１１５、ならびにソース／ドレイン１７０の頂部および側部上における保護ライナー１８０の部分が露出してよい。
【0037】
図５は、本発明の一実施形態に係る、保護ライナーの露出部分を除去した後のソース／ドレインを有するナノシート電界効果トランジスタ・デバイスを示す断面側面図である。
【0038】
１つまたは複数の実施形態において、保護ライナー１８０の露出部分が、ゲート・キャップ２００の壁の間から除去されてよく、保護ライナー１８０は、選択的エッチングを用いて除去されてよい。保護ライナー１８０の除去により、ソース／ドレイン１７０の上面が露出してよい。保護ライナー１８０を選択的に除去することを可能とするために、保護ライナー１８０の材料は、ゲート・キャップ２００およびソース／ドレイン１７０とは異なっていてよい。
【0039】
【0040】
犠牲充填層１９０の除去により露出した保護ライナー１８０の部分の除去により、ソース／ドレイン１７０の側壁面も露出してよい。様々な実施形態において、保護ライナー１８０の露出部分を除去することにより、ソース／ドレイン１７０の縁部と分離領域１１５との間に保護ブロック１８５が残ってよく、保護ブロック１８５は、絶縁性底部スペーサ層１２０の両側にあってよい。保護ブロック１８５は、ソース／ドレイン１７０のエピタキシャル・フィーチャ（epitaxial features）と分離領域１１５および基板１１０との間の窪みを充填してよい。
【0041】
様々な実施形態において、ソース／ドレイン１７０におけるドーパントを活性化するために、アニールが用いられてよく、アニールは、ソース／ドレイン１７０を再結晶化してドーパントを活性化するためのレーザ・スパイク・アニールであってよい。
【0042】
図７は、本発明の一実施形態に係る、ボンバードメントによるソース／ドレインのアモルファス化を示す断面側面図である。
【0043】
１つまたは複数の実施形態において、ソース／ドレイン１７０の表面がアモルファス化されてよく、アモルファス化は、イオン・ボンバードメント３００により行われてよい。様々な実施形態において、イオン・ボンバードメント３００は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、またはソース／ドレイン１７０を形成する他の主要な半導体成分をボンバードメント種（bombardment species）として用いるものであってよい。様々な実施形態において、イオンは、約０．１キロ電子ボルト（ｋｅＶ）～約２５ｋｅＶ、または約１ｋｅＶ～約６ｋｅＶ、または約２ｋｅＶ～約４ｋｅＶの範囲のエネルギーを有してよく、イオンは、他の深さも想定されるが少なくとも１ナノメートル（ｎｍ）～約１５ｎｍ、または約３ｎｍ～約１０ｎｍの深さまで、ソース／ドレイン１７０の結晶格子を破壊するのに十分なエネルギーを有する。
【0044】
【0045】
１つまたは複数の実施形態において、ソース／ドレイン１７０の露出面の各々がボンバード種（bombarding species）に曝露されてよく、それにより、ソース／ドレイン１７０の両側壁およびソース／ドレイン１７０の上面がアモルファス化される。
【0046】
図９は、本発明の一実施形態に係る、ソース／ドレインのアモルファス化した表面上の金属ライナーを有するナノシート電界効果トランジスタ・デバイスを示す断面側面図である。
【0047】
１つまたは複数の実施形態において、金属ライナー２１０が、ゲート・キャップ２００の上面および側壁上ならびにソース／ドレイン１７０の露出面上に形成されてよく、金属ライナー２１０は、コンフォーマル堆積、例えば原子層堆積（ＡＬＤ）、プラズマ支援ＡＬＤ（ＰＥＡＬＤ）、または低圧有機金属化学気相成長（ＬＰ－ＭＯＣＶＤ）により形成されてよく、それにより、一様な厚さの金属ライナー２１０を露出面に堆積させることができる。
【0048】
様々な実施形態において、金属ライナー２１０は、限定されるものではないが、チタン（Ｔｉ）、ニッケル（Ｎｉ）、ニッケル白金（ＮｉＰｔ）、およびそれらの組合せを含む、シリサイドを形成し得る導電性金属であってよい。
【0049】
様々な実施形態において、金属ライナー２１０は、約２ナノメートル（ｎｍ）～約１５ｎｍ、または約３ｎｍ～約１２ｎｍ、または約４ｎｍ～約８ｎｍの範囲の厚さａを有してよく、金属ライナー２１０の厚さは、ソース／ドレイン１７０の表面に金属シリサイドを形成するのに十分である。金属ライナー２１０の厚さは、ソース／ドレイン１７０の少なくとも３つの面の各々において一様であってよい。
【0050】
様々な実施形態において、金属シリサイド層２１５は、他の厚さも想定されるが、約２ナノメートル（ｎｍ）～約１５ｎｍ、または約３ｎｍ～約１２ｎｍ、または約４ｎｍ～約８ｎｍ、または約２ｎｍ～約６ｎｍの範囲の厚さを有してよい。金属シリサイド層２１５は、金属ライナー２１０の厚さ以下の厚さを有してよい。金属シリサイド層は、金属ライナー２１０がソース／ドレイン１７０上に堆積されたときまたは後続の熱処理中に形成されてよく、金属ライナーが金属シリサイド層２１５を形成してよい。
【0051】
【0052】
様々な実施形態において、金属ライナー２１０は、ソース／ドレイン１７０に隣接する電荷を維持する導体の体積を低減することにより、ソース／ドレイン１７０と隣接するゲートとの間の最小限の寄生キャパシタンスを提供するために、ソース／ドレイン１７０の両側壁を一様な厚さａで覆ってよい。
【0053】
ソース／ドレイン１７０の側壁面がアモルファス化されている場合、アモルファス化が行われなかった場合よりも、界面における接触抵抗が低い。表面が予めアモルファス化される場合、後続のドーパント（例えばＢ）の注入を、ソース／ドレイン１７０の表面においてより良好に保持することができ、表面におけるドーパント濃度をより高くすることで、金属シリサイド層２１５が界面に形成されたときの接触抵抗をより低くすることができる。接触抵抗をより低くすることで、界面におけるキャパシタンスを低減することができる。
【0054】
様々な実施形態において、金属ライナー２１０は、ソース／ドレイン１７０の上面上において幅ＷＬを有し、金属ライナー２１０の幅は、ソース／ドレイン１７０の幅よりも大きくてよい。金属ライナー２１０の幅は、ソース／ドレイン１７０の幅と、金属ライナー２１０の厚さの２倍（２ｘ）との合計であってよい。
【0055】
図１１は、本発明の一実施形態に係る、金属ライナー上に形成された平坦化層を有するナノシート電界効果トランジスタ・デバイスを示す断面側面図である。
【0056】
１つまたは複数の実施形態において、平坦化層２２０が、金属ライナー２１０上に形成されてよく、平坦化層２２０は、スピンオン・プロセスまたはコンフォーマル堆積（例えばＡＬＤ、ＰＥＡＬＤ）により形成されてよく、それにより、平坦化層２２０は、ソース／ドレイン１７０およびゲート・キャップ２００上における金属ライナー２１０の複数の部分の間の空間を充填する。平坦化層２２０は、間隙を充填し、一様な平坦面を提供してよい。
【0057】
様々な実施形態において、平坦化層２２０は、有機平坦化層（ＯＰＬ）であってよい。
【0058】
図１２は、本発明の一実施形態に係る、平坦化層上に形成された反射防止膜（ＡＲＣ）層を有するナノシート電界効果トランジスタ・デバイスを示す断面側面図である。
【0059】
１つまたは複数の実施形態において、反射防止膜（ＡＲＣ）層２３０が、平坦化層２２０上に形成されてよい。反射防止膜（ＡＲＣ）層２３０は、リソグラフィ法およびエッチングを用いて後にパターニングされてよい。
【0060】
様々な実施形態において、反射防止膜（ＡＲＣ）層２３０は、ＳｉＡＲＣ、ＴｉＡＲＣ、または、ＳｉＯ２、ＴｉＯｘ、ＳｉＮ等のような他の材料であってよい。
【0061】
図１３は、本発明の一実施形態に係る、ソース／ドレインの上方において平坦化層上に形成されたパターニング済みの反射防止膜（ＡＲＣ）テンプレート、および側壁スペーサを有するナノシート電界効果トランジスタ・デバイスを示す断面側面図である。
【0062】
様々な実施形態において、反射防止膜（ＡＲＣ）層２３０は、ソース／ドレイン１７０の上方に反射防止膜（ＡＲＣ）テンプレート２３５を形成するようにパターニングされてよい。反射防止膜（ＡＲＣ）テンプレート２３５により覆われていない平坦化層２２０の部分を除去するために、方向性エッチング、例えば反応性イオンエッチング（ＲＩＥ）が用いられてよい。
【0063】
１つまたは複数の実施形態において、側壁スペーサ２４０が、反射防止膜（ＡＲＣ）テンプレート２３５の下方に残っている平坦化層２２０の一部分に隣接する箇所を含めて、平坦化層２２０上に形成されてよい。
【0064】
様々な実施形態において、側壁スペーサ２４０は、露出面上にコンフォーマルな側壁スペーサ層を堆積させ、続いて異方性エッチングを行うことにより形成されてよい。側壁スペーサ層および側壁スペーサ２４０は、限定されるものではないが、酸化チタン（ＴｉＯ）、窒化シリコン（ＳｉＮ）、低温酸化物（ＬＴＯ）等を含む誘電材料であってよい。側壁スペーサ２４０は、約５ｎｍ～約３０ｎｍの範囲の幅を有してよく、側壁スペーサ２４０の幅は、ソース／ドレイン１７０の側部を越えて延びるのに十分であってよい。
【0065】
図１４は、本発明の一実施形態に係る、側壁スペーサの間において平坦化層に形成されたトレンチを有するナノシート電界効果トランジスタ・デバイスを示す断面側面図である。
【0066】
１つまたは複数の実施形態において、側壁スペーサ２４０は、平坦化層２２０に形成される１つまたは複数のトレンチ２５０の形成のためのマスクとして機能してよい。トレンチ２５０は、方向性エッチング（例えばＲＩＥ）を用いて平坦化層２２０に形成されてよく、トレンチ２５０は、分離領域１１５上における金属ライナー２１０の一部分を露出させてよい。トレンチ２５０の開口部は、ソース／ドレイン１７０の両側に隣接してよい。ソース／ドレイン１７０上の金属ライナー２１０上における平坦化層２２０の一部分が、トレンチ２５０の側壁を形成してよい。
【0067】
図１５は、本発明の一実施形態に係る、ソース／ドレインに隣接するチャネルを形成するために金属ライナーの一部分が除去されていることを示す断面側面図である。
【0068】
１つまたは複数の実施形態において、金属ライナー２１０の一部分が、基板１１０、およびソース／ドレイン１７０の側壁から除去されてよく、金属ライナー２１０の当該部分は、等方性エッチング（例えば湿式化学エッチング）を用いて除去されてよい。金属ライナー２１０は、平坦化層２２０の複数の部分の下方から除去されてよい。
【0069】
１つまたは複数の実施形態において、金属ライナー２１０の一部分が、保護ブロック１８５、およびソース／ドレイン１７０の両側壁から除去されて、平坦化層２２０の一部分と分離領域１１５との間の間隙２５５、および、ソース／ドレイン１７０および保護ブロック１８５の側壁に隣接するチャネル２５７を形成してよく、チャネルは、ソース／ドレインおよび保護ブロックの側部に沿って延びてよい。除去される金属ライナー２１０の部分により、ソース／ドレイン１７０の側壁上における金属ライナー２１０の長さ、および、金属ライナー２１０とソース／ドレイン１７０との間の界面面積を制御することができ、金属ライナーは、ソース／ドレインの側壁の各々の全長未満を覆ってよい。金属ライナー２１０の一部分が、ソース／ドレイン１７０の側壁および上面に残ってよく、金属ライナー２１０の当該部分は、ソース／ドレイン１７０の側壁の大部分を覆ってよい。様々な実施形態において、金属ライナー２１０は、ソース／ドレイン１７０の側壁の長さの少なくとも半分（１／２、すなわち５０％）、またはソース／ドレイン１７０の側壁の長さの少なくとも３分の２（２／３）、またはソース／ドレイン１７０の側壁の長さの少なくとも４分の３（３／４）を覆ってよく、より大きく覆うことにより、抵抗を低減することができるが、キャパシタンスが増大し得る。様々な実施形態において、金属ライナー２１０は、ソース／ドレイン１７０の側壁の長さの約半分（１／２）～ソース／ドレイン１７０の側壁の長さの約１０分の９（９／１０、すなわち９０％）、またはソース／ドレイン１７０の側壁の長さの約半分（１／２）～ソース／ドレイン１７０の側壁の長さの約５分の４（４／５、すなわち８０％）を覆ってよい。金属ライナー２１０により覆われるソース／ドレイン１７０の表面積の量により、抵抗およびキャパシタンスのバランスを取ることができる。ソース／ドレイン１７０の側壁に隣接するチャネル２５７の形成は、金属ライナー２１０の底縁部と分離領域１１５の上面との間の間隙を形成してよく、ソース／ドレイン１７０の下側部分は、金属ライナー２１０により覆われない。
【0070】
図１６は、本発明の一実施形態に係る、金属ライナーおよびソース／ドレイン上の平坦化メサを形成するために側壁スペーサおよびその下の平坦化層の部分が除去されていることを示す断面側面図である。
【0071】
１つまたは複数の実施形態において、側壁スペーサ２４０は、選択的エッチング、例えば湿式化学エッチングまたは乾式プラズマ・エッチングを用いて除去されてよい。次いで、その下の平坦化層２２０の部分が、方向性エッチング（例えばＲＩＥ）を用いて除去されて、反射防止膜（ＡＲＣ）テンプレート２３５とソース／ドレイン１７０との間の平坦化メサ２２５を形成してよい。金属ライナー２１０の側壁からの平坦化層２２０の除去により、ソース／ドレイン１７０上における金属ライナー２１０の一部分が露出してよい。金属ライナー２１０の底縁部の下方におけるソース／ドレイン１７０の下側部分および保護ブロック１８５も露出してよい。
【0072】
図１７は、本発明の一実施形態に係る、基板、金属ライナー、およびソース／ドレイン上に形成されたカバー層および誘電体充填物を示す断面側面図である。
【0073】
１つまたは複数の実施形態において、カバー層２６０が、基板１１０、分離領域１１５、金属ライナー２１０、保護ブロック１８５、およびソース／ドレイン１７０の露出面上に形成されてよく、カバー層２６０は、コンフォーマル堆積（例えばＡＬＤ、ＰＥＡＬＤ）により形成されてよい。カバー層２６０は、金属ライナー２１０の下側縁部と分離領域１１５との間の間隙を充填してよく、カバー層２６０は、金属ライナー２１０により覆われないソース／ドレイン１７０の下側部分上にあってよい。
【0074】
様々な実施形態において、カバー層２６０は、限定されるものではないが、酸化シリコン（ＳｉＯ）、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）、炭化シリコン（ＳｉＣ）、酸炭化シリコン（ＳｉＯＣ）、炭窒化シリコン（ＳｉＣＮ）、酸炭窒化シリコン（ＳｉＯＣＮ）、ホウ炭窒化シリコン（ＳｉＢＣＮ）、およびそれらの組合せを含む電気絶縁性誘電材料であってよい。
【0075】
様々な実施形態において、カバー層２６０は、約１ｎｍ～約２０ｎｍ、または約３ｎｍ～約８ｎｍの範囲の厚さを有してよく、カバー層２６０の厚さは、層間誘電体（ＩＬＤ）充填材料２７０が堆積されたときに金属ライナー２１０が損傷または酸化しないように保護するのに十分である。
【0076】
１つまたは複数の実施形態において、ＩＬＤ充填物２７０が、カバー層２６０および基板１１０上に形成されてよく、ＩＬＤ充填物２７０は、ブランケット堆積、例えば化学気相成長（ＣＶＤ）、プラズマ支援ＣＶＤ（ＰＥＣＶＤ）、スピンオン、またはそれらの組合せにより形成されてよい。
【0077】
様々な実施形態において、誘電体充填物２７０は、限定されるものではないが、酸化物または低ｋ誘電体（例えばフッ素ドープ酸化シリコン（ＳｉＯ：Ｆ）、炭素ドープ酸化シリコン（ＳｉＯ：Ｃ）等）を含む誘電材料であってよい。
【0078】
様々な実施形態において、ＩＬＤ充填物２７０は、カバー層２６０の一部分を露出させるように平坦化およびエッチ・バックされてよく、エッチ・バックは、選択的方向性エッチング（例えばＲＩＥ）を用いて行われてよい。層間誘電体（ＩＬＤ）充填物２７０は、カバー層２６０の一部分を露出させるように、平坦化メサ２２５上に残っている反射防止膜（ＡＲＣ）テンプレート２３５の下方までエッチ・バックされてよい。
【0079】
図１８は、本発明の一実施形態に係る、カバー層の一部分が除去され平坦化メサがエッチ・バックされていることを示す断面側面図である。
【0080】
１つまたは複数の実施形態において、カバー層２６０の露出部分の一部分が、反射防止膜（ＡＲＣ）テンプレート２３５から除去されてよく、反射防止膜（ＡＲＣ）テンプレート２３５は、平坦化メサ２２５を露出させるようにエッチングを用いて除去されてよい。カバー層２６０の露出部分の当該部分は、選択的方向性エッチング（例えばＲＩＥ）を用いて除去されてよい。
【0081】
様々な実施形態において、平坦化メサ２２５は、選択的方向性エッチング（例えばＲＩＥ）を用いてエッチ・バックされてよい。
【0082】
【0083】
１つまたは複数の実施形態において、平坦化メサ２２５は、ソース／ドレイン１７０の上方における金属ライナー２１０の部分を露出させるようにエッチ・バックされてよい。金属ライナー２１０は、エッチ・バックされた平坦化メサ２２５の高さまで、選択的エッチングを用いてエッチ・バックされてよい。
【0084】
図２０は、本発明の一実施形態に係る、平坦化メサの残りの部分が除去され導電性コンタクトが金属ライナー上に形成されていることを示す断面側面図である。
【0085】
１つまたは複数の実施形態において、平坦化メサ２２５の残りの部分は、ソース／ドレイン１７０上の金属ライナーを露出させるように金属ライナー２１０から除去されてよい。平坦化メサ２２５は、選択的エッチングを用いて除去されてよい。
【0086】
１つまたは複数の実施形態において、導電性コンタクト２８０が、金属ライナー２１０の露出面、およびカバー層２６０の残りの部分の側壁上に形成されてよい。導電性コンタクト２８０は、カバー層２６０の残りの部分の側壁上における金属ライナー２１０の複数の部分の間に形成される凹部を充填してよい。様々な実施形態において、導電性コンタクト２８０は、限定されるものではないが、タングステン（Ｗ）、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、およびそれらの組合せを含む金属であってよい。導電性コンタクト２８０は、金属ライナー２１０の導電性材料とは異なる導電性材料であってよい。
【0087】
様々な実施形態において、導電性コンタクト２８０は、金属ライナー２１０の上面との界面において幅ＷＣを有し、導電性コンタクト２８０の幅は、金属ライナー２１０の幅よりも小さくてよい。様々な実施形態において、導電性コンタクト２８０は、金属ライナー２１０の上面上において幅ＷＣを有し、導電性コンタクト２８０の幅は、ソース／ドレイン１７０の幅よりも小さくてよい。
【0088】
【0089】
様々な実施形態において、導電性コンタクト２８０は、ゲート・キャップ２００の側壁上における金属ライナー２１０の複数の部分の間の空間を充填し、金属ライナー２１０を覆ってよい。
【0090】
層、領域または基板などの要素が別の要素「上に」ある、または別の要素「の上に」あると記載される場合、これは当該別の要素上に直接あってもよく、または介在する要素が存在してもよいことも理解されよう。これに対し、要素が別の要素「上に直接」ある、または別の要素「の上に直接」あると記載される場合には、介在する要素が存在しない。要素が別の要素に「接続される」または「結合される」と記載される場合、これは当該別の要素に直接接続または結合されてもよく、または介在する要素が存在してもよいことも理解されよう。これに対し、要素が別の要素に「直接接続される」または「直接結合される」と記載される場合には、介在する要素が存在しない。
【0091】
提示の実施形態は、グラフィカル・コンピュータ・プログラミング言語で作成され、（ストレージ・アクセス・ネットワーク等における、ディスク、テープ、物理ハード・ドライブ、または仮想ハード・ドライブなどの）コンピュータ記憶媒体に記憶され得る、集積回路チップの設計を含んでよい。設計者がチップ、またはチップの製造に用いられるフォトリソグラフィのマスクを製造しない場合、設計者は、結果として得られる設計を、物理的手段により（例えば、設計を記憶した記憶媒体のコピーを提供することにより）または電子的に（例えばインターネットを介して）、そのようなエンティティに直接または間接的に伝送してよい。記憶された設計は次いで、典型的にはウェハ上に形成されるべき当該チップ設計の複数のコピーを含む、フォトリソグラフィのマスクの製造のための適切なフォーマット（例えばＧＤＳＩＩ）に変換される。フォトリソグラフィのマスクは、エッチングまたは他の処理が行われるべきウェハの領域を（またはウェハ上の層あるいはその両方）を画定するために利用される。
【0092】
本明細書に記載の方法は、集積回路チップの製造に用いられてよい。結果として得られる集積回路チップは、未加工のウェハの形態で（つまり複数の未パッケージングのチップを有する単一のウェハとして）、ベア・ダイとして、またはパッケージング済みの形態で、製造者により配布されてよい。後者の場合、チップは、（マザーボードまたは他のより上位のキャリアに取り付けられたリードを有するプラスチック・キャリアなどの）シングル・チップ・パッケージに、または（表面配線または埋め込み配線のいずれかまたは両方を有するセラミック・キャリアなどの）マルチチップ・パッケージに実装される。いずれの場合も、チップは次いで、（ａ）マザーボードなどの中間製品、または（ｂ）最終製品のいずれかの一部として、他のチップ、ディスクリート回路素子、または他の信号処理デバイスあるいはそれらの組合せと統合される。最終製品は、玩具および他のローエンド用途から、ディスプレイ、キーボードまたは他の入力デバイス、および中央プロセッサを有する先進的コンピュータ製品にまで及ぶ集積回路チップを含む任意の製品であってよい。
【0093】
例えばＳｉＧｅのように、列挙される複数の元素に関して材料化合物が説明されることも理解されるべきである。これらの化合物は、化合物内の元素の様々な割合を含み、例えば、ＳｉＧｅはＳｉｘＧｅ１－ｘを含み、ｘは１以下である、等である。加えて、他の要素が化合物に含まれ、提示の原理に従って機能してもよい。追加の元素を有する化合物は、本明細書において合金と称される。
【0094】
本明細書における「１つの実施形態」または「一実施形態」という記載、および他の変形は、当該実施形態に関して説明されている特定の特徴、構造、特性等が、少なくとも１つの実施形態に含まれることを意味する。よって、本明細書全体における様々な箇所に現れる「１つの実施形態において」または「一実施形態において」という語句の出現、および任意の他の変形は、必ずしも全てが同じ実施形態を指すものではない。
【0095】
例えば「Ａ／Ｂ」、「Ａおよび／またはＢ」および「ＡおよびＢのうちの少なくとも１つ」といった場合における、「／」、「および／または」、および「うちの少なくとも１つ」のいずれかの使用は、１番目に挙げた選択肢（Ａ）のみの選択、または２番目に挙げた選択肢（Ｂ）のみの選択、または両方の選択肢（ＡおよびＢ）の選択を包含することを意図したものであることを理解されたい。さらなる例として、「Ａ、Ｂ、および／またはＣ」および「Ａ、Ｂ、およびＣのうちの少なくとも１つ」といった場合、そのような語句は、１番目に挙げた選択肢（Ａ）のみの選択、または２番目に挙げた選択肢（Ｂ）のみの選択、または３番目に挙げた選択肢（Ｃ）のみの選択、または１番目および２番目に挙げた選択肢（ＡおよびＢ）のみの選択、または１番目および３番目に挙げた選択肢（ＡおよびＣ）のみの選択、または２番目および３番目に挙げた選択肢（ＢおよびＣ）のみの選択、または３つの選択肢全て（ＡおよびＢおよびＣ）の選択を包含することを意図したものである。これは、当技術分野および関連技術分野における当業者には容易に明らかとなるように、挙げられる項目の数について拡張されてよい。
【0096】
本明細書において用いられる用語は、特定の実施形態を説明することのみを目的としており、例示的実施形態を限定することを意図したものではない。本明細書で用いる場合、単数形の「一の」および「その」は、文脈によりそうでないことが明確に示されていない限り、複数形も含むことが意図されている。さらに、本明細書において用いられる用語「備える」または「含む」あるいはその両方は、記載されている特徴、整数、ステップ、動作、要素、または構成要素あるいはそれらの組合せの存在を示すが、１つまたは複数の他の特徴、整数、ステップ、動作、要素、構成要素、またはそれらの群あるいはそれらの組合せの存在または追加を排除するものではないことが理解されよう。
【0097】
「下」、「下方」、「下側」、「上方」、「上側」等のような空間的に相対的な用語は、本明細書において、図面に示されている１つの要素または特徴の、別の要素または特徴に対する関係を説明するための説明を容易にするために用いられてよい。これらの空間的に相対的な用語は、図面に示されている向きに加えて、使用中または動作中におけるデバイスの様々な向きを包含することを意図したものであると理解されよう。例えば、図面におけるデバイスが裏返された場合、他の要素または特徴の「下方」または「下」にあるものとして説明されている要素は、当該他の要素または特徴の「上方」に向くことになる。よって、「下方」という用語は、上方および下方の向きの両方を包含してよい。デバイスは、他の向きであって（９０度または他の向きに回転されて）もよく、本明細書において用いられる空間的に相対的な説明は、それに応じて解釈されてよい。加えて、層が２つの層の「間」にあると記載される場合、これは２つの層の間の唯一の層であってもよく、あるいは１つまたは複数の介在層が存在してもよいことも理解されよう。
【0098】
本明細書において、様々な要素を説明するために、第１、第２等の用語が用いられる場合があるが、これらの要素は、これらの用語によって限定されるべきではないことが理解されよう。これらの用語は、１つの要素を別の要素と区別するためにのみ用いられる。よって、提示の概念の範囲から逸脱しない限りにおいて、以下で論じられている第１の要素が、第２の要素と称されてもよい。
【0099】
デバイス、およびデバイスを製造する方法の好適な実施形態（それらは例示であり限定ではないことが意図されている）を説明したが、上記の教示に照らして、修正および変形が当業者によりなされてよいことに留意されたい。したがって、添付の特許請求の範囲により規定される本発明の範囲内における変更が、開示されている特定の実施形態においてなされてよいことを理解されたい。ここまで、特許法により要求される詳細および特定事項と共に本発明の態様を説明したが、特許状により保護される、特許請求され求められる事項が、添付の特許請求の範囲に記載されている。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【国際調査報告】