特表 2024-500911 インメモリコンピューティングのための容量性処理ユニットとしての強誘電体電界効果トランジスタ（ＦｅＦＥＴ）の使用

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-01-10

(54)【発明の名称】インメモリコンピューティングのための容量性処理ユニットとしての強誘電体電界効果トランジスタ（ＦｅＦＥＴ）の使用

(51)【国際特許分類】

   G06N 3/063 20230101AFI20231227BHJP

   G06G 7/184 20060101ALI20231227BHJP

   G06G 7/60 20060101ALI20231227BHJP

【ＦＩ】

G06N3/063

G06G7/184

G06G7/60

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2023538147

(86)(22)【出願日】2021-10-27

(85)【翻訳文提出日】2023-06-21

(86)【国際出願番号】 CN2021126822

(87)【国際公開番号】W WO2022134841

(87)【国際公開日】2022-06-30

(31)【優先権主張番号】17/134,292

(32)【優先日】2020-12-26

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】390009531

【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション

【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ

【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ

(74)【代理人】

【識別番号】100112690

【弁理士】

【氏名又は名称】太佐 種一

(74)【代理人】

【識別番号】100120710

【弁理士】

【氏名又は名称】片岡 忠彦

(74)【復代理人】

【識別番号】100104880

【弁理士】

【氏名又は名称】古部 次郎

(74)【復代理人】

【識別番号】100118108

【弁理士】

【氏名又は名称】久保 洋之

(72)【発明者】

【氏名】ゴング、ナンボ

(72)【発明者】

【氏名】コーエン、ガイ、エム

(72)【発明者】

【氏名】安藤 崇志

(72)【発明者】

【氏名】リー、ユロン

(57)【要約】

電子回路は、複数のワード線と、複数の格子点で複数のワード線と交差する複数のビット線と、複数の格子点に位置する複数のインメモリ処理セルと、を含む。インメモリ処理セルの各々は、ワード線の対応する１つに結合された第１端子と、第２端子とを有する第１スイッチと、第１スイッチの第２端子に結合された第１端子と、ビット線の対応する１つに結合された第２端子とを有する第２スイッチと、第１スイッチの第２端子およびスイッチの第１端子に結合された一方の電極を有し、接地に結合された他方の電極を有する不揮発性チューナブルキャパシタと、を含む。

【特許請求の範囲】

【請求項1】

複数のワード線と、
複数の格子点で前記複数のワード線と交差する複数のビット線と、
前記複数の格子点に位置する複数のインメモリ処理セルと、を含み、前記インメモリ処理セルの各々は、
前記ワード線の対応する１つに結合された第１端子と、第２端子とを有する第１スイッチと、
前記第１スイッチの前記第２端子に結合された第１端子と、前記ビット線の対応する１つに結合された第２端子とを有する第２スイッチと、
前記第１スイッチの前記第２端子および前記スイッチの前記第１端子に結合された一方の電極を有し、接地に結合された他方の電極を有する不揮発性チューナブルキャパシタと、
を含む、電子回路。

【請求項2】

前記複数のビット線に結合された複数の積分器をさらに含む、請求項１に記載の電子回路。

【請求項3】

前記第１スイッチは、第１電界効果トランジスタを含み、
前記第２スイッチは、前記第１電界効果トランジスタと同型の第２電界効果トランジスタを含み、
前記第１電界効果トランジスタの前記第１端子は、前記第１電界効果トランジスタの第１ドレインソース端子を含み、
前記第１電界効果トランジスタの前記第２端子は、前記第１電界効果トランジスタの第２ドレインソース端子を含み、
前記第２電界効果トランジスタの前記第１端子は、前記第２電界効果トランジスタの第１ドレインソース端子を含み、
前記第２電界効果トランジスタの前記第２端子は、前記第２電界効果トランジスタの第２ドレインソース端子を含む、
請求項２に記載の電子回路。

【請求項4】

前記第１電界効果トランジスタおよび前記第２電界効果トランジスタは、いずれもｐ型である、請求項３に記載の電子回路。

【請求項5】

前記第１電界効果トランジスタおよび前記第２電界効果トランジスタは、いずれもｎ型である、請求項３に記載の電子回路。

【請求項6】

前記不揮発性チューナブルキャパシタは、金属強誘電体金属キャパシタを含む、請求項３に記載の電子回路。

【請求項7】

電圧ベクトル周辺回路と、
電圧供給部と、
制御回路と、をさらに含み、
前記電圧ベクトル周辺回路、前記電圧供給部、および前記制御回路は、
乗算位相において、前記第１スイッチを閉じ、前記第２スイッチを開き、電圧ベクトルを前記ワード線に印加することと、
累積位相において、前記ビット線の所定の１つに関連するそれらのキャパシタのそれぞれを、前記積分器の対応する１つに接続するために、前記第１スイッチを開き、前記第２スイッチを閉じることと、
を行うように協働して構成される、請求項３に記載の電子回路。

【請求項8】

前記不揮発性チューナブルキャパシタの各々は、ニューラルネットワークにおける重みに対応する個別の静電容量値を有する、請求項７に記載の電子回路。

【請求項9】

前記不揮発性チューナブルキャパシタの各々は、金属強誘電体金属キャパシタを含み、前記電圧供給部および前記制御回路は、さらに、訓練段階中に、前記金属強誘電体金属キャパシタに電圧パルスを印加し、そこに前記重みを符号化するように協働して構成される、請求項８に記載の電子回路。

【請求項10】

電圧ベクトルに対応する複数の電圧に維持された複数のワード線に不揮発性チューナブルキャパシタの第１電極を結合する複数の第１スイッチをオンにすることによって、複数のセルにおける複数の不揮発性チューナブルキャパシタを充電することと、
前記充電に続いて、前記不揮発性チューナブルキャパシタの前記第１電極を複数のビット線に結合する複数の第２スイッチをオンにすることによって、前記複数の不揮発性チューナブルキャパシタを放電することと、
前記複数のビット線の各ビット線について、前記ビット線の所定の１つに関連する前記複数の不揮発性チューナブルキャパシタの各々の総電荷を、前記複数のビット線に結合された対応する複数の積分器により積分することと、
を含む、方法。

【請求項11】

前記充電中に前記複数の第２スイッチをオフ状態にすることと、
前記放電中に前記複数の第１スイッチをオフ状態にすることと、
をさらに含む、請求項１０に記載の方法。

【請求項12】

前記不揮発性チューナブルキャパシタの第２電極を接地することをさらに含む、請求項１１に記載の方法。

【請求項13】

前記充電ステップの間に、前記電圧ベクトルに対応する前記複数の電圧を前記複数のワード線に印加することをさらに含む、請求項１２に記載の方法。

【請求項14】

訓練段階中に、前記不揮発性チューナブルキャパシタの各々を、ニューラルネットワークにおける重みに対応する個別の静電容量値にチューニングすることをさらに含む、請求項１３に記載の方法。

【請求項15】

前記不揮発性チューナブルキャパシタの各々は、金属強誘電体金属キャパシタを含み、前記チューニングは、前記訓練段階中に、前記金属強誘電体金属キャパシタに電圧パルスを印加し、そこに前記重みを符号化することを含む、請求項１４に記載の方法。

【請求項16】

前記重みと前記積分された電荷に基づいて、ニューラルネットワーク推論を実施することをさらに含む、請求項１４に記載の方法。

【請求項17】

前記第１スイッチは、第１電界効果トランジスタを含み、
前記第２スイッチは、前記第１電界効果トランジスタと同型の第２電界効果トランジスタを含み、
前記第１電界効果トランジスタの第１端子は、前記第１電界効果トランジスタの第１ドレインソース端子を含み、
前記第１電界効果トランジスタの第２端子は、前記第１電界効果トランジスタの第２ドレインソース端子を含み、
前記第２電界効果トランジスタの第１端子は、前記第２電界効果トランジスタの第１ドレインソース端子を含み、
前記第２電界効果トランジスタの第２端子は、前記第２電界効果トランジスタの第２ドレインソース端子を含み、
前記複数の第１および第２スイッチをオンにすることは、それに活性化ゲート－ソース電圧を印加することを含む、
請求項１４に記載の方法。

【請求項18】

ワード線、ビット線、および接地端子と相互接続するためのインメモリ処理セルであって、
前記ワード線に相互接続するための第１端子と、第２端子とを有する第１スイッチと、
前記第１スイッチの前記第２端子に結合された第１端子と、前記ビット線に相互接続するための第２端子とを有する第２スイッチと、
前記第１スイッチの前記第２端子および前記スイッチの前記第１端子に結合された一方の電極を有し、前記接地端子に相互接続するための他方の電極を有する不揮発性チューナブルキャパシタと、
を含む、インメモリ処理セル。

【請求項19】

前記第１スイッチは、第１電界効果トランジスタを含み、
前記第２スイッチは、前記第１電界効果トランジスタと同型の第２電界効果トランジスタを含み、
前記第１電界効果トランジスタの前記第１端子は、前記第１電界効果トランジスタの第１ドレインソース端子を含み、
前記第１電界効果トランジスタの前記第２端子は、前記第１電界効果トランジスタの第２ドレインソース端子を含み、
前記第２電界効果トランジスタの前記第１端子は、前記第２電界効果トランジスタの第１ドレインソース端子を含み、
前記第２電界効果トランジスタの前記第２端子は、前記第２電界効果トランジスタの第２ドレインソース端子を含む、
請求項１８に記載のインメモリ処理セル。

【請求項20】

前記不揮発性チューナブルキャパシタは、金属強誘電体金属キャパシタを含む、請求項１９に記載のインメモリ処理セル。

【請求項21】

プログラムがコンピュータ上で実行されるとき、請求項１０～１７のいずれかに記載の方法ステップを実行するように適合されたプログラムコードを含む、コンピュータプログラム。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、電気・電子・コンピュータ技術に関し、より具体的には、ニューラルネットワークなどを実現するのに適した電子回路に関するものである。

【背景技術】

【0002】

ニューラルネットワークは、さまざまな用途で人気が高まっている。ニューラルネットワークは、機械学習の実行に使用される。コンピュータは、訓練例を分析することによって、あるタスクの実行を学習する。通常、例は人間の専門家によって事前に手作業でラベル付けされたものである。ニューラルネットワークは、密に相互接続された何千、何百万もの単純な処理ノードを含む。ニューラルネットワークの訓練、および訓練されたニューラルネットワークを使用した推論は、計算コストが高い。

【0003】

ニューラルネットワークに関連する計算上の課題に対処するために、ハードウェアベースの技術が提案されている。例えば、２トランジスタ１ＦｅＦＥＴ（２Ｔ－１ＦｅＦＥＴ）ベースのアナログシナプスウェイトセルが提案されており、マルチレベル特性を持つ二酸化ハフニウム（ＨｆＯ_２）強誘電体キャパシタの使用も提案されている。Ｌｅｏｂａｎｄｕｎｇらへ共同譲渡された米国特許第１０，２０４，９０７号は、金属強誘電体金属キャパシタのアナログメモリユニットセルを開示する。

【発明の概要】

【0004】

本発明の原理は、強誘電体電界効果トランジスタ（ＦｅＦＥＴ）をインメモリコンピューティングのための容量性処理ユニットとして使用するための技術を提供する。一態様において、例示的な電子回路は、複数のワード線と、複数の格子点で前記複数のワード線と交差する複数のビット線と、前記複数の格子点に位置する複数のインメモリ処理セルと、を含む。前記インメモリ処理セルの各々は、前記ワード線の対応する１つに結合された第１端子と、第２端子とを有する第１スイッチと、前記第１スイッチの前記第２端子に結合された第１端子と、前記ビット線の対応する１つに結合された第２端子とを有する第２スイッチと、前記第１スイッチの前記第２端子および前記スイッチの前記第１端子に結合された一方の電極を有し、接地に結合された他方の電極を有する不揮発性チューナブルキャパシタと、を含む。

【0005】

別の態様において、例示的な方法は、電圧ベクトルに対応する複数の電圧に維持された複数のワード線に不揮発性チューナブルキャパシタの第１電極を結合する複数の第１スイッチをオンにすることによって、複数のセルにおける複数の不揮発性チューナブルキャパシタを充電することと、前記充電に続いて、前記不揮発性チューナブルキャパシタの前記第１電極を複数のビット線に結合する複数の第２スイッチをオンにすることによって、前記複数の不揮発性チューナブルキャパシタを放電することと、前記複数のビット線の各ビット線について、前記ビット線の所定の１つに関連する前記複数の不揮発性チューナブルキャパシタの各々の総電荷を、前記複数のビット線に結合された対応する複数の積分器により積分することと、を含む。

【0006】

さらに別の態様では、ワード線、ビット線、および接地端子と相互接続するためのインメモリ処理セルは、前記ワード線に相互接続するための第１端子と、第２端子とを有する第１スイッチと、前記第１スイッチの前記第２端子に結合された第１端子と、前記ビット線に相互接続するための第２端子とを有する第２スイッチと、前記第１スイッチの前記第２端子および前記スイッチの前記第１端子に結合された一方の電極を有し、前記接地端子に相互接続するための他方の電極を有する不揮発性チューナブルキャパシタと、を含む。

【0007】

本明細書で使用されるように、アクションを「促進する」ことは、アクションを実行すること、アクションを容易にすること、アクションの実行を助けること、またはアクションが実行されることを引き起こすことを含む。したがって、限定ではなく例として、１つのプロセッサ上で実行される命令は、実行されるアクションを実行または支援するために適切なデータまたはコマンドを送信することによって、リモートプロセッサ上で実行される命令によって実行されるアクションを容易にするかもしれない。疑義を避けるため、行為者がアクションを実行する以外の方法でアクションを促進する場合、そのアクションは、何らかのエンティティまたはエンティティの組み合わせによって実行される。

【0008】

本発明のこれらおよび他の特徴および利点は、以下に詳述する本発明の例示的な実施形態において明らかにされる。これらの実施形態は、添付の図面を参照して読むものとする。

【図面の簡単な説明】

【0009】

【図1】先行技術による、２Ｔ－１ＦｅＦＥＴベースアナログシナプスウェイトセルの態様を示す。

【図2】先行技術による、２Ｔ－１ＦｅＦＥＴベースアナログシナプスウェイトセルの態様を示す。

【図3】本発明の一態様による、乗算位相中のインメモリ処理セルのアレイを示す図である。

【図4】本発明の一態様による、累積位相中のインメモリ処理セルのアレイを示す図である。

【図5】本発明の一態様による、時定数対キャパシタ面積のプロットを示す図である。

【図6】例示的な実施形態の読み出しエネルギーを先行技術の抵抗アプローチと比較したものである。

【図7】本発明の一態様による、設計容量を寄生容量で割ったプロットを示す。

【図8】本発明の１または複数の実施形態に適合させることができる、静電容量値を調整するための先行技術を示す。

【図9】ニューラルネットワーク実装、デジタルフィルタ実装などを加速するのに適した、本発明の態様によるコプロセッサを使用するコンピュータシステムを示している。

【発明を実施するための形態】

【0010】

前述のように、ニューラルネットワークに関連する計算上の課題を解決するために、ハードウェアベースの技術が提案されている。例えば、前述の２Ｔ－１ＦｅＦＥＴベースのアナログシナプスウエイトセルを図２に示す。このセルは、Ｇ_Ｐとラベル付けされたゲートを有するｐ型電界効果トランジスタ（ＰＦＥＴ）２０１と、Ｇ_Ｎとラベル付けされたゲートを有するｎ型電界効果トランジスタ（ＮＦＥＴ）２０３、およびＧとラベル付けされたゲートを有するＦｅＦＥＴ２０５を含む。当業者には理解できるように、「Ｇ」はまた電気伝導の記号であり、「Ｇ」によってゲートまたは電気伝導が言及されているかは文脈から理解できるであろう。ＰＦＥＴ２０１のソース端子は、レールＳ_Ｐ（例えば、電源電圧Ｖｄｄにおける電源レール）に結合され、ＰＦＥＴ２０１のドレイン端子は、ＮＦＥＴ２０３のドレイン端子およびＦｅＦＥＴ２０５のゲートＧに結合され、ＮＦＥＴ２０３のソース端子はレールＳ_Ｎ（例えば、接地）に結合される。ＦｅＦＥＴ２０５の第１ドレインソース端子は、ビット線ＢＬに結合され、ＦｅＦＥＴ２０５の第２ドレインソース端子は、ソース線ＳＬに結合される。

【0011】

当業者は、ＦｅＦＥＴが、デバイスのゲート電極とソース－ドレイン伝導領域（チャネル）の間に挟まれた強誘電体材料を含む電界効果トランジスタ（ＦＥＴ）の一種であることを理解するだろう。強誘電体層の分極は、外部電界がこの強誘電体材料の保磁力より大きければ切り替え可能であり、電気バイアスがかかっていない状態では変化しない（残留分極）。強誘電体膜の分極方向が異なるため、ＦＥＴの静電気を変調させ、酸化物スタックの容量を変化させ、ドレインからソースへ電流が流れる。ＦｅＦＥＴのゲートキャパシタは、最下位ビット（ＬＳＢ）のアナログメモリとして機能する。対応するプルアップＰＦＥＴ２０１およびプルダウンＮＦＥＴ２０３は、ＦｅＦＥＴゲートキャパシタを充電および放電する。ニューラルネットワーク重みのＬＳＢは、それに応じて、ＦｅＦＥＴ２０５のチャネルコンダクタンスに符号化することができる。これを達成するために、ＦｅＦＥＴ２０５を三極管領域で動作させたまま、ゲートＧ上のゲート電圧（Ｖ_Ｇ）を変調させる。最上位ビット（ＭＳＢ）のエンコードには、異なるＦｅＦＥＴの分極状態が採用されている。図２のセルでは、図１に示すように、６４の異なる状態を符号化することができる。ピークの左側の状態は正の更新に対応し、ピークの右側の状態は負の更新に対応する。

【0012】

さらに、この点で、図１および図２の先行技術において、重量情報を記憶するためにチャネルコンダクタンスが使用される。ＦｅＦＥＴが採用されているため、チャネルコンダクタンスはゲートスタックの影響を受け、異なる分極がゲートキャパシタに影響を与えるため、チャネル内の電荷に影響を与える。簡単に言えば、チャネルの電流は、電荷の数とその移動速度に関係する。つまり、チャネルコンダクタンスはゲート静電容量に関連する。図１および図２の先行技術と１または複数の実施形態との間の１つの適切な違いは、図２に描かれたセルがシナプスの重さを抽出するための読み出しとしてＦＥＴコンダクタンスを採用しているのに対し、１または複数の実施形態は、さらに後述するようにキャパシタの静電容量を使用している点である。

【0013】

図２に示すセルでは、ＮＭＯＳとＰＭＯＳの両方のデバイスが必要である。これは、ＦｅＦＥＴ２０５がＮＭＯＳまたはＰＭＯＳのいずれかであるため、追加の製造調整を必要とする。対照的に、１または複数の実施形態は、充電および放電制御キャパシタ（プルアップおよびプルダウン）の両方にＮＭＯＳのみ（またはＰＭＯＳのみ）を有利に使用する。さらに、図２のセルでは、ＦｅＦＥＴのコンダクタンスＧが重みを記憶するために使用され、読み出し動作中に電流が依然として流れ、電力散逸を引き起こしている。対照的に、１または複数の実施形態は、（ＦｅＦＥＴのコンダクタンスを使用するのではなく）重量情報を記憶するために、ＦｅＲＡＭ（すなわち、不揮発性を達成するために誘電体層の代わりに、後述のキャパシタ７０９のような強誘電体層を使用するＲＡＭまたはランダムアクセスメモリ）の静電容量を有利に使用している。ＦｅＦＥＴチャネルのコンダクタンスによって実装される抵抗器とは異なり、理想的なキャパシタはエネルギーを散逸させることはない。

【0014】

図３は、本発明の一態様による、充電プロセス中の、例示的なアレイアーキテクチャを示す。アレイは、複数のワード線７０１－１、７０１－２（簡潔のため２つだけ示す）および複数のビット線７０３－１、７０３－２（簡潔のため２つだけ示す）を含む。各格子点（ワード線とビット線との交点）には、セルが配置されている。各セルは、ワード線の対応する１つに結合された第１ドレインソース端子と、第２ドレインソース端子とを有する第１電界効果トランジスタ７０５を含む。各セルはまた、第１電界効果トランジスタの第２ドレインソース端子に結合された第１ドレインソース端子と、ビット線の対応する１つに結合された第２ドレインソース端子とを有する第２電界効果トランジスタ７０７を含む。各セルは、第１電界効果トランジスタの第２ドレインソース端子および第２電界効果トランジスタの第１ドレインソース端子に結合された一方のプレートを有し、接地に結合された他方のプレートを有する金属強誘電体金属キャパシタ７０９をさらに含む（「接地」は、印加電圧に相対するもので、必ずしも地球への実際の接地接続を意味しない（そういうことも可能だが）ことは理解できる）。

【0015】

ここではプレートキャパシタを例にしているが、トレンチキャパシタなど他の形状も使用することができる。トレンチキャパシタは、この形状を使用して達成することができる高密度のため、一般的に組み込みＤＲＡＭに使用される。キャパシタ７０９は、他の形状を使用して実装することができる。前述のように、キャパシタは、トレンチキャパシタとして実装することができる。この場合、形状は、中央のコアが１つの電極であり、コアの周りのシェルが第２電極である円筒に似ている。２つの電極の間の誘電体材料は強誘電体である。

【0016】

図３に示す充電処理では、トランジスタ７０５がオンであり、トランジスタ７０７がオフであり、ワード線７０１－１、７０１－２の電圧Ｖ１、Ｖ２によりキャパシタが充電される。ｉ番目のキャパシタの電荷は、Ｑ＝Ｃ_ｉ×Ｖ_ｉであり、ここでＣ_ｉは個々の静電容量値、Ｖ_ｉは所定のキャパシタを横切る電圧である。

【0017】

図４は、本発明の一態様による、キャパシタを放電する（電荷統合）プロセス中の、図３の例示的なアレイアーキテクチャを示す。図４に示す放電／統合プロセスにおいて、トランジスタ７０５はオフであり、トランジスタ７０７はオンである。キャパシタ７０９は、トランジスタ７０７とビット線７０３－１、７０３－２を介して放電する。各ビット線は、積分器７１１に結合されている。キャパシタによって放電される総電荷Ｑ_Ｔは、Ｑ_Ｔ＝Ｑ_ＴΣＱ_ｉによって与えられる（すなわち、個別の電荷の合計）。

【0018】

図３および図４に示す処理は、ニューラルネットワークの訓練における積和（ＭＡＣ）演算の際に使用することが可能である。具体的には、容量Ｃ_ｉで表されるニューラルネットワークの重みを入力電圧Ｖ_ｉと掛け合わせ、その積Ｖ_ｉ×Ｃ_ｉを全て合計する。このＭＡＣ演算はニューラルネットワークに限らず、行列の乗算や、デジタル有限インパルス応答（ＦＩＲ）フィルタなどにも用いられている。

【0019】

図５は、図３および図４に示すようなアレイの例示的な実施形態について、ＲＣ時定数τ（ナノ秒（ｎｓ））対キャパシタ面積（ｎｍ^２）を示し、例示的な寸法／パラメータとしてｒ＝４．５ｏｈｍ／μｍ（１４ｎｍ Low Power Plus(LPP)KXレベルの金属の単位長さあたりの抵抗）、ｄ＝１０ｎｍ（キャパシタプレート間隔）、比誘電率ε_ｒ＝２０（平均レベル）、４０００セル、τ＝０．５＊ｒ＿ｃｅｌｌ＊ｃ＿ｃｅｌｌ＊ｃｅｌｌｓ＾２（ただしｒ＿ｃｅｌｌは金属抵抗／セルであり、ｃ＿ｃｅｌｌはＦｅＦＥＴ容量／セルである）とする。キャパシタの多くの適切な構成は、１または複数の実施形態で採用され得る。例えば、平行プレート、円筒形、トレンチ、および同様のものである。キャパシタは、適切な期間、典型的にはＭＡＣ演算を完了するのに要する時間、電荷を保持することができるはずである。この要件は、漏れやすいキャパシタであっても容易に満たされる。共同譲渡された米国特許第１０，２０４，９０７号に開示された先行技術のアプローチでは、キャパシタにロードされた電荷は、ニューラルネットワークの重みを表していた。このように、キャパシタは、長い期間電荷を保持しなければならず、または漏れを補償するために定期的にリフレッシュする必要がある。また、１または複数の実施形態は、充電されるキャパシタを含むが、ニューラルネットワークの重み情報は、キャパシタに置かれた電荷にではなく、静電容量の値に記憶される。静電容量の値は、不揮発性特性である強誘電体分極に記憶される。さらにこの点で、先行技術のアプローチにおけるキャパシタは、典型的には、ニューラルネットワークが使用される全時間（１または複数の実施形態のような１回のＭＡＣ演算とは対照的に、典型的には数十ナノ秒）電荷を保持する必要があるが、かかる時間は非常に長い場合があり（例えば、用途に応じて数週間または数年）、キャパシタは数秒の時間スケールで電荷を漏らすので、キャパシタの電荷は（例えば百ミリ秒ごとに）リフレッシュする必要があるであろう。なお、リフレッシュは、同じくキャパシタを使用してデータを記憶するＤＲＡＭメモリで実践されている。しかしながら、先行技術の容量性アナログメモリセルでは、リフレッシュプロセスはＤＲＡＭよりも複雑であり、ＤＲＡＭでは「０」と「１」の２つの状態しか記憶されないのに対し、特定の先行技術の装置では、リフレッシュ中に、各キャパシタに重さを表す正確な量の電荷を復元する必要がある。

【0020】

図３および図４を参照して、電圧を使用してキャパシタを充電する（図３段階１乗算）ことによるＭＡＣ演算（乗算および累算）を示しており（図３はフェーズ１の乗算）、メモリに記憶される情報ではない電荷Ｑ_ｉを取得する。これは、計算の一部にすぎず、さらに説明されるだろう。段階２の累積では、キャパシタを放電する際に、すべての電荷を合計する。ニューラルネットワークのメモリ／重み／情報は、静電容量そのものである。有利なことに、図３および図４に描かれた実施形態では、キャパシタは、Ｃ×Ｖ計算を実行するのに十分な時間だけ電荷を保持すればよい情報が読み出されると、キャパシタはそれ以上電荷を保持する必要がない。このことは、実用的な観点からは、プレート間の誘電体を非常に薄くすることができ、ある程度の漏れを許容できることを意味する。電荷を長く保持する必要のない、比較的大容量のキャパシタを作ることは、かなり容易である。

【0021】

ここでも、ある先行技術のアプローチでは、情報はキャパシタ上の電荷であるが、１または複数の実施形態では、情報は静電容量であり、電荷は静電容量を測定するために使用されているだけである。図３において、ワード線に電圧ベクトル｛Ｖ１、Ｖ２、...、ＶＮ｝を印加し（Ｖ１およびＶ２に対応するワード線のみを示す）、示されたトランジスタ７０５がオンとなり、キャパシタが充電されている。各キャップに乗せられる電荷量は、静電容量に印加電圧を掛けたものである。図３に示す充電プロセスは、ＭＡＣの乗算部である。電圧はニューラルネットワークの計算に関係する数値を表し、静電容量は重みを表す。各キャパシタはチューニングプロセスの一環として異なる重みを持ち、すなわち一般にＣ１１、Ｃ１２、Ｃ２１、およびＣ２２は異なる静電容量値を持つ。

【0022】

図３の充電／乗法が行われると、各キャップは静電容量に電圧をかけたものに比例する電荷を保持する。Ｖ１およびＶ２（実際には、電圧ベクトルの各電圧）は、一般に、異なる電圧であり、各静電容量は異なり、それは、チューニング／訓練中に設定されるニューラルネットワークの重みである。したがって、例示的な回路は、２つの段階／クロックを有する。図３の第１段階では、乗算を実行し、図４の第２フェーズでは、累積を実行する（トランジスタの状態を反転させ、キャパシタを放電する）。積分器７１１は、所定のビット線に対する全ての電荷を合計して、累積機能を遂行する。このように、図３および図４は、ニューラルネットワークによる推論（既存の重みに基づいて予測を行う）の一部としてのＭＡＣ演算を描いている。チューニングまたは訓練段階においてキャパシタの静電容量を設定する（すなわち、それらをチューニングする）方法に関して、以下にさらなる議論を提供する。

【0023】

図６は、図３および図４の例示的なアレイのセルサイズ（ｎｍ）に対するエネルギー散逸（読み出しエネルギー）を、３つの異なる抵抗処理ユニット（ＲＰＵ）と比較してジュール単位で示す。線１００１は、１モームのＲＰＵのエネルギーを示し、線１００３は、１０モームのＲＰＵのエネルギーを示し、線１００５は、１００モームのＲＰＵのエネルギーを示し、曲線１００７は、図３および４の例示的アレイ（「ＣａｐＰＵ」＝容量性処理ユニット）に対するエネルギーを示す。寄生抵抗を無視すると、ＲＰＵのエネルギー散逸は、ｖ＾２／ｒ＿ｒｐｕ＊ｔ＊ｃｅｌｌｓ＾２である。ｔは、１００ｎｓと仮定した積分時間であり、ｖ＝１Ｖである。対照的に、図３および図４の容量性処理ユニット（ＣａｐＰＵ）アレイの場合、読み出しエネルギーは、０．５＊ｃ＿ｃｅｌｌ＊ｖ＾２＊ｃｅｌｌｓ＾２＊２で与えられ、ｃ＿ｃｅｌｌはＦｅＦＥＴ容量／セルである。図６によって分かるように、ＣａｐＰＵは、ＭＡＣを実行する際に、ＲＰＵよりもエネルギー効率が高くなり得る。

【0024】

共同譲渡された米国特許第１０，２０４，９０７号では、記憶素子は抵抗素子であり、流れる電流はオームの法則により、電圧にコンダクタンスＧを掛けたものになる。キルヒホッフの法則により、複数の電流Ｉ１、Ｉ２、・・・が流れる。しかしながら、先行技術の抵抗性素子は、動作が行われるたびに電力を散逸させる。有利なことに、１または複数の実施形態のように、キャパシタをそれ自体で充電および放電することは、電力を散逸させない。典型的には、ワイヤ／コンタクトにいくつかの寄生損失があるが、演算が行われる素子（キャパシタ）は電力を散逸させない。

【0025】

図７は、寄生容量が０．２ｆＦ／μｍ、Ｃ＿ｃｅｌｌ∝ｃｅｌｌ ｓｉｚｅ＾２、Ｃ＿ｐａｒ∝ｃｅｌｌ ｓｉｚｅと仮定した場合の、図３および４の例示的アレイのセルサイズ（ｎｍ）に対する静電容量比（セル静電容量Ｃ＿ｃｅｌｌ／寄生容量Ｃ＿ｐａｒ＝性能指数（ＦＯＭ））を示す。セルの静電容量値は情報を記憶するので、情報が寄生容量に圧倒されないように、寄生容量よりかなり大きくする必要がある（すべてのセルの寄生容量が通常ほぼ同じなので）。図７に見られるように、セルサイズが小さくなるにつれてＦＯＭは低下するが、セルサイズが小さい場合（＜２００ｎｍ）でも、設計上の静電容量は寄生容量の約１０倍となる。

【0026】

信号処理分野におけるニューラルネットワークの推論やフィルタ実装のためのＭＡＣ演算は、計算量が多いことが理解されよう。電圧のベクトルを入力すると、電圧ベクトルの大きさに関係なく、「一発」でＭＡＣの答えが得られる（ノイズの問題に関して後述するように、ある点までは）。これに対して、従来のＣＰＵは、ｎ^２のオーダーで計算を行うことになる。ここで、ｎはベクトル内の電圧の数である。実際、システムにはノイズが存在するため、飽和する前に一度に累積できる量には限界がある。ベクトル内の電圧が多すぎると、電圧はシステム内のノイズと同程度になり、計算ができなくなる。

【0027】

様々な不揮発性チューナブルキャパシタを使用して、１または複数の実施形態を実施することができる（例えば、ＦｅＲＡＭの静電容量を使用することができる）。キャパシタは、既知の金属強誘電体金属（ＭＦＭ）デバイスを含むことができる（例えば、Zheng、Qilinら，Artificial neural network based on doped HfO₂ ferroelectric capacitors with multilevel characteristics，IEEE Electron Device Letters，２０１９年６月１０日，４０（８）：１３０９－１２で説明されているプレート型ＦｅＲＡＭ；Florent, Karineら，First demonstration of vertically stacked ferroelectric Al doped HfO₂ devices for NAND applications，２０１７年のＶＬＳＩテクノロジーに関するシンポジウム，２０１７年６月５日(pp.T158-T159)，IEEEで説明されているトレンチＦｅＲＡＭ;または、Gong、Nanbo、およびTso-Ping Ma，A study of endurance issues in HfO₂-based ferroelectric field effect transistors: Charge trapping and trap generation，IEEE Electron Device Letters，２０１７年１１月２２日，３９（１）：１５－８で説明されているＨｆＯ_２ベースの強誘電体ＦＥＴ）。プログラムパルス振幅とパルス幅の両方が強誘電体膜における分極を調整することができる。強誘電体膜における分極が変更されると、電荷を累積する能力（すなわち、静電容量読み出し）も調整される。図８を参照して、強誘電体膜の分極を異なる状態に変化させる可能性を説明するために、簡単さのために、分極対パルス振幅（幅）を考える。同じことが、Gong、Nanboら，Nucleation limited switching (NLS) model for HfO2-based metal-ferroelectric-metal (MFM) capacitors: Switching kinetics and retention characteristics．Applied Physics Letters，２０１８年６月２５日，１１２（２６）：２６２９０３にも述べられている。本明細書の教示を考慮すると、当業者は、例えば、従来の金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）作製技術を、本段落で議論するような強誘電体デバイスを作製するための既知の技術と共に使用して、１または複数の実施形態を実施することができる。本明細書の教示を考慮すると、当業者は、適切な重みを設定するために、訓練中に適切なパルス幅の電圧パルスをキャパシタに印加することができる。

【0028】

本発明の技術は、実質的に有益な技術的効果を提供することができる。例えば、１または複数の実施形態は、以下を提供する。

【0029】

ＮＭＯＳとＰＭＯＳデバイスの両方を使用することなくインメモリコンピューティングを実現できるため、製造の複雑さを軽減することができる。

【0030】

ＦｅＦＥＴのコンダクタンスを利用して重みを記憶する技術に比べ、消費電力を抑えてインメモリコンピューティングを実現することができる。

【0031】

例えば、ＨｆＯ_２の膜厚は１～４０ｎｍ、もしくは動作速度は１ｎｓ～１００μｓ、またはその両方の広い静電容量範囲にわたる値を持つキャパシタを採用することができる。

【0032】

例えばＭＦＭプレート、ＭＦＭトレンチ、ＦｅＦＥＴなど、さまざまなタイプの容量構造で動作することができる。

【0033】

ＡｌドープＨｆＯ_２ベースのＭＦＭ構造だけでなく、非ドープＨｆＯ_２、またはＳｉ、Ｚｒ、ＮなどでドープしたＨｆＯ_２を含むＨｆＯ_２ベース強誘電体デバイスで動作することができる。

【0034】

もしくは、ある一定の漏れの量を許容できるため、非常に薄い可能性があるプレート間誘電体を持つキャパシタを実装することができる、またはそれらの組み合わせである。

【0035】

さらに、１または複数の実施形態は、アクセスデバイスとしてｎＭＯＳ（またはｐＭＯＳ）のみを使用するとともに、ｎＭＯＳおよびｐＭＯＳデバイスの両方を相当数含むマルチプレクサを必要とするいくつかの先行技術のシステムのようにマルチプレクサを使用せずに、電圧ベクトル周辺回路７９５からワード線７０１に電圧ベクトルを直接印加する。

【0036】

ここまでの議論を踏まえると、一般論として、本発明の一態様による例示的な電子回路は、複数のワード線７０１－１、７０１－２、．．．と、複数の格子点で前記複数のワード線と交差する複数のビット線７０３－１、７０３－２、．．．と、前記複数の格子点に位置する複数のインメモリ処理セルと、を含むことが理解されるであろう。前記インメモリ処理セルの各々は、前記ワード線の対応する１つに結合された第１端子と、第２端子とを有する第１スイッチ７０５と、前記第１スイッチの前記第２端子に結合された第１端子と、前記ビット線の対応する１つに結合された第２端子とを有する第２スイッチ７０７と、前記第１スイッチの前記第２端子および前記スイッチの前記第１端子に結合された一方の電極を有し、接地に結合された他方の電極を有する不揮発チューナブルキャパシタ７０９とを含む。

【0037】

前述のように、キャパシタは、２つの平行プレートを有する平行プレートキャパシタであり得るが、キャパシタは平行プレートの形状を有する必要はない。したがって、「プレート」の代わりに、より広い用語「電極」が適応され、平行プレートキャパシタのプレートおよび代替形状のキャパシタにおける対応構造を包含する。

【0038】

本明細書で使用する不揮発性チューナブルキャパシタは、一度チューニングされるとチューニングされた静電容量を記憶するものである。

【0039】

１または複数の実施形態において、回路は、前記複数のビット線に結合された複数の積分器７１１をさらに含む。

【0040】

１または複数の実施形態において、前記第１スイッチは第１電界効果トランジスタを含み、前記第２スイッチは前記第１電界効果トランジスタと同型（ｎまたはｐ）の第２電界効果トランジスタを含み、前記第１電界効果トランジスタの前記第１端子は、前記第１電界効果トランジスタの第１ドレインソース端子を含み、前記第１電界効果トランジスタの前記第２端子は、前記第１電界効果トランジスタの第２ドレインソース端子を含み、前記第２電界効果トランジスタの前記第１端子は、前記第２電界効果トランジスタの第１ドレインソース端子を含み、前記第２電界効果トランジスタの前記第２端子は、前記第２電界効果トランジスタの第２ドレインソース端子を含む。

【0041】

ただし、ＦＥＴ以外の適切なスイッチ、例えばバイポーラジャンクショントランジスタ（ＢＪＴ）を採用することができる。

【0042】

１または複数の実施形態において、前記不揮発性チューナブルキャパシタは、金属強誘電体金属キャパシタを含む。

【0043】

１または複数の実施形態は、電圧ベクトル周辺回路７９５と、電圧供給部７９９と、制御回路７９７と、をさらに含む。前記電圧ベクトル周辺回路７９５、前記電圧供給部、および前記制御回路は、乗算位相において、前記第１スイッチを閉じ、前記第２スイッチを開き、前記電圧ベクトルを前記ワード線に印加することと、累積位相において、前記ビット線の所定の１つに関連するそれらのキャパシタのそれぞれを、前記積分器の対応する１つに接続するために、前記第１スイッチを開き、前記第２スイッチを閉じることと、を行うように協働して構成される。

【0044】

１または複数の実施形態において、前記不揮発性チューナブルキャパシタの各々は、ニューラルネットワークにおける重みに対応する個別の静電容量値を有する。一般に、異なるシナプスの重みは同じである可能性あるが、異なる可能性もあり、１または複数の実施形態では、重みの少なくともいくつかは互いに異なる。

【0045】

１または複数の実施形態において、前記不揮発性チューナブルキャパシタの各々は、金属強誘電体金属キャパシタを含み、前記電圧供給および前記制御回路は、さらに、訓練段階中に、前記金属強誘電体金属キャパシタに電圧パルスを印加し、そこに前記重みを符号化するように協働して構成される。

【0046】

本明細書の教示を考慮すると、当業者は、電圧供給、制御回路、および周辺回路７９５を実装するために既知の技術を使用することができる。

【0047】

別の態様は、アレイに関連して説明したような個々のセル、すなわち、ワード線７０１－１、７０１－２、．．．、ビット線７０３－１、７０３－２、．．．、および接地端子（別々に番号が付けられておらず、接地記号で示されている）と相互接続するためのインメモリ処理セルを含む。セルは、ワード線に相互接続するための第１端子と、第２端子とを有する第１スイッチ７０５と、前記第１スイッチの前記第２端子に結合された第１端子と、ビット線に相互接続するための第２端子とを有する第２スイッチ７０７と、前記第１スイッチの前記第２端子および前記スイッチの前記第１端子とに結合された一方の電極を有し、前記接地端子に相互接続するための他方の電極を有する不揮発性チューナブルキャパシタ７０９とを含む。

【0048】

１または複数の実施形態において、前記第１スイッチは、第１電界効果トランジスタを含み、前記第２スイッチは、前記第１電界効果トランジスタと同型（ｎまたはｐ）の第２電界効果トランジスタを含み、前記第１電界効果トランジスタの前記第１端子は、前記第１電界効果トランジスタの第１ドレインソース端子を含み、前記第１電界効果トランジスタの前記第２端子は、前記第１電界効果トランジスタの第２ドレインソース端子を含み、前記第２電界効果トランジスタの前記第１端子は、前記第２電界効果トランジスタの第１ドレインソース端子を含み、前記第２電界効果トランジスタの前記第２端子は、前記第２電界効果トランジスタの第２ドレインソース端子を含む。

【0049】

１または複数の実施形態において、前記不揮発性チューナブルキャパシタは、金属強誘電体金属キャパシタを含む。

【0050】

別の態様において、例示的な方法は、（例えば、第１推論段階）電圧ベクトル（７９５参照）に対応する複数の電圧に維持された複数のワード線７０１－１、７０１－２、．．．に不揮発性チューナブルキャパシタの第１電極を結合する複数の第１スイッチ７０５をオンすることによって、複数のセルにおける複数の不揮発性チューナブルキャパシタ７０９を充電することと、（例えば、第２推論段階）前記充電に続いて、前記不揮発性チューナブルキャパシタの前記第１電極を複数のビット線７０３－１、７０３－２、．．．に結合する複数の第２スイッチ７０７をオンすることによって、前記複数の不揮発性チューナブルキャパシタを放電させる。さらなるステップは、前記複数のビット線の各ビット線について、前記ビット線の所定の１つに関連する前記複数の不揮発性チューナブルキャパシタの各々の総電荷を、前記複数のビット線に結合された対応する複数の積分器７１１により積分することを含む。

【0051】

本明細書の他の箇所で説明したように、積分された電荷は、例えば、シナプスの重みを表すために用いられる（先行技術におけるＦｅＦＥＴのチャネルコンダクタンスの目的に似ている）。訓練および推論は、ニューラルネットワーク内のシナプスの重みに基づき、訓練が重みを変化させる。推論とは、重みに基づいて予測を行う操作である。

【0052】

１または複数の実施形態は、前記充電中に前記複数の第２スイッチをオフ状態にすることと、前記放電中に前記複数の第１スイッチをオフ状態にすることと、もしくは、前記不揮発性チューナブルキャパシタの第２電極を接地することと、またはその組み合わせをさらに含む。

【0053】

１または複数の実施形態は、前記充電ステップの間に、前記電圧ベクトルに対応する前記複数の電圧を前記複数のワード線に印加することをさらに含む。

【0054】

１または複数の実施形態は、訓練段階中に、前記不揮発性チューナブルキャパシタの各々を、ニューラルネットワークにおける重みに対応する個別の静電容量値にチューニングすることをさらに含む。重みが一般に異なることに関する上記のコメントを参照されたい。１または複数の実施例は、前記重みと前記積分された電荷に基づいて、ニューラルネットワーク推論を実施することをさらに含む。

【0055】

いくつかの実施例では、前記不揮発性調整可能キャパシタの各々は、金属強誘電体金属キャパシタを含み、前記チューニングは、前記訓練段階中に、前記金属強誘電体金属キャパシタに適切なパルス振幅およびパルス幅の電圧パルスを印加し、そこに前記重みを符号化することを含む。図３および図４は、「キャパシタ」をプログラムする、もしくは、ＭＡＣ演算を実行する、またはその両方に適したトランジスタの「オン」および「オフ」状態を提示するものである。本明細書の教示を考慮すると、当業者は、スイッチ７０５、７０７をオンおよびオフにする技術を実装し、訓練中に正しいパルスを印加するように電圧供給および制御回路を構成することができる。

【0056】

１または複数の実施形態において、前記第１スイッチは、第１電界効果トランジスタを含み、前記第２スイッチは、前記第１電界効果トランジスタと同型の第２電界効果トランジスタを含み、前記第１電界効果トランジスタの第１端子は、前記第１電界効果トランジスタの第１ドレインソース端子を含み、前記第１電界効果トランジスタの第２端子は、前記第１電界効果トランジスタの第２ドレインソース端子を含み、前記第２電界効果トランジスタの前記第１端子は、前記第２電界効果トランジスタの第１ドレインソース端子を含み、前記第２電界効果トランジスタの前記第２端子は、前記第２電界効果トランジスタの第２ドレインソース端子を含み、前記複数の第１および第２スイッチをオンにすることは、それに活性化ゲート－ソース電圧を印加することを含む。

【0057】

図９を参照すると、本発明のいくつかの態様は、ニューラルネットワーク、フィルタ実装などのための行列乗算を加速するための特殊なハードウェア技術を使用するハードウェアコプロセッサ９９９として実装することができる。図９は、そのようなハードウェアコプロセッサを含むコンピュータシステム１２を描写している。コンピュータシステム１２は、例えば、１または複数の従来のプロセッサまたは処理ユニット１６と、システムメモリ２８と、システムメモリ２８および１または複数のハードウェアコプロセッサ９９９を含む種々のシステム構成要素をプロセッサ１６に結合させるバス１８とを含む。要素９９９および１６は、例えば、適切なバスインタフェースユニットを用いてバスに接続することができる。

【0058】

バス１８は、種々のバスアーキテクチャのいずれかを使用するメモリバスまたはメモリコントローラ、周辺バス、アクセラレーテッドグラフィックスポート、およびプロセッサまたはローカルバスを含む複数種類のバス構造のうち１つ以上の任意のものを表す。一例として、限定ではないが、かかるアーキテクチャは、インダストリスタンダードアーキテクチャ（ＩＳＡ）バス、マイクロチャネルアーキテクチャ（ＭＣＡ）バス、拡張ＩＳＡ（ＥＩＳＡ）バス、ビデオエレクトロニクススタンダーズアソシエーション（ＶＥＳＡ）ローカルバス、ペリフェラルコンポーネントインターコネクト（ＰＣＩ）バス、およびＰＣＩエクスプレス（ＰＣＩｅ）バスを含む。

【0059】

コンピュータシステム／サーバ１２は、一般的に、種々のコンピュータシステム可読媒体を含む。かかる媒体は、コンピュータシステム／サーバ１２によってアクセス可能な任意の利用可能な媒体でよく、揮発性媒体および不揮発性媒体の両方と、取り外し可能媒体および取り外し不能媒体の両方とを含むことができる。

【0060】

システムメモリ２８は、ランダムアクセスメモリ（ＲＡＭ）３０もしくはキャッシュメモリ３２またはその両方など、揮発性メモリとしてのコンピュータシステム可読媒体を含むことができる。コンピュータシステム／サーバ１２はさらに、他の取り外し可能／取り外し不能コンピュータシステム可読媒体および揮発性／不揮発性コンピュータシステム可読媒体を含んでもよい。一例として、ストレージシステム３４は、取り外し不能な不揮発性磁気媒体（不図示。一般に「ハードドライブ」と呼ばれる）への読み書きのために設けることができる。また、図示は省略するが、取り外し可能な不揮発性磁気ディスク（例えば、フロッピーディスク）への読み書きのための磁気ディスクドライブ、および取り外し可能な不揮発性光学ディスク（ＣＤ－ＲＯＭ、ＤＶＤ－ＲＯＭや他の光学媒体など）への読み書きのための光学ディスクドライブを設けることができる。これらの例において、それぞれを、１つ以上のデータ媒体インタフェースによってバス１８に接続することができる。以下でさらに図示および説明するように、メモリ２８は、例えば、ニューラルネットワークまたはデジタルフィルタのソフトウェア実装部分を実行するように構成されたプログラムモジュールのセット（例えば、少なくとも１つ）を有する少なくとも１つのプログラム製品を含むことができる。

【0061】

プログラムモジュール４２のセット（少なくとも１つ）を有するプログラム／ユーティリティ４０は、オペレーティングシステム、１つ以上のアプリケーションプログラム、他のプログラムモジュール、およびプログラムデータと同様に、メモリ２８に記憶することができる。オペレーティングシステム、１つ以上のアプリケーションプログラム、他のプログラムモジュール、およびプログラムデータ、またはそれらのいくつかの組み合わせの各々は、ネットワーク環境の実装形態を含むことができる。プログラムモジュール４２は一般に、ソフトウェアに実装される機能もしくは方法またはその両方を実行する。

【0062】

コンピュータシステム／サーバ１２は、キーボード、ポインティングデバイス、ディスプレイ２４などの１つ以上の外部装置１４、ユーザとコンピュータシステム／サーバ１２との対話を可能にする１つ以上の装置、もしくはコンピュータシステム／サーバ１２と１つ以上の他のコンピュータ装置との通信を可能にする任意の装置（例えば、ネットワークカードやモデムなど）またはこれらの組み合わせと通信することができる。かかる通信は、入力／出力（Ｉ／Ｏ）インタフェース２２を介して行うことができる。さらに、コンピュータシステム／サーバ１２は、ネットワークアダプタ２０を介して１つ以上のネットワーク（ローカルエリアネットワーク（ＬＡＮ）、汎用広域ネットワーク（ＷＡＮ）、もしくはパブリックネットワーク（例えばインターネット）またはこれらの組み合わせなど）と通信することができる。図示するように、ネットワークアダプタ２０は、バス１８を介してコンピュータシステム／サーバ１２の他のコンポーネントと通信することができる。なお、図示は省略するが、他のハードウェアコンポーネントもしくはソフトウェアコンポーネントまたはその両方を、コンピュータシステム／サーバ１２と併用することができる。それらの一例としては、マイクロコード、デバイスドライバ、冗長化処理ユニット、外付けディスクドライブアレイ、ＲＡＩＤシステム、テープドライブ、データアーカイブストレージシステムなどがあるが、これらに限定されるものではない。

【0063】

なおも図９を参照して、プロセッサ１６、メモリ２８、およびディスプレイ２４とキーボード、ポインティングデバイスなどの外部装置１４との入力／出力インタフェース２２に注目する。本明細書で使用される「プロセッサ」という用語は、例えば、ＣＰＵ（中央処理装置）もしくは他の形態の処理回路（例えば、９９９）またはその両方を含むものなど、任意の処理装置を含むことを意図する。さらに、「プロセッサ」という用語は、１または複数の個々のプロセッサを指す場合がある。「メモリ」という用語は、例えば、ＲＡＭ（ランダムアクセスメモリ）３０、ＲＯＭ（リードオンリーメモリ）、固定メモリデバイス（例えば、ハードドライブ３４）、取り外し可能メモリデバイス（例えば、ディスケット）、フラッシュメモリなどのプロセッサまたはＣＰＵに関連するメモリを含むことを意図する。さらに、本明細書で使用される「入力／出力インタフェース」という語句は、例えば、処理装置にデータを入力するための１または複数の機構（例えば、マウス）、および処理装置に関連する結果を提供するための１または複数の機構（例えば、プリンタ）へのインタフェースを企図することが意図される。プロセッサ１６、コプロセッサ９９９、メモリ２８、および入力／出力インタフェース２２は、データ処理ユニット１２の一部として、例えば、バス１８を介して相互接続することができる。例えばバス１８を介した適切な相互接続は、コンピュータネットワークとインタフェースするために提供され得るネットワークカードなどのネットワークインタフェース２０、および適切な媒体とインタフェースするために提供され得るディスケットまたはＣＤ－ＲＯＭドライブなどのメディアインタフェースに提供されることもできる。

【0064】

したがって、所望のタスクを実行するための命令またはコードを含むコンピュータソフトウェアは、関連するメモリデバイスの１または複数（例えば、ＲＯＭ、固定または取り外し可能なメモリ）に格納され、利用する準備ができたときに、一部または全部を（例えば、ＲＡＭに）ロードしてＣＰＵによって実行され得る。そのようなソフトウェアは、ファームウェア、常駐ソフトウェア、マイクロコードなどを含み得るが、これらに限定されるものではない。

【0065】

プログラムコードの記憶もしくは実行またはその両方に適したデータ処理システムは、システムバス１８を介してメモリ要素２８に直接または間接的に結合された少なくとも１つのプロセッサ１６を含むことになる。メモリ要素は、プログラムコードの実際の実装中に採用されるローカルメモリ、バルクストレージ、および実装中にバルクストレージからコードを取得しなければならない回数を減らすために、少なくとも一部のプログラムコードの一時的なストレージを提供するキャッシュメモリ３２を含み得る。

【0066】

入力／出力またはＩ／Ｏデバイス（キーボード、ディスプレイ、ポインティングデバイスなどを含むが、これらに限定されない）は、直接または介在するＩ／Ｏコントローラを介して、システムに結合されることができる。

【0067】

ネットワークアダプタ２０は、データ処理システムが、介在するプライベートまたはパブリックネットワークを通じて他のデータ処理システムまたはリモートプリンタまたはストレージデバイスに結合されるようにするために、システムに結合されることもできる。モデム、ケーブルモデムおよびイーサネットカードは、現在利用可能なタイプのネットワークアダプタのほんの一部である。

【0068】

特許請求の範囲を含む本明細書で使用する場合、「サーバ」は、サーバプログラムを実行する物理的なデータ処理システム（例えば、図９に示すようにシステム１２）を含む。このような物理的なサーバは、ディスプレイおよびキーボードを含んでも含まなくてもよいことが理解されよう。

【0069】

本発明の様々な実施形態の説明は、例示の目的で提示されているが、網羅的であることを意図するものではなく、開示される実施形態に限定されることを意図するものでもない。記載される実施形態の範囲から逸脱することなく、多くの修正および変更が可能であることは当業者には明らかであろう。本明細書で使用される用語は、実施形態の原理、市場で見られる技術に対する実際の適用または技術的改善を最もよく説明するため、または当業者が本明細書に記載の実施形態を理解できるようにするために選択された。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【国際調査報告】