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特表2024-500968動的出力容量損失が低減された終端構造
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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-01-10
(54)【発明の名称】動的出力容量損失が低減された終端構造
(51)【国際特許分類】
   H01L 29/78 20060101AFI20231227BHJP
   H01L 29/12 20060101ALI20231227BHJP
   H01L 29/861 20060101ALI20231227BHJP
   H01L 21/336 20060101ALI20231227BHJP
   H01L 29/06 20060101ALI20231227BHJP
【FI】
H01L29/78 652N
H01L29/78 652T
H01L29/91 F
H01L29/91 C
H01L29/78 658A
H01L29/78 652P
H01L29/06 301G
H01L29/06 301V
H01L29/91 D
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2023538879
(86)(22)【出願日】2021-12-20
(85)【翻訳文提出日】2023-08-16
(86)【国際出願番号】 US2021073024
(87)【国際公開番号】W WO2022140756
(87)【国際公開日】2022-06-30
(31)【優先権主張番号】17/247,796
(32)【優先日】2020-12-23
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】300057230
【氏名又は名称】セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー
(74)【代理人】
【識別番号】110002077
【氏名又は名称】園田・小林弁理士法人
(72)【発明者】
【氏名】ロイグ-ギタート, ハウメ
(72)【発明者】
【氏名】アラースタム, フレデリク
(72)【発明者】
【氏名】ナイヤー, トーマス
(72)【発明者】
【氏名】コンスタンティノフ, アンドレイ
(72)【発明者】
【氏名】ドメイジ, マルティン
(72)【発明者】
【氏名】イム, チャンクォン
(57)【要約】
一般的な態様では、半導体デバイス(100、400、700、900)は、第1の導電型の基板(110、410、710、910)と、基板内に配置された活性領域(120、420、720、920)と、活性領域に隣接して基板内に配置された終端領域(T)とを含むことができる。終端領域は、第2の導電型の接合終端拡張部(130、420、730、930)を含むことができ、第2の導電型は、第1の導電型と反対である。接合終端拡張部は、接合終端拡張部の上部に配置された第1の空乏化停止領域(132、432、732、932)と、接合終端拡張部の下部に配置された第2の空乏化停止領域(134、434、734、934)と、第1の空乏化停止領域と第2の空乏化停止領域との間に配置された高キャリア移動度領域(136、436、736、936)とを有することができる。
【特許請求の範囲】
【請求項1】
第1の導電型の基板(110、410、710、910)と
前記基板内に配置された活性領域(120、420、720、920)と
前記活性領域に隣接して前記基板内に配置され、第2の導電型の接合終端拡張部(130、430、730、930)を含む終端領域(T)とを備え、前記第2の導電型が前記第1の導電型と反対であり、前記接合終端拡張部が
前記接合終端拡張部の上部に配置された第1の空乏化停止領域(132、432、732、932)と
前記接合終端拡張部の下部に配置された第2の空乏化停止領域(134、434、734、934)と
前記第1の空乏化停止領域と前記第2の空乏化停止領域との間に配置された高キャリア移動度領域(136、436、736、936)とを有する半導体デバイス(100、400、700、900)。
【請求項2】
前記第1の空乏化停止領域が第1のドーピング濃度を有し、
前記第2の空乏化停止領域が第2のドーピング濃度を有し、
前記高キャリア移動度領域が第3のドーピング濃度を有し、前記第3のドーピング濃度が前記第1のドーピング濃度よりも低く、前記第2のドーピング濃度よりも低い請求項1に記載の半導体デバイス。
【請求項3】
前記第1のドーピング濃度及び前記第2のドーピング濃度が、同じドーピング濃度である請求項2に記載の半導体デバイス。
【請求項4】
前記第1のドーピング濃度が、前記第2のドーピング濃度と異なる請求項2に記載の半導体デバイス。
【請求項5】
前記第1のドーピング濃度が、第1の平均ドーピング濃度であり
前記第2のドーピング濃度が、第2の平均ドーピング濃度であり
前記第3のドーピング濃度が、第3の平均ドーピング濃度である請求項2に記載の半導体デバイス。
【請求項6】
前記基板が炭化ケイ素基板であり
前記第1の導電型がn型であり
前記第2の導電型がp型である請求項1に記載の半導体デバイス。
【請求項7】
前記接合終端拡張部が第1の接合終端拡張部であり、前記高キャリア移動度領域が第1の高キャリア移動度領域であり、前記終端領域が
前記第1の接合終端拡張部に隣接して前記基板内に配置された前記第2の導電型の第2の接合終端拡張部(440、740)を更に含み、前記第2の接合終端拡張部が
前記第2の接合終端拡張部の上部に配置された第3の空乏化停止領域(442、742)と
前記第2の接合終端拡張部の下部に配置された第4の空乏化停止領域(444、744)と
前記第3の空乏化停止領域と前記第4の空乏化停止領域との間に配置された第2の高キャリア移動度領域(446、746)とを含む請求項1に記載の半導体デバイス。
【請求項8】
前記第1の接合終端拡張部が、前記基板の表面から前記基板内の第1の深さ(D5)まで延在し、
前記第2の接合終端拡張部が、前記基板の前記表面から前記基板内の第2の深さ(D4)まで延在し、前記第2の深さが前記第1の深さよりも小さい請求項7に記載の半導体デバイス。
【請求項9】
前記第1の高キャリア移動度領域と前記第2の高キャリア移動度領域とが、共通の長手軸(L)に沿って整列した請求項7に記載の半導体デバイス。
【請求項10】
前記第1の接合終端拡張部が前記共通の長手軸に沿って第1の幅(W2、W4)を有し
前記第2の接合終端拡張部が前記共通の長手軸に沿って第2の幅(W3、W5)を有し、前記第2の幅が前記第1の幅よりも小さい請求項9に記載の半導体デバイス。
【請求項11】
前記第1の接合終端拡張部が第1のドーパント不純物ドーズ量を含み
前記第2の接合終端拡張部が第2のドーパント不純物ドーズ量を含み、前記第2のドーパント不純物ドーズ量が前記第1のドーパント不純物ドーズ量よりも少ない、請求項7に記載の半導体デバイス。
【請求項12】
前記高キャリア移動度領域が、第1の高キャリア移動度領域であり、前記終端領域が
前記基板内に配置され、前記接合終端拡張部(930)から横方向に間隔を置いて配置された前記第2の導電型の少なくとも1つのフローティングリング(940、950)を更に含み、前記接合終端拡張部が前記活性領域と前記少なくとも1つのフローティングリングとの間に配置されており、
前記少なくとも1つのフローティングリングのうちの1つのフローティングリングが
前記フローティングリングの上部に配置された第3の空乏化停止領域(942、952)と
前記フローティングリングの下部に配置された第4の空乏化停止領域(944、954)と
前記第3の空乏化停止領域と前記第4の空乏化停止領域との間に配置された第2の高キャリア移動度領域(946、956)とを有する、請求項1に記載の半導体デバイス。
【請求項13】
前記第1の高キャリア移動度領域と前記第2の高キャリア移動度領域とが、共通の長手軸(L)に沿って整列した請求項12に記載の半導体デバイス。
【請求項14】
前記活性領域が
パワーダイオード又は
パワートランジスタのうちの少なくとも1つを含む、請求項1に記載の半導体デバイス。
【請求項15】
第1の導電型の基板(110)と
前記基板内に配置された活性領域(120)と
前記活性領域に隣接して前記基板内に配置され、第2の導電型の接合終端拡張部(130)を含む終端領域(T)とを備え、前記第2の導電型が前記第1の導電型と反対であり、前記接合終端拡張部が
前記基板の表面から前記基板内の第1の深さ(D1)まで延在する第1の空乏化停止領域(132)と
前記基板内の前記第1の深さから前記基板内の前記第1の深さよりも大きい第2の深さ(D2)まで延在する高キャリア移動度領域(136)と
前記基板内の前記第2の深さから前記基板内の前記第2の深さよりも大きい第3の深さ(D3)まで延在する第2の空乏化停止領域(134)とを有する、半導体デバイス(100)。
【請求項16】
前記第1の空乏化停止領域が、前記第2の導電型の第1の量のドーパントを含み
前記高キャリア移動度領域が、前記第2の導電型の第2の量のドーパントを含み、前記第2の量のドーパントが、前記第1の量のドーパントよりも少なく
前記第2の空乏化停止領域が、前記第2の導電型の第3の量のドーパントを含み、前記第3の量のドーパントが、前記第2の量のドーパントよりも多い、請求項15に記載の半導体デバイス。
【請求項17】
前記第2の深さと前記第1の深さとの間の差が
前記第1の深さよりも大きく
前記第3の深さと前記第2の深さとの間の差より大きい、請求項15に記載の半導体デバイス。
【請求項18】
高濃度ドープn型炭化ケイ素基板(112)と
前記高濃度ドープn型炭化ケイ素基板上に配置された低濃度ドープn型炭化ケイ素エピタキシャル層(114)とを含む基板(110)と、
前記低濃度ドープn型炭化ケイ素エピタキシャル層内に配置された活性領域(120)であって、前記活性領域が
パワーダイオード又は
パワーnチャネル金属酸化物半導体電界効果トランジスタのうちの少なくとも1つを含む活性領域と、
前記活性領域に隣接して前記低濃度ドープn型炭化ケイ素エピタキシャル層内に配置された終端領域(T)とを備え、前記終端領域が、p型接合終端拡張部(13)を含み、前記p型接合終端拡張部が
前記基板の表面から前記基板内の第1の深さ(D1)まで延在する第1の空乏化停止領域(132)と
前記基板内の前記第1の深さから前記基板内の前記第1の深さよりも大きい第2の深さ(D2)まで延在する高キャリア移動度領域(136)と
前記基板内の前記第2の深さから前記基板内の前記第2の深さよりも大きい第3の深さ(D3)まで延在する第2の空乏化停止領域(134)とを有する、半導体デバイス(100)。
【請求項19】
前記p型接合終端拡張部が前記活性領域を少なくとも部分的に囲む、請求項18に記載の半導体デバイス。
【請求項20】
前記第1の空乏化停止領域が、第1の量のp型ドーパントを含み
前記高キャリア移動度領域が、第2の量のp型ドーパントを含み、前記第2の量のドーパントが、前記第1の量のドーパントよりも少なくとも1桁小さく
前記第2の空乏化停止領域が、第3の量のp型ドーパントを含み、前記第3の量のドーパントが、前記第2の量のドーパントよりも少なくとも1桁大きい、請求項18に記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【0001】
本明細書は、終端構造に関し、より詳細には、出力容量スイッチング損失を低減するためにパワー半導体デバイスに実装することができる終端構造に関する。
【背景技術】
【0002】
パワー半導体デバイス(例えば、20ボルト(V)以上の電圧で動作するデバイス)は、家庭用電化製品、自動車用途、産業用途などの多種多様な用途で使用することができる。そのようなパワー半導体デバイスは、例えば、パワーダイオード、パワー金属酸化物半導体電界効果トランジスタ(MOSFET)などのパワートランジスタ、絶縁ゲートバイポーラトランジスタ(IGBT)などを含むことができる。いくつかの実装形態では、そのようなパワー半導体デバイスは、他の半導体材料が使用されることもあるが、炭化ケイ素基板に実装することができる。そのようなパワー半導体デバイスのための1つの用途は、いくつかの実装形態では、ソフトスイッチング(例えば、共振誘導性-容量性(LC)回路を使用するスイッチング)を使用して実装される共振電力変換器である。
【0003】
そのようなソフトスイッチング用途では、高周波数(例えば、数百キロヘルツ以上の周波数)のソフトスイッチングを使用してパワー半導体デバイスの出力容量(Coss)を充電及び/又は放電する結果として、動的電力損失が生じることがある。このような電力(スイッチング)損失は、動的出力容量損失(DynCoss損失)と呼ばれることがある。DynCoss損失は、関連する回路の効率(例えば、電力変換効率)を低下させる。したがって、DynCoss損失を低減することにより、例えば、共振(ソフトスイッチング)電力変換器、ならびにそのようなDynCoss損失が生じる他の回路用途における効率の改善を実現することができる。
【発明の概要】
【0004】
一般的な態様では、半導体デバイスは、第1の導電型の基板と、基板内に配置された活性領域と、活性領域に隣接して基板内に配置された終端領域とを含むことができる。終端領域は、第2の導電型の接合終端拡張部(JTE)を含むことができ、第2の導電型は、第1の導電型と反対である。JTEは、JTEの上部に配置された第1の空乏化停止領域と、JTEの下部に配置された第2の空乏化停止領域と、第1の空乏化停止領域と第2の空乏化停止領域との間に配置された高キャリア移動度領域とを有することができる。
【0005】
別の一般的な態様では、半導体デバイスは、第1の導電型の基板と、基板内に配置された活性領域と、活性領域に隣接して基板内に配置された終端領域とを含むことができる。終端領域は、第2の導電型の接合終端拡張部(JTE)を含むことができ、第2の導電型は、第1の導電型と反対にすることができる。JTEは、基板の表面から基板内の第1の深さまで延在する第1の空乏化停止領域を有することができる。JTEはまた、基板内の第1の深さから基板内の第2の深さまで延在する高キャリア移動度領域を含むことができ、第2の深さは第1の深さよりも大きい。JTEは、基板内の第2の深さから基板内の第3の深さまで延在する第2の空乏化停止領域を更に含むことができ、第3の深さは第2の深さよりも大きい。
【0006】
別の一般的な態様では、半導体デバイスは、高濃度ドープn型炭化ケイ素基板と、高濃度ドープn型炭化ケイ素基板上に配置された低濃度ドープn型炭化ケイ素エピタキシャル層とを含むことができる。半導体デバイスはまた、低濃度ドープn型炭化ケイ素エピタキシャル層内に配置された活性領域を含むことができる。活性領域は、パワーダイオード、又はパワーnチャネル金属酸化物半導体電界効果トランジスタ(MOSFET)のうちの少なくとも1つを含むことができる。半導体デバイスは、活性領域に隣接して低濃度ドープn型炭化ケイ素エピタキシャル層内に配置された終端領域を更に含むことができる。終端領域は、p型接合終端拡張部(JTE)を含むことができる。p型JTEは、基板の表面から基板内の第1の深さまで延在する第1の空乏化停止領域を有することができる。p型JTEはまた、基板内の第1の深さから基板内の第2の深さまで延在する高キャリア移動度領域を有することができ、第2の深さは第1の深さよりも大きい。p型JTEは、基板内の第2の深さから基板内の第3の深さまで延在する第2の空乏化停止領域を更に有することができ、第3の深さは、第2の深さよりも深い。
【図面の簡単な説明】
【0007】
図1】活性領域及び終端領域を含む半導体デバイスの断面図を概略的に示す図である。
図2図1の半導体デバイスの平面(トップダウン)図を概略的に示す図である。
図3A図1及び図2の半導体デバイスのそれぞれの実装形態の接合終端拡張(JTE)構造の例示的な活性不純物分布を概略的に示すグラフである。
図3B図1及び図2の半導体デバイスのそれぞれの実装形態の接合終端拡張(JTE)構造の例示的な活性不純物分布を概略的に示すグラフである。
図3C図1及び図2の半導体デバイスのそれぞれの実装形態の接合終端拡張(JTE)構造の例示的な活性不純物分布を概略的に示すグラフである。
図4】活性領域及び終端領域を含む別の半導体デバイスの断面図を概略的に示す図である。
図5図4の半導体デバイスの平面(トップダウン)図を概略的に示す図である。
図6図4及び図5の半導体デバイスの実装形態のJTE構造の活性不純物分布を示すグラフである。
図7】活性領域及び終端領域を含む別の半導体デバイスの断面図を概略的に示す図である。
図8図7の半導体デバイスの実装形態の接合終端拡張(JTE)構造の活性不純物分布を示すグラフである。
図9】活性領域及び終端領域を含む別の半導体デバイスの断面図を概略的に示す図である。
図10図9の半導体デバイスの平面(トップダウン)図を概略的に示す図である。
図11図9及び図10の半導体デバイスの実装形態の接合終端拡張(JTE)構造の活性不純物分布を示すグラフである。
図12A図1のデバイスの実装形態のドーピング濃度プロファイルとキャリア移動度との関係を、従来の手法のドーピング濃度プロファイルとキャリア移動度との関係と比較して概略的に示したグラフである。
図12B図1のデバイスの実装形態のドーピング濃度プロファイルとキャリア移動度との関係を、従来の手法のドーピング濃度プロファイルとキャリア移動度との関係と比較して概略的に示したグラフである。
【0008】
必ずしも一定の縮尺で描かれていない図面において、異なる図で同じ参照符号は、同じ及び/又は類似の構成要素(要素、構造など)を示してもよい。図面は、一般に、限定としてではなく、例として、本開示で議論される種々の実装形態を図示する。1つの図面に示される参照符号は、関連する図において同じ及び/又は同様の要素について繰り返されない場合がある。複数の図面において繰り返される参照符号は、それらの図面の各々に関して具体的に論じられない場合があるが、関連する図間の文脈のために提供される。また、要素の複数の例が所与の図に示される場合、図面中の全ての同じ要素が1つの参照符号で特に参照されるわけではない。
【発明を実施するための形態】
【0009】
本開示は、パワー半導体デバイスに実装することができる終端構造を対象とする。上述のように、本明細書で説明される手法は、現在の手法と比較して、ソフトスイッチング用途において生じ得るような動的出力容量損失(DynCoss)を低減することができる。例示及び説明のために、例示的な終端構造は、n型基板(例えば、p型終端構造)に実装されるものとして説明されるが、いくつかの実装形態では、説明される導電性及び関連するキャリアタイプは逆になる場合もある。また、本明細書で説明する例示的な実装形態は、一般に、炭化ケイ素(SiC)基板内に実装されたパワー半導体デバイスに実装されるものとして論じられる。しかし、いくつかの実装形態では、他のタイプの半導体基板例えば、シリコン、窒化ガリウム、ガリウムヒ素、ガリウムなど)を使用する場合もある。
【0010】
いくつかの実装形態では、本明細書で説明する手法を使用して、(例えば、実験データ及びシミュレーションデータに基づいて)ほぼ70%以上のDynCoss損失の改善(例えば、低減)を達成することができる。例えば、本明細書で説明される例示的な終端構造は、以前の終端構造の実装に対して(動的なソフトスイッチング動作中に)正孔コンダクタンスの増加をもたらし、いくつかの実装においてDynCoss損失の60%~95%を占め得る助長(例えば、終端構造抵抗を介したCossのRC充電)に少なくとも部分的に対処する。すなわち、本明細書で説明する手法は、動的(ソフトスイッチング)動作中に正孔コンダクタンスの改善(増加)を終端構造にもたらすため、従来の手法よりもDynCossを低減することができる。
【0011】
本明細書に記載される終端構造の実装形態はまた、例えば現在の手法と比較して、関連するパワー半導体デバイス用の終端構造の全体的なサイズの低減を可能とする。終端構造のサイズのこうした低減は、終端構造の正孔コンダクタンスを更に増加させる(例えば、正孔電流経路抵抗を削減する)ことができるため、DynCoss損失の更なる改善(低減)を実現することができる。
【0012】
図1は、活性領域A及び終端領域Tを含む半導体デバイス100の断面図を概略的に示す図である。図2は、図1の半導体デバイス100の平面(トップダウン)図を概略的に示す図である。図2には、切断線1-1が示されており、図1に示した半導体デバイス100の断面図に対応している。したがって、図1図2は、互いを参照して説明される。
【0013】
図1に示すように、半導体デバイス100は、高濃度ドープ(n+)SiC基板112及び低濃度ドープ(n-)SiCエピタキシャル層(エピタキシャル層114)を含むことができる半導体基板110(例えば、SiC基板)内に実装される。この例では、半導体デバイス100は、活性領域Aにおいて、エピタキシャル層114内(例えば、半導体基板110内)に配置された活性デバイス領域120を含む。いくつかの実装形態では、活性デバイス領域120は、パワーダイオード、パワートランジスタ(平面型MOSFET、超接合FET、トレンチFET、IGBTなど)等のうちの1つ又は複数を含むことができる。いくつかの実装形態では、活性デバイス領域120に含まれるデバイスは、ボディ領域(例えば、この例ではp型ボディ領域)内に配置することができる。特定のデバイス、又は活性デバイス領域120に実装されるデバイスは、個々の実装に依存する。
【0014】
また、図1に示すように、半導体デバイス100は終端領域Tも含む。半導体デバイス100の終端領域Tは、この例では、(p型)接合終端拡張部(JTE 130)を含む。図1に示すように、更に図2を参照すると、終端領域T(例えば、JTE 130及び/又はエピタキシャル層114の一部)は、図2に示すように、活性デバイス領域120の周囲(又は一部)を囲むなど、活性デバイス領域120を少なくとも部分的に囲む、又は完全に囲むことができる。すなわち、いくつかの実装形態では、終端領域Tは、活性デバイス領域120を完全に囲まなくてもよい。
【0015】
図1に示すように、JTE 130は、エピタキシャル層114の表面(例えば、図1の上面)から線Dに沿って(図1の垂直方向に)延在することができ、複数の領域又は層を含むことができる。例えば、半導体デバイス100において、JTE 130は、層132、層134、及び層136を含むことができる。本明細書に記載の例では、層132は、第1の空乏化停止層(例えば、高濃度にp型ドープされた層)とすることができ、層134は、第2の空乏化停止層(例えば、高濃度にp型ドープされた層)とすることができる。更に、半導体デバイス100において、層136は、高キャリア(正孔)移動度層とすることができ、層136は、層132及び層134に対して低濃度(p型)にドープされる。層136のより低いドープの結果として、この例では(例えば、半導体デバイス100がSiC基板である場合)、層136中のp型ドーパントのイオン化度は、層132又は層134中よりも高くなり得る。更に、層136におけるp型ドーパントのより高いイオン化度のために、層136中の正孔移動度は、層132又は層134中よりも高くなり得る。したがって、(例えば、ソフトスイッチング中の)正孔コンダクタンスを(例えば、以前の手法よりも)改善することができ、その結果DynCoss損失を低減することができる。
【0016】
図1の例では、JTE 130は幅W1を有することができ、層132はエピタキシャル層114の表面から深さD1まで延在することができ、層136は深さD1から深さD2まで延在することができ、層134は深さD2から深さD3まで延在することができる。この例では、深さD3は、エピタキシャル層114内のJTE 130の全体的な深さとすることができる。寸法W1、D1、D2及びD3(ならびに本明細書で説明する他の実装形態に関して示される寸法)は、例として与えられる。これらの寸法は、個々の実装形態に基づいて変わることがあり、図示された実装形態では一定の縮尺で示されていない場合がある。例えば、半導体デバイス100のいくつかの実装形態では、層136は、層132及び/又は層134よりも厚くなる場合がある。言い換えれば、D2とD1との間の差は、D1よりも大きく、D3とD2との間の差よりも大きくなる場合がある。いくつかの実装形態では、層132、層134、及び層134はそれぞれ、異なる厚さを有したり、実質的に同じ厚さを有したりする場合などがある。
【0017】
図1に示し、上述したように、層136は、(例えば、活性デバイス領域120に含まれるデバイスの共振ソフトスイッチング中に)正孔電流Ihのための高コンダクタンス(例えば、低抵抗)導電路を提供することができ、関連するDynCoss損失を低減することができる。そのような実装形態では、Ihは変位電流、すなわち容量性電流である。また、Ihの方向は、例えば、Cossが充電されているか放電されているかに応じて、図1ならびに図4図7及び図9に示す方向と逆になる場合がある。この例示的な実装形態では、層132、層134、及び層136を、図3A図3B、及び図3Cに概略的に示す例示的なドーピングプロファイルなどの複数ピークのドーピング濃度プロファイルを使用して生成する(定める等)ことができる。
【0018】
いくつかの実装形態では、層132は第1のドーピング濃度(例えば、第1の平均ドーピング濃度)を有することができ、層134は第2のドーピング濃度(例えば、第2の平均ドーピング濃度)を有することができ、層136は第3のドーピング濃度(例えば、第3の平均ドーピング濃度)を有することができ、ここで、第1の(平均)ドーピング濃度及び第2の(平均)ドーピング濃度は、第3の(平均)ドーピング濃度よりも1桁大きい又は高い。
【0019】
図3A図3Cは、図1の一次元切断線3-3に沿った、図1及び図2の半導体デバイスのそれぞれの実装形態の接合終端拡張(JTE)構造(例えば、JTE 130)の例示的な活性p型不純物分布を概略的に示すグラフである。図3A図3Cのグラフでは、(例えば、エピタキシャル層114内の)深さの任意単位(a.u.)がx軸上に表され、活性不純物(例えば、p型不純物)の濃度の任意単位(a.u.)が、対数目盛を使用してy軸上に示されている。再び、図3A図3Cのグラフは概略であり、半導体デバイス100の例示的な実装形態における例示的なドーピングプロファイル及び活性p型不純物濃度を示すために例として与えられている。
【0020】
図1との対応については、深さは、図1では垂直に(例えば、上から下に)示されているが、これらの深さは、図3A図3Cでは水平に(例えば、左から右に)表されていることに留意されたい。図3A図3Cでは、図1の半導体デバイス100のエピタキシャル層114内の層132、層134、及び層136に関連付けられたそれぞれの深さの範囲が、図3A図3Cのグラフの上部に沿って示されており、これらの深さ範囲も、図3A図3Cの矩形によって図示されている(示されている)。
【0021】
図3Aを参照すると、半導体デバイス100のJTE 130を実装するために使用することができる第1の活性p型不純物濃度プロファイルを示すグラフ300が示されている。グラフ300では、エピタキシャル層114のn型(一定)活性ドーピング濃度が、グラフの線305によって示されている。グラフの線305は、JTE 130のそれぞれの活性p型不純物濃度との比較のために図3A図3Cの各々に示されている。図3Aにおいて、グラフの線310は、この例の活性p型不純物濃度を示す。グラフの線310は、層132における第1のピーク312と、層134における第2のピーク314とを含む。層136(高正孔移動度層)の活性p型不純物濃度は、ピーク312とピーク314との間に一定部分316を有する。
【0022】
図3Aに示す活性p型不純物濃度を複数の不純物注入を用いて定める(生成する等)ことができる。例えば、第1の不純物注入を、低い注入エネルギー(例えば、ピーク312に対応する)で行うことができ、第2の不純物注入を、高い注入エネルギー(例えば、ピーク314に対応する)で行うことができる。いくつかの実装形態では、中間の注入エネルギー(例えば、一定部分316に対応する)で第3の注入を実行することができる。この例では、ピーク312とピーク314は、y軸上で同じ値、又はほぼ同じ値である。例示的な実装形態では、そのような不純物プロファイルは、上述の第1の不純物注入及び第2の不純物注入に同じ注入ドーズ量を使用して生成することができ、JTE 130内の所望の総ドーピング濃度は、JTEを生成するために使用される複数回の注入(例えば、2回、3回、又はそれ以上)の間で注入ドーズ量を適切に分割することによって達成することができる。
【0023】
図3Bを参照すると、半導体デバイス100のJTE 130を実装するために使用することができる第2の活性p型不純物濃度プロファイルを示すグラフ320が示されている。そのような不純物濃度を、上面(例えば、JTEの上面)から空乏化(例えば、著しく空乏化等)しない半導体デバイスに含まれるJTE(例えば、JTE 130)に実装することができる。いくつかの実装形態では、(例えば、上面からの)そのような空乏は、表面電荷及び上部金属プレート構造に依る(それらからもたらされる)ことができる。グラフ320において、エピタキシャル層114のn型(一定)活性ドーピング濃度は、グラフの線305によって示される。図3Bにおいて、グラフの線330は、この例の活性p型不純物濃度を示す。グラフの線330は、層132における第1のピーク332と、層134における第2のピーク334とを含む。層136(高正孔移動度層)における活性p型不純物濃度は、ピーク332とピーク334との間に一定部分336を有する。
【0024】
図3Aの活性p型不純物濃度プロファイルと同様に、図3Bに示す活性p型不純物濃度プロファイルを複数の不純物注入を使用して定める(生成する等)ことができる。例えば、第1の不純物注入を、低い注入エネルギー(例えば、ピーク332に対応する)で行うことができ、第2の不純物注入を、高い注入エネルギー(例えば、ピーク334に対応する)で行うことができる。いくつかの実装形態では、中間の注入エネルギー(例えば、一定部分336に対応する)で第3の注入を実行することができる。
【0025】
この例では、ピーク332及びピーク334は、異なる値(例えば、y軸上)であり、ピーク334は、ピーク332よりも高い活性ドーピング濃度を示す。例示的な実装形態では、そのような不純物プロファイルは、第2の注入に使用される注入ドーズ量よりも低い注入ドーズ量を第1の注入に使用し、また、総ドーピング濃度とイオン化度との間の関係を考慮して、生成することができる。図3Aの活性p型不純物濃度と同様に、グラフ330のプロファイルを生成するためのJTE 130における所望の総ドーピング濃度は、JTE 130を形成するために使用される複数回の注入(例えば、2回、3回、又はそれ以上)の間でドーズ量を適切に分割することによって達成することができる。
【0026】
図3Cを参照すると、半導体デバイス100のJTE 130を実装するために使用することができる第3の活性p型不純物濃度プロファイルを示すグラフ340が示されている。そのような不純物濃度は、層132及び層134のそれぞれの深さの範囲よりも深い深さ(例えば、図1のD1からD2まで)を覆う高正孔移動度層(層136)を画定するように実装することができる。グラフ340において、エピタキシャル層114のn型(一定)活性ドーピング濃度は、グラフの線305によって示される。図3Cにおいて、グラフの線350は、この例の活性p型不純物濃度を示す。グラフの線350は、層132における第1のピーク352と、層134における第2のピーク354とを含む。層136(高正孔移動度層)における活性p型不純物濃度は、ピーク352とピーク354との間に増加部分356を有する。
【0027】
図3A及び図3Bの活性p型不純物濃度と同様に、図3Cに示す活性p型不純物濃度を複数の不純物注入を使用して定める(生成する等)ことができる。例えば、第1の不純物注入は、低い注入エネルギー(例えば、ピーク352に対応する)で実行することができ、第2のチャネル不純物注入は、ピーク354(例えば、層134内)及び増加部分356(例えば、層136内)を定める(生成する等)ために実行することができる。図3A及び図3Bの活性p型不純物濃度と同様に、グラフ340のプロファイルを達成するためのJTE 130における所望の総ドーピング濃度は、JTE 130を形成するために使用される複数回の注入(例えば、2回、3回、又はそれ以上)の間でドーズ量を適切に分割することによって達成することができる。
【0028】
図4は、活性領域A及び終端領域Tを含む半導体デバイス400の断面図を概略的に示す図である。図5は、図4の半導体デバイス400の平面(トップダウン)図を概略的に示す図である。切断線4-4が図5に示されており、これは、図4に示した半導体デバイス400の断面図に対応する。したがって、図4図5は、互いを参照して説明される。
【0029】
いくつかの実装形態では、図4及び図5に示す手法を使用して、半導体デバイス100よりも高い電圧で動作する半導体デバイスを実装することができる。例えば、半導体デバイス100の実装形態は、1.2キロボルト(kV)の範囲の定格(例えば、破壊電圧定格)で動作することができるが、半導体デバイス400の実装形態は、(例えば、部分的に、複数のJTEの使用により)1.7kV以上の電圧定格で動作することができる。
【0030】
図4及び図5に示すように、更に図1を参照すると、半導体デバイス400は、半導体デバイス100と同様の要素を含むが、これらは、図1の100番台の参照番号に対応する400番台の番号で図4及び図5において参照される。簡潔に、図1の半導体デバイス100の要素に対応する半導体デバイス400の要素は、以下で識別されるが、ここでは再度詳細に説明しない。
【0031】
図4を参照すると、図1の半導体デバイス100の要素に対応して、半導体デバイス400は、高濃度ドープ(n+)SiC基板412及び低濃度ドープ(n-)SiCエピタキシャル層(エピタキシャル層414)を含むことができる半導体基板410(例えば、SiC基板)を含む。半導体デバイス400は、活性領域Aにおいて、エピタキシャル層414に配置された活性デバイス領域420を含む。
【0032】
また、図4に示すように、半導体デバイス400は、終端領域Tも含む。半導体デバイス400の終端領域Tは、(p型)接合終端拡張部(第1のJTE 430)を含む。図4によって示すように、図5を更に参照すると、終端領域T(例えば、第1のJTE 430、ならびに終端領域T内の他の要素)は、図5に示すように、活性デバイス領域420の周囲を囲む(又は部分的に囲む)など、活性デバイス領域420を少なくとも部分的に囲む、又は完全に囲むことができる。
【0033】
図4に更に示すように、第1のJTE 430は、エピタキシャル層414の表面(例えば、図4の上面)から線Dに沿って(図4の垂直方向に)延在することができ、複数の領域又は層を含むことができる。例えば、第1のJTE 430は、層432、層434、及び層436を含むことができる。本明細書に記載の例では、層432は、第1の空乏化停止層(例えば、高濃度にp型ドープされた層)とすることができ、層434は、第2の空乏化停止層(例えば、高濃度にp型ドープされた層)とすることができる。更に、半導体デバイス400において、層436は、第1の高キャリア(正孔)移動度層とすることができ、層436は、層432及び層434に対して低濃度に(p型)ドープされる。図4に示す幅W2を有する第1のJTE 430は、図1のJTE 100に関して説明したものと同様の幅寸法及び深さ寸法を有することができ、特定の寸法は個々の実装形態に依存してもよい。
【0034】
半導体デバイス100に対応する半導体デバイス400の要素に加えて、半導体デバイス400はまた、終端領域T内に配置された第2のJTE 440(例えば、第2のp型JTE)を含む。図4によって示すように、図5を更に参照すると、第2のJTE 440は、図5に示すように、第1のJTE 430の周囲(又はその一部)を囲むなど、第1のJTE 430を少なくとも部分的に囲むか、又は完全に囲むことができる。
【0035】
図4に示すように、第1のJTE 430と同様に、第2のJTE 440は、エピタキシャル層414の表面(例えば、図4の上面)から線Dに沿って(図4の垂直方向に)延在することができ、複数の領域又は層を含むことができる。例えば、半導体デバイス400において、第2のJTE 440は、層432、層434、及び層436を含むことができる。本明細書に記載の例では、層432は、半導体デバイス400の第3の空乏化停止層(例えば、高濃度にp型ドープされた層)とすることができ、層434は、第2のJTE 440の第4の空乏停止層(例えば、高濃度にp型ドープされた層)とすることができる。更に、半導体デバイス400において、層436は、第2の高キャリア(正孔)移動度層とすることができ、層436は、層432及び層434に対して低濃度に(p型)ドープされる。図4に示すように、層436及び層446(高正孔移動度層)は、長手軸Lに沿って互いに整列することができる。そのような配置により、層436と層446を通る正孔電流Ihのための高移動度正孔導電路においていかなる遮断も防止される。層436と同様に、層446のより低いドーピングの結果として、この例では(例えば、半導体基板410がSiC基板であり、エピタキシャル層414がSiCエピタキシャル層である場合)、層446中のp型ドーパントのイオン化度は、層442又は層444中よりも高くすることができる。層446におけるp型ドーパントのより高いイオン化度のために、層446中の正孔移動度は、層442又は層444中よりも高くすることができる。したがって、(例えば、ソフトスイッチング中の)正孔コンダクタンスを(例えば、以前の手法よりも)改善することができ、その結果DynCoss損失を低減することができる。
【0036】
図4に示すように、第2のJTE 440は幅W3を有することができ、幅W3は、個々の実装形態に応じて、第1のJTE 430の幅W2と同じであってもよく、又は異なる幅であってもよい。更に、いくつかの実装形態では、第2のJTE 440の総ドーピング濃度は、第1のJTE 430の総ドーピング濃度より低くすることができ、半導体デバイス400の耐久性及び破壊性能を改善することができる。第2のJTE 440の層は、第1のJTE 430の層と同様の深さ関係、属性などを有することができるが、他の構成も可能である。
【0037】
図4に示し、上述したように、層436及び446は、(例えば、活性デバイス領域420内のデバイスの共振ソフトスイッチング中に)正孔電流Ihのための高コンダクタンス(例えば、低抵抗)導電路を提供することができ、関連するDynCoss損失を低減することができる。第1のJTE 430の層及び第2のJTE 440の層は、図6に概略的に示す例示的なドーピングプロファイルなどのそれぞれ複数ピークのドーピング濃度プロファイルによって生成する(定める等)ことができる。すなわち、第1のJTE 430及び第2のJTE 440の各層は、それぞれのドーピング濃度プロファイルを有することができ、相対ドーピング濃度レベルは、半導体デバイス100のJTE 130の層に関して上述したものと同様である。
【0038】
図6は、図4のそれぞれの1D切断線6A-6A及び6B-6Bに沿った、図4及び図5の半導体デバイス400の例示的な実装形態の接合終端拡張(JTE)構造(例えば、第1のJTE 430及び第2のJTE 440)の例示的な活性p型不純物分布を概略的に示すグラフ600である。図6のグラフ600では、図3A図3Cのグラフと同様に、(例えば、エピタキシャル層414内の)深さの任意単位(a.u.)がx軸上に表され、活性不純物(例えば、p型不純物)の濃度の任意単位(a.u.)がy軸上に対数で示されている。ここでも、グラフ600は概略的であり、半導体デバイス400の例示的な実装形態における例示的なドーピングプロファイル及び活性p型不純物濃度を示すために例として与えられている。
【0039】
図3A図3Cのグラフと同様に、深さは図4では垂直に(例えば、上から下に)示されているが、これらの深さは図6では水平に(例えば、左から右に)表されている。図6では、図4の半導体デバイス400のエピタキシャル層414内の第1のJTE 430及び第2のJTE 440の層に関連付けられたそれぞれの深さの範囲が、グラフ600の上部に沿って示されており、これらの深さ範囲も、図6の矩形によって図示されている(示されている)。
【0040】
この例では、グラフ600は、半導体デバイス400の第1のJTE 430及び第2のJTE 440をそれぞれ実装するために使用することができる活性p型不純物濃度プロファイルを示す。グラフ600において、エピタキシャル層414のn型(一定)活性ドーピング濃度は、例えば、第1のJTE 430及び第2のJTE 440のそれぞれの活性p型不純物濃度と比較するために、グラフの線605によって示される。
【0041】
図6において、グラフの線610は、この例の第1のJTE 430の活性不純物濃度を示し、グラフの線620は、第2のJTE 440の活性不純物濃度を示す。図6に示すように、グラフの線610は、層432における第1のピーク612、及び層434における第2のピーク614を含む。層436(第1の高正孔移動度層)の活性不純物濃度は、ピーク612とピーク614との間に一定部分616を有する。グラフの線620は、層442における第1のピーク622、及び層444における第2のピーク624を含む。層446(第2の高正孔移動度層)の活性不純物濃度は、ピーク622とピーク624との間に一定部分626を有し、図4に示すように、対応する高正孔移動度層436と446が整列するように、一定部分626は、一定部分616と整列する。
【0042】
図6に示す(例えば、グラフの線610及び620の)活性不純物濃度は、例えば、図3A図3Cに関して上述したような複数の不純物注入を用いて定める(生成する等)ことができる。この例では、グラフの線610及び620によって示されるプロファイルの総活性不純物は異なる(例えば、第2のJTE 440に含まれる総p型不純物は、第1のJTE 430に含まれる総p型不純物よりも少ない)。例示的な実装形態では、そのような活性不純物プロファイルは、図6に示す第1のJTE 430及び第2のJTE 440のための活性不純物プロファイルを生成するために、それぞれのエネルギー及びドーズ量での一連の注入を使用して生成することができる。
【0043】
図7は、図4の半導体デバイス400に類似する活性領域A及び終端領域Tを含む(及び図5に対応する上面図を有する)半導体デバイス700の断面図を概略的に示す図である。また、半導体デバイス700は、半導体デバイス400と同様に、(例えば、部分的に、複数のJTEの使用により)1.7kV以上の電圧定格等のより高い電圧で動作する半導体デバイスを実装するために使用することができる。
【0044】
半導体デバイス700は、半導体デバイス400及び半導体デバイス100と同様の要素を含む。これらの要素は、図4の400番台の参照番号に対応する700番台の番号で図7において参照される。簡潔に、半導体デバイス400(及び半導体デバイス100)の要素に対応する半導体デバイス700の要素は、以下で識別される。
【0045】
図7におけるこれらの対応する要素は、高濃度ドープ(n型SiC)基板712及び低濃度ドープn型SiCエピタキシャル層(エピタキシャル層714)を含む半導体基板700を含む。対応する要素は、活性領域A、活性デバイス領域720、終端領域T、第1のJTE 730(層732、734、及び736を有する)、ならびに第2のJTE 740(層742、744、及び746を有する)を更に含む。線Dは、図1及び図4との参照及び比較のために、図7にも示されている。これらの要素については、半導体デバイス400及び半導体デバイス100)との相違点を除き、ここでは詳細に再度説明をしない。
【0046】
図7に示すように、第1のJTE 730は、幅W4及び深さD5を有することができ、第2のJTE 740は、幅W5及び深さD4を有することができる。図7に示すように、D4はD5よりも小さくてもよい。同様に、W5はW4より小さくてもよい(又はW4と同じであってもよく、もしくはそれより大きくてもよい)。この例では、第2のJTE 740の深さD4が第1のJTE 730の深さD5より小さくても、層736及び746(高正孔移動度層)は、(例えば、ソフトスイッチング動作中に)Ihを効率的に伝導し、DynCoss損失を低減するように、なお長手軸Lに沿って互いに整列している。
【0047】
図8は、図7のそれぞれの1D切断線8A-8A及び8B-8Bに沿った、半導体デバイス700の第1のJTE 730及び第2のJTE 740の例示的な活性p型不純物分布を概略的に示すグラフ800である。グラフ800では、グラフ600と同様に、深さの任意単位(a.u.)がx軸上に表され、活性不純物(例えば、p型不純物)の濃度の任意単位(a.u.)がy軸上に対数で示されている。ここでも、グラフ800は概略的であり、半導体デバイス700の例示的な実装形態における例示的なドーピングプロファイル及び活性p型不純物濃度を示すために例として与えられている。
【0048】
上述した例と同様に、図7における垂直方向の深さは、図8においては水平方向に表されている。図8では、第1のJTE 730及び第2のJTE 740の層に関連付けられたそれぞれの深さの範囲が、グラフ800の上部及び下部に沿って示されており、それらの深さ範囲のうちの少なくともいくつかもまた、図8の矩形によって図示されている(示されている)。
【0049】
この例では、グラフ800は、半導体デバイス700の第1のJTE 730及び第2のJTE 740をそれぞれ実装するために使用することができる活性p型不純物濃度プロファイルを示す。グラフ800では、エピタキシャル層714のn型(一定)活性ドーピング濃度がグラフの線805によって示されている。
【0050】
図8において、グラフの線810は、第1のJTE 730の活性不純物濃度を示し、グラフの線820は、第2のJTE 740の活性不純物濃度を示す。図8に示すように、グラフの線810は、層732における第1のピーク812、及び層734における第2のピーク814を含む。層736(第1の高正孔移動度層)の活性不純物濃度は、ピーク812とピーク814との間に一定部分816を有する。グラフの線820は、層742における第1のピーク822、及び層744における第2のピーク824を含む。層746(第2の高正孔移動度層)の活性不純物濃度は、ピーク822とピーク824との間に一定部分826を有し、図7に示すように、対応する高正孔移動度層736と746が整列するように、一定部分826は一定部分816と整列している。図8に示す(例えば、グラフの線810及び820の)活性不純物濃度は、本明細書で説明する手法などの複数の不純物注入を使用して定める(生成する等)ことができる。
【0051】
図9は、活性領域A及び終端領域Tを含む半導体デバイス900の断面図を概略的に示す図であり、半導体デバイス900は、図1の半導体デバイス100と同様であるが、この例では2つのフローティング(p型)ガードリングを含み、図10に対応する上面図を有する。いくつかの実装形態では、より少ない又は追加のフローティングガードリングを含むことができる。いくつかの実装形態では、半導体デバイス900は、100V~1200Vなどの電圧の範囲にわたって動作するように構成された半導体デバイスを実装するために使用することができ、いくつかの実装形態では、半導体デバイス100の実装形態よりも低い電圧(例えば、500V未満)でDynCoss損失が改善(例えば、低減)され、半導体デバイス100の例示的な実装形態は、より高い電圧(例えば、500V超)でより良好なDynCoss損失特性を有することができる。
【0052】
半導体デバイス900は、半導体デバイス100と同様の要素を含む。これらの要素は、図1の100番台の参照番号に対応する900番台の番号で図9において参照される。簡潔に、半導体デバイス100の要素に対応する半導体デバイス900の要素は、以下で識別される。
【0053】
図9のこれらの対応する要素は、高濃度ドープ(n型SiC)基板912及び低濃度ドープn型SiCエピタキシャル層(エピタキシャル層914)を含む半導体基板900を含む。対応する要素は、活性領域A、活性デバイス領域920、終端領域T、及びJTE 930(層932、934、及び936を有する)を更に含む。線Dは、図1(ならびに図4及び図7)との参照及び比較のために、図9にも示されている。これらの要素については、半導体デバイス100との相違点を除き、ここでは詳細に再度説明をしない。
【0054】
半導体デバイス100に対応する半導体デバイス900の要素に加えて、半導体デバイス900は、終端領域T内に配置された第1の(p型)フローティングリング940及び第2の(p型)フローティングリング950も含む。図9によって示されるように、図10を更に参照すると、第1のフローティングリング940は、JTE 930から間隔を置いて配置する(例えば、横方向に間隔を置いて配置する)ことができ、フローティングリング950は、第1のフローティングリング940から(例えば、横方向に)間隔を置いて配置することができる。フローティングリング940及び950は、図10に示すように、第1のJTE 930の周囲(又はその一部)を囲むなど、JTE 930を少なくとも部分的に囲むか、又は完全に囲むことができる。
【0055】
図9に示すように、JTE 930と同様に、フローティングリング940及び950は、エピタキシャル層914の上面から線Dに沿って(図9の垂直方向に)延在することができ、それぞれ複数の領域又は層を含むことができる。例えば、フローティングリング940及び950は、図9に示すように、空乏化停止層942、944、952及び954、ならびに高正孔移動度層946及び956を含むことができる。図9に示すように、層936、946、及び956(高正孔移動度層)は、長手軸Lに沿って互いに整列することができる。そのような配置は、整列された層を通る正孔電流Ihのための高移動度正孔導電路の抵抗を低減させる(例えば、コンダクタンスを増加させる)ことができる。すなわち、そのような実装形態では、層936、946、及び956におけるp型ドーパントのより低いドーピング濃度及び関連するより高いイオン化度により、それらの層における正孔移動度が増加することができ、それによって、(例えば、ソフトスイッチング中の)正孔コンダクタンスが増加して、DynCoss損失を改善する(低減する)ことができる。
【0056】
図9に示すように、JTE 930は幅W6を有することができ、フローティングリング940及び950は幅W7を有することができ(又は互いに異なる幅を有することができ)、幅W7は、個々の実装形態に応じて、JTE 930の幅W6よりも小さくすることができる。更に、いくつかの実装形態では、フローティングリング940及び950のドーピング濃度は(JTE 930と同じ注入を使用して生成された場合であっても)、JTE 930のドーピング濃度より低くすることができる。このドーピング濃度の差は、JTE 930と比較して、フローティングリング940及び950における2次元拡散の違いの結果とすることができる。いくつかの実装形態では、フローティングリング940及び950の層は、JTE 930の層と同様の深さ関係、属性などを有することができるが、他の構成も可能である。
【0057】
図11は、図9のそれぞれの1D切断線11A-11A及び11B-11Bに沿った、半導体デバイス900のJTE 930ならびにフローティングリング940及び950の例示的な活性p型不純物分布を概略的に示すグラフ1100である。グラフ1100では、前述の活性不純物グラフと同様に、深さの任意単位(a.u.)がx軸上に表され、活性不純物(例えば、p型不純物)の濃度の任意単位(a.u.)がy軸上に対数で示されている。ここでも、グラフ1100は概略的であり、半導体デバイス900の例示的な実装形態における例示的なドーピングプロファイル及び活性p型不純物濃度を示すために例として与えられている。
【0058】
上述した例と同様に、図9における垂直方向の深さは、図11においては水平方向に表されている。図11では、JTE 930及び例示的なフローティングリング940(この例では、フローティングリング950も表す)の層に関連付けられたそれぞれの深さの範囲が、グラフ1100の上部に沿って示されており、これらの深さ範囲も、図11の矩形によって図示されている(示されている)。
【0059】
この例では、グラフ1100は、半導体デバイス900のJTE 930ならびにフローティングリング940及び950をそれぞれ実装するために使用することができる活性p型不純物濃度プロファイルを示す。グラフ1100では、エピタキシャル層914のn型(一定)活性ドーピング濃度がグラフの線1105によって示されている。
【0060】
図11において、グラフの線1110は、JTE 930の活性不純物濃度を示し、グラフの線920は、フローティングリング940の活性不純物濃度を示す。図11に示すように、グラフの線910は、層932における第1のピーク1112、及び層934における第2のピーク914を含む。層936(高正孔移動度層)の活性不純物濃度は、ピーク1112とピーク1114との間に一定部分1116を有する。グラフの線920(フローティングリング940及び950を表す)は、層942(又は層952)内に第1のピーク1122、及び層944(又は層954)内に第2のピーク1124を含む。層946(又は層956、高正孔移動度層)の活性不純物濃度は、ピーク1122とピーク1124との間に一定部分1126を有し、図9に示すように、対応する高正孔移動度層936、946(及び956)が整列するように、一定部分1126は一定部分1116と整列している。図11に示す(例えば、グラフの線1110及び1120の)活性不純物濃度は、本明細書で説明する手法など、複数の不純物注入を使用して定める(生成する等)ことができる。
【0061】
図12A及び図12Bは、図1のデバイスの実装形態のドーピング濃度プロファイルとキャリア移動度との関係を、従来の手法のドーピング濃度プロファイルとキャリア移動度との関係と比較して概略的に示したグラフである。具体的には、図12Aは、図3Aの概略的なドーピング濃度プロファイル(例えば、グラフの線310によって示される)を示し、(例えば、図1のデバイス100の領域132、134及び136に対して)図3Aと同様の参照番号で参照される。また、図12Aにおいて、図1のデバイス100のエピタキシャル層114の活性ドーピング濃度は、図3Aにおけるように、グラフの線305によって示される。
【0062】
図3Aと同様に、図12Aもまた、活性不純物(対数目盛にて)対深さを示す(両方とも任意単位a.u.を使用して示される)。簡潔かつ明確にするために、グラフの線305によって示されるドーピング濃度の詳細は、図12A図12Bに関して再び詳細に説明されない。図12Aには、従来の手法のドーピング濃度プロファイル(例えば、単一ピークプロファイル)を示すグラフの線1210も示されている。いくつかの実装形態では、グラフの線310によって示されるドーピング濃度プロファイルに関連付けられた総電荷は、グラフの線1210によって示されるドーピング濃度プロファイルに関連付けられた総電荷とほぼ同じとしてよい(これは、y軸の対数目盛により図12Aから容易に明らかでない場合がある)。
【0063】
次に図12Bを参照すると、グラフ1250は、高周波スイッチング事象(例えば、高速ドレイン-ソース電圧充電又は放電)中の図12Aのグラフの線310及びグラフの線1210のドーピング濃度プロファイルに対応するそれぞれのキャリア(正孔)移動度プロファイルを示す。図12Bでは、正孔移動度(a.u.)がy軸上に示され、深さ(図12Aのa.u.深さに対応する)がy軸上に示される。図12Bでは、グラフの線310(例えば、図3Aの例)に対応するドーピングプロファイルの深さにわたるキャリア(正孔)移動度がグラフの線360によって示され、グラフの線1210(例えば、図12Aの従来の手法)に対応するドーピングプロファイルの深さにわたるキャリア(正孔)移動度がグラフの線1260によって示される。
【0064】
図12Bに示すように、グラフの線360のキャリア(正孔)移動度が増加する深さの範囲364は、グラフの線1260のキャリア(正孔)移動度が増加する深さの範囲1264よりも大きい。深さの範囲、すなわち高速ドレイン-ソース電圧ランプ中のそれぞれの中性空乏領域の拡張(以下でWtermと呼ぶ)におけるこの差が、DynCoss損失の低減に寄与することができる。例えば、深さ364の範囲(例えば、非空乏化又は中性空乏)は、部分的に、Cossの充電及び/又は放電中に容量性(変位)電流Ihが流れる断面を画定する。本明細書に記載の例では、この電流は正孔電流であるとして説明されているが、いくつかの実装形態では、この電流は電子電流のこともある。
【0065】
例示的な実装形態における非空乏化(中性空乏)領域の拡張は、従来の手法と比較して(例えば、深さ1264の範囲と比較した深さ364の範囲)、(例えば、高周波スイッチング事象中の)終端領域の抵抗の低減に寄与することができ、したがって、DynCoss損失を低減することができる。例えば、Coss充電及び/又は放電中の電力損失は、JTE(例えば、この例ではJTE 130など)の非空乏化領域に沿った抵抗に比例する。以下の式は、本明細書で説明する手法がどの程度抵抗を低減し、ひいてはDynCoss損失を低減することができるかを示す。
【0066】
以下の式1を使用して、図1のJTE 130などの例示的な実装形態の抵抗率(ρ)を計算することができる。以下の式1において、μavgは、Ihが流れる断面にわたる平均キャリア(例えば、正孔)移動度であり、NAavgは、断面にわたる平均アクセプタ密度であり、qは総電荷である。この例では、ρは次式で与えることができる。
【0067】
【数1】
【0068】
式1から分かるように、グラフの線360に関連する平均キャリア移動度の増加により、抵抗率が減少し、その結果、次式で与えられる全体の抵抗(R)が減少する。
【0069】
【数2】
ここで、Lterm及びTtermは、例示的なJTE(JTE 130など)の追加の次元パラメータである。例えば、JTEの断面は、Lterm及びWtermによって定義することができ、JTEの長さは、Ltermによって定義することができる。式2から分かるように、Wtermを増加させるとRが減少し、その結果関連するDynCoss損失が減少することになる。
【0070】
本開示の目的のために、層、領域、又は基板等の素子が、他の素子上にある、配置される、接続する、電気的に接続する、結合する、あるいは、電気的に結合すると称される場合、素子が、他の素子に直接上に配置可能であるか、接続できるか、あるいは結合可能であるか、又は1つ以上の介在素子が存在し得ることも理解されよう。一方、素子が、他の素子や層上に直接あるか、直接配置されるか、直接接続するか、あるいは直接結合すると称される場合、介在素子又は層は、存在しない。本発明の詳細な説明を通じて、直接配置される、直接接続する、あるいは、直接結合するという語句が使用されないこともあるが、直接配置される、直接接続する、あるいは、直接結合するものとして図示される素子は、こうしたものとして言及可能である。本出願の請求項は、本明細書記載の、あるいは、図示される例示関係を述べるよう補正される場合がある。
【0071】
本明細書において使用される際、単数形は、文脈の観点において、特定の事例を明確に示さない限り、複数形を含み得る。空間的相対性を示す語句(例えば、全体にわたって、上、上方、下、下側、下方、下位等)は、図面で示す方向に加えて、使用中、あるいは、操作中の装置の種々の向きを含めることを意図している。いくつかの実装形態では、上と下という相対的な用語はそれぞれ、垂直方向に上と垂直方向に下を含むことができる。いくつかの実装形態では、隣接するという用語は、横方向に隣接するか、垂直方向に隣接するか、又は、水平方向に隣接することを含むことができる。
【0072】
いくつかの実装形態は、様々な半導体処理及び/又はパッケージング技術を使用して実装され得る。いくつかの実装形態は、例えば、シリコン(Si)、ガリウムヒ素(GaAs)、窒化ガリウム(GaN)、炭化ケイ素(SiC)、及び/又はそれら等を含むが、それらに限定されない半導体基板に関連付けられた様々なタイプの半導体処理技術を使用して実装されてもよい。
【0073】
本明細書に記載されているように、様々な例示的実施形態のいくつかの特徴を説明したが、これから、当業者は、多くの変形形態、代替え、変更、及び等価物を発見するであろう。それ故、添付の特許請求の範囲を、こうした修正や変更の全てを実装の範囲内に含めるよう網羅していることが、理解されよう。これらが、限定ではなく、単なる例示として提示されており、形態や細部に様々な変更がなされ得ることは、理解しているはずである。本明細書に記載の機器及び/又は方法の任意の部分は、相互に排他的な組み合わせを除き、任意の組み合わせで組み合わせることが可能である。本明細書で述べる種々の機器は、記載の様々な機器の機能、構成要素及び/又は特徴の様々な組み合わせ及び/又は部分組み合わせを含み得る。
図1
図2
図3A
図3B
図3C
図4
図5
図6
図7
図8
図9
図10
図11
図12A
図12B
【国際調査報告】