特表 2024-501016 基板貫通ビアを有する構造体及びそれを形成する方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-01-10

(54)【発明の名称】基板貫通ビアを有する構造体及びそれを形成する方法

(51)【国際特許分類】

   H01L 21/3205 20060101AFI20231227BHJP

   H01L 21/02 20060101ALI20231227BHJP

【ＦＩ】

H01L21/88 J

H01L21/88 M

H01L21/02 B

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2023539267

(86)(22)【出願日】2021-12-27

(85)【翻訳文提出日】2023-08-28

(86)【国際出願番号】 US2021073122

(87)【国際公開番号】W WO2022147429

(87)【国際公開日】2022-07-07

(31)【優先権主張番号】63/131,263

(32)【優先日】2020-12-28

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】63/216,389

(32)【優先日】2021-06-29

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】518065991

【氏名又は名称】アデイア セミコンダクター ボンディング テクノロジーズ インコーポレイテッド

(74)【代理人】

【識別番号】100094569

【弁理士】

【氏名又は名称】田中 伸一郎

(74)【代理人】

【識別番号】100103610

【弁理士】

【氏名又は名称】▲吉▼田 和彦

(74)【代理人】

【識別番号】100109070

【弁理士】

【氏名又は名称】須田 洋之

(74)【代理人】

【識別番号】100098475

【弁理士】

【氏名又は名称】倉澤 伊知郎

(74)【代理人】

【識別番号】100130937

【弁理士】

【氏名又は名称】山本 泰史

(74)【代理人】

【識別番号】100144451

【弁理士】

【氏名又は名称】鈴木 博子

(74)【代理人】

【識別番号】100168871

【弁理士】

【氏名又は名称】岩上 健

(72)【発明者】

【氏名】ファウンテン ガイウス ギルマン ジュニア

(72)【発明者】

【氏名】ウゾー シプリアン エメカ

(72)【発明者】

【氏名】ハドソン ジョージ カールトン

(72)【発明者】

【氏名】ポストヒル ジョン

【テーマコード（参考）】

5F033

【Ｆターム（参考）】

5F033GG00

5F033GG01

5F033JJ11

5F033JJ13

5F033JJ14

5F033JJ32

5F033JJ33

5F033MM30

5F033NN03

5F033PP27

5F033QQ08

5F033QQ19

5F033QQ48

5F033RR01

5F033RR06

5F033RR08

5F033TT01

(57)【要約】

基板貫通ビア（ＴＳＶ）を有するマイクロ電子構造体及びそれを形成する方法を開示する。マイクロ電子構造体は、ビア構造体を有するバルク半導体を含むことができる。ビア構造体は、第１及び第２の導電性部分を有することができる。ビア構造体はまた、第１の導電性部分とバルク半導体の間に障壁層を有することができる。構造体は、第１及び第２の導電性部分間に第２の障壁層を有することができる。第２の導電性部分は、第２の障壁層からバルク半導体の上面まで延びることができる。ＴＳＶを含有するマイクロ電子構造体は、マイクロ電子構造体を第２の要素又は構造体に結合することができるように構成される。
【選択図】 図４Ｈ

【特許請求の範囲】

【請求項1】

第１の面と前記第１の面の反対側の第２の面とを有するバルク半導体部分と、
前記第１の面に対して非平行な方向に沿って前記バルク半導体部分を少なくとも部分的に通って延びる開口部に配置されたビア構造体と、を備え、
前記ビア構造体は、第１の導電性ビア部分と、第２の導電性ビア部分と、前記第１の導電性ビア部分の側壁に沿って延びる第１の障壁層と、前記第１の導電性ビア部分と前記第２の導電性ビア部分との間に配置された第１の部分を含む第２の障壁層とを備え、前記第２の導電性ビア部分は、前記第２の障壁層から少なくとも前記第１の面まで延びる、
マイクロ電子構造体。

【請求項2】

前記バルク半導体部分上の誘電体層を更に備え、
前記第２の導電性ビア部分は、前記第２の導電性ビア部分の端部が前記誘電体層の上面と面一であるか又はそこから凹むように前記誘電体層を通って延びる、
請求項１に記載のマイクロ電子デバイス。

【請求項3】

前記誘電体層は、別の要素と直接に結合するように構成された平坦化された誘電体結合層を備える、請求項２に記載のマイクロ電子デバイス。

【請求項4】

前記誘電体層は、前記バルク半導体部分上の誘電体障壁層を更に備え、前記平坦化された誘電体結合層は、前記誘電体障壁層上に配置される、請求項３に記載のマイクロ電子デバイス。

【請求項5】

前記第２の障壁層は、前記第１の障壁層と前記第２の導電性ビア部分との間を前記第１の障壁層に沿って延びる第２の部分を含む、請求項１から４のいずれか１項に記載のマイクロ電子デバイス。

【請求項6】

前記第１の導電性ビア部分の第１の金属テクスチャが、前記第２の導電性ビア部分の第２の金属テクスチャとは異なる、請求項１から５のいずれか１項に記載のマイクロ電子デバイス。

【請求項7】

前記第２の金属テクスチャは、結合界面に対して非平行な１１１結晶面に沿って配向された粒子を有する、請求項６に記載のマイクロ電子デバイス。

【請求項8】

前記第１の導電性ビア部分及び前記第２の導電性ビア部分は、銅を含み、前記第１の導電性ビア部分の前記銅は、その中に不純物材料を有する、請求項１から７のいずれか１項に記載のマイクロ電子デバイス。

【請求項9】

前記第１の導電性ビア部分は、前記第２の導電性ビア部分よりも高い不純物濃度を有する、請求項８に記載のマイクロ電子デバイス。

【請求項10】

前記第１の導電性ビア部分は、ベリリウム（Ｂｅ）、インジウム（Ｉｎ）、ガリウム（Ｇａ）、マンガン（Ｍｎ）、及びニッケル（Ｎｉ）のうちの１又は２以上を含む１又は２以上の合金元素を更に含む、請求項８に記載のマイクロ電子デバイス。

【請求項11】

前記不純物材料は、硫黄、酸素、炭素、又は窒素のうちの１又は２以上を含む、請求項８に記載のマイクロ電子デバイス。

【請求項12】

前記第１の導電性ビア部分及び前記第２の導電性ビア部分は、異なる金属又は異なる合金を含む、請求項１から１１のいずれか１項に記載のマイクロ電子デバイス。

【請求項13】

前記第２の面は、前記第２の面内に又は上に形成されたアクティブ集積回路を含むアクティブ面を備える、請求項１から１２のいずれか１項に記載のマイクロ電子デバイス。

【請求項14】

結合構造体であって、
請求項１から１３のいずれか１項に記載の前記マイクロ電子デバイスを備え、
前記マイクロ電子デバイスは、接着剤を介在することなく別の要素に直接に結合される、
結合構造体。

【請求項15】

前記第２の導電性ビア部分の端面が、接着剤を介在することなく前記別の要素の接触パッドに直接に結合される、請求項１４に記載の結合構造体。

【請求項16】

前記マイクロ電子要素及び前記別の要素の非導電性結合領域が、接着剤を介在することなく直接に結合される、請求項１４又は１５に記載の結合構造体。

【請求項17】

第１の導電性ビア部分と、第２の導電性ビア部分と、前記第１の導電性ビア部分の側壁に沿って延びる第１の障壁層と、前記第１の導電性ビア部分と前記第２の導電性ビア部分の間に配置された第１の部分を含む第２の障壁層とを有する第２のビア構造体を更に備え、
前記ビア構造体の前記第２の導電性ビア部分は、前記第２のビア構造体の前記第２の導電性ビア部分の長さとは異なる長さに沿って延びる、
請求項１から１６のいずれか１項に記載のマイクロ電子デバイス。

【請求項18】

第１の面と前記第１の面の反対側の第２の面とを有するバルク半導体部分と、
前記第１の面に対して非平行な方向に沿って前記第１の面を通り、前記バルク半導体部分を少なくとも部分的に通って延びる開口部に配置されたビア構造体と、を備え、
前記ビア構造体は、第１の導電性ビア部分と、障壁層を介在することなく前記第１の導電性ビア部分の上にかつそれと接触して直接に配置された第２の導電性ビア部分とを備え、前記第２の導電性ビア部分は、前記第１の面と前記第１の導電性ビア部分との間に配置され、前記第１の導電性ビア部分は、前記第２の導電性ビア部分とは異なる材料組成を有する、
マイクロ電子構造体。

【請求項19】

前記第１の導電性部分及び前記第２の導電性部分の側壁に沿って延びる障壁層を更に備える、請求項１８に記載のマイクロ電子デバイス。

【請求項20】

前記バルク半導体部分上の誘電体層を更に備え、
前記第２の導電性ビア部分は、前記第２の導電性ビア部分の端部が前記誘電体層の上面と面一であるか又はその下方に凹むように前記誘電体層を通って延びる、
請求項１８又は１９に記載のマイクロ電子デバイス。

【請求項21】

前記誘電体層は、別の要素と直接に結合するように構成された平坦化された誘電体結合層を備える、請求項２０に記載のマイクロ電子デバイス。

【請求項22】

前記誘電体層は、前記バルク半導体部分上の誘電体障壁層を更に備え、前記平坦化された誘電体結合層は、前記誘電体障壁層上に配置される、請求項２１に記載のマイクロ電子デバイス。

【請求項23】

前記第１の導電性ビア部分の第１の金属テクスチャが、前記第２の導電性ビア部分の第２の金属テクスチャとは異なる、請求項１８から２２のいずれか１項に記載のマイクロ電子デバイス。

【請求項24】

前記第２の金属テクスチャは、１１１結晶面に沿って配向された粒子を有する、請求項２３に記載のマイクロ電子デバイス。

【請求項25】

前記第１の導電性ビア部分及び前記第２の導電性ビア部分は、銅を含み、前記第１の導電性ビア部分の前記銅は、その中に不純物材料を有する、請求項１８から２４のいずれか１項に記載のマイクロ電子デバイス。

【請求項26】

前記第１の導電性ビア部分は、ベリリウム（Ｂｅ）、インジウム（Ｉｎ）、ガリウム（Ｇａ）、マンガン（Ｍｎ）、及びニッケル（Ｎｉ）のうちの１又は２以上を含む１又は２以上の合金元素を含む、請求項２５に記載のマイクロ電子デバイス。

【請求項27】

前記不純物材料は、硫黄、酸素、炭素、又は窒素のうちの１又は２以上を含む、請求項２５に記載のマイクロ電子デバイス。

【請求項28】

前記第１の導電性ビア部分及び前記第２の導電性ビア部分は、異なる金属又は異なる合金を含む、請求項１８から２７のいずれか１項に記載のマイクロ電子デバイス。

【請求項29】

結合構造体であって、
請求項１８から２８のいずれか１項に記載の前記マイクロ電子デバイスを備え、
前記マイクロ電子デバイスは、接着剤を介在することなく別の要素に直接に結合される、
結合構造体。

【請求項30】

前記第２の導電性ビア部分の端面が、接着剤を介在することなく前記別の要素の接触パッドに直接に結合される、請求項２９に記載の結合構造体。

【請求項31】

前記マイクロ電子要素及び前記別の要素の非導電性結合領域が、接着剤を介在することなく直接に結合される、請求項２９又は３０に記載の結合構造体。

【請求項32】

第１の面と前記第１の面の反対側の第２の面とを有するバルク半導体部分と、
前記第１の面に対して非平行な方向に沿って前記第１の面を通り、前記バルク半導体部分を少なくとも部分的に通って延びる開口部に配置されたビア構造体と、を備え、
前記ビア構造体は、第１の導電性ビア部分と、障壁層を介在することなく前記第１の導電性ビア部分の上にかつそれと接触して直接に配置された第２の導電性ビア部分とを備え、前記第２の導電性ビア部分が、前記第１の面と前記第１の導電性ビア部分との間に配置され、前記第１の導電性ビア部分が、前記第２の導電性ビア部分よりも前にかつそれとは別に形成される、
マイクロ電子構造体。

【請求項33】

前記第１の導電性部分及び前記第２の導電性部分の側壁に沿って延びる障壁層を更に備える、請求項３２に記載のマイクロ電子デバイス。

【請求項34】

前記第１の導電性ビア部分の第１の金属テクスチャが、前記第２の導電性ビア部分の第２の金属テクスチャとは異なる、請求項３２又は３３に記載のマイクロ電子デバイス。

【請求項35】

前記第２の金属テクスチャは、１１１結晶面に沿って配向された粒子を有する、請求項３４に記載のマイクロ電子デバイス。

【請求項36】

前記第１の金属テクスチャは、垂直の３０°以内に向けられた第１の比率の１１１平面を有し、
前記第２の金属テクスチャは、垂直の３０°以内に向けられた第２の比率の１１１平面を有し、前記第２の比率は、前記第１の比率より大きい、
請求項３５に記載のマイクロ電子デバイス。

【請求項37】

前記第１の導電性ビア部分及び前記第２の導電性ビア部分は、銅を含み、前記第１の導電性ビア部分の前記銅は、その中に不純物材料を有する、請求項３２から３６のいずれか１項に記載のマイクロ電子デバイス。

【請求項38】

前記第１の導電性ビア部分は、前記第２の導電性ビア部分と比べてより高い百分率の合金元素を有する、請求項３２から３７のいずれか１項に記載のマイクロ電子デバイス。

【請求項39】

結合構造体であって、
請求項３２から３８のいずれか１項に記載の前記マイクロ電子デバイスを備え、
前記マイクロ電子デバイスは、接着剤を介在することなく別の要素に直接に結合される、
結合構造体。

【請求項40】

前記第２の導電性ビア部分の端面が、接着剤を介在することなく前記別の要素の接触パッドに直接に結合される、請求項３９に記載の結合構造体。

【請求項41】

前記マイクロ電子要素及び前記別の要素の非導電性結合領域が、接着剤を介在することなく直接に結合される、請求項３９又は４０に記載の結合構造体。

【請求項42】

マイクロ電子構造体を形成する方法であって、
前面と前記前面の反対側の裏面とを有する基板を少なくとも部分的に通して開口部を形成する段階であって、前記開口部が、前記第２の面に対して非平行な方向に沿って前記前面を通って延びる、前記形成する段階と、
前記前面から前記開口部に第１の導電性ビア部分を設ける段階と、
前記裏面から材料を除去することによって前記第１の導電性ビア部分を露出する段階と、
前記露出する段階の後に、前記裏面から前記第１の導電性ビア部分にわたって前記開口部に充填構造体を設ける段階と、
を含む方法。

【請求項43】

前記充填構造体を設ける段階は、前記裏面から前記第１の導電性ビア部分にわたって前記開口部に第２の導電性ビア部分を設ける段階を含む、請求項４２に記載の方法。

【請求項44】

前記露出する段階の後に、前記第１の導電性ビア部分を前記裏面から凹ませる段階を更に含む、請求項４３に記載の方法。

【請求項45】

前記第１の導電性ビア部分を設ける段階の後、前記第２の導電性ビア部分を設ける段階の前に、前記第１の導電性ビア部分の上に第２の障壁層を設ける段階を更に含む、請求項４４に記載の方法。

【請求項46】

前記第１の導電性ビア部分の側壁に沿って第１の障壁層を設ける段階を更に含む、請求項４５に記載の方法。

【請求項47】

前記第１の導電性ビア部分を設ける段階の前に、前記第１の障壁層を設ける段階を更に含む、請求項４６に記載の方法。

【請求項48】

前記第２の障壁層を設ける段階は、前記第１の障壁層と前記第２の導電性ビア部分との間に前記第１の障壁層に沿って前記第２の障壁層を設ける段階を含む、請求項４６又は４７に記載の方法。

【請求項49】

前記バルク半導体部分上に誘電体層を設ける段階を更に含み、
前記誘電体層は、前記基板の前記裏面を少なくとも部分的に定め、前記第２の導電性ビア部分は、前記第２の導電性ビア部分の端部が前記基板の前記裏面と面一であるか又はそこから凹むように前記誘電体層を通って延びる、
請求項４３から４８のいずれか１項に記載の方法。

【請求項50】

別の要素に直接に結合するために前記誘電体層を準備する段階を更に含む、請求項４９に記載の方法。

【請求項51】

前記バルク半導体部分上に誘電体障壁層を設ける段階を更に含み、
前記誘電体結合層は、前記誘電体障壁層上に配置される、
請求項５０に記載の方法。

【請求項52】

接着剤を介在することなく前記誘電体層を別の要素に直接に結合する段階を更に含む、請求項５０又は５１に記載の方法。

【請求項53】

接着剤を介在することなく前記第２の導電性ビア部分の端面を前記別の要素の接触パッドに直接に結合する段階を更に含む、請求項５２に記載の方法。

【請求項54】

前記充填構造体を設ける段階は、前記第１の導電性ビア部分にわたって凹部に誘電体層を設ける段階を含む、請求項４２に記載の方法。

【請求項55】

前記第１の導電性ビア部分が前記基板の前記裏面から突出するように前記裏面から前記基板の部分を除去する段階と、前記導電性ビアを露出するために前記誘電体層を除去する段階とを更に含む、請求項５４に記載の方法。

【請求項56】

前記基板の前記部分を除去する段階は、前記基板の前記裏面をエッチングする段階を含む、請求項５５に記載の方法。

【請求項57】

少なくとも前記基板の前記エッチングされた裏面と前記凹部に配置された前記誘電体層の部分との上に第２の裏側誘電体層を設ける段階を更に含む、請求項５６に記載の方法。

【請求項58】

少なくとも前記凹部に配置された前記誘電体層の前記部分の上に重なる前記第２の裏側誘電体層の部分を除去する段階を更に含む、請求項５７に記載の方法。

【請求項59】

前記第２の裏側誘電体層を平坦化する段階と、前記第２の裏側誘電体層に対して前記第１の導電性ビア部分を凹ませる段階とを更に含む、請求項５７又は５８に記載の方法。

【請求項60】

マイクロ電子構造体を形成する方法であって、
前面と前記第１の面の反対側の裏面とを有する基板を少なくとも部分的に通して開口部を形成する段階であって、前記開口部が前記前面に対して非平行な方向に沿って前記前面を通って延びる、前記形成する段階と、
第１の導電性ビア部分で前記開口部を充填する段階と、
前記裏面から材料を除去することによって前記第１の導電性ビア部分を露出する段階と、
前記第１の導電性部分を露出する段階の後に充填構造体で前記開口部の部分を再充填する段階と、
を含む方法。

【請求項61】

前記充填構造体で前記開口部の前記部分を再充填する段階は、前記裏面から前記第１の導電性ビア部分にわたって前記開口部に第２の導電性ビア部分を設ける段階を含む、請求項６０に記載の方法。

【請求項62】

前記露出する段階の後に前記第１の導電性部分を凹ませて前記開口部の前記部分を定める段階を更に含む、請求項６１に記載の方法。

【請求項63】

前記凹ませる段階の後でかつ前記再充填する段階の前に前記第１の導電性ビア部分上に第２の障壁層を堆積させる段階を更に含む、請求項６２に記載の方法。

【請求項64】

前記充填する段階の前に前記開口部をライニングするために第１の障壁層を堆積させる段階を更に含む、請求項６３に記載の方法。

【請求項65】

前記第２の障壁層を堆積させる段階は、前記開口部の前記部分内で前記第１の障壁層上に前記第２の障壁層を堆積させる段階を含む、請求項６４に記載の方法。

【請求項66】

前記充填構造体で前記開口部の前記部分を再充填する段階は、前記第１の導電性ビア部分にわたって凹部に誘電体層を設ける段階を含む、請求項６０に記載の方法。

【請求項67】

前記第１の導電性ビア部分が前記基板の前記裏面から突出するように前記裏面から前記基板の部分を除去する段階と、前記導電性ビアを露出するために前記誘電体層を除去する段階と、を更に含む、請求項６６に記載の方法。

【請求項68】

前記基板の前記部分を除去する段階は、前記基板の前記裏面をエッチングする段階を含む、請求項６７に記載の方法。

【請求項69】

少なくとも前記基板の前記エッチングされた裏面と前記凹部に配置された前記誘電体層の部分との上に第２の裏側誘電体層を設ける段階を更に含む、請求項６８に記載の方法。

【請求項70】

少なくとも前記凹部に配置された前記誘電体層の前記部分の上に重なる前記第２の裏側誘電体層の部分を除去する段階を更に含む、請求項６９に記載の方法。

【請求項71】

前記第２の裏側誘電体層を平坦化する段階と、前記第２の裏側誘電体層に対して前記第１の導電性ビア部分を凹ませる段階とを更に含む、請求項６９又は７０に記載の方法。

【請求項72】

第１の結合面を有し、前記第１の結合面の反対側に第３の面を有する第１の要素と、
第２の結合面を有する第２の要素と、
前記第１の結合面に対して非平行な方向に沿って前記第１の結合面から前記第１の要素を少なくとも部分的に通って延びる開口部に配置されたビア構造体と、を備え、
前記ビア構造体は、互いに接触する第１の導電性ビア部分と第２の導電性ビア部分とを備え、前記第２の導電性ビア部分は、前記第１の要素の前記結合面で結合材料内に少なくとも部分的に埋め込まれ、前記結合材料及び前記第２の導電性ビア部分は、接着剤を介在することなく前記第２の要素の前記結合面に直接に結合される、
結合構造体。

【請求項73】

前記第１の要素及び前記第２の要素の非導電性結合領域が、接着剤を介在することなく直接に結合される、請求項７２に記載の結合構造体。

【請求項74】

マイクロ電子構造体を形成する方法であって、
開口部と前記開口部に配置された導電性ビアとを有する基板を設ける段階であって、前記導電性ビアが、前記基板の第１の側から第２の側に向けて前記基板を部分的に通って延びる、前記設ける段階と、
前記導電性ビアを露出するために前記第２の側から前記基板の部分を除去する段階と、
凹部を形成するために前記基板の前記第２の側から前記導電性ビアの部分を除去する段階と、
前記導電性ビアにわたって前記凹部に誘電体層を設ける段階と、
前記導電性ビアが前記基板の前記第２の側から突出するように前記第２の側から前記基板の部分を更に除去する段階と、
前記導電性ビアを露出するために前記誘電体層を除去する段階と、
を含む方法。

【請求項75】

前記基板の前記部分を除去する段階は、前記第２の側を研削する段階及び研磨する段階のうちの少なくとも一方を含む、請求項７４に記載の方法。

【請求項76】

前記研削する段階及び研磨する段階のうちの少なくとも一方は、前記基板及び前記導電性ビアを平坦化する段階を含む、請求項７５に記載の方法。

【請求項77】

前記導電性ビアの前記部分を除去する段階は、前記導電性ビアをエッチングする段階を含む、請求項７４に記載の方法。

【請求項78】

前記誘電体層を設ける段階は、前記基板の裏側にわたってかつ前記凹部に第１の裏側誘電体層を設ける段階を含む、請求項７４に記載の方法。

【請求項79】

前記第１の裏側誘電体層を設ける段階は、複数の誘電体層を設ける段階を含む、請求項７８に記載の方法。

【請求項80】

前記複数の誘電体層を設ける段階は、前記基板の前記裏側にわたってかつ前記導電性ビアにわたって第１の窒化珪素層を設ける段階と、前記第１の窒化珪素層にわたって第２の酸化珪素層を設ける段階とを含む、請求項７９に記載の方法。

【請求項81】

前記基板の前記部分を更に除去する段階の前に、前記基板の前記裏側にわたって配置された前記第１の裏側誘電体層の部分を除去する段階を更に含む、請求項７８から８０のいずれか１項に記載の方法。

【請求項82】

前記基板の前記部分を更に除去する段階は、前記基板の前記裏側をエッチングする段階を含む、請求項７８に記載の方法。

【請求項83】

少なくとも前記基板の前記エッチングされた裏側と前記凹部に配置された前記第１の裏側誘電体層の部分との上に第２の裏側誘電体層を設ける段階を更に含む、請求項８２に記載の方法。

【請求項84】

少なくとも前記凹部に配置された前記第１の裏側誘電体層の前記部分の上に重なる前記第２の裏側誘電体層の部分を除去する段階を更に含む、請求項８３に記載の方法。

【請求項85】

前記第２の裏側誘電体層を平坦化する段階と、前記第２の裏側誘電体層に対して前記導電性ビアを凹ませる段階とを更に含む、請求項８３又は８４に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

〔関連出願への相互参照〕
この出願は、２０２１年６月２９日出願の「基板貫通ビアを有する構造体及びそれを形成する方法」という名称の米国仮特許出願第６３／２１６，３８９号及び２０２２年１２月２８日出願の「基板貫通ビアを有する構造体及びそれを形成する方法」という名称の米国仮特許出願第６３／１３１，２６３号に対する優先権を主張し、これによりその各々の内容全体が引用によって本明細書に組み込まれるものである。

【0002】

本分野は、基板貫通ビアを有する構造体及びそれを形成する方法に関する。

【背景技術】

【0003】

集積デバイスダイ又はチップのような半導体要素は、他の要素上に装着される又は積み重ねられる場合がある。例えば、半導体要素は、パッケージ基板、インターポーザー、再構成ウェーハ又は要素、又は他の半導体要素のようなキャリアに装着することができる。別の例として、半導体要素は、別の半導体要素の上に積み重ねることができ、例えば、第１の集積デバイスダイは、第２の集積デバイスダイの上に積み重ねることができる。一部の配置では、基板貫通ビア（ＴＳＶ）は、半導体要素を通して、例えば、半導体要素の第１の面から半導体要素の第２の反対面まで電気信号を伝達するために半導体要素の厚みを通して垂直に延びることができる。

【発明の概要】

【発明が解決しようとする課題】

【0004】

ＴＳＶを形成する方法の改善に対する必要性が絶えず存在する。

【0005】

ここで、限定ではなく例示として提供する以下の図面を参照して特定の実施を以下に説明する。

【図面の簡単な説明】

【0006】

【図1A】要素にＴＳＶを形成するための従来の加工段階を示す図である。

【図1B】要素にＴＳＶを形成するための従来の加工段階を示す図である。

【図1C】要素にＴＳＶを形成するための従来の加工段階を示す図である。

【図1D】要素にＴＳＶを形成するための従来の加工段階を示す図である。

【図1E】要素にＴＳＶを形成するための従来の加工段階を示す図である。

【図1F】要素にＴＳＶを形成するための従来の加工段階を示す図である。

【図2】加工されたウェーハのエッチング深度マップを示す図である。

【図3A】エッチングされたウェーハの例示的ウェーハマップである。

【図3B】エッチングされたウェーハの例示的ウェーハマップである。

【図4A】様々な実施形態に従ってマイクロ電子構造体を形成する方法を示す図である。

【図4B】様々な実施形態に従ってマイクロ電子構造体を形成する方法を示す図である。

【図4C】様々な実施形態に従ってマイクロ電子構造体を形成する方法を示す図である。

【図4D】様々な実施形態に従ってマイクロ電子構造体を形成する方法を示す図である。

【図4F】様々な実施形態に従ってマイクロ電子構造体を形成する方法を示す図である。

【図4G】様々な実施形態に従ってマイクロ電子構造体を形成する方法を示す図である。

【図4H】様々な実施形態に従ってマイクロ電子構造体を形成する方法を示す図である。

【図4I】様々な実施形態に従ってマイクロ電子構造体を形成する方法を示す図である。

【図5A】様々な実施形態に従ってマイクロ電子構造体を形成する方法を示す図である。

【図5B】様々な実施形態に従ってマイクロ電子構造体を形成する方法を示す図である。

【図5C】様々な実施形態に従ってマイクロ電子構造体を形成する方法を示す図である。

【図5D】様々な実施形態に従ってマイクロ電子構造体を形成する方法を示す図である。

【図5E】様々な実施形態に従ってマイクロ電子構造体を形成する方法を示す図である。

【図5F】様々な実施形態に従ってマイクロ電子構造体を形成する方法を示す図である。

【図5G】様々な実施形態に従ってマイクロ電子構造体を形成する方法を示す図である。

【図5H】様々な実施形態に従ってマイクロ電子構造体を形成する方法を示す図である。

【図5I】様々な実施形態に従ってマイクロ電子構造体を形成する方法を示す図である。

【図6A】様々な実施形態に従ってマイクロ電子構造体を形成する方法を示す図である。

【図6B】様々な実施形態に従ってマイクロ電子構造体を形成する方法を示す図である。

【図6C】様々な実施形態に従ってマイクロ電子構造体を形成する方法を示す図である。

【図6D】様々な実施形態に従ってマイクロ電子構造体を形成する方法を示す図である。

【図6E】様々な実施形態に従ってマイクロ電子構造体を形成する方法を示す図である。

【図6F】様々な実施形態に従ってマイクロ電子構造体を形成する方法を示す図である。

【図6G】様々な実施形態に従ってマイクロ電子構造体を形成する方法を示す図である。

【図6H】様々な実施形態に従ってマイクロ電子構造体を形成する方法を示す図である。

【発明を実施するための形態】

【0007】

図１Ａ～Ｆは、マイクロ電子構造体にＴＳＶを形成するための様々な従来の加工段階を例示している。従来、ＴＳＶの形成は、ビア－ミドル又は前側ビア－ラスト加工方法を使用して実行することができる。これらの方法の両方は、例えば厚み４０μｍダイを含む異なるダイに対する大量生産工程である。これらの工程の両方は、集積回路製作後のバルクシリコンの中へのＴＳＶを通したエッチングを伴う。これらの工程の技術的課題は、ダイ厚みの縮小と共に増大する。これらの課題は、ＴＳＶエッチング均一性、ダイ厚み均一性、及び形成される裏側誘電体層の全体品質を含む可能性がある。

【0008】

図１Ａでは、マイクロ電子構造体は、半導体ウェーハの一部分１０２を備える。図示のビア構造体は、バルク半導体部分１０２のアクティブ面上に又は内にアクティブ回路１０６、例えば、トランジスタ又は他のアクティブ回路要素を形成することができるビア－ミドル構造体を備え、アクティブ回路１０６の上に１又は２以上の絶縁層１１２及び１１３を形成することができ、ＴＳＶのための開口部１０４を１又は２以上の絶縁層１１２及び１１３とバルク半導体部分１０２の一部とを通して形成することができる。一部の配置では、金属化層１１０、例えば、バック－エンド－オブ－ライン（ＢＥＯＬ）又は再配置層（ＲＤＬ）を１又は２以上の絶縁層の上に又は内に設けることができる。

【0009】

図１Ｂでは、ビア構造体１０８を設けることができる。ビア構造体１０８は、開口部の中にかつ絶縁層１１２及び１１３にわたって延びることができる。図１Ｃでは、導電性パッド１１４を１又は２以上の絶縁層の上に設け、金属化層１１０に電気接続することができる。図１Ｂでのビア構造体１０８の電気メッキに由来する導電性余剰部（ｏｖｅｒｂｕｒｄｅｎ）は、図１Ｃで除去（例えば、研磨除去）することができる。図１Ｄに示すように、１又は２以上の絶縁層１１２及び１１３の上に導電性パッド１１７を設け、ビア構造体１０８に電気接続することができる。導電性パッド１１７は、別の要素に電気接続するように構成することができる。一部の配置構成では、導電性パッド１１７は、ＢＥＯＬ又はＲＤＬの一部とすることができる。

【0010】

図１Ｅに示すように、マイクロ電子構造体１１４の前側を接着剤１１８でキャリア１２０に取り付けることができる。キャリア１２０は、加工中にマイクロ電子構造体１１４を支持するのに使用される一時的ハンドルウェーハを含むことができる。一部の実施形態では、接着剤１１８は有機接着剤を備えることができ、高温に敏感であるとすることができる。従って、キャリア１２０をマイクロ電子構造体１１４に取り付けるために接着剤１１８を使用すると、加工中に適用することができる温度が制限される可能性がある。しかし、別の実施形態では、キャリア１２０は、接着剤１１８なしでマイクロ電子構造体１１４の前側に直接に結合させることができる。前側１１４がキャリア１２０に取り付けられる間に、半導体部分１２４の裏側を研削又は摩滅させてビア１０８を露出することができる。図１Ｆに示すように、誘電体層１２２を半導体１２４の裏側面に堆積させることができる。裏側金属化層１１６、例えば、バック－エンド－オブ－ライン（ＢＥＯＬ）又は再配置層（ＲＤＬ）を誘電体層１２２の上に設けることができ、ビア構造体１０８に電気接続するように構成することができる。

【0011】

従来のビア形成工程には、不均一なビア長さをもたらすいくつかの問題がある。例えば、ビアのための開口部を形成するのに使用されるエッチング工程は、特にビアに使用される高アスペクト比の開口部の場合に、ウェーハのような基板全体を通して不均一であり、それによってビア開口部の深度が異なることになる。製造されたビアの不均一性は、ＴＳＶ露出工程中に収量の損失をもたらす。更に、ＴＳＶ露出工程の一部である誘電体堆積は、ダイをキャリアに接着するのに使用される一時的な結合材料によって制限される可能性がある。接着剤は裏側誘電体の堆積温度を制限し、様々な加工上の問題を引き起こす可能性がある。更に、一時的な結合層厚みの不均一性は、薄くされたシリコンウェーハ厚み均一性に追加される可能性がある。実際に、図２に示すように、１２インチウェーハの場合に、ビア開口部の形成に使用されるエッチング工程は、約７ミクロンの不均一性を有する可能性がある。ウェーハの一部の区域では、エッチング深度が高く（２０２）、一方でウェーハの一部の区域では、エッチング深度が低く（２０６）、ウェーハの他の区域は、低いエッチング深度（２０６）と高いエッチング深度（２０２）の間のエッチング深度（２０４）を有することになる。導電材料、例えば、銅が開口部に充填された状態で、ビア開口部の変化する深度は、異なるビア構造体長さに至る。

【0012】

図３Ａに示すように、ビアの長さが異なると、収量の大幅な損失をもたらす可能性がある。この厚みの損失は、例えば、一時的な工程に起因するウェーハ厚みの変動と結び付いた場合に、ＴＳＶの収量を更に低減する可能性がある。例えば、短すぎて（３０４）有効でないＴＳＶを有するダイ及び長すぎて（３０２）有効でないＴＳＶを有するダイは、使用されない可能性がある。例えば、ウェーハ内の一部のダイは、長すぎて（３０２）研削又は研磨中に折れてしまうＴＳＶを有する可能性がある。他のビアは短すぎて（３０４）デバイスの半導体部分に埋もれる。更に、一部の工程では、不完全又は不均一なメッキ手順から不均一なＴＳＶが生じる可能性がある。例えば、そのような工程では、ビア開口部を均一にエッチングすることは可能であるが、高アスペクト比の開口部を通過するメッキ工程では、ビア開口部を均一に充填することができない。この工程変動により、有効な（３０６）ダイの数が減少する。従って、不均一なＴＳＶの長さは、様々な異なる加工方法に起因する可能性がある。

【0013】

図３Ｂは、ＴＳＶ平坦化後に測定することができる８インチウェーハに関する厚み変動を例示している。見ることができるように、ウェーハの厚みは４ミクロンだけ変動する可能性がある。ウェーハの一部の領域は５８．０９ミクロンまでの厚みを有することができ、一方でウェーハの他の領域は５６．０９ミクロンの厚みを有することができ、一方でウェーハの他の領域は約５４．６７ミクロンのよりも低い厚みを有することができる。ウェーハの厚み変動も、一部のＴＳＶを無効にする原因になり、工程制御レベルの低下をもたらす可能性がある。

【0014】

上述のように、例えば、ダイ厚みの不均一性とＴＳＶ開口部のエッチング不均一性とにより、半導体部分の裏側を研削してＴＳＶを露出させた後では、ＴＳＶの長さがウェーハ全体を通してかなり変動する可能性がある。従って、バルク半導体部分の裏側を研削する又は他に薄くすると、露出したビアは、様々な長さだけ薄くなった半導体部分の裏側から突出する場合があり、一部のビアは、上述のように露出しないままで半導体部分に埋もれる場合がある。突出するＴＳＶの破損を防止しながらＴＳＶの不均一な長さを低減するために、半導体部分の裏側の上に及びＴＳＶの上に１又は２以上の裏側誘電体層を設けることができる。ＴＳＶの高さにある程度の変動があっても、半田バンプを使用することは可能であるが、この変動は平坦性の欠如をもたらし、積み重ねを困難にする。直接ハイブリッド結合のような一部の積み重ね技術は、「局所」変動に特に敏感である。

【0015】

例えば、一部の工程では、最初の裏側シリコン研削と湿式又は乾式エッチング方法によるＴＳＶのライナーに対するシリコンの選択的除去との後に、ＴＳＶの約６～７ミクロンが半導体部分の裏側から突出する。障壁層、例えば、窒化珪素、酸窒化珪素、炭窒化珪素、ダイヤモンド状炭素のような誘電体障壁層又はいずれかの他の適切な誘電体障壁材料層を半導体部分の裏側の上に、露出したＴＳＶの側壁の上に、及び露出したＴＳＶの露出端面の上に堆積させることができる。障壁層の上面、露出したＴＳＶの側壁に沿って延びる障壁層の部分、及び露出したＴＳＶの端面に沿って配置された障壁層の部分を含む誘電体障壁層の上に、酸化珪素又はいずれかの他の適切な誘電体のような第２の誘電体層を堆積させることができる。裏側誘電体層を堆積させた後に、ビア及び誘電体層の部分を研磨して又は他に除去してビアを平坦化し、不均一性を低減することができる。

【0016】

他の工程では、第１の誘電体障壁層及び／又は第２の誘電体障壁層のより薄い層を薄くなった半導体部分及びビアの上に堆積させることができる。例えば、他の工程では、誘電体層は、僅か１又は２ミクロンに過ぎず、例えば、ビアの突出部分の長さよりも有意に薄い場合がある。ビア及び誘電体層を研磨すると、ビアの一部が折れてビアの端部が半導体部分に埋もれ、半導体部分の裏側に対して凹むようになる場合がある。ＴＳＶが破損すると、デバイスの収量が低下する可能性がある。

【0017】

これらの工程の一部では、ＴＳＶ内の選択された金属は、ＴＳＶの性能に有意な変化をもたらす可能性がある。例えば、一部の工程では、銅（Ｃｕ）が有効な堆積金属になる可能性がある。ＴＳＶに使用する場合に、銅は使用可能な合金金属であり、ＴＳＶの膨張特性及び研磨特性を変化させる可能性がある。エッチビアの底部にある銅は、一般的に閉じ込められており、自由な銅と同じ速度又は同じ温度でアニールすることができない可能性がある。これらの異なる特性は、ＴＳＶの露出に先立つ堆積工程では、安定した結晶学的構造体を持たないＣｕのＴＳＶをもたらす可能性がある。更に、ＴＳＶ金属化は、例えば、直接結合相互接続（Ｄｉｒｅｃｔ Ｂｏｎｄ Ｉｎｔｅｒｃｏｎｎｅｃｔ）（登録商標）工程による信頼性の高い直接結合に不適切な金属不純物又は有機不純物を含む場合がある。更に、保管中又は熱処理中のＴＳＶの収縮は、ＴＳＶを取り囲む絶縁酸化物に形状的な問題、例えば、リム又はトレンチの形成を引き起こすことが示されている。

【0018】

従来のＴＳＶ形成工程の収量を低減する一部の主な問題は、ＴＳＶエッチング深度の不均一性及び研磨中のＴＳＶ破損を含む。ＴＳＶは、３００ｍｍウェーハの全体を通して合計５５ｕｍの深度の中から２～４ｕｍという典型的な深度変動を有する可能性がある。この深度変動により、均一な面結合を達成するのに難題が生じる可能性がある。更に、不均一なＴＳＶは、加工中に破損をもたらし、収量の低下に至る場合がある。シリコンウェーハは、化学機械加工（ＣＭＰ）平坦化を使用して平坦化することができる。ＣＭＰ平坦化中に、一部のＴＳＶが裂ける可能性がある。この破損は、部分的には、ＴＳＶの深度変動に起因することの多い過度のＴＳＶ露出によって引き起こされる可能性がある。

【0019】

従来、裏側ＴＳＶ加工は、大量生産での直接結合に使用されていなかった。ウェーハの裏側でＴＳＶを平坦化する従来の手順はまた、銅パッドのパターン化とウェーハへの半田バンプの付加とに依存する場合がある。同じく、従来の裏側加工では、ＴＳＶの折れを防げず、直接結合に適する平坦性を達成することができない。これらの工程は、研磨時間の長さ、４～６サイクルの範囲にあり、機械加工時間が最大で２時間掛かる可能性がある研磨サイクル数、堆積させる材料の量（５ｕｍ）、除去される材料の量（堆積させた酸化物に応じて、２～４ｕｍ）、及び研磨間に使用される総アニール時間（１時間のアニールサイクルを３～５回）の理由で大量生産に適さない可能性がある。

【0020】

本明細書に開示する様々な実施形態は、薄くされたウェーハ全体を通してＴＳＶ長さが均一であることを保証することにより、デバイスの収量を改善することができる。一部の実施形態では、銅の湿式エッチングを使用して、銅のＴＳＶ面は、シリコン面の数ミクロンよりも下まで低くすることができる。一部の実施形態では、周囲のシリコンバルクは、ＴＳＶ内の銅を抑制して安定化することを助けることになる。一部の実施形態では、銅シード層の堆積前に障壁層を堆積させる。一部の実施形態では、電気メッキ技術を使用してビアを充填する。一部の実施形態では、一部のＴＳＶは他のＴＳＶよりも深い場合があり、電気メッキ工程を使用して、破損したＴＳＶの追加の深度を受け入れることができる。

【0021】

一部の実施形態では、アニール工程は、結合に使用されるデバイス側の銅と類似の化学的及び構造的特性を与えるために銅プラグ材料を安定化させる。一部の実施形態では、アニール工程は銅プラグ材料を安定化させて、デバイス側の結合銅と同じ不純物及びテクスチャ特性を有するようにする。一部の実施形態では、銅メッキを直接結合界面としてアニールすることができる。このアニーリングは銅プラグ材料を安定化させ、プラグ材料を化学的及び物理的にデバイス側の直接結合界面銅パッドと似たものにすることができる。

【0022】

一部の実施形態では、銅層に対して使用されるＣＭＰは、標準的な直接結合界面ＣＭＰのためのスラリ及び工程を含むことができる。一部の実施形態では、ＴＳＶに対するＣＭＰは、スラリの使用方法及び機械加工時間に関してデバイス側のＣＭＰと同じであるとすることができる。一部の実施形態では、ＣＭＰパラメータは、デバイス側のＣＭＰパラメータと同じであるか又は類似しているとすることができる。一部の実施形態では、このＣＭＰ均一性は、追加のフォトリソグラフィ段階を使用する又はしないに関わらず達成することができる。一部の実施形態では、ＣＭＰ工程中に使用されるフォトリソグラフィ段階だけが全面的な裏側加工であるとすることができる。

【0023】

図４Ａ～４Ｉは、一実施形態に従ってマイクロ電子構造体を形成する方法を示している。図４Ａに示すようにかつ上述のように、バルク半導体部分４０４を含む基板の厚みを少なくとも部分的に通してＴＳＶ構造体４１０を設けることができる。一部の実施形態では、バルク半導体部分４０４は、シリコン、ゲルマニウム、炭化珪素、又はいずれかの他の適切な半導体材料を含むことができる。１又は複数のライナー層４１２を基板の前面４０６から開口部に設けることができる。１又は２以上のライナー層４１２は、一部の実施形態では誘電体ライナー４１５を含むことができる。１又は２以上のライナー層４１２の誘電体ライナー４１５は、窒化珪素、酸窒化珪素、炭窒化珪素、ダイヤモンド状炭素、及びいずれかの他の適切な誘電体を含むことができる。一部の実施形態では、１又は２以上のライナー層４１２は、これに加えて又はこれに代えて、第１のライナー障壁層４１３を含むことができる。図４Ａは、層４１２を単層として模式的に示しているが、層４１２は、例えば、誘電体ライナー４１５及びライナー障壁層４１３を含む複数の層又は副層を備えることができることを認めなければならない。第１の導電性ビア４０２は、ライナー層４１２にわたって開口部に設けることができる。一部の実施形態では、第１の導電性ビア４０２は銅を含むことができるが、他の適切な金属を使用することもできる。第１の導電性ビア部分４０２は、基板４０６の前面から設けることができる。第１のライナー障壁層４１３は、導電性ビア材料の拡散を低減するための導電性障壁を含むことができる。第１のライナー障壁層４１３は、第１の導電性ビア部分４０２及び第２の導電性ビア部分４２４の導電材料とは異なる材料とすることができる。第１のライナー障壁層４１３は、第１の導電性ビア部分４０２及び／又は第２の導電性ビア部分４２４の導電材料に対して周囲の誘電体及び／又は半導体材料内への拡散を低減するように構成することができる。第１のライナー障壁層４１３に使用される材料の例は、窒化チタン、窒化タンタル、及びいずれかの他の適切な金属及び金属窒化物材料のような金属及び金属窒化物材料を含む。第１の導電性ビア部分４０２は、開口部内でシード層の上に電気メッキすることができる。ウェーハの前面又は前側、例えば、第１の面４０６は、半導体部分のアクティブ側を含むことができ、アクティブ側の中に又は上にトランジスタのようなアクティブ集積回路が形成される。ウェーハの前面又は第１の面４０６は、キャリア４１４に装着することができる。キャリア４１４は、一部の実施形態では、一時的なハンドルウェーハとして機能することができる。一部の実施形態では、マイクロ電子構造体は、接着剤を使用してキャリア４１４に取り付けることができる。他の実施形態では、マイクロ電子構造体は、以下でより詳細に説明する直接結合技術を使用して、接着剤を介在することなくキャリア４１４に直接に結合させることができる。図４Ａ～Ｃに示すように、ＴＳＶ４１０は、バルク半導体内のかなりの深度を通過する変動性エッチングのために、基板全体を通して変動する高さを有する可能性がある。

【0024】

図４Ｂでは、このステージでは基板の裏面でもある半導体部分の裏側、すなわち、第２の側４０８は、乾式エッチングを行う又は他に除去することで薄くされ、ＴＳＶ４１０を露出させることができる。図示のように、ＴＳＶ４１０は、半導体部分４０８の裏側を超えて突出する可能性がある。上述のように、ＴＳＶ４１０の長さは、ウェーハ全体を通して不均一である可能性があるので、ＴＳＶ４１０は、半導体部分４１６の上に様々な長さだけ突出する。エッチング工程は、ビア構造体４１０を無傷のまましておくことができるので、誘電体ライナー４１５及び第１のライナー障壁層４１３を含む１又は２以上のライナー層４１２は、導電性ビア部分の側壁４１１の上にかつそれに沿って配置されたままである。図４Ｃでは、１又は２以上の誘電体層４１８をバルク半導体部分４１６の上面４０８にわたってビア構造体４１０の側壁４１１に沿ってかつ基板の裏面４０８を定めるビア構造体４１０の端面にわたって設けることができ、例えば、堆積させることができる。図４Ｃは、層４１８を単一層として模式的に示しているが、層４１８は、複数の層又は副層を備えることができることを認めなければならない。様々な実施形態では、誘電体層４１８は、バルク半導体部分４１６の上及びビア構造体４１０の上に設けられた第１の誘電体障壁層４１９とすることができる。誘電体層４１８は、第１の誘電体障壁層４１９を覆う第２の誘電体層４２１を更に含むことができる。様々な実施形態では、第１の誘電体障壁層４１９は、例えば、窒化珪素、酸窒化珪素、炭化珪素、炭窒化珪素、ダイヤモンド状炭素（ＤＬＣ）、又はいずれかの他の適切な誘電体障壁層材料のような銅の移動を低減する材料を含むことができる。第２の誘電体層４２１は、低ｋ誘電体を含むことができ、酸化珪素のような無機誘電体とすることができる。図４Ｃに示すように、ＴＳＶ４１０は、約０～１０ミクロン、１～７ミクロン、又は５～６ミクロンの範囲にある距離だけ半導体部分４０８を超えて突出する可能性がある。更に本明細書で説明するように、ＴＳＶ４１０は、ＴＳＶ４２０に見られるように折れて、半導体部分４１６及び／又は誘電体層４１８の中に０～１０ミクロン、１～７ミクロン、又は２～６ミクロンの範囲にある距離だけ凹む可能性がある。誘電体層４１８の厚みは、約２～７ミクロンの範囲、約３～７ミクロンの範囲、又は４～６ミクロンの範囲、又は一実施形態では約５ミクロンであるとすることができる。

【0025】

図４Ｄでは、ビア構造体４１０及び誘電体層４１８は、例えば、基板の裏面４０８に適用される化学機械研磨（ＣＭＰ）工程を使用して平坦化することができる。本明細書で上述のように、平坦化工程は、ＴＳＶ４１０のうちの１又は２以上、例えば、中央のＴＳＶ４２０を折り取ることがあり得る。例えば、図４Ｄでは、中央のＴＳＶ４２０は、ＴＳＶ４２０が誘電体層４１８及び／又は半導体部分４１６の中に埋もれてその面の下方に凹むように折れたものとして示している。上述のように、中央のＴＳＶ４２０のような破損したＴＳＶは、ウェーハデバイスの収量を低減する可能性がある。ＣＭＰスラリに対して選択された化学的性質に応じて、他のＴＳＶ４１０の一部又は全ても、誘電体層及び／又は半導体部分の下方に凹む場合がある。

【0026】

図４Ｅでは、第１の導電性ビア部分４０２は、基板４０８の裏面の下方、例えば、誘電体層４１８及び／又は半導体部分４０８の下方に凹むように選択的にエッチングされるとすることができる。中央のＴＳＶ４２０が折れたために、中央のビア構造体４２０のエッチング深度は、他のビア構造体４１０のエッチング深度よりも深い。様々な実施形態では、選択的な銅湿式エッチングを実行して第１の導電性ビア部分４０２の一部だけをエッチングすることができる。有利なことに、図示の実施形態では、基板４１６全体を通してＴＳＶ４１０の全ては、付加された誘電体層４１８の上面よりも少なくとも下方にある程度凹んでいる。他の実施形態では、ＴＳＶ４１０の陥入は、図４Ｄに関して上述したＣＭＰ中に達成することができる。更に他の実施形態では、別々の陥入工程を使用するか否かに関わらず、全てのＴＳＶ４１０を凹ませる訳ではなく、一部のＴＳＶ４１０だけを凹ませる。例えば、一部の実施形態では、一部のＴＳＶ４１０が例えば折れによって面４０８の下方に実質的に凹む従来のＣＭＰ工程が使用される。

【0027】

図４Ｆに示すように、収量を改善し、平坦化された高品質の結合面を提供するために、第１の導電性ビア部分４０２の露出端面の上にかつライナー障壁層４１２に沿って第２の障壁層４２２を設けることができる。第２の障壁層４２２の上にシード層（図示せず）を設けることができ、第２の導電性ビア部分４２４は、例えば、電気メッキにより、基板４１６の裏面から第２の障壁層４２２の上に設けることができる。マイクロ電子構造体はアニールすることができ、それによって粒子成長を有利に容易にして直接結合を改善することができる。有利なことに、例えば、電気メッキのような堆積工程とアニール工程とを共に選択して直接ハイブリッド結合を準備することができ、これは、高アスペクト比の深いビアの充填を改善するように選択される最初にＴＳＶビア４１０を充填するのに使用されたメッキ工程とは対照的である。

【0028】

様々な実施形態では、合金添加剤をＴＳＶ４１０の導電材料に付加することができる。合金添加剤を提供して熱膨張を制御する及び／又は導体の耐食性を改善することができる。一部の実施形態では、導体は、銅、銀、金、又はいずれかの他の適切な導電材料である。合金添加材料は、金属元素、例えば、ベリリウム、インジウム、ガリウム、ニッケル、マンガンを含むことができ、典型的に、ＴＳＶ４１０の５原子％未満、より具体的には、２原子％未満に対応する。合金添加剤は、シード層又は第２の障壁層４２２の一部として施され、そこから拡散することができる。そのような合金元素は、ＴＳＶ４１０の硬度、耐食性、及び／又はその後のアニーリング中に粒子形成を抑制するために異なる量で存在することができる。金属－金属直接結合工程での相互拡散を容易にするために第２の導電性部分でより大きい粒子が望ましいので、第１の導電部分４０２は、第２の導電性部分４２４と比べて、より小さい割合の合金元素を含有することができる。例えば、一部の実施形態では、第２の導電性ビア部分４２４は、第１の導電性ビア部分と比べて少なくとも５％少ない、少なくとも１０％少ない、少なくとも１５％少ない、又は少なくとも２０％少ない合金元素を有することができる。

【0029】

これに加えて、レベラー、抑制剤、促進剤のような１又は２以上の有機添加剤をＴＳＶ４１０の形成中にメッキ浴に提供して充填を改善することができる。様々な実施形態では、第２の導電性ビア部分４２４をメッキする場合に、開口部を充填する第１の導電性ビア部分４０２をメッキする場合に使用される添加剤の種類又は量と比べて、異なる添加剤及び／又は異なる比率の添加剤、例えば、より少ない添加剤を付加することができる。例えば、一部の実施形態では、第１の導電性ビア部分４０２をメッキする場合も第２の導電性ビア部分４２４をメッキする場合も添加剤を使用することができるが、第１の導電性ビア部分４０２に使用される添加剤の量は、第２の導電性ビア部分４２４に使用される量とは実質的に異なる場合がある。一部の実施形態では、第１の導電性ビア部分４０２をメッキする場合に、第２の導電性ビア部分４２４をメッキする場合よりも多くの添加剤を使用することができる。一部の実施形態では、例えば、充填を改善するために、第１の導電性ビア部分４０２の電気メッキ中に有機添加剤のような添加剤を付加することができるが、第２の導電性ビア部分４２４の電気メッキ中は、異なる比率又は異なる種類の有機添加剤を付加することができる。様々な実施形態では、第１の導電性ビア部分４０２のメッキ浴は、第２の導電性ビア部分４２４を形成するためのメッキ浴と比べてより大きい割合の有機添加剤を含むことができる。従って、第１の導電性ビア部分４０２は、第２の導電性ビア部分４２４と比べて硫黄、酸素、窒素、及び／又は炭素のような不純物をより大きい割合で有することができる。様々な実施形態では、第１の導電性ビア部分４０２は、第２の導電性ビア部分４２２と比べて窒素、炭素、及び／又は酸素のようなより多くの不純物を導入する高濃度のレベラー、例えば、ヤヌスグリーンを有するメッキ浴内に形成することができる。両方の部分４０２及び４２４では、添加剤に由来する不純物は百万分率（ｐｐｍ）で測定することができる。

【0030】

電気メッキ後に、メッキ添加剤からの不純物、例えば、不純物の中でも特に炭素、窒素、硫黄、酸素は、第１の導電性ビア部分４０２及び／又は第２の導電性ビア部分４２４に取り込まれる可能性がある。一部の実施形態では、第１の導電性ビア部分４０２に存在する不純物の量は、第２の導電性ビア部分４２４に存在する不純物の量よりも多い場合がある。一部の実施形態では、第２の導電性ビア部分４２４には微量の不純物だけが存在するとすることができる。更に、第２の導電性ビア部分４２４に存在する不純物は、第１の導電性ビア部分４０２と比べて異なる組成及び／又は濃度を有することができる。これらの組成は、第２の導電性部分によって形成可能な相互接続の粒径、配向、又は熱安定性に影響を与えるように選択することができる。不純物は、２原子％未満、例えば、１００ｐｐｍ未満又は５０ｐｐｍ未満の濃度で導電性ビアに存在する他の材料元素を含む場合がある。一実施形態では、第２の導電性ビア部分４２４内の不純物は、第１の導電性ビア部分４０２内の不純物よりも少ない場合がある。例えば、一部の実施形態では、第２の導電性ビア部分４２４は、第１の導電性ビア部分４０２よりも少なくとも５％少ない、少なくとも１０％少ない、又は少なくとも２０％少ない非銅元素（例えば、金属合金元素又はメッキ浴添加物からの不純物など）を有することができる。

【0031】

図４Ｇでは、第２の導電性ビア部分４２４及び第２の障壁層４２２に対して誘電体層４１８の上に横たわる部分は、例えば基板の裏面に適用されるＣＭＰ工程を使用して除去することができる。研磨工程は、誘電体層４１８を露出させて平坦化することができ、直接結合のための準備段階として役割を果たすことができ、すなわち、非常に高度な研磨により、直接結合に十分な平坦性が達成される。有利なことに、中央の破損したＴＳＶ４２０が修復されており、金属凹部が適切な深度に設けられ、研磨された誘電体層４１８と第２の導電ビア部分４２４とを直接結合工程に使用することができる。例えば、メッキ及びアニール工程は、結合面に主として垂直な１１１結晶面に沿って向けた銅、金、又は銀の粒子のような粒子、又は銅のような金属テクスチャを形成することができ、それにより、直接結合中の金属の拡散及び結合を強化することができる。様々な実施形態では、金属テクスチャは、結合面に対してほぼ垂直な幾何学的成分を有するように配向させることができる。一部の実施形態では、第２の導電性ビア部分４２４は、垂直線から３０°以内、例えば、ビア構造体の縦寸法に沿って延びる垂直軸の３０°以内、垂直線から２０°以内、又は垂直線から１０°以内に向けられた第１の比率の１１１平面を有することができる。第２の導電性ビア部分４２４は、垂直線から３０°以内、例えば、ビア構造体の縦寸法に沿って延びる垂直軸から３０°以内、垂直線から２０°以内、又は垂直線から１０°以内に向けられた第２の比率の１１１平面を有することができる。一部の実施形態では、第２の比率は第１の比率よりも大きいとすることができる。図示の実施形態では、ＣＭＰ選択、図４Ｄ及び対応する説明を参照、及びその後の陥入、図４Ｅ及び対応する説明を参照、のいずれかを選択して基板全体を貫通する程度の陥入を保証しており、各ＴＳＶ４１０は、第１の導電性ビア部分４０２と第２の導電性ビア部分４２４との両方を含むことができる。他の実施形態では、図４Ｅのステージで全てのＴＳＶ４１０が基板全体を通して凹んでいる訳ではなく、一部のＴＳＶ４１０だけが第２の導電性ビア部分４２４を含む。いずれの場合でも、図４Ｇの構造体を達成するように選択されるＣＭＰ工程は、その後の直接ハイブリッド結合を容易にするように選択することができる。従って、ＴＳＶ４１０の各々は、誘電体層４１８の上面よりも下方に、例えば、４０ｎｍ未満、３０ｎｍ未満、２０ｎｍ未満、１５ｎｍ未満又は１０ｎｍ未満であるが、約５ｎｍよりも大きいか又はそれに等しく、例えば、約２ｎｍよりも大きいか又はそれに等しく凹ませることができる。

【0032】

図４Ｈに示すように、上述のマイクロ電子要素は、マルチダイ又はマルチ要素スタックで利用することができる。例えば、第１の積み重ねダイ４３４は、接着剤なしでベースウェーハ４３２に直接に結合させることができる。一部の実施形態では、前部アクティブ面をベースウェーハに結合することができる。以下で説明するように、第１のダイの接触パッド４２６は、接着剤なしでウェーハの接触パッド４２６に直接に結合させることができ、非導電性領域は、接着剤４３０なしでウェーハの対応する非導電性領域に直接に結合させることができる。追加のデバイスを積み重ねてマイクロ電子構造体の裏側に直接に結合することができる。例えば、図示のように、第２の要素又はダイ４３６の接触パッド４２６は、接着剤なしで第１の要素４３４の露出したＴＳＶ構造体４１０に直接に結合させることができる。第２の要素又はダイ４３６の非導電性領域は、接着剤なしで誘電体層４１８に直接に結合させることができる。追加の要素を第２の要素又はダイに直接結合して積み重ねて直接に結合された構造体内にいくつかの要素を形成することができる。一部の他の応用では、本明細書に説明する方法で加工されたウェーハを組み立てる又は積み重ねて粘着層を介在させずに互いに直接に結合することができる。

【0033】

図４Ｉは、開示する様々な実施形態を使用して形成されたビア構造体４１０を示している。図示のように、マイクロ電子構造体は、第１／前面４０６と、第１の面の反対側の第２／裏面４０８とを有するバルク半導体部分４０４を含むことができる。一部の実施形態では、第２の面４０８は、第２の面内に又は上に形成されたアクティブ回路を有するアクティブ面を含むことができる。これに加えて又はこれに代えて、一部の実施形態では、第１の面４０６は、第２の面内に又は上に形成されたアクティブ回路を有するアクティブ面を含むことができる。他の実施形態では、第１の面４０６は、アクティブ回路のない非アクティブ面を含むことができる。ビア構造体４１０は、第１の面に対して非平行な方向に沿ってバルク半導体部分４０４を少なくとも部分的に通して例えば完全に通って延びる開口部に配置することができる。ビア構造体は、第１の導電性ビア部分４０２、第２の導電性ビア部分４２４、及び第２の障壁層４２２を含むことができる。第２の障壁層４２２は、第１の導電性ビア部分４０２と第２の導電性ビア部分４２４との間に配置された第１の部分４４０を含む。第２の障壁層４２２はまた、第２の導電性部分４０２の側壁４１１に沿って配置された第２の部分４４２を含むことができる。第２の導電性ビア部分４２４は、第２の障壁層４４０から少なくとも基板の面４０８まで延びることができる。上述のように、第２の導電性ビア部分４２４は、第１の導電性ビア部分４０２とは異なる組成を有することができる。

【0034】

第１の導電性ビア部分４０２も第２の導電性ビア部分４２４も、例えば、銅によって形成することができるが、例えば、電気メッキ工程に使用されるレベラー、抑制剤、促進剤、メッキ電流密度、及び／又は粒径及び／又は配向に起因して異なる種類及び／又は濃度の合金元素及び不純物を有することができる。例えば、第１の導電性ビア部分４０２及び／又は第２の導電性ビア部分４２４は、金属合金元素のような非銅元素又はメッキ浴添加剤からの不純物に対して異なる比率を有することができる。第１のビア部分４０２は、第２のビア部分４２４よりも多い非銅元素を有することができる。一部の実施形態では、第１のビア部分４０２は、障壁層４１２からの拡散を通じて又はシード層を通じて取り込まれたＢｅ、Ｍｎ、Ｎｉのような合金元素を有することができる。第２のビア部分４２４は、そのような非銅元素を含まないか又はそのような不純物を微量レベルしか含まないとすることができる。第２のビア部分４２４は、そのような非銅元素を有するが、第１のビア部分と比べて少量である。一部の構成では、メッキ中に障壁層４１２及び／又はシード層を通じて取り込まれる合金材料を提供して第１のビア部分４０２の粒子を固定することができる。これに加えて、第１のビア部分４０２のメッキ中に１又は２以上の有機添加剤をメッキ中に提供して充填を改善することができ、この添加剤は、第２の導電性ビア部分４２４に使用されないとすることができる。他の実施形態では、有機又は他の添加剤を第１のビア部分４０２と第２のビア部分４２４との両方に付加することができるが、第１のビア部分４０２の方が、メッキ後に添加剤が残す不純物の濃度が高くなる可能性がある。本明細書で説明するように、硫黄、酸素、炭素、又は窒素のような不純物は、第２のビア部分４２４と比べて第１のビア部分４０２ではより高い濃度でＴＳＶ４１０に存在する可能性がある。一部の実施形態では、合金元素及び添加剤からの不純物を含む非銅元素成分は、第１の導電性ビア部分４０２の方が、第２の導電性ビア部分４２４よりも多い。例えば、一部の実施形態では、第２の導電性ビア部分４２４は、第１の導電性ビア部分と比べて少なくとも５％少ない、少なくとも１０％少ない、少なくとも１５％少ない、又は少なくとも２０％少ない非銅元素を有することができる。第１の導電性部分４０２の組成及び粒子構造体は、深い高アスペクト比のビアの充填を最適化するように選択された加工の結果とすることができ、第２の導電性部分４２４の組成及び粒子構造体は、その後の直接ハイブリッド結合を最適化するように選択することができる。

【0035】

図４Ｉに示すように、誘電体層４１８は、バルク半導体部分４０４上に配置することができ、第２の導電性ビア部分４２４は、その端部が誘電体層４１８の上面と面一であるように又は誘電体層４１８の上面に対して僅かに例えば約４０ｎｍ未満、約３０ｎｍ未満、約２０ｎｍ未満、約１０ｎｍ未満、又は約５ｎｍ未満だけ凹むように誘電体層４１８を通って延びる。誘電体層４１８は、別の要素と直接に結合するように構成された平坦化された誘電体結合層を備えることができる。誘電体層４１８は、更に、バルク半導体部分４０４の上に誘電体障壁層を備えることができ、平坦化された誘電体結合層は誘電体障壁層の上に配置される。第１のライナー障壁層４１２は、第１の導電性部分４０２及び第２の導電性部分４２４の側壁４１１に沿って延びることができる。図示のように、第２の障壁層４４０は、第１の障壁層４１２と第２の導電性ビア部分４２４との間を第１の障壁層４１２に沿って延びる第２の部分４４２を含むことができる。従って、障壁全体の厚みは、第１の導体部分４０２とバルク基板４０４との間の障壁厚みに比べて第２の導電部分４２４とバルク基板４０４との間の方が大きく、２つの識別可能な障壁層を備えることができ、それらは異なる組成である又はない場合がある。

【0036】

図５Ａ～５Ｉは、他の実施形態に従ってマイクロ電子構造体を形成する方法を示している。特に断りのない限り、図５Ａ～５Ｉの実施形態は、図４Ａ～４Ｉの類似の構成要素と同じか又はほぼ同様であるとすることができる。例えば、図５Ａ～図５Ｅの段階は、図４Ａ～図４Ｅに関連して上述した段階と同じであるとすることができる。しかし、図５Ｆでは、第１の導電性ビア部分４１０の上に障壁層を設けない場合がある。むしろ、第２の導電ビア部分４２４は、障壁層を介在することなく第１の導電ビア部分４１０の上に直接に又は介在シード層だけの上に及びバルク半導体部分４１６の上にメッキすることができる。上述のように、図５Ｆの構造体をアニールすることができ、それにより、直接結合に寄与する銅粒子成長を容易にすることができる。

【0037】

様々な実施形態では、第１の導電性ビア部分４０２の埋め込み導電材料は、第２の導電性ビア部分４２４の導電材料の上側部分よりも束縛される場合がある。アニーリング中に、第１の導電性ビア部分４０２と第２の導電性ビア部分４２４とは、異なる金属テクスチャを形成し、及び／又は合金元素及び／又はメッキ添加剤からの不純物のような非銅元素の濃度が異なる可能性がある。例えば、第１の導電性ビア部分４０２の第１の金属テクスチャは、第２の導電性ビア部分４２４の第２の金属テクスチャとは異なる可能性がある。図４Ａ～図４Ｉ及び図５Ａ～図５Ｉに開示する実施形態を含む様々な実施形態では、第２の導電性ビア部分４２４の結晶構造体は、直接結合中に金属の拡散、例えば、銅の拡散を強化するために、結合界面に対して非平行、例えば、ほぼ垂直な１１１結晶面に沿って垂直方向に向けられた粒子を有することができる。粒子は、結合界面に対してほぼ垂直な幾何学的成分を有することができる。一部の実施形態では、第１の導電性ビア部分４０２と第２の導電性ビア部分４２４は、異なる金属又は異なる合金を備えることができる。例えば、一部の実施形態では、第１の導電性ビア部分４０２は銅合金を含むことができ、第２の導電性ビア部分４２４は実質的に純粋な銅を含むことができる。

【0038】

図５Ｇ及び５Ｈは、図４Ｇ及び４Ｈで説明した段階とほぼ同様であるとすることができる。図５Ｉは、図４Ｉの介在障壁層を持たないマイクロ電子構造体を例示している。図５Ｉに示すように、第２の導電性ビア部分４２４は、第１の導電性ビア部分４０２の後にそれとは別に形成することができる。図４Ｉとは異なり、第１の導電性バイア部分４０２と第２の導電性バイア部分４２４の間には、障壁層４４０が介在しない。

【0039】

図６Ａ～６Ｈは、ビア６０６、例えば、銅ビア又は他の適切な導電性金属の劣化及び／又は半導体部分６０４、例えば、シリコン又は他の適切な半導体の汚染を回避しながら、ほぼ均一な長さを有する導電性ビア６０６の形成を可能にする他の実施形態を示している。特に断りのない限り、図６Ａ～６Ｈの実施形態は、図４Ａ～５Ｉの構成要素とほぼ同様であるとすることができる。例えば、上述のようにかつ図６Ａに示すように、半導体要素６０４、例えば、半導体ウェーハは、半導体部分６０４、例えば、シリコンバルク又はデバイス部分に形成された複数の導電性ビア６０６を有することができる。バルク半導体の前側は上方に示していり、対向するバルク半導体の裏側６１２は下方に示している。様々な実施形態では、前側６１０は半導体要素のアクティブ側を含むことができるので、アクティブ回路を前側６１０に又はその近くに形成することができる。誘電体ライナー及び／又は障壁層６０８は、ビア６０６が配置される開口部をライニングすることができる。１又は２以上の前側誘電体層６０２を半導体部分６１０の前側の上に設けることができる。図６Ａは層６０２を単一層として模式的に示しているが、層６０２は、複数の層又は副層を備えることができることを認めなければならない。前側誘電体層６０２は、例えば、酸化珪素、窒化珪素、酸窒化珪素、酸炭窒化珪素、ダイヤモンド状炭素（ＤＬＣ）、及びいずれかの他の適切な誘電体を含むいずれかの適切な種類の誘電体を含むことができる。

【0040】

上述のように、導電性ビア６０６の材料を堆積させる、例えば、電気メッキする開口部の深度は変動する可能性があり、不均一な長さを有するビアの形成をもたらす可能性がある。均一性の欠如により、半導体要素６１２の裏側からビアを露出させることが困難になる可能性がある。実際に、ビア開口部６０６のエッチング変動は、約２～３ミクロン又はそれを超える可能性があるので、ＴＳＶの高さには５０％以上の変動が存在する可能性がある。図４Ｂ及び５Ｂの工程では、半導体部分６０４を乾式エッチングしてビア６０６を露出させ、ビア６０６は、半導体材料６０４の上に異なる高さで突出することができる。しかし、ＳＦ₆のようなエッチャントを使用してシリコンのような半導体材料６０４を乾式エッチングすることは、特にビア６０６が適切に露出する前に誘電体ライナー及び／又はライナー障壁層６０８がエッチングされた場合に銅ビア材料の深刻な侵食を引き起こす可能性がある。更に、例えば、ＣＭＰ、研削、及び他の加工方法による導電性ビア６０６の加工は、ビアの導電材料の一部、例えば、銅材料が、半導体部分６０４、例えば、シリコンを汚染する原因になる可能性がある。

【0041】

従って、図４Ｂ及び５Ｂの工程とは異なり、図６Ｂでは、半導体部分６１２の裏側を例えばＣＭＰで研削かつ研磨してビア６０６を露出させることができる。研削及び研磨工程は、導電性ビア６０６を均一に露出させることができ、研削及び研磨前のビア６０６の不均一な長さを受け入れることができる。例えば、半導体要素６１２の裏側は、平坦化された、研削された、かつ研磨された半導体要素６１４の裏側にビア６０６の全てが露出するまで研削して研磨することができる。従って、図示の実施形態では、研削及び研磨工程を使用してほぼ均一な長さを有するビア６０６を露出させることができる。図４Ａ～図５Ｉに関連して上述したような他の実施形態では、材料の中でも特に銅を含むビア６０６をＣＭＰに露出することで半導体部分、例えば、シリコンを汚染する可能性があるので、ＣＭＰを利用してビア６０６を露出させることは望ましくない場合がある。そのような実施形態では、上述のように、エッチング工程、例えば、ＳＦ₆エッチングを使用して最初にビア６０６を露出させることができる。

【0042】

図６Ｃに移ると、導電性ビア６０６を裏側６１４からエッチングして銅を含む可能性がある導電材料にエッチング凹部を形成することができる。例えば、導電材料は、０．２５ミクロン～３ミクロンの範囲、０．５ミクロン～３ミクロンの範囲にある深度、例えば、一実施形態では約１ミクロンの深度でエッチングすることができる。図６Ｄでは、半導体部分の研削され研磨された裏側６１８の上にかつビアに形成されたエッチング凹部６２０の中に第１の裏側誘電体層６１６を設けることができ、例えば、堆積させることができる。図示のように、第１の裏側誘電体層６１６は、銅ビアの上にかつ開口部６２０内に配置された誘電体ライナー及び／又は障壁層に当接して凹部内に延びることができる。一部の実施形態では、第１の裏側誘電体層６１６は複数の層を備えることができる。例えば、図示の実施形態では、第１の裏側誘電体層６１６は、半導体部分の裏側及びビア６０６の上に配置された第１の誘電体層６１７、例えば、低温窒化珪素誘電体層と、第１の誘電体層６１７を覆う第２の誘電体層６１９、例えば、低温酸化珪素誘電体層とを含むことができる。例えば、様々な実施形態では、第１の誘電体層６１７及び／又は第２の誘電体層６１９は、低温化学気相蒸着（ＣＶＤ）工程を使用して形成することができる。しかし、他の実施形態では、第１の裏側誘電体層６１６は、単一誘電体層だけ又は２よりも多い誘電体層を備えることができる。

【0043】

図６Ｅに移ると、半導体部分６０４を露出させるために、半導体要素の裏側６１４を（例えば、ＣＭＰで）研磨して半導体部分６０４の上に横たわる第１の裏側誘電体層６１６の第１の部分を除去することができる。第１の裏側誘電体層６２０の第２の部分は、図６Ｅに示すように、導電性ビア６０６の上に凹部内に配置されたままとすることができる。第１の裏側誘電体層６２０の残存する第２の部分は、図６Ｆに示すように、後に続く半導体部分６０４の乾式エッチング中に導電性ビア材料を保護する役割を果たすことができる。従って、図６Ｆの乾式エッチングは、ビア６０６を均一に露出させることができ、第１の裏側誘電体層６２０の第２の部分は、例えば、ＳＦ₆を使用する乾式エッチング中にビアの銅を保護する役割を果たすことができる。更に、図６Ｆの段階では、露出面に酸化珪素を含むことができる第１の裏側誘電体層６２０にわたってシリコンに対して高選択性のエッチャント、例えば、ＳＦ₆を使用することができる。従って、図６Ｆの乾式エッチング後に示すように、ビア６０６、第１の裏側誘電体層６２０の第１の部分、及び誘電体ライナー／障壁層６０８は、半導体部分６０４の裏側でエッチングされた面に対して突出することができる。様々な実施形態では、ビアは、３ミクロン～４ミクロンの範囲の量だけ突出することができる。

【0044】

図６Ｇに移ると、半導体部分６０４のエッチングされた面６２２の上に、ビア６０６の露出したライナー層の側壁に沿って、ライナー層６０８の端部の上に、及び第１の裏側誘電体層６２０の第２の部分の上に第２の裏側誘電体層６２４を設けることができ、例えば、堆積させることができる。一部の実施形態では、第２の裏側誘電体層６２４は複数の層を備えることができる。例えば、図示の実施形態では、第２の裏側誘電体層は、半導体部分６２２のエッチングされた面及び第１の裏側誘電体層６２０の第２の部分に配置された第１の誘電体層６２５、例えば、低温窒化珪素誘電体層と、第１の誘電体層６２５を覆う第２の誘電体層６２７、例えば、低温酸化珪素誘電体層とを含むことができる。しかし、他の実施形態では、第２の裏側誘電体層６２４は、単一誘電体層だけ又は２よりも多い誘電体層を備えることができる。第２の裏側誘電体層６２４の厚みは、いずれかの適切な厚み、例えば、様々な実施形態では４ミクロン～５ミクロンの範囲にあるとすることができる。有益なことに、第１の裏側誘電体層６２５及び第２の裏側誘電体層６２７の一方又は両方の厚みは、特に薄くされたダイに対して適切な支持又は応力補償を提供するように選択することができる。

【0045】

図６Ｈに示すように、半導体要素の裏側は、（例えば、ＣＭＰで）研磨してビア６０６を露出させることができる。特に、研磨により、第１の裏側誘電体層６１６の上に配置された第２の裏側誘電体層６２４の部分、第１の裏側誘電体層６２０の残存する第２の部分を除去することができ、半導体部分の上に横たわる第２の裏側誘電体層の部分を薄くすることができる。従って、図６Ｈの構造体では、第２の裏側誘電体層６２４は、半導体部分６０４のエッチングされた面６２２の上にかつビアライナー層６０８、例えば、ライナー誘電体層及び／又はライナー障壁層の周りに配置することができる。様々な実施形態では、研磨はまた、直接結合のために半導体要素の裏側を準備するために第２の裏側誘電体層６２４に対してビア６０６内の導電材料を凹ませる役割を果たすことができる。様々な実施形態では、研磨により、１ｎｍ～２０ｎｍの範囲、又は１ｎｍ～１０ｎｍの範囲の量だけ導電材料を凹ませることができる。上述のように、半導体要素は、別の要素に直接に結合する及び／又は積み重ねることができる。同じく、前側誘電体層６０２を除去して前側にあるビア６０６を露出させることができ、１又は２以上の追加の要素を半導体要素の前側に積み重ねて直接に結合することができる。

【0046】

直接結合方法と直接結合構造体の例
本明細書に開示する様々な実施形態は、接着剤を介在させずに２つの要素を互いに直接に結合することができる直接結合構造体に関する。集積デバイスダイ、ウェーハ、及び他の半導体要素のような２又は３以上の半導体要素を互いに積み重ねて又は結合して結合構造体を形成することができる。一方の要素の導電性接触パッドを別の要素の対応する導電性接触パッドに電気接続することができる。いずれの適切な数の要素も結合構造体内に積み重ねることができる。

【0047】

一部の実施形態では、要素は接着剤なしで互いに直接に結合される。様々な実施形態では、第１の要素の非導電性又は誘電体を接着剤なしで第２の要素の対応する非導電性又は誘電場領域に直接に結合することができる。非導電材料は、第１の要素の非導電性結合領域又は結合層と呼ぶことができる。一部の実施形態では、第１の要素の非導電材料は、誘電体－誘電体結合技術を使用して第２の要素の対応する非導電材料に直接に結合させることができる。例えば、誘電体－誘電体結合は、少なくとも、米国特許第９，５６４，４１４号明細書、第９，３９１，１４３号明細書、及び第１０，４３４，７４９号明細書に開示する直接結合技術を使用して接着剤なしに形成することができ、これらの各全内容は、その全体がいずれの目的に対しても引用によって本明細書に組み込まれている。

【0048】

様々な実施形態では、接着剤を介在させずにハイブリッド直接結合を形成することができる。例えば、誘電体結合面を高い平滑度に研磨することができる。結合面を洗浄し、プラズマ及び／又はエッチャントに露出して面を活性化することができる。一部の実施形態では、活性化後又は活性化中に、例えば、プラズマ及び／又はエッチング工程中に、面を化学種で終端させることができる。理論に限定されることなく、一部の実施形態では、活性化工程を実行して結合面の化学結合を切断することができ、終端工程は、直接結合中の結合エネルギを改善する追加の化学種を結合面に提供することができる。一部の実施形態では、活性化と終端処理は同じ段階で提供され、例えば、面を活性化して終端させるためのプラズマ又は湿式エッチャントで提供される。他の実施形態では、結合面を別々の処理で終端させて直接結合のために追加の化学種を提供することができる。様々な実施形態では、終端化学種は窒素を含むことができる。更に、一部の実施形態では、結合面は、フッ素に露出することができる。例えば、層及び／又は結合界面の近くに１又は２以上のフッ素ピークが存在する場合がある。すなわち、一部の実施形態では、直接結合構造体では、２つの誘電体間の結合界面は、より高い窒素含有量及び／又はフッ素ピークを結合界面のための非常に平滑な界面を含むことができる。活性化及び／又は終端処理の追加の例は、米国特許第９，５６４，４１４号明細書、第９，３９１，１４３号明細書、及び第１０，４３４，７４９号明細書の全体を通して見出すことができ、これらの各全内容は、その全体がいずれか目的に対しても本明細書に組み込まれている。

【0049】

様々な実施形態では、第１の要素の導電性接触パッドを第２の要素の対応する導電性接触パッドに直接に結合することができる。例えば、ハイブリッド結合技術を使用して、上述のように準備された共有結合的に直接に結合された誘電体－誘電体面を含む結合界面に沿って導体－導体直接結合を提供することができる。様々な実施形態では、導体－導体、例えば、接触パッド－接触パッドの直接結合及び誘電体－誘電体ハイブリッド結合は、少なくとも米国特許第９，７１６，０３３号明細書及び第９，８５２，９８８号明細書に開示されている直接結合技術を使用して形成することができ、これらの各全内容は、その全体がいずれの目的に対しても引用によって本明細書に組み込まれている。

【0050】

例えば、誘電体結合面を準備し、上述のように接着剤を介在させずに互いに直接に結合することができる。非導電性誘電場領域に囲まれる場合がある導電性接触パッドも、接着剤を介在することなく互いに直接に結合することができる。一部の実施形態では、それぞれの接触パッドは、誘電体領域又は非導電性結合領域の外面（例えば、上面）の下方に凹ませることができ、例えば、３０ｎｍ未満、２０ｎｍ未満、１５ｎｍ未満、又は１０ｎｍ未満だけ凹ませることができ、例えば、２ｎｍ～２０ｎｍの範囲又は４ｎｍ～１０ｎｍの範囲で凹ませることができる。非導電性結合領域は、一部の実施形態では室温で接着剤なしで互いに直接に結合させることができ、その後に、結合された構造体をアニールすることができる。アニールされた状態で、接触パッドは、膨張して互いに接触し、金属－金属直接に結合を形成することができる。有益なことに、カリフォルニア州サンノゼのＸｐｅｒｉ社から市販されている直接結合相互接続、すなわち、ＤＢＩ（登録商標）のようなハイブリッド結合技術を使用すると、直接結合界面の全体を通して接続された高密度パッド、例えば、規則的な配列に関する小ピッチ又は微細ピッチを可能にすることができる。一部の実施形態では、一方の結合要素の結合面に埋め込まれた結合パッド又は導電性トレースのピッチは、４０ミクロン未満又は１０ミクロン未満、更に２ミクロン未満とすることができる。一部の応用では、結合パッドのピッチと結合パッド寸法の１つとの比は、５未満又は３未満であり、一部の事例では２未満であることが望ましい。別の応用では、一方の結合要素の結合面に埋め込まれた導電性トレースの幅は、０．３ミクロン～３ミクロンの範囲であるとすることができる。様々な実施形態では、接触パッド及び／又はトレースは銅を含むことができるが、他の金属も適する可能性がある。

【0051】

従って、直接結合工程では、接着剤を介在することなく、第１の要素を第２の要素に直接に結合することができる。一部の構成では、第１の要素は、単体化された集積デバイスダイのような単体化要素を含むことができる。別の構成では、第１の要素は、単体化された場合に複数の集積デバイスダイを形成する複数の例えば数十、数百、又はそれを超えるデバイス領域を含むキャリア又は基板（例えば、ウェーハ）を含むことができる。同様に、第２の要素は、単体化された集積デバイスダイのような単体化要素を含むことができる。別の構成では、第２の要素は、キャリア又は基板（例えば、ウェーハ）を含むことができる。

【0052】

本明細書で説明するように、第１の要素と第２の要素は、接着剤なしで互いに直接に結合させることができ、これは堆積工程とは異なる。一応用では、結合構造体内の第１の要素の幅は、第２の要素の幅と同様であるとすることができる。一部の他の実施形態では、結合構造体内の第１の要素の幅は、第２の要素の幅とは異なる場合がある。結合構造体でのより大きい要素の幅又は面積は、より小さい要素の幅又は面積より少なくとも１０％大きい場合がある。従って、第１及び第２の要素は、非堆積要素を含む場合がある。更に、直接に結合された構造体は、堆積された層とは異なり、ナノ空隙が存在する結合界面に沿って欠陥領域を含む可能性がある。ナノ空隙は、結合面の活性化、例えば、プラズマへの露出が原因で形成される場合がある。上述のように、結合界面は、活性化及び／又は最後の化学処理工程に由来する物質の集中を伴う可能性がある。例えば、活性化のために窒素プラズマを利用する実施形態では、結合界面に窒素ピークが形成される可能性がある。活性化に酸素プラズマを利用する実施形態では、結合界面に酸素ピークが形成される可能性がある。一部の実施形態では、結合界面は、酸窒化珪素、酸炭窒化珪素、又は炭窒化珪素を含むことができる。本明細書で説明するように、直接結合は、ファンデルワールス結合よりも強い共有結合を含むことができる。結合層は、高い平滑度に平坦化された研磨面を含むことができる。

【0053】

一部の実施形態では、金属－金属結合が接触パッド間に形成される。一部の実施形態では、接触パッドは銅又は銅合金を含む。様々な実施形態では、接触パッド間の金属－金属結合は、銅粒子が結合界面にわたって互いの中に成長するように結合させることができる。一部の実施形態では、銅は、結合界面にわたる銅の拡散を改善するために１１１結晶面に沿って配向された粒子を有することができる。結合界面は、結合された接触パッドの少なくとも一部分まで実質的に完全に延びることができるので、結合された接触パッド又はその近くにある非導電性結合領域間には実質的に間隙が存在しない。一部の実施形態では、例えば、銅を含むことができる接触パッドの下に障壁層を設けることができる。しかし、他の実施形態では、例えば、その全体がいずれの目的に対しても引用によって本明細書に組み込まれている米国特許出願公開第２０１９／００９６７４１号に説明されているように接触パッドの下に障壁層がない場合がある。

【0054】

一実施形態では、マイクロ電子構造体を開示する。このマイクロ電子構造体は、第１の面と第１の面の反対側の第２の面とを有するバルク半導体部分と、第１の面に対して非平行な方向に沿ってバルク半導体部分を少なくとも部分的に通って延びる開口部に配置されたビア構造体とを含むことができ、ビア構造体は、第１の導電性ビア部分と、第２の導電性ビア部分と、第１のビア導電性部分の側壁に沿って延びる第１の障壁層と、第１の導電性ビア部分と第２の導電性ビア部分の間に配置された第１の部分を含む第２の障壁層とを備え、第２の導電性ビア部分は、第２の障壁層から少なくとも第１の面まで延びる。

【0055】

一部の実施形態では、マイクロ電子構造体は、バルク半導体部分の上に誘電体層を含み、第２の導電性ビア部分は、第２の導電性ビア部分の端部が誘電体層の上面と面一であるか又は誘電体層の上面から凹むように誘電体層を通って延びる。一部の実施形態では、誘電体層は、別の要素と直接に結合するように構成された平坦化された誘電体結合層を備える。一部の実施形態では、誘電体層は、更に、バルク半導体部分の上に誘電体障壁層を備え、平坦化された誘電体結合層が誘電体障壁層の上に配置される。一部の実施形態では、第２の障壁層は、第１の障壁層と第２の導電性ビア部分の間を第１の障壁層に沿って延びる第２の部分を含む。一部の実施形態では、第１の導電性ビア部分の第１の金属テクスチャは、第２の導電性ビア部分の第２の金属テクスチャとは異なる。一部の実施形態では、第２の金属テクスチャは、結合界面に対して非平行な１１１結晶面に沿って配向された粒子を有する。一部の実施形態では、第１及び第２の導電性ビア部分は銅を備え、第１の導電性ビア部分の銅はそこに不純物材料を有する。一部の実施形態では、第１の導電性ビア部分は、第２の導電性ビア部分よりも高い不純物濃度を有する。一部の実施形態では、第１の導電性ビア部分は、ベリリウム（Ｂｅ）、インジウム（Ｉｎ）、ガリウム（Ｇａ）、マンガン（Ｍｎ）、及びニッケル（Ｎｉ）のうちの１又は２以上を含む１又は２以上の合金元素を更に備える。一部の実施形態では、不純物材料は、硫黄、酸素、炭素、又は窒素のうちの１又は２以上を備える。一部の実施形態では、第１及び第２の導電性ビア部分は、異なる金属又は異なる合金を備える。一部の実施形態では、第２の面は、第２の面内に又は上に形成されたアクティブ集積回路を含むアクティブ面を備える。一部の実施形態では、マイクロ電子構造体は、接着剤を介在することなく別の要素に直接に結合される。一部の実施形態では、第２の導電性ビア部分の端面は、接着剤を介在することなく別の要素の接触パッドに直接に結合される。一部の実施形態では、マイクロ電子要素及び別の要素の非導電性結合領域は、接着剤を介在することなく直接に結合される。一部の実施形態では、マイクロ電子構造体は、第１の導電性ビア部分と、第２の導電性ビア部分と、第１の導電性ビア部分の側壁に沿って延びる第１の障壁層と、第１の導電性ビア部分と第２の導電性ビア部分の間に配置された第１の部分を含む第２の障壁層とを有する第２のビア構造体を含むことができ、ビア構造体の第２の導電性ビア部分は、第２のビア構造体の第２の導電性ビア部分の長さとは異なる長さに沿って延びる。

【0056】

別の実施形態では、マイクロ電子構造体を開示する。このマイクロ電子構造体は、第１の面と第１の面の反対側の第２の面とを有するバルク半導体部分と、第１の面に対して非平行な方向に沿って第１の面を通過し、バルク半導体部分を少なくとも部分的に通って延びる開口部に配置されたビア構造体とを含むことができ、ビア構造体は、第１の導電性ビア部分と、障壁層を介在することなく第１の導電性ビア部分の直接上に配置されてそれと接触する第２の導電性ビア部分とを備え、第２の導電性ビア部分は、第１の面と第１の導電性ビア部分の間に配置され、第１の導電性ビア部分は、第２の導電性ビア部分とは異なる材料組成を有する。

【0057】

一部の実施形態では、マイクロ電子構造体は、第１及び第２の導電性部分の側壁に沿って延びる障壁層を備える。一部の実施形態では、マイクロ電子構造体は、バルク半導体部分の上に誘電体層を含み、第２の導電性ビア部分は、第２の導電性ビア部分の端部が誘電体層の上面と面一であるか又は誘電体層の上面から凹むように誘電体層を通って延びる。一部の実施形態では、誘電体層は、別の要素と直接に結合するように構成された平坦化された誘電体結合層を備える。一部の実施形態では、誘電体層は、更に、バルク半導体部分の上に誘電体障壁層を備え、平坦化された誘電体結合層が誘電体障壁層の上に配置される。一部の実施形態では、第１の導電性ビア部分の第１の金属テクスチャは、第２の導電性ビア部分の第２の金属テクスチャとは異なる。一部の実施形態では、第２の金属テクスチャは、１１１結晶面に沿って配向された粒子を有する。一部の実施形態では、第１及び第２の導電性ビア部分は銅を備え、第１の導電性ビア部分の銅はそこに不純物材料を有する。一部の実施形態では、第１の導電性ビア部分は、ベリリウム（Ｂｅ）、インジウム（Ｉｎ）、ガリウム（Ｇａ）、マンガン（Ｍｎ）、及びニッケル（Ｎｉ）のうちの１又は２以上を含む１又は２以上の合金元素を更に備える。一部の実施形態では、不純物材料は、硫黄、酸素、炭素、又は窒素のうちの１又は２以上を備える。一部の実施形態では、第１及び第２の導電性ビア部分は、異なる金属又は異なる合金を備える。一部の実施形態では、マイクロ電子構造体は、接着剤を介在することなく別の要素に直接に結合される。一部の実施形態では、第２の導電性ビア部分の端面は、接着剤を介在することなく別の要素の接触パッドに直接に結合される。一部の実施形態では、マイクロ電子要素及び別の要素の非導電性結合領域は、接着剤を介在することなく直接に結合される。

【0058】

別の実施形態では、マイクロ電子構造体を開示する。このマイクロ電子構造体は、第１の面と第１の面の反対側の第２の面とを有するバルク半導体部分と、第１の面に対して非平行な方向に沿って第１の面を通過し、バルク半導体部分を少なくとも部分的に通って延びる開口部に配置されたビア構造体とを含むことができ、ビア構造体は、第１の導電性ビア部分と、障壁層を介在することなく第１の導電性ビア部分の直接上に配置されてそれと接触する第２の導電性ビア部分とを備え、第２の導電性ビア部分は、第１の面と第１の導電性ビア部分の間に配置され、第１の導電性ビア部分は、第２の導電性ビア部分よりも前にそれとは別に形成される。

【0059】

一部の実施形態では、マイクロ電子構造体は、第１及び第２の導電性部分の側壁に沿って延びる障壁層を備える。一部の実施形態では、第１の導電性ビア部分の第１の金属テクスチャは、第２の導電性ビア部分の第２の金属テクスチャとは異なる。一部の実施形態では、第２の金属テクスチャは、１１１結晶面に沿って配向された粒子を有する。一部の実施形態では、第１の金属テクスチャは、垂直線から３０°以内に向けられた第１の比率の１１１平面を有し、第２の金属テクスチャは、垂直線から３０°以内に向けられた第２の比率の１１１平面を有し、第２の比率は、第１の部分より大きい。一部の実施形態では、第１及び第２の導電性ビア部分は銅を備え、第１の導電性ビア部分の銅はそこに不純物材料を有する。一部の実施形態では、第１の導電性ビア部分は、第２の導電性ビア部分と比べてより高い百分率の合金元素を有する。一部の実施形態では、マイクロ電子構造体は、接着剤を介在することなく別の要素に直接に結合される。一部の実施形態では、第２の導電性ビア部分の端面は、接着剤を介在することなく別の要素の接触パッドに直接に結合される。一部の実施形態では、マイクロ電子要素及び別の要素の非導電性結合領域は、接着剤を介在することなく直接に結合される。

【0060】

他の実施形態では、マイクロ電子構造体を形成する方法を開示する。本方法は、前面と前面の反対側の裏面とを有する基板を少なくとも部分的に通して開口部を形成する段階であって、開口部が第２の面に対して非平行な方向に沿って前面を通って延びる上記形成する段階と、前面から開口部に第１の導電性ビア部分を設ける段階と、裏面から材料を除去することにより、第１の導電性ビア部分を露出する段階と、露出後に裏面から第１の導電性ビア部分にわたって開口部に充填構造体を設ける段階とを含むことができる。

【0061】

一部の実施形態では、充填構造体を設ける段階は、裏面から第１の導電性ビア部分にわたって開口部に第２の導電性ビア部分を設ける段階を含む。一部の実施形態では、本方法は、露出後に第１の導電性ビア部分を裏面から凹ませる段階を含む。一部の実施形態では、本方法は、第１の導電性ビア部分を設けた後であるが第２の導電性ビア部分を設ける前に第１の導電性ビア部分の上に第２の障壁層を設ける段階を含む。一部の実施形態では、本方法は、第１の導電性ビア部分の側壁に沿って第１の障壁層を設ける段階を含む。一部の実施形態では、本方法は、第１の導電性ビア部分を設ける前に第１の障壁層を設ける段階を含む。一部の実施形態では、第２の障壁層を設ける段階は、第１の障壁層と第２の導電性ビア部分の間に第１の障壁層に沿って第２の障壁層を設ける段階を含む。一部の実施形態では、本方法は、バルク半導体部分の上に誘電体層を設ける段階を含み、誘電体層は、基板の裏面を少なくとも部分的に定め、第２の導電性ビア部分は、第２の導電性ビア部分の端部が基板の裏面と面一であるか又は基板の裏面から凹むように誘電体層を通って延びる。一部の実施形態では、本方法は、別の要素に直接に結合させるために誘電体層を準備する段階を含む。一部の実施形態では、本方法は、バルク半導体部分の上に誘電体障壁層を設ける段階を含み、誘電体結合層は誘電体障壁層の上に配置される。一部の実施形態では、本方法は、接着剤を介在することなく誘電体層を別の要素に直接に結合する段階を含む。一部の実施形態では、本方法は、接着剤を介在することなく第２の導電性ビア部分の端面を別の要素の接触パッドに直接に結合する段階を含む。一部の実施形態では、充填構造体を設ける段階は、第１の導電性ビア部分にわたって凹部に誘電体層を設ける段階を含む。一部の実施形態では、本方法は、第１の導電性ビア部分が基板の裏面から突出するように裏面から基板の一部分を除去する段階と、誘電体層を除去して導電性ビアを露出する段階とを含むことができる。一部の実施形態では、基板の一部分を除去する段階は、基板の裏面をエッチングする段階を含む。一部の実施形態では、本方法は、少なくとも基板のエッチングされた裏面と凹部に配置された誘電体層の一部分との上に第２の裏側誘電体層を設ける段階を含むことができる。一部の実施形態では、本方法は、凹部に配置された誘電体層の当該部分の上に横たわる第２の裏側誘電体層の少なくとも一部分を除去する段階を含むことができる。一部の実施形態では、本方法は、第２の裏側誘電体層を平坦化する段階と、第２の裏側誘電体層に対して第１の導電性ビア部分を凹ませる段階とを含むことができる。

【0062】

別の実施形態では、マイクロ電子構造体を形成する方法を開示する。本方法は、前面と前面の反対側の裏面とを有する基板を少なくとも部分的に通して開口部を形成する段階であって、開口部が前面に対して非平行な方向に沿って前面を通って延びる上記形成する段階と、開口部を第１の導電性ビア部分で充填する段階と、裏面から材料を除去することにより、第１の導電性ビア部分を露出する段階と、第１の導電性部分を露出させた後に開口部の一部分を充填構造体で再充填する段階とを含むことができる。

【0063】

一部の実施形態では、開口部の一部分を充填構造体で再充填する段階は、裏面から第１の導電性ビア部分にわたって開口部に第２の導電性ビア部分を設ける段階を含む。一部の実施形態では、本方法は、露出後に第１の導電性部分を凹ませて開口部の一部分を定める段階を含む。一部の実施形態では、本方法は、凹ませる段階の後で再充填の前に第１の導電性ビア部分の上に第２の障壁層を堆積させる段階を含む。一部の実施形態では、本方法は、充填の前に開口部をライニングするために第１の障壁層を堆積させる段階を含む。一部の実施形態では、第２の障壁層を堆積させる段階は、開口部の一部分内で第１の障壁層の上に第２の障壁層を堆積させる段階を含む。一部の実施形態では、開口部の一部分を充填構造体で再充填する段階は、第１の導電性ビア部分にわたって凹部に誘電体層を設ける段階を含む。一部の実施形態では、本方法は、第１の導電性ビア部分が基板の裏面から突出するように裏面から基板の一部分を除去する段階と、誘電体層を除去して導電性ビアを露出する段階とを含むことができる。一部の実施形態では、基板の一部分を除去する段階は、基板の裏面をエッチングする段階を含む。一部の実施形態では、本方法は、少なくとも基板のエッチングされた裏面と凹部に配置された誘電体層の一部分との上に第２の裏側誘電体層を設ける段階を含むことができる。一部の実施形態では、本方法は、凹部に配置された誘電体層の上に横たわる第２の裏側誘電体層の少なくとも一部分を除去する段階を含むことができる。一部の実施形態では、本方法は、第２の裏側誘電体層を平坦化する段階と、第２の裏側誘電体層に対して第１の導電性ビア部分を凹ませる段階とを含むことができる。

【0064】

別の実施形態では、結合構造体を開示する。結合構造体は、第１の結合面を有する第１の要素であって、第１の結合面の反対側に第３の面を有する上記第１の要素と、第２の結合面を有する第２の要素と、第１の結合面に対して非平行な方向に沿って第１の結合面から第１の要素を少なくとも部分的に通って延びる開口部に配置されたビア構造体とを備え、ビア構造体は、互いに接触する第１の導電性ビア部分と第２の導電性ビア部分とを備え、第２の導電性ビア部分が、第１の要素の結合面で結合材料内に少なくとも部分的に埋め込まれ、結合材料及び第２の導電性ビア部分が、接着剤を介在することなく第２の要素の結合面に直接に結合される。一部の実施形態では、第１及び第２の要素の非導電性結合領域は、接着剤を介在することなく直接に結合される。

【0065】

別の実施形態では、マイクロ電子構造体を形成する方法を開示する。本方法は、開口部と開口部に配置された導電性ビアとを有する基板を準備する段階であって、導電性ビアが基板の第１の側から第２の側に向けて基板を部分的に通って延びる上記準備する段階と、第２の側から基板の一部分を除去して導電性ビアを露出する段階と、導電性ビアの一部を基板の第２の側から除去して凹部を形成する段階と、導電性ビアにわたって凹部に誘電体層を設ける段階と、導電性ビアが基板の第２の側から突出するように第２の側から基板の一部分を更に除去する段階と、誘電体層を除去して導電性ビアを露出する段階とを含むことができる。

【0066】

一部の実施形態では、基板の一部分を除去する段階は、第２の側の研削及び研磨のうちの少なくとも一方を含む。一部の実施形態では、研削及び研磨のうちの少なくとも一方は、基板及び導電性ビアを平坦化する段階を含む。一部の実施形態では、導電性ビアの一部分を除去する段階は、導電性ビアをエッチングする段階を含む。一部の実施形態では、誘電体層を設ける段階は、基板の裏側の上に及び凹部に第１の裏側誘電体層を設ける段階を含む。一部の実施形態では、第１の裏側誘電体層を設ける段階は、複数の誘電体層を設ける段階を含む。一部の実施形態では、複数の誘電体層を設ける段階は、基板の裏側の上に及び導電性ビアの上に第１の窒化珪素層を設ける段階と、第１の窒化珪素層の上に第２の酸化珪素層を設ける段階とを含む。一部の実施形態では、本方法は、基板の一部分を更に除去する前に基板の裏側の上に配置された第１の裏側誘電体層の一部分を除去する段階を含むことができる。一部の実施形態では、基板の一部分を更に除去する段階は、基板の裏側をエッチングする段階を含む。一部の実施形態では、本方法は、少なくとも基板のエッチングされた裏側と凹部に配置された第１の裏側誘電体層の一部分との上に第２の裏側誘電体層を設ける段階を含むことができる。一部の実施形態では、本方法は、凹部に配置された第１の裏側誘電体層の一部分の上に横たわる第２の裏側誘電体層の少なくとも一部分を除去する段階を含むことができる。一部の実施形態では、本方法は、第２の裏側誘電体層を平坦化する段階と、第２の裏側誘電体層に対して導電性ビアを凹ませる段階とを含むことができる。

【0067】

関連上明らかに他を意味しない限り、本明細書及び特許請求の範囲を通して単語「備える」、「備えている」、「含む」、及び「含んでいる」などは、限定的又は包括的な意味に対立するものとして包括的な意味で、すなわち、「含むがこれに限定されない」という意味で解釈しなければならない。本明細書で一般的に使用する単語「結合された」は、直接に接続されるか、又は１又は２以上の中間要素を通して接続されるかのいずれかである２又は３以上の要素を指す。本明細書で一般的に使用する単語「接続された」は、直接に接続されるか、又は１又は２以上の中間要素を通して接続されるかのいずれかである２又は３以上の要素を指す。更に、単語「本明細書で」、「上記に」、「下記に」、及び類似の主旨の単語は、この出願に使用する場合に全体としてこの出願を指し、この出願のいずれかを特定の部分には言及しないものとする。更に、本明細書に使用するように、第１の要素が第２の要素「上にある」又は「の上にある」と説明される場合に、第１の要素は、第１及び第２の要素が直接に接触するように直接的に第２の要素上にあるか又はその上にあるとすることができ、又は第１の要素は、第１の要素と第２の要素の間に１又は２以上の要素が介在するように間接的に第２の要素上にあるか又はその上にあるとすることができる。関連が許す限り、上述の「発明を実施するための形態」で単数又は複数を使用する単語は、それぞれ複数又は単数も包含することができる。２又は３以上の項目のリストに関連付けられた単語「又は」は、その単語に対して以下の解釈：リスト中の項目のいずれか、リスト内の項目の全て、及びリスト内に項目のいずれかの組合せの全てを網羅する。

【0068】

更に、とりわけ、「ｃａｎ」、「ｃｏｕｌｄ」、「ｍｉｇｈｔ」、「ｍａｙ」、「ｅ．ｇ．」、「ｆｏｒ ｅｘａｍｐｌｅ」、及び「ｓｕｃｈ ａｓ」などのような本明細書に使用する条件用語は、一般的に、特に別段の記載がない限り又は使用する関連内で別様に理解されない限り、特定の実施形態が特定の特徴、要素、及び／又は状態を含むのに対して他の実施形態がそれらを含まないことを伝えることを意図している。従って、そのような条件用語は、一般的に、特徴、要素、及び／又は状態が１又は２以上の実施形態に何らかの形態で必要であることを示唆することを意図していない。

【0069】

ある一定の実施形態を説明したが、これらの実施形態は、例示として提示したに過ぎず、開示の範囲を限定することを意図していない。実際に、本明細書に説明する新しい装置、方法、及びシステムは、様々な他の形態に具現化することができ、更に、本発明の開示の精神から逸脱することなく本明細書に説明する方法及びシステムの形態に様々な省略、置換、及び修正を行うことができる。例えば、ブロックは所与の配置で提示したが、代替実施形態では、異なる構成要素及び／又は回路トポロジーを使用して類似の機能を実行することができ、一部のブロックは、削除、移動、追加、細分化、結合、及び／又は修正が可能である。これらの各々は、様々な異なる方法で実施することができる。上述の様々な実施形態の要素及び作動に対していずれかの適切な組合せを行い、更に他の実施形態を提供することができる。特許請求の範囲及びその均等物は、本発明の開示の範囲及び精神に属するような形態又は修正を網羅するように意図している。

【図1A】

【図1B】

【図1C】

【図1D】

【図1E】

【図1F】

【図2】

【図3A】

【図3B】

【図4A】

【図4B】

【図4C】

【図4D】

【図4E】

【図4F】

【図4G】

【図4H】

【図4I】

【図5A】

【図5B】

【図5C】

【図5D】

【図5E】

【図5F】

【図5G】

【図5H】

【図5I】

【図6A】

【図6B】

【図6C】

【図6D】

【図6E】

【図6F】

【図6G】

【図6H】

【手続補正書】

【提出日】2023-09-08

【手続補正1】

【補正対象書類名】明細書

【補正対象項目名】０００６

【補正方法】変更

【補正の内容】

【0006】

【図1A】要素にＴＳＶを形成するための従来の加工段階を示す図である。

【図1B】要素にＴＳＶを形成するための従来の加工段階を示す図である。

【図1C】要素にＴＳＶを形成するための従来の加工段階を示す図である。

【図1D】要素にＴＳＶを形成するための従来の加工段階を示す図である。

【図1E】要素にＴＳＶを形成するための従来の加工段階を示す図である。

【図1F】要素にＴＳＶを形成するための従来の加工段階を示す図である。

【図2】加工されたウェーハのエッチング深度マップを示す図である。

【図3A】エッチングされたウェーハの例示的ウェーハマップである。

【図3B】エッチングされたウェーハの例示的ウェーハマップである。

【図4A】様々な実施形態に従ってマイクロ電子構造体を形成する方法を示す図である。

【図4B】様々な実施形態に従ってマイクロ電子構造体を形成する方法を示す図である。

【図4C】様々な実施形態に従ってマイクロ電子構造体を形成する方法を示す図である。

【図4D】様々な実施形態に従ってマイクロ電子構造体を形成する方法を示す図である。

【図4E】 様々な実施形態に従ってマイクロ電子構造体を形成する方法を示す図である。

【図4F】様々な実施形態に従ってマイクロ電子構造体を形成する方法を示す図である。

【図4G】様々な実施形態に従ってマイクロ電子構造体を形成する方法を示す図である。

【図4H】様々な実施形態に従ってマイクロ電子構造体を形成する方法を示す図である。

【図4I】様々な実施形態に従ってマイクロ電子構造体を形成する方法を示す図である。

【図5A】様々な実施形態に従ってマイクロ電子構造体を形成する方法を示す図である。

【図5B】様々な実施形態に従ってマイクロ電子構造体を形成する方法を示す図である。

【図5C】様々な実施形態に従ってマイクロ電子構造体を形成する方法を示す図である。

【図5D】様々な実施形態に従ってマイクロ電子構造体を形成する方法を示す図である。

【図5E】様々な実施形態に従ってマイクロ電子構造体を形成する方法を示す図である。

【図5F】様々な実施形態に従ってマイクロ電子構造体を形成する方法を示す図である。

【図5G】様々な実施形態に従ってマイクロ電子構造体を形成する方法を示す図である。

【図5H】様々な実施形態に従ってマイクロ電子構造体を形成する方法を示す図である。

【図5I】様々な実施形態に従ってマイクロ電子構造体を形成する方法を示す図である。

【図6A】様々な実施形態に従ってマイクロ電子構造体を形成する方法を示す図である。

【図6B】様々な実施形態に従ってマイクロ電子構造体を形成する方法を示す図である。

【図6C】様々な実施形態に従ってマイクロ電子構造体を形成する方法を示す図である。

【図6D】様々な実施形態に従ってマイクロ電子構造体を形成する方法を示す図である。

【図6E】様々な実施形態に従ってマイクロ電子構造体を形成する方法を示す図である。

【図6F】様々な実施形態に従ってマイクロ電子構造体を形成する方法を示す図である。

【図6G】様々な実施形態に従ってマイクロ電子構造体を形成する方法を示す図である。

【図6H】様々な実施形態に従ってマイクロ電子構造体を形成する方法を示す図である。

【国際調査報告】