知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-01-11
(54)【発明の名称】半導体デバイス及びその作製方法
(51)【国際特許分類】
H01L 21/338 20060101AFI20231228BHJP
H01L 21/337 20060101ALI20231228BHJP
【ＦＩ】
H01L29/80 L
H01L29/80 H
H01L29/80 P
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2023539814
(86)(22)【出願日】2021-12-29
(85)【翻訳文提出日】2023-06-28
(86)【国際出願番号】 CN2021142541
(87)【国際公開番号】W WO2022143786
(87)【国際公開日】2022-07-07
(31)【優先権主張番号】202011629130.3
(32)【優先日】2020-12-31
(33)【優先権主張国・地域又は機関】CN
(31)【優先権主張番号】202011635286.2
(32)【優先日】2020-12-31
(33)【優先権主張国・地域又は機関】CN
(31)【優先権主張番号】202011629151.5
(32)【優先日】2020-12-31
(33)【優先権主張国・地域又は機関】CN
(81)【指定国・地域】
(71)【出願人】
【識別番号】515295706
【氏名又は名称】蘇州能訊高能半導体有限公司
【氏名又は名称原語表記】ＤＹＮＡＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ，ＩＮＣ．
【住所又は居所原語表記】Ｎｏ．１８ Ｃｈｅｎｆｅｎｇ Ｒｏａｄ，Ｙｕｓｈａｎ Ｔｏｗｎ，Ｋｕｎｓｈａｎ Ｃｉｔｙ，Ｊｉａｎｇｓｕ Ｐｒｏｖｉｎｃｅ ２１５３００，Ｃｈｉｎａ
(74)【代理人】
【識別番号】110002262
【氏名又は名称】ＴＲＹ国際弁理士法人
(72)【発明者】
【氏名】裴 軼
(72)【発明者】
【氏名】韓 嘯
(72)【発明者】
【氏名】李 元
(72)【発明者】
【氏名】徐 広澤
【テーマコード（参考）】
5F102
【Ｆターム（参考）】
5F102FA08
5F102GS09
(57)【要約】
本発明の実施例は、半導体デバイス及びその作製方法を開示しており、半導体デバイスは、アクティブ領域と、アクティブ領域を取り囲む非アクティブ領域とを含み、半導体デバイスは、基板と、基板の一方側に位置する複数層の半導体層と、基板の一方側に位置する少なくとも１つの遮蔽構造であって、遮蔽構造が、所定電位に電気的に接続されて、前記アクティブ領域から前記非アクティブ領域に向かう電界又はゼロ電界を形成するためのものである少なくとも１つの遮蔽構造とを更に含む。本発明の実施例に係る技術案は、遮蔽構造を設けるとともに、遮蔽構造を所定電位に電気的に接続することで、アクティブ領域から非アクティブ領域に向かう電界又はゼロ電界を形成し、銀イオンを効果的に遮蔽して、半導体チップのおもて面の中心領域へのその移動を抑制し、安定した性能の半導体デバイスを得ることができる。
【特許請求の範囲】
【請求項1】
半導体デバイスであって、アクティブ領域と、前記アクティブ領域を取り囲む非アクティブ領域とを含み、前記半導体デバイスは、
基板と、
前記基板の一方側に位置する複数層の半導体層と、
前記基板の一方側に位置する少なくとも１つの遮蔽構造であって、前記遮蔽構造が、所定電位に電気的に接続されて、前記アクティブ領域から前記非アクティブ領域に向かう電界又はゼロ電界を形成するためのものである少なくとも１つの遮蔽構造と
を更に含む、半導体デバイス。
【請求項2】
動作領域と、前記動作領域を取り囲むスクライブ領域とを含み、前記動作領域は、前記アクティブ領域及びパッシブ領域を含み、前記半導体デバイスは、
前記複数層の半導体層における前記基板から遠い側に位置するとともに、前記パッシブ領域に位置する少なくとも１つのボンディングパッドを更に含み、
前記遮蔽構造は、前記ボンディングパッドを遮蔽して保護するためのものであり、前記所定電位は、０以上である、ことを特徴とする請求項１に記載の半導体デバイス。
【請求項3】
前記複数層の半導体層は、前記非アクティブ領域に位置する導電領域及び二次元電子ガス除去領域を含み、前記二次元電子ガス除去領域は、前記導電領域と前記アクティブ領域との間に位置し、前記導電領域が前記遮蔽構造とされ、及び／又は、前記半導体デバイスは、前記複数層の半導体層における前記基板から遠い側に位置する誘電体層と、前記誘電体層における前記複数層の半導体層から遠い側に位置する少なくとも１本の導電配線とを更に含み、前記導電配線が前記遮蔽構造とされる、ことを特徴とする請求項１に記載の半導体デバイス。
【請求項4】
前記遮蔽構造は、第一遮蔽部分と第二遮蔽部分と第三遮蔽部分とを含み、前記第一遮蔽部分は、前記非アクティブ領域における前記アクティブ領域から遠い側に位置し、前記第一遮蔽部分は、前記第二遮蔽部分及び前記第三遮蔽部分にそれぞれ電気的に接続され、前記第一遮蔽部分の延在方向は、少なくとも一部の前記第二遮蔽部分の延在方向、及び、少なくとも一部の前記第三遮蔽部分の延在方向の両方に交差し、
前記遮蔽構造は、前記非アクティブ領域における前記アクティブ領域から遠い少なくとも三方側に位置する、ことを特徴とする請求項３に記載の半導体デバイス。
【請求項5】
前記遮蔽構造は、第四遮蔽部分及び第五遮蔽部分を含み、前記第四遮蔽部分は、第一方向に沿って延在し、前記第五遮蔽部分は、第二方向に沿って延在し、前記第一方向と前記第二方向とは、交差するとともに、何れも前記基板の位置する平面に平行であり、前記第四遮蔽部分は、複数の第一サブ遮蔽構造を含み、前記第一方向に沿って隣接する２つの前記第一サブ遮蔽構造は、前記第二方向にずらして設けられるとともに、第一平面への垂直投影が重なり、前記第一平面は、前記第一方向に平行であるとともに、前記基板の位置する平面に垂直であり、及び／又は、
前記第五遮蔽部分は、複数の第二サブ遮蔽構造を含み、前記第二方向に沿って隣接する２つの前記第二サブ遮蔽構造は、前記第一方向にずらして設けられるとともに、第二平面への垂直投影が重なり、前記第二平面は、前記第二方向に平行であるとともに、前記基板の位置する平面に垂直である、ことを特徴とする請求項３に記載の半導体デバイス。
【請求項6】
少なくとも一部の前記遮蔽構造には、前記基板から遠い側に誘電体層が設けられていない、ことを特徴とする請求項３に記載の半導体デバイス。
【請求項7】
前記複数層の半導体層は、前記非アクティブ領域に位置する導電領域及び二次元電子ガス除去領域を含み、前記導電領域は、二次元電子ガス形成領域又は半導体ドープ領域である、ことを特徴とする請求項３に記載の半導体デバイス。
【請求項8】
前記半導体デバイスは、前記複数層の半導体層における前記基板から遠い側に位置するとともに、前記アクティブ領域に位置するゲートと、前記複数層の半導体層における前記基板から遠い側に位置するとともに、前記アクティブ領域に位置するドレインとを更に含み、前記ボンディングパッドは、前記ゲートに電気的に接続されたゲートボンディングパッド、及び／又は、前記ドレインに電気的に接続されたドレインボンディングパッドを含み、
少なくとも１つの遮蔽構造は、前記ゲートボンディングパッドを遮蔽して保護するためのゲート遮蔽構造、及び／又は、前記ドレインボンディングパッドを遮蔽して保護するためのドレイン遮蔽構造を含む、ことを特徴とする請求項２に記載の半導体デバイス。
【請求項9】
前記アクティブ領域は、複数の固定電位構造を更に含み、前記遮蔽構造は、前記固定電位構造に電気的に接続される、ことを特徴とする請求項２に記載の半導体デバイス。
【請求項10】
前記固定電位構造は、ソースを含み、前記遮蔽構造は、前記ソースに電気的に接続され、前記ソースは、第一方向に沿って配列された第一ソース及び第Ｎソースを含み、前記第一方向は、前記基板の位置する平面に平行であり、前記第一ソースは、前記アクティブ領域の第一端に位置し、前記第Ｎソースは、前記アクティブ領域の第二端に位置し、前記第一端と前記第二端とは、前記第一方向に沿って対向して設けられ、
前記遮蔽構造は、前記第一ソース及び前記第Ｎソースにそれぞれ電気的に接続され、ゲートボンディングパッドは、前記遮蔽構造と前記アクティブ領域とによって規定された区間内に位置する、ことを特徴とする請求項９に記載の半導体デバイス。
【請求項11】
前記ソースは、ビアホールを介してソース裏電極に電気的に接続され、前記基板の位置する平面への前記遮蔽構造の垂直投影と、前記基板の位置する平面への前記ビアホールの垂直投影との重なり面積は、Ｓ１であり、
前記基板の位置する平面への前記ビアホールの垂直投影の面積は、Ｓ２であり、
ここで、Ｓ１＜Ｓ２／４である、ことを特徴とする請求項１０に記載の半導体デバイス。
【請求項12】
前記基板の位置する平面への前記遮蔽構造の垂直投影と、前記基板の位置する平面への前記ビアホールの垂直投影とは、重ならない、ことを特徴とする請求項１１に記載の半導体デバイス。
【請求項13】
前記遮蔽構造は、第一遮蔽部分、第二遮蔽部分及び第三遮蔽部分を含み、前記第二遮蔽部分は、前記第一遮蔽部分及び前記第三遮蔽部分にそれぞれ接続され、前記第二遮蔽部分は、前記スクライブ領域に位置し、前記第一遮蔽部分は、前記動作領域に位置するとともに前記第一ソースに電気的に接続され、前記第三遮蔽部分は、前記動作領域に位置するとともに前記第Ｎソースに電気的に接続される、ことを特徴とする請求項１０に記載の半導体デバイス。
【請求項14】
前記半導体デバイスは、前記複数層の半導体層における前記基板から遠い側に位置するとともに、前記パッシブ領域に位置する第一誘電体層を更に含み、前記第一遮蔽部分及び前記第三遮蔽部分は、何れも前記第一誘電体層における前記基板から遠い側に位置し、
前記第一遮蔽部分及び前記第三遮蔽部分が何れも前記第二遮蔽部分に電気的に接続されるように、前記基板に垂直な方向に沿って、前記遮蔽構造の厚さは、前記第一誘電体層の厚さよりも大きい、ことを特徴とする請求項１３に記載の半導体デバイス。
【請求項15】
前記半導体デバイスは、前記複数層の半導体層における前記基板から遠い側に位置するとともに、前記パッシブ領域に位置する第一誘電体層を更に含み、前記第一遮蔽部分及び前記第三遮蔽部分が何れも前記ソースに電気的に接続されるように、前記基板に垂直な方向に沿って、前記ソースの厚さは、前記第一誘電体層の厚さよりも大きい、ことを特徴とする請求項１３に記載の半導体デバイス。
【請求項16】
前記半導体デバイスは、前記動作領域に位置する第二誘電体層を更に含み、前記第二誘電体層は、前記第一遮蔽部分、前記第三遮蔽部分及び前記ソースを覆い、
前記第一遮蔽部分における前記基板から遠い側に位置する第二誘電体層が、前記ソースにおける前記基板から遠い側に位置する第二誘電体層に接続されるように、前記基板に垂直な方向において、前記第一誘電体層と、前記第一遮蔽部分と、前記第二誘電体層との厚さの合計は、前記ソースの厚さよりも大きい、ことを特徴とする請求項１５に記載の半導体デバイス。
【請求項17】
前記遮蔽構造は、第一遮蔽部分、第二遮蔽部分及び第三遮蔽部分を含み、前記第二遮蔽部分は、前記第一遮蔽部分及び前記第三遮蔽部分にそれぞれ接続され、前記第一遮蔽部分、前記第二遮蔽部分及び前記第三遮蔽部分は、何れも前記動作領域に位置し、前記第一遮蔽部分は、前記第一ソースに電気的に接続され、前記第三遮蔽部分は、前記第Ｎソースに電気的に接続される、ことを特徴とする請求項１０に記載の半導体デバイス。
【請求項18】
前記半導体デバイスは、前記複数層の半導体層における前記基板から遠い側に位置するとともに、前記パッシブ領域に位置する少なくとも１層の誘電体層を更に含み、少なくとも１層の前記誘電体層は、前記複数層の半導体層における前記基板から遠い側に位置する第一表面を含み、
前記遮蔽構造は、前記複数層の半導体層における前記基板から遠い側に位置する第二表面を含み、
前記基板に垂直な方向に沿って、前記第二表面は、前記第一表面における前記基板から遠い側に位置する、ことを特徴とする請求項１７に記載の半導体デバイス。
【請求項19】
前記ソースは、複数層のソース金属層を含み、前記遮蔽構造は、１層の遮蔽金属層を含み、前記遮蔽金属層と、複数層の前記ソース金属層の何れか１つとは、同じ層に設けられるとともに同じ材料であるか、又は、前記遮蔽構造は、複数層の遮蔽金属層を含み、複数層の前記遮蔽金属層と、複数層の前記ソース金属層とは、１対１で対応するとともに、対応して設けられる前記遮蔽金属層と前記ソース金属層とは、同じ層に設けられるとともに同じ材料である、ことを特徴とする請求項１０に記載の半導体デバイス。
【請求項20】
前記遮蔽構造は、第一方向に沿って延在する第一部分と、第二方向に沿って延在する第二部分とを含み、前記第一方向及び前記第二方向は、何れも基板の位置する平面に平行であるとともに、前記第一方向と前記第二方向とが交差し、前記半導体デバイスは、前記第一方向に沿って延在する第一境界と、前記第二方向に沿って延在する第二境界とを含み、
前記第一部分と前記第一境界との間の最小距離Ｌ１は、Ｌ１＞３０μｍを満たし、
前記第二部分と前記第二境界との間の最小距離Ｌ２は、Ｌ２＞３０μｍを満たす、ことを特徴とする請求項１に記載の半導体デバイス。
【請求項21】
前記遮蔽構造は、第一方向に沿って延在する第一部分と、第二方向に沿って延在する第二部分とを含み、前記第一方向及び前記第二方向は、何れも基板の位置する平面に平行であるとともに、前記第一方向と前記第二方向とが交差し、前記第一部分の前記第二方向の延在幅Ｄ１は、Ｄ１＞１０μｍを満たし、
前記第二部分の前記第一方向の延在幅Ｄ２は、Ｄ２＞１０μｍを満たす、ことを特徴とする請求項１に記載の半導体デバイス。
【請求項22】
前記基板の位置する平面への前記遮蔽構造の垂直投影と、前記基板の位置する平面への前記ゲートボンディングパッドの垂直投影との間の最小ピッチＬ３は、Ｌ３＞１０μｍを満たし、前記基板の位置する平面への前記遮蔽構造の垂直投影と、前記基板の位置する平面への前記ドレインボンディングパッドの垂直投影との間の最小ピッチＬ４は、Ｌ４＞１０μｍを満たす、ことを特徴とする請求項８に記載の半導体デバイス。
【請求項23】
請求項１～２２の何れか一項に記載の半導体デバイスを作製するための半導体デバイスの作製方法であって、基板を用意することと、
複数層の半導体層を前記基板の一方側に作製することと、
少なくとも１つの遮蔽構造であって、前記遮蔽構造が、所定電位に電気的に接続されて、前記アクティブ領域から前記非アクティブ領域に向かう電界又はゼロ電界を形成するためのものである少なくとも１つの遮蔽構造を前記基板の一方側に作製することとを含む、半導体デバイスの作製方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施例は、半導体の技術分野に関し、特に、半導体デバイス及びその作製方法に関する。
【背景技術】
【0002】
半導体チップの作製を完了した後、半導体チップをパッケージングして半導体デバイスを形成する必要がある。半導体デバイスは、一般にパッチングの方法を用いてパッケージングされる。そして、半導体デバイスのパッチングの方法の中で、銀ペーストをパッチングする方法は、コストが低いため、一般に、銀ペーストをパッチングする方法を使用して、半導体デバイスにおける幾つかの金属接続電極をパッチング用銀ペーストによってパッケージケースにおける金属電極に電気的に接続する。
【0003】
しかし、銀ペーストをパッチングすることに起因して、電界の作用の下で銀イオンの電気化学的な移動が発生することにより、銀イオンは、半導体チップのおもて面まで移動し、半導体チップのおもて面の中心領域における他の電極に接触して、リークの増大乃至短絡に繋がり、半導体デバイスが正常に使用できなくなる。
【発明の概要】
【発明が解決しようとする課題】
【0004】
これに鑑みて、本発明の実施例は、遮蔽構造を設けるとともに、遮蔽構造を所定電位に電気的に接続することで、アクティブ領域から非アクティブ領域に向かう電界又はゼロ電界を形成し、銀イオンを効果的に遮蔽して、半導体チップのおもて面の中心領域へのその移動を抑制し、安定した性能の半導体デバイスを得ることができる半導体デバイス及びその作製方法を提供する。
【課題を解決するための手段】
【0005】
第一局面において、本発明の実施例は、半導体デバイスであって、アクティブ領域と、アクティブ領域を取り囲む非アクティブ領域とを含み、
半導体デバイスは、
基板と、
基板の一方側に位置する複数層の半導体層と、
基板の一方側に位置するの少なくとも１つの遮蔽構造であって、遮蔽構造が、所定電位に電気的に接続されて、アクティブ領域から非アクティブ領域に向かう電界又はゼロ電界を形成するためのものである少なくとも１つの遮蔽構造とを更に含む、半導体デバイスを提供している。
半導体デバイスは、
基板と、
基板の一方側に位置する複数層の半導体層と、
基板の一方側に位置するの少なくとも１つの遮蔽構造であって、遮蔽構造が、所定電位に電気的に接続されて、アクティブ領域から非アクティブ領域に向かう電界又はゼロ電界を形成するためのものである少なくとも１つの遮蔽構造とを更に含む、半導体デバイスを提供している。
【0006】
選択的に、複数層の半導体層は、非アクティブ領域に位置する導電領域及び二次元電子ガス除去領域を含み、二次元電子ガス除去領域は、導電領域とアクティブ領域との間に位置し、導電領域が遮蔽構造とされ、及び／又は、
半導体デバイスは、複数層の半導体層における基板から遠い側に位置する誘電体層と、誘電体層における複数層の半導体層から遠い側に位置する少なくとも１本の導電配線とを更に含み、導電配線が遮蔽構造とされる。
半導体デバイスは、複数層の半導体層における基板から遠い側に位置する誘電体層と、誘電体層における複数層の半導体層から遠い側に位置する少なくとも１本の導電配線とを更に含み、導電配線が遮蔽構造とされる。
【0007】
選択的に、遮蔽構造は、少なくとも第一遮蔽部分を含み、第一遮蔽部分は、非アクティブ領域におけるアクティブ領域から遠い側に位置する。
【0008】
選択的に、遮蔽構造第二遮蔽部分及び第三遮蔽部分を更に含み、
第一遮蔽部分は、第二遮蔽部分及び第三遮蔽部分にそれぞれ電気的に接続され、第一遮蔽部分の延在方向は、少なくとも一部の第二遮蔽部分の延在方向、及び、少なくとも一部の第三遮蔽部分の延在方向の両方に交差し、
遮蔽構造は、前記非アクティブ領域における前記アクティブ領域から遠い少なくとも三方側に位置する。
第一遮蔽部分は、第二遮蔽部分及び第三遮蔽部分にそれぞれ電気的に接続され、第一遮蔽部分の延在方向は、少なくとも一部の第二遮蔽部分の延在方向、及び、少なくとも一部の第三遮蔽部分の延在方向の両方に交差し、
遮蔽構造は、前記非アクティブ領域における前記アクティブ領域から遠い少なくとも三方側に位置する。
【0009】
選択的に、遮蔽構造は、第四遮蔽部分及び第五遮蔽部分を含み、第四遮蔽部分は、第一方向に沿って延在し、第五遮蔽部分は、第二方向に沿って延在し、第一方向と第二方向とは、交差するとともに、何れも基板の位置する平面に平行であり、
第四遮蔽部分は、複数の第一サブ遮蔽構造を含み、第一方向に沿って隣接する２つの第一サブ遮蔽構造は、第二方向にずらして設けられるとともに、第一平面への垂直投影が重なり、第一平面は、第一方向に平行であるとともに、基板の位置する平面に垂直であり、及び／又は、
第五遮蔽部分は、複数の第二サブ遮蔽構造を含み、第二方向に沿って隣接する２つの第二サブ遮蔽構造は、第一方向にずらして設けられるとともに、第二平面への垂直投影が重なり、第二平面は、第二方向に平行であるとともに、基板の位置する平面に垂直である。
第四遮蔽部分は、複数の第一サブ遮蔽構造を含み、第一方向に沿って隣接する２つの第一サブ遮蔽構造は、第二方向にずらして設けられるとともに、第一平面への垂直投影が重なり、第一平面は、第一方向に平行であるとともに、基板の位置する平面に垂直であり、及び／又は、
第五遮蔽部分は、複数の第二サブ遮蔽構造を含み、第二方向に沿って隣接する２つの第二サブ遮蔽構造は、第一方向にずらして設けられるとともに、第二平面への垂直投影が重なり、第二平面は、第二方向に平行であるとともに、基板の位置する平面に垂直である。
【0010】
選択的に、少なくとも一部の遮蔽構造には、基板から遠い側に誘電体層が設けられていない。
【0011】
選択的に、複数層の半導体層は、非アクティブ領域に位置する導電領域及び二次元電子ガス除去領域を含み、
導電領域は、二次元電子ガス形成領域又は半導体ドープ領域である。
導電領域は、二次元電子ガス形成領域又は半導体ドープ領域である。
【0012】
選択的に、半導体デバイスは、複数層の半導体層における基板から遠い側に位置するとともに、アクティブ領域に位置するゲートを更に含み、
半導体デバイスは、複数層の半導体層における基板から遠い側に位置するとともに、非アクティブ領域に位置するゲートボンディングパッドを更に含み、ゲートボンディングパッドがゲートに電気的に接続され、
少なくとも１つの遮蔽構造は、ゲート遮蔽構造を含み、ゲート遮蔽構造は、ゲートボンディングパッドを遮蔽して保護するためのものであり、所定電位の電位は、０以上である。
半導体デバイスは、複数層の半導体層における基板から遠い側に位置するとともに、非アクティブ領域に位置するゲートボンディングパッドを更に含み、ゲートボンディングパッドがゲートに電気的に接続され、
少なくとも１つの遮蔽構造は、ゲート遮蔽構造を含み、ゲート遮蔽構造は、ゲートボンディングパッドを遮蔽して保護するためのものであり、所定電位の電位は、０以上である。
【0013】
選択的に、半導体デバイスは、複数層の半導体層における基板から遠い側に位置するとともに、アクティブ領域に位置するドレインを更に含み、
半導体デバイスは、複数層の半導体層における基板から遠い側に位置するとともに、非アクティブ領域に位置するドレインボンディングパッドを更に含み、ドレインボンディングパッドがドレインに電気的に接続され、
少なくとも１つの遮蔽構造は、ドレイン遮蔽構造を含み、ドレイン遮蔽構造は、ドレインボンディングパッドを遮蔽して保護するためのものであり、所定電位の電位は、０以上である。
半導体デバイスは、複数層の半導体層における基板から遠い側に位置するとともに、非アクティブ領域に位置するドレインボンディングパッドを更に含み、ドレインボンディングパッドがドレインに電気的に接続され、
少なくとも１つの遮蔽構造は、ドレイン遮蔽構造を含み、ドレイン遮蔽構造は、ドレインボンディングパッドを遮蔽して保護するためのものであり、所定電位の電位は、０以上である。
【0014】
第二局面において、本発明の実施例は、前の局面で提供される半導体デバイスを作製するための半導体デバイスの作製方法であって、
基板を用意することと、
複数層の半導体層を基板の一方側に作製することと、
少なくとも１つの遮蔽構造であって、遮蔽構造が、所定電位に電気的に接続されて、アクティブ領域から非アクティブ領域に向かう電界又はゼロ電界を形成するためのものである少なくとも１つの遮蔽構造を基板の一方側に作製することとを含む、半導体デバイスの作製方法を更に提供している。
基板を用意することと、
複数層の半導体層を基板の一方側に作製することと、
少なくとも１つの遮蔽構造であって、遮蔽構造が、所定電位に電気的に接続されて、アクティブ領域から非アクティブ領域に向かう電界又はゼロ電界を形成するためのものである少なくとも１つの遮蔽構造を基板の一方側に作製することとを含む、半導体デバイスの作製方法を更に提供している。
【0015】
本発明の実施例による半導体デバイスは、遮蔽構造を増設するとともに、遮蔽構造が所定電位に電気的に接続されるように設けることで、アクティブ領域から非アクティブ領域に向かう電界又はゼロ電界を形成し、銀イオンを効果的に遮蔽して、半導体チップのおもて面の中心領域へのその移動を抑制し、半導体デバイスの正常な動作を保証することができる。
【0016】
第一局面において、本発明の実施例は、半導体デバイスであって、動作領域と、前記動作領域を取り囲むスクライブ領域とを含み、前記動作領域は、アクティブ領域と、前記アクティブ領域を取り囲むパッシブ領域とを含み、
前記半導体デバイスは、
基板と、
前記基板の一方側に位置する複数層の半導体層と、
前記複数層の半導体層における前記基板から遠い側に位置するとともに、前記パッシブ領域に位置する少なくとも１つのボンディングパッドと、
前記複数層の半導体層における前記基板から遠い側に位置する少なくとも１つの遮蔽構造であって、前記遮蔽構造が、前記ボンディングパッドを遮蔽して保護するためのものであり、前記遮蔽構造が所定電位に電気的に接続され、前記所定電位ＵがＵ≧０を満たす少なくとも１つの遮蔽構造とを更に含む、半導体デバイスを提供している。
前記半導体デバイスは、
基板と、
前記基板の一方側に位置する複数層の半導体層と、
前記複数層の半導体層における前記基板から遠い側に位置するとともに、前記パッシブ領域に位置する少なくとも１つのボンディングパッドと、
前記複数層の半導体層における前記基板から遠い側に位置する少なくとも１つの遮蔽構造であって、前記遮蔽構造が、前記ボンディングパッドを遮蔽して保護するためのものであり、前記遮蔽構造が所定電位に電気的に接続され、前記所定電位ＵがＵ≧０を満たす少なくとも１つの遮蔽構造とを更に含む、半導体デバイスを提供している。
【0017】
選択的に、前記半導体デバイスは、前記複数層の半導体層における前記基板から遠い側に位置するとともに、前記アクティブ領域に位置するゲートを更に含み、
少なくとも１つのボンディングパッドは、ゲートボンディングパッドを含み、前記ゲートボンディングパッドが前記ゲートに電気的に接続され、
少なくとも１つの遮蔽構造は、ゲート遮蔽構造を含み、前記ゲート遮蔽構造は、前記ゲートボンディングパッドを遮蔽して保護するためのものである。
少なくとも１つのボンディングパッドは、ゲートボンディングパッドを含み、前記ゲートボンディングパッドが前記ゲートに電気的に接続され、
少なくとも１つの遮蔽構造は、ゲート遮蔽構造を含み、前記ゲート遮蔽構造は、前記ゲートボンディングパッドを遮蔽して保護するためのものである。
【0018】
選択的に、前記半導体デバイスは、前記複数層の半導体層における前記基板から遠い側に位置するとともに、前記アクティブ領域に位置するドレインを更に含み、
少なくとも１つのボンディングパッドは、ドレインボンディングパッドを更に含み、前記ドレインボンディングパッドが前記ドレインに電気的に接続され、
少なくとも１つの遮蔽構造は、ドレイン遮蔽構造を含み、前記ドレイン遮蔽構造は、前記ドレインボンディングパッドを遮蔽して保護するためのものである。
少なくとも１つのボンディングパッドは、ドレインボンディングパッドを更に含み、前記ドレインボンディングパッドが前記ドレインに電気的に接続され、
少なくとも１つの遮蔽構造は、ドレイン遮蔽構造を含み、前記ドレイン遮蔽構造は、前記ドレインボンディングパッドを遮蔽して保護するためのものである。
【0019】
選択的に、前記アクティブ領域は、複数の固定電位構造を更に含み、
前記遮蔽構造は、前記固定電位構造に電気的に接続される。
前記遮蔽構造は、前記固定電位構造に電気的に接続される。
【0020】
選択的に、前記固定電位構造は、ソースを含み、前記遮蔽構造は、前記ソースに電気的に接続される。
【0021】
選択的に、前記遮蔽構造は、ゲート遮蔽構造を含み、
前記固定電位構造は、ドレインを含み、前記ゲート遮蔽構造は、前記ドレインに電気的に接続される。
前記固定電位構造は、ドレインを含み、前記ゲート遮蔽構造は、前記ドレインに電気的に接続される。
【0022】
選択的に、前記ソースは、第一方向に沿って配列された第一ソース及び第Ｎソースを含み、前記第一方向は、前記基板の位置する平面に平行であり、前記第一ソースは、前記アクティブ領域の第一端に位置し、前記第Ｎソースは、前記アクティブ領域の第二端に位置し、前記第一端と前記第二端とは、前記第一方向に沿って対向して設けられ、
前記遮蔽構造は、前記第一ソース及び前記第Ｎソースにそれぞれ電気的に接続され、前記ゲートボンディングパッドは、前記遮蔽構造と前記アクティブ領域とによって規定された区間内に位置する。
前記遮蔽構造は、前記第一ソース及び前記第Ｎソースにそれぞれ電気的に接続され、前記ゲートボンディングパッドは、前記遮蔽構造と前記アクティブ領域とによって規定された区間内に位置する。
【0023】
選択的に、前記ソースは、ビアホールを介してソース裏電極に電気的に接続され、
前記基板の位置する平面への前記遮蔽構造の垂直投影と、前記基板の位置する平面への前記ビアホールの垂直投影との重なり面積は、Ｓ１であり、
前記基板の位置する平面への前記ビアホールの垂直投影の面積は、Ｓ２であり、
ここで、Ｓ１＜Ｓ２／４である。
前記基板の位置する平面への前記遮蔽構造の垂直投影と、前記基板の位置する平面への前記ビアホールの垂直投影との重なり面積は、Ｓ１であり、
前記基板の位置する平面への前記ビアホールの垂直投影の面積は、Ｓ２であり、
ここで、Ｓ１＜Ｓ２／４である。
【0024】
選択的に、前記基板の位置する平面への前記遮蔽構造の垂直投影と、前記基板の位置する平面への前記ビアホールの垂直投影とは、重ならない。
【0025】
選択的に、前記遮蔽構造は、第一遮蔽部分、第二遮蔽部分及び第三遮蔽部分を含み、前記第二遮蔽部分は、前記第一遮蔽部分及び前記第三遮蔽部分にそれぞれ接続され、
前記第二遮蔽部分は、前記スクライブ領域に位置し、前記第一遮蔽部分は、前記動作領域に位置するとともに前記第一ソースに電気的に接続され、前記第三遮蔽部分は、前記動作領域に位置するとともに前記第Ｎソースに電気的に接続される。
前記第二遮蔽部分は、前記スクライブ領域に位置し、前記第一遮蔽部分は、前記動作領域に位置するとともに前記第一ソースに電気的に接続され、前記第三遮蔽部分は、前記動作領域に位置するとともに前記第Ｎソースに電気的に接続される。
【0026】
選択的に、前記半導体デバイスは、前記複数層の半導体層における前記基板から遠い側に位置するとともに、前記パッシブ領域に位置する第一誘電体層を更に含み、
前記第一遮蔽部分及び前記第三遮蔽部分は、何れも前記第一誘電体層における前記基板から遠い側に位置し、
前記第一遮蔽部分及び前記第三遮蔽部分が何れも前記第二遮蔽部分に電気的に接続されるように、前記基板に垂直な方向に沿って、前記遮蔽構造の厚さは、前記第一誘電体層の厚さよりも大きい。
前記第一遮蔽部分及び前記第三遮蔽部分は、何れも前記第一誘電体層における前記基板から遠い側に位置し、
前記第一遮蔽部分及び前記第三遮蔽部分が何れも前記第二遮蔽部分に電気的に接続されるように、前記基板に垂直な方向に沿って、前記遮蔽構造の厚さは、前記第一誘電体層の厚さよりも大きい。
【0027】
選択的に、前記半導体デバイスは、前記複数層の半導体層における前記基板から遠い側に位置するとともに、前記パッシブ領域に位置する第一誘電体層を更に含み、
前記第一遮蔽部分及び前記第三遮蔽部分が何れも前記ソースに電気的に接続されるように、前記基板に垂直な方向に沿って、前記ソースの厚さは、前記第一誘電体層の厚さよりも大きい。
前記第一遮蔽部分及び前記第三遮蔽部分が何れも前記ソースに電気的に接続されるように、前記基板に垂直な方向に沿って、前記ソースの厚さは、前記第一誘電体層の厚さよりも大きい。
【0028】
選択的に、前記半導体デバイスは、前記動作領域に位置する第二誘電体層を更に含み、
前記第二誘電体層は、前記第一遮蔽部分、前記第三遮蔽部分及び前記ソースを覆い、
前記第一遮蔽部分における前記基板から遠い側に位置する第二誘電体層が、前記ソースにおける前記基板から遠い側に位置する第二誘電体層に接続されるように、前記基板に垂直な方向において、前記第一誘電体層と、前記第一遮蔽部分と、前記第二誘電体層との厚さの合計は、前記ソースの厚さよりも大きい。
前記第二誘電体層は、前記第一遮蔽部分、前記第三遮蔽部分及び前記ソースを覆い、
前記第一遮蔽部分における前記基板から遠い側に位置する第二誘電体層が、前記ソースにおける前記基板から遠い側に位置する第二誘電体層に接続されるように、前記基板に垂直な方向において、前記第一誘電体層と、前記第一遮蔽部分と、前記第二誘電体層との厚さの合計は、前記ソースの厚さよりも大きい。
【0029】
選択的に、前記遮蔽構造は、第一遮蔽部分、第二遮蔽部分及び第三遮蔽部分を含み、前記第二遮蔽部分は、前記第一遮蔽部分及び前記第三遮蔽部分にそれぞれ接続され、
前記第一遮蔽部分、前記第二遮蔽部分及び前記第三遮蔽部分は、何れも前記動作領域に位置し、前記第一遮蔽部分は、前記第一ソースに電気的に接続され、前記第三遮蔽部分は、前記第Ｎソースに電気的に接続される。
前記第一遮蔽部分、前記第二遮蔽部分及び前記第三遮蔽部分は、何れも前記動作領域に位置し、前記第一遮蔽部分は、前記第一ソースに電気的に接続され、前記第三遮蔽部分は、前記第Ｎソースに電気的に接続される。
【0030】
選択的に、前記半導体デバイスは、前記複数層の半導体層における前記基板から遠い側に位置するとともに、前記パッシブ領域に位置する少なくとも１層の誘電体層を更に含み、
少なくとも１層の前記誘電体層は、前記複数層の半導体層における前記基板から遠い側に位置する第一表面を含み、
前記遮蔽構造は、前記複数層の半導体層における前記基板から遠い側に位置する第二表面を含み、
前記基板に垂直な方向に沿って、前記第二表面は、前記第一表面における前記基板から遠い側に位置する。
少なくとも１層の前記誘電体層は、前記複数層の半導体層における前記基板から遠い側に位置する第一表面を含み、
前記遮蔽構造は、前記複数層の半導体層における前記基板から遠い側に位置する第二表面を含み、
前記基板に垂直な方向に沿って、前記第二表面は、前記第一表面における前記基板から遠い側に位置する。
【0031】
選択的に、前記ソースは、複数層のソース金属層を含み、
前記遮蔽構造は、１層の遮蔽金属層を含み、前記遮蔽金属層と、複数層の前記ソース金属層の何れか１つとは、同じ層に設けられるとともに同じ材料であるか、又は、前記遮蔽構造は、複数層の遮蔽金属層を含み、複数層の前記遮蔽金属層と、複数層の前記ソース金属層とは、１対１で対応するとともに、対応して設けられる前記遮蔽金属層と前記ソース金属層とは、同じ層に設けられるとともに同じ材料であることを特徴とする。
前記遮蔽構造は、１層の遮蔽金属層を含み、前記遮蔽金属層と、複数層の前記ソース金属層の何れか１つとは、同じ層に設けられるとともに同じ材料であるか、又は、前記遮蔽構造は、複数層の遮蔽金属層を含み、複数層の前記遮蔽金属層と、複数層の前記ソース金属層とは、１対１で対応するとともに、対応して設けられる前記遮蔽金属層と前記ソース金属層とは、同じ層に設けられるとともに同じ材料であることを特徴とする。
【0032】
第二局面において、本発明の実施例は、上記の何れか一項に記載の半導体デバイスを作製するための半導体デバイスの作製方法であって、
基板を用意することと、
複数層の半導体層を前記基板の一方側に作製することと、
少なくとも１つのボンディングパッドを前記複数層の半導体層における前記基板から遠い側であって、前記パッシブ領域に作製することと、
少なくとも１つの遮蔽構造であって、前記遮蔽構造が、前記ボンディングパッドを遮蔽して保護するためのものであり、前記遮蔽構造が所定電位に電気的に接続され、前記所定電位ＵがＵ≧０を満たす少なくとも１つの遮蔽構造を、前記複数層の半導体層における前記基板から遠い側に作製することとを含む、半導体デバイスの作製方法を更に提供している。
基板を用意することと、
複数層の半導体層を前記基板の一方側に作製することと、
少なくとも１つのボンディングパッドを前記複数層の半導体層における前記基板から遠い側であって、前記パッシブ領域に作製することと、
少なくとも１つの遮蔽構造であって、前記遮蔽構造が、前記ボンディングパッドを遮蔽して保護するためのものであり、前記遮蔽構造が所定電位に電気的に接続され、前記所定電位ＵがＵ≧０を満たす少なくとも１つの遮蔽構造を、前記複数層の半導体層における前記基板から遠い側に作製することとを含む、半導体デバイスの作製方法を更に提供している。
【0033】
本発明の実施例による半導体デバイスは、遮蔽構造を増設するとともに、遮蔽構造が所定電位に電気的に接続されるように設けることで、パッケージング中におけるボンディングパッドへのパッチング用銀ペースト内の銀イオンの移動が効果的に遮蔽され、ボンディングパッド及びボンディングパッドに接続された電極の安定した性能が保証され、ボンディングパッド及びボンディングパッドに接続された電極とソースとの短絡の発生が回避され、半導体デバイスの正常な動作が保証される。
【0034】
第一局面において、本発明の実施例は、半導体デバイスであって、動作領域と、前記動作領域を取り囲むスクライブ領域とを含み、前記動作領域は、アクティブ領域と、前記アクティブ領域を取り囲むパッシブ領域とを含み、
前記半導体デバイスは、
基板と、
前記基板の一方側に位置する複数層の半導体層と、
前記複数層の半導体層における前記基板から遠い側に位置するとともに、前記アクティブ領域に位置するゲートと、
前記複数層の半導体層における前記基板から遠い側に位置するとともに、前記パッシブ領域に位置する少なくとも１つのボンディングパッドであって、前記ボンディングパッドが、少なくともゲートボンディングパッドを含み、前記ゲートボンディングパッドが前記ゲートに電気的に接続される少なくとも１つのボンディングパッドと、
前記複数層の半導体層における前記基板から遠い側に位置する少なくとも１つの遮蔽構造であって、前記遮蔽構造が、ゲート遮蔽構造を含み、前記ゲート遮蔽構造が、前記ゲートボンディングパッドを遮蔽して保護するためのものである少なくとも１つの遮蔽構造とを更に含む、半導体デバイスを提供している。
前記半導体デバイスは、
基板と、
前記基板の一方側に位置する複数層の半導体層と、
前記複数層の半導体層における前記基板から遠い側に位置するとともに、前記アクティブ領域に位置するゲートと、
前記複数層の半導体層における前記基板から遠い側に位置するとともに、前記パッシブ領域に位置する少なくとも１つのボンディングパッドであって、前記ボンディングパッドが、少なくともゲートボンディングパッドを含み、前記ゲートボンディングパッドが前記ゲートに電気的に接続される少なくとも１つのボンディングパッドと、
前記複数層の半導体層における前記基板から遠い側に位置する少なくとも１つの遮蔽構造であって、前記遮蔽構造が、ゲート遮蔽構造を含み、前記ゲート遮蔽構造が、前記ゲートボンディングパッドを遮蔽して保護するためのものである少なくとも１つの遮蔽構造とを更に含む、半導体デバイスを提供している。
【0035】
選択的に、前記半導体デバイスは、前記複数層の半導体層における前記基板から遠い側に位置するとともに、前記アクティブ領域に位置するドレインを更に含み、
前記ボンディングパッドは、ドレインボンディングパッドを更に含み、前記ドレインボンディングパッドが前記ドレインに電気的に接続され、
前記遮蔽構造は、ドレイン遮蔽構造を更に含み、前記ドレイン遮蔽構造は、前記ドレインボンディングパッドを遮蔽して保護するためのものである。
前記ボンディングパッドは、ドレインボンディングパッドを更に含み、前記ドレインボンディングパッドが前記ドレインに電気的に接続され、
前記遮蔽構造は、ドレイン遮蔽構造を更に含み、前記ドレイン遮蔽構造は、前記ドレインボンディングパッドを遮蔽して保護するためのものである。
【0036】
選択的に、前記遮蔽構造は、所定電位に電気的に接続され、前記所定電位Ｕは、Ｕ≧０を満たす。
【0037】
選択的に、前記アクティブ領域は、複数の固定電位構造を更に含み、
前記遮蔽構造は、前記固定電位構造に電気的に接続される。
前記遮蔽構造は、前記固定電位構造に電気的に接続される。
【0038】
選択的に、前記遮蔽構造は、第一遮蔽部分、第二遮蔽部分及び第三遮蔽部分を含み、前記第二遮蔽部分は、前記第一遮蔽部分及び前記第三遮蔽部分にそれぞれ接続され、
前記第一遮蔽部分と前記第二遮蔽部分との接続箇所の形状は、「Ｌ」字状又は「Ｔ」字状を含み、
前記第三遮蔽部分と前記第二遮蔽部分との接続箇所の形状は、「Ｌ」字状又は「Ｔ」字状を含む。
前記第一遮蔽部分と前記第二遮蔽部分との接続箇所の形状は、「Ｌ」字状又は「Ｔ」字状を含み、
前記第三遮蔽部分と前記第二遮蔽部分との接続箇所の形状は、「Ｌ」字状又は「Ｔ」字状を含む。
【0039】
選択的に、前記遮蔽構造は、第一方向に沿って延在する第一部分と、第二方向に沿って延在する第二部分とを含み、前記第一方向及び前記第二方向は、何れも基板の位置する平面に平行であるとともに、前記第一方向と前記第二方向とが交差し、
前記第一部分と前記第二部分との接続角部は、面取りされた角部又は円弧状の角部を含むか、又は、前記遮蔽構造は、第三部分を更に含み、前記第三部分は、前記第一部分及び前記第二部分にそれぞれ接続されるとともに、前記第三部分と前記第一部分との間の夾角が鈍角であり、前記第三部分と前記第二部分との間の夾角が鈍角である。
前記第一部分と前記第二部分との接続角部は、面取りされた角部又は円弧状の角部を含むか、又は、前記遮蔽構造は、第三部分を更に含み、前記第三部分は、前記第一部分及び前記第二部分にそれぞれ接続されるとともに、前記第三部分と前記第一部分との間の夾角が鈍角であり、前記第三部分と前記第二部分との間の夾角が鈍角である。
【0040】
選択的に、前記遮蔽構造は、第一方向に沿って延在する第一部分と、第二方向に沿って延在する第二部分とを含み、前記第一方向及び前記第二方向は、何れも基板の位置する平面に平行であるとともに、前記第一方向と前記第二方向とが交差し、
前記半導体デバイスは、前記第一方向に沿って延在する第一境界と、前記第二方向に沿って延在する第二境界とを含み、
前記第一部分と前記第一境界との間の最小距離Ｌ１は、Ｌ１＞３０μｍを満たし、
前記第二部分と前記第二境界との間の最小距離Ｌ２は、Ｌ２＞３０μｍを満たす。
前記半導体デバイスは、前記第一方向に沿って延在する第一境界と、前記第二方向に沿って延在する第二境界とを含み、
前記第一部分と前記第一境界との間の最小距離Ｌ１は、Ｌ１＞３０μｍを満たし、
前記第二部分と前記第二境界との間の最小距離Ｌ２は、Ｌ２＞３０μｍを満たす。
【0041】
選択的に、前記遮蔽構造は、第一方向に沿って延在する第一部分と、第二方向に沿って延在する第二部分とを含み、前記第一方向及び前記第二方向は、何れも基板の位置する平面に平行であるとともに、前記第一方向と前記第二方向とが交差し、
前記第一部分の前記第二方向の延在幅Ｄ１は、Ｄ１＞１０μｍを満たし、
前記第二部分の前記第一方向の延在幅Ｄ２は、Ｄ２＞１０μｍを満たす。
前記第一部分の前記第二方向の延在幅Ｄ１は、Ｄ１＞１０μｍを満たし、
前記第二部分の前記第一方向の延在幅Ｄ２は、Ｄ２＞１０μｍを満たす。
【0042】
選択的に、前記基板の位置する平面への前記遮蔽構造の垂直投影と、前記基板の位置する平面への前記ゲートボンディングパッドの垂直投影との間の最小ピッチＬ３は、Ｌ３＞１０μｍを満たす。
【0043】
前記基板の位置する平面への前記遮蔽構造の垂直投影と、前記基板の位置する平面への前記ドレインボンディングパッドの垂直投影との間の最小ピッチＬ４は、Ｌ４＞１０μｍを満たす。
【0044】
第二局面において、本発明の実施例は、上記の何れか一項に記載の半導体デバイスを作製するための半導体デバイスの作製方法であって、
基板を用意することと、
複数層の半導体層を前記基板の一方側に作製することと、
ゲートを前記複数層の半導体層における前記基板から遠い側であって、前記アクティブ領域に作製することと、
少なくとも１つのボンディングパッドであって、前記ボンディングパッドが、少なくともゲートボンディングパッドを含み、前記ゲートボンディングパッドが前記ゲートに電気的に接続される少なくとも１つのボンディングパッドを、前記複数層の半導体層における前記基板から遠い側であって、前記パッシブ領域に作製することと、
少なくとも１つの遮蔽構造であって、前記遮蔽構造が、ゲート遮蔽構造を含み、前記ゲート遮蔽構造が、前記ゲートボンディングパッドを遮蔽して保護するためのものである少なくとも１つの遮蔽構造を、前記複数層の半導体層における前記基板から遠い側に作製することとを含む、半導体デバイスの作製方法を更に提供している。
基板を用意することと、
複数層の半導体層を前記基板の一方側に作製することと、
ゲートを前記複数層の半導体層における前記基板から遠い側であって、前記アクティブ領域に作製することと、
少なくとも１つのボンディングパッドであって、前記ボンディングパッドが、少なくともゲートボンディングパッドを含み、前記ゲートボンディングパッドが前記ゲートに電気的に接続される少なくとも１つのボンディングパッドを、前記複数層の半導体層における前記基板から遠い側であって、前記パッシブ領域に作製することと、
少なくとも１つの遮蔽構造であって、前記遮蔽構造が、ゲート遮蔽構造を含み、前記ゲート遮蔽構造が、前記ゲートボンディングパッドを遮蔽して保護するためのものである少なくとも１つの遮蔽構造を、前記複数層の半導体層における前記基板から遠い側に作製することとを含む、半導体デバイスの作製方法を更に提供している。
【発明の効果】
【0045】
本発明の実施例による半導体デバイスは、遮蔽構造を増設することで、パッケージング中におけるボンディングパッドへのパッチング用銀ペースト内の銀イオンの移動が効果的に遮蔽され、ボンディングパッド及びボンディングパッドに接続された電極の安定した性能が保証され、ボンディングパッド及びボンディングパッドに接続された電極とソースとの短絡の発生が回避され、半導体デバイスが正常に動作可能であることを保証される。
【図面の簡単な説明】
【0046】
【発明を実施するための形態】
【0047】
以下、図面及び実施例を参照して、本発明を更に詳しく説明する。理解できることに、ここで説明される具体的な実施例は、本発明を解釈するためのものに過ぎず、本発明を制限するものではない。また、留意すべきなのは、説明の便宜上、図面には、全ての構造ではなく、本発明に関連する一部の構造のみが示されている。
【0048】
例示的に、図１は、従来技術における半導体デバイスの構造模式図であり、図１に示すように、半導体デバイスは、アクティブ領域１１に位置するソース１２及びゲート１３と、パッシブ領域に位置するゲートボンディングパッド１４とを含み、ゲートボンディングパッド１４は、複数のゲート１３に電気的に接続され、ソース１２は、ビアホールを介してソース裏電極（不図示）に電気的に接続される。パッケージングによる半導体デバイスの形成時に、ソース裏電極は、パッチング用銀ペーストを介してパッケージケースにおける電極に電気的に接続される。銀ペーストをパッチングすることに起因して、電界の作用の下で銀イオンの電気化学的な移動が発生することにより、銀イオンは、半導体チップのおもて面まで移動し、半導体チップのおもて面の中心領域におけるゲートに接触して、ゲート１３とソース１２との間のリークの増大乃至短絡に繋がり、半導体デバイスが正常に使用できなくなる。
【0049】
上記問題に鑑みて、本発明の実施例による半導体デバイスは、アクティブ領域と、アクティブ領域を取り囲む非アクティブ領域とを含み、半導体デバイスは、基板と、基板の一方側に位置する複数層の半導体層と、基板の一方側に位置する少なくとも１つの遮蔽構造であって、遮蔽構造が、所定電位に電気的に接続され、アクティブ領域から非アクティブ領域に向かう電界又はゼロ電界を形成するためのものである少なくとも１つの遮蔽構造とを更に含む。上記技術案を用いれば、遮蔽構造が所定電位に電気的に接続されるように設けることで、半導体チップのおもて面の中心領域への銀イオンの移動を抑制する電界又はゼロ電界を発生させ、半導体デバイスの正常な動作を保証することができる。
【0050】
上記は、本発明の中心的な思想であり、以下、本発明の実施例における図面を参照して、本発明の実施例にける技術案を明確かつ完全に説明する。本発明における実施例に基づいて、当業者によって創造的な労働を払わずに得られた他の実施例は、全て本発明の保護範囲に含まれるものとする。
【0051】
図２は、本発明の実施例による半導体デバイスの平面構造模式図であり、本発明の実施例による半導体デバイスは、アクティブ領域ａａと、アクティブ領域を取り囲む非アクティブ領域ｎａとを含み、半導体デバイスは、基板２１と、基板２１の一方側に位置する複数層の半導体層（不図示）と、基板の一方側に位置する少なくとも１つの遮蔽構造３１であって、遮蔽構造３１が、所定電位に電気的に接続されて（不図示）、アクティブ領域ａａから非アクティブ領域ｎａに向かう電界又はゼロ電界を形成するためのものである少なくとも１つの遮蔽構造３１とを更に含む。
【0052】
そのうち、非アクティブ領域ｎａとは、アクティブ領域ａａ以外の領域を指す。図２を参照して、半導体デバイスは、動作領域３２と、動作領域を取り囲むスクライブ領域３３とを含み、動作領域３２は、アクティブ領域ａａと、アクティブ領域を取り囲むパッシブ領域ｂｂとを含み、ここで、「非アクティブ領域ｎａ」とは、具体的に、スクライブ領域３３及び動作領域３２内のパッシブ領域ｂｂを指す。
【0053】
具体的に、動作領域３２は、半導体デバイスが動作する領域として理解可能であり、アクティブ領域ａａ及びパッシブ領域ｂｂを含み、アクティブ領域ａａは、二次元電子ガス、電子又は正孔が存在する領域として理解可能であり、その動作状態及び特性が外部回路の影響を受け、半導体デバイスの活性動作領域であり、パッシブ領域ｂｂは、アクティブ領域ａａの外部となり、デバイスの動作に参加するが、その動作状態が外部回路の影響を受けない領域として理解可能である。スクライブ領域３３とは、半導体デバイスをスクライブカットして複数の独立した半導体デバイスを形成する領域を指す。
【0054】
半導体デバイスは、通常、半導体層における基板から遠い側に位置するとともに、アクティブ領域ａａに位置するゲート、ソース及びドレインを更に含む。通常は、ゲートが逆バイアスに接続され、ドレインが順バイアスに接続され、ソースがゼロ電位とされる。ソースとゲートとの間に電位差があるため、半導体チップの縁から中心領域に向かう電界が形成されることになり、その結果、銀イオンは、半導体チップの中心領域まで移動してゲートに接触し、ゲートとソースとの間のリークの増大乃至短絡に繋がる。同様に、銀イオンは、移動時にドレインに接触して、ドレインとソースとの間のリークの増大乃至短絡に繋がる可能性もある。したがって、半導体デバイスの安定した性能を保証するために、遮蔽構造は、ゲートを遮蔽して保護するためのゲート遮蔽構造とされてもよく、及び／又は、遮蔽構造は、ドレインを遮蔽して保護するためのドレイン遮蔽構造とされてもよいが、本発明の実施例は、具体的に限定しない。
【0055】
さらに、半導体デバイスは、通常、半導体層における基板から遠い側に位置するとともに、パッシブ領域ｂｂに位置する電極接続構造、例えばボンディングパッドを更に含み、具体的に、ゲートボンディングパッド及びドレインボンディングパッドを含んでもよく、そのうち、ゲートボンディングパッドがゲートに電気的に接続され、ドレインボンディングパッドがドレインに電気的に接続される。適応的に、ゲート遮蔽構造は、ゲートボンディングパッドを遮蔽して保護し、更にゲートに対する遮蔽及び保護を実現することが可能であり、ドレイン遮蔽構造は、ドレインボンディングパッドを遮蔽して保護し、更にドレインに対する遮蔽及び保護を実現することが可能である。
【0056】
例示的に、図２では、ボンディングパッドがゲートボンディングパッド２９であり、遮蔽構造３１がゲート遮蔽構造３０１である例を説明する。例示的に、図３は、本発明の実施例による別の半導体デバイスの平面構造模式図であり、図３では、ボンディングパッドがドレインボンディングパッド３０であり、遮蔽構造３１がドレイン遮蔽構造３０２である例を説明する。図４は、本発明の実施例による別の半導体デバイスの平面構造模式図であり、図４では、ボンディングパッドがゲートボンディングパッド２９及びドレインボンディングパッド３０を含み、遮蔽構造３１がゲート遮蔽構造３０１及びドレイン遮蔽構造３０２を含む例を説明する。
【0057】
さらに、遮蔽構造３１は、所定電位に電気的に接続されて、アクティブ領域ａａから非アクティブ領域ｎａに向かう電界又はゼロ電界を形成可能であるため、当該電界又はゼロ電界を利用して半導体チップのおもて面の中心領域への銀イオンの移動を抑制可能となる。
【0058】
具体的に、銀イオンがゼロ電界の下で運動できないため、ゼロ電界は、銀イオンを遮蔽して、半導体チップの中心領域へのその移動を抑制する役割を果たすことができ、電界方向は、アクティブ領域ａａから非アクティブ領域ｎａに向かう方向であるため、半導体チップの中心領域への銀イオンの移動を抑制することができる。
【0059】
さらに、所定電位は、外部電源によって導入されてもよいし、アクティブ領域ａａにおける固定電位構造に直接接続されてもよいが、本発明の実施例は、これについて限定しない。
【0060】
説明すべきなのは、アクティブ領域ａａから非アクティブ領域ｎａに向かうとは、電界又はゼロ電界の方向を示すだけであり、電界又はゼロ電界の位置する領域を示すものではない。電界又はゼロ電界の位置する領域は、具体的に、遮蔽構造と非アクティブ領域ｎａの外縁との間の領域である。
【0061】
さらに、遮蔽構造３１は、動作領域３２及び／又はスクライブ領域３３に設けられてもよいが、本発明の実施例は、これについて限定しない。
【0062】
例示的に、図２は、遮蔽構造３１（ゲート遮蔽構造３０１）が動作領域３２に設けられる例を示しており、こうすれば、遮蔽構造３１を含めた半導体デバイスがコンパクトに設けられ、半導体デバイスが小さな体積を備えることを保証でき、半導体デバイスの小型化設計の実現に有利である。他の実施例において、遮蔽構造３１は、スクライブ領域３３に設けられてもよく、こうすれば、銀イオンが遮蔽されるという前提の下で、遮蔽構造３１の設置により半導体デバイスの正常な動作が影響されないことを保証され、半導体デバイスの安定した性能を保証される。また、遮蔽構造３１は、一部が動作領域３２に設けられ、他部がスクライブ領域３３に設けられてもよいが、本発明の実施例は、これについて限定しない。
【0063】
上記をまとめて、本発明の実施例による半導体デバイスは、遮蔽構造を増設するとともに、遮蔽構造が所定電位に電気的に接続されるように設けることで、アクティブ領域から非アクティブ領域に向かう電界又はゼロ電界を形成し、銀イオンを効果的に遮蔽して、半導体チップのおもて面の中心領域へのその移動を抑制し、半導体デバイスの正常な動作を保証することができる。
【0064】
上記実施例に基づいて、図２を参照して、選択的に、半導体デバイスは、複数層の半導体層における基板２１から遠い側に位置するとともに、アクティブ領域ａａに位置するゲート２５を更に含み、半導体デバイスは、複数層の半導体層における基板２１から遠い側に位置するとともに、非アクティブ領域ｎａに位置するゲートボンディングパッド２９を更に含み、ゲートボンディングパッド２９がゲート２５に電気的に接続され、少なくとも１つの遮蔽構造３１は、ゲート遮蔽構造３０１を含み、ゲート遮蔽構造３０１は、ゲートボンディングパッド２９を遮蔽して保護するためのものであり、この場合、所定電位の電位は、０以上である。
【0065】
図２に示すように、半導体デバイスは、ゲート２５を更に含み、ゲート２５がゲートボンディングパッド２９に電気的に接続され、ゲート遮蔽構造３０１は、ゲートボンディングパッド２９及びゲート２５を遮蔽して保護するためのものである。これにより、パッケージング中にパッチング用銀ペースト内の銀イオンがゲートボンディングパッド２９上まで移動して、ゲート２５とソース２４との間のリークの増大乃至短絡に繋がり、ゲートボンディングパッド２９及びゲート２５の性能が影響され、更に半導体デバイスの性能が影響され、半導体デバイスが正常に使用できなくなることを回避される。
【0066】
図４を参照して、さらに選択的に、半導体デバイスは、複数層の半導体層における基板２１から遠い側に位置するとともに、アクティブ領域ａａに位置するドレイン２６を更に含み、半導体デバイスは、複数層の半導体層における基板２１から遠い側に位置するとともに、非アクティブ領域ｎａに位置するドレインボンディングパッド３０を更に含み、ドレインボンディングパッド３０がドレイン２６に電気的に接続され、少なくとも１つの遮蔽構造３１は、ドレイン遮蔽構造３０２を含み、ドレイン遮蔽構造３０２は、ドレインボンディングパッド３０を遮蔽して保護するためのものであり、この場合、所定電位の電位は、０以上である。
【0067】
図４に示すように、半導体デバイスは、ゲート２５及びドレイン２６を更に含み、ゲート２５がゲートボンディングパッド２９に電気的に接続され、ゲート遮蔽構造３０１は、ゲートボンディングパッド２９及びゲート２５を遮蔽して保護するためのものである。これにより、パッケージング中にパッチング用銀ペースト内の銀イオンがゲートボンディングパッド２９上まで移動して、ゲート２５とソース２４との短絡に繋がり、ゲートボンディングパッド２９及びゲート２５の性能が影響されることを回避される。ドレイン２６がドレインボンディングパッド３０に電気的に接続され、ドレイン遮蔽構造３０２は、ドレインボンディングパッド３０及びドレイン２６を遮蔽して保護するためのものである。これにより、パッケージング中にパッチング用銀ペースト内の銀イオンがドレインボンディングパッド３０上まで移動して、ドレイン２６とソース２４とのリークの増大乃至短絡に繋がり、ドレインボンディングパッド３０及びドレイン２６の性能が影響され、更に半導体デバイスの性能が影響され、半導体デバイスが正常に使用できなくなることを回避される。
【0068】
上記実施例に基づいて、以下、遮蔽構造がゲート遮蔽構造３０１である例を取り上げ、遮蔽構造の具体的な設置方式について更に詳しく説明する。
【0069】
選択的に、複数層の半導体層は、非アクティブ領域ｎａに位置する導電領域及び二次元電子ガス除去領域を含み、二次元電子ガス除去領域は、導電領域とアクティブ領域との間に位置し、導電領域が遮蔽構造とされ、及び／又は、半導体デバイスは、複数層の半導体層における基板から遠い側に位置する誘電体層を更に含み、誘電体層における複数層の半導体層から遠い側に少なくとも１本の導電配線が設けられており、導電配線が遮蔽構造とされる。
【0070】
１つの可能な実施形態として、図５は、図２におけるＡ－Ａ’に沿って切断した半導体デバイスの断面構造模式図であり、図５を参照して、複数層の半導体層２２は、非アクティブ領域ｎａに位置する導電領域２２１及び二次元電子ガス除去領域２２２を含み、二次元電子ガス除去領域２２２は、導電領域２２１とアクティブ領域との間に位置し、この場合、導電領域２２１を遮蔽構造、例えばゲート遮蔽構造３０１として所定電位に電気的に接続し、当該導電領域２２１によって、ゲートボンディングパッド２９及びゲートを遮蔽して保護することが可能である。これにより、パッケージング中にパッチング用銀ペースト内の銀イオンがゲートボンディングパッド２９上まで移動して、ゲートとソースとの間のリークの増大乃至短絡に繋がり、ゲートボンディングパッド２９及びゲートの性能が影響されることを回避される。
【0071】
さらに、導電領域２２１が遮蔽構造とされる場合、選択的に、導電領域２２１は、二次元電子ガス形成領域又は半導体ドープ領域である。
【0072】
例示的に、導電領域２２１は、二次元電子ガスであってもよい。具体的に、本発明の実施例による半導体デバイスにおける複数層の半導体層２２は、具体的に、基板上に位置する核生成層と、核生成層における基板から遠い側に位置するバッファ層と、バッファ層における核生成層から遠い側に位置するチャネル層と、チャネル層におけるバッファ層から遠い側に位置するバリア層とを含んでもよく、バリア層とチャネル層とによってヘテロ接合構造が形成され、ヘテロ接合界面には、二次元電子ガス（２ＤＥＧ）が形成される（不図示）。通常、アクティブ領域ａａ内だけでは、二次元電子ガスが残され、非アクティブ領域ｎａ内では、二次元電子ガスを除去して、二次元電子ガス除去領域２２２を形成する必要がある。本実施例は、導電領域２２１を二次元電子ガスとなるように設けることで、遮蔽構造を専ら設けることによる占有空間を回避できるだけでなく、作製工程の増加も回避でき、非アクティブ領域ｎａの二次元電子ガスを除去する時に、半導体デバイスの縁における一部の二次元電子ガスを残せばよく、プロセスがより簡単かつ効率的となる。また、非アクティブ領域ｎａにおける複数層の半導体層２２に半導体ドーピングを行って、導電領域２２１を形成してもよいが、当業者は、ニーズに応じて自ら設置可能であり、本発明の実施例は、これについて限定しない。
【0073】
別の可能な実施形態として、図６は、図２におけるＡ－Ａ’に沿って切断した別の半導体デバイスの断面構造模式図であり、図６を参照して、半導体デバイスは、複数層の半導体層２２における基板２１から遠い側に位置する誘電体層２３を更に含み、誘電体層２３における複数層の半導体層２２から遠い側には、少なくとも１本の導電配線２５が設けられており、この場合、導電配線２５を遮蔽構造（例えばゲート遮蔽構造３０１）として所定電位に電気的に接続し、当該導電配線２５によって、ゲートボンディングパッド２９及びゲートを遮蔽して保護することが可能である。これにより、パッケージング中にパッチング用銀ペースト内の銀イオンがゲートボンディングパッド２９上まで移動して、ゲートとソースとの間のリークの増大乃至短絡に繋がり、ゲートボンディングパッド２９及びゲートの性能が影響されることを回避される。
【0074】
例示的に、図６は、誘電体層２３における複数層の半導体層２２から遠い側に２本の導電配線２５が設けられる例を示しており、導電配線２５は、導電性が良好な任意の金属線であってもよく、本発明の実施例は、その材料について限定しない。導電配線２５を遮蔽構造として設けることで、同様に、ボンディングパッドを効果的に遮蔽して保護することができる。更に、図６に示すように、ゲートボンディングパッド２９における基板から遠い側には、通常、第二誘電体層２４が設けられており（「第二」は、区別のためにのみ使用され、実質的な意味がない）、第二誘電体層２４は、ゲートボンディングパッド２９を露出させるとともに、その下の膜層構造を保護する役割を果たしている。図５及び図６を参照して、複数層の半導体層２２における導電領域２２１と比較して、導電配線２５が誘電体層２３における複数層の半導体層２２から遠い側に設けられているため、導電配線２５の上にある誘電体層（第二誘電体層２４のみ）が薄いので、導電配線２５の遮蔽効果への影響が少なく、即ち、導電配線２５の遮蔽効果がより良好となる。
【0075】
別の可能な実施形態として、図７は、図２におけるＡ－Ａ’に沿って切断した別の半導体デバイスの断面構造模式図であり、図７を参照して、複数層の半導体層２２は、非アクティブ領域ｎａに位置する導電領域２２１及び二次元電子ガス除去領域２２２を含み、二次元電子ガス除去領域２２２は、導電領域２２１とアクティブ領域との間に位置し、導電領域２２１が遮蔽構造（例えばゲート遮蔽構造３０１）とされるとともに所定電位に電気的に接続され（不図示）、それに、半導体デバイスは、複数層の半導体層２２における基板２１から遠い側に位置する誘電体層２３を更に含み、誘電体層２３における複数層の半導体層２２から遠い側には、少なくとも１本の導電配線２５が設けられており、導電配線２５が遮蔽構造（例えばゲート遮蔽構造３０１）とされるとともに所定電位に電気的に接続される（不図示）。
【0076】
本実施例では、遮蔽構造として導電領域２２１及び導電配線２５の両方を設けることで、遮蔽効果を保証でき、一方の遮蔽構造は、外的要因によって不良となった場合でも、他方の遮蔽構造は、良好な遮蔽効果を奏することができるため、遮蔽構造の信頼性が増加され、ボンディングパッドが効果的に遮蔽して保護され、半導体デバイスの性能が保証される。理解できることに、導電領域２２１及び導電配線２５の両方が遮蔽構造とされる場合、両者が同じ所定電位に接続される。
【0077】
上記の３つの可能な実施形態で説明された何れかの態様に基づいて、以下、遮蔽構造の設置方式を更に説明する。
【0078】
【0079】
上述したように、遮蔽構造（例えばゲート遮蔽構造３０１）における基板２１から遠い側に誘電体層（例えば誘電体層２３及び第二誘電体層２４）が設けられている場合、誘電体層によって、遮蔽構造の遮蔽効果に影響が与えられる。したがって、遮蔽構造の遮蔽効果が弱められることを回避するためには、遮蔽層における基板から遠い側に誘電体層を設けないことが好ましい。説明すべきなのは、遮蔽構造は、一部が露出されてもよいし、全部が露出されてもよいが、本発明の実施例は、これについて限定しない。
【0080】
図９は、本発明の実施例による別の半導体デバイスの平面構造模式図であり、図９を参照して、選択的に、遮蔽構造３１は、少なくとも第一遮蔽部分３１０を含み、第一遮蔽部分３１０は、非アクティブ領域ｎａにおけるアクティブ領域ａａから遠い側に位置する。
【0081】
図９に示すように、第一遮蔽部分は、非アクティブ領域ｎａにおけるアクティブ領域ａａから遠い何れか１つの側辺に位置し、図９は、ゲート遮蔽構造３０１を例として示しており、ゲート遮蔽構造３０１をゲートボンディングパッド２９の長辺の一方側に設けることで、銀イオンの大部分を遮蔽でき、パッケージング中にパッチング用銀ペースト内の銀イオンがゲートボンディングパッド２９上まで移動して、ゲートとソースとの間のリークの増大乃至短絡に繋がり、ゲートボンディングパッド２９及びゲートの性能が影響されることを回避される。
【0082】
引き続き図９を参照して、さらに選択的に、遮蔽構造は、第二遮蔽部分３２０及び第三遮蔽部分３３０を更に含み、第一遮蔽部分３１０は、第二遮蔽部分３２０及び第三遮蔽部分３３０にそれぞれ電気的に接続され、第一遮蔽部分３１０の延在方向は、少なくとも一部の第二遮蔽部分３２０の延在方向、及び、少なくとも一部の第三遮蔽部分３３０の延在方向の両方に交差し、遮蔽構造３１は、非アクティブ領域ｎａにおけるアクティブ領域ａａから遠い少なくとも三方側に位置する。
【0083】
図９に示すように、ゲート遮蔽構造３０１は、非アクティブ領域ｎａにおけるアクティブ領域ａａから遠い４つの側辺に位置する。こうすれば、ゲート遮蔽構造３０１ゲートボンディングパッド２９を半包囲して、ゲートボンディングパッド２９へ移動する銀イオンを全方位的に遮蔽することができ、パッケージング中にパッチング用銀ペースト内の銀イオンがゲートボンディングパッド２９上まで移動して、ゲートとソースとの間のリークの増大乃至短絡に繋がり、ゲートボンディングパッド２９及びゲートの性能が影響されることを回避される。
【0084】
例示的に、図９に示す遮蔽構造において、第二遮蔽部分３２０及び第三遮蔽部分３３０は、第一遮蔽部分３１０の延在方向と交差する部分だけでなく、第一遮蔽部分３１０の延在方向に平行な部分も含む。こうすれば、遮蔽構造の遮蔽範囲が大きくなり、遮蔽効果が高まる。他の実施例において、図９を参照して半包囲型の遮蔽構造を設けてもよいが、本発明の実施例は、これについて限定しない。
【0085】
説明すべきなのは、半導体デバイスの動作周波数が高いため、遮蔽構造が閉ループを形成すると、誘導信号が発生して半導体デバイスの性能に影響を与え易くなる。したがって、遮蔽構造は、可能な限り閉ループ構造として設けられないことが望ましい。
【0086】
図１０は、本発明の実施例による別の半導体デバイスの平面構造模式図であり、図１０を参照して、選択的に、遮蔽構造３１は、第四遮蔽部分３４０及び第五遮蔽部分３５０を含み、第四遮蔽部分３４０は、第一方向に沿って延在し、第五遮蔽部分３５０は、第二方向に沿って延在し、第一方向と第二方向とは、交差するとともに、何れも基板の位置する平面に平行であり、第四遮蔽部分３４０は、複数の第一サブ遮蔽構造３４１を含み、第一方向に沿って隣接する２つの第一サブ遮蔽構造３４１は、第二方向にずらして設けられるとともに、第一平面への垂直投影が重なり、第一平面は、第一方向に平行であるとともに、基板の位置する平面に垂直であり、及び／又は、第五遮蔽部分３５０は、複数の第二サブ遮蔽構造３５１を含み、第二方向に沿って隣接する２つの第二サブ遮蔽構造３５１は、第一方向にずらして設けられるとともに、第二平面への垂直投影が重なり、第二平面は、第二方向に平行であるとともに、基板の位置する平面に垂直である。
【0087】
図１０は、遮蔽構造がゲート遮蔽構造３０１である例を示しており、図１０に示すように、ゲート遮蔽構造は、複数のサブ遮蔽構造によって構成されている。例示的に、図１０は、第四遮蔽部分３４０が、複数の第一サブ遮蔽構造３４１を含み、第一方向に沿って隣接する２つの第一サブ遮蔽構造３４１が、第二方向にずらして設けられるとともに、第一平面への垂直投影が重なり、それに、第五遮蔽部分３５０が、複数の第二サブ遮蔽構造３５１を含み、第二方向に沿って隣接する２つの第二サブ遮蔽構造３５１が、第一方向にずらして設けられるとともに、第二平面への垂直投影が重なる例を示している。本実施例では、同じ方向に沿って延在する２つの隣接するサブ遮蔽構造は、その延在方向に垂直な方向への垂直投影が重なるように設けられており、これによっても、良好な遮蔽役割を果たすことができ、当業者は、ニーズに応じて自ら設置可能であり、本発明の実施例は、これについて限定しない。理解できることに、遮蔽構造が複数の不連続なサブ遮蔽構造によって構成される場合、各サブ遮蔽構造は、何れも所定電位に電気的に接続される。
【0088】
以上をまとめて、上記実施例は、遮蔽構造がゲート遮蔽構造である例を取り上げ、遮蔽構造の具体的な設置方式を詳しく説明した。上記実施例に基づいて、アクティブ領域ａａが複数の固定電位構造を含み、例えば、ソースが固定電位構造とされ、ソースの電位が０とされ、更に例えば、ドレインが固定電位構造とされ、ドレイン固定電位が０よりも大きいため、遮蔽構造がアクティブ領域ａａ内の固定電位構造に電気的に接続されるように設けてもよい。こうすれば、外部電源を別途に設けるのを回避し、半導体デバイスが簡単な構造であるのを保証することができる。
【0089】
選択的に、固定電位構造は、ソースを含み、遮蔽構造は、ソースに電気的に接続される。
【0090】
ソースの電位が０であり、遮蔽構造における所定電位が０以上であるため、ソースを固定電位構造として兼用し、遮蔽構造がソースに直接電気的に接続されるように設けることで、ボンディングパッドに対する遮蔽及び保護が実現された上で、半導体デバイスが簡単な構造であることを保証される。本発明の実施例は、遮蔽構造とソースとを電気的に接続する方式について限定せず、当業者は、自ら設計可能である。
【0091】
選択的に、固定電位構造は、ドレインを含み、遮蔽構造は、ドレインに電気的に接続される。
【0092】
例示的に、ドレインの電位が０よりも大きく、遮蔽構造における所定電位が０以上であるため、ドレインを固定電位構造として兼用し、遮蔽構造がドレインに直接電気的に接続される（不図示）ように設けることで、ボンディングパッドに対する遮蔽及び保護が実現された上で、半導体デバイスが簡単な構造であることを保証される。本発明の実施例は、遮蔽構造とドレインとを電気的に接続する方式について限定せず、当業者は、自ら設計可能である。
【0093】
留意されたいのは、ドレインが固定電位構造とされ、遮蔽構造がドレインに電気的に接続される場合、可能な遮蔽構造としては、ドレイン遮蔽構造ではなく、ゲート遮蔽構造となり、そうでないと、パッケージング中に銀イオンがドレイン遮蔽構造まで運動した場合、同様にドレインとソースとの間のリークの増大乃至短絡に繋がってしまい、半導体デバイスが正常に動作できなくなる。
【0094】
説明すべきなのは、ソース又はドレインが固定電位構造として兼用される場合、遮蔽構造に電気的に接続する際、遮蔽構造の両端は、同一ソース又はドレインに接続されてもよいし、異なるソース又はドレインに接続されてもよいが、本発明の実施例は、これについて限定しない。
【0095】
同じ発明構想に基づいて、本発明の実施例は、上記の何れかの実施例で提供される半導体デバイスを作製するための半導体デバイスの作製方法を更に提供しており、当該作製方法は、具体的に、以下のステップＳ１０１～Ｓ１０３を含んでもよい。
Ｓ１０１は、基板を用意することである。
Ｓ１０２は、複数層の半導体層を基板の一方側に作製することである。
例示的に、複数層の半導体層は、基板の一方側に位置し、複数層の半導体層としては、具体的に、ＩＩＩ－Ｖ族化合物の半導体材料とされてもよく、複数層の半導体層には、２ＤＥＧが形成されている。
Ｓ１０３は、少なくとも１つの遮蔽構造であって、遮蔽構造が、所定電位に電気的に接続されて、アクティブ領域から非アクティブ領域に向かう電界又はゼロ電界を形成するためのものである少なくとも１つの遮蔽構造を、基板の一方側に作製することである。
Ｓ１０１は、基板を用意することである。
Ｓ１０２は、複数層の半導体層を基板の一方側に作製することである。
例示的に、複数層の半導体層は、基板の一方側に位置し、複数層の半導体層としては、具体的に、ＩＩＩ－Ｖ族化合物の半導体材料とされてもよく、複数層の半導体層には、２ＤＥＧが形成されている。
Ｓ１０３は、少なくとも１つの遮蔽構造であって、遮蔽構造が、所定電位に電気的に接続されて、アクティブ領域から非アクティブ領域に向かう電界又はゼロ電界を形成するためのものである少なくとも１つの遮蔽構造を、基板の一方側に作製することである。
【0096】
本発明の実施例による作製方法は、遮蔽構造を基板の一方側に作製するとともに、遮蔽構造が所定電位に電気的に接続されるように設けることで、アクティブ領域から非アクティブ領域に向かう電界又はゼロ電界を形成し、銀イオンを効果的に遮蔽して、半導体チップのおもて面の中心領域へのその移動を抑制し、半導体デバイスの正常な動作を保証することができる。
【0097】
図１における従来技術の上記問題に鑑みて、本発明の実施例による半導体デバイスは、動作領域と、動作領域を取り囲むスクライブ領域とを含み、動作領域は、アクティブ領域と、アクティブ領域を取り囲むパッシブ領域とを含み、半導体デバイスは、基板と、基板の一方側に位置する複数層の半導体層と、複数層の半導体層における基板から遠い側に位置するとともに、パッシブ領域に位置する少なくとも１つのボンディングパッドと、複数層の半導体層における基板から遠い側に位置する少なくとも１つの遮蔽構造であって、遮蔽構造が所定電位に電気的に接続され、所定電位ＵがＵ≧０を満たす少なくとも１つの遮蔽構造とを更に含む。上記技術案を用いれば、遮蔽構造が所定電位に電気的に接続されるように設けることで、パッケージング中におけるボンディングパッドへのパッチング用銀ペースト内の銀イオンの移動が効果的に遮蔽され、ボンディングパッド及びボンディングパッドに接続された電極の安定した性能が保証され、ボンディングパッド及びボンディングパッドに接続された電極とソースとの短絡の発生が回避され、半導体デバイスの正常な動作が保証される。
【0098】
上記は、本発明の中心的な思想であり、以下、本発明の実施例における図面を参照して、本発明の実施例にける技術案を明確かつ完全に説明する。本発明における実施例に基づいて、当業者によって創造的な労働を払わずに得られた他の実施例は、全て本発明の保護範囲に含まれるものとする。
【0099】
図１１は、本発明の実施例による半導体デバイスの平面構造模式図であり、図１２は、本発明の実施例による別の半導体デバイスの平面構造模式図であり、図１１及び図１２に示すように、本発明の実施例による半導体デバイスは、動作領域３２と、動作領域３２を取り囲むスクライブ領域３３とを含み、動作領域３２は、アクティブ領域ａａと、アクティブ領域ａａを取り囲むパッシブ領域ｂｂとを含み、
半導体デバイスは、
基板２１と、
基板の一方側に位置する複数層の半導体層（不図示）と、
複数層の半導体層における基板２１から遠い側に位置するとともに、パッシブ領域ｂｂに位置する少なくとも１つのボンディングパッドと、
複数層の半導体層２２における基板２１から遠い側に位置する少なくとも１つの遮蔽構造３１であって、遮蔽構造３１が、ボンディングパッドを遮蔽して保護するものであり、遮蔽構造が所定電位に電気的に接続され、所定電位ＵがＵ≧０を満たす少なくとも１つの遮蔽構造３１とを更に含む。
半導体デバイスは、
基板２１と、
基板の一方側に位置する複数層の半導体層（不図示）と、
複数層の半導体層における基板２１から遠い側に位置するとともに、パッシブ領域ｂｂに位置する少なくとも１つのボンディングパッドと、
複数層の半導体層２２における基板２１から遠い側に位置する少なくとも１つの遮蔽構造３１であって、遮蔽構造３１が、ボンディングパッドを遮蔽して保護するものであり、遮蔽構造が所定電位に電気的に接続され、所定電位ＵがＵ≧０を満たす少なくとも１つの遮蔽構造３１とを更に含む。
【0100】
ボンディングパッドは、パッシブ領域ｂｂに位置するゲートボンディングパッドであってもよく、これに対応して、遮蔽構造は、ゲート遮蔽構造であってもよく、及び／又は、ボンディングパッドは、ドレインボンディングパッドであり、これに対応して、遮蔽構造は、ドレイン遮蔽構造であるが、本発明の実施例は、具体的に限定しない。ここで、図１１は、ボンディングパッドがゲートボンディングパッド２９であり、遮蔽構造３１がゲート遮蔽構造３０１である例を説明し、図１２は、ボンディングパッドがドレインボンディングパッド３０であり、遮蔽構造３１がドレイン遮蔽構造３０２である例を説明し、図１３は、ボンディングパッドがゲートボンディングパッド２９及びドレインボンディングパッド３０を含み、遮蔽構造３１がゲート遮蔽構造３０１及びドレイン遮蔽構造３０２を含む例を説明する。
【0101】
さらに、遮蔽構造３１は、所定電位に電気的に接続され、所定電位Ｕは、Ｕ≧０を満たし、遮蔽構造３１によれば、ボンディングパッドを遮蔽して保護し、ボンディングパッドへのパッチング用銀ペースト内の銀イオンの移動を効果的に遮蔽して、ボンディングパッド及びボンディングパッドに接続された電極の安定した性能を保証し、ボンディングパッド及びボンディングパッドに接続された電極とソースとの短絡の発生を回避し、半導体デバイスの正常な動作を保証することができる。
【0102】
さらに、所定電位は、外部電源によって導入された正電位又はゼロ電位とされてもよいし、アクティブ領域ａａの固定電位構造に直接接続されてもよいが、本発明の実施例は、これについて限定しない。
【0103】
上記をまとめて、本発明の実施例による半導体デバイスは、遮蔽構造を増設するとともに、遮蔽構造が所定電位に電気的に接続されるように設けることで、ボンディングパッドが効果的に遮蔽して保護され、パッケージング中におけるボンディングパッドへのパッチング用銀ペースト内の銀イオンの移動が効果的に遮蔽され、ボンディングパッド及びボンディングパッドに接続された電極の安定した性能が保証され、ボンディングパッド及びボンディングパッドに接続された電極とソースとの短絡の発生が回避され、半導体デバイスの正常な動作が保証される。
【0104】
以下、遮蔽構造の具体的な設置方式を２つ取り上げて、本発明の実施例に係る技術案を詳しく説明する。
【0105】
引き続き図１１を参照して、半導体デバイスは、複数層の半導体層における基板２１から遠い側に位置するとともに、アクティブ領域ａａに位置するゲート２５を更に含み、少なくとも１つのボンディングパッドは、ゲートボンディングパッド２９を含み、ゲートボンディングパッド２９がゲート２５に電気的に接続され、少なくとも１つの遮蔽構造３１は、ゲート遮蔽構造３０１を含み、ゲート遮蔽構造３０１は、ゲート２５ボンディングパッドを遮蔽して保護するためのものである。
【0106】
図１１に示すように、半導体デバイスは、ゲート２５を更に含み、ゲート２５がゲートボンディングパッド２９に電気的に接続され、ゲート遮蔽構造３０１は、ゲートボンディングパッド２９及びゲート２５を遮蔽して保護するためのものである。これにより、パッケージング中にパッチング用銀ペースト内の銀イオンがゲートボンディングパッド２９上まで移動して、ゲート２５とソース２４との短絡に繋がり、ゲートボンディングパッド２９及びゲート２５の性能が影響され、更に半導体デバイスの性能が影響され、半導体デバイスが正常に使用できなくなることを回避される。
【0107】
引き続き図１３を参照して、半導体デバイスは、複数層の半導体層における基板２１から遠い側に位置するとともに、アクティブ領域ａａに位置するドレイン２６を更に含み、少なくとも１つのボンディングパッドは、ドレインボンディングパッド３０を更に含み、ドレインボンディングパッド３０がドレイン２６に電気的に接続され、少なくとも１つの遮蔽構造３１は、ドレイン遮蔽構造３０２を含み、ドレイン遮蔽構造３０２は、ドレインボンディングパッド３０を遮蔽して保護するためのものである。
【0108】
図１３に示すように、半導体デバイスは、ゲート２５及びドレイン２６を更に含み、ゲート２５がゲートボンディングパッド２９に電気的に接続され、ゲート遮蔽構造３０１は、ゲートボンディングパッド２９及びゲート２５を遮蔽して保護するためのものである。これにより、パッケージング中にパッチング用銀ペースト内の銀イオンがゲートボンディングパッド２９上まで移動して、ゲート２５とソース２４との短絡に繋がり、ゲートボンディングパッド２９及びゲート２５の性能が影響されることを回避される。ドレイン２６がドレインボンディングパッド３０に電気的に接続され、ドレイン遮蔽構造３０２は、ドレインボンディングパッド３０及びドレイン２６を遮蔽して保護するためのものである。これにより、パッケージング中にパッチング用銀ペースト内の銀イオンがドレインボンディングパッド３０上まで移動して、ドレイン２６とソース２４との短絡に繋がり、ドレインボンディングパッド３０及びドレイン２６の性能が影響され、更に半導体デバイスの性能が影響され、半導体デバイスが正常に使用できなくなることを回避される。
【0109】
上記実施例に基づいて、アクティブ領域ａａが複数の固定電位構造を含み、例えば、ソースが固定電位構造とされ、ソースの電位が０とされ、更に例えば、ドレインが固定電位構造とされ、ドレイン固定電位が０よりも大きいため、遮蔽構造がアクティブ領域ａａ内の固定電位構造に電気的に接続されるように設けてもよい。こうすれば、外部電源を別途に設けるのを回避し、半導体デバイスが簡単な構造であるのを保証することができる。
【0110】
【0111】
ソース２４の電位が０であり、遮蔽構造における所定電位が０以上であるため、ソース２４を固定電位構造として兼用し、遮蔽構造３１がソース２４に直接電気的に接続されるように設けることで、ボンディングパッドに対する遮蔽及び保護が実現された上で、半導体デバイスが簡単な構造であることを保証される。図１１、図１２及び図１３に示すように、ここでの遮蔽構造３１は、ゲート遮蔽構造３０１及び／又はドレイン遮蔽構造３０２を含んでもよい。
【0112】
選択的に、遮蔽構造は、ゲート遮蔽構造を含み、固定電位構造は、ドレインを含み、ゲート遮蔽構造は、ドレインに電気的に接続される。
【0113】
例示的に、ドレインの電位が０よりも大きく、遮蔽構造における所定電位が０以上であるため、ドレインを固定電位構造として兼用し、遮蔽構造がドレインに直接電気的に接続される（不図示）ように設けることで、ボンディングパッドに対する遮蔽及び保護が実現された上で、半導体デバイスが簡単な構造であることを保証される。留意されたいのは、ドレインが固定電位構造とされ、遮蔽構造がドレインに電気的に接続される場合、可能な遮蔽構造としては、ドレイン遮蔽構造ではなく、ゲート遮蔽構造となり、そうでないと、パッケージング中に銀イオンがドレイン遮蔽構造まで運動した場合、同様にドレインとソースとの短絡に繋がってしまい、半導体デバイスが正常に動作できなくなる。
【0114】
説明すべきなのは、ソース又はドレインが固定電位構造として兼用される場合、遮蔽構造に電気的に接続する際、遮蔽構造の両端は、同じソース又はドレインに接続されてもよいし、異なるソース又はドレインに接続されてもよいが、本発明の実施例は、これについて限定しない。
【0115】
以下、ソースが固定電位構造として兼用され、遮蔽構造が異なるソースに電気的に接続されるとともに、遮蔽構造がゲート遮蔽構造である例を説明する。
【0116】
図１４は、本発明の実施例による別の半導体デバイスの平面構造模式図であり、図１４に示すように、選択的に、ソース２４は、第一方向に沿って配列された第一ソース２４１及び第Ｎソースを含み、第一方向は、基板２１の位置する平面に平行であり、第一ソース２４１は、アクティブ領域ａａの第一端に位置し、第Ｎソースは、アクティブ領域ａａの第二端に位置し、第一端と第二端とは、第一方向に沿って対向して設けられ、
遮蔽構造３１は、第一ソース及び第Ｎソースにそれぞれ電気的に接続され、ゲートボンディングパッド２９は、遮蔽構造とアクティブ領域ａａとによって規定された区間内に位置する。
遮蔽構造３１は、第一ソース及び第Ｎソースにそれぞれ電気的に接続され、ゲートボンディングパッド２９は、遮蔽構造とアクティブ領域ａａとによって規定された区間内に位置する。
【0117】
例示的に、図１４が、Ｎが２に等しい例を説明し、図１４に示すように、第一ソース２４１、ゲート２５及びドレイン２６は、第二方向（図中に示すＹ方向）に沿ってアクティブ領域ａａで延在し、その延在する長さがアクティブ領域ａａの範囲を超えず、それに、第一ソース２４１、ゲート２５及びドレイン２６は、第一方向（図中に示すＸ方向）に沿ってアクティブ領域ａａで配列され、その配列される長さがアクティブ領域ａａの範囲を超えず、第一方向は、第一ソース２４１からドレイン２６に向かう方向に平行であり、第二方向と第一方向とは、交差するとともに、何れも基板２１の位置する平面に平行である。図１４に示すように、遮蔽構造３１は、一端が第一ソース２４１に電気的に接続され、他端が第二ソース２４２に電気的に接続され、遮蔽構造３１は、半環状構造をなし、ゲートボンディングパッド２９は、遮蔽構造３１とアクティブ領域ａａとによって規定された区間内に位置し、遮蔽構造３１によって、ゲートボンディングパッド２９が完全に囲まれる。こうすれば、遮蔽構造３１がソース２４に電気的に接続されることで、電界の作用の下でゲートまで移動したパッチング用銀ペースト内の銀イオンを効果的に遮蔽する役割が果たされるとともに、遮蔽構造３１への電気的接続のために電源を別途に設ける必要がなくなり、複雑な配線が低減され、コストが削減される。
【0118】
選択的に、図１５は、図１４による半導体デバイスの切断線Ａ－Ａ’に沿った断面構造模式図であり、図１４及び図１５に示すように、ソース２４は、ビアホール３４を介してソース裏電極（不図示）に電気的に接続され、
基板の位置する平面への遮蔽構造３１の垂直投影と、基板の位置する平面へのビアホール３４の垂直投影との重なり面積は、Ｓ１であり、
基板の位置する平面へのビアホール３４の垂直投影の面積は、Ｓ２であり、
ここで、Ｓ１＜Ｓ２／４である。
基板の位置する平面への遮蔽構造３１の垂直投影と、基板の位置する平面へのビアホール３４の垂直投影との重なり面積は、Ｓ１であり、
基板の位置する平面へのビアホール３４の垂直投影の面積は、Ｓ２であり、
ここで、Ｓ１＜Ｓ２／４である。
【0119】
例示的に、ソース２４は、ビアホール３４を介してソース裏電極に電気的に接続され、ビアホール３４の形状は、円形、楕円形、半円形等をなしてもよいが、本発明の実施例は、これについて限定しない。遮蔽構造３１とソース２４との有効な電気的接続が必要であることを考慮して、遮蔽構造３１とビアホール３４とが接続されることに起因して遮蔽構造３１が仮想接続され、遮蔽構造３１によって遮蔽効果が達成されないことを回避するために、基板２１の位置する平面への遮蔽構造３１の垂直投影と、基板２１の位置する平面へのビアホール３４の垂直投影との重なり面積Ｓ１が基板２１の位置する平面へのビアホール３４の垂直投影の面積Ｓ２の四分の一よりも小さくなる、即ちＳ１＜Ｓ２／４となるように設けられている。これにより、遮蔽構造３１とソース２４との有効な電気的接続を保証され、遮蔽構造３１の遮蔽効果が実現される。
【0120】
好ましくは、基板２１の位置する平面への遮蔽構造３１の垂直投影と、基板２１の位置する平面へのビアホール３４の垂直投影とは、重ならない。
【0121】
例示的に、図１４に示すように、基板２１の位置する平面への遮蔽構造３１の垂直投影と、基板２１の位置する平面へのビアホール３４の垂直投影とは、重なっていない。この場合、ビアホール３４の形状及び面積に関わらず、遮蔽構造３１は、ソース２４との有効な電気的接続を実現し、最適な遮蔽効果を達成し、更に半導体デバイスの安定した性能を実現することができる。
【0122】
上記実施例に基づいて、遮蔽構造３１は、様々な異なる設置位置に対応可能であり、設置位置が異なる場合、半導体デバイスの膜層構成が異なってもよく、以下、２つの可能な実施形態で詳しく説明する。
【0123】
１つの可能な実施形態として、引き続き図１４を参照して、選択的に、遮蔽構造３１は、第一遮蔽部分３１１、第二遮蔽部分３１２及び第三遮蔽部分３１３を含み、第二遮蔽部分３１２が第一遮蔽部分３１１及び第三遮蔽部分３１３にそれぞれ接続され、第二遮蔽部分３１２は、スクライブ領域３３に位置し、第一遮蔽部分３１１は、動作領域３２に位置するとともに、第一ソース２４１に電気的に接続され、第三遮蔽部分３１３は、動作領域３２に位置するとともに、第二ソース２４２に電気的に接続される。
【0124】
具体的に、動作領域３２は、半導体デバイスが動作する領域として理解可能であり、アクティブ領域ａａ及びパッシブ領域ｂｂを含み、アクティブ領域ａａは、二次元電子ガス、電子又は正孔が存在する領域として理解可能であり、その動作状態及び特性が外部回路の影響を受け、半導体デバイスの活性動作領域であり、パッシブ領域ｂｂは、アクティブ領域ａａの外部となり、デバイスの動作に参加するが、その動作状態が外部回路の影響を受けない領域として理解可能である。スクライブ領域３３とは、半導体デバイスをスクライブカットして複数の独立した半導体デバイスを形成する領域を指す。第二遮蔽部分３１２がスクライブ領域３３に位置し、即ち、遮蔽構造３１における大部分の構造がスクライブ領域３３に位置するように設けることで、銀イオンが遮蔽されるという前提の下で、遮蔽構造３１の設置により半導体デバイスの正常な動作が影響されないことを保証され、半導体デバイスの安定した性能を保証される。
【0125】
上記実施例に基づいて、引き続き図１４及び図１５を参照して、選択的に、半導体デバイスは、複数層の半導体層２２における基板２１から遠い側に位置するとともに、パッシブ領域ｂｂに位置する第一誘電体層４１を更に含み、第一遮蔽部分３１１及び第三遮蔽部分３１３は、何れも第一誘電体層４１における基板２１から遠い側に位置し、第一遮蔽部分３１１及び第三遮蔽部分３１３が何れも第二遮蔽部分３１２に電気的に接続されるように、基板２１に垂直な方向に沿って、遮蔽構造３１の厚さは、第一誘電体層４１の厚さよりも大きい。
【0126】
例示的に、半導体デバイスは、パッシブ領域ｂｂに位置する第一誘電体層４１を更に含んでもよく、第一誘電体層４１は、例えば、パッシブ領域に位置する半導体構造を保護する絶縁層又は防水層であってもよい。そして、スクライブ領域３３は、後でスクライブカットを行う必要があるため、スクライブプロセスが簡単であることを保証されるように、一般に、スクライブ領域３３に第一誘電体層４１を設けない。そうすると、スクライブ領域３３に位置する第二遮蔽部分３１２の設置表面と、第一遮蔽部分３１１及び第二遮蔽部分３１３の設置表面との間に段差が存在する。第二遮蔽部分３１２と第一遮蔽部分３１１及び第三遮蔽部分３１３との間の接続が保持されることを保証するために、基板２１に垂直な方向に沿って、遮蔽構造３１の厚さが第一誘電体層４１の厚さよりも大きくなるように設ける必要がある。こうすれば、第二遮蔽部分３１２と第一遮蔽部分３１１及び第三遮蔽部分３１３とは、それらの接続位置で分断されることがなく、遮蔽構造３１の完全性が保証され、ゲートボンディングパッドに対する遮蔽及び保護が実現される。
【0127】
そのうち、第一誘電体層４１の材質は、ＳｉＮ、ＳｉＯ等の誘電体材料であってもよい。
【0128】
図１６は、図１４による半導体デバイスの切断線Ｂ－Ｂ’に沿った断面構造模式図であり、図１４及び図１６に示すように、半導体デバイスは、複数層の半導体層２２における基板２１から遠い側に位置するとともに、パッシブ領域ｂｂに位置する第一誘電体層４１を更に含み、第一遮蔽部分３１１及び第三遮蔽部分３１３が何れもソース２４に電気的に接続されるように、基板２１に垂直な方向に沿って、ソース２４の厚さは、第一誘電体層４１の厚さよりも大きい。
【0129】
例示的に、半導体デバイスは、パッシブ領域ｂｂに位置する第一誘電体層４１を更に含んでもよく、第一誘電体層４１は、例えば、パッシブ領域ｂｂに位置する半導体構造を保護する絶縁層又は防水層であってもよい。そして、ソース２４は、複数層の半導体層２２との間にオーミック接触を形成する必要があるため、ソース２４と複数層の半導体層２２との間には、一般に第一誘電体層４１が設けられない。
【0130】
さらに、第一遮蔽部分３１１及び第三遮蔽部分３１３がソース２４に電気的に接続されて、遮蔽構造３１に固定電位が接続されていることを保証する必要があるため、第一遮蔽部分３１１及び第三遮蔽部分３１３がソース２４に電気的に接続できるように、ソース２４の厚さ及び第一誘電体層４１の厚さを合理的に設定する必要がある。具体的に、第一遮蔽部分３１１及び第三遮蔽部分３１３が何れもソース２４に電気的に接続されるように、基板２１に垂直な方向に沿って、ソース２４の厚さが第一誘電体層４１の厚さよりも大きくなるように設けてもよく、そうしないと、ソース２４と遮蔽構造３１との間に有効な接続を形成できず、遮蔽構造３１もフローティングとなり、電界遮蔽効果が奏されないため、パッチング用銀ペースト内の銀イオンがゲートボンディングパッド２９に伝達されて、ゲート２５とソース２４とが同じ電位となり、ゲート２５とソース２４との短絡が発生する。
【0131】
引き続き図１６を参照して、選択的に、半導体デバイスは、動作領域３２に位置する第二誘電体層４２を更に含み、第二誘電体層４２は、第一遮蔽部分３１１、第三遮蔽部分３１３及びソース２４を覆い、
第一遮蔽部分３１１における基板２１から遠い側に位置する第二誘電体層４２が、ソース２４における基板から遠い側に位置する第二誘電体層４２に接続されるように、基板２１に垂直な方向において、第一誘電体層４１と、第一遮蔽部分３１１と、第二誘電体層４２との厚さの合計は、ソース２４の厚さよりも大きい。
第一遮蔽部分３１１における基板２１から遠い側に位置する第二誘電体層４２が、ソース２４における基板から遠い側に位置する第二誘電体層４２に接続されるように、基板２１に垂直な方向において、第一誘電体層４１と、第一遮蔽部分３１１と、第二誘電体層４２との厚さの合計は、ソース２４の厚さよりも大きい。
【0132】
例示的に、本発明の実施例による半導体デバイスは、第二誘電体層４２を更に含んでもよく、第二誘電体層４２は、動作領域３２を覆い、動作領域３２を保護することが可能である。具体的に、第二誘電体層４２は、第一遮蔽部分３１１、第三遮蔽部分３１３及びソース２４を覆う。パッシブ領域ｂｂに位置する第一遮蔽部分３１１及び第三遮蔽部分３１３の上面と、ソース２４の上面とが面一ではない可能性があるため、即ち、第一遮蔽部分３１１及び第三遮蔽部分３１３とソース２４との間に段差があるため、第一遮蔽部分３１１及び第三遮蔽部分３１３とソース２４との接続領域における第二誘電体層４２の破断の発生が回避されるように、第一誘電体層４１と、第一遮蔽部分３１１又は第三遮蔽部分３１３と、第二誘電体層４２との厚さの合計と、ソース２４厚さとの間の関係を合理的に設定する必要がある。具体的に、基板２１に垂直な方向において、第一誘電体層４１と、第一遮蔽部分３１１と、第二誘電体層４２との厚さの合計がソース２４の厚さよりも大きくなるように設けてもよく、そうしないと、パッシブ領域ｂｂに位置する第二誘電体層４２と、アクティブ領域ａａに位置する第二誘電体層４２との破断が発生して、第二誘電体層４２が動作領域３２の全体を保護できなくなり、水及び酸素が半導体デバイス内に進入し、ソース２４の金属層が酸化又は破損し、信頼性不良のリスクに繋がり、半導体デバイスの性能に直接影響を及ぼす。
【0133】
そのうち、第二誘電体層４２の材質は、ＳｉＮ、ＳｉＯ等の誘電体材料であってもよい。
【0134】
１つの可能な実施形態として、図１７は、本発明の実施例による別の半導体デバイスの平面構造模式図であり、図１７に示すように、選択的に、遮蔽構造３１は、第一遮蔽部分３１１、第二遮蔽部分３１２及び第三遮蔽部分３１３を含み、第二遮蔽部分３１２が第一遮蔽部分３１１及び第三遮蔽部分３１３にそれぞれ接続され、
第一遮蔽部分３１１、第二遮蔽部分３１２及び第三遮蔽部分３１３は、何れも動作領域３２に位置し、第一遮蔽部分３１１は、第一ソース２４１に電気的に接続され、第三遮蔽部分３１３は、第二ソース２４２に電気的に接続される。
第一遮蔽部分３１１、第二遮蔽部分３１２及び第三遮蔽部分３１３は、何れも動作領域３２に位置し、第一遮蔽部分３１１は、第一ソース２４１に電気的に接続され、第三遮蔽部分３１３は、第二ソース２４２に電気的に接続される。
【0135】
例示的に、第一遮蔽部分３１１、第二遮蔽部分３１２及び第三遮蔽部分３１３は、何れも、スクライブ領域３３に設けられるのではなく、動作領域３２に位置する。こうすれば、遮蔽構造３１を含めた半導体デバイスがコンパクトに設けられ、半導体デバイスが小さな体積を備えることを保証でき、半導体デバイスの小型化設計の実現に有利である。
【0136】
上記実施例に基づいて、図１８は、図１７による半導体デバイスの切断線Ｃ－Ｃ’に沿った断面構造模式図であり、図１８に示すように、選択的に、半導体デバイスは、複数層の半導体層２２における基板２１から遠い側に位置するとともに、パッシブ領域ｂｂに位置する少なくとも１層の誘電体層を更に含み、
少なくとも１層の誘電体層は、複数層の半導体層２２における基板２１から遠い側に位置する第一表面を含み、
遮蔽構造３１は、複数層の半導体層２２における基板２１から遠い側に位置する第二表面を含み、
基板２１に垂直な方向に沿って、第二表面は、第一表面における基板２１から遠い側に位置する。
少なくとも１層の誘電体層は、複数層の半導体層２２における基板２１から遠い側に位置する第一表面を含み、
遮蔽構造３１は、複数層の半導体層２２における基板２１から遠い側に位置する第二表面を含み、
基板２１に垂直な方向に沿って、第二表面は、第一表面における基板２１から遠い側に位置する。
【0137】
例示的に、図１８に示すように、少なくとも１層の誘電体層は、例えば、第一誘電体層４１及び第二誘電体層４２を含んでもよく、第一誘電体層４１は、例えば、パッシブ領域ｂｂに位置する半導体構造を保護する絶縁層又は防水層とすることが可能であり、第二誘電体層４２は、動作領域３２の全体を保護し、水及び酸素が半導体デバイス内に進入して半導体デバイスの性能に影響を及ぼすのを防止することが可能である。誘電体層に複数層の誘電体層が含まれる場合、第一表面は、最上層の誘電体層における基板から遠い側の表面として理解可能であり、図１８を例にすると、第一表面は、第二誘電体層４２における基板２１から遠い側の表面となる。さらに、遮蔽構造３１は、複数層の半導体層２２における基板２１から遠い側に位置する第二表面を含み、基板２１に垂直な方向において、第二表面は、第一表面における基板２１から遠い側に位置し、即ち、遮蔽構造３１は、誘電体層よりも突出しており、電気力線の観点から見ると、遮蔽構造３１の電気力線の放射領域の方が広くなっていると理解可能である。こうすれば、遮蔽構造３１は、より多くの銀イオンを遮蔽でき、遮蔽構造３１の遮蔽効果が良好である。
【0138】
さらに、図１８に示すように、遮蔽構造３１及び第二誘電体層４２が何れも第一誘電体層４１における基板２１から遠い側に位置する場合、遮蔽構造３１における基板２１から遠い側の表面は、第二誘電体層４２における基板２１から遠い側の表面よりも、基板２１から遠くなっており、遮蔽構造３１の厚さが第二誘電体層４２の厚さよりも大きくなっていると理解可能である。
【0139】
選択的に、ソース２４は、複数層のソース金属層を含んでもよく、
遮蔽構造３１は、１層の遮蔽金属層を含み、遮蔽金属層と、複数層のソース金属層の何れか１つとは、同じ層に設けられるとともに同じ材料であるか、又は、遮蔽構造３１は、複数層の遮蔽金属層を含み、複数層の遮蔽金属層と複数層のソース金属層とは、１対１で対応するとともに、対応して設けられる遮蔽金属層とソース金属層とは、同じ層に設けられるとともに同じ材料である。
遮蔽構造３１は、１層の遮蔽金属層を含み、遮蔽金属層と、複数層のソース金属層の何れか１つとは、同じ層に設けられるとともに同じ材料であるか、又は、遮蔽構造３１は、複数層の遮蔽金属層を含み、複数層の遮蔽金属層と複数層のソース金属層とは、１対１で対応するとともに、対応して設けられる遮蔽金属層とソース金属層とは、同じ層に設けられるとともに同じ材料である。
【0140】
そのうち、ソース２４は、複数層のソース金属層を含み、複数層のソース金属層の材料組成には、Ｔｉ、Ａｌ、Ｎｉ、Ａｕ等の金属が含まれるが、これらに限定されない。遮蔽構造３１は、１層又は複数層の遮蔽金属層を含んでもよく、遮蔽構造３１に１層の遮蔽金属層が含まれる場合、当該遮蔽金属層と、複数層のソース金属層の何れか１層とは、同じ層に設けられるとともに同じ材料であり、同一プロセスで作製されることが可能であり、遮蔽構造３１の作製プロセスが簡単であることを保証され、遮蔽構造３１に複数層の遮蔽金属層が含まれる場合、複数層の遮蔽金属層と複数層のソース金属層とは、１対１で対応するとともに、対応して設けられる遮蔽金属層とソース金属層とは、同じ層に設けられるとともに同じ材料であり、同一プロセスで作製されることが可能であり、遮蔽構造３１の作製プロセスが簡単であることを保証される。
【0141】
上記実施例に基づいて、本発明の実施例による半導体デバイス２０における複数層の半導体層２２は、具体的に、基板２１上に位置する核生成層と、核生成層における基板２１から遠い側に位置するバッファ層と、バッファ層における核生成層から遠い側に位置するチャネル層と、チャネル層におけるバッファ層から遠い側に位置するバリア層とを含んでもよく、バリア層とチャネル層とによってヘテロ接合構造が形成され、ヘテロ接合界面に２ＤＥＧ（不図示）が形成される。
【0142】
同じ発明構想に基づいて、本発明の実施例は、半導体デバイスの作製方法を更に提供しており、本発明の実施例による半導体デバイスの作製方法は、以下のステップＳ２０１～Ｓ２０４を含んでもよい。
Ｓ２０１は、基板を用意することである。
例示的に、基板の材料は、Ｓｉ、ＳｉＣ、窒化ガリウム又はサファイアであってもよいし、窒化ガリウムの成長に適した他の材料であってもよい。基板の作製方法は、常圧化学気相成長法、準常圧化学気相成長法、金属有機化合物化学気相成長法、低圧化学気相成長法、高密度プラズマ化学気相成長法、超高真空化学気相成長法、プラズマ強化化学気相成長法、触媒化学気相成長法、ハイブリッド物理化学気相成長法、急速熱化学気相成長法、気相エピタキシー法、パルスレーザー堆積法、原子層エピタキシー法、分子線エピタキシー法、スパッタ法又は蒸発法であってもよい。
Ｓ２０２は、複数層の半導体層を基板の一方側に作製することである。
例示的に、複数層の半導体層は、基板の一方側に位置し、複数層の半導体層としては、具体的に、ＩＩＩ－Ｖ族化合物の半導体材料とされてもよく、複数層の半導体層には、２ＤＥＧが形成されている。
Ｓ２０３は、少なくとも１つのボンディングパッドを複数層の半導体層における基板から遠い側であって、パッシブ領域に作製することである。
Ｓ２０４は、少なくとも１つの遮蔽構造であって、遮蔽構造が、ボンディングパッドを遮蔽して保護するためのものであり、遮蔽構造が所定電位に電気的に接続され、所定電位ＵがＵ≧０を満たす少なくとも１つの遮蔽構造を、複数層の半導体層における基板から遠い側に作製することである。
Ｓ２０１は、基板を用意することである。
例示的に、基板の材料は、Ｓｉ、ＳｉＣ、窒化ガリウム又はサファイアであってもよいし、窒化ガリウムの成長に適した他の材料であってもよい。基板の作製方法は、常圧化学気相成長法、準常圧化学気相成長法、金属有機化合物化学気相成長法、低圧化学気相成長法、高密度プラズマ化学気相成長法、超高真空化学気相成長法、プラズマ強化化学気相成長法、触媒化学気相成長法、ハイブリッド物理化学気相成長法、急速熱化学気相成長法、気相エピタキシー法、パルスレーザー堆積法、原子層エピタキシー法、分子線エピタキシー法、スパッタ法又は蒸発法であってもよい。
Ｓ２０２は、複数層の半導体層を基板の一方側に作製することである。
例示的に、複数層の半導体層は、基板の一方側に位置し、複数層の半導体層としては、具体的に、ＩＩＩ－Ｖ族化合物の半導体材料とされてもよく、複数層の半導体層には、２ＤＥＧが形成されている。
Ｓ２０３は、少なくとも１つのボンディングパッドを複数層の半導体層における基板から遠い側であって、パッシブ領域に作製することである。
Ｓ２０４は、少なくとも１つの遮蔽構造であって、遮蔽構造が、ボンディングパッドを遮蔽して保護するためのものであり、遮蔽構造が所定電位に電気的に接続され、所定電位ＵがＵ≧０を満たす少なくとも１つの遮蔽構造を、複数層の半導体層における基板から遠い側に作製することである。
【0143】
遮蔽構造を複数層の半導体層における基板から遠い側に作製するとともに、遮蔽構造が所定電位に電気的に接続されるように設けることで、パッケージング中におけるボンディングパッドへのパッチング用銀ペースト内の銀イオンの移動が効果的に遮蔽され、ボンディングパッド及びボンディングパッドに接続された電極の安定した性能が保証され、ボンディングパッド及びボンディングパッドに接続された電極とソースとの短絡の発生が回避され、半導体デバイスの正常な動作が保証される。
【0144】
上記実施例に基づいて、ソースは、複数層のソース金属層を含んでもよく、遮蔽構造は、１層又は複数層の遮蔽金属層を含んでもよく、同一作製プロセスで遮蔽構造及びソースが作製されることが可能であり、半導体デバイスの作製プロセスが簡単であることを保証される。
【0145】
図１における従来技術の上記問題に鑑みて、本発明の実施例による半導体デバイスは、動作領域と、動作領域を取り囲むスクライブ領域とを含み、動作領域は、アクティブ領域と、アクティブ領域を取り囲むパッシブ領域とを含み、半導体デバイスは、基板と、基板の一方側に位置する複数層の半導体層と、複数層の半導体層における基板から遠い側に位置するとともに、アクティブ領域に位置するゲートと、複数層の半導体層における基板から遠い側に位置するとともに、パッシブ領域に位置する少なくとも１つのボンディングパッドであって、ボンディングパッドが、少なくともゲートボンディングパッドを含み、ゲートボンディングパッドがゲートに電気的に接続される少なくとも１つのボンディングパッドと、複数層の半導体層における基板から遠い側に位置する少なくとも１つの遮蔽構造であって、前記遮蔽構造が、ゲート遮蔽構造を含み、前記ゲート遮蔽構造が、前記ゲートボンディングパッドを遮蔽して保護するためのものである少なくとも１つの遮蔽構造とを更に含む。上記技術案を用いれば、遮蔽構造を設けることで、パッケージング中におけるボンディングパッドへのパッチング用銀ペースト内の銀イオンの移動が効果的に遮蔽され、ボンディングパッド及びボンディングパッドに接続された電極の安定した性能が保証され、ボンディングパッド及びボンディングパッドに接続された電極とソースとの短絡の発生が回避され、半導体デバイスの正常な動作が保証される。
【0146】
上記は、本発明の中心的な思想であり、以下、本発明の実施例における図面を参照して、本発明の実施例にける技術案を明確かつ完全に説明する。本発明における実施例に基づいて、当業者によって創造的な労働を払わずに得られた他の実施例は、全て本発明の保護範囲に含まれるものとする。
【0147】
図１１は、本発明の実施例による半導体デバイスの平面構造模式図であり、図１３は、本発明の実施例による別の半導体デバイスの平面構造模式図であり、図１１及び図１３に示すように、本発明の実施例による半導体デバイスは、動作領域３２と、動作領域３２を取り囲むスクライブ領域３３とを含み、動作領域３２は、アクティブ領域ａａと、アクティブ領域ａａを取り囲むパッシブ領域ｂｂとを含み、
半導体デバイスは、
基板２１と、
基板２１の一方側に位置する複数層の半導体層（不図示）と、
複数層の半導体層における基板２１から遠い側に位置するとともに、アクティブ領域ａａに位置するゲート２５と、
複数層の半導体層における基板２１から遠い側に位置するとともに、パッシブ領域ｂｂに位置する少なくとも１つのボンディングパッドであって、ボンディングパッドが、少なくともゲートボンディングパッド２９を含み、ゲートボンディングパッド２９がゲート２５に電気的に接続される少なくとも１つのボンディングパッドと、
複数層の半導体層における基板２１から遠い側に位置する少なくとも１つの遮蔽構造３１であって、遮蔽構造３１が、ゲート遮蔽構造３０１を含み、ゲート遮蔽構造３０１が、ゲートボンディングパッド２９を遮蔽して保護するためのものである少なくとも１つの遮蔽構造３１とを更に含む。
半導体デバイスは、
基板２１と、
基板２１の一方側に位置する複数層の半導体層（不図示）と、
複数層の半導体層における基板２１から遠い側に位置するとともに、アクティブ領域ａａに位置するゲート２５と、
複数層の半導体層における基板２１から遠い側に位置するとともに、パッシブ領域ｂｂに位置する少なくとも１つのボンディングパッドであって、ボンディングパッドが、少なくともゲートボンディングパッド２９を含み、ゲートボンディングパッド２９がゲート２５に電気的に接続される少なくとも１つのボンディングパッドと、
複数層の半導体層における基板２１から遠い側に位置する少なくとも１つの遮蔽構造３１であって、遮蔽構造３１が、ゲート遮蔽構造３０１を含み、ゲート遮蔽構造３０１が、ゲートボンディングパッド２９を遮蔽して保護するためのものである少なくとも１つの遮蔽構造３１とを更に含む。
【0148】
選択的に、基板２１の材料は、ケイ素、サファイア、炭化ケイ素、ヒ化ガリウム、窒化ガリウム、ダイヤモンド等のうち、１つの材料又は複数の材料で形成されてもよいし、窒化ガリウムの成長に適した材料であってもよい。
【0149】
複数層の半導体層は、基板２１の一方側に位置し、複数層の半導体層は、具体的に、ＩＩＩ－Ｖ族化合物の半導体材料とされてもよく、例えば、ヒ化ガリウム、アルミニウムガリウムヒ素、窒化ガリウム、窒化アルミニウムガリウム又は窒化インジウムガリウムのうち、１つ又はそれ以上の材料で形成されてもよい。
【0150】
ボンディングパッドは、パッシブ領域ｂｂに位置するゲートボンディングパッド２９であってもよく、遮蔽構造３１は、ゲート遮蔽構造３０１であってもよく、ゲート遮蔽構造３０１は、ゲートボンディングパッド２９を遮蔽して保護するためのものであり、パッケージング中において、ゲート遮蔽構造３０１は、ゲートボンディングパッド２９へのパッチング用銀ペースト内の銀イオンの移動を効果的に遮蔽し、ゲートボンディングパッド２９及びゲートボンディングパッド２９に電気的に接続されたゲート２５の安定した性能を保証して、ソース２４との間の短絡の発生がないようにし、半導体デバイスゲート２５及びソース２４の正常な電位を保証し、半導体デバイスの正常な動作を保証することができる。
【0151】
上記をまとめて、本発明の実施例による半導体デバイスは、ゲート遮蔽構造を増設することで、ゲート遮蔽構造によりゲートボンディングパッドが効果的に遮蔽して保護され、パッケージング中におけるゲートボンディングパッドへのパッチング用銀ペースト内の銀イオンの移動が効果的に遮蔽され、ゲートボンディングパッド及びゲートボンディングパッドに接続された電極の安定した性能が保証され、ゲートボンディングパッド及びゲートボンディングパッドに接続された電極とソースとの短絡の発生が回避され、半導体デバイスの正常な動作が保証される。
【0152】
図１３は、本発明の実施例による別の半導体デバイスの平面構造模式図であり、図１３に示すように、選択的に、半導体デバイスは、複数層の半導体層における基板２１から遠い側に位置するとともに、アクティブ領域ａａに位置するドレイン２６を更に含み、
ボンディングパッドは、ドレインボンディングパッド３０を更に含み、ドレインボンディングパッド３０がドレイン２６に電気的に接続され、
遮蔽構造は、ドレイン遮蔽構造３０２を更に含み、ドレイン遮蔽構造３０２は、ドレインボンディングパッド３０を遮蔽して保護するためのものである。
ボンディングパッドは、ドレインボンディングパッド３０を更に含み、ドレインボンディングパッド３０がドレイン２６に電気的に接続され、
遮蔽構造は、ドレイン遮蔽構造３０２を更に含み、ドレイン遮蔽構造３０２は、ドレインボンディングパッド３０を遮蔽して保護するためのものである。
【0153】
図１３に示すように、半導体デバイスは、ドレイン２６を含み、ドレイン２６がドレインボンディングパッド３０に電気的に接続され、ドレイン遮蔽構造３０２は、ドレインボンディングパッド３０及びドレイン２６を遮蔽して保護するためのものである。これにより、パッケージング中にパッチング用銀ペースト内の銀イオンがドレインボンディングパッド３０上まで移動して、ドレイン２６とソース２４との短絡に繋がり、ドレインボンディングパッド３０及びドレイン２６の性能が影響され、更に半導体デバイスの性能が影響され、半導体デバイスが正常に使用できなくなることを回避される。
【0154】
選択的に、遮蔽構造は、所定電位に電気的に接続され、所定電位Ｕは、Ｕ≧０を満たす。
【0155】
さらに、遮蔽構造３１における電位は、０以上の電位であってもよく、遮蔽構造３１によれば、ボンディングパッドを遮蔽して保護し、ボンディングパッドへのパッチング用銀ペースト内の銀イオンの移動を効果的に遮蔽して、ボンディングパッド及びボンディングパッドに接続された電極の安定した性能を保証し、ボンディングパッド及びボンディングパッドに接続された電極とソースとの短絡の発生を回避し、半導体デバイスの正常な動作を保証することができる。
【0156】
さらに、所定電位は、外部電源によって導入された正電位又はゼロ電位とされてもよいし、アクティブ領域ａａの固定電位構造に直接接続されてもよいが、本発明の実施例は、これについて限定しない。
【0157】
上記実施例に基づいて、アクティブ領域ａａが複数の固定電位構造を含み、例えば、ソースが固定電位構造とされ、ソースの電位が０とされ、更に例えば、ドレインが固定電位構造とされ、ドレイン固定電位が０よりも大きいため、遮蔽構造がアクティブ領域ａａ内の固定電位構造に電気的に接続されるように設けてもよい。こうすれば、外部電源を別途に設けるのを回避し、半導体デバイスが簡単な構造であるのを保証することができる。
【0158】
選択的に、固定電位構造は、ソース２４を含み、遮蔽構造３１は、ソース２４に電気的に接続される。
【0159】
ソース２４の電位が０であり、遮蔽構造における所定電位が０以上であるため、ソース２４を固定電位構造として兼用し、遮蔽構造３１がソース２４に直接電気的に接続されるように設けることで、ボンディングパッドに対する遮蔽及び保護が実現された上で、半導体デバイスが簡単な構造であることを保証される。図１１及び図１３に示すように、ここでの遮蔽構造３１は、ゲート遮蔽構造３０１及び／又はドレイン遮蔽構造３０２を含んでもよい。
【0160】
選択的に、固定電位構造は、ドレイン２６を含み、ゲート遮蔽構造３０１は、ドレイン２６に電気的に接続される。
【0161】
例示的に、ドレインの電位が０よりも大きく、遮蔽構造における所定電位が０以上であるため、ドレインを固定電位構造として兼用し、遮蔽構造がドレインに直接電気的に接続される（不図示）ように設けることで、ボンディングパッドに対する遮蔽及び保護が実現された上で、半導体デバイスが簡単な構造であることを保証される。留意されたいのは、ドレインが固定電位構造とされ、遮蔽構造がドレインに電気的に接続される場合、可能な遮蔽構造としては、ドレイン遮蔽構造ではなく、ゲート遮蔽構造となり、そうでないと、パッケージング中に銀イオンがドレイン遮蔽構造まで運動した場合、同様にドレインとソースとの短絡に繋がってしまい、半導体デバイスが正常に動作できなくなる。
【0162】
説明すべきなのは、ソース又はドレインが固定電位構造として兼用される場合、遮蔽構造に電気的に接続する際、遮蔽構造の両端は、同じソース又はドレインに接続されてもよいし、異なるソース又はドレインに接続されてもよいが、本発明の実施例は、これについて限定しない。以下、ソースが固定電位構造として兼用され、遮蔽構造が異なるソースに電気的に接続されるとともに、遮蔽構造がゲート遮蔽構造である例を説明する。
【0163】
図１９は、本発明の実施例による別の半導体デバイスの平面構造模式図であり、図１９に示すように、選択的に、ソース２４は、第一方向に沿って配列された第一ソース２４１及び第Ｎソースを含み、第一方向は、基板の位置する平面に平行であり、第一ソースは、アクティブ領域ａａの第一端に位置し、第Ｎソースは、アクティブ領域ａａの第二端に位置し、第一端と第二端とは、第一方向に沿って対向して設けられ、
遮蔽構造３１は、第一ソース２４１及び第Ｎソースにそれぞれ電気的に接続され、ゲートボンディングパッド２９は、遮蔽構造とアクティブ領域ａａとによって規定された区間内に位置する。
遮蔽構造３１は、第一ソース２４１及び第Ｎソースにそれぞれ電気的に接続され、ゲートボンディングパッド２９は、遮蔽構造とアクティブ領域ａａとによって規定された区間内に位置する。
【0164】
例示的に、図１９は、Ｎが２に等しい例を説明し、第一ソース２４１、ゲート２５及びドレイン２６は、第二方向（図中に示すＹ方向）に沿ってアクティブ領域ａａで延在し、その延在する長さがアクティブ領域ａａの範囲を超えず、それに、第一ソース２４１、ゲート２５及びドレイン２６は、第一方向（図中に示すＸ方向）に沿ってアクティブ領域ａａで配列され、その配列される長さがアクティブ領域ａａの範囲を超えず、第一方向は、第一ソース２４１からドレイン２６に向かう方向に平行であり、第二方向と第一方向とは、交差するとともに、何れも基板２１の位置する平面に平行である。図１９に示すように、遮蔽構造３１は、一端が第一ソース２４１に電気的に接続され、他端が第二ソース２４２に電気的に接続され、遮蔽構造３１は、半環状構造をなし、ゲートボンディングパッド２９は、遮蔽構造３１とアクティブ領域ａａとによって規定された区間内に位置し、遮蔽構造３１によって、ゲートボンディングパッド２９が完全に囲まれる。こうすれば、遮蔽構造３１がソース２４に電気的に接続されることで、電界の作用の下でゲート２５まで移動したパッチング用銀ペースト内の銀イオンを効果的に遮蔽する役割が果たされるとともに、遮蔽構造３１への電気的接続のために電源を別途に設ける必要がなくなり、複雑な配線が低減され、コストが削減される。
【0165】
上記実施例に基づいて、遮蔽構造３１は、様々な異なる設置位置に対応可能であり、異なる設置位置について、以下、３つの可能な実施形態で詳しく説明する。
【0166】
選択的に、遮蔽構造３１は、第一遮蔽部分３１１、第二遮蔽部分３１２及び第三遮蔽部分３１３を含み、第二遮蔽部分３１２が第一遮蔽部分３１１及び第三遮蔽部分３１３にそれぞれ接続され、
第二遮蔽部分３１２は、スクライブ領域３３に位置し、第一遮蔽部分３１１は、動作領域３２に位置するとともに第一ソース２４１に電気的に接続され、第三遮蔽部分３１３は、動作領域３２に位置するとともに第Ｎソースに電気的に接続されるか、
又は、第二遮蔽部分３１２は、動作領域３２とスクライブ領域３３との境界領域に位置し、第一遮蔽部分は、動作領域３２に位置するとともに第一ソース２４１に電気的に接続され、第三遮蔽部分３１３は、動作領域３２に位置するとともに第Ｎソースに電気的に接続されるか、
又は、第一遮蔽部分３１１、第二遮蔽部分３１２及び第三遮蔽部分３１３は、何れも動作領域３２に位置し、第一遮蔽部分３１１は、第一ソース２４１に電気的に接続され、第三遮蔽部分３１３は、第Ｎソースに電気的に接続される。
第二遮蔽部分３１２は、スクライブ領域３３に位置し、第一遮蔽部分３１１は、動作領域３２に位置するとともに第一ソース２４１に電気的に接続され、第三遮蔽部分３１３は、動作領域３２に位置するとともに第Ｎソースに電気的に接続されるか、
又は、第二遮蔽部分３１２は、動作領域３２とスクライブ領域３３との境界領域に位置し、第一遮蔽部分は、動作領域３２に位置するとともに第一ソース２４１に電気的に接続され、第三遮蔽部分３１３は、動作領域３２に位置するとともに第Ｎソースに電気的に接続されるか、
又は、第一遮蔽部分３１１、第二遮蔽部分３１２及び第三遮蔽部分３１３は、何れも動作領域３２に位置し、第一遮蔽部分３１１は、第一ソース２４１に電気的に接続され、第三遮蔽部分３１３は、第Ｎソースに電気的に接続される。
【0167】
１つの可能な実施形態として、引き続き図１９を参照して、選択的に、遮蔽構造３１は、第一遮蔽部分３１１、第二遮蔽部分３１２及び第三遮蔽部分３１３を含み、第二遮蔽部分３１２が第一遮蔽部分３１１及び第三遮蔽部分３１３にそれぞれ接続され、
第二遮蔽部分３１２は、スクライブ領域３３に位置し、第一遮蔽部分３１１は、動作領域３２に位置するとともに第一ソース２４１に電気的に接続され、第三遮蔽部分３１３は、動作領域３２に位置するとともに、第二ソース２４２に電気的に接続される。
第二遮蔽部分３１２は、スクライブ領域３３に位置し、第一遮蔽部分３１１は、動作領域３２に位置するとともに第一ソース２４１に電気的に接続され、第三遮蔽部分３１３は、動作領域３２に位置するとともに、第二ソース２４２に電気的に接続される。
【0168】
具体的に、動作領域３２は、半導体デバイスが動作する領域として理解可能であり、アクティブ領域ａａ及びパッシブ領域ｂｂを含み、アクティブ領域ａａは、二次元電子ガス、電子又は正孔が存在する領域として理解可能であり、その動作状態及び特性が外部回路の影響を受け、半導体デバイスの活性動作領域であり、パッシブ領域ｂｂは、アクティブ領域ａａの外部となり、デバイスの動作に参加するが、その動作状態が外部回路の影響を受けない領域として理解可能である。スクライブ領域３３とは、半導体デバイスをスクライブカットして複数の独立した半導体デバイスを形成する領域を指す。第二遮蔽部分３１２がスクライブ領域３３に位置し、即ち、遮蔽構造３１における大部分の構造がスクライブ領域３３に位置するように設けることで、銀イオンが遮蔽されるという前提の下で、遮蔽構造３１の設置により半導体デバイスの正常な動作が影響されないことを保証され、半導体デバイスの安定した性能を保証される。
【0169】
１つの可能な実施形態として、図１４は、本発明の実施例による別の半導体デバイスの平面構造模式図であり、Ｎが２に等しい例を説明し、図１４に示すように、選択的に、遮蔽構造３１は、第一遮蔽部分３１１、第二遮蔽部分３１２及び第三遮蔽部分３１３を含み、第二遮蔽部分３１２が第一遮蔽部分３１１及び第三遮蔽部分３１３にそれぞれ接続され、
第二遮蔽部分３１２は、動作領域３２とスクライブ領域３３との境界領域に位置し、第一遮蔽部分３１１は、動作領域３２に位置するとともに第一ソース２４１に電気的に接続され、第三遮蔽部分３１３は、動作領域３２に位置するとともに、第二ソース２４２に電気的に接続される。
第二遮蔽部分３１２は、動作領域３２とスクライブ領域３３との境界領域に位置し、第一遮蔽部分３１１は、動作領域３２に位置するとともに第一ソース２４１に電気的に接続され、第三遮蔽部分３１３は、動作領域３２に位置するとともに、第二ソース２４２に電気的に接続される。
【0170】
例示的に、第二遮蔽部分３１２は、動作領域３２とスクライブ領域３３との境界領域に位置し、第二遮蔽部分３１２及び第三遮蔽部分３１３は、何れも動作領域３２に位置する。このように設けることで、遮蔽構造３１の設置により銀イオンが効果的に遮蔽され、半導体デバイスの正常な動作が保証されるとともに、遮蔽構造３１を含めた半導体デバイスが比較的コンパクトに設けられることを保証でき、半導体デバイスの小型化設計の実現に有利である。
【0171】
１つの可能な実施形態として、図１７は、本発明の実施例による別の半導体デバイスの平面構造模式図であり、Ｎが２に等しい例を説明し、図１７に示すように、選択的に、遮蔽構造３１は、第一遮蔽部分３１１、第二遮蔽部分３１２及び第三遮蔽部分３１３を含み、第二遮蔽部分３１２は、第一遮蔽部分３１１及び第三遮蔽部分３１３にそれぞれ接続される。
【0172】
第一遮蔽部分３１１、第二遮蔽部分３１２及び第三遮蔽部分３１３は、何れも動作領域３２に位置し、第一遮蔽部分３１１は、第一ソース２４１に電気的に接続され、第三遮蔽部分３１３は、第二ソース２４２に電気的に接続される。
【0173】
例示的に、第一遮蔽部分３１１、第二遮蔽部分３１２及び第三遮蔽部分３１３は、何れも、スクライブ領域３３に設けられるのではなく、動作領域３２に位置する。こうすれば、遮蔽構造３１を含めた半導体デバイスがコンパクトに設けられ、半導体デバイスが小さな体積を備えることを保証でき、半導体デバイスの小型化設計の実現に有利である。
【0174】
図２０は、本発明の実施例による別の半導体デバイスの平面構造模式図であり、図１９、図１４、図１７及び図２０に示すように、選択的に、第一遮蔽部分３１１と第二遮蔽部分３１２との接続箇所の形状は、「Ｌ」字状又は「Ｔ」字状を含み、第三遮蔽部分３１３と第二遮蔽部分３１２との接続箇所の形状は、「Ｌ」字状又は「Ｔ」字状を含む。
【0175】
図１９、図１４、図１７に示すように、第一遮蔽部分３１１と第二遮蔽部分３１２との接続箇所の形状は、「Ｌ」字状を含み、図２０に示すように、第一遮蔽部分３１１と第二遮蔽部分３１２との接続箇所の形状は、「Ｔ」字状を含む。第一遮蔽部分３１１と第二遮蔽部分３１２との接続箇所の形状が「Ｌ」字状を含むとは、遮蔽構造３１がゲートボンディングパッド２９側で直接屈曲してアクティブ領域ａａ内のソースに接続され、ドレインボンディングパッド３０に向かって延在しないことであり、第一遮蔽部分３１１と第二遮蔽部分３１２との接続箇所の形状が「Ｔ」字状を含むとは、遮蔽構造３１がゲートボンディングパッド２９側で直接屈曲してアクティブ領域ａａ内のソースに接続されながら、ドレインボンディングパッド３０に向かって延在してもよいことである。本発明の実施例は、２つの可能な実施形態を例として説明するが、遮蔽構造３１の具体的な形状を限定するわけではなく、第一遮蔽部分３１１と第二遮蔽部分３１２との接続箇所が有効な接続となり、遮蔽構造３１の遮蔽効果が影響されないことを保証し、半導体デバイスの安定した性能を効果的に保証できればよい。
【0176】
図２１は、本発明の実施例による遮蔽構造の部分平面構造模式図であり、選択的に、遮蔽構造３１は、第一方向（図中に示すＸ方向）に沿って延在する第一部分８１と、第二方向（図中に示すＹ方向）に沿って延在する第二部分８２とを含み、第一方向及び第二方向は、何れも基板２１の位置する平面に平行であるとともに、第一方向と第二方向とが交差し、
第一部分８１と第二部分８２との接続角部は、面取りされた角部又は円弧状の角部を含む。
第一部分８１と第二部分８２との接続角部は、面取りされた角部又は円弧状の角部を含む。
【0177】
例示的に、図２１に示すように、第一部分８１と第二部分８２との接続角部は、円弧状の角部であり、遮蔽構造３１の第一部分８１と第二部分８２との接続角部が、面取りされた角部又は円弧状の角部とされることで、パッケージング中に銀イオンを効果的に遮蔽して、ゲートボンディングパッド２９を効果的に遮蔽して保護することができるだけでなく、先端電界のピーク値を効果的に低減し、半導体デバイスの良好な性能を保証することができる。
【0178】
図２２は、本発明の実施例による別の遮蔽構造の部分平面構造模式図であり、図２２に示すように、遮蔽構造３１は、第一方向に沿って延在する第一部分８１と、第二方向に沿って延在する第二部分８２とを含み、第一方向及び第二方向は、何れも基板の位置する平面に平行であるとともに、第一方向と第二方向とが交差し、
遮蔽構造３１は、第三部分８３を更に含み、第三部分８３は、第一部分８１及び第二部分８２にそれぞれ接続されるとともに、第三部分８３と第一部分８１との間の夾角ｒ１が鈍角であり、第三部分８３と第二部分８２との間の夾角ｒ２が鈍角である。
遮蔽構造３１は、第三部分８３を更に含み、第三部分８３は、第一部分８１及び第二部分８２にそれぞれ接続されるとともに、第三部分８３と第一部分８１との間の夾角ｒ１が鈍角であり、第三部分８３と第二部分８２との間の夾角ｒ２が鈍角である。
【0179】
例示的に、図２２に示すように、遮蔽構造３１の第三部分８３は、第一部分８１及び第二部分８２にそれぞれ接続されるとともに、図２２における夾角ｒ１及び夾角ｒ２がそれぞれ形成されており、第一部分８１と、第二部分８２と、第三部分８３との合理的な接続により、パッケージング中に銀イオンを効果的に遮蔽して、ゲートボンディングパッド２９を効果的に遮蔽して保護することができるだけでなく、先端電界のピーク値を低減し、電界の合理的な分布を実現し、半導体デバイスの良好な性能を保証することができる。
【0180】
引き続き図１９を参照して、選択的に、遮蔽構造３１は、第一方向に沿って延在する第一部分８１と、第二方向に沿って延在する第二部分８２とを含み、第一方向及び第二方向は、何れも基板の位置する平面に平行であるとともに、第一方向と第二方向とが交差し、
半導体デバイスは、第一方向に沿って延在する第一境界と、第二方向に沿って延在する第二境界とを含み、
第一部分８１と第一境界との間の最小距離Ｌ１は、Ｌ１＞３０μｍを満たし、
第二部分８２と第二境界との間の最小距離Ｌ２は、Ｌ２＞３０μｍを満たす。
半導体デバイスは、第一方向に沿って延在する第一境界と、第二方向に沿って延在する第二境界とを含み、
第一部分８１と第一境界との間の最小距離Ｌ１は、Ｌ１＞３０μｍを満たし、
第二部分８２と第二境界との間の最小距離Ｌ２は、Ｌ２＞３０μｍを満たす。
【0181】
例示的に、第一部分８１と第一境界との間の最小距離Ｌ１、及び、第二部分８２と第二境界との間の最小距離Ｌ２が何れも３０μｍよりも大きくなるように制御することで、パッチング用銀ペースト内の銀イオンが電界の作用の下でゲートボンディングパッド２９まで移動する行程の増加に有利であり、遮蔽構造３１の良好な遮蔽効果が更に保証される。
【0182】
引き続き図１９を参照して、選択的に、遮蔽構造３１は、第一方向に沿って延在する第一部分８１と、第二方向に沿って延在する第二部分８２とを含み、第一方向及び第二方向は、何れも基板の位置する平面に平行であるとともに、第一方向と第二方向とが交差し、
第一部分８１の第二方向の延在幅Ｄ１は、Ｄ１＞１０μｍを満たし、
第二部分８２の第一方向の延在幅Ｄ２は、Ｄ２＞１０μｍを満たす。
第一部分８１の第二方向の延在幅Ｄ１は、Ｄ１＞１０μｍを満たし、
第二部分８２の第一方向の延在幅Ｄ２は、Ｄ２＞１０μｍを満たす。
【0183】
例示的に、遮蔽構造３１の第一部分８１の第二方向の延在幅Ｄ１及び第二部分８２の第一方向の延在幅Ｄ２が何れも１０μｍよりも大きく、合理的な延在幅とされることで、遮蔽構造３１の遮蔽効果の確保に有利であり、そうでないと、遮蔽効果が悪すぎてしまい、一部の銀イオンがゲートボンディングパッドまで移動して、ゲートとソースとの短絡が発生し、半導体デバイスの安定した性能に直接影響を及ぼすことがあり得る。
【0184】
引き続き図１９を参照して、選択的に、基板２１の位置する平面への遮蔽構造３１の垂直投影と、基板２１の位置する平面へのゲートボンディングパッド２９の垂直投影との間の最小ピッチＬ３は、Ｌ３＞１０μｍを満たす。
【0185】
基板２１の位置する平面への遮蔽構造３１の垂直投影と、基板２１の位置する平面へのドレインボンディングパッド３０の垂直投影との間の最小ピッチＬ４は、Ｌ４＞１０μｍを満たす。
【0186】
例示的に、基板２１の位置する平面への遮蔽構造３１の垂直投影と、基板２１の位置する平面へのゲートボンディングパッド２９の垂直投影との間の最小ピッチＬ３は、１０μｍよりも大きく、基板２１の位置する平面への遮蔽構造３１の垂直投影と、基板２１の位置する平面へのドレインボンディングパッド３０の垂直投影との間の最小ピッチＬ４は、１０μｍよりも大きい。このように設けることで、遮蔽構造３１とゲートボンディングパッド２９及びドレインボンディングパッド３０との間の寄生容量を低減でき、パッケージング中に銀イオンを効果的に遮蔽して、ゲートボンディングパッド２９を効果的に遮蔽して保護することができるだけでなく、半導体デバイスの良好な性能を保証することができる。
【0187】
上記実施例に基づいて、本発明の実施例による半導体デバイス２０における複数層の半導体層は、具体的に、基板上に位置する核生成層と、核生成層における基板から遠い側に位置するバッファ層と、バッファ層における核生成層から遠い側に位置するチャネル層と、チャネル層におけるバッファ層から遠い側に位置するバリア層とを含んでもよく、バリア層とチャネル層とによってヘテロ接合構造が形成され、ヘテロ接合界面に２ＤＥＧ（不図示）が形成される。
【0188】
例示的に、核生成層及びバッファ層の材料は、窒化物であってもよく、具体的に、ＧａＮ、ＡｌＮ又は他の窒化物であってもよく、核生成層及びバッファ層は、下地基板１０の材料及びエピタキシャルチャネル層と適合させるために使用可能である。チャネル層の材料は、ＧａＮ又は他の半導体材料、例えばＩｎＡｌＮであってもよい。バリア層は、チャネル層の上に位置し、バリア層の材料としては、ガリウム系化合物半導体材料又は窒化物系化物半導体材料を含めて、チャネル層との間にヘテロ接合構造を形成可能な任意の半導体材料であってもよく、例えばＩｎｘＡｌｙＧａｚＮ１－ｘ－ｙ－ｚであり、ここで、０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１である。選択的に、チャネル層とバリア層とによって半導体ヘテロ接合構造が構成され、チャネル層とバリア層との界面に高濃度の二次元電子ガスが形成される。
【0189】
理解すべきなのは、本発明の実施例は、半導体デバイスの構造設計の観点から、半導体デバイスの出力パワーを向上させるものである。前記半導体デバイスは、高圧大電流環境で動作するハイパワーの窒化ガリウムの高電子移動度トランジスタ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ、ＨＥＭＴと略す）、絶縁基板上のケイ素（Ｓｉｌｉｃｏｎ－Ｏｎ－Ｉｎｓｕｌａｔｏｒ、ＳＯＩと略す）構造のトランジスタ、ヒ化ガリウム（ＧａＡｓ）ベースのトランジスタ及び金属酸化層半導体電界効果トランジスタ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、ＭＯＳＦＥＴと略す）、金属絶縁層半導体電界効果トランジスタ（Ｍｅｔａｌ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、ＭＩＳＦＥＴと略す）、ダブルヘテロ接合電界効果トランジスタ（Ｄｏｕｂｌｅ Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、ＤＨＦＥＴと略す）、接合型電界効果トランジスタ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、ＪＦＥＴと略す）、金属半導体電界効果トランジスタ（Ｍｅｔａｌ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、ＭＥＳＦＥＴと略す）、金属絶縁層半導体ヘテロ接合電界効果トランジスタ（Ｍｅｔａｌ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、ＭＩＳＨＦＥＴと略す）又は他の電界効果トランジスタを含むが、これらに限定されない。
【0190】
同じ発明構想に基づいて、本発明の実施例は、半導体デバイスの作製方法を更に提供しており、本発明の実施例による半導体デバイスの作製方法は、以下のステップＳ３０１～Ｓ３０５を含んでもよい。
Ｓ３０１は、基板を用意することである。
例示的に、基板の材料は、Ｓｉ、ＳｉＣ、窒化ガリウム又はサファイアであってもよいし、窒化ガリウムの成長に適した他の材料であってもよい。
Ｓ３０２は、複数層の半導体層を基板の一方側に作製することである。
例示的に、複数層の半導体層は、基板の一方側に位置し、複数層の半導体層としては、具体的に、ＩＩＩ－Ｖ族化合物の半導体材料とされてもよく、複数層の半導体層には、２ＤＥＧが形成されている。
Ｓ３０３は、ゲートを複数層の半導体層における前記基板から遠い側であって、アクティブ領域に作製することである。
Ｓ３０４は、少なくとも１つのボンディングパッドであって、ボンディングパッドが、少なくともゲートボンディングパッドを含み、ゲートボンディングパッドがゲートに電気的に接続される少なくとも１つのボンディングパッドを、複数層の半導体層における基板から遠い側であって、パッシブ領域に作製することである。
Ｓ３０５は、少なくとも１つの遮蔽構造であって、遮蔽構造が、ゲート遮蔽構造を含み、ゲート遮蔽構造が、ゲートボンディングパッドを遮蔽して保護するためのものである少なくとも１つの遮蔽構造を、複数層の半導体層における基板から遠い側に作製することである。
Ｓ３０１は、基板を用意することである。
例示的に、基板の材料は、Ｓｉ、ＳｉＣ、窒化ガリウム又はサファイアであってもよいし、窒化ガリウムの成長に適した他の材料であってもよい。
Ｓ３０２は、複数層の半導体層を基板の一方側に作製することである。
例示的に、複数層の半導体層は、基板の一方側に位置し、複数層の半導体層としては、具体的に、ＩＩＩ－Ｖ族化合物の半導体材料とされてもよく、複数層の半導体層には、２ＤＥＧが形成されている。
Ｓ３０３は、ゲートを複数層の半導体層における前記基板から遠い側であって、アクティブ領域に作製することである。
Ｓ３０４は、少なくとも１つのボンディングパッドであって、ボンディングパッドが、少なくともゲートボンディングパッドを含み、ゲートボンディングパッドがゲートに電気的に接続される少なくとも１つのボンディングパッドを、複数層の半導体層における基板から遠い側であって、パッシブ領域に作製することである。
Ｓ３０５は、少なくとも１つの遮蔽構造であって、遮蔽構造が、ゲート遮蔽構造を含み、ゲート遮蔽構造が、ゲートボンディングパッドを遮蔽して保護するためのものである少なくとも１つの遮蔽構造を、複数層の半導体層における基板から遠い側に作製することである。
【0191】
遮蔽構造を複数層の半導体層における基板から遠い側に作製することで、遮蔽構造の設置により、パッケージング中におけるボンディングパッドへのパッチング用銀ペースト内の銀イオンの移動が効果的に遮蔽され、ボンディングパッド及びボンディングパッドに接続された電極の安定した性能が保証され、ボンディングパッド及びボンディングパッドに接続された電極とソースとの短絡の発生が回避され、半導体デバイスの正常な動作が保証される。
【0192】
なお、上述したのは、本発明の好ましい実施例及び運用される技術原理に過ぎない。当業者であれば理解されるように、本発明は、ここで述べた特定の実施例に限定されず、当業者にとって、本発明の保護範囲から逸脱することなく、様々な明らかな変化、再調整及び代替を行うことが可能である。したがって、上記実施例によって本発明を比較的詳しく説明したが、本発明は、上記実施例に限定されず、本発明の構想から逸脱することなく、より多くの他の等価実施例を更に含むことが可能であり、本発明の保護範囲は、添付の特許請求の範囲によって定められる。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【国際調査報告】