特表 2024-501663 電界効果トランジスタ（ＦＥＴ）デバイス

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-01-15

(54)【発明の名称】電界効果トランジスタ（ＦＥＴ）デバイス

(51)【国際特許分類】

   H01L 29/786 20060101AFI20240105BHJP

   H01L 21/336 20060101ALI20240105BHJP

   H01L 21/8238 20060101ALI20240105BHJP

   H01L 21/28 20060101ALI20240105BHJP

   H01L 21/283 20060101ALI20240105BHJP

   H01L 21/316 20060101ALI20240105BHJP

   H01L 29/423 20060101ALI20240105BHJP

【ＦＩ】

H01L29/78 617N

H01L29/78 617T

H01L29/78 617M

H01L29/78 301G

H01L29/78 301Z

H01L29/78 301X

H01L27/092 A

H01L27/092 D

H01L21/28 301R

H01L21/283 C

H01L21/316 X

H01L21/28 301S

H01L29/58 G

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2023538775

(86)(22)【出願日】2021-11-12

(85)【翻訳文提出日】2023-06-22

(86)【国際出願番号】 IB2021060504

(87)【国際公開番号】W WO2022144618

(87)【国際公開日】2022-07-07

(31)【優先権主張番号】17/139,053

(32)【優先日】2020-12-31

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】390009531

【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション

【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ

【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ

(74)【代理人】

【識別番号】100112690

【弁理士】

【氏名又は名称】太佐 種一

(74)【代理人】

【識別番号】100120710

【弁理士】

【氏名又は名称】片岡 忠彦

(72)【発明者】

【氏名】ヴェガ、レイナルド

(72)【発明者】

【氏名】安藤 崇志

(72)【発明者】

【氏名】チー、チェン

(72)【発明者】

【氏名】アドゥスミッリ、プラニート

【テーマコード（参考）】

4M104

5F048

5F058

5F110

5F140

【Ｆターム（参考）】

4M104AA01

4M104AA02

4M104AA03

4M104AA04

4M104AA05

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5F110FF09

5F110FF27

5F110FF29

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5F110GG30

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5F140BD07

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5F140BD11

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5F140CA03

5F140CC02

5F140CC03

5F140CC08

5F140CC09

(57)【要約】

電界効果トランジスタ（ＦＥＴ）デバイスが提供される。デバイスは、第１のバック・ゲートを第２のバック・ゲートから隔てる支持基板上の絶縁領域と、第１のチャネル領域および第２のチャネル領域上のゲート誘電体層とを含む。デバイスは、仕事関数値を有する導電性ゲート層、およびゲート誘電体層上の強誘電体層をさらに含み、第１のバック・ゲートが、第１のチャネル領域のための閾値電圧を調節することができ、第２のバック・ゲートが、第２のチャネル領域のための閾値電圧を調節することができる。

【特許請求の範囲】

【請求項1】

電界効果トランジスタ（ＦＥＴ）デバイスであって、
第１のバック・ゲートを第２のバック・ゲートから隔てる支持基板上の絶縁領域と、
第１のチャネル領域および第２のチャネル領域上のゲート誘電体層と、
仕事関数値を有する導電性ゲート層、および前記ゲート誘電体層上の強誘電体層とを備え、前記第１のバック・ゲートが、前記第１のチャネル領域のための閾値電圧を調節することができ、前記第２のバック・ゲートが、前記第２のチャネル領域のための閾値電圧を調節することができる、電界効果トランジスタ（ＦＥＴ）デバイス。

【請求項2】

前記支持基板と前記第１のバック・ゲートとの間、および前記支持基板と前記第２のバック・ゲートとの間の第１の誘電体層をさらに備える、請求項１に記載のデバイス。

【請求項3】

前記第１のチャネル領域の両側にあるソース／ドレインの第１のペアをさらに備える、請求項１に記載のデバイス。

【請求項4】

前記第２のチャネル領域の両側にあるソース／ドレインの第２のペアをさらに備える、請求項３に記載のデバイス。

【請求項5】

ソース／ドレインの前記第１のペアが、ｎドープされ、ソース／ドレインの前記第２のペアが、ｐドープされる、請求項４に記載のデバイス。

【請求項6】

前記導電性ゲート層が、４．３から４．９ｅＶまでの範囲の所定の仕事関数値を有する、請求項５に記載のデバイス。

【請求項7】

前記強誘電体層が、酸化ハフニウム（ＨｆＯ）、酸化ジルコニウム（ＺｒＯ）、ハフニウム・ジルコニウム酸化物（ＨＺＯ）、ケイ酸ハフニウム（ＨｆＳｉＯｘ）、チタン酸バリウム（ＢａＴｉＯ）、ニオブ酸カリウム（ＫＮｂＯ）、チタン酸ビスマス（ＢｉＴｉＯ）、およびその組合せから成るグループから選択された強誘電体材料である、請求項１に記載のデバイス。

【請求項8】

前記第１のチャネル領域の両側にあるソース／ドレインの前記第１のペアのうちの１つの上の、および、前記第２のチャネル領域の両側にあるソース／ドレインの前記第２のペアのうちの１つの上のブリッジ接点をさらに備え、前記ブリッジ接点が、相補型金属酸化膜半導体（ＣＭＯＳ）回路を形成するために、ソース／ドレインの前記第１のペアのうちの前記１つと、ソース／ドレインの前記第２のペアのうちの前記１つとの間の電気的接続を形成する、請求項７に記載のデバイス。

【請求項9】

電界効果トランジスタ（ＦＥＴ）デバイスを製造するための方法であって、
支持基板上の第１の誘電体層と第２の誘電体層との間に第１のバック・ゲートおよび第２のバック・ゲートを形成することと、
第１のチャネル領域の両側にソース／ドレインの第１のペアを形成することであって、前記第１のチャネル領域が、前記第１のバック・ゲートの上にある、前記第１のペアを形成することと、
第２のチャネル領域の両側にソース／ドレインの第２のペアを形成することであって、前記第２のチャネル領域が、前記第２のバック・ゲートの上にある、前記第２のペアを形成することと、
前記第１のチャネル領域および前記第２のチャネル領域上にゲート誘電体層を形成することと、
前記ゲート誘電体層上に仕事関数値を有する導電性ゲート層を形成することと、
前記導電性ゲート層上に強誘電体層を形成することと
を含む、方法。

【請求項10】

前記強誘電体層上に導電性ゲート電極層を形成することをさらに含み、前記強誘電体層が、負性容量の範囲を有する、請求項９に記載の方法。

【請求項11】

前記導電性ゲート層が、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、コバルト（Ｃｏ）、モリブデン（Ｍｏ）、チタン・アルミニウム（ＴｉＡｌ）、窒化チタン（ＴｉＮ）、炭化チタン（ＴｉＣ）、窒化タンタル（ＴａＮ）、炭化タンタル（ＴａＣ）、窒化タングステン（ＷＮ）、チタン・アルミニウム窒化物（ＴｉＡｌＮ）、およびその組合せから成るグループから選択された仕事関数材料である、請求項１０に記載の方法。

【請求項12】

前記第１のバック・ゲートに対する第１のバック・ゲート接点、および前記第２のバック・ゲートに対する第２のバック・ゲート接点を形成することをさらに含む、請求項９に記載の方法。

【請求項13】

前記第１のチャネル領域の両側にあるソース／ドレインの前記第１のペアのうちの１つの上の、および、前記第２のチャネル領域の両側にあるソース／ドレインの前記第２のペアのうちの１つの上のブリッジ接点を形成することをさらに含み、前記ブリッジ接点が、相補型金属酸化膜半導体（ＣＭＯＳ）回路を形成するために、ソース／ドレインの前記第１のペアのうちの前記１つと、ソース／ドレインの前記第２のペアのうちの前記１つとの間の電気的接続を形成する、請求項１２に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、一般に、電界効果トランジスタ（ＦＥＴ：field effect transistor）デバイスに関し、より詳細には、完全空乏型シリコン・オン・インシュレータ（ＦＤ－ＳＯＩ、ＦＤＳＯＩ：fully depleted silicon-on-insulator）上の金属強誘電体金属絶縁体半導体（ＭＦＭＩＳ：metal-ferroelectric-metal-insulator-semiconductor）負性容量電界効果トランジスタ・デバイスに関する。

【背景技術】

【0002】

電界効果トランジスタ（ＦＥＴ）は、典型的には、ソース、チャネル、およびドレイン、ならびに、デバイス・チャネルを通る電流の流れを制御するゲートを有し、この場合、電流は、ソースからドレインに流れる。電界効果トランジスタ（ＦＥＴ）は、様々な異なる構造を有することができ、例えば、ＦＥＴは、ソース、チャネル、およびドレインが基板材料自体に形成されて製造されたものであり、この場合、電流は、水平に（すなわち、基板の平面を）流れ、ＦｉｎＦＥＴは、チャネルが基板から外側に延びる状態で形成されたものであるが、この場合、電流も、ソースからドレインに水平に流れる。ＦｉｎＦＥＴ用のチャネルは、基板の平面と平行の単一のゲートを有する金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ：metal-oxide-semiconductor field effect transistor）と比較すると、一般にフィンと呼ばれ、フィン上にゲートを有する、薄い長方形シリコン（Ｓｉ）の直立したスラブであることが可能である。ソースおよびドレインのドーピングに応じて、ＮＦＥＴまたはＰＦＥＴが形成されることが可能である。２つのＦＥＴはまた、相補型金属酸化膜半導体（ＣＭＯＳ：complementary metal oxide semiconductor）回路を形成するように連結されることが可能であり、この場合、ｐ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴが一緒に連結される。

【発明の概要】

【0003】

本発明の実施形態によれば、電界効果トランジスタ（ＦＥＴ）デバイスが提供される。デバイスは、第１のバック・ゲートを第２のバック・ゲートから隔てる支持基板上の絶縁領域と、第１のチャネル領域および第２のチャネル領域上のゲート誘電体層とを含む。デバイスは、仕事関数値を有する導電性ゲート層、およびゲート誘電体層上の強誘電体層をさらに含み、第１のバック・ゲートが、第１のチャネル領域のための閾値電圧を調節することができ、第２のバック・ゲートが、第２のチャネル領域のための閾値電圧を調節することができる。

【0004】

本発明の別の実施形態によれば、相補型金属酸化膜半導体（ＣＭＯＳ）回路が提供される。デバイスは、支持基板と第１のバック・ゲートとの間の第１の誘電体層と、第１のバック・ゲート上の第１のチャネル領域上のゲート誘電体層とを含む。デバイスは、第１のチャネル領域の両側にあるソース／ドレインの第１のペアと、仕事関数値を有する導電性ゲート層、およびゲート誘電体層上の強誘電体層とをさらに含み、第１のバック・ゲートが、第１のチャネル領域のための閾値電圧を調節することができる。

【0005】

本発明のさらに別の実施形態によれば、電界効果トランジスタ（ＦＥＴ）デバイスを製造するための方法が提供される。方法は、支持基板上の第１の誘電体層と第２の誘電体層との間に第１のバック・ゲートおよび第２のバック・ゲートを形成することと、第１のチャネル領域の両側にソース／ドレインの第１のペアを形成することであって、第１のチャネル領域が、第１のバック・ゲートの上にある、第１のペアを形成することとを含む。方法は、第２のチャネル領域の両側にソース／ドレインの第２のペアを形成することであって、第２のチャネル領域が、第２のバック・ゲートの上にある、第２のペアを形成することと、第１のチャネル領域および第２のチャネル領域上にゲート誘電体層を形成することとをさらに含む。方法は、ゲート誘電体層上に仕事関数値を有する導電性ゲート層を形成することと、導電性ゲート層上に強誘電体層を形成することとをさらに含む。

【0006】

これらおよび他の特徴および利点は、添付の図面とともに読まれることになる、その例証的実施形態の以下の詳細な説明から明らかになるであろう。

【0007】

以下の説明は、以下の図を参照しながら、好ましい実施形態の詳細を提供する。

【図面の簡単な説明】

【0008】

【図1】本発明の実施形態による、支持基板上の第１の誘電体層、第１の誘電体層上の第１の半導体層、第１の半導体層上の第２の誘電体層、および第２の誘電体層上の第２の半導体層を有する基板を示す側断面図である。

【図2】本発明の実施形態による、第１の誘電体層上に形成されたバック・ゲートのペア、および第２の誘電体層上に形成されたソース／ドレインのペアを示す側断面図である。

【図3】本発明の実施形態による、ＮＦＥＴ金属強誘電体金属絶縁体半導体（ＭＦＭＩＳ）負性容量電界効果トランジスタ・デバイスと、ＰＦＥＴ金属強誘電体金属絶縁体半導体（ＭＦＭＩＳ）負性容量電界効果トランジスタ・デバイスとを含む相補型金属酸化膜半導体（ＣＭＯＳ）回路を示す側断面図である。

【図4】本発明の実施形態による、ＮＦＥＴ負性容量電界効果トランジスタ・デバイス、およびＰＦＥＴ負性容量電界効果トランジスタ・デバイスのためのソース／ドレインおよびゲート構造のレイアウトを示す上面図である。

【図5】本発明の実施形態による、ソース／ドレインおよびゲート構造への形成された電気接点を示す上面図である。

【図6】本発明の実施形態による、ソース／ドレインおよびバック・ゲート接点を有する相補型金属酸化膜半導体（ＣＭＯＳ）回路の側面を示す部分切断図である。

【図7】本発明の実施形態による、チャネル領域の上のゲート構造、およびチャネル領域の下のバック・ゲートを示す、Ｂ－Ｂ平面に沿った側断面図である。

【図8】本発明の実施形態による、ＮＦＥＴおよびＰＦＥＴが、仕事関数材料を含むゲート構造を共有する場合の、Ｖ_ｔ補正のないＮＦＥＴゲート静電容量とＰＦＥＴゲート静電容量との組合せについての静電容量マッチングを示すグラフである。

【図9】本発明の実施形態による、ＮＦＥＴおよびＰＦＥＴが、仕事関数材料を含むゲート構造を共有する場合の、適切なバック・ゲート・バイアスが適用されたＮＦＥＴゲート静電容量とＰＦＥＴゲート静電容量との組合せについての静電容量マッチングを示すグラフである。

【図10】本発明の実施形態による、ＮＦＥＴ金属強誘電体金属絶縁体半導体（ＭＦＭＩＳ）負性容量電界効果トランジスタ・デバイスと、ＰＦＥＴ金属強誘電体金属絶縁体半導体（ＭＦＭＩＳ）負性容量電界効果トランジスタ・デバイスとを含む相補型金属酸化膜半導体（ＣＭＯＳ）回路のための製造プロセスを示すブロック／流れ図である。

【発明を実施するための形態】

【0009】

本発明の実施形態は、ＮＦＥＴとＰＦＥＴとの間の共有内部金属ゲート（ＩＭＧ：internal metal gate）に加えて、別個のＮＦＥＴおよびＰＦＥＴバック・ゲートを有するＦＤＳＯＩ ＭＦＭＩＳ ＮＣＦＥＴを提供し、この場合、ＦＥＴは、金属強誘電体金属絶縁体半導体（ＭＦＭＩＳ）ゲート構造を含む。別個のＮＦＥＴ／ＰＦＥＴバック・ゲートは、Ｖ_ｔメニュー両端間のＮＦＥＴおよびＰＦＥＴ閾値電圧Ｖ_ｔＮおよびＶ_ｔＰのそれぞれを個別に調整するために使用されることが可能である。

【0010】

最も低いＶ_ｔのペアは、ベストの相補型静電容量マッチングに最も極端なＳＳを提供することができる。本アプローチは、平行相補型ＦＥＴ静電容量を活用して、完全なＶ_ｉｎスイープ範囲にわたる改善されたＣ_ｇａｔｅとＣ_ＦＥとのマッチングを達成することができる。バック・ゲートは、ＮＦＥＴおよびＰＦＥＴのＶ_ｔを個別に調整して低いＶ_ｔのペアを達成するために使用されることが可能である。これは、同じ誘電体スタックを有する独立したＮＣＦＥＴ（非相補型ＦＥＴ）と比較して、改善された閾値下の揺れ（subthreshold swing）を提供することができる。バック・ゲート型構造を使用してＶ_ｔを自由に変調すると、相補型静電容量マッチングを調整し、低いＶ_ｔ ＮＦＥＴ／ＰＦＥＴのペアを提供することができる。相補型静電容量マッチングは、ＮＣＦＥＴ ＣＭＯＳの閾値下の揺れを改善することができる。バック・ゲートのペアを使用してＮＦＥＴとＰＦＥＴ両方の閾値電圧Ｖｔを個別に調整すると、低いＶ_ｔのペアを達成することができる。Ｖ_ｔのペアが低くなると、閾値下の揺れが極端になる。最も低いＶ_ｔのペアは、最も極端な閾値下の揺れを有することができる。

【0011】

様々な実施形態では、相補型Ｃ_ｉｎｖを使用すると、相補型デバイスの間の共有強誘電体（ＦＥ）層との、オフ状態での静電容量マッチングを達成することができる。

【0012】

強誘電体における負性容量は、自発的な分極の不完全なスクリーニングから生じる。強誘電体拘束電荷が金属スクリーニング電荷から物理的に分離すると、強誘電体の内側に脱分極フィールドを作り出し、分極を不安定化させる。負性容量は、強誘電体材料の相転移時の貯蔵エネルギーの力学から生じ、ゲート・スタックに統合されたとき、ＭＯＳデバイスの内部電圧を増幅させる。

【0013】

本発明が適用されることが可能な例示的な用途／使用目的は、ＣＭＯＳ回路を使用した論理デバイスおよびメモリ・デバイスを含むがこれらに限定されない。

【0014】

ｎチャネル・エンハンスメント・モード・デバイスでは、電導性チャネルは当然、トランジスタ内には存在せず、電導性チャネルを作り出すには正のゲートからソースへの電圧が必要である。完全空乏型シリコン・オン・インシュレータ（ＦＤＳＯＩ）デバイスでは、チャネル領域は、空乏化領域がチャネルの厚さ全体を覆うように、十分に薄い。空乏化領域は、可動電荷担体が電界の下で離れて移動した、電導性のドープ半導体材料内の絶縁領域である。空乏化領域は、すべての自由電荷担体を除去して、何にも電流を運ばせないことによって、電導領域から形成される。Ｎ型半導体は、Ｐ型半導体に比べて（伝導帯に）自由電子が多すぎ、Ｐ型半導体は、Ｎ型に比べて、（価電子帯に）正孔が多すぎる。大部分の電荷担体（Ｎ型半導体に対する自由電子、およびＰ型半導体に対する正孔）は、空乏化領域が空乏化した状態になる。

【0015】

ＣＭＯＳ集積回路の電力消費は、静的な電力消費および動的な電力消費を含み、ここで、静的な電力消費は、トランジスタがスイッチングのプロセス中でないときに使用される電力であって、漏洩電流を含み、動的な電力消費は、デバイスが論理状態を変化させる、すなわち「スイッチする」ときに消費される電力、および、負荷容量を充電するために使用される電力の量を含む。

【0016】

正電圧が電界効果トランジスタのゲートに印加された場合、ゲートに最も近い半導体における正電荷を帯びた正孔は、ゲート上の正電荷によって生成された電界によってはじかれる。はじかれた電荷担体は、可動正電荷担体がチャネル領域に残らないので、絶縁している空乏化領域から離れる。

【0017】

強誘電体における分極の不安定化は、実効負誘電率の原因となり、トランジスタのゲート・スタックに統合されたとき、差動電圧が増幅し、閾値下の揺れが低減する。ゲート・スタックは、もはやトランジスタの受動部分ではなく、信号増幅に寄与する。閾値下の揺れの低減の結果として、同じオン電流を提供するのに必要な供給電圧は低減される。

【0018】

従来のデバイスの最小閾値下の揺れは、

【数1】

であり、これは、熱イオン限界と呼ばれ、３００Ｋでのドレインからソースへの電流に対して６０ｍＶ／ｄｅｃである。

【0019】

閾値下勾配は、

【数2】

によって与えられ、ここで、Ｃｄは、空乏化層容量であり、Ｃ_ｏｘは、ゲート酸化物容量である。

【数3】

は、熱電圧である。

【0020】

本発明の態様は、所与の例証的アーキテクチャの観点から説明されるが、他のアーキテクチャ、構造、基板材料、ならびに、プロセス特徴およびステップが、本発明の態様の範囲内で変更可能であることを理解されたい。

【0021】

同様の数字が、同じまたは類似の要素を表す図面をこれから、および図１を最初に参照すると、本発明の実施形態による、支持基板上の第１の誘電体層、第１の誘電体層上の第１の半導体層、第１の半導体層上の第２の誘電体層、および第２の誘電体層上の第２の半導体層を有する基板の側断面図が示されている。

【0022】

１つまたは複数の実施形態では、基板１１０は、支持基板１２０上の第１の誘電体層１３０、第１の誘電体層１３０上の第１の半導体層１４０、第１の半導体層１４０上の第２の誘電体層１５０、および第２の誘電体層１５０上の第２の半導体層１６０を含むことができる。支持基板１２０は、構造的一体性を他の層にもたらすことができる。様々な実施形態では、基板１１０は、完全空乏型シリコン・オン・インシュレータ（ＦＤＳＯＩ）基板であることが可能であり、この場合、誘電体層のうちの少なくとも１つが極薄であり、半導体層のうちの少なくとも１つが極薄である。

【0023】

様々な実施形態では、支持基板１２０は、例えば、シリコン（Ｓｉ）およびゲルマニウム（Ｇｅ）といった、ＩＶ型半導体、例えば、シリコン・ゲルマニウム（ＳｉＧｅ）および炭化ケイ素（ＳｉＣ）といった、ＩＶ－ＩＶ型化合物半導体、例えば、ヒ化ガリウム（ＧａＡｓ）、窒化ガリウム（ＧａＮ）、リン化インジウム（ＩｎＰ）といった、ＩＩＩ－Ｖ型化合物半導体、例えば、セレン化カドミウム（ＣｄＳｅ）および硫化亜鉛（ＺｎＳ）といった、ＩＩＩ－Ｖ型化合物半導体、ならびにその組合せを含むがこれらに限定されない半導体材料であることが可能である。様々な実施形態では、支持基板１１０は、例えば、酸化ケイ素（ＳｉＯ）、窒化ケイ素（ＳｉＮ）、酸化アルミニウム（ＡｌＯ）、またはその組合せといった、電気絶縁誘電体材料であることが可能である。

【0024】

様々な実施形態では、第１の誘電体層１３０は、例えば、支持基板１２０上またはその中に形成された酸化ケイ素（ＳｉＯ）でもよい、埋込み酸化物層（すなわち、ＢＯＸ層）といった、埋込み絶縁体層であることが可能である。

【0025】

様々な実施形態では、第１の誘電体層１３０は、酸化ケイ素（ＳｉＯ）、窒化ケイ素（ＳｉＮ）、酸窒化ケイ素（ＳｉＯＮ）、誘電率が二酸化ケイ素（ＳｉＯ２）より大きい高誘電率誘電体材料、誘電率が二酸化ケイ素（ＳｉＯ２）より小さい低誘電率誘電体材料（例えば、炭素ドープ酸化ケイ素（ＳｉＯ：Ｃ））、およびその組合せを含むがこれらに限定されない絶縁誘電体材料から作られることが可能である。

【0026】

様々な実施形態では、第１の半導体層１４０は、第１の誘電体層１３０上にあることが可能である。様々な実施形態では、第１の半導体層１４０および第１の誘電体層１３０は、例えば、Ｓｍａｒｔ Ｃｕｔ（Ｒ）プロセスによって、支持基板１２０上に形成されることが可能であり、または第１の誘電体層１３０は、ＳＩＭＯＸ（Ｒ）プロセスを通じて基板内に形成されることが可能である。

【0027】

１つまたは複数の実施形態では、第２の誘電体層１５０は、第１の半導体層１４０上に形成されることが可能であり、第２の半導体層１６０は、例えば、Ｓｍａｒｔ Ｃｕｔ（Ｒ）プロセスによって、第２の誘電体層１５０上に形成されることが可能である。

【0028】

様々な実施形態では、第１の半導体層１４０または第２の半導体層１６０あるいはその両方は、それぞれ、例えば、シリコン（Ｓｉ）およびゲルマニウム（Ｇｅ）といった、ＩＶ型半導体、例えば、シリコン・ゲルマニウム（ＳｉＧｅ）および炭化ケイ素（ＳｉＣ）といった、ＩＶ－ＩＶ型化合物半導体、例えば、ヒ化ガリウム（ＧａＡｓ）、窒化ガリウム（ＧａＮ）、リン化インジウム（ＩｎＰ）といった、ＩＩＩ－Ｖ型化合物半導体、例えば、セレン化カドミウム（ＣｄＳｅ）および硫化亜鉛（ＺｎＳ）といった、ＩＩＩ－Ｖ型化合物半導体、ならびにその組合せを含むがこれらに限定されない半導体材料であることが可能である。

【0029】

様々な実施形態では、第２の誘電体層１５０は、酸化ケイ素（ＳｉＯ）、窒化ケイ素（ＳｉＮ）、酸窒化ケイ素（ＳｉＯＮ）、誘電率が二酸化ケイ素（ＳｉＯ２）より大きい高誘電率誘電体材料、誘電率が二酸化ケイ素（ＳｉＯ２）より小さい低誘電率誘電体材料（例えば、炭素ドープ酸化ケイ素（ＳｉＯ：Ｃ））、およびその組合せを含むがこれらに限定されない絶縁誘電体材料から作られることが可能である。

【0030】

図２は、本発明の実施形態による、第１の誘電体層上に形成されたバック・ゲートのペア、および第２の誘電体層上に形成されたソース／ドレインのペアを示す側断面図である。

【0031】

様々な実施形態では、絶縁領域１７０は、基板１１０内に形成されることが可能であり、この場合、絶縁領域１７０は、第１の誘電体層１３０、第１の半導体層１４０、第２の誘電体層１５０、および第２の半導体層１６０を通じて形成されることが可能である。絶縁領域１７０は、第１の誘電体層１３０、第１の半導体層１４０、第２の誘電体層１５０、および第２の半導体層１６０を通じたトレンチを形成し、電気絶縁誘電体材料でトレンチを充填することによって形成されることが可能である。

【0032】

様々な実施形態では、絶縁領域１７０は、酸化ケイ素（ＳｉＯ）、窒化ケイ素（ＳｉＮ）、酸窒化ケイ素（ＳｉＯＮ）、誘電率が二酸化ケイ素（ＳｉＯ２）より大きい高誘電率誘電体材料、誘電率が二酸化ケイ素（ＳｉＯ２）より小さい低誘電率誘電体材料（例えば、炭素ドープ酸化ケイ素（ＳｉＯ：Ｃ））、およびその組合せを含むがこれらに限定されない絶縁誘電体材料から作られることが可能である。

【0033】

様々な実施形態では、第１のバック・ゲート１８０は、第１の誘電体層１３０と第２の誘電体層１５０との間に形成されることが可能であり、この場合、第１のバック・ゲート１８０は、例えば、選択エッチング（例えば、湿式化学エッチング、ドライ・プラズマ・エッチング）によって、第１の半導体層１４０の一部分を除去することによって形成されることが可能である。第１の半導体層１４０の一部分の除去によって形成された空洞内に金属を堆積させることでき、または、エピタキシャル成長面に対して第１の半導体層１４０の残りの部分を使用したエピタキシャル・プロセスによってドープ半導体層（ｎ型もしくはｐ型）を形成することができる。

【0034】

様々な実施形態では、第２のバック・ゲート１９０は、第１の誘電体層１３０と第２の誘電体層１５０との間に形成されることが可能であり、この場合、第２のバック・ゲート１９０は、第１の半導体層１４０の一部分を除去することによって形成されることが可能である。第２のバック・ゲート１９０は、第１のバック・ゲート１８０と反対側の、絶縁領域１７０の側面に形成されることが可能であり、この場合、絶縁領域１７０は、第２のバック・ゲート１９０を第１のバック・ゲート１８０から物理的かつ電気的に隔てる。

【0035】

様々な実施形態では、第１のバック・ゲート１８０および第２のバック・ゲート１９０は、例えば、タングステン（Ｗ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、チタン・アルミニウム（ＴｉＡｌ）、例えば窒化チタン（ＴｉＮ）といった電導性金属化合物、またはその組合せといった、金属導体であることが可能である。第１のバック・ゲート１８０および第２のバック・ゲート１９０は、有機金属化学気相堆積（ＭＯＣＶＤ）、原子層堆積（ＡＬＤ）、プラズマ助長ＡＬＤ（ＰＥＡＬＤ）、低圧ＣＶＤ（ＬＰＣＶＤ）、およびその組合せによって形成されることが可能である。

【0036】

様々な実施形態では、第１のバック・ゲート１８０および第２のバック・ゲート１９０は、電導性であるように適切にドープされた半導体であることが可能であり、この場合、ドーパントは、例えば、リン（Ｐ）もしくはヒ素（Ａｓ）といった、ｎ型ドーパント、または、例えば、ホウ素（Ｂ）もしくはインジウム（Ｉｎ）といった、ｐ型ドーパントであることが可能である。バック・ゲート１８０、１９０のようなドープ半導体を有する様々な実施形態では、第１の誘電体層１３０は、適切にカウンタ・ドープト井戸と置き換えられることが可能である。

【0037】

１つまたは複数の実施形態では、第１のドープ半導体領域２００は、第２の誘電体層１５０上に形成されることが可能であり、この場合、第１のドープ半導体領域２００は、第２の半導体層１６０上のドープされたエピタキシ、または第２の半導体層１６０もしくは第２の半導体層１６０上のエピタキシャル層のドーパント注入、あるいはその両方によって形成されることが可能である。様々な実施形態では、第１のドープ半導体領域２００は、ｉｎ ｓｉｔｕまたはｅｘ ｓｉｔｕで形成されることが可能である。様々な実施形態では、第１のドープ半導体領域２００は、ｎ型電界効果トランジスタ・デバイス、例えば、およびＮＦＥＴを形成するために、ｎドープされることが可能である。

【0038】

１つまたは複数の実施形態では、第２のドープ半導体領域２１０は、第２の誘電体層１５０上に形成されることが可能であり、この場合、第２のドープ半導体領域２１０は、第２の半導体層１６０上のドープされたエピタキシ、または第２の半導体層１６０もしくは第２の半導体層１６０上のエピタキシャル層のドーパント注入、あるいはその両方によって形成されることが可能である。様々な実施形態では、第２のドープ半導体領域２１０は、ｉｎ ｓｉｔｕまたはｅｘ ｓｉｔｕで形成されることが可能である。

【0039】

様々な実施形態では、第１のドープ半導体領域２００および第２のドープ半導体領域２１０は、例えば、シリコン（Ｓｉ）およびゲルマニウム（Ｇｅ）といった、ＩＶ型半導体、例えば、シリコン・ゲルマニウム（ＳｉＧｅ）および炭化ケイ素（ＳｉＣ）といった、ＩＶ－ＩＶ型化合物半導体、例えば、ヒ化ガリウム（ＧａＡｓ）、窒化ガリウム（ＧａＮ）、リン化インジウム（ＩｎＰ）といった、ＩＩＩ－Ｖ型化合物半導体、例えば、セレン化カドミウム（ＣｄＳｅ）および硫化亜鉛（ＺｎＳ）といった、ＩＩＩ－Ｖ型化合物半導体、ならびにその組合せを含むがこれらに限定されない半導体材料であることが可能である。様々な実施形態では、第２のドープ半導体領域２１０は、ｐ型電界効果トランジスタ・デバイス、例えば、およびＮＦＥＴを形成するために、ｐドープされることが可能である。ｎ型およびｐ型電界効果トランジスタは、ＣＭＯＳ回路を形成するために電気的に連結されることが可能である。

【0040】

様々な実施形態では、第１のドープ半導体領域２００および第２のドープ半導体領域２１０を電界効果トランジスタ・デバイスの他の層および他の構成要素から電気的に絶縁するために、第１の誘電体スラブ２２０および第２の誘電体スラブ２３０が、第２の誘電体層１５０上に形成されることが可能である。

【0041】

図３は、本発明の実施形態による、ＮＦＥＴ金属強誘電体金属絶縁体半導体（ＭＦＭＩＳ）負性容量電界効果トランジスタ・デバイスと、ＰＦＥＴ金属強誘電体金属絶縁体半導体（ＭＦＭＩＳ）負性容量電界効果トランジスタ・デバイスとを含む相補型金属酸化膜半導体（ＣＭＯＳ）回路を示す側断面図である。

【0042】

１つまたは複数の実施形態では、相補型金属酸化膜半導体（ＣＭＯＳ）回路１００は、基板１１０の支持基板１２０上に形成されることが可能であり、この場合、ＣＭＯＳ回路は、ｎ型電界効果トランジスタ（ＮＦＥＴ）デバイスおよびｐ型電界効果トランジスタ（ＰＦＥＴ）デバイスを含むことができる。ｎ型電界効果トランジスタ（ＮＦＥＴ）デバイスは、負性容量電界効果トランジスタ（ＮＣＦＥＴ）デバイスであることが可能であり、ｐ型電界効果トランジスタ（ＰＦＥＴ）デバイスは、負性容量電界効果トランジスタ（ＮＣＦＥＴ）デバイスであることが可能である。様々な実施形態では、ＮＦＥＴは、金属強誘電体金属絶縁体半導体（ＭＦＭＩＳ）負性容量電界効果トランジスタ・デバイスであることが可能であり、ＰＦＥＴは、金属強誘電体金属絶縁体半導体（ＭＦＭＩＳ）負性容量電界効果トランジスタ・デバイスであることが可能である。ＮＦＥＴおよびＰＦＥＴは、完全空乏型シリコン・オン・インシュレータ（ＦＤ－ＳＯＩ、ＦＤＳＯＩ）基板上にあることが可能である。

【0043】

様々な実施形態では、基板１１０は、例えば、支持基板１２０上の埋込み酸化物層（すなわち、ＢＯＸ層）といった、埋込み絶縁体層でもよい第１の誘電体層１３０を有する完全空乏型シリコン・オン・インシュレータ（ＦＤ－ＳＯＩ、ＦＤＳＯＩ）基板であることが可能であり、第１のバック・ゲート１８０および第２のバック・ゲート１９０が第１の誘電体層１３０上にある。第２の誘電体層１５０は、第１のバック・ゲート１８０および第２のバック・ゲート１９０上にあることが可能であり、この場合、第１の誘電体層１３０は、第１のバック・ゲート１８０および第２のバック・ゲート１９０を支持基板１２０から電気的に絶縁し、第２の誘電体層１５０は、第１のバック・ゲート１８０および第２のバック・ゲート１９０を、上にある第１のチャネル領域２４０または第２のチャネル領域２５０あるいはその両方から電気的に絶縁する。

【0044】

様々な実施形態では、第１のバック・ゲート１８０は、基板１１０の第１の領域上に形成された電界効果トランジスタのバック・ゲートを形成することができ、第２のバック・ゲート１９０は、基板１１０の第２の領域上に形成された電界効果トランジスタのバック・ゲートを形成することができる。様々な実施形態では、第１の領域上に形成された電界効果トランジスタは、ＮＦＥＴであることが可能であり、第２の領域上に形成された電界効果トランジスタは、ＰＦＥＴであることが可能である。

【0045】

様々な実施形態では、第２の誘電体層１５０は、電界効果トランジスタ・デバイスのソース／ドレイン、ゲート構造、およびチャネル領域を、下にあるバック・ゲート１８０、１９０から電気的に絶縁することができる。第２の誘電体層１５０は、基板１１０の元の層でもよく、例えば、原子層堆積（ＡＬＤ）、プラズマ助長ＡＬＤ（ＰＥＡＬＤ）、低圧化学気相堆積（ＬＰＣＶＤ）、およびその組合せといった、コンフォーマル堆積によって形成されてもよい。様々な実施形態では、第２の誘電体層１５０は、例えば、Ｓｍａｒｔ Ｃｕｔ（Ｒ）プロセスによる、ウエハ・ボンディングによって形成されることが可能である。

【0046】

様々な実施形態では、第１のチャネル領域２４０は、第２の誘電体層１５０上の第２の半導体層１６０の一部分であることが可能である。様々な実施形態では、第１のチャネル領域２４０は、第２の誘電体層１５０上にあることが可能であり、この場合、第１のチャネル領域２４０は、第２の誘電体層１５０上の第２の半導体層１６０から形成されることが可能である。第１のチャネル領域２４０は、第２の半導体層１６０上でのエピタキシャル成長プロセスによって形成されてもよい。

【0047】

様々な実施形態では、第２のチャネル領域２５０は、第２の誘電体層１５０上の第２の半導体層１６０の一部分であることが可能である。様々な実施形態では、第２のチャネル領域２５０は、第２の誘電体層１５０上にあることが可能であり、この場合、第２のチャネル領域２５０は、第２の誘電体層１５０上の第２の半導体層１６０から形成されることが可能である。第２のチャネル領域２５０は、第２の半導体層１６０上のエピタキシャル成長プロセスによって形成されてもよい。

【0048】

様々な実施形態では、第１のチャネル領域２４０および第２のチャネル領域２５０は、例えば、シリコン（Ｓｉ）およびゲルマニウム（Ｇｅ）といった、ＩＶ型半導体、例えば、シリコン・ゲルマニウム（ＳｉＧｅ）および炭化ケイ素（ＳｉＣ）といった、ＩＶ－ＩＶ型化合物半導体、例えば、ヒ化ガリウム（ＧａＡｓ）、窒化ガリウム（ＧａＮ）、リン化インジウム（ＩｎＰ）といった、ＩＩＩ－Ｖ型化合物半導体、例えば、セレン化カドミウム（ＣｄＳｅ）および硫化亜鉛（ＺｎＳ）といった、ＩＩＩ－Ｖ型化合物半導体、ならびにその組合せを含むがこれらに限定されない半導体材料であることが可能である。

【0049】

様々な実施形態では、第２の誘電体層１５０は、約２ナノメートル（ｎｍ）から約２０ｎｍまで、または約２ｎｍから約１０ｎｍまで、または約３ｎｍから約５ｎｍまでの範囲の厚さを有することができるが、他の厚さも意図される。第２の誘電体層１５０の厚さは、集積回路（ＩＣ）チップが利用可能な電源電圧で、上にあるＮＦＥＴまたはＰＦＥＴデバイスの閾値電圧Ｖ_ｔを調整するのに十分な電圧感度も提供すると同時に、バック・ゲート１８０、１９０と、デバイス・ソース／ドレイン２００、２１０、またはチャネル領域２４０、２５０、あるいはその両方との間の漏洩電流を防ぐのに十分である可能性がある。

【0050】

様々な実施形態では、第１の誘電体スラブ２２０および第２の誘電体スラブ２３０は、第２の誘電体層１５０上に形成され、第１のチャネル領域２４０および第２のチャネル領域２５０を、電界効果トランジスタ・デバイスの他の層および他の構成要素から電気的に絶縁することが可能である。

【0051】

様々な実施形態では、第１の誘電体スラブ２２０および第２の誘電体スラブ２３０は、それぞれ、酸化ケイ素（ＳｉＯ）、窒化ケイ素（ＳｉＮ）、酸窒化ケイ素（ＳｉＯＮ）、誘電率が二酸化ケイ素（ＳｉＯ２）より大きい高誘電率誘電体材料、誘電率が二酸化ケイ素（ＳｉＯ２）より小さい低誘電率誘電体材料（例えば、炭素ドープ酸化ケイ素（ＳｉＯ：Ｃ））、およびその組合せを含むがこれらに限定されない絶縁誘電体材料から作られることが可能である。第１の誘電体スラブ２２０および第２の誘電体スラブ２３０は、第２の誘電体層１５０と同じ誘電体材料であることが可能であり、または、選択エッチングを可能にするために異なる誘電体材料であることが可能である。

【0052】

１つまたは複数の実施形態では、絶縁領域１７０は、基板１１０の支持基板１２０上に形成されることが可能であり、この場合、絶縁領域１７０は、第１のバック・ゲート１８０を第２のバック・ゲート１９０から物理的かつ電気的に隔てること、および、第１のチャネル領域２４０を第２のチャネル領域２５０から物理的かつ電気的に隔てることができる。絶縁領域１７０は、第２の誘電体層１５０、バック・ゲート１８０、１９０、および第１の誘電体層１３０を通って支持基板１２０の表面まで形成されることが可能である。様々な実施形態では、絶縁領域１７０は、シャロー・トレンチ・アイソレーション領域であることが可能である。

【0053】

１つまたは複数の実施形態では、ゲート誘電体層２６０は、ＮＦＥＴおよびＰＦＥＴのためのソース／ドレイン２００、２１０およびチャネル領域２４０、２５０上に形成されることが可能である。ゲート誘電体層２６０は、絶縁領域１７０の上面にまたがって形成されることが可能であり、この場合、ゲート誘電体層２６０は、ソース／ドレイン２００（例えば、ｎドープされたソース／ドレイン）を、ソース／ドレイン２００（例えば、ｐドープされたソース／ドレイン）から電気的に絶縁するのを支援する。ゲート誘電体層２６０は、例えば、原子層堆積（ＡＬＤ）、プラズマ助長ＡＬＤ（ＰＥＡＬＤ）、または低圧ＣＶＤ（ＬＰＣＶＤ）といった、コンフォーマル堆積によって形成されることが可能である。

【0054】

様々な実施形態では、ゲート誘電体層２６０は、酸化ケイ素（ＳｉＯ）、窒化ケイ素（ＳｉＮ）、酸窒化ケイ素（ＳｉＯＮ）、高誘電率誘電体材料、およびその組合せを含むがこれらに限定されない絶縁誘電体材料から作られることが可能である。様々な実施形態では、高誘電率誘電体は、例えば、酸化ハフニウム（ＨｆＯ）、ケイ酸ハフニウム（ＨｆＳｉＯ）、ハフニウム・シリコン酸窒化物（ＨｆＳｉＯＮ）、酸化ランタン（ＬａＯ）、ランタン・アルミニウム酸化物（ＬａＡｌＯ）、酸化ジルコニウム（ＺｒＯ）、ケイ酸ジルコニウム（ＺｒＳｉＯ）、ジルコニウム・シリコン酸窒化物（ＺｒＳｉＯＮ）、酸化タンタル（ＴａＯ）、酸化チタン（ＴｉＯ）、チタン酸バリウム・ストロンチウム（ＢａＳｒＴｉＯ）、チタン酸バリウム（ＢａＴｉＯ）、チタン酸ストロンチウム（ＳｒＴｉＯ）、酸化イットリウム（ＹＯ）、酸化アルミニウム（ＡｌＯ）、タンタル酸鉛スカンジウム（ＰｂＳｃＴａＯ）、およびニオブ酸鉛亜鉛（ＰｂＺｎＮｂＯ）といった金属酸化物を含むことができる。高誘電率材料は、ランタン、アルミニウム、マグネシウム、またはその組合せなどのドーパントをさらに含んでもよい。様々な実施形態では、ゲート誘電体層２６０は、例えば、二酸化ハフニウム（ＨｆＯ_２）上に二酸化ケイ素（ＳｉＯ_２）といった、誘電体材料の複数の層を含むことができる。

【0055】

様々な実施形態では、ゲート誘電体層２６０は、約１ｎｍから約３ｎｍまでの範囲、または約２ｎｍの厚さを有することができるが、他の厚さも意図される。

【0056】

１つまたは複数の実施形態では、導電性ゲート層２７０は、ゲート誘電体層２６０上に形成されることが可能であり、この場合、導電性ゲート層２７０は、例えば、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、コバルト（Ｃｏ）、モリブデン（Ｍｏ）、チタン・アルミニウム（ＴｉＡｌ）、例えば、窒化チタン（ＴｉＮ）、炭化チタン（ＴｉＣ）、窒化タンタル（ＴａＮ）、炭化タンタル（ＴａＣ）、窒化タングステン（ＷＮ）、チタン・アルミニウム窒化物（ＴｉＡｌＮ）といった、金属化合物、およびその組合せといった、金属であることが可能な仕事関数材料であることが可能である。導電性ゲート層２７０は、有機金属化学気相堆積（ＭＯＣＶＤ）、原子層堆積（ＡＬＤ）、プラズマ助長ＡＬＤ（ＰＥＡＬＤ）、およびその組合せによって形成されることが可能である。

【0057】

様々な実施形態では、最低Ｖ_ｔデバイスは、約４．３から約４．４ｅＶまでのＮＦＥＴ仕事関数、および約４．８から約４．９ｅＶまでのＰＦＥＴ仕事関数を有することができる。様々な実施形態では、導電性ゲート層２７０は、約４．３から約４．９ｅＶまでの範囲の仕事関数を有することができ、これは、ＮＦＥＴとＰＦＥＴ両方のための共有内部金属ゲート（ＩＭＧ）として機能することができる。様々な実施形態では、バック・ゲート１８０、１９０から調整するＶ_ｔは、ＮＦＥＴもしくはＰＦＥＴまたは両方に適切なＶ_ｔを得るように印加された電圧を使用することによって、同じ範囲をカバーすることができる。

【0058】

１つまたは複数の実施形態では、ＮＦＥＴとＰＦＥＴ両方のために同じ導電性ゲート層２７０が使用され、ＮＦＥＴまたはＰＦＥＴあるいはその両方のゲートの一方または両方の閾値電圧が高くなる。ＮＦＥＴとＰＦＥＴ両方のゲートに中間仕事関数値を提供する導電性ゲート層２７０の材料を選択すると、ゲートと強誘電体層２８０との間の相補型静電容量マッチング低減させることができる。第１のバック・ゲート１８０および第２のバック・ゲート１９０は、ＮＦＥＴおよびＰＦＥＴの閾値電圧Ｖｔの個々の調整をＮＦＥＴおよびＰＦＥＴが行うように、別個のバック・ゲートとして機能することができる。これは、最も極端な閾値下の揺れも提供すると同時に、相補型静電容量マッチングを提供することができる。

【0059】

非限定的な例示的実施形態では、共有ＩＭＧは、意図される閾値電圧を達成するために、ＮＦＥＴとＰＦＥＴ両方のＶ_ｔが約０．３Ｖだけ調整される（例えば、低減される）約４．６ｅＶのミッドギャップ仕事関数を有することができる。別の非限定的な例示的実施形態では、共有ＩＭＧは、意図される範囲の１つのエンドにおける仕事関数（例えば、ＮＦＥＴ仕事関数金属に対して４．３ｅＶ、またはＰＦＥＴ仕事関数金属に対して４．９ｅＶ）を有することができ、相補型ＦＥＴは、したがって、約０．６Ｖだけ調整／低減された閾値電圧Ｖ_ｔを有するはずである（例えば、共有ＩＭＧが４．９ｅＶの所定の仕事関数を有する場合、ＰＦＥＴの閾値電圧Ｖ_ｔは、変化しないままであり、ＮＦＥＴの閾値電圧Ｖ_ｔは、約０．６Ｖだけ調節される）。

【0060】

様々な実施形態では、導電性ゲート層２７０は、約１ｎｍから約１０ｎｍまで、または約３ｎｍから約５ｎｍまでの範囲の厚さを有することができるが、他の厚さも意図される。導電性ゲート層２７０の厚さは、静電容量を最小化すると同時に、連続層を形成するのに十分である可能性がある。

【0061】

１つまたは複数の実施形態では、強誘電体（ＦＥ）層２８０は、導電性ゲート層２７０上に形成されることが可能であり、この場合、強誘電体層２８０は、物理気相成長（ＰＶＤ）、化学気相堆積（ＣＶＤ）、プラズマ助長ＣＶＤ（ＰＥＣＶＤ）、およびその組合せによって形成されることが可能である。

【0062】

様々な実施形態では、強誘電体層２８０は、酸化ハフニウム（ＨｆＯ）、酸化ジルコニウム（ＺｒＯ）、ハフニウム・ジルコニウム酸化物（ＨＺＯ）、ケイ酸ハフニウム（ＨｆＳｉＯ_ｘ）、チタン酸バリウム（ＢａＴｉＯ）、ニオブ酸カリウム（ＫＮｂＯ）、チタン酸ビスマス（ＢｉＴｉＯ）、およびその組合せを含むがこれらに限定されない強誘電体材料であることが可能である。強誘電体層２８０は、導電性ゲート層２７０によってゲート電極が形成される前に負性容量を層に提供し、この場合、負性容量は、オン電流とオフ電流（Ｉ_ｏｎ／Ｉ_ｏｆｆ）の閾値下勾配および比率を改善することができる。これは、デバイスの閾値下領域における漏洩電流を低減させることができる。

【0063】

１つまたは複数の実施形態では、導電性ゲート電極層２９０は、強誘電体層２８０上に形成されることが可能であり、この場合、導電性ゲート電極層２９０は、例えば、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、コバルト（Ｃｏ）、モリブデン（Ｍｏ）、チタン・アルミニウム（ＴｉＡｌ）、例えば、窒化チタン（ＴｉＮ）、炭化チタン（ＴｉＣ）、窒化タンタル（ＴａＮ）、炭化タンタル（ＴａＣ）、窒化タングステン（ＷＮ）、チタン・アルミニウム窒化物（ＴｉＡｌＮ）といった、金属化合物、およびその組合せといった、金属であることが可能である。

【0064】

様々な実施形態では、導電性ゲート電極層２９０は、有機金属化学気相堆積（ＭＯＣＶＤ）、原子層堆積（ＡＬＤ）、プラズマ助長ＡＬＤ（ＰＥＡＬＤ）、低圧ＣＶＤ（ＬＰＣＶＤ）、およびその組合せによって形成されることが可能である。導電性ゲート電極層２９０は、異なる金属または金属化合物あるいはその両方の複数の電導層を有することができる。

【0065】

１つまたは複数の実施形態では、ゲート構造は、金属２９０／強誘電体２８０／金属２７０／誘電体２６０の連続スタックを含むことができ、この場合、ゲート構造は、ＣＭＯＳ回路のＮＦＥＴとＰＦＥＴ両方の上にある。ゲート構造は、第１のチャネル領域２４０および第２のチャネル領域２５０の上にあり、共有ゲート構造を形成するように絶縁領域１７０にまたがることが可能である。ゲート構造層の組合せは、負性容量ゲート構造を提供することができ、共有ゲート構造は、適切な静電容量マッチングを提供することができる。

【0066】

様々な実施形態では、ゲート側壁スペーサ３００は、導電性ゲート電極層２９０上に形成され、ＮＦＥＴおよびＰＦＥＴのゲート構造を囲むことが可能である。様々な実施形態では、ゲート側壁スペーサ３００は、コンフォーマル堆積（例えば、ＡＬＤ、ＰＥＡＬＤ）によって形成され、選択的指向性エッチング（selective directional etch）または化学／機械研磨（ＣＭＰ）あるいはその両方を使用して、エッチング・バックされることが可能である。ゲート側壁スペーサ３００は、例えば、窒化ケイ素（ＳｉＮ）または酸窒化ケイ素（ＳｉＯＮ）、シリコン・ボロン炭窒化物（ＳｉＢＣＮ）、およびその組合せといった、誘電体材料であることが可能である。

【0067】

図４は、本発明の実施形態による、ＮＦＥＴ負性容量電界効果トランジスタ・デバイス、およびＰＦＥＴ負性容量電界効果トランジスタ・デバイスのためのソース／ドレインおよびゲート構造のレイアウトを示す上面図である。

【0068】

様々な実施形態では、第１のドープ半導体領域２００は、第１のチャネル領域２４０の両側に第１のソース／ドレイン２０３を形成することができ、第２のドープ半導体領域２１０は、第２のチャネル領域２５０の両側に第２のソース／ドレイン２１３を形成することができ、この場合、ソース／ドレイン２０３、２１３およびチャネル領域２４０、２５０は、絶縁領域１７０に隣接し、絶縁領域１７０と平行に並べられることが可能である。様々な実施形態では、第１のソース／ドレイン２０３は、ｎ型ソース／ドレインであることが可能であり、第２のソース／ドレイン２１３は、ｐ型ソース／ドレインであることが可能であり、ＮＦＥＴおよびＰＦＥＴをそれぞれ形成する。第１の誘電体スラブ２２０は、第１のソース／ドレイン２０３に隣接していることが可能であり、第２の誘電体スラブ２３０は、第２のソース／ドレイン２１３に隣接していることが可能である。ゲート側壁スペーサ３００は、第１および第２の誘電体スラブ２２０、２３０、ならびに絶縁領域１７０上にあることが可能である。

【0069】

様々な実施形態では、導電性ゲート電極層２９０およびゲート側壁スペーサ３００を含むゲート構造は、チャネル領域２４０、２５０上に、および絶縁領域１７０にまたがって延びることができる。

【0070】

図５は、本発明の実施形態による、ソース／ドレインおよびゲート構造への形成された電気接点を示す上面図である。

【0071】

様々な実施形態では、第１のソース／ドレイン２０３のうちの１つと、第２のソース／ドレイン２１３のうちの１つとの間に、ブリッジ接点３１０が形成されることが可能であり、この場合、第１のソース／ドレイン２０３および第２のソース／ドレイン２１３は、ゲート構造の同じ側面にあることが可能である。ブリッジ接点３１０は、例えば、タングステン（Ｗ）といった、電導性金属であることが可能である。

【0072】

様々な実施形態では、第１のバック・ゲート接点３２０が、第１のバック・ゲート１８０に対して形成されることが可能である。第１のバック・ゲート接点３２０は、第１のバック・ゲート１８０に電圧を供給するように構成されることが可能である。

【0073】

様々な実施形態では、第２のバック・ゲート接点３３０が、第２のバック・ゲート１９０に対して形成されることが可能である。第２のバック・ゲート接点３３０は、第２のバック・ゲート１９０に電圧を供給するように構成されることが可能である。

【0074】

様々な実施形態では、第１のソース／ドレイン接点３４０が、第１のソース／ドレイン２０３のうちの他の１つに対して形成されることが可能であり、第２のソース／ドレイン接点３５０が、第２のソース／ドレイン２１３のうちの他の１つに対して形成されることが可能である。

【0075】

様々な実施形態では、ゲート接点が、ゲート構造に対して形成されることが可能である。

【0076】

電気接点の配置は、ＮＦＥＴ金属強誘電体金属絶縁体半導体（ＭＦＭＩＳ）負性容量電界効果トランジスタ・デバイスと、ＰＦＥＴ金属強誘電体金属絶縁体半導体（ＭＦＭＩＳ）負性容量電界効果トランジスタ・デバイスとを含む相補型金属酸化膜半導体（ＣＭＯＳ）回路を形成するように構成されることが可能である。

【0077】

図６は、本発明の実施形態による、ソース／ドレインおよびバック・ゲート接点を有する相補型金属酸化膜半導体（ＣＭＯＳ）回路の側面を示す部分切断図である。

【0078】

様々な実施形態では、ブリッジ接点３１０、第１のバック・ゲート接点３２０、第２のバック・ゲート接点３３０、第１のソース／ドレイン接点３４０、第２のソース／ドレイン接点３５０、およびゲート接点は、ＦＥＴデバイスの対応する構成要素との電気接点におけるビア、およびビアとの電気接点における電導線を含むことができる。図６では、ブリッジ接点３１０は、ゲート構造の前に示されている。

【0079】

様々な実施形態では、第１の誘電体層１３０および第２の誘電体層１５０は絶縁領域１７０とともに、第１のバック・ゲート１８０を包んで、ｎ型ソース／ドレイン２０３の下に埋設されたバック・ゲートを形成することができる。

【0080】

様々な実施形態では、第１のバック・ゲート接点３２０および第２のバック・ゲート接点３３０は、それぞれ、銅（Ｃｕ）、タングステン（Ｗ）、コバルト（Ｃｏ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、およびその組合せを含むがこれらに限定されない導電性材料であることが可能である。バック・ゲート接点３２０、３３０は、層間絶縁（ＩＬＤ：interlayer dielectric）層４００、および第１の誘電体スラブ２２０または第２の誘電体スラブ２３０を通って、第１のバック・ゲート１８０または第２のバック・ゲート１９０とそれぞれ電気的に接触することができる。

【0081】

様々な実施形態では、層間絶縁（ＩＬＤ）層４００は、酸化ケイ素（ＳｉＯ）、窒化ケイ素（ＳｉＮ）、酸窒化ケイ素（ＳｉＯＮ）、誘電率が二酸化ケイ素（ＳｉＯ２）より大きい高誘電率誘電体材料、誘電率が二酸化ケイ素（ＳｉＯ２）より小さい低誘電率誘電体材料（例えば、炭素ドープ酸化ケイ素（ＳｉＯ：Ｃ））、およびその組合せを含むがこれらに限定されない絶縁誘電体材料から作られることが可能である。

【0082】

図７は、本発明の実施形態による、チャネル領域の上のゲート構造、およびチャネル領域の下のバック・ゲートを示す、Ｂ－Ｂ平面に沿った側断面図である。

【0083】

１つまたは複数の実施形態では、第２のバック・ゲート１９０は、第１の半導体層１４０内に形成されることが可能であり、この場合、第２のバック・ゲート１９０は、第１の誘電体層１３０と第２のチャネル領域２５０との間にある。第２のバック・ゲート１９０は、第２のチャネル領域２５０の下、および第２のソース／ドレイン２１３の間にあることが可能である。ブリッジ接点３１０の一部分は、ゲート構造の第１の側面の第２のソース／ドレイン２１３上にあることが可能であり、第２のソース／ドレイン接点３５０は、ゲート構造の反対側の第２のソース／ドレイン２１３上にあることが可能である。

【0084】

１つまたは複数の実施形態では、金属２９０／強誘電体２８０／金属２７０／誘電体２６０のゲート・スタックは、ＰＦＥＴの第２のチャネル領域２５０上にあることが可能である。様々な実施形態では、ゲート側壁スペーサ３００の一部分は、第２のソース／ドレイン２１３上にあることが可能である。

【0085】

様々な実施形態では、第２のソース／ドレイン接点３５０が、ＰＦＥＴのソース／ドレイン２１３に対して形成されることが可能であり、第１のソース／ドレイン接点３４０が、ＮＦＥＴのソース／ドレイン２０３に対して形成されることが可能である。

【0086】

１つまたは複数の実施形態では、第１のバック・ゲート１８０および上にあるデバイス構成要素は、第２のバック・ゲート１９０および上にあるデバイスについて示された構成と同じ構成を有することができる。

【0087】

様々な実施形態では、第１のソース／ドレイン接点３４０が、ＮＦＥＴのゲート構造の１つの側面の第１のソース／ドレイン２０３に対して形成されることが可能である。

【0088】

図８は、本発明の実施形態による、ＮＦＥＴおよびＰＦＥＴが、仕事関数材料を含むゲート構造を共有する場合の、Ｖｔ補正のないＮＦＥＴゲート静電容量とＰＦＥＴゲート静電容量との組合せについての静電容量マッチングを示すグラフである。

【0089】

ＭＯＳトランジスタのゲート・スタックと接続された強誘電体キャパシタは、Ｃ_ＦＥとＣ_ＭＯＳとの間の直列接続を作り出す。強誘電体の負性容量は、適切な値の正のキャパシタと直列で置かれたときに安定されることが可能である。負性容量を達成するために、ベースライン・トランジスタの充電線（charge line）は、分極の負の傾きとの交点を有することができる。したがって、Ｃ_ＦＥの負の値は、Ｃ_ＭＯＳとうまくマッチするはずである。これにより、平行相補型ＦＥＴ容量を活用して、完全なＶ_ｉｎのスイープ範囲にわたる改善されたＣ_ｇａｔｅとＣ_ＦＥとのマッチングを達成することができる。

【0090】

図８は、Ｖｔ補正のないＮＦＥＴゲート静電容量とＰＦＥＴゲート静電容量との組合せについての静電容量マッチング（例えば、バック・ゲート・バイアスのないミッドギャップ内部金属ゲート仕事関数約４．６ｅＶ）を示す。

【0091】

様々な実施形態では、導電性ゲート層２７０は、ＮＦＥＴとＰＦＥＴ両方の間の共有仕事関数を有する内部金属ゲート（ＩＭＧ）である。１つまたは複数の実施形態では、導電性ゲート層２７０の仕事関数は、強誘電体層２８０の静電容量とマッチするように、ＮＦＥＴおよびＰＦＥＴデバイスの他のパラメータと組み合わせて選択されることが可能である。導電性ゲート層２７０の選択された仕事関数値は、ＮＦＥＴおよびＰＦＥＴのＣ－Ｖ曲線のいくらかの分離を生じることになる。静電容量「マッチング」は、誘電体および強誘電体材料ならびに厚さの選択肢から生じる。共有Ｃ－Ｖ曲線を平らにするために、ＮＦＥＴおよびＰＦＥＴのＶ_ｔを低減させることによる相補型静電容量マッチングでこれを補足することができる。組み合わされたゲート静電容量は、ＰＦＥＴゲート静電容量とＮＦＥＴゲート静電容量との合計である。これらのゲート静電容量のそれぞれは、強誘電体層２８０の静電容量と直列であることが可能である。

【0092】

図９は、本発明の実施形態による、ＮＦＥＴおよびＰＦＥＴが、仕事関数材料を含むゲート構造を共有する場合の、適切なバック・ゲート・バイアスが適用されたＮＦＥＴゲート静電容量とＰＦＥＴゲート静電容量との組合せについての静電容量マッチングを示すグラフである。

【0093】

様々な実施形態では、第１のバック・ゲート１８０および第２のバック・ゲート１９０は、Ｖ_ｔを個別に調整することによって共有Ｃ－Ｖ曲線を平らにするために、ＮＦＥＴとＰＦＥＴのどちらかまたは両方に、適切なバック・ゲート・バイアスを印加するために使用されることが可能である。

【0094】

図１０は、本発明の実施形態による、ＮＦＥＴ金属強誘電体金属絶縁体半導体（ＭＦＭＩＳ）負性容量電界効果トランジスタ・デバイスと、ＰＦＥＴ金属強誘電体金属絶縁体半導体（ＭＦＭＩＳ）負性容量電界効果トランジスタ・デバイスとを含む相補型金属酸化膜半導体（ＣＭＯＳ）回路のための製造プロセスを示すブロック／流れ図である。

【0095】

ブロック９１０において、第１のバック・ゲート１８０および第２のバック・ゲート１９０が、第１の半導体層１４０内、および第１の誘電体層１３０上に形成されることが可能である。第１のバック・ゲート１８０および第２のバック・ゲート１９０は、半導体層１４０の一部分を、金属またはドープ半導体材料と置き換えることによって形成されることが可能である。

【0096】

ブロック９２０において、ダミーのゲート誘電体層が、第１のチャネル領域２４０または第２のチャネル領域２５０あるいはその両方になる第２の半導体層１６０の領域上に形成されることが可能である。

【0097】

ブロック９３０において、ダミーのゲートおよびゲート側壁スペーサ３００が、ダミーのゲート誘電体層上に形成されることが可能である。

【0098】

ブロック９４０において、ソース／ドレイン２０３の第１のペア、およびソース／ドレイン２１３の第２のペアが、ダミーのゲートおよび側壁スペーサの両側の第２の半導体層１６０内に形成されることが可能である。ソース／ドレイン２０３の第１のペア、およびソース／ドレイン２１３の第２のペアは、第１のチャネル領域２４０または第２のチャネル領域２５０あるいはその両方の両側の第２の半導体層１６０の領域へのドーパント注入によって形成されることが可能である。

【0099】

ブロック９５０において、ダミーのゲートおよびダミーのゲート誘電体層が、選択エッチングを使用して除去されることが可能である。

【0100】

ブロック９６０において、ゲート誘電体層２６０が、ゲート側壁スペーサ３００内の第２の半導体層１６０上に形成されることが可能である。

【0101】

ブロック９７０において、導電性ゲート層２７０が、ゲート側壁スペーサ３００内のゲート誘電体層２６０上に形成されることが可能である。

【0102】

ブロック９８０において、強誘電体層２８０が、導電性ゲート層２７０上に形成されることが可能である。

【0103】

ブロック９９０において、導電性ゲート電極層２９０が、強誘電体層２８０上に形成されることが可能である。

【0104】

ＩＬＤ層４００が、基板上に形成された特徴の表面上に形成されることが可能である。

【0105】

様々な実施形態では、ブリッジ接点３１０、第１のバック・ゲート接点３２０、第２のバック・ゲート接点３３０、第１のソース／ドレイン接点３４０、第２のソース／ドレイン接点３５０、およびゲート接点が、それぞれのデバイス特徴に対してＩＬＤ層内に形成されることが可能である。

【0106】

「ゲート・ファースト」プロセス・フローを使用して、最終的な構造を同様に作ることができる。

【0107】

本実施形態は、集積回路チップのデザインを含むことができ、これは、グラフィカル・コンピュータ・プログラミング言語で作られ、（ディスク、テープ、物理ハード・ドライブ、または、ストレージ・アクセス・ネットワークなどの仮想ハード・ドライブなどの）コンピュータ・ストレージ媒体に格納されることが可能である。設計者が、チップを製造するために使用されるチップまたはフォトリソグラフィ・マスクを製造しない場合、設計者は、物理的な手段で（例えば、デザインを格納するストレージ媒体のコピーを提供することによって）、または電子的に（例えば、インターネットを通じて）、結果として生じたデザインをこのようなエンティティに直接的または間接的に伝送することができる。格納されたデザインは、次いで、ウエハ上に形成されることになる当該のチップ・デザインの複数のコピーを典型的に含む、フォトリソグラフィ・マスクの製造に適切なフォーマット（例えば、ＧＤＳＩＩ）にコンバートされる。フォトリソグラフィ・マスクは、エッチングされるか、そうでなければ加工されることになる、ウエハのエリア（またはその上の層あるいはその両方）を定義するために利用される。

【0108】

本明細書で説明されるような方法は、集積回路チップの製造時に使用されることが可能である。結果として生じた集積回路チップは、未加工ウエハ形状で（すなわち、複数のパッケージ化されていないチップを有する単一のウエハとして）、ベア・ダイとして、またはパッケージ化された形状で、製造者によって配布されることが可能である。後者のケースでは、チップは、（マザーボードもしくは他のより高いレベルのキャリアに貼られた導線を有するプラスチック・キャリアなどの）単一のチップ・パッケージ内、または、（表面相互接続もしくは埋設された相互接続のどちらかもしくは両方を有するセラミックス・キャリアなどの）マルチチップ・パッケージ内に取り付けられる。いずれのケースでも、チップは、次いで、（ａ）マザーボードなどの中間製品、または（ｂ）最終製品、どちらかの一部として、他のチップ、個別の回路素子、または他の信号処理デバイス、あるいはその組合せと、統合される。最終製品は、玩具および他の低価格のアプリケーションから、ディスプレイ、キーボードまたは他の入力デバイス、および中央プロセッサを有する先進的なコンピュータ製品に及ぶ、集積回路チップを含む任意の製品であることが可能である。

【0109】

材料化合物は、例えばＳｉＧｅといった、列挙された要素の観点で説明されることも理解されたい。これらの化合物は、化合物の要素の異なる比率を含み、例えば、ＳｉＧｅは、ＳｉｘＧｅ１－ｘを含み、ここで、ｘは１以下である。追加として、本原理に応じて、他の要素が化合物に含まれ、依然として機能することが可能である。追加の要素を含む化合物は、本明細書では、合金と呼ばれることになる。

【0110】

「１つの実施形態（one embodiment）」または「１つの実施形態（an embodiment）」およびこれらの他の変形形態への本明細書における言及は、実施形態とともに説明される特定の特徴、構造、特性などが、少なくとも１つの実施形態に含まれることを意味する。したがって、本明細書全体の様々な場所に現れる「１つの実施形態では（in one embodiment）」または「１つの実施形態では（in an embodiment）」という句、およびこれらの変形形態の出現は、必ずしも同じ実施形態へのすべての参照というわけではない。

【0111】

例えば、「Ａ／Ｂ」、「Ａおよび／またはＢ」ならびに「ＡおよびＢのうちの少なくとも１つ」のケースにおける、以下の「／」、「および／または」、ならびに「のうちの少なくとも１つ」のいずれかの使用は、第１の列挙されたオプション（Ａ）のみの選択、または第２の列挙されたオプション（Ｂ）のみの選択、または両方のオプション（ＡおよびＢ）の選択を包含することが意図されることを認識されたい。さらなる例として、「Ａ、Ｂ、および／またはＣ」ならびに「Ａ、Ｂ、およびＣのうちの少なくとも１つ」のケースでは、このような言い回しは、第１の列挙されたオプション（Ａ）のみの選択、または第２の列挙されたオプション（Ｂ）のみ選択、または第３の列挙されたオプション（Ｃ）のみの選択、または第１と第２の列挙されたオプション（ＡおよびＢ）のみの選択、または第１と第３の列挙されたオプション（ＡおよびＣ）のみの選択、または第２と第３の列挙されたオプション（ＢおよびＣ）のみの選択、または３つすべてのオプション（ＡおよびＢおよびＣ）の選択を包含することが意図される。これは、当業者によって容易に明らかであるように、列挙された項目の分だけ、拡張されることが可能である。

【0112】

本明細書で使用される専門用語は、特定の実施形態だけを説明するためのものであり、実例の実施形態の限定であることを意図するものではない。本明細書で使用されるように、単数形「a」、「an」および「the」は、別途文脈が明らかに指示しない限り、複数形を同様に含むことを意図するものである。「備える（comprises）」、「備える（comprising）」、「含む（includes）」、または「含む（including）」という用語、あるいはその組合せは、本明細書で使用されるとき、述べられた特徴、整数、ステップ、動作、要素、または構成要素、あるいはその組合せの存在を指定するが、１つもしくは複数の他の特徴、整数、ステップ、動作、要素、構成要素、またはそのグループ、あるいはその組合せの存在または追加を排除しないことがさらに理解されよう。

【0113】

「下（beneath）」、「下（below）」、「より低い（lower）」、「上（above）」、「上（upper）」、および同様のものなどの空間関連の用語は、図に示されたような、１つの要素または特徴の、別の要素または特徴との関係を説明するための説明の容易さのために本明細書で使用されることが可能である。空間関連の用語は、図に描写された向きに加えて、使用または動作時のデバイスの種々の向きを包含することが意図されることが理解されよう。例えば、図のデバイスが反転された場合、他の要素または特徴の「下（below）」または「下（beneath）」と説明される要素は、したがって、他の要素または特徴の「上（above）」に向けられるはずである。したがって、「下（below）」という用語は、上と下という向きの両方を包含することができる。デバイスは、その他の場合は、向けられる（９０度または他の向きに回転される）ことが可能であり、本明細書で使用される空間関連の記述語は、適宜解釈されることが可能である。追加として、層が２つの層「の間に」あると言及されるとき、これは、２つの層の間にただ１つの層があることが可能であり、または１つもしくは複数の介在層も存在することが可能であるということも理解されよう。

【0114】

様々な要素を説明するために、第１、第２などの用語が本明細書で使用されることがあるが、これらの要素は、これらの用語によって限定されるべきでないことが理解されよう。これらの用語は、１つの要素を別の要素と区別するために使用されるだけである。したがって、下記で論じられる第１の要素は、本概念の範囲から逸脱することなく、第２の要素と呼ばれてもよい。

【0115】

層、領域、または基板などの要素が、別の要素の「上（on）」または「上（over）」にあると言及されるとき、これは、直接的に他の要素の上にあることが可能であり、または、介在する要素が存在することも可能であることも理解されよう。対照的に、要素が、別の要素の「直接的に上（on）」または「直接的に上（over）」にあると言及されるとき、介在する要素は存在しない。要素が、別の要素に「接続される」または「連結される」と言及されるとき、これは、他の要素に直接的に接続もしくは連結されることが可能であり、または介在する要素が存在することが可能であることも理解されよう。対照的に、要素が、別の要素に「直接的に接続される」または「直接的に連結される」と言及されるとき、介在する要素は存在しない。

【0116】

（例証的であること、および限定でないことが意図される）デバイスおよびデバイスを製造する方法の好ましい実施形態を説明してきたが、上記の教示に照らして当業者によって修正および変更が行われることが可能であることが指摘される。したがって、添付の特許請求の範囲によって概説されるような、本発明の範囲内にある開示された特定の実施形態の変更が行われてもよいことを理解されたい。このように、特許法で求められるように詳細かつ具体的に本発明の態様を説明してきたが、特許証によって保護される、請求されるものおよび望まれるものが、添付の特許請求の範囲に示される。

【0117】

本発明の好ましい実施形態では、支持基板と第１のバック・ゲートとの間の第１の誘電体層と、第１のバック・ゲート上の第１のチャネル領域上のゲート誘電体層と、第１のチャネル領域の両側にあるソース／ドレインの第１のペアと、仕事関数値を有する導電性ゲート層、およびゲート誘電体層上の強誘電体層とを備え、第１のバック・ゲートが、第１のチャネル領域のための閾値電圧を調節することができる、相補型金属酸化膜半導体（ＣＭＯＳ）回路が提供される。回路は、第１の誘電体層上の第２のバック・ゲート、および第２のバック・ゲート上の第２のチャネル領域をさらに備えることができる。回路は、第２のチャネル領域の両側にあるソース／ドレインの第２のペアをさらに備えることができ、ソース／ドレインの第１のペアが、ｎドープされ、ソース／ドレインの第２のペアが、ｐドープされる。回路は、第１のバック・ゲートを第２のバック・ゲートから隔て、第１のチャネル領域を第２のチャネル領域から隔てる支持基板上の絶縁領域をさらに備えることができる。ゲート誘電体層は、第１のチャネル領域および第２のチャネル領域上にあることが可能である。導電性ゲート層は、４．３から４．９ｅＶまでの範囲の所定の仕事関数値を有することができる。回路は、第１のチャネル領域の両側にあるソース／ドレインの第１のペアのうちの１つの上の、および、第２のチャネル領域の両側にあるソース／ドレインの第２のペアのうちの１つの上のブリッジ接点をさらに備えることができ、ブリッジ接点が、相補型金属酸化膜半導体（ＣＭＯＳ）回路を形成するために、ソース／ドレインの第１のペアのうちの１つと、ソース／ドレインの第２のペアのうちの１つとの間の電気的接続を形成する。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【国際調査報告】