特表 2024-501838 偶数および奇数インデックス付きビン中心を有する解析チャネライザ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-01-16

(54)【発明の名称】偶数および奇数インデックス付きビン中心を有する解析チャネライザ

(51)【国際特許分類】

   H03H 19/00 20060101AFI20240109BHJP

   H03H 17/02 20060101ALI20240109BHJP

【ＦＩ】

H03H19/00

H03H17/02 661E

H03H17/02 671C

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2023539324

(86)(22)【出願日】2021-12-22

(85)【翻訳文提出日】2023-08-17

(86)【国際出願番号】 US2021064956

(87)【国際公開番号】W WO2022140607

(87)【国際公開日】2022-06-30

(31)【優先権主張番号】63/129,984

(32)【優先日】2020-12-23

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】523237811

【氏名又は名称】スペクトラル ディーエスピー コーポレーション

【氏名又は名称原語表記】ＳＰＥＣＴＲＡＬ ＤＳＰ ＣＯＲＰ

【住所又は居所原語表記】３３５ Ｍａｄｉｓｏｎ Ａｖｅ． １６ｔｈ Ｆｌ．， Ｎｅｗ Ｙｏｒｋ， ＮＹ １００１７ （ＵＳ）．

(74)【代理人】

【識別番号】100136630

【弁理士】

【氏名又は名称】水野 祐啓

(74)【代理人】

【識別番号】100201514

【弁理士】

【氏名又は名称】玉井 悦

(72)【発明者】

【氏名】ハリス， フレドリック， ジェイ．

【テーマコード（参考）】

5J023

【Ｆターム（参考）】

5J023CA08

5J023CB14

(57)【要約】

【要約】
解析チャネライザが提供される。一実施形態では、チャネライザは、入力信号を受信するMパスフィルタと；Mパスフィルタと通信する循環バッファと；循環バッファと通信するMポイント逆高速フーリエ変換(IFFT)回路とを含み、チャネライザは、入力信号の符号ヘテロダインを交代させることにより、入力信号のスペクトルを奇数長の非最大デシメーションフィルタバンク スペクトル応答と整合させる。チャネライザは、奇数長ポリフェーザフィルタによって形成された非最大デシメーションフィルタバンクに同値性定理を適用する。有利なことに、Mパスフィルタは、奇数インデックス付きフィルタ中心を得るためにオンライン信号処理を必要としない。別の実装形態では、チャネライザは、フィルタ係数の重みの符号ヘテロダインを交代させる。

【特許請求の範囲】

【請求項1】

解析チャネライザであって：
入力信号を受信するMパスフィルタと；
前記Mパスフィルタと通信する循環バッファと；
前記循環バッファと通信するMポイント逆高速フーリエ変換(IFFT)回路とを含み、
前記チャネライザは、前記入力信号の符号ヘテロダインを交代させることにより、前記入力信号のスペクトルを奇数長の非最大デシメーションフィルタバンク スペクトル応答と整合させる、解析チャネライザ。

【請求項2】

前記チャネライザは、奇数長ポリフェーザフィルタによって形成された前記非最大デシメーションフィルタバンクに同値性定理を適用する、請求項1に記載のチャネライザ。

【請求項3】

前記Mパスフィルタは、奇数インデックス付きフィルタ中心を得るためにオンライン信号処理を必要としない、請求項1に記載のチャネライザ。

【請求項4】

前記チャネライザは、特定用途向け集積回路(ASIC)、デジタル信号プロセッサ(DSP)、プログラマブルゲート配列(ASIC)、マイクロプロセッサのうち１つまたは複数を使用して、または汎用プロセッサによって実行されるソフトウェアを使用して実装される、請求項1に記載のチャネライザ。

【請求項5】

前記チャネライザは、セルラートランシーバ、衛星トランシーバ、ワイヤレスネットワーキングトランシーバ、または短距離トランシーバのうち１つまたは複数を含む無線周波数トランシーバに実装される、請求項1に記載のチャネライザ。

【請求項6】

解析チャネライザであって：
入力信号を受信するMパスフィルタと；
前記Mパスフィルタと通信する循環バッファと；
前記循環バッファと通信するMポイント逆高速フーリエ変換(IFFT)回路とを含み、
前記チャネライザは、フィルタ係数の重みの符号ヘテロダインを交代させる、解析チャネライザ。

【請求項7】

前記チャネライザは、奇数長ポリフェーザフィルタによって形成された非最大デシメーションフィルタバンクに同値性定理を適用する、請求項6に記載のチャネライザ。

【請求項8】

前記Mパスフィルタは、奇数インデックス付きフィルタ中心を得るためにオンライン信号処理を必要としない、請求項6に記載のチャネライザ。

【請求項9】

前記チャネライザは、特定用途向け集積回路(ASIC)、デジタル信号プロセッサ(DSP)、プログラマブルゲート配列(ASIC)、マイクロプロセッサのうち1つまたは複数を使用して、または汎用プロセッサによって実行されるソフトウェアを使用して実装される、請求項6に記載のチャネライザ。

【請求項10】

前記チャネライザは、セルラートランシーバ、衛星トランシーバ、ワイヤレスネットワーキングトランシーバ、または短距離トランシーバのうち6つまたは複数を含む無線周波数トランシーバに実装される、請求項1に記載のチャネライザ。

【発明の詳細な説明】

【技術分野】

【0001】

関連出願
本願は、引用してその全体を明示的に本明細書に援用する2020年12月23日付けの米国特許仮出願第63/129,984号の優先権を主張する。

【0002】

本開示は、一般に信号処理の分野に関する。より詳細には、本開示は、偶数および奇数インデックス付きビン中心を有する解析チャネライザ(analysis channelizer)に関する。

【背景技術】

【0003】

関連技術
信号処理の分野では、チャネライザは、入力無線周波数(RF)信号から特定の周波数帯を選択するデジタル信号プロセッサ(DSP)によって実行される既知のアルゴリズムである。標準的なMパス解析チャネライザの中心周波数は、Mポイント離散フーリエ変換(DFT)のM個のサンプリングデータの周波数と一致、すなわち、M個のサンプルの長さあたり整数回のサイクルを有する周波数と一致する。これらはf_s/MのM倍数であり、それらの正弦波をM対1にダウンサンプリングしたときに直流(DC)にエイリアシングする周波数である。中心周波数の間隔もf_s/Mであり、最大デシメーション時の出力サンプリングレートも同様である。

【0004】

チャネライザの変形例には、その中心周波数がチャンネル間隔の半分でオフセットされるものがある。これらの中心周波数はDFT周波数の中間に位置し、M個のサンプルの長さあたりの区間あたり(2M+1)/2サイクルを含む。このチャネライザでは、インデックス0は、ベースバンドチャネルの中心周波数ではなく、区間あたり±0.5サイクルを中心とする隣接ビンのクロスオーバー周波数である。フィルタは同じ帯域幅を有し、DFTビン中心チャネライザと同じサンプリングレートを有する。オフセットしたチャネライザを得るための標準チャネライザへの変更は、入力系列の複素ヘテロダインまたはフィルタ係数の複素ヘテロダインが必要である。

【0005】

例えば15ポイントのような奇数ポイントのDFTを考えてみる。このようなDFTは、グッド-トーマス(GT)アルゴリズムまたは従来の混合基数クーリー－テューキー(CT)アルゴリズムによって実装することができる。GT変換を使用する利点は、アルゴリズムにツィドル因子がなく、演算が実数演算で実行されるため、演算回数が少なくて済むことである。なお、16ポイントのCT高速フーリエ変換には36回の実数乗算が必要だが、15ポイントのGT高速フーリエ変換には10回の実数乗算が必要である。チャネライザ構造に興味深くかつ有用な変更を実装することができ、これによって、チャネライザのオプション間の変換時に複素ヘテロダインが回避される。入力サンプリングレートでの複素乗算を回避することで、変更されたチャネライザでは信号処理の負荷が軽減される。したがって、望まれているものは、前述の必要性やその他の必要性に対応する解析チャネライザである。

【発明の概要】

【0006】

本開示は、解析チャネライザに関する。一実施形態では、チャネライザは、入力信号を受信するMパスフィルタと；Mパスフィルタと通信する循環バッファと；循環バッファと通信するMポイント逆高速フーリエ変換(IFFT)回路とを含み、チャネライザは、入力信号の符号ヘテロダインを交代させることにより、入力信号のスペクトルを奇数長の非最大デシメーションフィルタバンク スペクトル応答と整合させる。チャネライザは、奇数長ポリフェーザフィルタによって形成された非最大デシメーションフィルタバンクに同値性定理を適用する。有利なことに、Mパスフィルタは、奇数インデックス付きフィルタ中心を得るためにオンライン信号処理を必要としない。別の実装形態では、チャネライザは、フィルタ係数の重みの符号ヘテロダインを交代させる。

【図面の簡単な説明】

【0007】

本発明の上記特徴は、添付の図面との関連で考慮すれば以下の発明の詳細な説明から明らかになるであろう。

【図1】図1は、同じチャネル形状、帯域幅、周波数間隔を有する偶数および奇数インデックス付き中心周波数を持つチャネライザのスペクトルを示す図であり、DFT中心周波数に一致する上方サブプロットの中心は、偶数整数の半分を中心とし、下方サブプロットの中心は、奇数整数の半分を中心とするその間隔の半分だけオフセットされている。

【図2】図2は、上方サブプロットでは入力信号の複素ヘテロダインによる、または、下方サブプロットではフィルタ係数重みの複素ヘテロダインによるフィルタバンクのスペクトル応答を有する入力信号のスペクトル整合を示す図である。

【図3】図3は、(Z¹⁵-1)の累乗根と15ポイント離散フーリエ変換（DFT）に対応する周波数とを有する2つの単位円を示す図であり、左のサブプロットは、DFTに与えられた不変の入力シーケンスのDCまたはゼロ周波数の位置を示し、右のサブプロットは、入力シーケンスの符号ヘテロダインを交代させることによってハーフサンプリングレートにヘテロダインされたDCまたはゼロ周波数の位置を示す。

【図4】図4は、15パスポリフェーズフィルタにおける2つの連続15ポイントデータサンプルに関するポリフェーズフィルタ入力サンプルインデックスおよび符号を示す図である。

【図5】図5は、15パスポリフェーズフィルタにおける2つの連続10ポイント・データサンプルシーケンスに関するポリフェーズフィルタ入力サンプルインデックスおよび符号を示す図であり、これら2つの新たな入力ベクトルの符号反転は存在しない。

【図6】図6は、本開示に従った解析チャネライザを示す図である。

【図7】図7は、フィルタの重みに交代符号ヘテロダインを埋め込むことによって行われる半チャンネル帯域幅オフセットによるチャネライザスペクトル整合を伴う10対1のダウンサンプリングを行う15パスポリフェーズチャネライザの入力信号のスペクトルとチャンネル中心を示す図であり、下方の15個のサブプロットは、各ベースバンドチャンネル出力ポートで得られるスペクトルを示す。

【図8】図8は、（Z¹⁸-1）の累乗根を有する2つの単位円を示す図であり、周波数は18ポイントDFTに対応し；左のサブプロットは、DFTに与えられた不変の入力シーケンスのDCまたはゼロ周波数の位置を示し、右のサブプロットは、入力シーケンスのexp(j n π/2)ヘテロダインによって1/4サンプリングレートにヘテロダインされたDCまたはゼロ周波数の位置を示す。

【発明を実施するための形態】

【0008】

本開示は、図1-8に関連して上述する、偶数および奇数インデックス付きビン中心を有する解析チャネライザに関する。

【0009】

図1は、高速フーリエ変換(FFT)において、インデックス8(またはM/2)に関して存在するのと同じように、インデックス0に関してスペクトルポイントの対称性が存在する、既知のチャネライザの動作を示す。MATLAB(登録商標)のfftshiftコマンドは、表示の目的でインデックス0とインデックスM/2を交換するために使用することができる。この交換は、偶数長FFTのスペクトル対称性を保持するが、奇数長FFTでは保持されない。2つのチャネライザのスペクトルには、等間隔の中心周波数、例えば2MHzが示されているが、中心周波数の位置は異なる。上方サブプロット10では、中心周波数は、偶数整数の周波数の半分Δf・(2k)/2に存在し、下方サブプロット12では、中心周波数は、奇数整数の周波数の半分Δf・(2k+l)/2に存在する。これらのフィルタは、それぞれの実装において、同じ形状、帯域幅、サンプリングレートを有する。

【0010】

信号とフィルタが同じ中心周波数に存在しないという問題に対する標準的な対応はどちらか一方を、つまり、信号をフィルタに(アームストロングヘテロダインによって)、またはフィルタを信号に(同値性定理(Equivalency theorem)を使用して)移動させることである。これら2つのオプションは、前述の信号移動を行う2つの処理回路14、16を示す図2に示されている。どちらの場合も、スペクトル整合を行うには、入力レートでの複素ヘテロダインが必要である。入力信号またはフィルタの周波数応答の周波数シフトは、オフセット問題を解決するが、それにはある程度のコストがかかる。入力信号のスペクトルやフィルタのスペクトルをビン幅の半分だけシフトさせるよりも、はるかに大きなスペクトルシフトだが実装するにはより安価なシフトを考慮することができる。まず、DFTを実装するFFTを検討する。ここでは、チャネライザがIFFTを使用しているにもかかわらず、FFTについて説明するが、その理由は、FFTを見ると、周波数ビンをより容易に視覚化できるからである。多くのFFTは基数2のクーリー－テューキー・アルゴリズムによって実装されており、これは偶数ポイント、例えば16ポイントの変換である。

【0011】

図3は、15ポイントDFTの中心周波数に対応するZ¹⁵-1の累乗根の位置を示す図である。左のサブプロット18では、不変の入力シーケンスのゼロ周波数の位置が円上に示されている。これは15ポイントDFTのインデックス0と一致する。右のサブプロット20では、符号交代によるハーフサンプリングレートへのヘテロダインに続く入力シーケンスのゼロ周波数の位置が、円上のハーフサンプリングレートで示されている。DC項は15ポイントDFTのインデックス7と8の中間に存在することがわかる。これは、インデックス7と8が、チャンネル間隔の半分だけDCより下と上の2つの周波数に対応していることを意味する。このプロセスでは、半帯域幅オフセット周波数チャネライザ応答にアクセスするために、入力系列やフィルタ重みに複素ヘテロダインを適用する必要はない。奇数長DFTおよび交代符号入力ヘテロダインの相互作用により、オフセット入力周波数の中心がDFTのビン中心に配置される。ビンのインデックスを、ハーフサンプリングレート回転入力スペクトルのオフセット中心周波数にラベル付けし直すだけでよい。ビンインデックスkから中心周波数インデックスf_kへのマッピングは、以下の式(1)で示される。この例では、f_s=150MHz、M=15の場合、周波数f₈は(2) 式で+5MHzとなることが示される。

【0012】

【数1】

【0013】

Mを奇数整数としてMパスチャネライザを選択した場合の利点を探った。われわれは、DCはFFTインデックス上に存在するが、ハーフサンプリングレートは一対のFFTインデックスの中間に存在するという事実を利用した。DCのハーフサンプリングレートへの入力ヘテロダインによって、ビン中心がDCからチャンネル間隔の半分だけオフセットして配置された。符号反転を行うためには、交替入力サンプルにアクセスする必要がある。複素回転を回避したとはいえ、高い入力サンプリングレートで入力サンプルにアクセスしていることに変わりはない。ハーフサンプリングレートでの埋め込みオフセットで奇数長のFFTを使用しながら、ハーフサンプリングレートへの信号のヘテロダインを回避できるのではないかと考慮する。次に、交代符号入力データが、フィルタ係数とどのように相互作用するかを検討する。

【0014】

図4は、最大デシメーション形式で動作する15ポイント・ポリフェーズフィルタへの15個の新しい入力サンプルの2つの連続入力に関する入力データインデックスとデータ符号を示す。2つの新しい入力ベクトルにおける対応するサンプル位置の符号反転に注意されたい。これらの符号反転により、パス出力は、入力ヘテロダインの望ましい符号反転を持つことになる。図4に見られるような符号反転挙動を得るために、ポリフェーズフィルタの係数に符号反転を埋め込んだステートマシンを使用することもできるが、別の選択肢がすぐに候補に挙がる。

【0015】

図5は、非最大デシメーションされた10対1のダウンサンプリング形式で動作する15ポイント・ポリフェーズフィルタへの10個の新しい入力サンプルの2つの連続入力に関する入力データインデックスと交代データ符号を示す。15パスフィルタの非最大デシメーションバージョンでは、連続する10サンプル入力ベクトルの対応する位置に符号の変化がないことに注意されたい。これは、連続する入力ベクトルの長さが10であり、これが、入力ヘテロダインの符号変化の2サンプル周期の倍数であるためである。これら符号は連続する入力では変化しないので、符号にフィルタ重みを関連付けることができる。つまり、入力サンプルをハーフサンプリングレートに入力サンプリングレートでヘテロダインするのではなく、オフライン動作としてフィルタ重みをヘテロダインする。これは、ポリフェーズフィルタに埋め込まれた等価性定理の興味深いバージョンである。

【0016】

図6は、本開示に従った整合チャネライザを示す図であり、概して30で示されている。チャネライザ30は、第1処理回路32または第2処理回路34として実装されることができ、それぞれが、Mパスフィルタ、循環バッファ、およびMポイントIFFT回路を有する。回路32、34のいずれか一方、または両方は、ダイレクトデジタルシンセサイザ(DDS)回路を含むことも可能である。第1処理回路32は、入力信号の符号ヘテロダインを交代させることにより、入力信号のスペクトルを奇数長の非最大デシメーションフィルタバンクのスペクトル応答と整合させる。第2処理回路34は、フィルタ係数の重みの符号ヘテロダインを交代させる。チャネライザ30は、奇数長ポリフェーズフィルタによって形成された非最大デシメーションフィルタバンクに同値性定理を適用する。興味深いことに、このバージョンのMパスフィルタでは、奇数インデックス付きフィルタ中心を得るために必要なオンライン信号処理はない。

【0017】

チャネライザ30は(第1処理回路32として実装されるか第2処理回路34として実装されるかにかかわらず)、特定用途向け集積回路(ASIC)、デジタル信号プロセッサ(DSP)、プログラマブルゲート配列(ASIC)、マイクロプロセッサなどの任意の適切なプロセッサを使用して、または汎用プロセッサによって実行されるソフトウェアとして実装され得ることに留意されたい。チャネライザ30は、無線周波数トランシーバに実装することができ、これには、セルラートランシーバ(例えば、3GPP(登録商標)、4G、5Gなどの1つまたは複数の通信プロトコルをサポートする基地局またはモバイルデバイス)、衛星トランシーバ(例えば、地球局または宇宙空間の衛星)、ワイヤレスネットワーキングトランシーバ(例えば、WiFi基地局またはWiFi対応デバイス)、短距離(例えば、ブルートゥース(登録商標))トランシーバ、またはその他の無線周波数トランシーバが含まれるが、それに限定されない。

【0018】

図7は、フィルタ重みに交代符号ヘテロダインが埋め込まれた15パスポリフェーズフィルタによって形成される入出力スペクトルを示し、ここから満足のいく結果が得られる。

【0019】

偶数長の変換が必要な場合、DFT周波数インデックスの中間に位置するハーフサンプリングレートが失われる。それでも、4分の1サンプリングレートでDFTインデックス間のスペクトル位置を使用することができる。例として、図8は、左のサブプロット22で、ヘテロダインなしの18ポイントDFTのインデックス0におけるDCを示し、右のサブプロット24で、exp(j n π/2)による入力ヘテロダインの結果として、18ポイントDFTのインデックス4と5の中間のDCを示している。ポリフェーズフィルタに位相シフトを埋め込むためには、長さPの連続入力で、フィルタにおける位相変化を定常状態に保つために、ダウンサンプリングレートPを4の倍数にする必要がある。われわれは、12対1のダウンサンプリングを行う18パスフィルターと18ポイントFFTを用いて、この改良プロセスが正常に動作することを実証した。もちろん、シフトされた周波数中心をオフセットされたDFT出力のインデックスに配置するには再インデックス化が必要である。

【0020】

本明細書で開示されるのは、周波数ビン中心がDCからチャネル間隔の半分だけオフセットされたMチャネル解析チャネライザである。このビン位置のバリエーションは、従来から、奇数インデックス付きビン中心と呼ばれている。設計に奇数インデックス付きビン中心が使用される理由は、偶数のビン中心を有するチャネルの対称割り当てを形成できるからである。偶数インデックス付きビン中心が存在する場合、対称的なチャネル割り当ては、占有されている可能性もされていない可能性もあるDCに中心を置いた1つのチャンネルを備えた奇数個のチャネルを有することになる。多くのOFDMベースのシステムでは、様々なDC侵入源によるDCビンの破損のため、DCにチャネルをセンタリングすることを避けている。これらの侵入源には、アナログミキサーの自己混合成分、入力サンプルのアナログ・デジタル変換器(ADC)切り捨て量子化、切り捨て演算による2の補数バイアスなどが含まれる。解析チャネライザのビン中心を、多チャンネル奇数インデックス付きビン中心受信信号のオフセットビン中心と整合させるための従来の対応は、受信信号に適用された複素ヘテロダインである。また、ヘテロダインをチャネライザのフィルタ重みに埋め込むという選択肢もある。本明細書で開示するように、IFFTアルゴリズムに奇数のパスと奇数の中心周波数持つチャネライザには、興味深い対称変則性があった。DCに対して対称なIFFTビン中心はDCビンを含むが、ハーフサンプリングレートについて対称なビン中心はハーフサンプリングレートを括る。ハーフサンプリングレートはIFFTビン間の中程に位置し、これは奇数インデックス付きチャネライザに望まれる特性である。DCを、奇数パスを有するチャネライザのハーフサンプリングレートに変換することで、データやフィルタ重みの複素ヘテロダインなしで奇数インデックス付きチャネライザを得た。次に、簡単な条件下で、信号サンプルの符号反転をポリフェーズフィルタの重みに埋め込むことで、高い入力サンプリングレートで入力サンプルに演算が行われないことを示した。

【0021】

システムおよび方法を詳細に説明してきたが、上記説明は、その趣旨や範囲を限定することを意図したものではない。本明細書で記載された本開示の実施形態は例示的なものにすぎず、当業者であれば、本開示の趣旨と範囲を逸脱することなく変更や修正が可能であることは理解されよう。そうしたあらゆる変更および修正は、上述したものも含めて本開示の範囲内に入ることが意図されている。特許証によって保護されることを望むものは、次の特許請求の範囲に記載されている。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【国際調査報告】