知財求人 - 知財ポータルサイト「IP Force」
▶ テキサス インスツルメンツ インコーポレイテッドの特許一覧
特表2024-501878フィードバック分周器のない低電力フラクショナルアナログＰＬＬ
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-01-16
(54)【発明の名称】フィードバック分周器のない低電力フラクショナルアナログＰＬＬ
(51)【国際特許分類】
H03L 7/197 20060101AFI20240109BHJP
H03L 7/085 20060101ALI20240109BHJP
【ＦＩ】
H03L7/197
H03L7/085
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2023540531
(86)(22)【出願日】2021-12-29
(85)【翻訳文提出日】2023-08-25
(86)【国際出願番号】 US2021065528
(87)【国際公開番号】W WO2022147137
(87)【国際公開日】2022-07-07
(31)【優先権主張番号】17/139,584
(32)【優先日】2020-12-31
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】507107291
【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド
(74)【代理人】
【識別番号】230129078
【弁護士】
【氏名又は名称】佐藤 仁
(72)【発明者】
【氏名】デバプリヤ サフ
(72)【発明者】
【氏名】リットゥ サチデヴ
【テーマコード（参考）】
5J106
【Ｆターム（参考）】
5J106AA04
5J106CC01
5J106CC25
5J106CC45
5J106CC52
5J106DD10
5J106DD32
5J106DD48
5J106GG04
5J106GG09
5J106KK40
(57)【要約】
集積回路デバイス（２００）が提供される。幾つかの例において、集積回路デバイスは、基準クロック信号（２０１）及び電圧制御発振器（ＶＣＯ）出力信号（２１２）を受信するように構成される第１のタイミングが再設定器（２１６）を含み、第１のリタイマは、基準クロック信号及びＶＣＯ出力信号に応答して第１のリタイムクロック信号（２１６Ａ）を提供するように構成される。第１のマルチプレクサ（２１５）が、第１のリタイムクロック信号を受信し、フィードバッククロック信号（２１５Ａ）を提供する。位相周波数検出器（２０２）が、フィードバッククロック信号及び基準クロック信号を受信し、フィードバッククロック信号及び基準クロック信号に応答して誤差信号（２０２Ａ及び２０３Ａ）を提供する。ＶＣＯ（２１１）が、誤差信号に基づいて電圧信号（２２０Ａ）を受信し、ＶＣＯは、電圧信号に応答してＶＣＯ出力信号（２１２）を提供するように構成される。
【特許請求の範囲】
【請求項1】
集積回路デバイスであって、基準クロック信号及び電圧制御発振器（ＶＣＯ）出力信号を受信するように構成される第１のリタイマ（re-timer）であって、前記基準クロック信号及び前記ＶＣＯ出力信号に応答して第１のリタイム (re-timed)クロック信号を提供するように構成される前記第１のリタイマと、
前記第１のリタイムクロック信号を受信し、フィードバッククロック信号を提供するように構成される第１のマルチプレクサと、
前記フィードバッククロック信号及び前記基準クロック信号を受信し、前記フィードバッククロック信号及び前記基準クロック信号に応答して誤差信号を提供するように構成される位相周波数検出器（ＰＦＤ）と、
前記誤差信号に基づいて電圧信号を受信するように構成され、前記電圧信号に応答して前記ＶＣＯ出力信号を提供するように構成されるＶＣＯと、
を含む、集積回路デバイス。
【請求項2】
請求項１に記載の集積回路デバイスであって、前記誤差信号を受信し、チャージポンプ出力信号を提供するように構成されるチャージポンプと、
前記チャージポンプ出力信号を受信し、前記電圧信号を提供するように構成されるフィルタと、
前記ＶＣＯ出力信号を受信し、フィードバック分周器信号を前記第１のマルチプレクサに提供するように構成されるフィードバック分周器と、
をさらに含み、
前記フィードバック分周器がディセーブルされるように構成される、
集積回路デバイス。
【請求項3】
請求項２に記載の集積回路デバイスであって、前記フィードバック分周器が変調信号を受信するように構成され、
前記第１のマルチプレクサが、前記変調信号を受信するように構成される、
集積回路デバイス。
【請求項4】
請求項３に記載の集積回路デバイスであって、前記変調信号を提供するように構成される変調器をさらに含み、前記変調器がシグマデルタ変調器である、集積回路デバイス。
【請求項5】
請求項４に記載の集積回路デバイスであって、前記基準クロック信号及び前記フィードバック分周器信号を受信し、前記変調器にクロック入力信号を提供するように構成される、第２のマルチプレクサをさらに含む、集積回路デバイス。
【請求項6】
請求項１に記載の集積回路デバイスであって、第２のリタイマであって、前記第１のリタイムクロック信号、前記基準クロック信号、及び前記ＶＣＯ出力信号を受信し、前記基準クロック信号及び前記ＶＣＯ出力信号に応答して第２のリタイムクロック信号を提供するように構成される、前記第２のリタイマと、
第３のリタイマであって、前記第２のリタイムクロック信号、前記基準クロック信号、及び前記ＶＣＯ出力信号を受信し、前記基準クロック信号及び前記ＶＣＯ出力信号に応答して第３のリタイムクロック信号を提供するように構成される、前記第３のリタイマと、
第４のリタイマであって、前記第３のリタイムクロック信号、前記基準クロック信号、及び前記ＶＣＯ出力信号を受信し、前記基準クロック信号及び前記ＶＣＯ出力信号に応答して第４のリタイムクロック信号を提供するように構成される、前記第４のリタイマと、
をさらに含む、集積回路デバイス。
【請求項7】
請求項６に記載の集積回路デバイスであって、前記第１のマルチプレクサが、前記第２、第３、及び第４のリタイムクロック信号を受信するように構成される、集積回路デバイス。
【請求項8】
請求項７に記載の集積回路デバイスであって、前記第１のマルチプレクサが、前記第１、第２、第３、第４のリタイムクロック信号に基づいてフィードバッククロック信号を提供する、集積回路デバイス。
【請求項9】
請求項３に記載の集積回路デバイスであって、前記フィードバック分周器が、低電力動作モードに応答してディセーブルされるように構成される、集積回路デバイス。
【請求項10】
請求項２に記載の集積回路デバイスであって、前記フィードバック分周器に結合される分周器バッファをさらに含む、集積回路デバイス。
【請求項11】
請求項２に記載の集積回路デバイスであって、前記フィルタがアクティブフィルタを含む、集積回路デバイス。
【請求項12】
請求項１に記載の集積回路デバイスであって、前記誤差信号が、アップパルス又はダウンパルスを含む、集積回路デバイス。
【請求項13】
集積回路であって、第１のリタイマであって、基準クロックに結合される第１の入力と、第２の入力と、出力とを含む、前記第１のリタイマと、
第１のマルチプレクサであって、前記第１のリタイマの前記出力に結合される第１の入力と、第２の入力と、出力とを含む、前記第１のマルチプレクサと、
位相周波数検出器（ＰＦＤ）であって、前記基準クロックに結合される第１の入力と、前記第１のマルチプレクサの前記出力に結合される第２の入力と、出力とを含む、前記ＰＦＤと、
チャージポンプであって、前記ＰＦＤの前記出力に結合される入力と、出力とを含む、前記チャージポンプと、
フィルタであって、前記チャージポンプの前記出力に結合される入力と、出力とを含む、前記フィルタと、
電圧制御発振器（ＶＣＯ）であって、前記フィルタの前記出力に結合される入力と、前記第１のリタイマの前記第２の入力に結合される出力とを含む、前記ＶＣＯと、
を含む、集積回路。
【請求項14】
請求項１３に記載の集積回路であって、フィードバック分周器であって、前記ＶＣＯの前記出力に結合される第１の入力と、前記第１のマルチプレクサの前記第２の入力に結合される出力とを含む、前記フィードバック分周器と、
変調器であって、入力と、前記フィードバック分周器の第２の入力に結合される出力とを含む、前記変調器と、
をさらに含む、集積回路。
【請求項15】
請求項１４に記載の集積回路であって、第２のマルチプレクサであって、前記基準クロックに結合される第１の入力と、前記フィードバック分周器の前記出力に結合される第２の入力と、前記変調器の前記入力に結合される出力とを含む、前記第２のマルチプレクサ、をさらに含む、集積回路。
【請求項16】
請求項１５に記載の集積回路であって、第２のリタイマであって、前記基準クロックに結合される入力と、前記第１のマルチプレクサに結合される出力とを含む、前記第２のリタイマと、
第３のリタイマであって、前記基準クロックに結合される入力と、前記第１のマルチプレクサに結合される出力とを含む、前記第３のリタイマと、
第４のリタイマであって、前記基準クロックに結合される入力と、前記第１のマルチプレクサに結合される出力とを含む、前記第４のリタイマと、
をさらに含む、集積回路。
【請求項17】
方法であって、リタイマによって、基準クロック信号及び電圧制御発振器（ＶＣＯ）出力信号を受信することと、
リタイムクロック信号を生成するため、前記リタイマによって、前記ＶＣＯ出力信号に従って前記基準クロック信号のタイミングを再設定することと、
位相周波数検出器（ＰＦＤ）によって、前記リタイムクロック信号及び前記基準クロック信号に基づいて誤差信号を判定することと、
前記誤差信号に基づいて前記ＶＣＯ出力信号を改変することと、
を含む、方法。
【請求項18】
請求項１７に記載の方法であって、前記リタイムクロック信号が、
前記基準クロック信号及び前記ＶＣＯ出力信号に基づく、第１のリタイムクロック信号と、
前記基準クロック信号及び前記ＶＣＯ出力信号に基づく、第２のリタイムクロック信号と、
前記基準クロック信号及び前記ＶＣＯ出力信号に基づく、第３のリタイムクロック信号と、
前記基準クロック信号及び前記ＶＣＯ出力信号に基づく、第４のリタイムクロック信号と、
を含む、方法。
【請求項19】
請求項１７に記載の方法であって、前記リタイムクロック信号をマルチプレクサによって受信することと、
前記マルチプレクサによってフィードバック分周器信号を受信することと、
前記マルチプレクサによって変調器から変調信号を受信することと、
をさらに含み、
前記マルチプレクサが前記誤差信号を出力するように構成される、方法。
【請求項20】
請求項１９に記載の方法であって、分周器ディセーブルモードで動作するための信号を受信することと、
前記分周器ディセーブルモードで動作するための前記信号を受信することに応答して、前記フィードバック分周器信号をディセーブルすることと、
をさらに含む、方法。
【発明の詳細な説明】
【背景技術】
【0001】
バッテリ駆動されるデバイスにおいて、バッテリ寿命は、そのデバイス内の様々なシステムによる電力消費に依存する。送信及び／又は受信し得る無線デバイスは、例えば、シグナルチェーン及び局所発振器（ＬＯ）システムを有し得る。シグナルチェーンは、フィルタ、増幅器、アナログデジタルコンバータ、及びその他の構成要素を含み得る。無線デバイスのシグナルチェーンにおいてこれらのデバイスによって消費される電力を削減することは、電力を節約するための一領域であるが、無線デバイスのＬＯシステムの様々な構成要素も電力を消費するため、これらが節約されれば、それによってもバッテリ寿命を延長し得る。
【0002】
ＬＯの一つの構成要素は、位相ロックループ（ＰＬＬ）であり得る。ＰＬＬは、シンプルなクロッククリーンアップ回路から、無線接続において用いられるものなど高周波無線通信リンクのためのＬＯまで、幅広い用途がある。ＰＬＬは、基準信号の位相を、調整可能なフィードバック信号の位相と比較する。比較は、フィードバックループを用いて実現され得、フィードバックループにおける比較が定常状態にあるとき、つまり出力周波数及び位相が、誤差検出器における基準周波数及び位相と一致するとき、ＰＬＬはロックされる。
【0003】
ロックを維持するために、概して、ＰＬＬによってかなりの量の電力が消費される。ＰＬＬによって消費される電力量を削減するための一つの手段は、不要なときＰＬＬをオフにすることである。携帯電話などの無線デバイスにおいて、デバイスは多くの時間をスリープモードで費やし、無線デバイスの多くの回路がオフにされる。スリープモードにあるとき、無線デバイスは、非常に低いアクティブ電力消費でのリッスンモード又はスニッファ（sniff）モードで動作し得る。リッスンモード又はスニッファモードにおいて、無線デバイスは、信号をリスニングしてスリープモードから出て通常動作を再開する。ただし、リッスン又はスニファ機能の間、正確なＬＯが必要になり得るので、リッスン又はスニファモードの間もＰＬＬによって電力が消費され得る。
【0004】
高周波無線通信では、必要とされる高周波チャネルへの出力を調整するためにフラクショナルＰＬＬが用いられ得、フラクショナルＰＬＬは、無線デバイスがリッスンモード又はスニファモードにあるときでも比較的大量の電力を消費するフィードバック分周器回路を含み得る。ＰＬＬの中には電圧制御発振器（ＶＣＯ）を含むものもある。したがって、応用例の中には、フィードバック分周器回路において消費される電力を回避するために、ＰＬＬのＶＣＯを開ループで実行し得るものもある。しかし、残留周波数誤差及び位相ノイズの増加により、開ループＶＣＯの有用性が制限され、幾つかの無線通信については、開ループＶＣＯがリッスン又はスニファ動作中でも許容し得る結果を提供しない。
【発明の概要】
【0005】
幾つかの例において、分周器ディセーブルモードで動作するように構成されるフラクショナルＰＬＬを含む集積回路が提供される。フラクショナルＰＬＬは、位相周波数検出器（ＰＦＤ）、チャージポンプ、ループフィルタ、ＶＣＯ、フィードバック分周器、シグマデルタ変調器、ＶＣＯ出力に基づくリタイム(retimed)クロック信号、及び／又はその他の適切な構成要素を含み得る。フラクショナルＰＬＬのフィードバック分周器回路が電力を消費しないように、フィードバック分周器がディセーブルされ得る。リタイムクロック信号は、シグマデルタ変調器からのシグマデルタ変調と多重化され得る。リタイムクロック信号は、複数のリタイムクロック信号を含み得る。ＰＦＤは、リタイムクロック信号と基準クロックとの間の誤差を判定し得、リタイムクロック信号と基準クロックとの間の誤差を用いて、フィードバック分周器がディセーブルにされている一方でＰＬＬのロックを実現するためにＶＣＯの出力を調整する。
【0006】
幾つかの例において、集積回路デバイスが、基準クロック信号及び電圧制御発振器（ＶＣＯ）出力信号を受信するように構成される第１のリタイマ（re-timer）を含み、第１のリタイマは、基準クロック信号及びＶＣＯ出力信号に応答して第１のリタイムクロック信号を提供するように構成される。この集積回路デバイスはまた、第１のリタイムクロック信号を受信し、フィードバッククロック信号を提供するように構成される、第１のマルチプレクサを含む。この集積回路デバイスはまた、フィードバッククロック信号及び基準クロック信号を受信し、フィードバッククロック信号及び基準クロック信号に応答して誤差信号を提供するように構成される、位相周波数検出器（ＰＦＤ）を含む。この集積回路デバイスはまた、誤差信号に基づいて電圧信号を受信するように構成されるＶＣＯを含み、ＶＣＯは、電圧信号に応答してＶＣＯ出力信号を提供するように構成される。
【0007】
幾つかの例において、集積回路が第１のリタイマを含み、第１のリタイマは、基準クロックに結合される第１の入力、第２の入力、及び出力を含む。この集積回路は第１のマルチプレクサも含み、第１のマルチプレクサは、第１のリタイマの出力に結合される第１の入力、第２の入力、及び出力を含む。この集積回路はＰＦＤも含み、ＰＦＤは、基準クロックに結合される第１の入力と、第１のマルチプレクサの出力に結合される第２の入力と、出力とを含む。この集積回路はチャージポンプも含み、チャージポンプは、ＰＦＤの出力に結合される入力と、出力とを含む。この集積回路はフィルタも含み、フィルタは、チャージポンプの出力に結合される入力と、出力とを含む。この集積回路はまたＶＣＯを含み、ＶＣＯは、フィルタの出力に結合される入力と、第１のリタイマの第２の入力に結合される出力とを含む。この集積回路はまたフィードバック分周器を含み、フィードバック分周器は、ＶＣＯの出力に結合される第１の入力と、第１のマルチプレクサの第２の出力に結合される出力とを含む。
【0008】
幾つかの例において、或る方法が、リタイマによって、基準クロック信号及び電圧制御発振器（ＶＣＯ）出力信号を受信することを含む。この方法はさらに、リタイマによって、ＶＣＯ出力信号に従って基準クロック信号をリタイミングして、リタイムクロック信号を生成することを含む。この方法はさらに、位相周波数検出器（ＰＦＤ）によって、リタイムクロック信号及び基準クロック信号に基づいて誤差信号を判定することを含む。この方法はさらに、誤差信号に基づいてＶＣＯ出力信号を改変することを含む。
【図面の簡単な説明】
【0009】
本発明の特徴は、下記の詳細な説明及び添付の図面から理解されよう。
【0010】
【図1】ＬＯ ＰＬＬ回路の回路図である。
【0011】
【図2A】本開示の幾つかの態様に従ったＬＯ ＰＬＬ回路の回路図である。
【0012】
【図2B】本開示の幾つかの態様に従ったタイミング図である。
【0013】
【図3A】本開示の幾つかの態様に従ったＬＯ ＰＬＬ回路の回路図である。
【0014】
【図3B】本開示の幾つかの態様に従ったタイミング図である。
【0015】
【図4】本開示の幾つかの態様に従ったタイミング図である。
【0016】
【図5】本開示の幾つかの態様に従った、局所発振を行う方法のフローチャートである。
【発明を実施するための形態】
【0017】
下記に具体的な例を添付の図面を参照して詳細に説明する。これらの例は限定することを意図したものではなく、特に断りのない限り、任意の特定の例に対して必要とされる特徴はないことを理解されたい。
【0018】
フラクショナルＰＬＬを用いるＬＯの例は、ＰＦＤ、チャージポンプ、フィルタ、ＶＣＯ、及び分周器回路を含む。ＬＯは、基準クロック信号をフィードバック分周器からのフィードバック信号と比較し、この比較の結果を用いて、ＰＬＬがロックするまでＶＣＯを制御する。ＬＯは、誤差信号を処理するための一つ又は複数のフィルタ及び増幅器を含み得る。また、フィードバック回路は、変調器及び一つ又は複数の分周器バッファを含み得る。
【0019】
分周器回路が、基準クロック信号と比較されるフィードバッククロック信号を提供し得る。場合によっては、分周器回路はディセーブルされる。例えば分周器回路からＶＣＯ出力を切り離すことなどによって、分周器回路がディセーブルされる場合、フィードバッククロック信号はＶＣＯの位相情報から導出され得、その結果、リタイムクロック信号が得られる。リタイムクロック信号のエッジにより、ＶＣＯの位相情報が正確な位相検出時間にＰＦＤにもたらされる。
【0020】
場合によっては、リタイムクロック信号は、一群のリタイムクロック信号を提供するために、複数の後続のクロックエッジに対して拡張され得る。一群のリタイムクロック信号は、フラクショナル合成に用いられ得る。場合によっては、分周器回路は、シグマデルタ変調器を含み得、シグマデルタ変調器の出力は、一群のリタイムクロック信号から無作為に選択して、ＶＣＯ出力周波数を、或る整数に基準周波数の分数倍を加えた値まで駆動する誤差信号を生成するために用いられ得る。
【0021】
これら及びその他の例において、分周器回路がディセーブルされると、ＬＯの電力消費が削減され、残留周波数誤差及び位相ノイズが改善される。
【0022】
もちろん、これらの利点は単なる例であり、いかなる特定の実施例にも利点は必要とされない。
【0023】
ディセーブルされた分周器回路を備える集積回路デバイスの例を、図面を参照してこれ以降に説明する。
【0024】
分周器回路はフラクショナル合成に関連付けられ得る。フラクショナルＮ周波数合成は、大きな分周比を必要とせずに、広い帯域幅にわたって小さなステップサイズ（狭いチャネル）を提供する。これにより、無線通信における周波数など、非常に高い周波数が用いられるときに生じ得る、ＬＯの位相ロックループのデジタル分周器における非常に大きい分周比に関連する問題が解決される。無線周波数はギガヘルツ範囲内であり得る。例えば、無線通信において用いられる周波数範囲は、９００ＭＨｚ、２．４ＧＨｚ、３．６ＧＨｚ、４．９ＧＨｚ、５ＧＨｚ、５．９ＧＨｚ、及び６０ＧＨｚ帯域を含む。これらの周波数帯域におけるチャネル間隔は、わずか数キロヘルツ（例えば、２００ＫＨｚ）であり得る。このような高周波数を４０ＭＨｚ又は８０ＭＨｚなどの基準クロック信号に分周するには、非常に大きい分周比が必要となり得、性能上の問題が生じ、大量の電力が必要となる。
【0025】
妥当な動作周波数を提供しながら、高周波数においてチャネル間の小さなステップを実現するには、非常に大きな分周比が必要である。例えば、１０ＭＨｚで動作し、１００Ｈｚのステップサイズを必要とするＰＬＬは、分周比が１００，０００であることを必要とする。このように大きな分周比は、ＰＬＬ帯域幅が基準比較周波数の約１０分の１になり得るので、ＰＬＬの性能に影響を及ぼす。上記の例の場合、ＰＬＬ帯域幅がわずか１０Ｈｚであることを意味し、これにより、ＰＬＬ周波数スイッチングが遅くなり、受動構成要素のサイズが大きくなり、搬送波に近い周波数において位相ノイズが大きくなり得るため、性能が低下し得る。
【0026】
フラクショナルＮ合成では、分周器が整数の分周比ではなく分数の分周比を取るため、大きな分周比が回避される。これを実現するために、分周器は分周比を切り替える。例えば、必要とされる周波数を与えるために判定される様々な分周比の割合を、Ｎ、Ｎ＋１、Ｎ－１、及びＮ－２の間で変更し得る。Ｎ、Ｎ＋１、Ｎ－１、及びＮ－２の間の分周比により、四つの分周比間の周波数が得られ、これは２次変調とみなされる。別の例において、一次変調がＮの分周比範囲を提供し、Ｎ＋１が二つの分周比間の周波数を提供する。三次変調は、Ｎ、Ｎ＋１、Ｎ＋２、Ｎ＋３、Ｎ－１、Ｎ－２、Ｎ－３、及びＮ－４の間の分周比を提供し得る。付加的な次数の変調も用いられ得る。フラクショナルｎ合成を用いることの利点は、ステップ周波数を小さくし得る一方で、合成器の性能全体を向上させるために高い比較周波数及びループ帯域幅が維持され得ることである。
【0027】
これに関して、図１は、シグマデルタ変調を有するフラクショナルＰＬＬを用いるＬＯ ＰＬＬ回路１００の回路図である。基準クロック信号１０１Ａが、ＰＦＤ１０２によって受信される。基準クロック１０１からの基準クロック信号１０１Ａは、安定した正確な周波数基準であり、この基準クロック信号１０１Ａに出力が位相ロックされる。基準クロック信号１０１Ａは、例えば、水晶発振器又は温度制御された水晶発振器から導出され得る。
【0028】
ＰＦＤ１０２は、フィードバッククロック信号１１６を基準クロック信号１０１Ａと比較し、基準クロック信号１０１Ａとフィードバッククロック信号１１６との間の位相誤差信号１０２Ａ及び１０２Ｂを導出する。ＰＦＤ１０２は、例えば、ＡＮＤゲートに結合される二つのフリップフロップを含み得る。
【0029】
チャージポンプ１０３及び１０４が、位相誤差信号１０２Ａ及び１０２Ｂを、位相誤差に比例する正又は負の電流パルス列を含むチャージポンプ出力信号に変換する。チャージポンプ１０３はアップパルスを提供し得、チャージポンプ１０４はダウンパルスを提供し得る。アップパルスの持続時間は、基準クロック信号１０１Ａとフィードバッククロック信号１１６との間に差があれば、それに比例する。ダウンパルスの持続時間は、ＰＦＤ１０２によって事前に判定され得る。例えば、ダウンパルスの遅延は、インバータ遅延などのＰＦＤ１０２の内部回路要素によって定義され得る。フラクショナル合成を用いるＬＯ ＰＬＬ回路１００がロックされると、アップパルスの平均持続時間はダウンパルスの持続時間に等しくなる。整数Ｎ合成を用いることにより、アップパルスの持続時間がダウンパルスの持続時間に等しいときに、ロックが実現される。
【0030】
チャージポンプ１０３及び１０４は、ループフィルタ１２０に電流をポンプするか、又はループフィルタ１２０から接地に電流をポンプすることによって、位相誤差信号１０２Ａ及び１０２Ｂに応答する。チャージポンプ１０３及び１０４は、等しく重み付けされた電流源とし得る。
【0031】
ループフィルタ１２０は、増幅器１０８、コンデンサＣ１１０６、抵抗器Ｒ１１０７、コンデンサＣ２１０５、抵抗器Ｒ２１０９、及びコンデンサＣ３１１０を含む。ループフィルタ１２０は、チャージポンプ１０３及び１０４からの電流パルスを統合して、クリーンな電圧信号１２０ＡをＶＣＯ１１１に提供する。また、オペアンプ１０８を用いるアクティブループフィルタトポロジにより、チャージポンプ電流源に対する良好なバイアスマージンが保証される一方で、ループフィルタ１２０が一層高い同調電圧に達し得る。アクティブフィルタは、増幅器１０８、コンデンサＣ１１０６、抵抗器Ｒ１１０７、コンデンサＣ２１０５を含み、アクティブフィルタが電圧信号１２０Ａを制御する。コンデンサＣ２１０５は、サンプリングによって生じる高周波ノイズスプリアスをフィルタリングする。抵抗Ｒ１１０７は、誤差信号の位相補正成分を周波数補正成分から隔離することによって安定性を提供する。受動ローパスフィルタは、高周波ジッタを除去するため、抵抗器Ｒ２１０９及びコンデンサＣ３１１０を含む。
【0032】
ループフィルタ１２０からの電圧信号１２０Ａは、ＶＣＯ１１１を駆動する。ＶＣＯ１１１は、電圧信号１２０Ａに基づく周波数を出力する。例えば、電圧信号１２０Ａが上昇するとＶＣＯ１１１の周波数は増加し得、電圧信号１２０Ａが下降するとＶＣＯ１１１の周波数は減少し得る。ＶＣＯ出力１１２は、ＬＯ ＰＬＬ回路１００にフィードバックされる。
【0033】
ＬＯ ＰＬＬ回路１００のフィードバックループにおいて、ＶＣＯ出力１１２が分周器バッファ１１３によって受け取られる。分周器バッファ１１３の出力は、フィードバック分周器１１４によって受け取られる。フィードバック分周器１１４はまた、シグマデルタ変調器１１５から変調信号１１５Ａを受信する。フィードバック分周器１１４は、調整可能な周波数分周器として機能し、フィードバック分周器１１４のための制御は、シグマデルタ変調器１１５からの変調信号１１５Ａによって提供される。シグマデルタ変調器１１５は、パルスの或る密度を提供し、これらのパルスの密度は特定の期間にわたる信号の平均値を表す。シグマデルタ変調器１１５からの変調信号１１５Ａは、フラクショナルＮ合成を可能にするフィードバック分周器１１４の分周器係数である。フィードバッククロック信号１１６は、シグマデルタ変調器１１５及びＰＦＤ１０２に提供され、そこでプロセスが再び開始される。
【0034】
図１のフラクショナル合成は、次の例により説明され得る。１９．６８ＭＨｚの基準クロックを有し、２．４０２ＧＨｚから２．４８０ＧＨｚまで１ＭＨｚステップで同調され得るＰＬＬにおいて、分周器係数Ｎが１２２に設定される場合、ＰＬＬは２．４００９６ＧＨｚを出力し、分周器係数Ｎが１２３に設定される場合、ＰＬＬは２．４２０６４ＧＨｚを出力する。所望の出力が２．４０３ＧＨｚである場合、分周器係数Ｎは１２２と１２３の間の非整数値であることが必要とされ得る。分周器係数は整数値でなければならないので、これを直接実装することはできない。ただし、分周器係数は基準期間ごとに更新され得るので、多くの基準期間にわたる平均係数が１２２と１２３の間の所望のＮ値に収束するように、分周器係数は、Ｎ＝１２２とＮ＝１２３の間で切り替えられる。シグマデルタ変調器１１５からの変調により、所望のＮ値に収束するための平均係数が提供される。
【0035】
図１は、基準クロック信号１０１Ａ及びフィードバッククロック信号１１６についての例示のタイミング図を示す。この例において、シグマデルタ変調器１１５からの変調次数はＮ、Ｎ＋１、Ｎ－１、及びＮ－２であり、四つの分周比間の周波数が与えられる。図１は、Ｎ－２、Ｎ－１、及びＮ＋１のみを示す。図１のタイミング図は、三つの分周比にわたる基準クロック信号１０１Ａとフィードバッククロック信号１１６との差を開示している。
【0036】
図１のＬＯ ＰＬＬ回路１００において、フィードバック分周器１１４、分周器バッファ１１３、及びシグマデルタ変調器１１５を含む分周器回路は、ＰＬＬにおける電力の大部分を消費する。例えば、ＬＯ ＰＬＬ回路１００は、約７ｍＡの電力を消費し得るが、分周器回路は、７ｍＡのうちの約４ｍＡを消費し得る。
【0037】
図２Ａは、本開示の幾つかの態様に従ったＬＯ ＰＬＬ回路２００の回路図である。基準クロック信号２０１Ａが、ＰＦＤ２０２によって受信される。基準クロック２０１からの基準クロック信号２０１Ａは、安定した正確な周波数基準であり、その基準クロック信号２０１Ａに出力が位相ロックされる。基準クロック信号２０１Ａは、例えば、水晶発振器又は温度制御された水晶発振器から導出され得る。クロック基準２０１は、リタイマ２１６によって受け取られる。リタイマ２１６は、ＶＣＯ出力信号２１２も受信する。リタイマ２１６は、正確な位相検出時間においてＶＣＯ２１１の位相情報をＰＦＤ２０２にもたらす、リタイムクロック信号２１６Ａを生成する。例えば、リタイマ２１６は、基準クロック２０１がハイであり、ＶＣＯ出力信号２１２がハイになるときラッチする。同様に、リタイムクロック信号２１６Ａは、例えば、基準クロック信号２０１Ａがローであり、ＶＣＯ出力信号２１２がローになるときにローになる。その結果、ＶＣＯ２１１からの位相情報は、捕捉され、リタイムクロック信号２１６Ａを含んでおり、これは、ＶＣＯ２１１の出力を調整するためにフィードバックループにおいて用いられ得る。リタイマ２１６の機能は、図２Ｂを参照して下記でさらに説明する。
【0038】
リタイムクロック信号２１６Ａが、マルチプレクサ２１５に提供される。マルチプレクサ２１５は、フィードバック分周器２１４からフィードバック分周器信号２１４Ａも受信する。マルチプレクサ２１５は、リタイムクロック信号２１６Ａと、フィードバック分周器信号２１４Ａとのいずれかを選択する。一例において、フィードバック分周器２１４がディセーブルされるとき、マルチプレクサ出力２１５Ａは、リタイムクロック信号２１６Ａを含む。一例において、フィードバック分周器２１４がイネーブルされるとき、マルチプレクサ出力２１５Ａは、フィードバック分周器信号２１４Ａを含む。
【0039】
ＰＦＤ２０２は、基準クロック信号２０１Ａ及びマルチプレクサ出力２１５Ａを受信する。ＰＦＤ２０２は、マルチプレクサ出力２１５Ａを基準クロック信号２０１Ａと比較し、マルチプレクサ出力２１５Ａと基準クロック信号２０１Ａとの間の位相誤差信号を導出する。図１を参照して上述したように、チャージポンプ２０３及び２０４は、ＰＦＤ２０２からの位相誤差信号２０２Ａ及び２０２Ｂを、位相誤差に比例する正又は負の電流パルス列に変換する。チャージポンプ２０３及び２０４からの電流パルスは、増幅器２０８、コンデンサＣ１２０６、抵抗器Ｒ１２０７、コンデンサＣ２２０５、抵抗器Ｒ２２０９、及びコンデンサＣ３２１０を含むループフィルタ２２０によってフィルタリングされる。ループフィルタ２２０からの電圧信号２２０Ａは、図１を参照して説明したように、ＶＣＯ出力信号２１２を制御するためにＶＣＯ２１１に入力される。一例において、ループフィルタ２２０は、ここに列挙したものよりも少ない構成要素を含み得る。例えば、ループフィルタ２２０は、抵抗器Ｒ２２０９及びコンデンサＣ３２１０を含む受動フィルタを除外し得る。
【0040】
一例において、ＬＯ ＰＬＬ回路２００は、フィードバック分周器２１４をディセーブルし、ＬＯ ＰＬＬ回路を分周器ディセーブルモードで動作させるための手段を含み得る。フィードバック分周器２１４は、電力を節約するためにディセーブルされ得る。例えば、無線デバイスがスリープモードにある場合、無線デバイスは、電力を節約するために低電力動作モード又はスニファ／リッスンモードに入り得る。低電力動作モード又はスリープモードにおいて、ＬＯ ＰＬＬ回路２００は、フィードバック分周器２１４をディセーブルし得る。次いで、一例において、無線デバイスが「起動」してメッセージを受信することを示す信号が受信され得、そのため、フィードバック分周器２１４が通常動作を再開できるようにするために、分周器ディセーブルモードがオフにされるか、又は解除される。フィードバック分周器２１４は、例えば、ノード２１７のスイッチによってディセーブルされ得、ＶＣＯ出力信号２１２がフィードバック分周器２１４とリタイマ２１６との間で切り替わる。ＬＯ ＰＬＬ回路２００によって又はスイッチにおいて受信される信号が、例えば、ＶＣＯ出力信号２１２をリタイマ２１６に切り替えることによって、ＬＯ ＰＬＬ回路２００が分周器ディセーブルモードで動作することを示し得る。別の例において、フィードバック分周器２１４は、分周器バッファ２１３とノード２１７との間のバッファ又はインバータ（図示せず）を用いてディセーブルされ得る。一例において、バッファ又はインバータは、分周器バッファ２１３及びフィードバック分周器２１４によるＶＣＯ出力信号２１２の受信をディセーブルするために用いられ得る分周器ディセーブルモードで動作するための信号を受信する出力イネーブル機能を含み得る。これにより、フィードバック分周器２１４及び分周器バッファ２１３が効果的にディセーブルされる。一例において、リタイマ２１６とノード２１７との間にバッファ又はインバータを配置して、リタイマ２１６へのＶＣＯ出力信号２１２をディセーブル又はイネーブルし得る。これらは、電力を節約するためにフィードバック分周器２１４がディセーブルされ得る例示の手段であり、本開示を限定するものではない。フィードバック分周器２１４をディセーブルするためにＶＣＯ出力信号２１２を制御する任意の手段が企図される。フィードバック分周器２１４をディセーブルするための手段は、ソフトウェア、ハードウェア、又はハードウェアとソフトウェアの組み合わせによって制御され得る。
【0041】
一実施例において、ＬＯ ＰＬＬ回路２００がリッスンモード又はスニファモードにあるとき、フィードバック分周器２１４は、上記手段のいずれか一つ又は複数を用いてディセーブルされた分周器ディセーブルモードで動作し得、それによってエネルギーが節約される。ＬＯ ＰＬＬ回路２００は、フィードバック分周器２１４がディセーブルされるとき、ＶＣＯ出力信号２１２がリタイマ２１６によって受信され得るように、例えば上述の手段によって構成される。
【0042】
図２Ｂは、本開示の幾つかの態様に従ったタイミング図２５０である。タイミング図２５０は、基準クロック信号２０１Ａ、ＶＣＯ出力信号２１２、リタイムクロック信号２１６Ａ、アップパルス信号２５４、及びダウンパルス信号２５５を開示する。一例において、基準クロック信号２０１Ａは、ＶＣＯ出力信号２１２より遅い。
【0043】
リタイマ２１６は、クロック基準２０１から基準クロック信号２０１Ａを、ＶＣＯ２１１からＶＣＯ出力信号２１２を受信する。リタイマ２１６は、リタイムクロック信号２１６Ａを出力する。リタイマ２１６は、一つ又は複数のラッチを含み得る。基準クロック信号２０１Ａがハイになり、ＶＣＯ出力信号２１２がハイになると、リタイマ２１６はＶＣＯ出力信号２１２をラッチし、リタイマ２１６からのリタイムクロック信号２１６Ａはハイになる。基準クロック信号２０１Ａがローになり、ＶＣＯ出力信号２１２がローになると、リタイマ２１６からのリタイムクロック信号２１６Ａはローになる。
【0044】
ここでアップパルス信号２５４を参照すると、基準クロック信号２０１Ａがハイになると或るアップパルスがトリガされ、リタイムクロック信号２１６Ａがハイになると、そのアップパルスがローになる。そのため、アップパルス信号２５４の幅は、基準クロック信号２０１Ａとリタイムクロック信号２１６Ａとの間の位相差に比例する。
【0045】
ここでダウンパルス信号２５５を参照すると、一例において、ＰＦＤ２０２はダウンパルス信号の幅を事前に定義する。例えば、インバータなどのＰＦＤ２０２の構成要素がダウンパルス信号２５５を定義し得るが、構成要素はこれに限定されない。一例において、ダウンパルス信号２５５は、その他のハードウェア、ソフトウェア、又はハードウェアとソフトウェアの組み合わせによって定義され得る。
【0046】
整数Ｎ合成において、アップパルス信号２５４の幅がダウンパルス信号２５５の幅に等しいとき、ＬＯ ＰＬＬ回路２００はロックされる。
【0047】
図３Ａは、本開示の幾つかの態様に従った、フラクショナル合成を用いるＬＯ ＰＬＬ回路３００の回路図である。ＬＯ ＰＬＬ回路３００は、一つ又は複数のリタイムクロック信号を提供し得るリタイマ３１６を含む。一例において、リタイマ３１６が、第１のリタイムクロック信号３２１、第２のリタイムクロック信号３２２、第３のリタイムクロック信号３２３、及び第４のリタイムクロック信号３２４を提供し、これらのリタイムクロック信号は各々、ＶＣＯ出力信号３１２に基づく後続のエッジを有する。一例において、第２のリタイムクロック信号３２２は、ＶＣＯ出力信号３１２の１サイクルだけ遅延され得、第３のリタイムクロック信号３２３は、ＶＣＯ出力信号３１２の２サイクルだけ遅延され得、第４のリタイムクロック信号３２４は、ＶＣＯ出力信号３１２の３サイクルだけ遅延され得る。一つ又は複数のリタイムクロック信号は、任意の量だけ遅延させることができ、上記の例は限定的なものではない。
【0048】
リタイムクロック信号３２１、３２２、３２３、及び３２４を生成するために、リタイマ３１６は、基準クロック３０１から基準クロック信号３０１Ａを受信し、ＶＣＯ３１１からＶＣＯ出力信号３１２を受信する。この例において、リタイマ３１６は、四つのリタイマを表し得る。その他の例において、リタイマ３１６は、より多くの又はより少ないリタイマを表し得る。図３Ａに戻ると、基準クロック信号３０１Ａが、リタイマ３１６の四つのリタイマに直列に印加され得、そのため、各リタイマは順番にＶＣＯ出力信号３１２を受信する。各リタイマを通過する基準クロック信号３０１Ａの直列接続によって生じる遅延により、リタイマ３１６から、後続の遅延されたリタイムクロック信号３２１、３２２、３２３、及び３２４（集合的に、リタイムクロック信号３１６Ａ）が提供される。例えば、図３Ａの直列接続においては、リタイマ３２５によって受信される基準クロック信号３０１Ａが開示されている。次いで、リタイマ３２５からのリタイムクロック信号３２１が、リタイマ３２６に提供される。リタイマ３２６は、リタイムクロック信号３２２を出力し、それが、リタイマ３２７によって受信され、リタイマ３２７は、リタイムクロック信号３２３を出力する。リタイムクロック信号３２３は、リタイマ３２８によって受信され、リタイマ３２８は、リタイムクロック信号３２４を出力する。リタイムクロック信号３２４は、リタイマ３２９によって受信される。各リタイマ３２５～３２９は、受信されて入ってくるそれぞれのリタイムクロック信号に異なる効果を及ぼし得る。リタイマ３２５～３２９はそれぞれ、タイミングを遅延させ得るか又は早め得る。
【0049】
リタイムクロック信号３１６Ａの各々は、図２Ａ及び図２Ｂを参照して上述したように判定される。基準クロック信号３０１Ａがハイになり、ＶＣＯ出力信号３１２がハイになると、リタイムクロック信号はハイになり、基準クロック信号３０１Ａがローになり、ＶＣＯ出力信号３１２がローになると、リタイムクロック信号はローになる。上述したように、基準クロック信号３０１Ａはリタイマ３１６の一つ又は複数のリタイマ間で直列に受信されるので、リタイマ３１６のリタイムクロック信号３１６Ａは遅延され得、マルチプレクサ３１５によって受け取られる複数のその後のクロックエッジが生じる。
【0050】
マルチプレクサ３１５は、リタイムクロック信号３１６Ａ及びフィードバック分周器信号３１４Ａを受信する。また、マルチプレクサ３１５は、シグマデルタ変調器３１８から変調信号３１８Ａを受信する。一例において、変調信号３１８Ａはシグマデルタ変調信号である。図３Ａの例はシグマデルタ変調器３１８を開示しているが、本開示はシグマデルタ変調に限定されず、その他の変調器などを用いてフラクショナル合成を実現し得る。
【0051】
フラクショナル合成が二次変調を用いる例において、四つのリタイムクロック信号があり、変調信号３１８Ａは、マルチプレクサ３１５によって受信される四つのシグマデルタ変調信号を含む。一例において、変調信号３１８Ａは、Ｎ−１、Ｎ＋１、Ｎ、及びＮ−２の間の分周比に基づく変調を含み得る。本開示は、異なる次数の変調とともに用いられてもよい。
【0052】
マルチプレクサ３１９は、フィードバック分周器信号３１４Ａ及び基準クロック信号３０１Ａを受信する。一例において、マルチプレクサ３１９は、変調器入力信号３１９Ａをシグマデルタ変調器３１８に出力する。変調器入力信号３１９Ａは、シグマデルタ変調器３１８のためのクロック信号として動作する。フィードバック分周器３１４がディセーブルされると、マルチプレクサ３１９は、シグマデルタ変調器３１８が変調信号３１８Ａをマルチプレクサ３１５に提供し続けることを可能にする。例えば、フィードバック分周器３１４がイネーブルされると、変調器入力信号３１９Ａは、フィードバック分周器信号３１４Ａを含む。フィードバック分周器３１４がディセーブルされると、変調器入力信号３１９Ａは、基準クロック信号３０１Ａを含む。そのため、ＬＯ ＰＬＬ回路３００は、フィードバック分周器３１４がディセーブルされても機能し続ける。
【0053】
リタイムクロック信号３１６Ａは、マルチプレクサ３１５に提供される。マルチプレクサ３１５は、フィードバック分周器３１４からフィードバック分周器信号３１４Ａも受信する。マルチプレクサ３１５は、リタイムクロック信号３１６Ａ及びフィードバック分周器信号３１４Ａ間で選択する。フィードバック分周器３１４がディセーブルされると、マルチプレクサ３１５は、リタイムクロック信号３２１、３２２、３２３、及び３２４の一つを出力する。下記の図３Ｂを参照してさらに詳しく説明するように、マルチプレクサ３１５は、変調信号３１８Ａの正確なエッジと整合するリタイムクロック信号（３２１、３２２、３２３、及び３２４）を出力する。
【0054】
ＰＦＤ３０２は、基準クロック信号３０１Ａを、及び、マルチプレクサ３１５からマルチプレクサ出力３１５Ａを受信する。ＰＦＤ３０２は、基準クロック信号３０１Ａとマルチプレクサ出力３１５Ａとを比較し、基準クロック信号３０１Ａとマルチプレクサ出力３１５Ａとの間の位相誤差信号を導出する。図１を参照して上述したように、チャージポンプ３０３及び３０４は、ＰＦＤ３０２からの位相誤差信号３０２Ａ及び３０２Ｂを、位相誤差に比例する正又は負の電流パルス列に変換する。チャージポンプ３０３及び３０４からの電流パルスは、増幅器３０８、コンデンサＣ１３０６、抵抗器Ｒ１３０７、コンデンサＣ２３０５、抵抗器Ｒ２３０９、及びコンデンサＣ３３１０を含むループフィルタ３２０によってフィルタリングされる。ループフィルタ３２０からの電圧信号３２０Ａが、図１を参照して説明したようにＶＣＯ出力信号３１２の周波数及び位相を制御するためにＶＣＯ３１１に入力される。一例において、ループフィルタ３２０は、ここに列挙したものよりも少ない構成要素を含んでいてもよい。例えば、ループフィルタ３２０からは、抵抗器Ｒ２３０９及びコンデンサＣ３３１０を含む受動フィルタを除外し得る。
【0055】
一例において、ＬＯ ＰＬＬ回路３００は、フィードバック分周器３１４をディセーブルするための手段を含み得る。例えば、ノード３１７のスイッチを用いて、ＶＣＯ出力信号３１２をフィードバック分周器３１４とリタイマ３１６との間で切り替え得る。別の例において、フィードバック分周器３１４は、分周器バッファ３１３とノード３１７との間のバッファ又はインバータ（図示せず）を用いてディセーブルされ得る。一例において、バッファ又はインバータは、分周器バッファ３１３及びフィードバック分周器３１４によるＶＣＯ出力信号３１２の受信をディセーブルするために用いられ得る出力イネーブル機能を含み得、それにより、フィードバック分周器３１４及び分周器バッファ３１３が効果的にディセーブルされる。一例において、リタイマ３１６とノード３１７との間にバッファ又はインバータを配置して、リタイマ３１６へのＶＣＯ出力信号３１２をディセーブル又はイネーブルし得る。これらは、電力を節約するためにフィードバック分周器３１４がディセーブルされ得る例示の手段であり、本開示を限定するものではない。フィードバック分周器３１４をディセーブルするためにＶＣＯ出力信号３１２を制御する任意の手段が企図される。フィードバック分周器３１４をディセーブルする手段は、ソフトウェア、ハードウェア、又はハードウェアとソフトウェアの組み合わせによって制御され得る。
【0056】
一実施例において、ＬＯ ＰＬＬ回路３００がリッスンモード又はスニファモードにあるとき、フィードバック分周器３１４は、上記手段のいずれか一つ又は複数を用いてディセーブルされ得、それによってエネルギーが節約される。ＬＯ ＰＬＬ回路３００は、フィードバック分周器３１４がディセーブルされると、ＶＣＯ出力信号３１２がリタイマ３１６によって受信されるように、例えば、上述の手段によって構成される。
【0057】
図３Ｂは、本開示の幾つかの態様に従った、基準クロック信号３０１Ａ及びＶＣＯ出力信号３１２を示すタイミング図３５０である。シグマデルタ変調器３１８がＮカウンタを四つの異なる数値間で切り替える二次変調を用いる例において、ＶＣＯ出力信号３１２は、リタイマ３１６において遅延されて、リタイムクロック信号３２１、３２２、３２３、及び３２４が生成される。上述したように、各リタイムクロック信号は、等しい量又はその他の量だけその後遅延され得る。
【0058】
図３Ｂの各シグマデルタ変調値（Ｎ−１、Ｎ−２、Ｎ、Ｎ＋１）について、フィードバック分周器３１４がディセーブルされると、リタイムクロック信号がＰＦＤ３０２に出力され得、ここで、リタイムクロック信号のエッジは、対応するシグマデルタ変調と整合している。図３Ｂを参照すると、一例において、Ｎ−１では、正確なエッジ３５８がリタイムクロック信号３２３のエッジであり、そのため、マルチプレクサ出力３１５Ａはリタイムクロック信号３２３を含む。Ｎ＋１では、正確なエッジ３５９がリタイムクロック信号３２２のエッジであり、そのため、マルチプレクサ出力３１５Ａはリタイムクロック信号３２２を含む。Ｎでは、正確なエッジ３６０が、この場合もリタイムクロック信号３２３のエッジであり、そのため、マルチプレクサ出力３１５Ａはリタイムクロック信号３２２を含む。このプロセスを通して、リタイムクロック信号３２１、３２２、３２３、及び、３２４はＶＣＯ出力信号３１２の位相情報を維持するので、フィードバック分周器３１４がディセーブルされると、フラクショナル合成が行なわれ得る。それに加えて、リタイマ３１６へのＶＣＯ出力信号３１２は、リタイムクロック信号３２４の生成後にディセーブルされ得、基準クロック信号３０１Ａがハイになるときに再びイネーブルされて、リタイマ３１６における電力消費が節約され得る。
【0059】
図４は、本開示の幾つかの態様に従ったタイミング図４００であり、図３Ａ及び図３Ｂを参照して上述したフラクショナル合成と整数（ｉｎｔｅｇｅｒ）合成との違いを図示する。図４は、図２Ｂ及び図３Ｂを参照して上述したように、基準クロック信号４０１、ＶＣＯ出力信号４０２、及びリタイムクロック信号４０３を示す。整数合成において、アップパルス列４０４の幅がダウンパルス列４０５の幅と等しいときに、ＬＯにおけるＰＬＬによってロックが実現される。図３Ａ及び図３Ｂを参照して開示されるフラクショナル合成では、アップパルス列４０６の平均幅がダウンパルス列４０７の幅と等しいときに、ＬＯにおけるＰＬＬによってロックが実現される。
【0060】
受信機の動作を図２Ａ、図３Ａ、及び図５を参照してさらに説明する。図５は、本開示の幾つかの態様に従った、局所発振を実施する方法５００のフローチャートである。方法５００は、図２のＬＯ ＰＬＬ回路２００及び図３のＬＯ ＰＬＬ回路３００、又はその他の適切な集積回路によって実施されるのに適している。方法５００のプロセスは、記載される以外の順序で実施されてもよく、プロセスが同時に並行して実施されてもよい。また、本開示の幾つかの例において、方法５００のプロセスは省略又は置換されてもよい。
【0061】
ブロック５０２、図２Ａ、及び図３Ａを参照すると、ＬＯ ＰＬＬ回路３００のフィードバック分周器３１４及びＬＯ ＰＬＬ回路２００のフィードバック分周器２１４がディセーブルされ得る。フィードバック分周器３１４及び２１４は、フィードバック分周器３１４及び２１４並びに分周器バッファ３１３及び２１３を、それぞれ、ＶＣＯ出力信号３１２及び２１２から切断するスイッチ又は他の論理回路要素を用いることを含めて、図２Ａ及び図３Ａを参照して上で上述した手段のいずれか一つ又は複数によってディセーブルされ得る。フィードバック分周器３１４及び２１４並びに分周器バッファ３１３及び２１３を、これらが電力を用いないようにディセーブルするため、付加的なハードウェア、ソフトウェア、及び／又はハードウェアとソフトウェアの組み合わせが用いられ得る。
【0062】
【0063】
ブロック５０６を参照すると、リタイマ３１６及び２１６は、それぞれ、ＶＣＯ出力信号３１２及びＶＣＯ出力信号２１２を受信する。
【0064】
ブロック５０８及び図３Ａを参照すると、リタイマ３１６は、リタイムクロック信号３１６Ａを生成する。図３Ａを参照して上述したように、リタイムクロック信号３１６Ａは、リタイムクロック信号３２１、３２２、３２３、及び３２４を含み得、各々が、ＶＣＯ出力信号３１２に基づく後続のエッジを有する。基準クロック信号３０１Ａがハイになり、ＶＣＯ出力信号３１２がハイになると、リタイム信号はハイになり、基準クロック信号３０１Ａがローになり、ＶＣＯ出力信号３１２がローになると、リタイム信号はローになる。上述したように、基準クロック信号３０１Ａが、リタイマ３１６の一つ又は複数のリタイマ間で直列に受信されるので、リタイマ３１６の出力は遅延され得、そのため、本明細書に開示されるフラクショナル合成プロセスにおいて、ＶＣＯ出力信号３１２の選択されたクロックエッジと基準クロック信号３０１Ａとの間の誤差を判定するために用いられる複数の後続のＶＣＯクロックエッジが生成される。
【0065】
ブロック５０８及び図２Ａを参照すると、リタイマ２１６は、正確な位相検出時間においてＶＣＯ２１１の位相情報をＰＦＤ２０２にもたらすリタイムクロック信号２１６Ａを生成する。例えば、リタイマタイマ２１６は、基準クロック信号２０１Ａがハイであり、ＶＣＯ出力信号２１２がハイになるときをラッチする。同様に、リタイムクロック信号２１６Ａは、例えば、基準クロック信号２０１Ａがローであり、ＶＣＯ出力信号２１２がローになるときにローになる。その結果、基準クロック信号２０１Ａ及びＶＣＯ出力信号２１２に基づいてリタイマ２１６によって生成されるリタイムクロック信号２１６Ａが得られる。
【0066】
ブロック５１０並びに図３Ａ及び図３Ｂを参照すると、マルチプレクサ３１５は、リタイマ３１６から、リタイムクロック信号３１６Ａを受信するとともに、シグマデルタ変調器３１８から変調信号３１８Ａを受信する。変調信号３１８Ａは、リタイマ３１６からのリタイムクロック信号３１６Ａと多重化され、変調信号３１８Ａの正確なエッジと整合するリタイムクロック信号３２１、３２２、３２３、又は３２４が、ＰＦＤ３０２によって受け取られるマルチプレクサ出力３１５Ａとしてマルチプレクサ３１５によって生成される。
【0067】
ブロック５１２、図２Ａ、及び図３Ａを参照すると、リタイムクロック信号に基づいて誤差信号が判定される。図２Ａにおいて、ＰＦＤ２０２は、基準クロック信号２０１Ａ及びマルチプレクサ出力２１５Ａを受信する。ＰＦＤ２０２は、基準クロック信号２０１Ａとマルチプレクサ出力２１５Ａとを比較し、基準クロック信号２０１Ａとマルチプレクサ出力２１５Ａとの間の位相誤差信号２０２Ａ及び２０２Ｂを導出する。図３Ａにおいて、ＰＦＤ３０２は、基準クロック信号３０１Ａ及びマルチプレクサ出力３１５Ａを受信する。ＰＦＤ３０２は、基準クロック信号３０１Ａとマルチプレクサ出力３１５Ａとを比較し、基準クロック信号３０１Ａとマルチプレクサ出力３１５Ａとの間の位相誤差信号３０２Ａ及び３０２Ｂを導出する。
【0068】
ブロック５１４、図２Ａ、及び図３Ａを参照すると、基準クロック信号と、ＶＣＯ出力信号に基づくリタイムクロック信号との間の位相誤差信号が、ＶＣＯを調整するために用いられ、それによって、ＶＣＯ出力信号の周波数及び位相が調整される。一例において、ＰＦＤからの位相誤差信号は、上述したように、増幅されフィルタリングされ得る。図２Ａを参照すると、電圧信号２２０Ａは位相誤差を表し、電圧信号２２０Ａは、図１を参照して説明したようにＶＣＯ出力信号２１２を制御する。図３Ａを参照すると、電圧信号３２０Ａは位相誤差を表し、電圧信号３２０Ａは、図１を参照して説明したようにＶＣＯ出力信号３１２を制御する。
【0069】
ＬＯ ＰＬＬ回路２００及び３００又はその他の集積回路デバイスは、専用ハードウェアと非一時的媒体に格納される命令との任意の組み合わせを用いて方法５００のプロセスを実施し得る。したがって、ＬＯ ＰＬＬ回路２００及び３００の要素は、非一時的なコンピュータ可読媒体に結合される処理リソースを含み得る。処理リソースには、一つ又は複数のマイクロコントローラ、ＡＳＩＣ、ＣＰＵ、ＧＰＵ、及び／又は、非一時的なコンピュータ可読媒体上に格納される命令を実行するように構成されるその他の処理リソースが含まれ得る。適切な非一時的なコンピュータ可読媒体の例には、一つ又は複数のフラッシュメモリデバイス、バッテリバックアップされたＲＡＭ、ＳＳＤ、ＨＤＤ、光学媒体、及び／又は、処理リソースのための命令を格納するのに適したその他のメモリデバイスが含まれる。
【0070】
本開示は多くの例示の実施例を提供し、これらの実施例に対して改変が可能であることが理解されよう。このような改変は、明らかに本開示の範囲内に含まれる。また、これらの教示をその他の環境、応用例、及び／又は目的に適用することは、本開示と一貫しており、本開示によって企図される。
【0071】
「結合」という用語は、本明細書全体にわたって用いられている。この用語は、本記載と一貫する機能的関係を可能にする、接続、通信、又は信号経路を包含し得る。例えば、デバイスＡが或る動作を実施するためにデバイスＢを制御するための信号を生成する場合、第１の例において、デバイスＡはデバイスＢに結合され、或いは、第２の例において、デバイスＡによって生成された制御信号を介してデバイスＢがデバイスＡによって制御されるように、介在する構成要素ＣがデバイスＡとデバイスＢとの間の機能的関係を実質的に変更させない場合に、デバイスＡは、介在する構成要素Ｃを介してデバイスＢに結合される。
【図1】
【図2A】
【図2B】
【図3A】
【図3B】
【図4】
【図5】
【国際調査報告】