特表 2024-501881 逐次比較レジスタアナログ・デジタルコンバータ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-01-16

(54)【発明の名称】逐次比較レジスタアナログ・デジタルコンバータ

(51)【国際特許分類】

   H03M 1/46 20060101AFI20240109BHJP

   H03M 1/08 20060101ALI20240109BHJP

【ＦＩ】

H03M1/46

H03M1/08 A

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2023540534

(86)(22)【出願日】2021-12-30

(85)【翻訳文提出日】2023-08-22

(86)【国際出願番号】 US2021065612

(87)【国際公開番号】W WO2022147197

(87)【国際公開日】2022-07-07

(31)【優先権主張番号】17/137,691

(32)【優先日】2020-12-30

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】507107291

【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド

(74)【代理人】

【識別番号】230129078

【弁護士】

【氏名又は名称】佐藤 仁

(72)【発明者】

【氏名】クリシュナスワミ ナガラジ

(72)【発明者】

【氏名】ジョーンスン パク

【テーマコード（参考）】

5J022

【Ｆターム（参考）】

5J022AA02

5J022AB01

5J022BA02

5J022CF01

5J022CF02

5J022CF05

5J022CF08

(57)【要約】

入力アナログ電圧を受け取るための入力（１０２）と、増幅器（２０２）とを備える逐次比較アナログ・デジタル（１００）コンバータであって、増幅器（２０２）が、サンプル位相における電気的属性の第１のセットと、変換位相における、電気的属性の第１のセットとは異なる電気的属性の第２のセットとを有する、逐次比較アナログ・デジタル（１００）コンバータ。

【特許請求の範囲】

【請求項1】

回路であって、
入力アナログ電圧を受け取るように構成される入力、
第１のスイッチであって、前記回路の前記入力に結合される第１の入力と、基準電圧を受け取るように結合される第２の入力と、出力とを含む、前記第１のスイッチ、
前記第１のスイッチの前記出力に結合される第１のコンデンサ、及び
コンパレータ、
を含み、
前記コンパレータが、増幅器と、前記増幅器に結合される第３のコンデンサと、前記第３のコンデンサに結合されるラッチとを含み、
前記増幅器が、
前記第１のコンデンサに結合されるトランスコンダクタと、
前記トランスコンダクタに結合されるバッファと、
第２のコンデンサと、
前記第２のコンデンサと前記バッファとの間に結合される第２のスイッチと、
を含む、
回路。

【請求項2】

請求項１に記載の回路であって、前記コンパレータが第３のスイッチを含み、
前記第３のスイッチが、バイアス電圧を受け取るように結合される入力と、前記ラッチに結合される出力とを含む、
回路。

【請求項3】

請求項２に記載の回路であって、前記第２のスイッチ及び前記第３のスイッチが、自動ゼロ化信号によって制御されるように結合される、回路。

【請求項4】

請求項１に記載の回路であって、前記基準電圧を提供するために前記第１のスイッチの前記第２の入力に結合されるデジタル・アナログコンバータを更に含む、回路。

【請求項5】

逐次比較アナログ・デジタルコンバータであって、
入力アナログ電圧を受け取るための入力と、
増幅器を含むサンプル位相回路要素であって、電気的属性の第１のセットを前記増幅器に提供し、サンプル位相において前記入力アナログ電圧をサンプリングするための、前記サンプル位相回路要素と、
前記増幅器を含む変換位相回路要素であって、前記電気的属性の第１のセットとは異なる電気的属性の第２のセットを前記増幅器に提供し、基準電圧に対する前記入力アナログ電圧のサンプリングの比較を、変換位相においてデジタル値に変換するための、前記変換位相回路要素と、
を含む、逐次比較アナログ・デジタルコンバータ。

【請求項6】

請求項５に記載の逐次比較アナログ・デジタルコンバータであって、前記変換位相回路要素が、反復するそれぞれの基準電圧に対する前記入力アナログ電圧の前記サンプリングの比較を、前記変換位相におけるデジタル値に反復的に変換するためのものである、逐次比較アナログ・デジタルコンバータ。

【請求項7】

請求項５に記載の逐次比較アナログ・デジタルコンバータであって、
前記サンプル位相回路要素が、前記増幅器の出力に前記電気的属性の第１のセットを提供するためのものであり、
前記サンプル位相回路要素が、前記増幅器の前記出力に前記電気的属性の第２のセットを提供するためのものである、
逐次比較アナログ・デジタルコンバータ。

【請求項8】

請求項７に記載の逐次比較アナログ・デジタルコンバータであって、前記電気的属性の第１のセット及び前記電気的属性の第２のセットが、周波数帯域幅を含む、逐次比較デジタルコンバータ。

【請求項9】

請求項７に記載の逐次比較アナログ・デジタルコンバータであって、前記電気的属性の第１のセットが第１の周波数帯域幅を含み、前記電気的属性の第２のセットが、前記第１の周波数帯域幅よりも大きい第２の周波数帯域幅を含む、逐次比較アナログ・デジタルコンバータ。

【請求項10】

請求項５に記載の逐次比較アナログ・デジタルコンバータであって、
前記電気的属性の第１のセットが、第１の上側コーナー
周波数を有する第１の周波数帯域幅を含み、
前記電気的属性の第２のセットが、前記第１の上側コーナー周波数よりも大きい第２の上側コーナー周波数を有する第２の周波数帯域幅を含む、
逐次比較アナログ・デジタルコンバータ。

【請求項11】

請求項５に記載の逐次比較デジタルコンバータであって、前記電気的属性の第１のセット及び前記電気的属性の第２のセットが、周波数帯域幅を含む、逐次比較デジタルコンバータ。

【請求項12】

請求項５に記載の逐次比較アナログ・デジタルコンバータであって、
前記電気的属性の第１のセットが第１の周波数帯域幅を含み、
前記電気的属性の第２のセットが、前記第１の周波数帯域幅よりも大きい第２の周波数帯域幅を含む、
逐次比較アナログ・デジタルコンバータ。

【請求項13】

請求項５に記載の逐次比較アナログ・デジタルコンバータであって、
前記サンプル位相回路要素が、前記増幅器の出力と前記サンプル位相における固定電位との間で静電容量を切り替えるための回路要素を含み、
切り替えのための前記回路要素が更に、前記増幅器の前記出力と前記変換位相における前記固定電位との間で静電容量を切断するためのものである、
逐次比較アナログ・デジタルコンバータ。

【請求項14】

請求項５に記載の逐次比較デジタルコンバータであって、前記増幅器が、カスケード状の複数の増幅器のうちの第１の増幅器を含む、逐次比較デジタルコンバータ。

【請求項15】

請求項１５に記載の逐次比較アナログ・デジタルコンバータであって、前記基準電圧を出力するためのデジタル・アナログコンバータを更に含む、逐次比較アナログ・デジタルコンバータ。

【請求項16】

請求項１５に記載の逐次比較アナログ・デジタルコンバータであって、前記基準電圧を出力するためのデジタル値を前記デジタル・アナログコンバータに提供するためのＮビットレジスタを更に含み、
前記変換位相回路要素が、前記入力アナログ電圧の前記サンプリングの比較を、或る回数の反復に対して変換するためのものであり、各反復が、反復のそれぞれの基準電圧に対して、前記変換位相においてデジタル値に変換し、
前記反復の回数がＮに等しい、
逐次比較アナログ・デジタルコンバータ。

【請求項17】

請求項５に記載の逐次比較アナログ・デジタルコンバータであって、前記電気的属性の第１のセットが、前記電気的属性の第２のセットにおける前記増幅器における熱雑音に対して、前記増幅器において低減された熱雑音を提供する、逐次比較アナログ・デジタルコンバータ。

【請求項18】

入力アナログ電圧からのデジタルコードの逐次近似の方法であって、
前記入力アナログ電圧を、サンプル位相において電気的属性の第１のセットを有する増幅器でサンプリングすることと、
基準電圧に対する前記入力アナログ電圧の前記サンプリングの比較を、前記電気的属性の第１のセットとは異なる電気的属性の第２のセットを前記増幅器に提供しながら、変換位相においてデジタル値に変換することと、
を含む、方法。

【請求項19】

請求項１８に記載の方法であって、
前記電気的属性の第１のセットが第１の周波数帯域幅を含み、
前記電気的属性の第２のセットが、前記第１の周波数帯域幅よりも大きい第２の周波数帯域幅を含む、
方法。

【請求項20】

請求項１８に記載の方法であって、
前記電気的属性の第１のセットが、第１の上側コーナー周波数を有する第１の周波数帯域幅を含み、
前記電気的属性の第２のセットが、第１の上側コーナー周波数よりも大きい第２の上側コーナー周波数を有する第２の周波数帯域幅を含む、
方法。

【発明の詳細な説明】

【技術分野】

【0001】

本例は、アナログ・デジタルコンバータ（ＡＤＣ）に関するものであり、より詳細には、逐次比較レジスタ（ＳＡＲ）ＡＤＣに関するものである。

【0002】

ＳＡＲ ＡＤＣは、アナログ入力電圧信号を、コードと称されることもあるデジタル出力値に変換する。これは、入力を、内部生成され、変化する、基準電圧と連続的に比較することによって行う。連続する比較ごとに、基準電圧は、アナログ入力電圧信号の値に向かって収束するように調整される一方、そのような各調整及び比較により、ＳＡＲ ＡＤＣ出力コードのそれぞれのビットが判定される。また、入力電圧と基準電圧との間の差がこのように収束するにつれて、基準電圧変化は、連続する比較ごとに一層小さくなり、従って、一層小さい基準電圧及び差は、誤差の影響を一層受け易い。

【0003】

ＳＡＲ ＡＤＣは、集積回路（ＩＣ）として又はその一部として具現化され得る。従って、ＩＣ設計の考慮事項は、デバイスによって消費される面積及び電力などの、ＳＡＲ ＡＤＣのための要因である。また、ＳＡＲ ＡＤＣは、例えば、より高速でより多数の出力ビットで動作するように進歩しているので、付加的な設計上の考慮事項が出力精度に向けられる。例えば、雑音は、ＳＡＲ ＡＤＣ入力信号や、入力信号を処理する構成要素や、入力信号と基準電圧との間の収束差の適切な評価に影響を与える。従って、雑音の影響は、デバイスの最下位ビット（ＬＳＢ）分解能よりも大きい信号状態変化を引き起こして、潜在的に出力に誤差を生じさせるか又は出力コードの分解能を制限し得る程度まで、考慮され得る。

【0004】

上述の考慮事項は概して、ほとんどのＳＡＲ ＡＤＣに共通であるが、設計者によっては、例えば、雑音の影響を軽減するように異なる雑音源及び設計を考慮して、異なる設計考慮事項に優先順位を付け得る。従って、以下でさらに記載するように、種々のそのような雑音考慮事項及びその他の概念を改善し得る例が、本明細書において提供される。

【発明の概要】

【0005】

入力アナログ電圧を受け取るための入力を含む逐次比較アナログ・デジタルコンバータが提供される。逐次比較アナログ・デジタルコンバータは、サンプル位相回路要素と、変換位相回路要素とを更に含む。サンプル位相回路要素は、増幅器を含み、増幅器に電気的属性の第１のセットを提供し、サンプル位相において入力アナログ電圧をサンプリングするためのものである。変換位相回路要素は、該増幅器を含み、増幅器に電気的属性の第１のセットとは異なる電気的属性の第２のセットを提供し、基準電圧に対する入力アナログ電圧のサンプリングの比較を、変換位相においてデジタル値に変換するためのものである。

【0006】

他の態様も記載され特許請求される。

【図面の簡単な説明】

【0007】

【図1】例示の実施例のＳＡＲ ＡＤＣの概略図を図示する。

【0008】

【図2】図１のコンパレータのために示された付加的な詳細と共に、図１のＳＡＲ ＡＤＣの概略図を図示する。

【0009】

【図3】図２のＳＡＲ ＡＤＣ１００の概略図を示し、ＳＡＲ ＡＤＣ１００は、サンプル位相において動作するように配置される３つのスイッチを備える。

【0010】

【図4】図２のＳＡＲ ＡＤＣ１００の概略図を示し、ＳＡＲ ＡＤＣ１００は、変換位相で動作するように配置された３つのスイッチを備える。

【0011】

【図5】ＳＡＲ ＡＤＣ増幅器２０２の概略図を示し、サンプル位相対変換位相の間で増幅器電気的特性が異なるような選択的な調整をより詳しく説明する。

【発明を実施するための形態】

【0012】

図１は、例示の一実施例のＳＡＲ ＡＤＣ１００の概略図を図示する。ＳＡＲ ＡＤＣは、入力ノード１０２においてアナログ入力電圧ＶＩＮを受信し、最終的に、Ｎビットレジスタ１０４において、ＶＩＮの大きさに対応するＣＯＤＥを生成する。特に、ＶＩＮは、入力スイッチ１０６の２つのスイッチ投（throw）のうちの第１のものである入力ノード１０２に接続される。入力スイッチ１０６は、サンプルコンデンサ１０８の第１のプレートに接続された極を有し、入力スイッチ１０６は、デジタル・アナログコンバータ（ＤＡＣ）１１２の出力ノード１１０に接続された第２の投を有する。サンプリングコンデンサ１０８の第２のプレートが、第１のバイアススイッチ１１４の投に接続され、第１のバイアススイッチ１１４の投は、第１のバイアススイッチ１１４を介してバイアス電圧Ｖｂｉａｓを受け取るように接続される。第１のバイアススイッチ１１４の投もまた、コンパレータ１１６への入力として接続される。コンパレータ１１６の出力は、レジスタ１０４に接続される。ＳＡＲ ＡＤＣ１００がＶＩＮの変換を完了すると、レジスタ１０４の第１の出力１１８がＣＯＤＥ出力を提供し、レジスタ１０４の第２の出力１２０が、ＣＯＤＥ出力を、その全体が判定されたように、ＤＡＣ１１２の入力に提供する。サンプリングコンデンサ１０８の静電容量は、ＤＡＣ１１２と同じコンデンサ又は容量性要素の一部として実装され得ることに留意されたい。ただし、本明細書では簡略化のために、それらは別個の構造として示している。図示のスイッチ（入力スイッチ１０６及び第１のバイアススイッチ１１４を含む）は、トランジスタなどの種々の回路要素を用いて実装され得る機能表現であることに更に留意されたい。

【0013】

ＳＡＲ ＡＤＣ１００の一般的な動作は以下の通りであり、付加的な構造及び動作の詳細は後に提供される。第１の位相サンプルＶＩＮにおける、及びその後の第２の位相におけるＳＡＲ ＡＤＣ１００は、サンプリングされたＶＩＮを、ＤＡＣ１１２から供給される異なる内部生成基準電圧と反復的に比較することによって変換を行う。サンプル位相と反復変換位相との間の遷移は、後述するように、入力スイッチ１０６及び第１のバイアススイッチ１１４によって部分的に実行される。また、全体的なＳＡＲ ＡＤＣ１００の動作は、コンパレータ１１６への制御入力として概して図１に示され、また後述される、オートゼロ化（ＡＺ）サンプル位相雑音抑制（ＡＺＳＰＮＳ）態様をサンプル位相に実装することによって改善される。サンプル位相及び１つ又は複数の反復変換位相は、共に、Ｎビットレジスタ１０４に格納された連続ビットを判定し、すべての反復を完了することで、レジスタ１０４内の総数Ｎビットが出力１１８におけるＣＯＤＥとして完了する。例えば、ＶＩＮはサンプル位相においてサンプリングされ、次いで、変換位相の第１の反復において、サンプルＶＩＮは、コンパレータ１１６によって、アナログ基準電圧Ｖａｒｅｆと比較され、ここで、Ｖａｒｅｆは、ＣＯＤＥに応答してＤＡＣ１１２によって出力され、次いでレジスタ１０４において出力される。例えば、変換位相の第１の反復では、レジスタ１０４内のＶビットの最上位ビット（ＭＳＢ）が高に設定される一方で、レジスタ１０４内の全てのより下位のビットが低に設定される。そのため、この変換位相の第１の反復において、ＳＡＲ ＡＤＣ１００は、ＶＩＮを、Ｎビットレジスタ１０４内のＭＳＢ高値に対応する電圧Ｖａｒｅｆと比較する。その比較においてＶＩＮがより大きい場合、ＭＳＢは、高のままであり（又は上書きされ）、次の変換位相反復のために、次のより下位のビットが設定される。その比較においてＶＩＮがより小さい場合、ＭＳＢはゼロ化され、次の変換位相反復のために次のより小さい上位のビットが設定される。上述のプロセスは、Ｎビットレジスタ１０４内のすべてのＮビットが、上述のようにＶＩＮと比較される対応するＶａｒｅｆを確立するように設定されるまで、各連続する反復に対して繰り返される。すべての反復が完了すると、Ｎビットレジスタ１０４内のＮビット値は、ＣＯＤＥとして出力され、ＶＩＮの大きさを表す。

【0014】

図２は、コンパレータ１１６のために示される付加的な詳細と共に、ＳＡＲ ＡＤＣ１００の概略図を図示する。コンパレータ１１６は、一例として単一の増幅器２０２を含むように示されている増幅段２００を含む。増幅器２０２は、ＡＺＳＰＮＳを受け取るように示されており、増幅器２０２の電気的属性は、後述するように、例えば、変換位相と比較してサンプル位相の間異なるように選択的に調整され、この調整は、ＳＡＲ ＡＤＣ１００のＡＺ性能を更に改善する。増幅器２０２の入力が、第１のバイアススイッチ１１４の投に接続され、増幅器２０２の出力が、ＡＺコンデンサ２０４の第１のプレートに接続される。ＡＺコンデンサ２０４の第２のプレートは、ＡＺスイッチ２０６の投に接続される。ＡＺスイッチ２０６は、サンプル位相自動ゼロ化の間、ＡＺＳＰＮＳ矢印によって示される方向に旋回する。ＡＺスイッチ２０６の極はＶｂｉａｓに接続されている。ＡＺスイッチ２０６の投も、ラッチ２０８への入力として接続される。ラッチ２０８の出力は、コンパレータ１１６の出力であり、先に述べたように、Ｎビットレジスタ１０４に接続される。ラッチ２０８は、その入力が閾値を下回る場合、ラッチ出力が論理低であり、又はその入力がその閾値を上回る場合、ラッチ出力が論理高であるように、閾値検出器として動作し得る。代替として、増幅器２０２は、カスケード接続された複数の容量結合段から成り得、各段はその入力にＡＺスイッチを有する。これらのカスケード接続された最後の段の結合コンデンサは、ラッチ２０８の入力に接続される。

【0015】

図３は、３つのスイッチがサンプル位相において動作するように配置された、ＳＡＲ ＡＤＣ１００の図２の概略図を図示する。サンプル位相において、２つの異なる電圧がサンプリングされ、それぞれのコンデンサに格納される。具体的には、入力スイッチ１０６がＶＩＮをサンプリングコンデンサ１０８の第１のプレートに接続し、一方、第１のバイアススイッチ１１４は、Ｖｂｉａｓを、増幅器２０２（又は適用可能な場合、乗算器増幅器に）とサンプリングコンデンサ１０８の第２のプレートとの両方に接続し、それによって、そのコンデンサプレートに低インピーダンスを提供する。そのため、Ｖｂｉａｓは、増幅器２０２をバイアスし、コンデンサ１０８に低インピーダンスを提供するという二つの目的に役立つ。従って、ＶＩＮがサンプリングコンデンサ１０８にサンプリングされる。ＡＺＳＰＮＳはまた、ＡＺスイッチ２０６を配置する（閉じる）ために、及び増幅器２０２を制御するために、サンプル位相の間アサートされ、後者は、後述するように、雑音に対する耐性（noise immunity）をさらに改善するために、サンプル位相の間電気的属性を選択的に調整する。特に、サンプル位相の間、ＡＺＳＰＮＳ制御増幅器２０２は、ＡＺ電圧ＶａｚをＡＺコンデンサ２０４の第１のプレートに出力し、ＡＺスイッチ２０６が閉じられ、それによってＶｂｉａｓの低インピーダンスをそのコンデンサの第２のプレートに接続すると、ＶａｚがそのＡＺコンデンサ２０４にサンプリングされる。閉じたＡＺスイッチ２０６はまた、Ｖｂｉａｓをラッチ２０８の入力に接続し、変換位相の間、正しい動作のためにラッチ２０８の入力をバイアスする。増幅器２０２の入力がサンプリング位相の間、定電圧Ｖｂｉａｓに接続されるという事実によって、Ｖａｚは、増幅器２０２のオフセットに雑音を付加したものを表す。

【0016】

図４は、図２のＳＡＲ ＡＤＣ１００の概略図を示し、その３つのスイッチが、図４ではＳＡＲ ＡＤＣ１００が変換位相において反復的に動作するように、図３のスイッチとは逆に配置されている。変換位相では、入力スイッチ１０６は、ＤＡＣ１１２アナログ基準電圧Ｖａｒｅｆを、直前のサンプル位相から、サンプリングコンデンサ１０８上に既にあるサンプリングされた電圧ＶＩＮに接続する。従って、これら２つの電圧の差Ｖａｒｅｆ－ＶＩＮは、コンパレータ１１６に入力され、それによってその増幅器２０２に入力される。上記から、第１の変換位相反復においてＶａｒｅｆがＤＡＣ１１２の電圧容量の約半分であることを想起すると、Ｖａｒｅｆ－ＶＩＮによって提供される差は本質的にこれら２つの電圧の比較であり、差が正である場合、ＶａｒｅｆはＶＩＮより大きく、差が負である場合、ＶＩＮはＶａｒｅｆより大きい。同時に、ＡＺＳＰＮＳがデアサートされ、それによって、増幅器２０２の変換位相電気的属性をサンプル位相のものとは異なるように調整する。従って、増幅器２０２は、変換位相電気的属性の下で動作して、電圧Ｇ（ＶＩＮ－Ｖｒｅｆ）を出力し、ここで、Ｇは増幅器２０２の利得であり、（ＶＩＮ－Ｖｒｅｆ）は増幅器２０２への入力電圧である。出力電圧Ｇ（ＶＩＮ－Ｖｒｅｆ）は、ＡＺコンデンサ２０４に結合され、これは前のサンプル位相においてＡＺ電圧Ｖａｚを格納したことを想起させる。従って、変換位相において、ＶａｚがＧ（ＶＩＮ－Ｖｒｅｆ）から減算され、それによって、増幅器２０２のオフセット及び雑音がさもなければＳＡＲ ＡＤＣ１００の動作に及ぼし得る影響を本質的にゼロにする。また、ＡＺコンデンサ２０４からの差動電圧（Ｇ（ＶＩＮ－Ｖｒｅｆ）－Ｖａｚ）が、ラッチ２０８の入力に接続される。ラッチ２０８は、（Ｇ（ＶＩＮ－Ｖｒｅｆ）－Ｖａｚ）がラッチ２０８の閾値限界を超えるかどうかに基づいて論理低又は高のいずれかを出力し、その論理値は、現在の変換位相反復のために元々高であったＮビットレジスタ１０４内のビット位置に書き込まれる。

【0017】

ＳＡＲ ＡＤＣ１００の第１の変換位相反復の上述の説明は、合計Ｎ個の変換位相反復が生じるように反復し、各反復は、Ｎビットレジスタ１０４のＮビット内のそれぞれのビットに対応する。従って、第１の反復に続いて、Ｎ－１個の連続する反復が生じ、各反復はＮビットレジスタ１０４内の次の下位ビットのためであり、レジスタ１０４内のすべてのＮビットがそれぞれの変換位相反復を介して処理されるまで、反復される。これらの動作の完了時に、Ｎビットレジスタ１０４内のＮビットは、ＶＩＮのデジタル近似を提示し、ＣＯＤＥとして出力１１８に提供される。

【0018】

図５は、増幅器２０２（図２～図４）の概略図をより詳しく示し、サンプル位相と変換位相との間で異なるように、増幅器２０２の電気的属性の選択的調整のための構造、及び選択的調整の動作方法の例示の一実施例を更に詳述する。既出の図面に対する参照のため、図５もまた、増幅器２０２の外部に、第１のバイアススイッチ１１４とＡＺコンデンサ２０４とを含む。第１のバイアススイッチ１１４の投は、増幅器２０２の２０２ＩＮの入力に接続される。入力２０２ＩＮはトランスコンダクタ５００の入力に接続され、これは、抵抗器５０４と共に、先に導入された利得Ｇを提供する。トランスコンダクタ５００の出力はノード５０２に接続される。ノード５０２は、抵抗器５０４を介して接地に接続される。ノード５０２は、雑音抑制スイッチ５０６の極にも接続される。雑音抑制スイッチ５０６は、ＡＺＳＰＮＳがアサートされるとき、サンプル位相自動ゼロ化の間、閉じる（そして、デアサートされるとき、開く）。雑音抑制スイッチ５０６の投は、コンデンサ５０８を介して接地に接続される。ノード５０２はまた、ゼロ単位（ｚｅｒｏ－ｕｎｉｔｙ）バッファ５１０の入力に接続され、ゼロ単位バッファ５１０の出力は増幅器２０２の出力を提供する。

【0019】

図５の増幅器２０２の動作は概して上述されている。ここでは、サンプル位相対変換位相の間のその電気的特性の選択的な調整に関する付加的な説明をする。

【0020】

サンプル位相の間、ＡＺが同時に実装され、ＡＺＳＰＮＳがアサートされていることを想起されたい。従って、図５において、サンプル位相の間、コンデンサ５０８は、雑音抑制スイッチ５０６を介してノード５０２に接続される（例えば、増幅器出力において、抵抗器５０４と並列に接地に接続される）。抵抗器５０４及びコンデンサ５０８の両方がトランスコンダクタンス５００の出力に接続された状態で、増幅器２０２の電気的属性は選択的に調整され、すなわち、増幅器２０２の３ｄＢカットオフコーナーが低減される。従って、一層低い３ｄＢカットオフコーナーは、ノード５０２がこのようにして接地に容量結合されない場合と比較して、増幅器帯域幅を低減する（より高い周波数を除く）。関連して、当技術分野で知られているように、増幅器のトランスコンダクタンス（例えば、トランスコンダクタンス５００）は、熱雑音を提供する。しかしながら、図示の実施例では、サンプル位相ＡＺ動作の間コンデンサ５０８の静電容量を含めることによって本明細書において提供されるサンプル位相の選択的に低減された帯域幅が、増幅器熱雑音のより高い周波数部分をフィルタ除去する。これは、さもなければＶａｚに現れる得る熱雑音エネルギの量を減少させる（図３及び図４を参照）。従って、図５のスイッチイン静電容量を用いて、熱雑音が抑制されたＡＺ電圧としてＶａｚが生成され、これはバッファ５１０によってバッファリングされ、次いで、図２に示されるように、ＡＺコンデンサ２０４に蓄積される。

【0021】

上述のように、数Ｎの変換位相反復がサンプル位相に続く。変換位相の反復では、ＡＺＳＰＮがデアサートされ、その結果として、図５の雑音抑制スイッチ５０６が開き、コンデンサ５０８がノード５０２から切り離され、それによって、増幅器２０２の帯域幅が増加し、また、変換位相の反復が、その位相の間、増幅出力のコンデンサ５０８部分ほど低減されない速度で行われることを可能にすることを想起されたい。従って、変換位相は、上述のように進行し、電圧Ｖａｚによって提供され、ＡＺコンデンサ２０４に格納されるＡＺ機能性が、直前のサンプル位相の間、低減された帯域幅の雑音抑制に起因して増幅器２０２の出力をより良好にオフセットするという改善を伴う。より具体的には、従来のＡＺが、ＤＣ又は比較的低い周波数（例えば、１０Ｈｚ又はそれ未満、フリッカと称されることもある）雑音のいずれかに向けられ、その雑音は、およそ数百ＫＨｚ～数ＭＨｚであり得るＳＡＲ ＡＤＣのサンプルレートと比較して、比較的長い期間にわたって比較的一定である。従って、そのような従来のＡＺアプローチは、そのような雑音をオフセットコンデンサに格納し得、オフセットコンデンサはその後、後続の位相において自動ゼロ化される。しかしながら、より長い持続時間の雑音と同時に、より高い周波数雑音も熱雑音から現れる可能性があり、従来のＡＺオフセットを格納する長い持続時間期間は、より高い周波数の熱雑音を含み得るか将来的に含む可能性があり、これは実際に、ＤＣ及びフリッカ雑音と比較して、熱雑音の比較的高い周波数の性質を考慮すると、位相間でかなり相反する可能性がある。言い換えれば、サンプリングの間、より高い周波数の熱雑音は、変換の間、同じ雑音及びそのオフセットと必ずしも相関しない。従って、例示の実施例は、ＡＺの間の増幅段２００の電気的特性を選択的に調整することによってＡＺの間の高周波雑音の蓄積を低減し、それによって、変換位相に切り替わるときのＳＡＲ ＡＤＣ１００の信号対雑音比（ＳＮＲ）を改善する。これにより、データ変換精度などのデバイス動作が向上する。

【0022】

上記から、種々の例が、異なるＡＤＣ位相動作の間、ＡＤＣ電気的属性を選択的に調整することによる改善された性能を備える、ＳＡＲ ＡＤＣなどのＡＤＣを含む。成される調整は、サンプル位相の間、ＡＺオフセット電圧の一部として、より高い周波数の雑音の起こり得る蓄積を望ましく低減する。また、例示の実施例において、選択的に調整された電気的特性は、増幅段の帯域幅を、その変換位相に対してＡＤＣサンプル位相が異なるように変更することを含む。また、選択的に調整された帯域幅は、増幅信号経路静電容量をサンプル位相において変換位相のものとは異なるように変更することによって、例えば、コンデンサを、それぞれ、サンプル位相及び変換位相において増幅器出力信号経路の内外に切り替えることによって、達成され得る。また、例示の実施例において、変更された静電容量は、増幅段が複数の増幅器を含む場合、カスケード接続された増幅器の第１の増幅器において実装され、これは、第１の増幅器の利得は、複数の増幅器を介してカスケード接続される場合に最も影響が大きいためである。また、上述の属性が示され説明されているが、寸法を含む種々のパラメータの変更も企図されており、前述は幾つかの例のみを提供し、当業者であれば本明細書の教示から他の例も確認できる。従って、以下の特許請求の範囲内で、記載された実施例において付加的な修正が可能であり、他の実施例が可能である。

【図1】

【図2】

【図3】

【図4】

【図5】

【国際調査報告】