特表 2024-502214 アレイ基板及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-01-18

(54)【発明の名称】アレイ基板及びその製造方法

(51)【国際特許分類】

   G02F 1/1368 20060101AFI20240111BHJP

   G09F 9/30 20060101ALI20240111BHJP

   G09F 9/00 20060101ALI20240111BHJP

【ＦＩ】

G02F1/1368

G09F9/30 338

G09F9/00 338

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2021576398

(86)(22)【出願日】2021-12-16

(85)【翻訳文提出日】2022-01-19

(86)【国際出願番号】 CN2021138862

(87)【国際公開番号】W WO2023103013

(87)【国際公開日】2023-06-15

(31)【優先権主張番号】202111491101.X

(32)【優先日】2021-12-08

(33)【優先権主張国・地域又は機関】CN

(81)【指定国・地域】

(71)【出願人】

【識別番号】515203228

【氏名又は名称】ティーシーエル チャイナスター オプトエレクトロニクス テクノロジー カンパニー リミテッド

【氏名又は名称原語表記】ＴＣＬ Ｃｈｉｎａ Ｓｔａｒ Ｏｐｔｏｅｌｅｃｔｒｏｎｉｃｓ Ｔｅｃｈｎｏｌｏｇｙ Ｃｏ．，Ｌｔｄ．

【住所又は居所原語表記】Ｎｏ．９－２，Ｔａｎｇｍｉｎｇ Ｒｄ，Ｇｕａｎｇｍｉｎｇ Ｎｅｗ Ｄｉｓｔｒｉｃｔ，Ｓｈｅｎｚｈｅｎ，Ｇｕａｎｇｄｏｎｇ，Ｃｈｉｎａ ５１８１３２

(74)【代理人】

【識別番号】110002468

【氏名又は名称】弁理士法人後藤特許事務所

(72)【発明者】

【氏名】劉 倩

【テーマコード（参考）】

2H192

5C094

5G435

【Ｆターム（参考）】

2H192AA24

2H192BB13

2H192BC33

2H192CB05

2H192CB37

2H192DA24

2H192EA67

2H192HA44

2H192JA33

5C094AA43

5C094BA03

5C094BA43

5C094DB01

5C094EA04

5C094EA07

5C094JA08

5G435AA17

5G435BB12

5G435KK05

(57)【要約】

本願は、アレイ基板及びその製造方法を開示する。アレイ基板は、基板、薄膜トランジスタ、第１不動態化層、有機膜層、共通電極、第２不動態化層及び画素電極層を含む。有機膜層は、第１ビアホールを含む。共通電極は、画素領域を被覆し、かつ第２ビアホール及び第２ビアホールを囲む緩勾配壁を含む。第２ビアホールは、第１ビアホールに連通し、かつ緩勾配壁の底縁と第１ビアホールの頂縁との間に間隔を有する。第２不動態化層は、第２ビアホールに連通する第３ビアホールを含む。画素電極層は、第２不動態化層に設けられ、かつ第１ビアホール、第２ビアホール及び第３ビアホールにより第２金属層に接続される。
【選択図】図２

【特許請求の範囲】

【請求項1】

基板と、前記基板に設けられた第１金属層、第２金属層、第１金属配線、第２金属配線及び薄膜トランジスタと、を含むアレイ基板であって、
前記薄膜トランジスタを被覆する第１不動態化層と、
前記第１不動態化層に設けられ、かつ前記薄膜トランジスタの上方に位置する第１ビアホールを含む有機膜層と、
前記有機膜層に設けられ、かつ前記第１ビアホールに連通する第２ビアホールと、前記第２ビアホールを囲み、その底縁と前記第１ビアホールの頂縁との間に間隔を有する緩勾配壁とを含む共通電極と、
前記共通電極及び前記有機膜層を被覆し、かつ前記第２ビアホールに連通する第３ビアホールと、一部の前記共通電極を露出させる貫通孔と、を含む第２不動態化層であって、前記第１ビアホール、前記第２ビアホール及び前記第３ビアホールによって第１連通孔が定義され、前記第１連通孔は、前記第１不動態化層まで延在し、かつ一部の前記第１不動態化層を貫通することにより、一部の前記薄膜トランジスタを露出させる第２不動態化層と、
前記第２不動態化層に設けられ、前記第１連通孔により前記薄膜トランジスタに接続され、かつ前記貫通孔により前記共通電極に接続される画素電極層と、を含む、
アレイ基板。

【請求項2】

前記共通電極に接触するように前記共通電極に設けられた第３金属層をさらに含み、前記第２ビアホールの前記緩勾配壁の底縁と前記第１ビアホールの頂縁との間の前記間隔は、２．５μｍより小さい、
請求項１に記載のアレイ基板。

【請求項3】

前記第２ビアホールの前記基板への正投影は、前記第１ビアホールの前記基板への正投影より大きく、かつ前記第１ビアホールの前記基板への正投影を被覆し、前記第２不動態化層は、前記第１連通孔に沿って設けられ、かつ前記第１ビアホールの孔壁及び前記第２ビアホールの緩勾配壁を被覆する被覆壁をさらに含む、
請求項１に記載のアレイ基板。

【請求項4】

前記第２金属配線に位置し、かつ前記第２不動態化層、前記共通電極、前記有機膜層及び一部の前記第１不動態化層を貫通することにより、前記第２金属配線を露出させる第２連通孔をさらに含み、前記画素電極層は、前記第２連通孔により前記第２金属配線に接続され、前記第３金属層は、前記共通電極及び前記画素電極層を介して前記第２連通孔により前記第２金属配線に電気的に接続される、
請求項２に記載のアレイ基板。

【請求項5】

前記第１金属層は、ゲート線を含み、前記第２金属層は、データ線を含み、前記ゲート線と前記データ線との間には、複数の画素領域が定義され、前記画素電極層は、互いに離間して前記画素領域に設けられた複数の画素電極を含み、前記共通電極は、ブロック状であり、かつ前記画素領域を被覆する、
請求項１に記載のアレイ基板。

【請求項6】

基板と、前記基板に設けられた第１金属層、第２金属層、第１金属配線、第２金属配線及び薄膜トランジスタと、を含むアレイ基板の製造方法であって、
前記基板に前記薄膜トランジスタを被覆する第１不動態化層を堆積するステップと、
前記第１不動態化層に有機膜層を堆積するステップと、
フォトリソグラフィプロセスを用いて前記有機膜層をパターン化することにより、前記薄膜トランジスタの上方に対応する第１ビアホールを形成するステップと、
前記有機膜層に共通電極層を堆積するステップと、
ハーフトーンマスク板を用いて前記共通電極層に対してフォトリソグラフィプロセスを行うことにより、共通電極及び前記第１ビアホールに対応する第２ビアホールを形成するステップであって、前記共通電極の前記第２ビアホールに隣接する箇所に緩勾配壁が形成され、前記ハーフトーンマスク板は、前記第２ビアホールに対応する少なくとも１つの孔形成領域と、前記孔形成領域を囲んで離間して設けられ、前記緩勾配壁に対応する少なくとも１つのスリットとを含み、前記緩勾配壁の底縁と前記第１ビアホールの頂縁との間に間隔を有するステップと、
第２不動態化層を堆積し、かつ前記第１ビアホール、前記有機膜層及び前記共通電極層を被覆するステップと、
フォトリソグラフィプロセスを用いて前記第２不動態化層をパターン化することにより、第３ビアホールと、一部の前記共通電極を露出させる貫通孔と、を形成するステップであって、前記第１ビアホール、前記第２ビアホール及び前記第３ビアホールによって第１連通孔が定義され、前記第１連通孔は、前記第１不動態化層まで延在し、かつ一部の前記第１不動態化層を貫通することにより、一部の前記薄膜トランジスタを露出させるステップと、
前記第２不動態化層に画素電極層を堆積するステップと、
フォトリソグラフィプロセスを用いて前記画素電極層をパターン化することにより、前記第１連通孔により前記薄膜トランジスタに接続され、前記貫通孔により前記共通電極に接続される画素電極を形成するステップと、を含む、
アレイ基板の製造方法。

【請求項7】

前記有機膜層に前記共通電極層を堆積するステップは、
前記共通電極層に第３金属層を堆積するステップと、
前記ハーフトーンマスク板を用いて前記共通電極層及び前記第３金属層に対して複数のフォトリソグラフィプロセスを行い、前記共通電極層及び前記第３金属層をパターン化するステップと、をさらに含む、
請求項６に記載のアレイ基板の製造方法。

【請求項8】

前記ハーフトーンマスク板は、膜形成領域をさらに含み、前記スリットは、前記膜形成領域と前記孔形成領域との間に位置し、前記膜形成領域は、前記共通電極を形成するために用いられ、前記孔形成領域は、前記第２ビアホールを形成するために用いられ、前記スリットは、前記第２ビアホールを囲む前記緩勾配壁を形成するために用いられ、前記緩勾配壁の底縁と前記第１ビアホールの頂縁との間の間隔は、２．５μｍより小さい、
請求項６に記載のアレイ基板の製造方法。

【請求項9】

前記第１不動態化層を堆積するステップの前に、前記薄膜トランジスタを形成するステップをさらに含み、前記薄膜トランジスタを形成するステップは、
前記基板に、ゲート及び前記第１金属配線を含む前記第１金属層を形成するステップと、
前記基板及び前記第１金属層にゲート絶縁層を堆積するステップと、
前記ゲート絶縁層に前記ゲートの上方に位置する活性層を形成するステップと、
フォトリソグラフィプロセスを用いて前記ゲート絶縁層にコンタクトホールを形成することにより、前記第１金属配線を露出させるステップと、
前記活性層及び前記ゲート絶縁層に前記第２金属層を堆積するステップと、
フォトリソグラフィプロセスを用いて前記第２金属層にソースと、ドレインと、前記コンタクトホールにより前記第１金属配線に接続される第２金属配線と、を形成するステップと、を含む、
請求項６に記載のアレイ基板の製造方法。

【請求項10】

前記第２不動態化層、前記共通電極層、前記有機膜層及び一部の前記第１不動態化層を貫通することにより前記第２金属配線を露出させる第２連通孔を、前記第２不動態化層の前記第２金属配線に対応する上方に形成するステップであって、前記画素電極層は、前記第２連通孔により前記第２金属配線及び前記第１金属配線に接続されるステップをさらに含む、
請求項９に記載のアレイ基板の製造方法。

【請求項11】

基板と、前記基板に設けられた、ゲート線を含む第１金属層、データ線を含む第２金属層、第１金属配線、第２金属配線、薄膜トランジスタ及び第３金属層と、を含み、前記ゲート線と前記データ線との間に複数の画素領域が定義されるアレイ基板であって、
前記薄膜トランジスタを被覆する第１不動態化層と、
前記第１不動態化層に設けられ、かつ前記薄膜トランジスタの上方に位置する第１ビアホールを含む有機膜層と、
前記有機膜層に設けられ、かつ前記第１ビアホールに連通する第２ビアホールと、前記第２ビアホールを囲み、その底縁と前記第１ビアホールの頂縁との間に間隔を有する緩勾配壁とを含む共通電極と、
前記共通電極及び前記有機膜層を被覆し、かつ前記第２ビアホールに連通する第３ビアホールと、一部の前記共通電極を露出させる貫通孔と、を含む第２不動態化層であって、前記第１ビアホール、前記第２ビアホール及び前記第３ビアホールによって第１連通孔が定義され、前記第１連通孔は、前記第１不動態化層まで延在し、かつ一部の前記第１不動態化層を貫通することにより、一部の前記薄膜トランジスタを露出させる第２不動態化層と、
前記第２不動態化層に設けられ、前記第１連通孔により前記薄膜トランジスタに接続され、かつ前記貫通孔により前記共通電極に接続される画素電極層と、を含み、
前記画素電極層は、互いに離間して前記画素領域に設けられた複数の画素電極を含み、前記共通電極は、ブロック状であり、かつ前記画素領域を被覆し、前記第３金属層は、前記共通電極に設けられ、かつ前記共通電極に接触する、
アレイ基板。

【請求項12】

前記第２ビアホールの緩勾配壁の底縁と前記第１ビアホールの頂縁との間の前記間隔は、２．５μｍより小さい、
請求項１１に記載のアレイ基板。

【請求項13】

前記第２ビアホールの前記基板への正投影は、前記第１ビアホールの前記基板への正投影より大きく、かつ前記第１ビアホールの前記基板への正投影を被覆し、前記第２不動態化層は、前記第１連通孔に沿って設けられ、かつ前記第１ビアホールの孔壁及び前記第２ビアホールの緩勾配壁を被覆する被覆壁をさらに含む、
請求項１１に記載のアレイ基板。

【請求項14】

前記第２金属配線に位置し、かつ前記第２不動態化層、前記共通電極、前記有機膜層及び一部の前記第１不動態化層を貫通することにより、前記第２金属配線を露出させる第２連通孔をさらに含み、前記画素電極層は、前記第２連通孔により前記第２金属配線に接続され、前記第３金属層は、前記共通電極及び前記画素電極層を介して前記第２連通孔により前記第２金属配線に電気的に接続される、
請求項１１に記載のアレイ基板。

【発明の詳細な説明】

【技術分野】

【0001】

本願は、表示の技術分野に関し、特にアレイ基板及びその製造方法に関する。

【背景技術】

【0002】

液晶表示パネルのインプレインスイッチング（Ｉｎ－Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ、ＩＰＳ）モード又はフリンジフィールドスイッチング（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ、ＦＦＳ）の表示モードにおいて、共通電極９１は、液晶偏向端として、画素電極９２と共に水平電界（図１に示す）を形成することにより、液晶を偏向させて表示を実現することができる。画素を表示領域とし、バックライトを通過させて赤、緑、青の３原色を生成する部分は、開口領域と呼ばれる。視野角を改善し、表示効率を向上させるために、一般的に、開口領域における、液晶を偏向させる画素電極９２をストライプ状に設計する。液晶表示モードにおいて、一般的に、共通電極がストライプ状に設計され、画素電極がストライプ状に設計されるという２種類の設計場合がある。一方の電極がストライプ状に設計される場合、他方の電極は、開口領域を全面的に被覆するように設計される。画素電極がストライプ状に設計され、共通電極が全面的に設計される場合、共通電極の抵抗を増加させ、ゲート線、データ線の信号妨害の、共通電極で構成されたコンデンサに対する結合作用をより増加させる。

【0003】

一般的に、共通電極の製造には、ハーフトーンマスク（ｈａｌｆｔｏｎｅ ｍａｓｋ、ＨＴＭ）プロセスを用いる。このような製造プロセスにおいて、大面積のＨＴＭ、画素電極及び第２金属層の連通孔が存在するため、ＨＴＭ露光プロセスの後、残されたＨＴＭフォトレジスト膜の厚さがプロセス要件を満たし、かつ膜を破壊しないという要件と、画素電極の連通孔にフォトレジストが存在しないという要件とを同時に満たす必要がある。一般的には、上記要件を達成するために、共通電極のフォトレジストのビアホールの縁部と画素電極の連通孔との間に一定の安全距離を有し、フォトレジストが連通孔に落下することを防止するために十分な空間を提供するように設計する必要がある。しかしながら、現在の製造プロセスに要求される安全距離が非常に大きいため、必要な空間が大きくなり、それにより開口領域の面積を減少させ、透過率を低下させ、液晶ディスプレイの消費電力を増加させ、表示効果を低下させる。また、上記安全距離が不十分であれば、製造プロセスにおいて位置合わせがずれるか又は重要な寸法が変化する場合に、ビアホール内でアッシングしにくく、残されたフォトレジストのため、共通電極をエッチングすることができず、残されたフォトレジストがビアホール内の異物となるため、画素電極と第２金属層との重ね継ぎが異常になり、かつ表示が異常になる。

【発明の概要】

【発明が解決しようとする課題】

【0004】

本願は、従来共通電極の製造プロセスにおいて対応する画素電極の連通孔にフォトレジストが残りやすいため、画素電極と第２金属層との重ね継ぎが異常になり、さらに表示が異常になるという技術的課題を解決するために、アレイ基板及びその製造方法を提供する。

【課題を解決するための手段】

【0005】

上記課題を解決するために、本願に係る技術手段は、以下のとおりである。

【0006】

本願の実施例によれば、基板と、前記基板に設けられた第１金属層、第２金属層、第１金属配線、第２金属配線及び薄膜トランジスタと、を含むアレイ基板が提供される。前記アレイ基板は、前記薄膜トランジスタを被覆する第１不動態化層と、前記第１不動態化層に設けられ、かつ前記薄膜トランジスタの上方に位置する第１ビアホールを含む有機膜層と、前記有機膜層に設けられ、前記第１ビアホールに連通する第２ビアホールと、前記第２ビアホールを囲み、その底縁と前記第１ビアホールの頂縁との間に間隔を有する緩勾配壁とを含む共通電極層と、前記共通電極層及び前記有機膜層を被覆し、かつ前記第２ビアホールに連通する第３ビアホールと、一部の前記共通電極層を露出させる貫通孔と、を含む第２不動態化層であって、前記第１ビアホール、前記第２ビアホール及び前記第３ビアホールによって第１連通孔が定義され、前記第１連通孔は、前記第１不動態化層まで延在し、かつ一部の前記第１不動態化層を貫通することにより、一部の前記薄膜トランジスタを露出させる第２不動態化層と、前記第２不動態化層に設けられ、前記第１連通孔により前記薄膜トランジスタに接続され、かつ前記貫通孔により前記共通電極層に接続される画素電極層と、を含む。

【0007】

好ましくは、前記アレイ基板は、前記共通電極層に接触するように前記共通電極層に設けられた第３金属層をさらに含み、前記第２ビアホールの前記緩勾配壁の底縁と前記第１ビアホールの頂縁との間の前記間隔は、２．５μｍより小さい。

【0008】

好ましくは、前記第２ビアホールの前記基板への正投影は、前記第１ビアホールの前記基板への正投影より大きく、かつ前記第１ビアホールの前記基板への正投影を被覆し、前記第２不動態化層は、前記第１連通孔に沿って設けられ、かつ前記第１ビアホールの孔壁及び前記第２ビアホールの緩勾配壁を被覆する被覆壁をさらに含む。

【0009】

好ましくは、前記アレイ基板は、前記第２金属配線に位置し、かつ前記第２不動態化層、前記共通電極層、前記有機膜層及び一部の前記第１不動態化層を貫通することにより、前記第２金属配線を露出させる第２連通孔をさらに含み、前記画素電極層は、前記第２連通孔により前記第２金属配線に接続され、前記第３金属層は前記共通電極層及び前記画素電極層を介して前記第２連通孔により前記第２金属配線に電気的に接続される。

【0010】

好ましくは、前記第１金属配線は、ゲート線を含み、前記第２金属配線は、データ線を含み、前記ゲート線と前記データ線との間には、複数の画素領域が定義され、前記画素電極層は、互いに離間して前記画素領域に設けられた複数の画素電極を含み、前記共通電極層は、ブロック状であり、かつ前記画素領域を被覆する。

【0011】

本願の実施例によれば、基板と、前記基板に設けられた第１金属層、第２金属層、第１金属配線、第２金属配線及び薄膜トランジスタと、を含むアレイ基板の製造方法がさらに提供される。前記アレイ基板の製造方法は、前記基板に前記薄膜トランジスタを被覆する第１不動態化層を堆積するステップと、前記第１不動態化層に有機膜層を堆積するステップと、フォトリソグラフィプロセスを用いて前記有機膜層をパターン化することにより、前記薄膜トランジスタの上方に対応する第１ビアホールを形成するステップと、前記有機膜層に共通電極層を堆積するステップと、前記共通電極層にフォトレジスト層を堆積するステップと、ハーフトーンマスク板を用いて前記共通電極層に対してフォトリソグラフィプロセスを行うことにより、共通電極及び前記第１ビアホールに対応する第２ビアホールを形成するステップであって、前記共通電極の前記第２ビアホールに隣接する箇所に緩勾配壁が形成され、前記ハーフトーンマスク板は、前記第２ビアホールに対応する少なくとも１つの孔形成領域と、前記孔形成領域を囲んで離間して設けられ、前記緩勾配壁に対応する少なくとも１つのスリットとを含み、前記緩勾配壁の底縁と前記第１ビアホールの頂縁との間に間隔を有するステップと、第２不動態化層を堆積し、かつ前記第１ビアホール、前記有機膜層及び前記共通電極層を被覆するステップと、フォトリソグラフィプロセスを用いて前記第２不動態化層をパターン化することにより、第３ビアホールと、一部の前記共通電極層を露出させる貫通孔と、を形成するステップであって、前記第１ビアホール、前記第２ビアホール及び前記第３ビアホールによって第１連通孔が定義され、前記第１連通孔は、前記第１不動態化層まで延在し、かつ一部の前記第１不動態化層を貫通することにより、一部の前記薄膜トランジスタを露出させるステップと、前記第２不動態化層に画素電極層を堆積するステップと、フォトリソグラフィプロセスを用いて前記画素電極層をパターン化することにより、前記第１連通孔により前記薄膜トランジスタに接続され、前記貫通孔により前記共通電極層に接続される画素電極を形成するステップと、を含む。

【0012】

好ましくは、前記有機膜層に前記共通電極層を堆積するステップは、前記共通電極層に第３金属層を堆積するステップと、前記ハーフトーンマスク板を用いて前記共通電極層及び前記第３金属層に対して複数のフォトリソグラフィプロセスを行い、前記共通電極層及び前記第３金属層をパターン化するステップと、をさらに含む。

【0013】

好ましくは、前記ハーフトーンマスク板は、膜形成領域をさらに含み、前記スリットは、前記膜形成領域と前記孔形成領域との間に位置し、前記膜形成領域は、前記共通電極を形成するために用いられ、前記孔形成領域は、前記第２ビアホールを形成するために用いられ、前記スリットは、前記第２ビアホールを囲む前記緩勾配壁を形成するために用いられ、前記緩勾配壁の底縁と前記第１ビアホールの頂縁との間の間隔は、２．５μｍより小さい。

【0014】

好ましくは、前記第１不動態化層を堆積するステップの前に、前記薄膜トランジスタを形成するステップをさらに含む。前記薄膜トランジスタを形成するステップは、前記基板に、ゲート及び前記第１金属配線を含む前記第１金属層を形成するステップと、前記基板及び前記第１金属層にゲート絶縁層を堆積するステップと、前記ゲート絶縁層に前記ゲートの上方に位置する活性層を形成するステップと、フォトリソグラフィプロセスを用いて前記ゲート絶縁層にコンタクトホールを形成することにより、前記第１金属配線を露出させるステップと、前記活性層及び前記ゲート絶縁層に前記第２金属層を堆積するステップと、フォトリソグラフィプロセスを用いて前記第２金属層にソースと、ドレインと、前記コンタクトホールにより前記第１金属配線に接続される第２金属配線と、を形成するステップと、を含む。

【0015】

好ましくは、前記アレイ基板の製造方法は、前記第２不動態化層、前記共通電極層、前記有機膜層及び一部の前記第１不動態化層を貫通することにより前記第２金属配線を露出させる第２連通孔を、前記第２不動態化層の前記第２金属配線に対応する上方に形成するステップであって、前記画素電極層は、前記第２連通孔により前記第２金属配線及び前記第１金属配線に接続されるステップをさらに含む。

【0016】

本願の実施例によれば、基板と、前記基板に設けられた、ゲート線を含む第１金属層、データ線を含む第２金属層、第１金属配線、第２金属配線、薄膜トランジスタ及び第３金属層と、を含み、前記ゲート線と前記データ線との間に複数の画素領域が定義されるアレイ基板がさらに提供される。前記アレイ基板は、前記薄膜トランジスタを被覆する第１不動態化層と、前記第１不動態化層に設けられ、かつ前記薄膜トランジスタの上方に位置する第１ビアホールを含む有機膜層と、前記有機膜層に設けられ、前記第１ビアホールに連通する第２ビアホールと、前記第２ビアホールを囲み、その底縁と前記第１ビアホールの頂縁との間に間隔を有する緩勾配壁とを含む共通電極層と、前記共通電極層及び前記有機膜層を被覆し、かつ前記第２ビアホールに連通する第３ビアホールと、一部の前記共通電極層を露出させる貫通孔と、を含む第２不動態化層であって、前記第１ビアホール、前記第２ビアホール及び前記第３ビアホールによって第１連通孔が定義され、前記第１連通孔は、前記第１不動態化層まで延在し、かつ一部の前記第１不動態化層を貫通することにより、一部の前記薄膜トランジスタを露出させる第２不動態化層と、前記第２不動態化層に設けられ、前記第１連通孔により前記薄膜トランジスタに接続され、かつ前記貫通孔により前記共通電極層に接続される画素電極層と、を含む。前記画素電極層は、互いに離間して前記画素領域に設けられた複数の画素電極を含み、前記共通電極層は、ブロック状であり、かつ前記画素領域を被覆し、前記第３金属層は、前記共通電極層に設けられ、かつ前記共通電極層に接触する。

【発明の効果】

【0017】

本願によれば、アレイ基板及びその製造方法が提供される。そして、スリットを有するハーフトーンマスク板を用いて第３金属層及び共通電極層に対してフォトリソグラフィプロセスを行うことにより、共通電極層の孔掘り領域に対してフォトマスクによる光学補正を追加し、共通電極のビアホールの縁部のフォトレジスト形態を最適化し、ビアホールの縁部のフォトレジストの厚さを減少させ、かつ共通電極が小さいビアホールの縁部（安全距離）を有するという条件下で、ビアホールの縁部のフォトレジストが堆積されて有機膜層のビアホール内に落下するリスクを低減するために十分な空間を提供することができ、る。従来の製造プロセスに要求される安全距離が非常に大きいため、必要な空間が大きくなり、それにより開口領域の面積を減少させ、透過率を低下させ、液晶ディスプレイの消費電力を増加させ、表示効果を低下させるという技術的課題を効果的に解決することができる。また、第３金属層の設計により、共通電極の抵抗を減少させることができ、かつゲート線とデータ線の信号妨害の、共通電極で構成されたコンデンサに対する結合作用を効果的に低減することができる。

【図面の簡単な説明】

【0018】

実施例又は従来の技術における技術手段をより明らかに説明するために、以下、実施例又は従来の技術の記載に使用される図面を簡単に説明し、明らかに、以下の記載における図面は、本願のいくつかの実施例に過ぎず、当業者であれば、創造的な労力を要することなく、これらの図面に基づいて他の図面を得ることができる。

【0019】

【図1】従来の画素電極と共通電極の概略構成図である。

【図2】本願の実施例に係るアレイ基板の概略構成断面図である。

【図3】本願の実施例に係るアレイ基板の製造方法のフローチャートである。

【図4】本願の実施例に係るアレイ基板の製造方法の各ステップで製造された膜層の概略構成図である。

【図5】本願の実施例に係るアレイ基板の製造方法の各ステップで製造された膜層の概略構成図である。

【図6】本願の実施例に係るアレイ基板の製造方法の各ステップで製造された膜層の概略構成図である。

【図7】本願の実施例に係るアレイ基板の製造方法の各ステップで製造された膜層の概略構成図である。

【図8】本願の実施例に係るアレイ基板の製造方法の各ステップで製造された膜層の概略構成図である。

【図9】本願の実施例に係るアレイ基板の製造方法の各ステップで製造された膜層の概略構成図である。

【図10】本願の実施例に係るアレイ基板の製造方法の各ステップで製造された膜層の概略構成図である。

【図11A】本願の共通電極を製造する概略構成図である。

【図11B】本願の共通電極を製造する概略構成平面図である。

【発明を実施するための形態】

【0020】

以下の各実施例の説明は、添付図面を参照し、本願の実施され得る特定の実施例を例示するために用いられる。本願に言及される方向用語、例えば、［上］、［下］、［前］、［後］、［左］、［右］、［内］、［外］、［側面］などは、単に添付図面の方向を参照する。したがって、使用される方向用語は、本願を説明し理解するためのものであり、本願を限定するものではない。図において、構造が類似するユニットは、同じ参照番号で示される。図面において、理解の明確さ及び記載の便宜のために、いくつかの層及び領域の厚さを誇張して示す。すなわち、図面に示される各コンポーネントの寸法及び厚さは、任意に示されるが、本願はこれらに限定されない。

【0021】

本願によれば、液晶表示パネル用のアレイ基板及びその製造方法が提供される。特に、本願のアレイ基板は、共通電極と画素電極が共に水平電界を形成して液晶偏向端とする液晶表示パネルに基づくものである。

【0022】

図２は、本願の実施例に係るアレイ基板１の概略構成断面図である。図２に示すように、本願のアレイ基板１は、基板１０と、基板１０に下から上へ順に積層して設けられた第１金属層１１、ゲート絶縁層１２、活性層２０、第２金属層２１、第３金属層３１、第１不動態化層１３、有機膜層１４、ブロック状の共通電極１５２、第２不動態化層１６及び画素電極層１７とを含む。具体的には、この実施例において、第１金属層１１は、ゲート１１１及び第１金属配線１１２を含み、第２金属層２１は、ソース２１１、第２金属配線２１２及びドレイン２１３を含む。一般的な薄膜トランジスタ構造と同様に、薄膜トランジスタＴは、本願のゲート１１１、ゲート絶縁層１２、活性層２０、ソース２１１及びドレイン２１３で構成され、かつ第２金属配線２１２は、データ線を含み、第１金属配線１１２は、ゲート線を含む。データ線とゲート線との間には、画素領域（すなわち表示領域）が定義される。

【0023】

図２に示すように、有機膜層１４は、第１不動態化層１３に設けられ、かつ薄膜トランジスタＴの上方に位置する第１ビアホール１４０を含む。共通電極１５２は、有機膜層１４に設けられ、上記画素領域を被覆し、かつ第２ビアホール１５０及び第２ビアホール１５０を囲む緩勾配壁１５１を含む。第２ビアホール１５０は、第１ビアホール１４０に連通し、緩勾配壁１５１の底縁と第１ビアホール１４０の頂縁との間に間隔Ｄ１を有する。第２不動態化層１６は、共通電極１５２及び有機膜層１４を被覆し、かつ第２ビアホール１５０に連通する第３ビアホール１６０と、一部の共通電極１５２を露出させる貫通孔１６２とを含む。なお、第１ビアホール１４０、第２ビアホール１５０及び第３ビアホール１６０によって第１連通孔１０１が定義される。上記第１連通孔１０１は、第１不動態化層１３まで延在し、かつ一部の第１不動態化層１３を貫通することにより、一部の上記薄膜トランジスタＴを露出させる。

【0024】

本願の実施例において、画素電極層１７は、互いに離間して設けられた複数の画素電極１７１を含み、かつ第１連通孔１０１により第２金属層２１のドレイン２１３に接触し、貫通孔１６２により共通電極１５２に接続される。図２に示すように、画素電極層１７、上記共通電極１５２は、ブロック状であり、上記画素電極１７１及び上記共通電極１５２は、いずれも透明である。本願の画素電極１７１は、共通電極１５２と同じ側に位置することにより、共に水平電界を形成して液晶を偏向させて、表示機能を実現する。

【0025】

続いて図２に示すように、本願において、共通電極層１５に第３金属層３１が設けられ、かつ画素電極１７１を介して第２連通孔１０２により第２金属配線２１２のデータ線及び第１金属配線１１２のゲート線に電気的に接続される。第３金属層３１と共通電極１５２が直接的に重ね継ぎるため、両者で構成された構造で生じる抵抗は、共通電極層のみで生じる抵抗より遥かに小さく、それによりゲート線とデータ線の信号干渉の、共通電極で構成されたコンデンサに対する結合作用を効果的に低減することができる。上記本願の実施例に係るアレイ基板１の製造方法及び細部構造について後述する。

【0026】

本願の実施例によれば、アレイ基板の製造方法、すなわち、上記実施例に係るアレイ基板１を製造するための方法がさらに提供される。

【0027】

図３及び図４～図１０を参照されたい。図３は、本願の実施例に係るアレイ基板１の製造方法のフローチャートであり、図４～図１０は、本願の実施例に係るアレイ基板の製造方法の各ステップで製造された膜層の概略構成図である。図３に示すように、本願のアレイ基板１の製造方法は、ステップＳ１０～ステップＳ９０を含む。なお、ステップＳ１０の前に、上記薄膜トランジスタＴを形成するステップをさらに含む。

【0028】

薄膜トランジスタＴを形成するステップに対応する膜層構造は、図４～図７に示すとおりである。

【0029】

図４に示すように、基板１０に、ゲート１１１及び第１金属配線１１２を含む第１金属層１１を形成する。具体的には、物理気相成長（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ、ＰＶＤ）プロセスを用いて基板１０に第１金属層１１を堆積し、フォトリソグラフィプロセス及びウェットエッチングプロセスにより第１金属層１１をパターン化することにより、ゲート１１１とゲート線を含む第１金属配線１１２とを形成する。なお、上記フォトリソグラフィプロセスは、フォトレジスト塗布、プリベーク、マスク板を用いる露光、現像、ポストベーク、エッチング、フォトレジスト剥離などの工程を含む。上記ウェットエッチングプロセスは、一般的なウェットエッチングのフローと同じであり、ここでは詳しく説明しない。また、基板１０の材料は、ガラス又は透明プラスチックなどの材料であってもよく、好ましくはガラスである。

【0030】

図５に示すように、基板１０及び第１金属層１１にゲート絶縁層１２を堆積する。具体的には、化学気相成長（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ、ＣＶＤ）プロセスを用いて、窒化ケイ素又は酸化ケイ素で製造されるゲート絶縁層１２を堆積する。

【0031】

続いて図５に示すように、ゲート絶縁層１２にゲート１１１の上方に位置する活性層２０を形成する。具体的には、ＰＶＤプロセスによりインジウムガリウム亜鉛酸化物（ｉｎｄｉｕｍ ｇａｌｌｉｕｍ ｚｉｎｃ ｏｘｉｄｅ、ＩＧＺＯ）を堆積して活性層２０とする。この実施例において、活性層２０の材料は、ＩＧＺＯ、インジウム亜鉛スズ酸化物（ｉｎｄｉｕｍ ｚｉｎｃ ｔｉｎ ｏｘｉｄｅ、ＩＺＴＯ）又はインジウムガリウム亜鉛スズ酸化物（ｉｎｄｉｕｍ ｇａｌｌｉｕｍ ｚｉｎｃ ｔｉｎ ｏｘｉｄｅ、ＩＧＺＴＯ）の金属酸化物半導体であってもよく、好ましくはＩＧＺＯである。フォトリソグラフィプロセス及びウェットエッチングプロセスにより活性層２０を形成する。

【0032】

図６に示すように、フォトリソグラフィプロセスを用いてゲート絶縁層１２にコンタクトホール１２０を形成することにより、第１金属配線１１２（すなわちゲート線）を露出させる。具体的には、ドライエッチングによりゲート絶縁層１２をパターン化することにより、コンタクトホール１２０を形成する。

【0033】

図７に示すように、活性層２０及びゲート絶縁層１２に第２金属層２１を堆積する。具体的には、ＰＶＤプロセスにより第２金属層２１を堆積する。また、ウェットエッチングプロセスを用いて第２金属層２１にソース２１１と、ドレイン２１３と、データ線を含み、かつコンタクトホール１２０により第１金属配線１１２（すなわちゲート線）に接続される第２金属配線２１２とを形成する。それにより、本願の薄膜トランジスタＴの製造を完了する。なお、データ線とゲート線との間には、画素領域（すなわち表示領域）が定義される。

【0034】

図８は、本願の製造方法のステップＳ１０で製造された膜層構造である。図８に示すように、ステップＳ１０では、基板に第１不動態化層を堆積することにより、薄膜トランジスタを被覆する。具体的には、前述の薄膜トランジスタＴを有する膜層構造に窒化物（窒化ケイ素等）、酸化物（酸化ケイ素、二酸化ケイ素）の材料をＣＶＤプロセスにより堆積して第１不動態化層１３とする。

【0035】

ステップＳ２０では、第１不動態化層に有機膜層を堆積する。具体的には、有機膜層１４の材料は、ポリフルオロアルコキシ（Ｐｏｌｙｆｌｕｏｒｏａｌｋｏｘｙ、ＰＦＡ）であってもよい。下の膜の表面の平坦性をさらに変更して、平坦化を実現し、かつ電界が互いに干渉することを防止することができる。

【0036】

ステップＳ３０では、フォトリソグラフィプロセスを用いて有機膜層をパターン化することにより、薄膜トランジスタの上方に対応する第１ビアホールを形成する。図８に示すように、有機膜層１４がパターン化された後に、薄膜トランジスタＴの直上に位置する第１ビアホール１４０と、第２金属配線２１２（すなわちデータ線）の上方に形成され、すなわち、第１金属配線１１２（ゲート線）の上方に位置する第１相対ビアホール１４０ａとを形成する。

【0037】

ステップＳ４０では、有機膜層に共通電極層を堆積する。具体的には、図８に示すように、まず、インジウムスズ酸化物（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ、ＩＴＯ）で製造されてもよい共通電極層１５をＰＶＤにより堆積し、次に、銅で製造されてもよい第３金属層３１をＰＶＤにより堆積し、共通電極層１５は上記画素領域を被覆する。

【0038】

ステップＳ５０では、ハーフトーンマスク板を用いて上記共通電極層に対してフォトリソグラフィプロセスを行うことにより、共通電極及び上記第１ビアホールに対応する第２ビアホールを形成し、上記共通電極の上記第２ビアホールに隣接する箇所に緩勾配壁が形成され、上記ハーフトーンマスク板は、上記第２ビアホールに対応する少なくとも１つの孔形成領域と、上記孔形成領域を囲んで離間して設けられ、上記緩勾配壁に対応する少なくとも１つのスリットとを含み、上記緩勾配壁の底縁と上記第１ビアホールの頂縁との間に間隔を有する。

【0039】

図９、図１１Ａ及び図１１Ｂを参照されたい。図１１Ａは、本願の共通電極を製造する概略構成図である。図１１Ｂは、本願の共通電極を製造する概略構成平面図である。図１１Ａに示すように、本願において、ハーフトーンマスク板４を用いて共通電極層１５及び第３金属層３１に対して複数のフォトリソグラフィプロセスを行うことにより、共通電極層１５及び第３金属層３１をパターン化して、共通電極１５２及びパターン化された第３金属層３１を形成する。図１１Ａに示すように、ハーフトーンマスク板４は、有機膜層１４に被覆されたフォトレジスト層４０に対して露光現像を行うために用いられる。この実施例において、ハーフトーンマスク板４は、膜形成領域４１と、孔形成領域４２と、上記孔形成領域４２を囲んで離間して設けられた少なくとも１つのスリット４３とを含む。なお、ハーフトーンマスク板４の膜形成領域４１は、共通電極１５２を形成するために用いられ、孔形成領域４２は、第２ビアホール１５０を形成するために用いられ、スリット４３は、第２ビアホール１５０を囲む緩勾配壁１５１を形成するために用いられる。図１１Ｂに示すように、共通電極層１５の第２ビアホール１５０の周囲上方は、スリット４３に対応する。本願のスリット４３は、ハーフトーンマスク板の縁部の弱遮光テープとして、ビアホールの縁部に近接するフォトレジストの厚さを減少させる。

【0040】

さらに、ハーフトーンマスク板４のスリット４３により、一部の光がスリット４３を透過し、その下方の膜層との界面で反射するため、従来の技術における、スリットを備えないマスク板によりビアホールの勾配が急である場合とは異なり、本願の共通電極層１５及び第３金属層３１に塗布されたフォトレジスト層４０は、対応する第１ビアホール１４０の周囲に、勾配が緩やかであるビアホールを形成する。

【0041】

具体的には、ステップＳ５０のフォトリソグラフィプロセスは、以下を含む。共通電極層１５及び第３金属層３１にフォトレジスト層４０を塗布し、かつ露光現像を行い、このとき、第３金属層３１は、ハーフトーンマスク板の非透光領域（すなわち膜形成領域）に対応し、共通電極層１５は、ハーフトーンマスク板の半透光領域（すなわち膜形成領域）に対応し、共通電極層１５の孔掘り領域及び上記表示領域（すなわち画素領域）の周辺は、ハーフトーンマスク板の透光領域（すなわち孔形成領域）に対応する。次に、一回目のエッチングを行って、上記表示領域の周辺及び共通電極層１５の孔掘り領域に対応する第３金属層３１をエッチングし、続いて、アッシングプロセスを行って、上記エッチング後に残されたフォトレジストをアッシングして除去し、そして、二回目のエッチングを行って、第３金属層３１のパターンがない共通電極層１５をエッチングすることにより、共通電極層１５の第２ビアホール１５０を形成し、その後、三回目のエッチングを行って、半透光領域に対応する第３金属層３１をエッチングし、半透光領域の下の共通電極パターンと、フォトレジストにより保護された第３金属層３１及び第３金属層３１の下方の共通電極１５２のパターンとを残し、最後に、第３金属層３１上のフォトレジストを除去して、ステップＳ５０のフォトリソグラフィプロセスを完了する。また、第２ビアホール１５０を製造するプロセスにおいて、第１相対ビアホール１４０ａに対応する上方に、第１相対ビアホール１４０ａに連通する第２相対ビアホール１５０ａを同時に形成する（図９に示す）。

【0042】

上記ステップにより、共通電極層１５の緩勾配壁１５１の底縁と第１ビアホール１４０の頂縁との間の間隔は、２．５μｍより小さく、第２ビアホール１５０の基板１０への正投影は、第１ビアホール１４０の基板１０への正投影より大きく、かつ第１ビアホール１４０の基板１０への正投影を被覆する（図２に示す）。換言すれば、本願において、スリットを有するハーフトーンマスク板を用いて第３金属層３１及び共通電極層１５に対してフォトリソグラフィプロセスを行い、すなわち、共通電極層１５の孔掘り領域に対してフォトマスクによる光学補正を追加することにより、共通電極の第３ビアホールの縁部のフォトレジスト形態を最適化し、ビアホールの縁部のフォトレジストの厚さを減少させ、ビアホールの縁部のフォトレジストが堆積されて有機膜層のビアホール内に落下するリスクを低減する。

【0043】

ステップＳ６０では、第２不動態化層を堆積し、かつ第１ビアホール、上記有機膜層及び上記共通電極層を被覆する。具体的には、図１０に示すように、材料が窒化ケイ素であってもよい第２不動態化層１６をＣＶＤプロセスにより基板１０に堆積する。

【0044】

ステップＳ７０では、フォトリソグラフィプロセスを用いて上記第２不動態化層をパターン化することにより、第３ビアホール及び貫通孔を形成する。具体的には、図１０に示すように、貫通孔１６２は、一部の共通電極１５２を露出させる。第１ビアホール１４０、第２ビアホール１５０及び第３ビアホール１６０によって第１連通孔１０１が定義され、上記第１連通孔１０１は、第１不動態化層１３まで延在し、かつ一部の第１不動態化層１３を貫通することにより、上記薄膜トランジスタＴのドレイン２１３を露出させる。また、第３ビアホール１６０を形成するプロセスにおいて、第２不動態化層１６に第２相対ビアホール１５０ａに対応する第３相対ビアホール１６０ａを同時に形成する。図１０に示すように、第１相対ビアホール１４０ａ、第２相対ビアホール１５０ａ及び第３相対ビアホール１６０ａによって第２連通孔１０２が形成される。

【0045】

また、製造された第２不動態化層１６は、被覆壁１６１をさらに含む。上記被覆壁１６１は、第１連通孔１０１に沿って設けられ、かつ上から下へ第１ビアホール１４０の底部へ傾斜することにより、上記第１ビアホール１４０の孔壁及び上記第２ビアホール１５０の緩勾配壁１５１を被覆する。

【0046】

ステップＳ８０では、上記第２不動態化層に画素電極層を堆積する。

【0047】

ステップＳ９０では、フォトリソグラフィプロセスを用いて上記画素電極層をパターン化することにより、上記第１連通孔により上記薄膜トランジスタのソースに接続される画素電極を形成する。具体的には、図２に示すように、基板１０に画素電極層１７をＰＶＤプロセスにより堆積し、パターン化することにより、画素電極１７１を形成する。図２に示すように、画素電極１７１は、第１連通孔１０１により薄膜トランジスタＴのドレイン２１３に接続され、かつ上記貫通孔１６２により共通電極１５２に接続される。

【0048】

続いて図２に示すように、第２連通孔１０２は、第２不動態化層１６、共通電極層１５、有機膜層１４及び一部の上記第１不動態化層１３を貫通することにより、上記第２金属配線２１２を露出させ、上記画素電極１７１は、上記第２連通孔１０２により第２金属層２１の第２金属配線２１２（すなわちデータ線）及び第１金属層１１の第１金属配線１１２（すなわちゲート線）に接続される。

【0049】

以上より、本願によれば、アレイ基板及びその製造方法が提供される。そして、スリットを有するハーフトーンマスク板を用いて第３金属層及び共通電極層に対してフォトリソグラフィプロセスを行うことにより、共通電極層の孔掘り領域に対してフォトマスクによる光学補正を追加し、共通電極のビアホールの縁部のフォトレジスト形態を最適化し、ビアホールの縁部のフォトレジストの厚さを減少させ、かつ共通電極が小さいビアホールの縁部（安全距離）を有するという条件下で、ビアホールの縁部のフォトレジストが堆積されて有機膜層のビアホール内に落下するリスクを低減するために十分な空間を提供することができ、従来の製造プロセスに要求される安全距離が非常に大きいため、必要な空間が大きくなり、それにより開口領域の面積を減少させ、透過率を低下させ、液晶ディスプレイの消費電力を増加させ、表示効果を低下させるという技術的課題を効果的に解決することができる。また、第３金属層の設計により、共通電極の抵抗を減少させることができ、かつゲート線とデータ線の信号妨害の、共通電極で構成されたコンデンサに対する結合作用を効果的に低減することができる。

【0050】

上記実施例において、各実施例の記載についてそれぞれ重点が置かれ、ある実施例で詳しく説明していない部分について、他の実施例の関連記載を参照されたい。

【0051】

以上、本願の実施例について詳細に説明し、本明細書において具体例を用いて本願の原理及び実施形態を解説したが、以上の実施例の説明は、本願の技術手段及びその主旨の理解を助けるためのものに過ぎず、当業者であれば理解すべきこととして、依然として、前述の各実施例に記載の技術手段を修正するか、又はその技術的特徴の一部に同等置換を行うことができ、これらの修正や置換によって、対応する技術手段の本質は、本願の各実施例の技術手段の範囲から逸脱することはない。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11A】

【図11B】

【国際調査報告】