知財求人 - 知財ポータルサイト「IP Force」
▶ テキサス インスツルメンツ インコーポレイテッドの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-01-22
(54)【発明の名称】デジタル・時間変換器のパラメトリック誤差の較正
(51)【国際特許分類】
H03L 7/081 20060101AFI20240115BHJP
H03L 7/197 20060101ALI20240115BHJP
H03M 1/82 20060101ALI20240115BHJP
【ＦＩ】
H03L7/081
H03L7/197
H03M1/82
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2023542527
(86)(22)【出願日】2022-01-12
(85)【翻訳文提出日】2023-09-11
(86)【国際出願番号】 US2022012085
(87)【国際公開番号】W WO2022155176
(87)【国際公開日】2022-07-21
(31)【優先権主張番号】63/136,243
(32)【優先日】2021-01-12
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】17/573,323
(32)【優先日】2022-01-11
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】507107291
【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド
(74)【代理人】
【識別番号】230129078
【弁護士】
【氏名又は名称】佐藤 仁
(72)【発明者】
【氏名】ミカエル ヘンダーソン ペロット
【テーマコード（参考）】
5J022
5J106
【Ｆターム（参考）】
5J022AB01
5J022CE01
5J106AA04
5J106CC01
5J106CC30
5J106CC41
5J106CC53
5J106CC59
5J106DD24
5J106FF09
5J106GG10
5J106HH02
5J106JJ06
5J106KK25
5J106KK31
5J106QQ02
(57)【要約】
幾つかの例において、回路は、クロック分周器（１０２）と、クロック分周器に結合される較正回路（１０４）とを含む。クロック分周器は、デジタル・時間変換器（ＤＴＣ）（２０４）を含む。較正回路は、ＤＴＣの利得誤差及びパラメトリック積分非線形性（ＩＮＬ）誤差を判定し、利得誤差及びＩＮＬ誤差を補償するように利得調整値及びＩＮＬ調整値を判定し、利得調整値及びＩＮＬ調整値に従ってＤＴＣの動作を改変して利得誤差及びＩＮＬ誤差を補正するように構成される。
【特許請求の範囲】
【請求項1】
回路であって、入力クロック信号を受信するように構成される第１の入力と、第２の入力と、出力とを有するマルチモジュラス（ＭＭ）分周器と、
デルタシグマ変調器であって、分周値を受け取るように構成される第１の入力と、前記ＭＭ分周器の前記出力に結合される第２の入力と、前記ＭＭ分周器の前記第２の入力に結合される第１の出力と、第２の出力とを有する前記デルタシグマ変調器と、
第１の入力と、第２の入力と、第３の入力と、出力とを有するデジタル・時間変換器（ＤＴＣ）であって、前記第１の入力が前記ＭＭ分周器の前記出力に結合され、前記第２の入力が前記デルタシグマ変調器の前記第２の出力に結合される、前記デジタル・時間変換器（ＤＴＣ）と、
前記ＤＴＣの前記出力に結合される第１の入力と、前記デルタシグマ変調器の前記第２の出力に結合される第２の入力と、前記ＤＴＣの前記第３の入力に結合される出力とを有する較正回路と、
を含む、回路。
【請求項2】
請求項１に記載の回路であって、前記較正回路が、第１の入力と、第２の入力と、第１の出力と、第２の出力と、を有する相関回路であって、前記相関回路の前記第１の入力が位相誤差信号を受信するように構成され、前記相関回路の前記第２の入力が前記デルタシグマ変調器の前記第２の出力に結合される、前記相関回路と、
前記相関回路の前記第１の出力に結合される第１の入力と、前記相関回路の前記第２の出力に結合される第２の入力と、第１の出力と、第２の出力と、を有するフィードバック制御回路と、
前記ＭＭ分周器の前記出力に結合される第１の入力と、前記デルタシグマ変調器の前記第２の出力に結合される第２の入力と、前記フィードバック制御回路の前記第２の出力に結合される第３の入力と、前記ＤＴＣの前記第３の入力に結合される出力と、を有するパラメトリック積分非線形性（ＩＮＬ）補償回路と、
前記フィードバック制御回路の前記第１の出力及び前記ＤＴＣの第４の入力に結合される入力を有する利得補償回路と、
を含む、回路。
【請求項3】
請求項２に記載の回路であって、前記較正回路が、入力及び出力を有する較正位相ロックループ（ＰＬＬ）を含み、前記ＰＬＬ入力が、前記ＤＴＣ出力と前記ＰＬＬ出力において提供される前記位相誤差信号とに結合され、前記較正ＰＬＬが、
前記ＤＴＣの前記出力に結合される第１の入力と、第２の入力と、出力と、を有する線形位相検出器（ＰＤ）と、
前記線形ＰＤの前記出力に結合される入力と、出力と、を有するループフィルタと、
前記ＤＴＣの前記出力に結合される第１の入力と、第２の入力と、前記相関回路の第１の入力に結合される出力と、を有するバンバンＰＤと、
前記バンバンＰＤ出力に結合される入力と、出力と、を有する同調制御回路と、
前記ループフィルタ出力及び前記同調制御回路出力に結合される入力と、出力と、を有する電圧制御発振器（ＶＣＯ）と、
前記ＶＣＯ出力に結合される入力と、前記線形ＰＤの前記第１の入力及び前記バンバンＰＤの前記第１の入力に結合される出力と、を有する分周器と、
を含む、回路。
【請求項4】
請求項１に記載の回路であって、第１の入力と、第２の入力と、第１の出力と、第２の出力と、を有する検出器回路であって、前記検出器回路の前記第１の入力が基準信号受信するように構成され、前記検出器回路の前記第２の入力が前記ＤＴＣ出力に結合され、前記検出器回路の前記第１の出力が前記較正回路の第３の入力に結合される、前記検出器回路と、
前記検出器回路の前記第２の出力に結合される入力と、前記ＭＭ分周器の前記第１の入力に結合される出力と、を有する電圧制御発振器（ＶＣＯ）と、
をさらに含む、回路。
【請求項5】
請求項４に記載の回路であって、前記較正回路が、
第１の入力と、第２の入力と、第１の出力と、第２の出力と、を有する相関回路であって、前記相関回路の前記第１の入力が前記検出器回路の前記第１の出力に結合され、前記相関回路の前記第２の入力が前記デルタシグマ変調器の前記第２の出力に結合される、前記相関回路と、
前記相関回路の前記第１の出力に結合される第１の入力と、前記相関回路の前記第２の出力に結合される第２の入力と、第１の出力と、第２の出力と、を有するフィードバック制御回路と、
パラメトリック積分非線形性（ＩＮＬ）補償回路であって、前記フィードバック制御回路の前記第２の出力に結合される第１の入力と、前記フィードバック制御回路の前記第２の出力に結合される第２の入力と、前記デルタシグマ変調器の前記第２の出力に結合される第３の入力と、前記ＤＴＣの前記第３の入力に結合される出力と、を有する、前記ＩＮＬ補償回路と、
前記フィードバック制御回路の前記第１の出力及び前記ＤＴＣの第４の入力に結合される入力を有する利得補償回路と、
を含む、回路。
【請求項6】
請求項５に記載の回路であって、前記検出器回路が、
前記基準信号を受信するように構成される第１の入力と、前記ＤＴＣの前記出力に結合される第２の入力と、出力と、を有する線形位相検出器（ＰＤ）と、
前記線形ＰＤの前記出力に結合される入力と、前記ＶＣＯの前記入力に結合される出力と、を有するループフィルタと、
前記基準信号を受信するように構成される第１の入力と、前記ＤＴＣの前記出力に結合される第２の入力と、前記相関回路の前記第１の入力に結合される出力と、を有するバンバンＰＤと、
前記バンバンＰＤ出力に結合される入力と、前記ＶＣＯの前記入力に結合される出力と、を有する同調制御回路と、
を含む、回路。
【請求項7】
請求項４に記載の回路であって、前記較正回路が、
位相誤差信号を判定するため、前記ＤＴＣの出力を前記基準信号と比較し、
相関値を判定するため、前記位相誤差信号を、各々が前記デルタシグマ変調器の残余誤差の関数である、複数の基底関数と相関させ、
前記相関値をゼロ平均に収束させるため、前記相関に基づいて前記ＤＴＣの利得及びパラメトリック積分非線形性（ＩＮＬ）調整を制御する、
ように構成される、
回路。
【請求項8】
請求項１に記載の回路であって、前記較正回路が、
位相誤差信号を判定するため、前記ＤＴＣの出力を第２の入力クロック信号と比較し、
相関値を判定するため、前記位相誤差信号を、各々が前記デルタシグマ変調器の残余誤差の関数である、複数の基底関数と相関させ、
前記相関値をゼロ平均に収束させるため、前記相関に基づいて、前記ＤＴＣの利得及びパラメトリック積分非線形性（ＩＮＬ）調整を制御する、
ように構成される、
回路。
【請求項9】
回路であって、デジタル・時間変換器（ＤＴＣ）を含むクロック分周器と、
前記クロック分周器に結合される較正回路と、
を含み、
前記較正回路が、
前記ＤＴＣの利得誤差及びパラメトリック積分非線形性（ＩＮＬ）誤差を判定し、
前記利得誤差及び前記ＩＮＬ誤差を補償するために、利得調整値及びＩＮＬ調整値を判定し、
前記利得誤差及び前記ＩＮＬ誤差を補正するために、前記利得調整値及び前記ＩＮＬ調整値に従って、前記ＤＴＣの動作を改変する、
ように構成される、
回路。
【請求項10】
請求項９に記載の回路であって、前記ＤＴＣの前記利得誤差及び前記ＩＮＬ誤差を判定するために、前記較正回路が、位相誤差信号を判定するため、前記ＤＴＣの出力信号を基準信号と比較し、
相関値を判定するため、前記位相誤差信号を、各々が前記クロック分周器のデルタシグマ変調器の残余誤差の関数である、複数の基底関数と相関させ、
前記判定された相関値に基づいて前記利得調整値及び前記ＩＮＬ調整値を判定する、
ように構成され、判定された前記利得調整値及び前記ＩＮＬ調整値が、前記相関値をゼロ平均に集束させる、
回路。
【請求項11】
請求項１０に記載の回路であって、前記位相誤差信号を判定するために、前記較正回路が、前記基準信号を前記ＤＴＣの前記出力信号と比較して前記位相誤差信号を提供するように構成されるバンバン位相検出器を含む、回路。
【請求項12】
請求項１０に記載の回路であって、前記複数の基底関数が、前記位相誤差のための少なくとも一つの基底関数と、前記ＩＮＬ誤差のための少なくとも一つの基底関数とを含む、回路。
【請求項13】
請求項１２に記載の回路であって、前記複数の基底関数がゼロ直流電流成分を有する、回路。
【請求項14】
請求項１２に記載の回路であって、前記複数の基底関数が、基本周波数のための第１の基底関数と、第２高調波周波数のための第２の基底関数とを含む、回路。
【請求項15】
請求項１０に記載の回路であって、前記較正回路が、前記相関を実施する前に前記基底関数をフィルタリングするように構成される、回路。
【請求項16】
請求項９に記載の回路であって、前記較正回路が、ルックアップテーブルに従って前記ＤＴＣの不一致誤差を補正するように構成される、回路。
【請求項17】
システムであって、制御信号を提供するように構成されるコントローラと、
前記コントローラに結合され、受信されるクロック信号を改変して、前記制御信号に従って改変クロック信号を形成するように構成されるデジタル・時間変換器（ＤＴＣ）を含むクロック分周器と、
前記クロック分周器に結合される較正回路であって、前記較正回路が、
前記ＤＴＣの利得誤差及びパラメトリック積分非線形性（ＩＮＬ）誤差を判定し、
前記利得誤差及び前記ＩＮＬ誤差を補償するために、利得調整値及びＩＮＬ調整値を判定し、
前記利得誤差及び前記ＩＮＬ誤差を補正するために、前記利得調整値及び前記ＩＮＬ調整値に従って、前記ＤＴＣの動作を改変する、
ように構成される、前記較正回路と、
前記クロック分周器に結合され、前記クロック分周器から前記改変されたクロック信号を受信し、前記改変されたクロック信号に従って動作するように構成される構成要素と、
を含む、システム。
【請求項18】
請求項１７に記載のシステムであって、前記ＤＴＣの前記利得誤差及び前記ＩＮＬ誤差を判定するために、前記較正回路が、位相誤差信号を判定するため、前記ＤＴＣの出力信号を基準信号と比較し、
相関値を判定するため、前記位相誤差信号を、各々が前記クロック分周器のデルタシグマ変調器の残余誤差の関数である、複数の基底関数と相関させ、
前記判定された相関値に基づいて前記利得調整値及び前記ＩＮＬ調整値を判定する、
ように構成され、判定された前記利得調整値及び前記ＩＮＬ調整値が、前記相関値をゼロ平均に集束させる、
システム。
【請求項19】
請求項１８に記載のシステムであって、前記位相誤差信号を判定するために、前記較正回路が、前記基準信号を前記ＤＴＣの前記出力信号と比較して前記位相誤差信号を提供するように構成されるバンバン位相検出器を含む、システム。
【請求項20】
請求項１８に記載のシステムであって、前記複数の基底関数が、互いに直交しており、前記位相誤差のための少なくとも一つの基底関数と、前記ＩＮＬ誤差のための少なくとも一つの基底関数とを含む、システム。
【発明の詳細な説明】
【背景技術】
【0001】
電子システムにおける様々な電気構成要素は、異なるクロック周波数で動作する。その結果、第１の周波数を有する第１のクロック信号が分周されて、第２の周波数を有する第２のクロック信号が形成され得る。この分周を実施するための幾つかの手法において、それらの有用性が制限されることがある。
【発明の概要】
【0002】
幾つかの例において、回路が、マルチモジュラス（ＭＭ）分周器と、デジタルデルタシグマ変調器と、デジタル・時間変換器（ＤＴＣ）と、較正回路とを含む。ＭＭ分周器は、入力クロック信号を受信するように構成される第１の入力と、第２の入力と、出力とを有する。デルタシグマ変調器は、分周値を受け取るように構成される第１の入力と、ＭＭ分周器の出力に結合される第２の入力と、ＭＭ分周器の第２の入力に結合される第１の出力と、第２の出力とを有する。ＤＴＣは、第１の入力、第２の入力、第３の入力、及び出力を有し、第１の入力はＭＭ分周器の出力に結合され、第２の入力はデルタシグマ変調器の第２の出力に結合される。較正回路は、ＤＴＣ出力に結合される第１の入力と、デルタシグマ変調器の第２の出力に結合される第２の入力と、第３のＤＴＣ入力に結合される出力とを有する。
【0003】
幾つかの例において、回路が、クロック分周器と、クロック分周器に結合される較正回路とを含む。クロック分周器は、デジタル・時間変換器（ＤＴＣ）を含む。較正回路は、ＤＴＣの利得誤差及びパラメトリック積分非線形性（ＩＮＬ）誤差を判定し、利得誤差及びＩＮＬ誤差を補償するための利得調整値及びＩＮＬ調整値を判定し、利得誤差及びＩＮＬ誤差を補正するために利得調整値及びＩＮＬ調整値に応じてＤＴＣの動作を改変するように構成される。
【0004】
幾つかの例において、システムが、コントローラと、クロック分周器と、較正回路と、構成要素を含む。コントローラは、制御信号を提供するように構成される。クロック分周器は、コントローラに結合され、ＤＴＣを含み、ＤＴＣは、改変されたクロック信号を形成するために、受け取ったクロック信号を制御信号に従って改変するように構成される。較正回路はクロック分周器に結合される。較正回路は、ＤＴＣの利得誤差及びパラメトリック積分非線形性（ＩＮＬ）誤差を判定し、利得誤差及びＩＮＬ誤差を補償するための利得調整値及びＩＮＬ調整値を判定し、利得誤差及びＩＮＬ誤差を補正するために利得調整値及びＩＮＬ調整値に応じてＤＴＣの動作を改変するように構成される。構成要素は、クロック分周器に結合されており、クロック分周器から改変されたクロック信号を受信し、改変されたクロック信号に従って動作するように構成される。
【図面の簡単な説明】
【0005】
【図1】様々な例に従った電子デバイスのブロック図である。
【0006】
【図2】様々な例に従った、較正回路を備えたクロック分周器のブロック図である。
【0007】
【図3】様々な例に従った、較正回路を備えたクロック分周器のブロック図である。
【0008】
【図4】様々な例に従った較正位相ロックループ（ＰＬＬ）のブロック図である。
【0009】
【図5】様々な例に従った較正ＰＬＬのブロック図である。
【0010】
【図6】様々な例に従った較正ＰＬＬのブロック図である。
【0011】
【図7】様々な例に従った較正ＰＬＬのブロック図である。
【0012】
【図8】様々な例に従った較正ＰＬＬのブロック図である。
【0013】
【図9】様々な例に従った較正ＰＬＬのブロック図である。
【0014】
【図10】様々な例に従った、較正回路を備えたクロック分周器を含むＰＬＬのブロック図である。
【0015】
【図11】様々な例に従った、較正回路を備えたクロック分周器を含むＰＬＬのブロック図である。
【0016】
【図12】様々な例に従った検出器のブロック図である。
【0017】
【図13】様々な例に従った検出器のブロック図である。
【0018】
【図14】様々な例に従った検出器のブロック図である。
【0019】
【図15】様々な例に従った、クロック分周器における信号のタイミング図である。
【0020】
【図16】様々な例に従った基底関数の図である。
【0021】
【図17】様々な例に従った、拡張された基底関数の図である。
【0022】
【図18】様々な例に従った、簡略化された基底関数の図である。
【0023】
【図19】様々な例に従った、クロック分周器における利得及びパラメトリック積分非線形性（ＩＮＬ）補正の過渡シミュレーションである。
【0024】
【図20A】様々な例に従った、ＩＮＬ打ち消しがディセーブルされた状態のクロック分周器の位相ノイズスペクトルである。
【0025】
【図20B】様々な例に従った、ＩＮＬ打ち消しがイネーブルされた状態のクロック分周器の位相ノイズスペクトルである。
【発明を実施するための形態】
【0026】
クロック分周には、整数分周などの幾つかの手法が存在する。しかし、整数分周では、選択可能な出力クロック信号周波数の分解能を制限する、入力クロック信号と出力クロック信号との間に存在する整数関係により、その有用性が制限され得る。出力周波数分解能に対するこのような制限を回避するための一つの解決策は、分数出力分周器（ＦＯＤ）を実装することである。分数出力分周器は、その分周値を、平均分周クロック周波数が入力クロック信号と分周クロック信号との間の整数関係に制約されないように、入力クロック信号を分周する時間に合わせて動的に変化させる。ここで、分周クロック信号は、プログラムされた値に対応する平均周波数を有する。ただし、分周値が動的に変化すると、分周クロック信号に瞬時位相エラーが生じ得、その結果、分周クロック信号にジッタが生じ得る。ジッタは、分周クロック信号の立ち上がりエッジと、分周クロック信号の平均周波数と同じ周波数を有する理想クロック信号の対応する立ち上がりエッジとの間の瞬時時間変化とみなし得る。
【0027】
幾つかの例において、理想クロック信号は、周期的なクロック信号である（例えば、各クロックサイクルは同じ周期を有する）。位相誤差により、分周クロックの周期がクロックサイクルごとに変化し、理想クロック信号の周期と一致しないことがある。この不一致は、入力クロック信号と分周クロック信号との間の位相誤差又は時間誤差を定量化する残余誤差信号に従って分周クロック信号を改変するデジタル・時間変換器（ＤＴＣ）などによって補正され得る。ただし、ＤＴＣの実装は、ＤＴＣが分周クロック信号を改変して分周値の動的な変化による残余誤差信号を打ち消すので、補正誤差を導入することがある。このような補正誤差には、利得誤差、パラメトリック積分非線形性（ＩＮＬ）誤差、及び不一致誤差が含まれる。利得誤差は、入力クロック周期又は入力クロック周期の整数倍に対応する理想的なフルスケール範囲と比較した、ＤＴＣの時間におけるフルスケール範囲の誤差に対応する。ＩＮＬは、ＤＴＣを制御する入力残余の関数として説明され得るゼロ利得誤差の仮定の下での誤差に対応する。不一致誤差は、ＤＴＣを制御する入力残余の関数として説明されることに簡単には従わない入力残余の個々の設定の誤差に対応する。
【0028】
不一致誤差は、ＤＴＣを制御する入力残余の関数として説明されることに簡単には従わないので、不一致誤差の補正はルックアップテーブル（ＬＵＴ）を介して実施されることがある。不一致誤差が温度変化にわたって比較的安定している場合、ＬＵＴのエントリ値を判定するための測定及び計算がオフラインで実施され得る。このような例において、残りの懸念される誤差は利得誤差及びＩＮＬ誤差であり、これらは温度によって大きく変化し得る。したがって、利得誤差及びＩＮＬ誤差は、オフラインではなく、実質的に連続して補正され得る。幾つかの例において、利得誤差及びＩＮＬ誤差の連続的な補正は、ＬＵＴを介した不一致誤差のオフライン較正を伴う。
【0029】
本記載の例は、クロック信号を形成する際に導入される利得誤差及びＩＮＬ誤差を補正するのに有用な回路を提供する。例えば、本記載の回路は、利得及びＩＮＬ誤差値を推定し、利得及びＩＮＬ調整値を判定し、利得及びＩＮＬ調整値に従ってＤＴＣの利得及びＩＮＬを改変して、ＤＴＣの利得誤差及びＩＮＬ誤差を改変でき、そのため出力クロック信号への影響が軽減され得る。幾つかの例において、このような較正は、入力クロック信号と出力クロック信号の間の整数関係の制約を回避し、出力クロック信号を形成するプロセスにおいて出力クロック信号に導入される利得誤差又はＩＮＬ誤差の影響を軽減しながら、本質的に周期的であり、理想クロック信号とほぼ同等である、出力クロック信号を提供し得る。
【0030】
図１は、様々な例に従った電子デバイス１００のブロック図である。電子デバイス１００は、任意の適切なデバイスとし得、その範囲は本明細書において限定されない。例えば、電子デバイス１００は、分周技術又は周波数逓倍技術などにより、第１のクロック信号の第１の周波数から変化する第２の周波数を有する第２のクロック信号を有することが有用なデバイスとし得る。したがって、電子デバイス１００はクロック分周器１０２を含む。クロック分周器１０２は、ＦＯＤなどの様々な形態のものとし得る。ＦＯＤは、分周器などの開ループの状況で、又は位相ロックループ内などの閉ループの状況で実装され得る。クロック分周器１０２は較正回路１０４を含む。様々な例において、較正回路１０４は、クロック分周器１０２の誤差、又はクロック分周器１０２に関連する誤差を推定、計算、又はその他の方式で判定し、誤差に基づいて調整値を判定し、調整値に基づいてクロック分周器１０２の補正又は較正によりこのような誤差を補正する。
【0031】
電子デバイス１００はコントローラ１０６も含む。コントローラ１０６は、クロック分周器１０２及び／又は較正回路１０４に結合し得、様々な制御信号又は他のデータをクロック分周器１０２及び／又は較正回路１０４に提供し得る。これらの信号は、少なくとも基準クロック（例えば、クロック分周器１０２に対する入力クロック）と、クロック分周器１０２が出力クロックを形成するために入力クロック（又は、クロック分周器１０２が入力クロックを分周する値）を分周する周波数とを含み得る。他の例において、基準クロックは、分数Ｎ又は整数Ｎの周波数シンセサイザなどの発振器又は位相ロックループなどの別の構成要素（図示せず）によって提供される。幾つかの例において、コントローラ１０６は、クロック分周器１０２から出力クロックを受け取る。他の例において、電子デバイス１００は構成要素１０８を含む。構成要素１０８は、クロック分周器１０２に結合し得、クロック分周器１０２から出力クロック信号を受信し得る。様々な例において、構成要素１０８は、無線トランシーバ、分周器、位相ロックループ（例えば、分数Ｎ又は整数Ｎの周波数シンセサイザなど）、通信又は他のシグナリングにおいて有用な構成要素、或いは入力クロックとは異なり、高分解能で設定される周波数を有する出力クロック信号を受信することから恩恵を受け得る他の構成要素などの任意の適切な構成要素である。
【0032】
図２は、様々な例に従った、較正回路１０４を備えたクロック分周器１０２のブロック図である。幾つかの例において、図２に示すクロック分周器１０２は、開ループＦＯＤである。幾つかの例において、クロック分周器１０２は、マルチモジュラス（ＭＭ）分周器２０２、デジタルデルタシグマ変調器２０６、ＤＴＣ２０４、及び較正回路１０４を含む。幾つかの例において、ＭＭ分周器２０２は、図２においてｃｌｋ＿ｒｅｆとして示す基準クロック信号などの入力クロック信号を受信するように構成される第１の入力を有する。ＭＭ分周器２０２は、第２の入力及び出力も有する。デルタシグマ変調器２０６は、図２においてＤｉｖ Ｖａｌとして示す、整数及び分数成分を含む分周値を受け取るように構成される第１の入力を有する。分周値は、デジタルフォーマット又はデジタルドメインにおけるものとし得、デルタシグマ変調器２０６によって図２においてＮとして示す一連の分周値に、それらの平均がＤｉｖ Ｖａｌに対応するように変換される。デルタシグマ変調器２０６は、ＭＭ分周器２０２の第２の入力に結合される第１の出力を有し、この結合を介してＭＭ分周器２０２にＮを提供する。デルタシグマ変調器２０６はさらに、ＭＭ分周器２０２の出力に結合される第２の入力と、第２の出力とを含む。ＤＴＣ２０４は、ＭＭ分周器２０２の出力に結合される第１の入力と、デルタシグマ変調器２０６の第２の出力に結合される第２の入力と、第３の入力と、出力とを有する。幾つかの例において、ＤＴＣ２０４は、図２においてＲｅｓとして示す残余誤差信号をデルタシグマ変調器２０６から受信する。ＤＴＣ２０４は、その出力において、図２においてｃｌｋ＿ｏｕｔとして示す出力クロック信号を提供する。較正回路１０４は、ＤＴＣ２０４の出力に結合される第１の入力と、デルタシグマ変調器２０６の第２の出力に結合される第２の入力と、ＤＴＣ２０４の第３の入力に結合される出力とを有する。幾つかの例において、較正回路１０４は、ＭＭ分周器２０２の出力に結合される第３の入力を有する。
【0033】
動作の一例において、デルタシグマ変調器２０６は、Ｄｉｖ Ｖａｌを受け取り、Ｄｉｖ Ｖａｌに基づいてＮを判定し、ＮをＭＭ分周器２０２に提供する。デルタシグマ変調器２０６はさらに、その第２の出力においてＲｅｓを提供する。ＭＭ分周器２０２は、ｃｌｋ＿ｒｅｆ及びＮを受け取り、これらに基づいて、図２においてｃｌｋ＿ｄｉｖとして示す分周クロック信号を提供する。ＤＴＣ２０４は、ｃｌｋ＿ｄｉｖ及びＲｅｓを受け取り、これらに基づいてｃｌｋ＿ｏｕｔを提供する。較正回路１０４は、ｃｌｋ＿ｄｉｖ、ｃｌｋ＿ｏｕｔ、及びＲｅｓを受け取り、これらに基づいて、ＤＴＣ２０４によってｃｌｋ＿ｏｕｔに導入される利得誤差及びＩＮＬ誤差を軽減するためにクロック分周器１０２を較正するための利得及びＩＮＬ誤差調整値を判定する。幾つかの例において、較正回路１０４はまた、ＬＵＴなどを介して、上述したように、ＤＴＣ２０４における不一致誤差を補正する。
【0034】
図３は、様々な例に従った、較正回路１０４を備えたクロック分周器１０２のブロック図である。クロック分周器１０２及び較正回路１０４は、図２を参照して上記したように結合され動作し、その説明は図３を参照して繰り返さない。幾つかの例において、較正回路１０４は、較正位相ロックループ（ＰＬＬ）３０２、相関回路３０４、フィルタ及び累積回路３０６、ＩＮＬ補償回路３０８、及び利得補償回路３１０を含む。較正ＰＬＬ３０２は、ＤＴＣ２０４の出力に結合される入力と、出力とを有する。相関回路３０４は、較正ＰＬＬ３０２の出力に結合される第１の入力と、デルタシグマ変調器２０６の第２の出力に結合される第２の入力と、第１の出力と、第２の出力とを有する。フィルタ及び累積回路３０６は、相関回路３０４の第１の出力に結合される第１の入力と、相関回路３０４の第２の出力に結合される第２の入力と、第１の出力と、第２の出力とを有する。ＩＮＬ補償回路３０８は、ＭＭ分周器２０２の出力に結合される第１の入力と、デルタシグマ変調器２０６の第２の出力に結合される第２の入力と、フィルタ及び累積回路３０６の第２の出力に結合される第３の入力と、ＤＴＣ２０４の第２の入力に結合される出力とを有する。幾つかの例において、ＩＮＬ補償回路３０８の出力とＤＴＣ２０４の第２入力との間の結合が、図２を参照して上述した、デルタシグマ変調器２０６の第２の出力とＤＴＣ２０４の第２の入力との間の結合を置き換える。利得補償回路３１０は、フィルタ及び累積回路３０６の第１の出力に結合される入力と、ＤＴＣ２０４の第３の入力に結合される出力とを有する。幾つかの例において、ＤＴＣにおける不一致誤差を補正するために、ＬＵＴ（図示せず）がデルタシグマ変調器２０６の第２の出力とＤＴＣ２０４との間に結合される。
【0035】
動作の一例において、較正ＰＬＬ３０２は、ｃｌｋ＿ｏｕｔを受け取り、ｃｌｋ＿ｏｕｔに基づいて、図３においてＰＤｃａｌとして示す位相誤差信号を判定する。ＰＤｃａｌは、ｃｌｋ＿ｏｕｔの瞬時位相誤差を相関回路３０４に提供し、相関回路３０４は、ＰＤｃａｌ、Ｒｅｓ、並びに利得誤差及びＩＮＬ誤差の基底関数に基づいて相関を実施する。応用例によっては、ＰＤｃａｌは、位相誤差が正又は負のいずれであるかを示し、例えば、バンバン（ｂａｎｇ－ｂａｎｇ）位相検出器（図示せず）又は任意の他の適切な構成要素によって判定され得る。次いで、ＰＤｃａｌは、Ｒｅｓ及び基底関数に基づく信号と相関される。例えば、Ｒｅｓは、一つ又は複数の基底関数に従って相関回路３０４によってマッピングされ、その結果得られる信号が、フィルタリングされ得、適用されるオフセットを有し得る。幾つかの例において、このフィルタリングは本質的にハイパスである。幾つかの例において、フィルタリング及びオフセットの適用は任意選択であり、いずれかが省かれてもよい。その後、相関回路３０４によって相関が実施され、相関回路３０４は、まず、一つ又は複数の基底関数に従ってＲｅｓをマッピングすることによってつくられる信号でＰＤｃａｌを乗算し、次いで、相関回路３０４の相関フィルタによってフィルタリングして、相関誤差値を得る。例えば、この相関に基づいて、相関回路３０４は、利得相関誤差値（Ｃｏｒｒ＿ｇａｉｎ）及びＩＮＬ相関誤差値（Ｃｏｒｒ＿ＩＮＬ）を提供する。フィルタ及び累積回路３０６は、利得相関誤差値及びＩＮＬ相関誤差値を受け取り、利得調整値（Ｇａｉｎ＿ａｄｊ）及びＩＮＬ調整値（ＩＮＬ＿ａｄｊ）を判定する。フィルタ及び累積回路３０６は、Ｇａｉｎ＿ａｄｊをＤＴＣ２０４に提供し、ＩＮＬ＿ａｄｊをＩＮＬ補償回路３０８に提供する。幾つかの例において、Ｇａｉｎ＿ａｄｊは、利得補償回路３１０のデルタシグマデジタルアナログ変換器（ＤＡＣ）（図示せず）に提供され、判定された利得誤差を補正するためにＤＴＣ２０４を制御する。例えば、ＤＴＣ２０４の抵抗、電流、電圧、又は静電容量が、判定された利得誤差を補正するために、Ｇａｉｎ＿ａｄｊに従って改変され得る。ＩＮＬ補償回路３０８は、ｃｌｋ＿ｄｉｖ（ＩＮＬ補償回路３０８のクロック動作のためなどの）Ｒｅｓ及びＩＮＬ＿ａｄｊを受け取り、これらに基づいて補償残余誤差信号を判定する。幾つかの例において、ＩＮＬ補償回路３０８は、補償残余誤差信号を判定するために、ＩＮＬ＿ａｄｊをＲｅｓに加算する加算器を含む。ＩＮＬ補償回路３０８は、補償残余誤差信号の判定に関連するデータを格納するレジスタも含み得、これらのレジスタはｃｌｋ＿ｄｉｖによってクロックされ得る。補償残余誤差信号は、ＩＮＬ補償回路３０８によって、それが受信した入力信号に基づいて、（例えば、上述のように加算器などを介する）計算、ＬＵＴ、又はその両方を介して判定され得る。ＩＮＬ補償回路３０８は、補償残余誤差信号をＤＴＣ２０４に提供する。他の例において、ＩＮＬ＿ａｄｊとＲｅｓの加算は、ＤＴＣ２０４内で実施され、そのため、ＩＮＬ補償回路３０８が省かれ、ＤＴＣ２０４が補償残余誤差信号の代わりにＩＮＬ＿ａｄｊを直接受け取る。補償残余誤差信号及びＧａｉｎ＿ａｄｊに基づいて、ＤＴＣ２０４は、ｃｌｋ＿ｏｕｔの判定及び提供に補償を適用して、ｃｌｋ＿ｏｕｔの値に対するＤＴＣ２０４の利得誤差及び／又はＩＮＬ誤差の影響を低減する。
【0036】
図４は、様々な例に従った較正ＰＬＬ３０２のブロック図である。幾つかの例において、較正ＰＬＬ３０２は、線形位相検出器（ＰＤ）４０２、ループフィルタ４０４、バンバン位相検出器（ＢＢ ＰＤ）４０８、同調制御回路４１０、電圧制御発振器（ＶＣＯ）４１２、分周器４１４を含む。幾つかの例において、線形ＰＤ４０２は、ｃｌｋ＿ｏｕｔを受け取るように構成される（例えば、ｃｌｋ＿ｏｕｔを受け取るためにＤＴＣ２０４の出力に結合される）第１の入力と、第２の入力と、出力とを有する。ループフィルタ４０４は、線形ＰＤ４０２の出力に結合される入力と、出力とを有する。ＢＢ ＰＤ４０８は、ｃｌｋ＿ｏｕｔを受け取るように構成される（例えば、ｃｌｋ＿ｏｕｔを受け取るためにＤＴＣ２０４の出力に結合される）第１の入力と、第２の入力と、出力とを有する。ＢＢ ＰＤ４０８は、その出力においてＰＤｃａｌを提供する。実装によっては省かれ得る同調制御回路４１０は、ＢＢ ＰＤ４０８の出力に結合される入力と、出力とを有する。ＶＣＯ４１２は出力を有し、アナログ回路及び／又はデジタル論理を含み得る、ループフィルタ４０４又は同調制御回路４１０の出力に結合される入力を有する。分周器４１４は、ＶＣＯ４１２の出力に結合される入力と、線形ＰＤ４０２の第２の入力（省かれない場合）及びＢＢ ＰＤ４０８の第２の入力に結合される出力とを有する。分周器４１４は、その出力において、図４においてＤｉｖ Ｏｕｔとして示す分周器出力信号を提供する。
【0037】
動作の一例において、線形ＰＤ４０２は、ｃｌｋ＿ｏｕｔとＤｉｖ Ｏｕｔとの間で周波数ロックを提供して、較正ＰＬＬ３０２の定常状態動作中にこれら１つの間の線形関係を維持する。線形ＰＤ４０２の出力信号が、ループフィルタ４０４によってフィルタリングされ、ＶＣＯ４１２に提供される。ＢＢ ＰＤ４０８は、定常状態動作中にＢＢ ＰＤ４０８が正の位相誤差値と負の位相誤差値との間で切り替わるように、Ｄｉｖ Ｏｕｔの位相をシフトする。したがって、ＢＢ ＰＤ４０８は、ｃｌｋ＿ｏｕｔの位相誤差がＤｉｖ Ｏｕｔに対して負又は正のいずれであるかを示すＰＤｃａｌを提供する。例えば、ＰＤｃａｌの第１の値が、ｃｌｋ＿ｏｕｔの位相誤差が正であることを示し、ＰＤｃａｌの第２の値が、ｃｌｋ＿ｏｕｔの位相誤差が負であることを示す。したがって、ＰＤｃａｌは、較正ＰＬＬ３０２の定常状態動作中に、ほぼ均等な発生確率を有する２つの出力値間を行ったり来たりする。例えば、ＰＤｃａｌが、ｃｌｋ＿ｏｕｔの位相が負であることをより頻繁に示す場合、同調制御回路４１０は、ＶＣＯ４１２の位相をシフトするために補正信号をＶＣＯ４１２に送出し、補正信号はループフィルタ４０４の出力と合わさり、これにより、ＰＤｃａｌは負の値と正の値の確率がほぼ均等になる。ＰＤｃａｌがｃｌｋ＿ｏｕｔの位相が正であることをより頻繁に示す場合、同様の機能性が実施される。分周器４１４は、プログラムされた値によりＶＣＯ４１２の出力信号を分周して、ｃｌｋ＿ｏｕｔと同じ周波数のＤｉｖ Ｏｕｔを提供する一方で、ＶＣＯ４１２の動作制限内の周波数でのＶＣＯ４１２の動作を容易にする。
【0038】
図５は、様々な例に従った較正ＰＬＬ３０２のブロック図である。幾つかの例において、較正ＰＬＬ３０２は、線形ＰＤ５０２、ループフィルタ５０４、ＢＢ ＰＤ５０６、同調制御回路５０８、ＶＣＯ５１０、及び分周器５１２を含む。幾つかの例において、線形ＰＤ５０２は、ｄフリップフロップ５１４、ｄフリップフロップ５１６、ＡＮＤゲート５１８、及び遅延回路５２０を含む。ループフィルタ５０４は、抵抗器５２２、インバータ５２４、抵抗器５２６、コンデンサ５２８、抵抗器５３０、及びコンデンサ５３２を含む。ＶＣＯ５１０は、バラクタ５３４及びバラクタ５３６を含む。幾つかの例において、ｄフリップフロップ５１４は、論理１値を受け取るデータ入力と、ｃｌｋ＿ｏｕｔを受け取るクロック入力と、リセット入力と、出力とを有する。ｄフリップフロップ５１６は、論理１値を受け取るデータ入力と、Ｄｉｖ Ｏｕｔを受け取るクロック入力と、リセット入力と、出力とを有する。ＡＮＤゲート５１８は、ｄフリップフロップ５１４の出力に結合される第１の入力と、ｄフリップフロップ５１６の出力に結合される第２の入力と、出力とを有する。遅延回路５２０は、ＡＮＤゲート５１８の出力に結合される入力と、ｄフリップフロップ５１４及びｄフリップフロップ５１６のリセット入力に結合される出力とを有する。抵抗器５２２は、ｄフリップフロップ５１４の出力と、ノード５４０との間に結合される。インバータ５２４は、ｄフリップフロップ５１６の出力に結合される入力と、抵抗器５２６を介してノード５４０に結合される出力とを有する。コンデンサ５２８は、ノード５４０と接地電圧電位との間に結合される。抵抗器５３０は、ノード５４０とノード５４２の間に結合される。コンデンサ５３２は、ノード５４２と接地電圧電位との間に結合される。バラクタ５３４は、ノード５４２に結合される入力と、出力とを有する。バラクタ５３６は、同調制御回路５０８の出力に結合される入力と、出力とを有する。バラクタ５３４及びバラクタ５３６のそれぞれの出力において提供される出力信号は加算されて、バラクタ５３４及びバラクタ５３６の静電容量に基づいて判定される周波数を有する、図５にＦｖｃｏとして示す信号を提供する。線形ＰＤ５０２及びループフィルタ５０４は、線形動力学に従ってＤｉｖ Ｏｕｔの位相及び周波数をｃｌｋ＿ｏｕｔへのロックを可能にする一方、ＢＢ ＰＤ５０６及び同調制御回路５０８は、ＰＤｃａｌが、上述したように、定常状態動作中にほぼ均等な発生確率を有する２つの出力値間を行ったり来たりするように、ｃｌｋ＿ｏｕｔとＤｉｖ Ｏｕｔの位相整合を提供する。
【0039】
図６は、様々な例に従った較正ＰＬＬ３０２のブロック図である。幾つかの例において、較正ＰＬＬは、線形ＰＤ６０２、ループフィルタ６０４、ＢＢ ＰＤ６０６、ＢＢ制御回路６０８、デジタルデルタシグマＤＡＣ６１０、ＤＡＣ及びフィルタ回路６１２、ＶＣＯ６１４、及び分周器６１６を含む。幾つかの例において、ＶＣＯ６１４は、図５のＶＣＯ５１０と実質的に同様であり、ここではその説明は図６を参照して繰り返さない。幾つかの例において、線形ＰＤ６０２、ループフィルタ６０４、ＢＢ ＰＤ６０６、及び分周器６１６は、図４を参照して上述した線形ＰＤ４０２、ループフィルタ４０４、ＢＢ ＰＤ４０８、及び分周器４１４と実質的に同様であり、ここではその説明は図６を参照して繰り返さない。ＢＢ制御回路６０８は、ＢＢ ＰＤ６０６の出力に結合される入力と、出力とを有する。デジタルデルタシグマ変調器６１０は、ＢＢ制御回路６０８の出力に結合される入力と、出力とを有する。ＤＡＣ及びフィルタ回路６１２は、デジタルデルタシグマ変調器６１０の出力に結合される入力と、ＶＣＯ６１４に結合される出力とを有する。
【0040】
動作の一例において、ＢＢ制御回路６０８は、ＢＢ ＰＤ６０６によって提供されるようなＰＤｃａｌに基づいてＢＢ同調信号を提供する。ＢＢ制御回路６０８は、デシメータ、アキュムレータ、ギアシフトなどを介して、任意の適切な処理に従ってＢＢ同調信号を提供し得る。デジタルデルタシグマ変調器６１０並びにＤＡＣ及びフィルタ回路６１２は、ＢＢ同調信号を、デジタルフォーマット又はドメインからＶＣＯ６１４の制御に適するアナログ信号に変換する。幾つかの例において、ＤＡＣ及びフィルタ回路６１２は省かれ得、ＶＣＯ６１４は、ＢＢ同調信号を提供するためのよりデジタルな実装を実現するために、デジタルデルタシグマ変調器６１０に結合されるコンデンサのアレイ（図示せず）を含み得る。
【0041】
図７は、様々な例に従った較正ＰＬＬ３０２のブロック図である。幾つかの例において、図７の較正ＰＬＬ３０２は、図６の較正ＰＬＬ３０２の要素を含み、それらに従って標される。ここではこれらの構成要素の説明は図７を参照して繰り返さない。較正ＰＬＬ３０２は、測定回路７０２及び周波数制御回路７０４も含む。測定回路７０２は、ｃｌｋ＿ｏｕｔを受け取るように構成される第１の入力と、分周器６１６の出力に結合される第２の入力と、出力とを有する。周波数制御回路７０４は、測定回路７０２の出力に結合される入力と、ＤＡＣ及びフィルタ回路６１２の入力に結合される出力とを有する。測定回路７０２及び周波数制御回路７０４は、ＶＣＯ６１４の周波数同調範囲を増大させる補助周波数制御経路を形成する。幾つかの例において、ＤＡＣ及びフィルタ回路６１２は省かれ得、ＶＣＯ６１４は、ＢＢ同調信号及び補助周波数制御経路を提供するためのよりデジタルな実装を実現するために、デジタルデルタシグマ変調器６１０及び周波数制御回路７０４に結合されるコンデンサのアレイを含み得る。
【0042】
図８は、様々な例に従った較正ＰＬＬ３０２のブロック図である。幾つかの例において、図８の較正ＰＬＬ３０２は、図７の較正ＰＬＬ３０２の要素を含み、それらに従って標される。ここではこれらの構成要素の説明は図８を参照して繰り返さない。較正ＰＬＬ３０２は、分周値選択回路８０２も含む。分周値選択回路８０２は、ＤＡＣ及びフィルタ回路６１２の入力に結合される第１の入力と、イネーブル信号を受信するように構成される第２の入力と、分周器６１６に結合される出力とを有する。幾つかの例において、分周値選択回路８０２は、例えばＶＣＯ６１４の周波数制御のための適切な動作を実現するために、ＢＢ同調信号がＶＣＯ６１４のプログラムされた制限範囲内に保たれるように、分周器６１６がＶＣＯ６１４の出力信号を分周する値を選択する。
【0043】
図９は、様々な例に従った較正ＰＬＬ３０２のブロック図である。幾つかの例において、図９の較正ＰＬＬ３０２は、図７の較正ＰＬＬ３０２の要素の幾つかを含み、それらに従って標される。ここではこれらの構成要素の説明は図９を参照して繰り返さない。較正回路３０２は、複数のＶＣＯ９０２を含み、それらの各々は、ＶＣＯ６１４として結合され得る。幾つかの例において、ＶＣＯ９０２のうちの、較正ＰＬＬ３０２の特定の応用例に適する最低周波数において動作するＶＣＯが、ＶＣＯ出力信号を提供し得、それにより、図６～図９のものなどの他の例と比較して、較正ＰＬＬ３０２の電力消費が低減される。
【0044】
図１０は、様々な例に従った、較正回路１０４を備えたクロック分周器１０２を含むＰＬＬ １０００のブロック図である。幾つかの例において、ＰＬＬ １０００は、その閉ループフィードバック内にクロック分周器１０２を含み、Ｄｉｖ Ｖａｌに従ってＦ＿ｒｅｆからＦ＿ｖｃｏまでの周波数逓倍を実施する。幾つかの例において、ＰＬＬ １０００は、検出器１００２、ＶＣＯ １００６、分周器１００８、ＭＭ分周器１０１０、ＤＴＣ１０１２、及びデルタシグマ変調器１０１４を含む。幾つかの例において、図１０のＰＬＬ １０００は、本明細書において上述した図２のクロック分周器１０２によって提供されない、ＤＴＣ１０１２によって導入されるジッタのフィルタリングを、検出器１００２を介して提供し得る。
【0045】
例示の実装において、検出器１００２は、基準信号Ｆ＿ｒｅｆを受信するように構成される第１の入力と、第２の入力と、第１の出力と、第２の出力とを有する。ＶＣＯ １００６は、検出器１００２の第１の出力に結合される入力と、出力とを有する。分周器１００８は、ＶＣＯ １００６の出力に結合される入力と、分周器１００８がｃｌｋ＿ｏｕｔを提供するように構成される出力とを有する。実装によっては、高出力信号周波数がＰＬＬ １０００によって提供される例において、分周器１００８は省かれてもよい。幾つかの例において、分周器１００８は、異なる周波数における信号とし得る複数の出力信号をつくるために、複数の分周器を含み得る。ＭＭ分周器１０１０は、ＶＣＯ １００６の出力に結合される第１の入力と、第２の入力と、出力とを有する。ＤＴＣ１０１２は、ＭＭ分周器１０１０の出力に結合される第１の入力と、第２の入力と、第３の入力と、検出器１００２の第２の入力に結合される出力とを有する。デルタシグマ変調器１０１４は、ＭＭ分周器１０１０の出力に結合される入力と、ＭＭ分周器１０１０の第２の入力に結合される第１の出力と、第２の出力とを有する。較正回路１０４は、検出器１００２の第２の出力に結合される第１の入力と、デルタシグマ変調器１０１４の第２の出力に結合される第２の入力と、ＤＴＣ１０１２に結合される出力とを有する。
【0046】
ＰＬＬ １０００の動作の一例において、検出器１００２は、図１０においてｃｌｋ＿ｏｕｔとして示すＤＴＣ１０１２の出力をＦ＿ｒｅｆと比較する。この比較に基づいて、検出器１００２は、ＰＤｃａｌを較正回路１０４に提供し、定常状態において位相ロックを実現するためにＶＣＯ １００６に提供される、図１０においてＶｃｔｒｌとして示す、制御信号を提供する。ＶＣＯ １００６の出力信号の周波数が、Ｆ＿ｒｅｆにＤｉｖ Ｖａｌを乗じた周波数によって判定される。ＶＣＯ １００６によって提供されるようなＦｖｃｏが、ＰＬＬ １０００の出力として直接提供されてもよいし、分周器１００８によって一つ又は複数の周波数に分周されてもよい。また、ＰＬＬ １０００は、較正ＰＬＬを省いてもよく、ＤＴＣ１０１２によって導入される高周波ノイズのフィルタリングを提供し得る。
【0047】
ＭＭ分周器１０１０は、ＶＣＯ １００６の出力を受け取り、デルタシグマ変調器１０１４からＮを受け取り、これらに基づいて、図１０においてｃｌｋ＿ｄｉｖとして示す分周クロック信号を提供する。ＤＴＣ１０１２は、ｃｌｋ＿ｄｉｖ及び較正信号を受信し、これらに基づいてｃｌｋ＿ｏｕｔを提供する。較正回路１０４は、検出器１００２からＰＤｃａｌを受け取り、デルタシグマ変調器１０１４からＲｅｓを受け取り、これらに基づいて、本明細書で上述したように、各々が、Ｒｅｓの関数である基底関数に従って相関を実施して、較正信号を判定し提供する。較正信号に基づいて、ＤＴＣ１０１２は、ｃｌｋ＿ｏｕｔの判定及び提供に補償を適用し、ｃｌｋ＿ｏｕｔの値に対するＤＴＣ１０１２の利得誤差及び／又はＩＮＬ誤差の影響を低減する。幾つかの例において、ＰＬＬ １０００は、ＤＴＣ１０１２の利得誤差及びＩＮＬ誤差に対する補償回路によって判定される相関値が平均してゼロに収束するように、較正回路１０４によって提供される較正信号を継続的に調整する。
【0048】
図１１は、様々な例に従った、較正回路１０４を備えたＰＬＬ １０００のブロック図である。ＰＬＬ １０００は、図１０を参照して上述したように結合され動作し、その説明の一部は図１１を参照して繰り返さない。幾つかの例において、較正回路１０４は、相関回路１０１６、フィルタ及び累積回路１０１８、ＩＮＬ補償回路１０２０、及び利得補償回路１０２２を含む。
【0049】
例示の実装において、検出器１００２は、Ｆ＿ｒｅｆを受信するように構成される第１の入力と、第２の入力と、第１の出力と、第２の出力とを有する。ＶＣＯ １００６は、検出器１００２の第１の出力に結合される入力と、出力とを有する。分周器１００８は、ＶＣＯ １００６の出力に結合される入力と、分周器１００８がｃｌｋ＿ｏｕｔを提供するように構成される出力とを有する。他の例において、Ｆｖｃｏがｃｌｋ＿ｏｕｔとして提供されるので、分周器１００８は省かれる。ＭＭ分周器１０１０は、ＶＣＯ １００６の出力に結合される第１の入力と、第２の入力と、出力とを有する。ＤＴＣ１０１２は、ＭＭ分周器１０１０の出力に結合される第１の入力と、第２の入力と、第３の入力と、検出器１００２の第２の入力に結合される出力とを有する。デルタシグマ変調器１０１４は、ＭＭ分周器１０１０の出力に結合される入力と、ＭＭ分周器１０１０の第２の入力に結合される第１の出力と、第２の出力とを有する。相関回路１０１６は、検出器１００２の第２の出力に結合される第１の入力と、デルタシグマ変調器１０１４の第２の出力に結合される第２の入力と、第１の出力と、第２の出力とを有する。フィルタ及び累積回路１０１８は、相関回路１０１６の第１の出力に結合される第１の入力と、相関回路１０１６の第２の出力に結合される第２の入力と、第１の出力と、第２の出力とを有する。ＩＮＬ補償回路１０２０は、デルタシグマ変調器１０１４の第２の出力に結合される第１の入力と、フィルタ及び累積回路１０１８の第２の出力に結合される第２の入力と、ＤＴＣ１０１２の第３の入力に結合される出力とを有する。利得補償回路１０２２は、フィルタ及び累算回路１０１８の第１の出力に結合される入力と、ＤＴＣ１０１２の第２の入力に結合される出力とを有する。幾つかの例において、利得補償回路１０２２は、図３の利得補償回路３１０と実質的に同様に機能し、ここではそのような説明は図１０を参照して再度繰り返さない。
【0050】
ＰＬＬ １０００の動作の一例において、検出器１００２は、図１１においてｃｌｋ＿ｏｕｔとして示すＤＴＣ１０１２の出力を、図１１においてＦ＿ｒｅｆとして示す基準信号と比較する。この比較に基づいて、検出器１００２は、ＰＤｃａｌを相関回路１０１６に提供し、図１１においてＶｃｔｒｌとして示す制御信号をＶＣＯ １００６に提供する。周波数Ｆｖｃｏが、プログラムされた値によって判定される、分周器１００８の分周値を乗じた周波数Ｆ＿ｒｅｆによって判定される。ＶＣＯ １００６によって提供されるようなＯｕｔが、ＰＬＬ １０００の出力として直接提供されてもよいし、分周器１００８によって一つ又は複数の周波数に分周されてもよい。また、ＰＬＬ １０００は、較正ＰＬＬを省いてもよく、ＤＴＣ１０１２によって導入される高周波ノイズのフィルタリングを提供し得る。
【0051】
ＭＭ分周器１０１０は、Ｆｖｃｏを受け取り、デルタシグマ変調器１０１４からＮを受け取り、これらに基づいて、図１１においてｃｌｋ＿ｄｉｖとして示す分周クロック信号を提供する。ＤＴＣ１０１２は、ｃｌｋ＿ｄｉｖ、補償残余誤差信号、及びＧａｉｎ＿ａｄｊを受け取り、これらに基づいてｃｌｋ＿ｏｕｔを提供する。相関回路１０１６は、検出器１００２からＰＤｃａｌを受け取り、デルタシグマＤＡＣ１０１４からＲｅｓを受け取り、これらに基づいて、本明細書で上述したように、それぞれＲｅｓの関数である基底関数に従って相関を実施して、それぞれ、図１１においてＣｏｒｒ＿ｇａｉｎ及びＣｏｒｒ＿ＩＮＬとして示す、利得及びＩＮＬのための相関値を判定し提供する。フィルタ及び累積回路１０１８は、Ｃｏｒｒ＿ｇａｉｎ及びＣｏｒｒ＿ＩＮＬを受け取り、これらに基づいて、それぞれ、図１１においてＩＮＬ＿ａｄｊ及びＧａｉｎ＿ａｄｊとして示す、利得及びＩＮＬ調整値を判定する。ＩＮＬ補償回路１０２０は、Ｒｅｓ及びＩＮＬ＿ａｄｊを受け取り、これらに基づいて、補償残余誤差信号を判定し、ＤＴＣ１０１２に提供する。補償残余誤差信号及びＧａｉｎ＿ａｄｊに基づいて、ＤＴＣ１０１２は、ｃｌｋ＿ｏｕｔの判定及び提供に補償を適用して、ｃｌｋ＿ｏｕｔの値に対するＤＴＣ１０１２の利得誤差及び／又はＩＮＬ誤差の影響を低減する。例えば、ＤＴＣ１０１２は、デルタシグマＤＡＣ（図示せず）を介してＧａｉｎ＿ａｄｊをデジタル値からアナログ値に変換し得、デルタシグマＤＡＣによって提供される、得られたアナログ値に基づいてＤＴＣ１０１２の抵抗、電流、電圧、又は静電容量を制御して、判定された利得誤差を補正し得る。幾つかの例において、ＰＬＬ １０００は、ＤＴＣ１０１２の利得誤差及びＩＮＬ誤差に対する補償回路によって判定される相関値が平均してゼロに収束するように、較正回路１０４によって提供される較正信号を継続的に調整する。幾つかの例において、ＬＵＴ（図示せず）がデルタシグマ変調器１０１４の第２の出力とＤＴＣ１０１２との間に結合されて、ＤＴＣ１０１２における不一致誤差を補正する。
【0052】
図１２は、様々な例に従った検出器１００２のブロック図である。幾つかの例において、検出器１００２は、線形ＰＤ１２０２、ループフィルタ１２０４、ＢＢ ＰＤ１２０８、及び同調制御回路１２１０を含む。幾つかの例において、線形ＰＤ１２０２、ループフィルタ１２０４、ＢＢ ＰＤ１２０８、及び同調制御回路１２１０は、結合され、図４を参照して上述した線形ＰＤ４０２、ループフィルタ４０４、ＢＢ ＰＤ４０８、及び同調制御回路４１０と実質的に同様に動作し、図４の信号Ｄｉｖ Ｏｕｔが図１２の信号Ｄｉｖで置き換えられている。したがって、ここではこれらの構成要素の説明は、図１２を参照して繰り返さない。
【0053】
図１３は、様々な例に従った検出器１００２のブロック図である。幾つかの例において、検出器１００２は、線形ＰＤ１３０２、ループフィルタ１３０４、オフセット遅延回路１３０６、及びＢＢ ＰＤ１３０８を含む。線形ＰＤ１３０２は、Ｆ＿ｒｅｆを受信するように構成される第１の入力と、Ｄｉｖを受信するように構成される第２の入力と、出力とを有する。ループフィルタ１３０４は、線形ＰＤ１３０２の出力に結合される第１の入力と、Ｖｃｔｒｌが提供される出力とを有する。オフセット遅延回路１３０６は、Ｄｉｖを受け取るように構成される第１の入力と、オフセット較正信号を受信するように構成される第２の入力と、出力とを有する。ＢＢ ＰＤ１３０８は、Ｆ＿ｒｅｆを受け取るように構成される第１の入力と、オフセット遅延回路１３０６の出力に結合される第２の入力と、ＰＤｃａｌが提供される出力とを有する。
【0054】
動作の一例において、線形ＰＤ１３０２は、Ｆ＿ｒｅｆとＤｉｖとの間の位相ロックを提供し、検出器１００２の特性（不整合を含む）に従ってＦ＿ｒｅｆとＤｉｖとの間の定常状態位相誤差を維持する。線形ＰＤ１３０２の出力信号が、ループフィルタ１３０４によってフィルタリングされ、Ｖｃｔｒｌとして提供される。オフセット遅延回路１３０６は、ＰＤｃａｌを監視してＤｉｖの位相をシフトする制御回路（図示せず）から受け取られ得るオフセット較正信号に従ってＤｉｖを遅延させ、そのため、検出器１００２の定常状態動作中にＰＤｃａｌの負値と正値の確率が最終的にほぼ均等になる。このシフトに基づいて、ＢＢ ＰＤ１３０８は、Ｆ＿ｒｅｆの瞬時位相が遅延したＤｉｖに対して負又は正のいずれであるかを示すＰＤｃａｌを提供する。例えば、ＰＤｃａｌの第１の値が、Ｆ＿ｒｅｆの位相が負であることを示し、ＰＤｃａｌの第２の値が、Ｆ＿ｒｅｆの位相が正であることを示す。
【0055】
図１４は、様々な例に従った検出器１００２のブロック図である。幾つかの例において、検出器１００２は、線形ＰＤ１４０２、ループフィルタ１４０４、及びアナログデジタル変換器（ＡＤＣ）１４０６を含む。線形ＰＤ１４０２は、Ｆ＿ｒｅｆを受け取るように構成される第１の入力と、Ｄｉｖを受け取るように構成される第２の入力と、出力とを有する。ループフィルタ１４０４は、線形ＰＤ１４０２の出力に結合される第１の入力と、Ｖｃｔｒｌが提供される第１の出力と、第２の出力とを有する。ＡＤＣ１４０６は、ループフィルタ１４０４の第２の出力に結合される第１の入力と、オフセット較正信号を受信するように構成される第２の入力と、ＰＤｃａｌが提供される出力とを有する。
【0056】
図１５は、様々な例に従った、クロック分周器１０２における信号のタイミング図１５００である。タイミング図１５００は、本明細書で上述したような、ｃｌｋ＿ｒｅｆ、ｃｌｋ＿ｄｉｖ、及びｃｌｋ＿ｏｕｔを示す。図１５００が示すように、ｃｌｋ＿ｄｉｖは、Ｒｅｓと、ｃｌｋ＿ｏｕｔを形成する際の説明した誤り訂正技術とによって制御されるＤＴＣによって補正される、異なる継続時間の期間（例えば、ジッタ）を有し得る。
【0057】
図１６は、様々な例に従った、実装するのに計算がそれほど複雑ではない基底関数の図１６００である。図１６００は、利得基底関数１６０５及びＩＮＬ基底関数１６１０を示す。幾つかの例において、利得基底関数１６０５とＩＮＬ基底関数１６１０は、直交し、各々、平均値がゼロである。他の例において、基底関数１６０５と基底関数１６１０は、非直交であり得、及び／又は、非ゼロ平均成分が導入され得る。
【0058】
図１７は、様々な例に従った、拡張された基底関数の図１７００である。図１７００は、利得基底関数１７０５、基本ＩＮＬ基底関数１７１０、及び第２高調波ＩＮＬ基底関数１７１５を示す。幾つかの例において、利得基底関数１７０５と、基本ＩＮＬ基底関数１７１０と、第２高調波ＩＮＬ基底関数１７１５とは直交し、それぞれ、平均値がゼロである。他の例において、基底関数１７０５と、基底関数１７１０と、基底関数１７１５とは、非直交であり得、及び／又は、非ゼロ平均成分が導入され得る。
【0059】
図１８は、様々な例に従った、簡略化された基底関数の図１８００である。図１８００は、利得基底関数１８０５及びＩＮＬ基底関数１８１０を示す。幾つかの例において、利得基底関数１８０５とＩＮＬ基底関数１８１０は、直交し、それぞれ、平均値がゼロである。他の例において、基底関数１８０５と基底関数１８１０は、非直交であり得、及び／又は、非ゼロ平均成分が導入され得る。幾つかの例において、簡略化された基底関数は、図１６及び／又は図１７の基底関数よりも計算的にシンプルである（例えば、計算の複雑さ及び／又は電力が少なくて済む）。他の例において、より複雑な基底関数の計算に関連する計算の複雑さ及び／又は電力の増加に対して、より複雑な基底関数から生じる性能の向上に価値がある場合など、より複雑な基底関数が有用となり得る。
【0060】
図１９は、様々な例に従った、クロック分周器における利得及びＩＮＬ補正の過渡シミュレーション１９００である。幾つかの例において、クロック分周器は、本明細書で上述したようなクロック分周器１０２である。過渡シミュレーション１９００は、ＰＤｃａｌ、Ｇａｉｎ＿ａｄｊ、及びＩＮＬ＿ａｄｊを示す。
【0061】
図２０Ａは、様々な例に従った、ＩＮＬ打ち消しがディセーブルされた状態のｃｌｋ＿ｏｕｔの位相ノイズスペクトル２０００である。幾つかの例において、ｃｌｋ＿ｏｕｔは、本明細書で上述したようなクロック分周器１０２によって提供される。図２０Ａに示すように、左側の縦軸は、１ヘルツ（Ｈｚ）あたりの搬送波（ｄＢｃ）に対するデシベルの単位でスペクトル密度（Ｌ（ｆ））を表し、右側の縦軸はｄＢｃを表し、横軸は搬送波周波数からの周波数オフセットをメガヘルツ（ＭＨｚ）の単位で表す。位相ノイズスペクトル２０００が示すように、ＩＮＬ打ち消しがディセーブルされているクロック分周器の幾つかの例において、この例では約－３９ｄＢｃである、或る大きさを有するスプリアスが約１５６ＭＨｚの搬送波周波数に存在し得る。
【0062】
図２０Ｂは、様々な例に従った、ＩＮＬ打ち消しがイネーブルされた状態のｃｌｋ＿ｏｕｔの位相ノイズスペクトル２００５である。幾つかの例において、ｃｌｋ＿ｏｕｔは、本明細書で上述したようなクロック分周器１０２によって提供される。図２０Ｂの軸の単位の説明は図２０Ａのものと同じとし得る。位相ノイズスペクトル２００５によって示されるように、ＩＮＬ打ち消しがイネーブルされるクロック分周器の幾つかの例において、図２０Ａに示すスプリアスが低減され、この例は、値が約－３９ ｄＢｃから値が約－８０ ｄＢｃまで減少していることを示している。
【0063】
「結合する」という用語は、本明細書全体にわたって用いられる。この用語は、本記載と矛盾しない機能的関係を可能にする、接続、通信、又は信号経路を包含し得る。例えば、デバイスＡが、或る動作を実施するためにデバイスＢを制御するための信号を提供する場合、第１の例において、デバイスＡがデバイスＢに結合され、或いは、第２の例において、デバイスＡは、介在する構成要素Ｃを介してデバイスＢに結合され、この場合、デバイスＡによって提供される制御信号を介してデバイスＢがデバイスＡによって制御されるように、介在する構成要素ＣはデバイスＡとデバイスＢとの間の機能的関係を実質的に変更させない。
【0064】
或るタスク又は機能を実施するように「構成される」デバイスは、製造時に製造業者によってその機能を実施するように構成（例えば、プログラム及び／又は配線）され得、及び／又は製造後にユーザによってその機能及び／又は他の付加的な又は代替の機能を実施するように構成可能（又は再構成可能）とされ得る。こういった構成は、デバイスのファームウェア及び／又はソフトウェアプログラミングにより、ハードウェア構成要素の構築及び／又はレイアウト、並びにデバイスの相互接続により、或いはこれらの組み合わせによりなされ得る。
【0065】
或る構成要素を含むと本明細書に記載される回路又はデバイスが、代わりに、これらの構成要素に結合されて、記載された回路要素又はデバイスを形成するように適合され得る。例えば、一つ又は複数の半導体要素（トランジスタなど）、一つ又は複数の受動要素（抵抗器、コンデンサ、及び／又はインダクタなど）、及び／又は、一つ又は複数の供給源（電圧及び／又は電流源など）を含むと説明される構造が、代わりに、単一の物理デバイス（例えば、半導体ダイ及び／又は集積回路（ＩＣ）パッケージ）内の半導体要素のみを含み得、また、製造時又は製造後のいずれかにおいて、例えば、エンドユーザー及び／又は第三者によって、受動要素及び／又は供給源の幾つかに結合されて記載された構造を形成するように適合され得る。
【0066】
本明細書において或る構成要素が特定のプロセス技術のものとして説明されることがあるが、これらの構成要素は、他のプロセス技術の構成要素と交換されてもよい。本明細書に記載の回路は、構成要素の交換前に利用可能であった機能性と少なくとも部分的に同様の機能性を提供するようにこういった交換された構成要素を含むように再構成可能である。抵抗器として図示される構成要素は、特に明記されない限り、概して、直列及び／又は並列に結合されて、図示の抵抗器によって表されるインピーダンス量を提供する、任意の一つ又は複数の要素を表す。例えば、本明細書において単一の構成要素として図示及び説明される抵抗器又はコンデンサが代わりに、同じノード間で、それぞれ、並列に結合される複数の抵抗器又はコンデンサであってもよい。例えば、本明細書において単一の構成要素として図示及び説明される抵抗器又はコンデンサが代わりに、その単一の抵抗器又はコンデンサとして同じ二つのノード間に、それぞれ、直列に結合される複数の抵抗器又はコンデンサであってもよい。
【0067】
前述の記載における「接地電位」という語句は、シャーシ接地、アース接地、浮遊接地、仮想接地、デジタル接地、共通接地、及び／又は、本記載の教示に適用可能な又は適切な、任意のその他の形態の接地接続を含む。特に明記されない限り、或る値に先行する「約」、「ほぼ」、又は「実質的に」は、記載されている値の±１０パーセントを意味する。特許請求の範囲内で、説明した例における改変が可能であり、他の例も可能である。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20A】
【図20B】
【国際調査報告】