特表 2024-503144 アレイ基板及び表示パネル

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-01-25

(54)【発明の名称】アレイ基板及び表示パネル

(51)【国際特許分類】

   G02F 1/1368 20060101AFI20240118BHJP

   G02F 1/1343 20060101ALI20240118BHJP

   G02F 1/1345 20060101ALI20240118BHJP

【ＦＩ】

G02F1/1368

G02F1/1343

G02F1/1345

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2021562387

(86)(22)【出願日】2021-10-12

(85)【翻訳文提出日】2021-11-22

(86)【国際出願番号】 CN2021123267

(87)【国際公開番号】W WO2023050471

(87)【国際公開日】2023-04-06

(31)【優先権主張番号】202111152323.9

(32)【優先日】2021-09-29

(33)【優先権主張国・地域又は機関】CN

(81)【指定国・地域】

(71)【出願人】

【識別番号】515203228

【氏名又は名称】ティーシーエル チャイナスター オプトエレクトロニクス テクノロジー カンパニー リミテッド

【氏名又は名称原語表記】ＴＣＬ Ｃｈｉｎａ Ｓｔａｒ Ｏｐｔｏｅｌｅｃｔｒｏｎｉｃｓ Ｔｅｃｈｎｏｌｏｇｙ Ｃｏ．，Ｌｔｄ．

【住所又は居所原語表記】Ｎｏ．９－２，Ｔａｎｇｍｉｎｇ Ｒｄ，Ｇｕａｎｇｍｉｎｇ Ｎｅｗ Ｄｉｓｔｒｉｃｔ，Ｓｈｅｎｚｈｅｎ，Ｇｕａｎｇｄｏｎｇ，Ｃｈｉｎａ ５１８１３２

(74)【代理人】

【識別番号】100204386

【弁理士】

【氏名又は名称】松村 啓

(72)【発明者】

【氏名】林 幼煌

(72)【発明者】

【氏名】湛 志明

【テーマコード（参考）】

2H092

2H192

【Ｆターム（参考）】

2H092GA14

2H092GA17

2H092GA34

2H092JA24

2H092JB42

2H092JB46

2H092JB69

2H092NA01

2H092NA07

2H192AA24

2H192BA25

2H192BC24

2H192BC26

2H192CB22

2H192CC22

2H192DA12

2H192EA43

(57)【要約】

本願はアレイ基板及び表示パネルを開示する。アレイ基板は複数の画素と、複数本のデータ線と、複数本のゲート線と、複数本の共有電極線と、複数本の共通電極線と、共有電極バスとを含む。各々の画素は第１サブ画素及び第２サブ画素を含む。各々の画素行中では、隣接する第１サブ画素行と第２サブ画素行との間に第１間隔を有する。各々のゲート線は対応する第１間隔中に設置される。各々の共有電極線は対応する第１間隔中に設置され、且つ対応するゲート線に隣接する。各々の共通電極線は隣接する２つの第１間隔の間に設置される。共有電極バスは複数本の共有電極線と接続される。

【特許請求の範囲】

【請求項1】

アレイ基板であって、表示領域及び前記表示領域を取り囲む非表示領域と、複数の画素と、複数本のデータ線と、複数本のゲート線と、複数本の共有電極線と、複数本の共通電極線と、共有電極バスと、共通電極バスと、を含み、
前記複数の画素は、前記表示領域に設置され、各々の前記画素は列方向に沿って配列される第１サブ画素と第２サブ画素とを含み、前記複数の画素は複数の画素行と複数の画素列とを含み、且つ各々の前記画素行中では、隣接する第１サブ画素行と第２サブ画素行との間に第１間隔を有し、隣接する２つの前記画素行の間に第２間隔を有し、
前記複数本のデータ線は、前記列方向に沿って延伸し、且つ前記複数の画素列と接続され、
前記複数本のゲート線は、行方向に沿って延伸し、且つ前記複数の画素行と接続され、各々の前記ゲート線は対応する前記第１間隔中に設置され、
前記複数本の共有電極線は、前記行方向に沿って延伸し、且つ各々の前記共有電極線は対応する前記第１間隔中に設置され、且つ対応する前記ゲート線に隣接し、
前記複数本の共通電極線は、各々の前記共通電極線が隣接する２つの前記第１間隔の間に設置され、各々の前記共通電極線は主電極と複数の櫛形電極とを含み、前記主電極は前記行方向に沿って延伸し且つ対応する前記第２間隔の間に設置され、前記複数の櫛形電極は前記列方向に沿って延伸し、且つ少なくとも１つの隣接する前記第１間隔に向かって延伸し、
前記共有電極バスは、前記列方向に沿って延伸し、前記非表示領域に設置され、且つ前記複数本の共有電極線と接続され、
前記共通電極バスは、前記列方向に沿って延伸し、前記非表示領域に設置され、且つ各々の前記主電極と接続される、アレイ基板。

【請求項2】

前記複数本のゲート線、前記複数本の共有電極線、及び前記複数本の共通電極線は第１金属層に設置され、
前記共有電極バスは前記第１金属層に設置され、又は前記共有電極バス及び前記複数本のデータ線は第２金属層に設置される、請求項１に記載のアレイ基板。

【請求項3】

アレイ基板であって、表示領域及び前記表示領域を取り囲む非表示領域と、複数の画素と、複数本のデータ線と、複数本のゲート線と、複数本の共有電極線と、複数本の共通電極線と、共有電極バスと、を含み、
前記複数の画素は、前記表示領域に設置され、各々の前記画素は列方向に沿って配列される第１サブ画素と第２サブ画素とを含み、前記複数の画素は複数の画素行と複数の画素列とを含み、且つ各々の前記画素行中では、隣接する第１サブ画素行と第２サブ画素行との間に第１間隔を有し、
前記複数本のデータ線は、前記列方向に沿って延伸し、且つ前記複数の画素列と接続され、
前記複数本のゲート線は、行方向に沿って延伸し、且つ前記複数の画素行と接続され、各々の前記ゲート線は対応する前記第１間隔中に設置され、
前記複数本の共有電極線は、前記行方向に沿って延伸し、且つ各々の前記共有電極線は対応する前記第１間隔中に設置され、且つ対応する前記ゲート線に隣接し、
前記複数本の共通電極線は、各々の前記共通電極線が隣接する２つの前記第１間隔の間に設置され、
前記共有電極バスは、前記列方向に沿って延伸し、前記非表示領域に設置され、且つ前記複数本の共有電極線と接続される、アレイ基板。

【請求項4】

前記複数本のゲート線、前記複数本の共有電極線、及び前記複数本の共通電極線は第１金属層に設置される、請求項３に記載のアレイ基板。

【請求項5】

前記共有電極バスは前記第１金属層に設置される、請求項４に記載のアレイ基板。

【請求項6】

前記複数本の共有電極線及び前記共有電極バスは異なる層に設置され、且つ前記共有電極バス及び前記複数本のデータ線は第２金属層に設置される、請求項４に記載のアレイ基板。

【請求項7】

前記アレイ基板は更に複数の修復電極を含み、前記複数の修復電極は前記複数本の共通電極線と接続される、請求項３に記載のアレイ基板。

【請求項8】

前記アレイ基板は更にベース板を含み、複数の画素のうちの１つの前記画素中では、前記第１サブ画素は第１画素電極を含み、前記第２サブ画素は第２画素電極を含み、
前記第１画素電極及び前記第２画素電極の前記ベース板上での正投影はそれぞれ少なくとも１つの前記修復電極の正投影と重なる、請求項７に記載のアレイ基板。

【請求項9】

前記アレイ基板は更にベース板を含み、前記複数本の共有電極線の前記ベース板上での正投影と前記複数本の共通電極線の前記ベース板上での正投影とは互いに重ならない、請求項３に記載のアレイ基板。

【請求項10】

複数の画素のうちの１つの前記画素中では、前記画素は共有薄膜トランジスタを含み、前記第１サブ画素は第１薄膜トランジスタと第１画素電極とを含み、前記第２サブ画素は第２薄膜トランジスタと第２画素電極とを含み、
前記共有薄膜トランジスタ、前記第１薄膜トランジスタ、及び前記第２薄膜トランジスタのゲートは同一の前記ゲート線と接続され、
前記第１薄膜トランジスタ及び前記第２薄膜トランジスタのソースは同一の前記データ線と接続され、
前記第１薄膜トランジスタのドレインは前記第１画素電極に接続され、前記第２薄膜トランジスタのドレインは前記第２画素電極に接続され、
前記共有薄膜トランジスタのドレインは前記第２薄膜トランジスタの前記ドレインに接続され、前記共有薄膜トランジスタのソースは複数本の共有電極線のうちの１つの前記共有電極線に接続され、前記共有薄膜トランジスタの前記ゲート及び前記ソースにそれぞれ接続される前記ゲート線及び前記共有電極線は同一の前記第１間隔中に設置される、請求項３に記載のアレイ基板。

【請求項11】

隣接する２つの前記画素行の間に第２間隔を有し、
各々の前記共通電極線は主電極と複数の櫛形電極とを含み、
前記主電極は前記行方向に沿って延伸し、且つ対応する前記第２間隔の間に設置され、
前記複数の櫛形電極は前記列方向に沿って延伸し、且つ少なくとも１つの隣接する前記第１間隔に向かって延伸し、
前記アレイ基板は更に、前記列方向に沿って延伸し、前記非表示領域に設置され、且つ各々の前記主電極と接続される共通電極バスを含む、請求項３に記載のアレイ基板。

【請求項12】

表示パネルであって、アレイ基板と、カラーフィルム基板と、液晶層と、を含み、
前記カラーフィルム基板は、前記アレイ基板と対向して設置され、
前記液晶層は、前記アレイ基板と前記カラーフィルム基板との間に設置され、前記アレイ基板は、
表示領域及び前記表示領域を取り囲む非表示領域と、複数の画素と、複数本のデータ線と、複数本のゲート線と、複数本の共有電極線と、複数本の共通電極線と、共有電極バスと、を含み、
前記複数の画素は、前記表示領域に設置され、各々の前記画素は列方向に沿って配列される第１サブ画素と第２サブ画素とを含み、前記複数の画素は複数の画素行と複数の画素列とを含み、且つ各々の前記画素行中では、隣接する第１サブ画素行と第２サブ画素行との間に第１間隔を有し、
前記複数本のデータ線は、前記列方向に沿って延伸し、且つ前記複数の画素列と接続され、
前記複数本のゲート線は、行方向に沿って延伸し、且つ前記複数の画素行と接続され、各々の前記ゲート線は対応する前記第１間隔中に設置され、
前記複数本の共有電極線は、前記行方向に沿って延伸し、且つ各々の前記共有電極線は対応する前記第１間隔中に設置され、且つ対応する前記ゲート線に隣接し、
前記複数本の共通電極線は、各々の前記共通電極線が隣接する２つの前記第１間隔の間に設置され、
前記共有電極バスは、前記列方向に沿って延伸し、前記非表示領域に設置され、且つ前記複数本の共有電極線と接続される、表示パネル。

【請求項13】

前記複数本のゲート線、前記複数本の共有電極線、及び前記複数本の共通電極線は第１金属層に設置される、請求項１２に記載の表示パネル。

【請求項14】

前記共有電極バスは前記第１金属層に設置される、請求項１３に記載の表示パネル。

【請求項15】

前記複数本の共有電極線及び前記共有電極バスは異なる層に設置され、且つ前記共有電極バス及び前記複数本のデータ線は第２金属層に設置される、請求項１３に記載の表示パネル。

【請求項16】

前記アレイ基板は更に複数の修復電極を含み、前記複数の修復電極は前記複数本の共通電極線と接続される、請求項１２に記載の表示パネル。

【請求項17】

前記アレイ基板は更にベース板を含み、複数の画素のうちの１つの前記画素中では、前記第１サブ画素は第１画素電極を含み、前記第２サブ画素は第２画素電極を含み、
前記第１画素電極及び前記第２画素電極の前記ベース板上での正投影はそれぞれ少なくとも１つの前記修復電極の正投影と重なる、請求項１６に記載の表示パネル。

【請求項18】

前記アレイ基板は更にベース板を含み、前記複数本の共有電極線の前記ベース板上での正投影と前記複数本の共通電極線の前記ベース板上での正投影とは互いに重ならない、請求項１２に記載の表示パネル。

【請求項19】

複数の画素のうちの１つの前記画素中では、前記画素は共有薄膜トランジスタを含み、前記第１サブ画素は第１薄膜トランジスタと第１画素電極とを含み、前記第２サブ画素は第２薄膜トランジスタと第２画素電極とを含み、
前記共有薄膜トランジスタ、前記第１薄膜トランジスタ、及び前記第２薄膜トランジスタのゲートは同一の前記ゲート線と接続され、
前記第１薄膜トランジスタ及び前記第２薄膜トランジスタのソースは同一の前記データ線と接続され、
前記第１薄膜トランジスタのドレインは前記第１画素電極に接続され、前記第２薄膜トランジスタのドレインは前記第２画素電極に接続され、
前記共有薄膜トランジスタのドレインは前記第２薄膜トランジスタの前記ドレインに接続され、前記共有薄膜トランジスタのソースは複数本の共有電極線のうちの１つの前記共有電極線に接続され、前記共有薄膜トランジスタの前記ゲート及び前記ソースにそれぞれ接続される前記ゲート線及び前記共有電極線は同一の前記第１間隔中に設置される、請求項１２に記載の表示パネル。

【請求項20】

隣接する２つの前記画素行の間に第２間隔を有し、
各々の前記共通電極線は主電極と複数の櫛形電極とを含み、
前記主電極は前記行方向に沿って延伸し、且つ対応する前記第２間隔の間に設置され、
前記複数の櫛形電極は前記列方向に沿って延伸し、且つ少なくとも１つの隣接する前記第１間隔に向かって延伸し、
前記アレイ基板は更に、前記列方向に沿って延伸し、前記非表示領域に設置され、且つ各々の前記主電極と接続される共通電極バスを含む、請求項１２に記載の表示パネル。

【発明の詳細な説明】

【技術分野】

【0001】

本願は表示技術分野に関し、特にアレイ基板及び表示パネルに関する。

【背景技術】

【0002】

図１に参照されるように、それは従来技術のアレイ基板１０の模式図を表示する。アレイ基板１０はデータ線１１と、ゲート線１２と、共通電極１３と、共有電極１４と、第１トランジスタ１５と、第２トランジスタ１６と、第３トランジスタ１７と、を含む。図１はアレイ基板１０中の１つの画素ユニットを表示し、それは第１サブ画素１８と、第２サブ画素１９と、を含む。

【0003】

図１に示すように、共有電極１４は第１サブ画素１８から第２サブ画素１９まで延伸し、且つ共有電極１４の一部は画素ユニットの開口領域まで設置される。光漏れを回避するために、共有電極１４の下方に、共有電極１４よりもわずかに広い金属層、すなわち画素ユニットの開口領域（表示領域）まで延伸する共通電極１３の部分を設置する必要がある。しかし、上記比較的広い共通電極１３の設計の採用は開口率の低減を引き起こすようになる。次に、画素ユニットの開口領域内に設置される共通電極１３は反射率の増加を引き起こすようになる。また、縦方向に延伸して複数の画素ユニットを通過する共有電極１４にはジャンパー線が断線して短絡を引き起こすというリスクが存在する。

【0004】

一方、伝統的なアレイ基板１０の製造方法では、４つの光マスクプロセスは幅広く採用されている。すなわち、ゲート線１２及び共通電極１３は第１金属層に形成され、及び、データ線１１、共有電極１４、及びトランジスタ１５、１６、１７のソース／ドレインは第２金属層に形成される。従って、製造プロセスの制限を受けて、共有電極１４は同じ層に設置される他の素子の配線設計を制限するようになる。

【発明の概要】

【発明が解決しようとする課題】

【0005】

上記従来技術の問題を解決するために、本願は、アレイ基板及び表示パネルを提供することを目的とし、それは大視野角下で表示パネルに色かぶりが出現することを回避でき、且つさらに表示パネルの開口率を向上させ、製造プロセスの歩留まりを向上させ、及び反射率を低減させることができる。

【課題を解決するための手段】

【0006】

上記目的を達成するために、本願はアレイ基板を提供し、表示領域及び前記表示領域を取り囲む非表示領域と、複数の画素と、複数本のデータ線と、複数本のゲート線と、複数本の共有電極線と、複数本の共通電極線と、共有電極バスと、共通電極バスと、を含み、前記複数の画素は、前記表示領域に設置され、各々の前記画素は列方向に沿って配列される第１サブ画素と第２サブ画素とを含み、前記複数の画素は複数の画素行と複数の画素列とを含み、且つ各々の前記画素行中では、隣接する第１サブ画素行と第２サブ画素行との間に第１間隔を有し、隣接する２つの前記画素行の間に第２間隔を有し、前記複数本のデータ線は、前記列方向に沿って延伸し、且つ前記複数の画素列と接続され、前記複数本のゲート線は、行方向に沿って延伸し、且つ前記複数の画素行と接続され、各々の前記ゲート線は対応する前記第１間隔中に設置され、前記複数本の共有電極線は、前記行方向に沿って延伸し、且つ各々の前記共有電極線は対応する前記第１間隔中に設置され、且つ対応する前記ゲート線に隣接し、前記複数本の共通電極線は、各々の前記共通電極線が隣接する２つの前記第１間隔の間に設置され、各々の前記共通電極線は主電極と複数の櫛形電極とを含み、前記主電極は前記行方向に沿って延伸し且つ対応する前記第２間隔の間に設置され、前記複数の櫛形電極は前記列方向に沿って延伸し、且つ少なくとも１つの隣接する前記第１間隔に向かって延伸し、前記共有電極バスは、前記列方向に沿って延伸し、前記非表示領域に設置され、且つ前記複数本の共有電極線と接続され、前記共通電極バスは、前記列方向に沿って延伸し、前記非表示領域に設置され、且つ各々の前記主電極と接続される。

【0007】

いくつかの実施例では、前記複数本のゲート線、前記複数本の共有電極線、及び前記複数本の共通電極線は第１金属層に設置され、前記共有電極バスは前記第１金属層に設置され、又は前記共有電極バス及び前記複数本のデータ線は第２金属層に設置される。本願は更にアレイ基板を提供し、表示領域及び前記表示領域を取り囲む非表示領域と、複数の画素と、複数本のデータ線と、複数本のゲート線と、複数本の共有電極線と、複数本の共通電極線と、共有電極バスと、を含み、前記複数の画素は、前記表示領域に設置され、各々の前記画素は列方向に沿って配列される第１サブ画素と第２サブ画素とを含み、前記複数の画素は複数の画素行と複数の画素列とを含み、且つ各々の前記画素行中では、隣接する第１サブ画素行と第２サブ画素行との間に第１間隔を有し、前記複数本のデータ線は、前記列方向に沿って延伸し、且つ前記複数の画素列と接続され、前記複数本のゲート線は、行方向に沿って延伸し、且つ前記複数の画素行と接続され、各々の前記ゲート線は対応する前記第１間隔中に設置され、前記複数本の共有電極線は、前記行方向に沿って延伸し、且つ各々の前記共有電極線は対応する前記第１間隔中に設置され、且つ対応する前記ゲート線に隣接し、前記複数本の共通電極線は、各々の前記共通電極線が隣接する２つの前記第１間隔の間に設置され、前記共有電極バスは、前記列方向に沿って延伸し、前記非表示領域に設置され、且つ前記複数本の共有電極線と接続される。

【0008】

いくつかの実施例では、前記複数本のゲート線、前記複数本の共有電極線、及び前記複数本の共通電極線は第１金属層に設置される。

【0009】

いくつかの実施例では、前記共有電極バスは前記第１金属層に設置される。

【0010】

いくつかの実施例では、前記複数本の共有電極線及び前記共有電極バスは異なる層に設置され、且つ前記共有電極バス及び前記複数本のデータ線は第２金属層に設置される。

【0011】

いくつかの実施例では、前記アレイ基板は更に複数の修復電極を含み、前記複数の修復電極は前記複数本の共通電極線と接続される。

【0012】

いくつかの実施例では、前記アレイ基板は更にベース板を含み、そのうちの１つの前記画素中では、前記第１サブ画素は第１画素電極を含み、前記第２サブ画素は第２画素電極を含み、前記第１画素電極及び前記第２画素電極の前記ベース板上での正投影はそれぞれ少なくとも１つの前記修復電極の正投影と重なる。

【0013】

いくつかの実施例では、前記アレイ基板は更にベース板を含み、前記複数本の共有電極線の前記ベース板上での正投影と前記複数本の共通電極線の前記ベース板上での正投影とは互いに重ならない。

【0014】

いくつかの実施例では、そのうちの１つの前記画素中では、前記画素は共有薄膜トランジスタを含み、前記第１サブ画素は第１薄膜トランジスタと第１画素電極とを含み、前記第２サブ画素は第２薄膜トランジスタと第２画素電極とを含み、前記共有薄膜トランジスタ、前記第１薄膜トランジスタ、及び前記第２薄膜トランジスタのゲートは同一の前記ゲート線と接続され、前記第１薄膜トランジスタ及び前記第２薄膜トランジスタのソースは同一の前記データ線と接続され、前記第１薄膜トランジスタのドレインは前記第１画素電極に接続され、前記第２薄膜トランジスタのドレインは前記第２画素電極に接続され、前記共有薄膜トランジスタのドレインは前記第２薄膜トランジスタの前記ドレインに接続され、前記共有薄膜トランジスタのソースはそのうちの１つの前記共有電極線に接続され、前記共有薄膜トランジスタの前記ゲート及び前記ソースにそれぞれ接続される前記ゲート線及び前記共有電極線は同一の前記第１間隔中に設置される。

【0015】

いくつかの実施例では、隣接する２つの前記画素行の間に第２間隔を有し、各々の前記共通電極線は主電極と複数の櫛形電極とを含み、前記主電極は前記行方向に沿って延伸し、且つ対応する前記第２間隔の間に設置され、前記複数の櫛形電極は前記列方向に沿って延伸し、且つ少なくとも１つの隣接する前記第１間隔に向かって延伸し、前記アレイ基板は更に、前記列方向に沿って延伸し、前記非表示領域に設置され、且つ各々の前記主電極と接続される共通電極バスを含む。

【0016】

本願は更に表示パネルを提供し、アレイ基板と、カラーフィルム基板と、液晶層と、を含み、前記カラーフィルム基板は、前記アレイ基板と対向して設置され、前記液晶層は、前記アレイ基板と前記カラーフィルム基板との間に設置され、前記アレイ基板は、表示領域及び前記表示領域を取り囲む非表示領域と、複数の画素と、複数本のデータ線と、複数本のゲート線と、複数本の共有電極線と、複数本の共通電極線と、共有電極バスと、を含み、前記複数の画素は、前記表示領域に設置され、各々の前記画素は列方向に沿って配列される第１サブ画素と第２サブ画素とを含み、前記複数の画素は複数の画素行と複数の画素列とを含み、且つ各々の前記画素行中では、隣接する第１サブ画素行と第２サブ画素行との間に第１間隔を有し、前記複数本のデータ線は、前記列方向に沿って延伸し、且つ前記複数の画素列と接続され、前記複数本のゲート線は、行方向に沿って延伸し、且つ前記複数の画素行と接続され、各々の前記ゲート線は対応する前記第１間隔中に設置され、前記複数本の共有電極線は、前記行方向に沿って延伸し、且つ各々の前記共有電極線は対応する前記第１間隔中に設置され、且つ対応する前記ゲート線に隣接し、前記複数本の共通電極線は、各々の前記共通電極線が隣接する２つの前記第１間隔の間に設置され、前記共有電極バスは、前記列方向に沿って延伸し、前記非表示領域に設置され、且つ前記複数本の共有電極線と接続される。

【0017】

いくつかの実施例では、前記複数本のゲート線、前記複数本の共有電極線、及び前記複数本の共通電極線は第１金属層に設置される。

【0018】

いくつかの実施例では、前記共有電極バスは前記第１金属層に設置される。

【0019】

いくつかの実施例では、前記複数本の共有電極線及び前記共有電極バスは異なる層に設置され、且つ前記共有電極バス及び前記複数本のデータ線は第２金属層に設置される。

【0020】

いくつかの実施例では、前記アレイ基板は更に複数の修復電極を含み、前記複数の修復電極は前記複数本の共通電極線と接続される。

【0021】

いくつかの実施例では、前記アレイ基板は更にベース板を含み、そのうちの１つの前記画素中では、前記第１サブ画素は第１画素電極を含み、前記第２サブ画素は第２画素電極を含み、前記第１画素電極及び前記第２画素電極の前記ベース板上での正投影はそれぞれ少なくとも１つの前記修復電極の正投影と重なる。

【0022】

いくつかの実施例では、前記アレイ基板は更にベース板を含み、前記複数本の共有電極線の前記ベース板上での正投影と前記複数本の共通電極線の前記ベース板上での正投影とは互いに重ならない。

【0023】

いくつかの実施例では、そのうちの１つの前記画素中では、前記画素は共有薄膜トランジスタを含み、前記第１サブ画素は第１薄膜トランジスタと第１画素電極とを含み、前記第２サブ画素は第２薄膜トランジスタと第２画素電極とを含み、前記共有薄膜トランジスタ、前記第１薄膜トランジスタ、及び前記第２薄膜トランジスタのゲートは同一の前記ゲート線と接続され、前記第１薄膜トランジスタ及び前記第２薄膜トランジスタのソースは同一の前記データ線と接続され、前記第１薄膜トランジスタのドレインは前記第１画素電極に接続され、前記第２薄膜トランジスタのドレインは前記第２画素電極に接続され、前記共有薄膜トランジスタのドレインは前記第２薄膜トランジスタの前記ドレインに接続され、前記共有薄膜トランジスタのソースはそのうちの１つの前記共有電極線に接続され、前記共有薄膜トランジスタの前記ゲート及び前記ソースにそれぞれ接続される前記ゲート線及び前記共有電極線は同一の前記第１間隔中に設置される。

【0024】

いくつかの実施例では、隣接する２つの前記画素行の間に第２間隔を有し、各々の前記共通電極線は主電極と複数の櫛形電極とを含み、前記主電極は前記行方向に沿って延伸し、且つ対応する前記第２間隔の間に設置され、前記複数の櫛形電極は前記列方向に沿って延伸し、且つ少なくとも１つの隣接する前記第１間隔に向かって延伸し、前記アレイ基板は更に、前記列方向に沿って延伸し、前記非表示領域に設置され、且つ各々の前記主電極と接続される共通電極バスを含む。

【発明の効果】

【0025】

［有益な効果］
以前の技術に比べて、本願の共有電極線と共通電極線とは別々に設置され、且つ共有電極線は画素の開口領域まで延伸することがなく、そのため、開口率を効果的に向上させることができる。

【0026】

以下、図面と併せて、本願の具体的な実施形態を詳細に記述することによって、本願の技術的手段及び他の有益な効果を明らかにする。

【図面の簡単な説明】

【0027】

【図1】従来技術のアレイ基板の模式図を表示する。

【図2】本願の第１実施例によるアレイ基板の第１金属層の模式図を表示する。

【図3】図２のＡ部分の画素の構造模式図を表示する。

【図4】図３のＢ－Ｂ切断線に沿う断面図を表示する。

【図5】図３のアレイ基板の第１金属層及び第２金属層の模式図を表示する。

【図6】本願の第２実施例によるアレイ基板の模式図を表示する。

【図7】本願の第３実施例によるアレイ基板の模式図を表示する。

【図8】本願の実施例による表示パネルを表示する。

【発明を実施するための形態】

【0028】

以下、本願の実施例中の図面と併せて、本願の実施例中の技術的手段に対して明確で、完全な記述を行う。明らかに、記述される実施例は単に本願の一部の実施例であり、全部の実施例ではない。本願の実施例に基づき、当業者が創造的な労働をしない前提下で取得するすべての他の実施例は、いずれも本願の保護範囲に属する。

【0029】

図２及び図３に参照されるように、図２は本願の第１実施例によるアレイ基板の第１金属層の模式図を表示し、図３は図２のＡ部分の画素の構造模式図を表示する。アレイ基板１００は表示領域１０１と、非表示領域１０２と、複数の画素１１０と、複数本のゲート線１２０と、複数本のデータ線１３０と、複数本の共有電極線１４０と、複数本の共通電極線１５０と、共有電極バス１４１と、ゲートドライバ１２１と、を含む。図２に示される画素領域１０３は１つの画素１１０がカバーする領域に対応する。データ線１３０及び共有電極バス１４１は列方向に沿って延伸し、ゲート線１２０及び共有電極線１４０は行方向に沿って延伸する。

【0030】

図２に示すように、非表示領域１０２は表示領域１０１を取り囲む。複数の画素１１０は表示領域１０１に設置される。共有電極バス１４１及びゲートドライバ１２１は非表示領域１０２に設置される。すべてのゲート線１２０は表示領域１０１から非表示領域１０２まで延伸し、且つゲートドライバ１２１と接続される。すべての共有電極線１４０は表示領域１０１から非表示領域１０２まで延伸し、且つ共有電極バス１４１と接続される。

【0031】

図３に示すように、各々の画素１１０は列方向に沿って配列される第１サブ画素１１１と、第２サブ画素１１２と、を含む。なお、図２に示すように、複数の画素１１０は複数の画素行１０４と、複数の画素列と、を含む。各々のデータ線１３０はそのうちの１つの画素列と接続され、各々のゲート線１２０はそのうちの１つの画素行１０４と接続される。各々の画素行１０４中では、隣接する第１サブ画素行１０５と第２サブ画素行１０６との間に第１間隔１０７を有する。各々のゲート線１２０は対応する第１間隔１０７中に設置され、各々の共有電極線１４０も対応する第１間隔１０７中に設置され且つ対応するゲート線１２０に隣接する。つまり、対応する第１間隔１０７中に、隣接するゲート線１２０及び共有電極線１４０が設置されている。各々の共通電極線１５０は隣接する２つの第１間隔１０７の間に設置される。この他、隣接する２つの画素行１０４の間に第２間隔１０８を有する。

【0032】

図３に示すように、各々の画素１１０は共有薄膜トランジスタ１１７を含む。且つ、１つの画素１１０中では、第１サブ画素１１１は第１薄膜トランジスタ１１３と、第１画素電極１１５と、を含み、第２サブ画素１１２は第２薄膜トランジスタ１１４と、第２画素電極１１６と、を含む。

【0033】

図２に示すように、各々の共通電極線１５０は主電極１５１と、複数の櫛形電極１５２と、を含む。主電極１５１は行方向に沿って延伸し、且つ対応する第２間隔１０８の間に設置される。櫛形電極１５２は列方向に沿って延伸し、且つ少なくとも１つの隣接する第１間隔１０７に向かって延伸する。図３に示すように、共通電極線１５０と画素電極１１５、１１６とは部分的に重なって記憶コンデンサを形成する。注意すべき点として、本実施例では、アレイ基板１００の第１間隔１０７内に共通電極線１５０がない。従って、第１画素電極１１５の共有電極線１４０に近接する側辺を除き、共通電極線１５０は第１画素電極１１５の残りの側辺と重なる。且つ、第２画素電極１１６のゲート線１２０に近接する側辺を除き、共通電極線１５０は第２画素電極１１６の残りの側辺と重なる。

【0034】

図３及び図４に参照されるように、ここで図４は図３のＢ－Ｂ切断線に沿う断面図を表示する。アレイ基板１００は更にベース板４０１と、第１絶縁層４０２と、活性層４０３と、第２絶縁層４０４と、第１接続電極１１８と、を含む。ゲート線１２０及び共有電極線１４０はベース板４０１上に設置される。第１絶縁層４０２はベース板４０１、ゲート線１２０及び共有電極線１４０上に設置される。活性層４０３は第１絶縁層４０２上に設置される。第１薄膜トランジスタ１１３、第２薄膜トランジスタ１１４及び共有薄膜トランジスタ１１７のソース／ドレインは活性層４０３上に設置される。第２絶縁層４０４は第１薄膜トランジスタ１１３、第２薄膜トランジスタ１１４及び共有薄膜トランジスタ１１７のソース／ドレイン上に設置される。且つ、第２絶縁層４０４は第１ビアホールＨ１と、第２ビアホールＨ２と、第３ビアホールＨ３と、を含んでいる。第１ビアホールＨ１は第１薄膜トランジスタ１１３のドレインを露出させることに用いられる。第２ビアホールＨ２は第２薄膜トランジスタ１１４のドレインを露出させることに用いられる。第３ビアホールＨ３は共有薄膜トランジスタ１１７のドレイン及び共有電極線１４０を露出させることに用いられる。

【0035】

図３及び図４に示すように、１つの画素１１０中では、共有薄膜トランジスタ１１７、第１薄膜トランジスタ１１３及び第２薄膜トランジスタ１１４のゲートは同一本のゲート線１２０と接続される。なお、第１薄膜トランジスタ１１３及び第２薄膜トランジスタ１１４のソースは同一本のデータ線１３０と接続される。第１画素電極１１５は第２絶縁層４０４上に設置され、且つ第１ビアホールＨ１によって第１薄膜トランジスタ１１３のドレインと接続される。第２画素電極１１６は第２絶縁層４０４上に設置され、且つ第２ビアホールＨ２によって第２薄膜トランジスタ１１４のドレインと接続される。第１接続電極１１８は第２絶縁層４０４上に設置され且つ第３ビアホールＨ３のホール壁を被覆する。第１接続電極１１８は共有薄膜トランジスタ１１７のソースと共有電極線１４０とを接続することに用いられる。共有薄膜トランジスタ１１７のドレインは第１薄膜トランジスタ１１３のドレインと接続される。１つの画素１１０中では、共有薄膜トランジスタ１１７のゲート及びソースにそれぞれ接続されるゲート線１２０及び共有電極線１４０は互いに隣接して同一の第１間隔１０７中に設置される。

【0036】

図３及び図４に示すように、１つの画素１１０中では、共有薄膜トランジスタ１１７、第１薄膜トランジスタ１１３及び第２薄膜トランジスタ１１４は同一本のゲート線１２０を経由して制御される。ゲートが開かれるとき、第１薄膜トランジスタ１１３及び第２薄膜トランジスタ１１４はそれぞれ第１画素電極１１５及び第２画素電極１１６を充電する。同時に、共有薄膜トランジスタ１１７は既に第１画素電極１１５に充電された電荷の一部を共有電極線１４０に漏らすことによって、第１サブ画素１１１の電位を引き下げることになる。したがって、第１サブ画素１１１と第２サブ画素１１２との電位差値を確保し、さらに広い視野角下での表示パネルの視覚色かぶりの現象を改善する。

【0037】

図１及び図５に参照されるように、図５は図３のアレイ基板の第１金属層及び第２金属層の模式図を表示する。複数本のゲート線１２０、複数本の共有電極線１４０及び複数本の共通電極線１５０は第１金属層に設置される。複数本のデータ線１３０と第１薄膜トランジスタ１１３、第２薄膜トランジスタ１１４及び共有薄膜トランジスタ１１７のソース／ドレインとは第２金属層に設置される。電極線１４０及びゲート線１２０は同じ層に設置されるものであるため、共有電極線１４０のベース板４０１上での正投影と共通電極線１５０のベース板４０１上での正投影とは互いに重ならない。従来技術に比べて、本願の共有電極線１４０と共通電極線１５０とは別々に設置され、且つ共有電極線１４０は画素１１０の開口領域（表示領域）まで延伸することがなく、そのため、開口率を効果的に向上させることができる。次に、画素１１０の開口領域に光漏れを回避する金属層を設置する必要もなく、そのため、反射率を低減させることができる。また、共有電極線１４０はアレイ基板の最下層の第１金属層に形成されるため、共有電極線１４０はジャンパー線を採用する設計を使用する必要がなく、さらにジャンパー線が断線するため引き起こす短絡の問題を回避できる。一方、共有電極線１４０がゲート線１２０及び共通電極線１５０と同じ層に設置されるため、さらなる金属層を増加する必要がなく、薄膜トランジスタのソース／ドレイン及びデータ線の配線設計を制限することもない。

【0038】

図３及び図５に示すように、アレイ基板１００は更に複数の修復電極１６０を含む。修復電極１６０は共通電極線１５０と接続される。具体的に言えば、修復電極１６０は共通電極線１５０の各々のサブ画素中まで延伸する少なくとも１つの櫛形電極１５２と接続される。好ましくは、共通電極線１５０は櫛形電極１５２の末端に接続される。いくつかの実施例では、修復電極１６０と共通電極線１５０とは同一層に形成され、すなわち両者は一体に成形される。例を挙げると、修復電極１６０は共通電極線１５０の末端に形成される。各々の画素１１０中では、第１画素電極１１５及び第２画素電極１１６のベース板上での正投影はそれぞれ少なくとも１つの修復電極１６０の正投影と重なる。

【0039】

理解されるべきであるように、修復電極１６０は画素の滅点化修復をすることに用いられる。具体的に言えば、点灯テストのとき、短絡に起因する輝点を有すると検出したとする。この欠陥に対して、修復電極１６０によって該輝点を無くすことができる。例を挙げると、レーザを使用して修復電極１６０を照射することで共通電極線１５０と対応する画素電極とを接続する。このとき、修復後の画素中では、アレイ基板１００と対向設置されるカラーフィルム基板との共通電圧の電圧差が同様であり、従って該画素は発光することがなく、さらに滅点化修復を完了する。

【0040】

図２に示すように、本実施例では、共有電極バス１４１は第１金属層に設置される。且つ、共有電極バス１４１及びゲートドライバ１２１はそれぞれアレイ基板１００の対向する両側に設置される。

【0041】

図６に参照されるように、それは本願の第２実施例によるアレイ基板の模式図を表示する。第２実施例では、ゲート線２２０、共有電極線２４０及び共通電極線２５０は第１金属層に設置され、データ線２３０は第２金属層に設置される。第２実施例のアレイ基板２００と第１実施例のアレイ基板１００とは略同じであり、両者の相違点は、第２実施例のアレイ基板２００の共有電極バス２４１が第２金属層に設置され、ゲートドライバ２２１及び共有電極バス２４１がアレイ基板２００の同一側に設置されることである。共有電極バス２４１は第２接続電極２７１によって共有電極線２４０と接続される。一方、アレイ基板２００の表示領域中の各素子の設計は第１実施例と同じであり、ここでは繰り返さない。

【0042】

図７に参照されるように、それは本願の第３実施例によるアレイ基板の模式図を表示する。第３実施例では、アレイ基板３００は更に共通電極バス３５３を含み、それはすべての共通電極線３５０の主電極と接続される。共通電極バス３５３は列方向に沿って延伸し、且つ非表示領域に設置される。ゲート線３２０、共有電極線３４０、共有電極バス３４１、共通電極線３５０及び共通電極バス３５３は第１金属層に設置される。データ線３３０は第２金属層に設置される。ゲートドライバ３２１、共有電極バス３４１及び共通電極バス３５３はアレイ基板３００の同一側に設置される。共有電極バス３４１は第２接続電極３７１によって共有電極線３４０と接続される。共通電極バス３５３は第３接続電極３７２によって共通電極線３５０と接続される。一方、アレイ基板３００の表示領域中の各素子の設計は第１実施例と同じであり、ここでは繰り返さない。

【0043】

図８に参照されるように、それは本願の実施例による表示パネルを表示する。表示パネル８００はアレイ基板８１０と、カラーフィルム基板８２０と、液晶層８３０と、を含む。アレイ基板８１０は上記のいずれか１種のアレイ基板であってもよい。カラーフィルム基板８２０はアレイ基板８１０と対向して設置される。液晶層８３０はカラーフィルム基板８２０とアレイ基板８１０との間に設置される。

【0044】

上記のように、本願では、共有電極線を設置することによって隣接する２つのサブ画素の電位差値を確保でき、さらに広い視野角下での表示パネルの視覚色かぶりの現象を改善する。一方、従来技術に比べて、本願の共有電極線と共通電極線とは別々に設置され、且つ共有電極線は画素の開口領域まで延伸することがなく、そのため、開口率を効果的に向上させることができる。次に、画素の開口領域に光漏れを回避する金属層を設置する必要もなく、そのため、反射率を低減させることができる。また、共有電極線はアレイ基板の最下層の第１金属層に形成されるため、共有電極線はジャンパー線を採用する設計を使用する必要がなく、さらにジャンパー線が断線するため引き起こす短絡の問題を回避できる。一方、共有電極線がゲート線及び共通電極線と同じ層に設置されるため、さらなる金属層を増加する必要がなく、薄膜トランジスタのソース／ドレイン及びデータ線の配線設計を制限することもない。

【0045】

以上、本願の実施例が提供するアレイ基板及び表示パネルに対して詳細な紹介を行っており、本明細書中では具体的な実施例を応用して本願の原理及び実施形態を述べており、以上の実施例の説明は本願の技術的手段及びその中心思想の理解を助けることに用いられるものに過ぎない。当業者は理解すべきであるように、前述の各実施例に記載の技術的手段に対して修正を行い、又はそのうちの一部の技術的特徴に対して均等物への置換を依然として行うことができる。これらの修正又は置換は、相応な技術的手段の本質を本願の各実施例の技術的手段の範囲から逸脱させない。

【符号の説明】

【0046】

１０ アレイ基板
１１ データ線
１２ ゲート線
１３ 共通電極
１４ 共有電極
１５ 第１トランジスタ
１６ 第２トランジスタ
１７ 第３トランジスタ
１８ 第１サブ画素
１９ 第２サブ画素
１００ アレイ基板
１０１ 表示領域
１０２ 非表示領域
１０３ 画素領域
１０４ 画素行
１０５ 第１サブ画素行
１０６ 第２サブ画素行
１０７ 第１間隔
１０８ 第２間隔
１１０ 画素
１１１ 第１サブ画素
１１２ 第２サブ画素
１１３ 第１薄膜トランジスタ
１１４ 第２薄膜トランジスタ
１１５ 第１画素電極
１１６ 第２画素電極
１１７ 共有薄膜トランジスタ
１１８ 第１接続電極
１２０ ゲート線
１２１ ゲートドライバ
１３０ データ線
１４０ 共有電極線
１４１ 共有電極バス
１５０ 共通電極線
１５１ 主電極
１５２ 櫛形電極
１６０ 修復電極
２００ アレイ基板
２２０ ゲート線
２２１ ゲートドライバ
２３０ データ線
２４０ 共有電極線
２４１ 共有電極バス
２５０ 共通電極線
２７１ 第２接続電極
３００ アレイ基板
３２０ ゲート線
３２１ ゲートドライバ
３３０ データ線
３４０ 共有電極線
３４１ 共有電極バス
３５０ 共通電極線
３５３ 共通電極バス
３７１ 第２接続電極
３７２ 第３接続電極
４０１ ベース板
４０２ 第１絶縁層
４０３ 活性層
４０４ 第２絶縁層
８００ 表示パネル
８１０ アレイ基板
８２０ カラーフィルム基板
８３０ 液晶層

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【国際調査報告】