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▶ セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニーの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-01-25
(54)【発明の名称】波状チャネルを備えたＭＯＳＦＥＴデバイス
(51)【国際特許分類】
H01L 29/78 20060101AFI20240118BHJP
H01L 29/12 20060101ALI20240118BHJP
H01L 21/336 20060101ALI20240118BHJP
【ＦＩ】
H01L29/78 652E
H01L29/78 652T
H01L29/78 652D
H01L29/78 658A
H01L29/78 652F
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2023542472
(86)(22)【出願日】2022-01-07
(85)【翻訳文提出日】2023-09-07
(86)【国際出願番号】 US2022070083
(87)【国際公開番号】W WO2022155630
(87)【国際公開日】2022-07-21
(31)【優先権主張番号】17/248,160
(32)【優先日】2021-01-12
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】300057230
【氏名又は名称】セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー
(74)【代理人】
【識別番号】110002077
【氏名又は名称】園田・小林弁理士法人
(72)【発明者】
【氏名】チョ， ケヴィン
(72)【発明者】
【氏名】リー， ボンヨン
(72)【発明者】
【氏名】パク， キョンソク
(72)【発明者】
【氏名】チェ， ドゥジン
(72)【発明者】
【氏名】ナイヤー， トーマス
(72)【発明者】
【氏名】キム， キミン
(57)【要約】
波状チャネル（１１０、１１０ａ、１１０ｂ）を含む、交互に変化するＰ型ウェル幅（１１６ａ、１１８ａ）を備えたＳｉＣ ＭＯＳＦＥＴデバイスについて説明する。波状チャネル（１１０、１１０ａ、１１０ｂ）は、オン抵抗、トランスコンダクタンス、閾値電圧、及びチャネル長さの最適化を可能にする、複数の幅の電流経路を提供する。複数幅のｐ型ウェル領域は、対応する複数幅の接合型ＦＥＴ（ＪＦＥＴ）（１１２ａ、１１２ｂ）を更に画定する。複数幅のＪＦＥＴ（１１２ａ、１１２ｂ）は、短絡現象に対する改善された応答を可能にする。第１の幅（１１２ａ）のＪＦＥＴ内の高電界を第２の幅（１１２ｂ）のＪＦＥＴ内へ分配することによって、高破壊電圧が得られる。
【選択図】図１
【選択図】図１
【特許請求の範囲】
【請求項1】
炭化ケイ素（ＳｉＣ）半導体デバイスであって、第１の導電型の基板（１０２）と、
前記基板（１０２）に配設された、前記第１の導電型のドリフト領域（１０４）と、
前記ドリフト領域（１０４）内にあり、かつ長手方向軸（１１４）に沿って配設された、第２の導電型のチャネル領域（４０２、４０４）と、
前記チャネル領域（４０２、４０４）内に配設された、前記第１の導電型のソース領域（１０８）と、
前記チャネル領域（４０２、４０４）と前記ドリフト領域（１０４）との間の複数の接合電界効果トランジスタ（ＪＦＥＴ）領域（１１２ａ、１１２ｂ）と、
前記長手方向軸（１１４）に沿って、かつ前記ソース領域（１０８）、前記チャネル領域（４０２、４０４）、及び前記複数のＪＦＥＴ領域（１１２ａ、１１２ｂ）の少なくとも一部分に配設されたゲート（３０６）と、
前記チャネル領域（４０２、４０４）が第１の幅を有する、前記長手方向軸（１１４）に直交する第１の断面積と、
前記チャネル領域（４０２、４０４）が前記第１の幅よりも狭い第２の幅を有する、前記長手方向軸（１１４）に直交する第２の断面積と、を備える、炭化ケイ素（ＳｉＣ）半導体デバイス。
【請求項2】
前記チャネル領域（４０２、４０４）が、前記ソース領域（１０８）と前記チャネル領域の低濃度ドープチャネル領域（４０２）との間に高濃度ドープチャネル領域（４０４）を含み、前記低濃度ドープチャネル領域（４０２）が、前記高濃度ドープチャネル領域（４０４）と前記複数のＪＦＥＴ領域（１１２ａ、１１２ｂ）のうちのあるＪＦＥＴ領域との間にある、請求項１に記載のＳｉＣ半導体デバイス。
【請求項3】
前記複数のＪＦＥＴ領域（１１２ａ、１１２ｂ）が、第１のＪＦＥＴ幅を有する、前記第１の断面積内の第１のＪＦＥＴ領域（１１２ｂ）と、
前記第１のＪＦＥＴ幅よりも広い第２のＪＦＥＴ幅を有する、前記第２の断面積内の第２のＪＦＥＴ領域（１１２ａ）と、を備える、請求項１に記載のＳｉＣ半導体デバイス。
【請求項4】
前記チャネル領域（４０２、４０４）が、前記長手方向軸（１１４）の方向に沿って、波状チャネル縁部（１１０）を含む、請求項１に記載のＳｉＣ半導体デバイス。
【請求項5】
前記ソース領域（１０８）内に、かつ前記長手方向軸（１１４）に沿って配設された、前記第２の導電型の複数のボディコンタクト領域（１０６）を備える、請求項１に記載のＳｉＣ半導体デバイス。
【請求項6】
炭化ケイ素（ＳｉＣ）半導体デバイスであって、第１の導電型の基板（１０２）と、
前記基板（１０２）に配設された、前記第１の導電型のドリフト領域（１０４）と、
前記ドリフト領域（１０４）内の第２の導電型のチャネル領域（４０２、４０４）であって、波状チャネル縁部を有する、チャネル領域（４０２、４０４）と、
前記チャネル領域（４０２、４０４）内に配設されたソース領域（１０８）と、
前記チャネル領域（４０２、４０４）と前記ドリフト領域（１０４）との間に配設された複数の接合電界効果トランジスタ（ＪＦＥＴ）領域であって、前記波状チャネル縁部の波形に対応して交互に変化する幅を有する、複数のＪＦＥＴ領域（１１２ａ、１１２ｂ）と、
前記ソース領域（１０８）、前記チャネル領域（４０２、４０４）、及び前記複数のＪＦＥＴ領域（１１２ａ、１１２ｂ）の少なくとも一部分に配設された少なくとも１つのゲートと、を備える、炭化ケイ素（ＳｉＣ）半導体デバイス。
【請求項7】
前記ＳｉＣ半導体デバイスの動作中に、前記複数のＪＦＥＴ領域（１１２ａ）のうちのあるＪＦＥＴ領域の電界が、前記複数のＪＦＥＴ領域（１１２ｂ）のうちの隣接したＪＦＥＴ領域内に分配される、請求項６に記載のＳｉＣ半導体デバイス。
【請求項8】
ＳｉＣ半導体デバイスを作製する方法であって、前記方法は、基板（１０２）にドリフト領域（１０４）を提供することと、
前記ドリフト領域（１０４）内に、かつ長手方向軸（１１４）に沿って、チャネル領域（４０２、４０４）を注入することであって、前記チャネル領域（４０２、４０４）が、前記長手方向軸（１１４）に対して交互に変化するウェル幅を有する、注入することと、
前記チャネル領域（４０２、４０４）にソース領域（１０８）を注入することと、
前記ソース領域（１０８）の少なくとも一部分、前記チャネル領域（４０２、４０４）の少なくとも一部分、及び前記チャネル領域（４０２、４０４）と前記ドリフト領域（１０４）との間に配設された複数の接合電界効果トランジスタ（ＪＦＥＴ）領域（１１２ａ、１１２ｂ）に少なくとも１つのゲートを提供することであって、前記複数のＪＦＥＴ領域（１１２ａ、１１２ｂ）が、前記交互に変化するウェル幅に対応して交互に変化する、交互に変化するＪＦＥＴ幅を有する、提供することと、を含む、方法。
【請求項9】
前記チャネル領域（４０２、４０４）を注入することが、前記ドリフト領域（１０４）にマスクを提供することであって、前記マスクが、前記チャネル領域（４０２、４０４）の前記交互に変化するウェル幅に対応する開口部を有する、提供することと、
前記マスクを使用して、第１のドーピング濃度で、前記ドリフト領域（１０４）にドーパントを注入することと、を含む、請求項８に記載の方法。
【請求項10】
前記マスクの前記開口部に沿ってスペーサを提供して、前記チャネル領域（４０２、４０４）の一部分を露出させることと、前記チャネル領域（４０２、４０４）の前記一部分に追加のドーパントを注入して、第２のドーピング濃度を提供することと、を更に含む、請求項９に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本明細書は、炭化ケイ素（Silicon Carbide、ＳｉＣ）垂直金属酸化物半導体電界効果トランジスタ（metal oxide semiconductor field effect transistor、ＭＯＳＦＥＴ）を含む、ＭＯＳＦＥＴに関するものである。
【背景技術】
【0002】
炭化ケイ素（ＳｉＣ）金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）は、そのようなＳｉＣ ＭＯＳＦＥＴが損傷することなく動作すると予想される電圧及び／又は電流の範囲を指す安全動作領域（safe operating area、ＳＯＡ）に関して特徴付けられ得る。例えば、同等の電圧定格のシリコンパワーデバイスと比較して、より小さいサイズ、より少ない電力損失、及びより速いスイッチング速度などの好都合な特徴を有するＳｉＣ ＭＯＳＦＥＴを作製することは可能である。
【0003】
しかしながら、そのような特徴を十分に利用することは困難であり得る。例えば、スイッチングアプリケーションに使用されるＳｉＣ ＭＯＳＦＥＴは、低いオン抵抗及び高いトランスコンダクタンスによる利益が得られ得るが、これらのパラメータに対するＳｉＣ ＭＯＳＦＥＴの最適化は、ＳｉＣ ＭＯＳＦＥＴの対応するＳＯＡを狭める場合がある。他の例では、小型のＳｉＣ ＭＯＳＦＥＴはまた、短絡現象に対する耐久性が低下し得る。
【発明の概要】
【0004】
１つの一般的な態様によれば、炭化ケイ素（ＳｉＣ）半導体デバイスは、第１の導電型の基板と、基板に配設された、第１の導電型のドリフト領域と、ドリフト領域内にあり、かつ長手方向軸に沿って配設された第２の導電型のチャネル領域と、チャネル領域内に配設された第１の導電型のソース領域と、を含む。ＳｉＣ半導体デバイスは、チャネル領域とドリフト領域との間の複数の接合電界効果トランジスタ（junction field effect transistor、ＪＦＥＴ）領域と、長手方向軸に沿って、かつソース領域の少なくとも一部分に配設されたゲートと、チャネル領域と、複数のＪＦＥＴ領域と、を更に含む。ＳｉＣ半導体デバイスは、チャネル領域が第１の幅を有する、長手方向軸に直交する第１の断面積と、チャネル領域が第１の幅よりも狭い第２の幅を有する、長手方向軸に直交する第２の断面積と、を含む。
【0005】
別の一般的な態様によれば、炭化ケイ素（ＳｉＣ）半導体デバイスは、第１の導電型の基板と、基板に配設された、第１の導電型のドリフト領域と、ドリフト領域内の第２の導電型のチャネル領域であって、波状チャネル縁部を有する、チャネル領域と、を含む。ＳｉＣ半導体デバイスは、チャネル領域内に配設されたソース領域と、チャネル領域とドリフト領域との間に配設された複数の接合電界効果トランジスタ（ＪＦＥＴ）領域であって、波状チャネル縁部の波形に対応して交互に変化する幅を有する複数のＪＦＥＴ領域と、ソース領域、チャネル領域、及び複数のＪＦＥＴ領域のうちの少なくとも一部分に配設された少なくとも１つのゲートと、を含む。
【0006】
別の一般的な態様によれば、ＳｉＣ半導体デバイスを作製する方法は、基板にドリフト領域を提供することと、ドリフト領域内に、かつ長手方向軸に沿って、チャネル領域を注入することであって、チャネル領域が、長手方向軸に対して交互に変化するウェル（例えば、Ｐ型ウェル）幅を有する、注入することと、を含む。ソース領域の少なくとも一部分、チャネル領域の少なくとも一部分、及びチャネル領域とドリフト領域との間に配設された複数の接合電界効果トランジスタ（ＪＦＥＴ）領域に少なくとも１つのゲートを提供することであって、複数のＪＦＥＴ領域が、交互に変化するウェル（例えば、Ｐ型ウェル）幅に対応して交互に変化する、交互に変化するＪＦＥＴ幅を有する、提供することと、を更に含む。
【0007】
添付の図面及び以下の説明において、１つ以上の実装形態の詳細が記述される。他の特徴は、本説明及び図面から、並びに請求項から明らかとなろう。
【図面の簡単な説明】
【0008】
【図1】波状チャネル縁部を備えたＭＯＳＦＥＴデバイスの等角側面図である。
【発明を実施するための形態】
【0009】
本開示は、ＳｉＣ ＭＯＳＦＥＴデバイスの閾値電圧ＶＴＨ又はチャネル長さにおける対応するトレードオフを必要としない（又は、最小限のトレードオフを伴う）、所望のオン抵抗及びトランスコンダクタンス値を有するＳｉＣ ＭＯＳＦＥＴデバイスについて説明する。上で参照したように、低いオン抵抗及び高いトランスコンダクタンスは、ＳｉＣ ＭＯＳＦＥＴに対する所望の特性であり得るが、従来のデバイスでは、ＳＯＡの低減と関連付けられる。ＳｉＣ ＭＯＳＦＥＴのＶＴＨを増加させて、及び／又はチャネル長さを増加させて所望のＳＯＡを維持することは可能であるが、そうすることで、典型的には、所望のオン抵抗及びトランスコンダクタンス値を相殺してしまう。
【0010】
対照的に、本開示は、波状の又は変動するチャネルを備えたＳｉＣ ＭＯＳＦＥＴデバイスを含む、複数の、例えば交互する、Ｐ型ウェル幅を備えたＳｉＣ ＭＯＳＦＥＴデバイスについて説明する。結果として生じるチャネルは、複数の幅の電流経路を提供し、これらの電流経路は一緒に、以前に必要であった、一方ではオン抵抗とトランスコンダクタンスとの間の、他方ではＶＴＨとチャネル長さとの間のトレードオフを回避する。その結果、例えば、低いオン抵抗及び高いトランスコンダクタンス、並びに小さいサイズ及び高いスイッチング速度を提供しながら、ＳｉＣ ＭＯＳＦＥＴデバイスのＳＯＡが維持又は改善され得る。
【0011】
複数幅のｐ型ウェル領域は、対応する複数幅の、例えば交互する、接合型ＦＥＴ（ＪＦＥＴ）を更に画定する。複数幅のＪＦＥＴは、短絡現象、例えば短絡電流の制御、に対する改善された応答を可能にする。第１の幅のＪＦＥＴ内の高電界を第２の幅のＪＦＥＴ内に分配することによって、高破壊電圧が得られる。
【0012】
説明されるＳｉＣ ＭＯＳＦＥＴデバイスは、安価でハイスループットな技術を使用して作製され得る。そのような技術は、所望の特性を得ることを可能にするために、微調整又は別様に最適化され得る。具体的には、所望の特性を取得するために、第１のＰ型ウェル幅と第２のＰ型ウェル幅との間のデルタが調整され得る。例えば、このデルタは、ＶＴＨ、オン抵抗、及び破壊電圧に正比例し得、一方で、短絡電流に反比例し得る。
【0013】
したがって、説明されるＳｉＣ ＭＯＳＦＥＴデバイスは、耐久性及び信頼性を提供し、一方でまた、小さいフォームファクタ及び低減されたシステムコストによって、パワースイッチング中の優れた性能特性を提供する。そのような特徴は、例えば電気モータ制御を含む、数多くの用途において非常に望ましい。
【0014】
図１は、波状チャネルを備えたＭＯＳＦＥＴデバイスの等角側面図である。図１に示されるように、基板１０２は、その上に配設されたドリフト領域１０４を有し得る。例えば、基板１０２に形成されたエピタキシャル層の少なくとも一部分は、例えば低ドープｎ型であり得る、ドリフト領域を提供する。ドリフト領域１０４は、所望のＭＯＳＦＥＴ動作特性をサポートするように選択された厚さ及びドーピング値を有し得る。
【0015】
高濃度ドープｐ型領域１０６は、低濃度ドープｐ型領域１１０内に形成される。ソース領域１０８は、例えば図３及び図４の断面図からより簡単に分かるように、高濃度ドープｐ型領域１０６及び低濃度ドープｐ型領域１１０内に配設される。ソース領域１０８は、例えば、高濃度ドープｎ型領域であり得る。
【0016】
したがって、一般に垂直ＭＯＳＦＥＴ構造と称されるＭＯＳＦＥＴ構造が形成され、この構造では、電流は、ソース領域１０８から、高濃度ドープｐ型領域１０６、低濃度ドープｐ型領域１１０、及び低濃度ドープｐ型領域１１０に隣接して形成された接合電界効果トランジスタ（ＪＦＥＴ）領域１１２を通って流れる。ＭＯＳＦＥＴ電流は、ドリフト領域１０４を通って、典型的にはドレイン端子（図１に示さず）が提供される基板１０２まで進行する。更に、様々なタイプのゲート又はゲート構造（関連するゲートコンタクト）を使用して電流フローが制御され得、そのようなゲート構造及び接触部の例は、例えば図３、図４、及び図５に関して下で提供されるが、本明細書で説明されるその様々な特徴をより良好に例示する（例えば、不明瞭にすることを回避する）ために、図１及び図２には示されていない。
【0017】
低濃度ドープｐ型領域１１０が、その中に形成された高濃度ドープｐ型領域１０６を有するので、それらの間には縁部又は境界１１０ａが存在し、低濃度ドープ領域１１０の境界１１０ａと外縁１１０ｂとの間の距離又は幅を画定する。そのような縁部１１０ａ、１１０ｂは、説明のために簡略化された図３の形態で例示されているが、実際には、及び半導体処理の性質のため、そのような縁部は、図１に、及び図４のより詳細な実施例に示されるように、不連続的に画定されないことが理解認識されるであろう。
【0018】
したがって、図３及び図４に関して下で図示及び説明されるように、チャネル領域は、ソース領域１０８と低濃度ドープ領域１１０の境界１１０ａとの間の高濃度ドープｐ型領域１０６の一部分によって画定された高濃度ドープ電流チャネル部分、並びに縁部１１０ａ、１１０ｂの間に画定された低濃度ドープ電流チャネル部分を含み得る。高濃度ドープｐ型領域１０６は、ソース領域１０８内のアクセス可能な場所であるボディコンタクトを提供し得、また、図６Ａ～図６Ｄに関して説明されるように、複数の処理ステップで提供され得る。
【0019】
したがって、図１では、垂直ＭＯＳＦＥＴ構造内の電流フローの垂直方向は、含まれる凡例に示されるｙ軸の方向で生じることが理解される。ｙ軸に対して垂直であるｘ軸に沿った横方向も例示され、一方で、ｚ軸は、高濃度ドープｐ型領域１０６を通って延びる長手方向軸１１４に沿った方向を画定する。断面１１６は、長手方向軸１１４に直交するｘ－ｙ断面とされ、図３及び図４に更に詳細に例示されており、一方で、断面１１８は、長手方向軸１１４に直交するｘ－ｙ断面とされ、図３に更に詳細に例示されている。
【0020】
図１では、チャネル縁部１１０ｂは、ｘ軸に沿って、かつ長手方向軸１１４に対して垂直に異なる距離で延在する。したがって、チャネル縁部１１０は、波状の、又は変動するチャネル縁部を提供するのもとして説明され得る。本明細書で説明されるように、波状チャネル縁部１１０ｂは、例えば直線状又はストライプ状の縁部と比較して、追加的な電流経路を提供する。追加的な電流経路は、ＳＯＡを犠牲にすることなく、低特性オン抵抗（Ｒｓｐ）を可能にする。
【0021】
具体的には、波状チャネル縁部１１０は、広ＪＦＥＴ領域１１２ａ及び狭ＪＦＥＴ領域１１２ｂを有するＪＦＥＴ領域１１２をもたらす。すなわち、例えば図２からより容易に分かるように、図１のＭＯＳＦＥＴデバイスは、図１の構造の少なくとも２つの隣接した実装形態を使用して形成され得、よって、実装形態の間に形成されたｎ型領域は、そのようなＪＦＥＴ領域のためのゲート制御機能を提供するｐ型領域を取り囲むことによって、ドリフト領域１０４内にｎ型ＪＦＥＴ領域を効果的に提供する。高電流フローの期間中に、特に短絡現象中に生じる急な高電流フローの場合、そのようなＪＦＥＴ領域の二重ゲート制御機能は、そうでない場合には図１のＭＯＳＦＥＴデバイスに損傷を与え得る対応する短絡電流を制限、規制、又は阻止するピンチオフ効果につながる。更に、交互に変化する広ＪＦＥＴ領域１１２ａ及び狭ＪＦＥＴ領域１１２ｂは、所望の低特性オン抵抗（Ｒｓｐ）を犠牲にすることなく、そのような短絡電流の制限効果を提供する。
【0022】
チャネル縁部１１０ｂの波状性質に対応し、かつそれによって画定された交互に変化する広ＪＦＥＴ領域１１２ａ及び狭ＪＦＥＴ領域１１２ｂは、追加的な利点も提供する。したがって、複数の接合電界効果トランジスタ（ＪＦＥＴ）領域１１２ａ、１１２ｂが、チャネル領域とドリフト領域との間に配設され、複数のＪＦＥＴ領域１１２ａ、１１２ｂは、波状チャネル縁部１１０ｂの波形に対応して交互に変化する幅を有する。その結果、例えば、広ＪＦＥＴ領域１１２ａ内の電界の狭ＪＦＥＴ領域１１２ｂ内への分配のため、デバイス破壊電圧が増加し得る。
【0023】
本説明では、広い／狭いという相対的な用語は、広ＪＦＥＴ領域１１２ａが狭ＪＦＥＴ領域１１２ｂよりも広いように、互いに対するものであると理解されるべきである。例えばパラメータＬ型プルバックの接触部における、広ＪＦＥＴ領域１１２ａと狭ＪＦＥＴ領域１１２ｂとの間の差分（デルタ）の程度の例が下で提供される。
【0024】
図２は、図１の構造の２つの隣接した実装形態の上面図を例示しており、したがって、その対応する（下部）上面図に関して図１の参照番号が（１ｘｘ系列で）繰り返されている。２ｘｘ系列の参照番号は、第２の実装形態における同じ又は類似の態様に対応する。その結果、図２は、高濃度ドープｐ型領域２０６、低濃度ドープｐ型領域２１０、ＪＦＥＴ領域２１２（広ＪＦＥＴ領域２１２ａ及び狭ＪＦＥＴ領域２１２ｂを含む）、及び長手方向軸２１４を例示する（簡潔にするために、ソース領域１０８及び対応するソース領域２０８は図２に例示されない）。
【0025】
したがって、図２は、広ＪＦＥＴ領域１１２ａ及び狭ＪＦＥＴ領域が、隣接したＭＯＳＦＥＴデバイスの２つの隣接した低濃度ドープｐ型領域１１０、２１０の間に画定されることを示す。図１にも示されるように、縁部間の距離１１６ａは、（狭ＪＦＥＴ領域１１２ｂと隣接する）断面１１６のｘ方向に沿って、低濃度ドープｐ型領域１１０の外縁の間に画定され得、一方で、縁部間の距離１１８ａは、（広ＪＦＥＴ領域１１２ａと隣接する）断面１１８のｘ方向に沿って、低濃度ドープｐ型領域１１０の外縁の間に画定され得る。
【0026】
図３は、図１の断面１１６、１１８に対応する、図１のＭＯＳＦＥＴデバイスの２つの簡略断面図を例示する。図３には、ドレイン端子３０２、並びにゲート酸化物３０４及びゲート３０６が例示されている。接触線３０８もまた、断面で例示されている。ゲート構造３０４、３０６及び接触線３０８の例示的な実装形態に関する詳細は、例えば図５に関して、下で提供される。
【0027】
図３は、断面１１６でのチャネル縁部１１０ｂの距離（縁部間の幅）１１６ａが、断面１１８でのチャネル縁部１１０ｂの距離（縁部間の幅）１１８ａよりも長いことを示す。それに応じて、長手方向軸１１４からの距離（中心－縁部間の幅）１１６ｂは、長手方向軸１１４からの距離（中心－縁部間の幅）１１８ｂよりも長い。
【0028】
具体的には、Ｌ型プルバックとラベル付けされた距離は、距離１１６ｂと距離１１８ｂとの間のデルタを表す。それに応じて、Ｌ型プルバックは、図３に示されるように、及び図２を参照して、広ＪＦＥＴ領域１１２ａの半値幅と狭ＪＦＥＴ領域１１２ｂの半値幅との間のデルタと称され得る。
【0029】
図４は、図１のＭＯＳＦＥＴデバイスの断面図１１６のより詳細な例示である。図４は、低濃度ドープチャネル領域４０２が境界１１０ａとチャネル縁部１１０ｂとの間に存在し、一方で、高濃度ドープチャネル領域４０４が境界１１０ａとソース領域１０８との間に存在することを示す。上で参照したように、図４はまた、低濃度ドープチャネル領域４０２、高濃度ドープチャネル領域４０４、及びそれらの間の境界１１０ａの拡散性質を例示する。
【0030】
図５は、図１のＭＯＳＦＥＴデバイスのより詳細な例示的な実装形態の上面図である。図５は、図３及び図４に関して既に例示及び説明したように、ゲート３０６が長手方向軸１１４に沿って配設され、ゲートの間にゲートコンタクト３０８が配設されることを示す。ゲート３０６と接触３０８との間には、誘電体５０２が配設される。
【0031】
図５は、広ＪＦＥＴ領域１１２ａ及び狭ＪＦＥＴ領域１１２ｂを更に例示する。同じく既に説明したように、これらの値の間のデルタは、例示されたＬ型プルバックパラメータとして参照され得る。追加的な特徴パラメータは、広ＪＦＥＴ領域１１２ａのＪＦＥＴの長手方向長さ５０４と、狭ＪＦＥＴ領域１１２ｂのＪＦＥＴの長手方向長さ５０６と、を含む。
【0032】
図６Ａ～図６Ｄは、図１のＭＯＳＦＥＴデバイスを作製するための例示的なプロセスフローを例示する。図６Ａでは、例示されるプロセスフローは、例えばイオン注入（ion implantation、ＩＩＰ）を使用して、Ｐ型ウェルチャネルの注入を行うこと（６０２）から始まる。示されるように、上で説明及び例示した所望のＬ型プルバックを含む、結果として生じるｐ型注入ウェル６０２ｂの所望のパラメータに対応する開口部を有するハードマスク酸化物６０２ａが使用され得る。
【0033】
図６Ｂでは、ポケット注入は、スペーサ（例えば、ポリシリコンスペーサ）６０４ａを使用して行われる（６０４）。その結果、低濃度ドープｐ型領域６０２ｂと比較して、高濃度ドープｐ型ウェル領域６０４ｂが形成される。ｐ型ウェル領域６０４ｂは、ポケット注入領域と称され得、また、（ｐ型領域６０２ｂによって提供される）図４の低濃度ドープチャネル領域４０２と比較して、図４の高濃度ドープチャネル領域４０４に寄与し得る。
【0034】
図６Ｃでは、ソース領域６０６ａに対して、領域６０２ｂ、６０４ｂと反対の導電型の（例えば、ｎ型導電型）の注入が行われる（６０６）。更新されたスペーサ６０６ｂを使用して、ソース領域６０６ａの所望のサイズ及び形状が得られ得る。
【0035】
図６Ｄでは、ｐ型アイランド領域６０８ａが形成され、ハードマスク酸化物６０２ａ及びスペーサ６０４ａ／６０６ｂが除去されて、図１の最終構造が得られる（６０８）。上で参照したように、ｐ型アイランド領域６０８ａは、図１の高濃度ドープｐ型領域１０６内にボディコンタクトを提供し得る。
【0036】
図７は、第１の電流密度分布を含む、図１のＭＯＳＦＥＴデバイスの実装形態の等角図を例示する。図８は、第２の電流密度分布を含む、図１７のＭＯＳＦＥＴデバイスの実装形態の等角図を例示する。図７及び図８の両方では、ＶＧＳは、一定に（例えば、１８Ｖに）保持され、一方で、図７では、ＶＤＳは、低い値（例えば、１Ｖ以下）であり、一方で、図８では、ＶＤＳは、比較的高い電圧（例えば、１０～８０Ｖ、又はそれ以上、例えば、６５Ｖ）である。
【0037】
図７は、空乏層領域７０２を例示し、一方で、図８は、空乏層領域８０２を例示する。示されるように、空乏層領域８０２は、図８での比較的高いＶＤＳの値のため、図７の空乏層領域７０２と比較して大幅に拡大されている。その結果、空乏層領域８０２は、領域８０４まで延在し、それによって、領域８０４内の電流フローを阻止する。したがって、上で参照したように、空乏層領域８０２の拡大により電流が領域８０４内を流れることができないので、短絡電流の保護が提供される。換言すれば、領域８０４は、短絡破壊前に電流飽和が到達する狭ＪＦＥＴ領域に対応する。
【0038】
【0039】
図９では、線９０２は、ドレイン電流が例えば１Ｖ未満などの低くて小さいＶＤＳの電圧範囲にわたって変化する、図７の実装形態の電流－電圧特性を示す。線９０４は、図１、図７、図８の波状チャネルと比較して同様のタイプの直線状の又は一様なチャネルを有する、比較デバイスの電流－電圧特性を提供する。
【0040】
示されるように、電流／電圧の関係によって画定された、結果として生じるＲＤＳ－ＯＮ特性は、比較デバイスの特性よりも低い、図７の実装形態のＲＤＳ－ＯＮの値９０６を提供する。
【0041】
一方で、図１０では、線１００２は、図８の実装形態に対応し、一方で、線１００４は、上で参照した比較デバイスに対応する。示されるように、空乏層領域８０２が領域８０４内へ延在した結果、線１００２の電流は、基準デバイスよりも速く、かつはるかに低いＶＤＳ値で飽和する。
【0042】
【0043】
図１２は、図１の例示的な実装形態の波状チャネルのデルタＬ型プルバックの程度による特定のオン抵抗の例示的な変化を例示するグラフである。図１２は、Ｌ型プルバックの増加が、ＲＤＳ－ＯＮの増加に対応することを示す。
【0044】
図１３は、図１の例示的な実装形態の波状チャネルのデルタＬ型プルバックの程度による短絡電流Ｉｓｃの例示的な変化を例示するグラフである。図１３は、Ｌ型プルバックの増加が、短絡電流ＩＳＣの減少に対応することを示す。
【0045】
図１４は、図１の例示的な実装形態の波状チャネルのデルタＬ型プルバックの程度による破壊電圧（ＢＶ）の例示的な変化を例示するグラフである。図１４は、Ｌ型プルバックの増加が、そうでない場合には破壊現象につながり得る広ＪＦＥＴ領域内の高電界が隣接した狭ＪＦＥＴ領域へ分配され得るので、安定した破壊電圧に対応することを示す。
【0046】
図１５は、図１の例示的な実装形態の波状チャネルのデルタＬ型プルバックの程度に関する、複数の処理段階における例示的なドーピングプロファイル及びその変形例を例示する。具体的には、図１５は、Ｌ型プルバックの３つの異なる値の増加について、図６Ａ及び図６Ｂの処理段階６０２、６０４の実施例を例示する。
【0047】
Ｌ型プルバック１５００ａの第１の値では、領域１５０２及び１５０４は、ある程度のドーパント濃度を呈する。例えば、注入されたｐ型ドーパント（例えば、アルミニウム（Ａｌ）ドーパント）は、狭ＪＦＥＴ領域に隣接する領域において例示された集中度を呈する。例えば、領域１５０２のドーパント濃度は、ハードマスク酸化物６０２ａからの注入されたドーパントの散乱及び反射の結果として生じ得る。
【0048】
１５００ａから増加したＬ型プルバックの第２の値１５００ｂでは、領域１５０６及び１５０８におけるドーピング濃度の増加の効果が高められる。１５００ｂから増加したＬ型プルバックの第３の値１５００ｃでは、領域１５１０及び１５１２におけるドーピング濃度の増加の効果が更に高められる。
【0049】
したがって、一般に、Ｌ型プルバックの値の増加又は拡大は、示される領域におけるドーピング濃度の増加をもたらす。上で説明したように、こうしたドーピング濃度の増加は、図４の高濃度ドープチャネル領域４０４などの上で論じた高濃度ドープチャネル領域を増加させ、また、図１１～図１４に示されるＬ型プルバックと、Ｖｔｈ、ＲＤＳｏｎ、Ｉｓｃ、及びＢＶとの間の特性関係とそれぞれ一致する。
【0050】
図１６は、波状チャネルにおけるデルタＬ型プルバックについて図１５からの例示的な値１５００ａ、１５００ｂ、１５００ｃを使用した、図１の構造の例示的な実装形態における結果として生じるドーピング濃度を例示するグラフである。図１６は、図１５に例示される切断面全体にわたって取ったものであり、Ｌ型プルバックの最も高い値１５００ｃについて、高濃度ドープチャネル領域内のドーピング濃度の相対的増加を示す。
【0051】
図１７は、図１の例示的な実装形態の閾値電圧の関数として特定のオン抵抗を例示するグラフである。図１７では、線１７０２は、図１の実装形態のＲＳｐｏｎの値を例示し、一方で、線１７０４は、波状ではなく直線状であるチャネルを備えた比較デバイスのＲＳｐｏｎの値を例示する。示されるように、線１７０２は、ＲＳｐｏｎ値が図１の実装形態の様々な閾値電圧の範囲全体にわたってより低いことを示す。
【0052】
図１８は、図１の例示的な実装形態の温度の関数として閾値電圧を例示するグラフである。示されるように、図１の実装形態に対応する線１８０２は、図１７の比較デバイスの線１８０４と一致する。したがって、図１８は、図１の実装形態が温度性能の低下を受けないことを示す。
【0053】
様々な例示的な実施態様では、炭化ケイ素（ＳｉＣ）半導体デバイスは、第１の導電型の基板と、基板に配設された、第１の導電型のドリフト領域と、ドリフト領域内にあり、かつ長手方向軸に沿って配設された第２の導電型のチャネル領域と、を含む。ＳｉＣ半導体デバイスは、チャネル領域内に配設された第１の導電型のソース領域と、チャネル領域とドリフト領域との間の複数の接合電界効果トランジスタ（ＪＦＥＴ）領域と、長手方向軸に沿って、かつソース領域の少なくとも一部分に配設されたゲートと、チャネル領域と、複数のＪＦＥＴ領域と、を含む。ＳｉＣ半導体デバイスは、チャネル領域が第１の幅を有する、長手方向軸に直交する第１の断面積と、チャネル領域が第１の幅よりも狭い第２の幅を有する、長手方向軸に直交する第２の断面積と、を含む。
【0054】
様々な例示的な実装形態では、ＳｉＣ半導体デバイスにおいて、チャネル領域は、ソース領域とチャネル領域の低濃度ドープチャネル領域との間に高濃度ドープチャネル領域を含み、低濃度ドープチャネル領域は、高濃度ドープチャネル領域と複数のＪＦＥＴ領域のうちのあるＪＦＥＴ領域との間にある。追加又は代替の実装形態では、複数のＪＦＥＴ領域は、第１のＪＦＥＴ幅を有する、第１の断面積内の第１のＪＦＥＴ領域と、第１のＪＦＥＴ幅よりも広い第２のＪＦＥＴ幅を有する、第２の断面積内の第２のＪＦＥＴ領域と、を含む。ＳｉＣ半導体デバイスの動作中に、第２のＪＦＥＴ領域の電界は、第１のＪＦＥＴ領域内へ分配され得る。チャネル領域は、長手方向軸の方向に沿って波状チャネル縁部を含み得る。第２の導電型の複数のボディコンタクト領域は、ソース領域内に、かつ長手方向軸に沿って配設され得る。ＳｉＣ半導体デバイスの第１の幅と第２の幅との間のデルタは、少なくとも０．５ミクロンであり得る。ＳｉＣ半導体デバイスは、少なくとも１つの金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を含み得、また、基板が配設されるＭＯＳＦＥＴのドレイン端子を含み得る。
【0055】
他の例示的な実装形態では、炭化ケイ素（ＳｉＣ）半導体デバイスは、第１の導電型の基板と、基板に配設された、第１の導電型のドリフト領域と、ドリフト領域内の第２の導電型のチャネル領域であって、波状チャネル縁部を有する、チャネル領域と、を含み得る。ＳｉＣ半導体デバイスは、チャネル領域内に配設されたソース領域と、チャネル領域とドリフト領域との間に配設された複数の接合電界効果トランジスタ（ＪＦＥＴ）領域であって、波状チャネル縁部の波形に対応して交互に変化する幅を有する複数のＪＦＥＴ領域と、を含み得る。少なくとも１つのゲートが、ソース領域、チャネル領域、及び複数のＪＦＥＴ領域の少なくとも一部分に配設され得る。
【0056】
様々な例示的な実装形態では、チャネル領域は、ソース領域とチャネル領域の低濃度ドープチャネル領域との間に高濃度ドープチャネル領域を含み得、低濃度ドープチャネル領域は、高濃度ドープチャネル領域と複数のＪＦＥＴ領域のうちのあるＪＦＥＴ領域との間にあり得る。ＳｉＣ半導体デバイスの動作中に、複数のＪＦＥＴ領域のうちのあるＪＦＥＴ領域の電界が、複数のＪＦＥＴ領域のうちの隣接したＪＦＥＴ領域内へ分配され得る。複数のＪＦＥＴ領域の交互に変化する幅の隣接した領域間のデルタは、少なくとも０．５ミクロンであり得る。ＳｉＣ半導体デバイスは、少なくとも１つの金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を含み得、また、基板が配設されるＭＯＳＦＥＴのドレイン端子を含み得る。
【0057】
他の例示的な実装形態では、ＳｉＣ半導体デバイスを作製する方法は、基板にドリフト領域を提供することと、ドリフト領域内に、かつ長手方向軸に沿って、チャネル領域を注入することであって、チャネル領域が、長手方向軸に対して交互に変化するウェル幅を有する、注入することと、含み得る。本方法は、チャネル領域にソース領域を注入することと、ソース領域の少なくとも一部分、チャネル領域の少なくとも一部分、及びチャネル領域とドリフト領域との間に配設された複数の接合電界効果トランジスタ（ＪＦＥＴ）領域に少なくとも１つのゲートを提供することであって、複数のＪＦＥＴ領域が、交互に変化するウェル幅に対応して交互に変化する、交互に変化するＪＦＥＴ幅を有する、提供することと、を更に含む。
【0058】
例示的な実施形態において、チャネル領域を注入することは、ドリフト領域にマスクを提供することであって、マスクが、チャネル領域の交互に変化するウェル幅に対応する開口部を有する、提供することと、マスクを使用して、第１のドーピング濃度で、ドリフト領域にドーパントを注入することと、を含み得る。本方法は、マスクの開口部に沿ってスペーサを提供して、チャネル領域の一部分を露出させることと、チャネル領域の一部分に追加のドーパントを注入して、第２のドーピング濃度を提供することと、を含み得る。本方法は、隣接した幅が少なくとも０．５ミクロンだけ異なる交互に変化する幅を有するマスク開口部を提供することを含み得る。ＳｉＣ半導体デバイスは、少なくとも１つの金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を含み得、本方法は、ＭＯＳＦＥＴのドレイン端子に基板を提供することを含み得る。本方法は、ソース領域内に、かつ長手方向軸に沿ってボディコンタクト領域を注入することを含み得る。交互に変化するウェル幅は、第１のチャネル幅と、第１のチャネル幅よりも広い第２のチャネル幅と、を含み得、ボディコンタクト領域を注入することは、チャネル領域内に、かつ第２のチャネル幅内にボディコンタクト領域を注入することを含み得る。
【0059】
前述の説明において、層、領域、基板、又は構成要素等の素子が、他の素子上にある、接続する、電気的に接続する、結合する、あるいは、電気的に結合すると称される場合、これが、他の素子上に直接配置可能であるか、接続できるか、あるいは、結合可能であるか、又は１つ以上の介在素子が存在し得ることも、理解されよう。一方、素子が、他の素子や層上に直接配置されるか、直接接続するか、あるいは、直接結合すると称される場合、介在素子や層は、存在しない。本発明の詳細な説明を通じて、直接配置される、直接接続する、あるいは、直接結合するという語句が使用されないこともあるが、直接配置される、直接接続する、あるいは、直接結合するものとして図示される素子は、こうしたものとして言及可能である。本出願の請求項（含まれている場合）は、本明細書記載の、あるいは、図示される例示関係を述べるよう補正され得る。
【0060】
本明細書及び特許請求の範囲において使用される際、単数形は、文脈の観点において、特定の事例を明確に示さない限り、複数形を含み得る。空間的相対性を示す語句（例えば、全体にわたって、上、上方、下、下側、下方、下位等）は、図面で示す方向に加えて、使用中、あるいは、操作中の装置の種々の向きを含めることを意図している。いくつかの実装形態では、上と下という相対的な用語はそれぞれ、垂直方向に上と垂直方向に下を含むことができる。いくつかの実装形態では、隣接するという用語は、横方向に隣接するか、あるいは、水平方向に隣接することを含むことができる。
【0061】
いくつかの実装形態は、様々な半導体処理及び／又はパッケージング技術を使用して実装され得る。いくつかの実装形態は、例えば、シリコン（Ｓｉ）、ガリウムヒ素（ＧａＡｓ）、窒化ガリウム（ＧａＮ）、炭化ケイ素（ＳｉＣ）、及び／又はそれら等を含むが、それらに限定されない半導体基板に関連付けられた様々なタイプの半導体処理技術を使用して実装され得る。
【0062】
開示の実施に関するいくつかの特徴を、本明細書で記載される通りに説明したが、これから、当業者は、多くの変形形態、代替え、変更、及び、等価物を発見するであろう。それゆえ、添付の特許請求の範囲を、こうした修正や変更のすべてを実装の範囲内に含めるよう網羅していることが、理解されよう。これらが、限定ではなく、単なる例示として提示されており、形態や細部に様々な変更がなされ得ることは、理解しているはずである。本明細書に記載の機器及び／又は方法の任意の部分は、相互に排他的な組み合わせを除き、任意の組み合わせで組み合わせることが可能である。本明細書で述べる種々の機器は、記載の様々な機器の機能、構成要素及び／又は特徴の様々な組み合わせ及び／又は部分組み合わせを含み得る。
【0063】
開示の実施に関するいくつかの特徴を、本明細書で記載される通りに説明したが、これから、当業者は、多くの変形形態、代替え、変更、及び、等価物を発見するであろう。それゆえ、添付の特許請求の範囲を、こうした修正及び変更のすべてを実施形態の範囲内に含まれるものとして網羅することを意図していることが理解されよう。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6A】
【図6B】
【図6C】
【図6D】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【国際調査報告】