特表 2024-503686 単一水晶複数出力クロックシステムにおける位相シフト低減のための技法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-01-26

(54)【発明の名称】単一水晶複数出力クロックシステムにおける位相シフト低減のための技法

(51)【国際特許分類】

   H03K 19/003 20060101AFI20240119BHJP

【ＦＩ】

H03K19/003 123

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2023542765

(86)(22)【出願日】2022-01-07

(85)【翻訳文提出日】2023-07-13

(86)【国際出願番号】 US2022070089

(87)【国際公開番号】W WO2022159918

(87)【国際公開日】2022-07-28

(31)【優先権主張番号】17/154,726

(32)【優先日】2021-01-21

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】595020643

【氏名又は名称】クゥアルコム・インコーポレイテッド

【氏名又は名称原語表記】ＱＵＡＬＣＯＭＭ ＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】110003708

【氏名又は名称】弁理士法人鈴榮特許綜合事務所

(72)【発明者】

【氏名】ジャン、ジーゾー

(72)【発明者】

【氏名】デリゴズ、イルケル

【テーマコード（参考）】

5J032

【Ｆターム（参考）】

5J032AA05

5J032AA06

(57)【要約】

本開示のいくつかの態様は、クロック信号生成のための回路を提供する。本回路は、概して、クロック信号から複数のクロック信号を生成するように構成された複数のクロック生成回路と、複数のクロック生成回路の電力供給入力に結合された出力を有する電力供給回路とを含む。本回路はまた、電力供給回路の出力に結合されたキャパシタアレイを含み、複数の容量性要素を含み得、キャパシタアレイは、複数のクロック生成回路のうちの１つまたは複数のアクティブなクロック生成回路の量に基づいて、複数の容量性要素の各々を、電力供給回路の出力に選択的に結合するように構成される。

【特許請求の範囲】

【請求項1】

クロック信号生成のための回路であって、
クロック信号から複数のクロック信号を生成するように構成された複数のクロック生成回路と、
前記複数のクロック生成回路の電力供給入力に結合された出力を有する電力供給回路と、
前記電力供給回路の前記出力に結合され、複数の容量性要素を備える、キャパシタアレイと
を備え、前記キャパシタアレイが、前記複数のクロック生成回路のうちの１つまたは複数のアクティブなクロック生成回路の量に基づいて、前記複数の容量性要素の各々を、前記電力供給回路の前記出力に選択的に結合するように構成された、回路。

【請求項2】

前記キャパシタアレイは、前記電力供給回路の前記出力に結合された前記複数の容量性要素の量が、前記１つまたは複数のアクティブなクロック生成回路の前記量に対応するように、構成された、請求項１に記載の回路。

【請求項3】

前記複数のクロック生成回路の各々が、クロックバッファを備える、請求項１に記載の回路。

【請求項4】

前記電力供給回路が、低ドロップアウト（ＬＤＯ）調整器を備える、請求項１に記載の回路。

【請求項5】

前記キャパシタアレイが、前記複数の容量性要素の各々と前記電力供給回路の前記出力との間に結合されたスイッチを備える、請求項１に記載の回路。

【請求項6】

前記複数の容量性要素のうちの少なくとも１つが、前記スイッチのうちのそれぞれの１つに結合されたゲートを有するトランジスタを備え、前記トランジスタのドレインおよびソースが、基準電位ノードに結合された、請求項５に記載の回路。

【請求項7】

前記複数の容量性要素のうちの少なくとも１つが、前記スイッチのうちのそれぞれの１つと基準電位ノードとの間に結合されたキャパシタを備える、請求項５に記載の回路。

【請求項8】

前記トランジスタが、ｎ形金属酸化物半導体（ＮＭＯＳ）トランジスタを備える、請求項６に記載の回路。

【請求項9】

前記スイッチのうちの少なくとも１つと並列に結合された抵抗要素をさらに備える、請求項５に記載の回路。

【請求項10】

前記抵抗要素の抵抗は、前記スイッチが開いているとき、前記抵抗要素にわたる電流が前記容量性要素の漏れ電流に対応するように、構成された、請求項９に記載の回路。

【請求項11】

前記抵抗要素が、前記出力に結合されたソースと、前記容量性要素に結合されたドレインと、前記抵抗を実装するためにバイアスされたゲートとを有するトランジスタである、請求項１０に記載の回路。

【請求項12】

前記スイッチのうちの少なくとも１つが、ｐ形金属酸化物半導体（ＰＭＯＳ）トランジスタを備える、請求項５に記載の回路。

【請求項13】

前記複数のクロック生成回路の各クロック生成回路が、前記クロック生成回路をアクティブにするように構成されたイネーブル信号を受信するように構成され、前記スイッチが、前記イネーブル信号のうちのそれぞれの１つに基づいて制御されるように構成された、請求項５に記載の回路。

【請求項14】

前記イネーブル信号が、コントローラによって提供され、ここにおいて、前記コントローラは、前記複数のクロック生成回路のうちのどれがアクティブにされるかを制御するように構成された、請求項１３に記載の回路。

【請求項15】

前記複数のクロック生成回路のうちの少なくとも１つが、無線周波数（ＲＦ）フロントエンド（ＲＦＦＥ）回路に前記複数のクロック信号のうちのそれぞれの１つを提供するように構成された、請求項１に記載の回路。

【請求項16】

発振器をさらに備え、ここにおいて、前記複数のクロック生成回路の入力が、前記発振器の出力に結合された、請求項１に記載の回路。

【請求項17】

クロック信号生成のための方法であって、
複数のクロック生成回路のうちの１つまたは複数のクロック生成回路をアクティブにすることと、
前記１つまたは複数のアクティブなクロック生成回路を介してクロック信号から１つまたは複数のクロック信号を生成することと、
電力供給回路を介して、前記複数のクロック生成回路の電力供給入力に結合された前記電力供給回路の出力において供給電圧を生成することと、
前記１つまたは複数のアクティブなクロック生成回路の量に基づいて、複数の容量性要素の各々を、前記電力供給回路の前記出力に選択的に結合することと
を備える、方法。

【請求項18】

前記電力供給回路の前記出力に結合された前記複数の容量性要素の量が、前記１つまたは複数のアクティブなクロック生成回路の前記量に対応する、請求項１７に記載の方法。

【請求項19】

前記１つまたは複数のアクティブなクロック生成回路の前記量を変更することと、
前記１つまたは複数のアクティブなクロック生成回路の前記変更された量に基づいて、前記電力供給回路の前記出力に結合された前記複数の容量性要素の前記量を変更することと
をさらに備える、請求項１８に記載の方法。

【請求項20】

前記１つまたは複数のアクティブなクロック生成回路の前記量を変更することは、コントローラが前記クロック生成回路にイネーブリング信号（enabling signal）を提供することによって、実施される、請求項１９に記載の方法。

【請求項21】

前記複数の容量性要素の前記量を変更することは、コントローラが前記複数の容量性要素のうちのそれぞれの１つに結合された各スイッチにイネーブリング信号を提供することによって、実施される、請求項１９に記載の方法。

【請求項22】

前記複数の容量性要素の前記量は、前記供給電圧に関連するアンダーシュートが、前記１つまたは複数のアクティブなクロック生成回路の前記量を変更することの前および後で同じであるように、変更される、請求項１９に記載の方法。

【請求項23】

前記複数のクロック生成回路の各々が、クロックバッファを備える、請求項１７に記載の方法。

【請求項24】

前記複数の容量性要素の各々を選択的に結合することが、前記複数の容量性要素の各々と前記電力供給回路の前記出力との間に結合されたスイッチを制御することを備える、請求項１７に記載の方法。

【請求項25】

前記複数の容量性要素のうちの少なくとも１つが、前記スイッチのうちのそれぞれの１つに結合されたゲートを有するトランジスタを備え、前記トランジスタのドレインおよびソースが、基準電位ノードに結合された、請求項２４に記載の方法。

【請求項26】

抵抗要素が、前記スイッチのうちの少なくとも１つと並列に結合された、請求項２４に記載の方法。

【請求項27】

前記抵抗要素の抵抗は、前記スイッチが開いているとき、前記抵抗要素にわたる電流が前記容量性要素の漏れ電流に対応するように、構成された、請求項２６に記載の方法。

【請求項28】

前記複数のクロック生成回路の各クロック生成回路を介して、前記クロック生成回路をアクティブにするように構成されたイネーブル信号を受信することをさらに備え、前記スイッチが、前記イネーブル信号のうちのそれぞれの１つに基づいて制御される、請求項２０に記載の方法。

【請求項29】

クロック信号生成のための装置であって、
複数のクロック生成回路のうちの１つまたは複数のクロック生成回路をアクティブにするための手段と、前記１つまたは複数のアクティブなクロック生成回路が、クロック信号から１つまたは複数のクロック信号を生成するように構成された、
供給電圧を生成するための手段であって、前記複数のクロック生成回路の電力供給入力に結合された、生成するための前記手段の出力において前記供給電圧を生成する、供給電圧を生成するための手段と、
前記１つまたは複数のアクティブなクロック生成回路の量に基づいて、複数の容量性要素の各々を、生成するための前記手段の前記出力に選択的に結合するための手段と
を備える、装置。

【請求項30】

命令を記憶したコンピュータ可読媒体であって、前記命令が、プロセッサに、
複数のクロック生成回路のうちの１つまたは複数のクロック生成回路をアクティブにすることと、前記１つまたは複数のアクティブなクロック生成回路が、クロック信号から１つまたは複数のクロック信号を生成するように構成された、
前記１つまたは複数のアクティブなクロック生成回路の量に基づいて、複数の容量性要素の各々を、電力供給回路の出力に選択的に結合することと、前記電力供給回路が、前記複数のクロック生成回路の電力供給入力に結合された前記電力供給回路の前記出力において供給電圧を生成するように構成された、
を行わせるためのものである、コンピュータ可読媒体。

【発明の詳細な説明】

【技術分野】

【0001】

関連出願の相互参照
[0001] 本出願は、以下に完全に記載されるかのようにおよびすべての適用可能な目的のためにその全体が参照により本明細書に明確に組み込まれる、２０２１年１月２１日に出願された米国特許出願第１７／１５４，７２６号の利益および優先権を主張する。

【0002】

[0002] 本開示のいくつかの態様は、一般に電子的構成要素に関し、より詳細には、クロック生成回路（clock generation circuit）に関する。

【背景技術】

【0003】

[0003] ワイヤレスデバイスは、送信および受信のために信号を処理および増幅するための無線周波数（ＲＦ）フロントエンド（ＲＦＦＥ）回路（radio frequency (RF) front-end (RFFE) circuit）を含み得る。いくつかの実装形態では、ワイヤレスデバイスは、ニアフィールド通信（ＮＦＣ）またはセルラー通信など、様々な用途のためのワイヤレス送信および受信のために、各々がＲＦＦＥ回路を含む、別個のＲＦチップを含み得る。ＲＦチップの各々は、電力管理集積回路（ＰＭＩＣ：power management integrated circuit）を介して生成され得るＲＦクロック信号を使用して動作し得る。たとえば、ＰＭＩＣは、供給電圧（supply voltage）を生成するための調整器（regulator）を含み得、これは、水晶発振器（crystal oscillator）を介して生成された発振信号（oscillating signal）をバッファ（buffer）するためのクロックバッファ（clock buffer）によって使用され得る。いくつかの場合には、複数のクロックバッファが、ＲＦチップに提供されるべき複数のＲＦクロック信号の生成のために発振信号をバッファするために使用され得る。

【発明の概要】

【0004】

[0004] 本開示のシステム、方法、およびデバイスは、各々いくつかの態様を有し、それらのうちの単一の態様が単独で本開示の望ましい属性を担当するとは限らない。次に、以下の特許請求の範囲によって表される本開示の範囲を限定することなしに、いくつかの特徴が手短に説明される。この説明を考察すれば、特に「発明を実施するための形態」と題するセクションを読めば、本開示の特徴が、クロック生成回路に関連する低減されたコストおよび面積消費を含む利点をどのように提供するかが理解されよう。

【0005】

[0005] 本開示のいくつかの態様は、クロック信号生成（clock signal generation）のための回路（circuit）を提供する。本回路は、概して、クロック信号（clock signal）から複数のクロック信号を生成する（generate）ように構成された複数のクロック生成回路と、複数のクロック生成回路の電力供給入力（power supply input）に結合された出力（output）を有する電力供給回路（power supply circuit）とを含む。本回路はまた、電力供給回路の出力に結合されたキャパシタアレイ（capacitor array）を含み、複数の容量性要素（capacitive element）を含み得、キャパシタアレイは、複数のクロック生成回路のうちの１つまたは複数のアクティブなクロック生成回路の量（quantity）に基づいて、複数の容量性要素の各々を、電力供給回路の出力に選択的に結合する（couple）ように構成される。

【0006】

[0006] 本開示のいくつかの態様は、クロック信号生成のための方法を提供する。本方法は、概して、複数のクロック生成回路のうちの１つまたは複数のクロック生成回路をアクティブにする（activate）ことと、１つまたは複数のアクティブなクロック生成回路を介してクロック信号から１つまたは複数のクロック信号を生成することと、電力供給回路を介して、複数のクロック生成回路の電力供給入力に結合された電力供給回路の出力において供給電圧を生成することとを含む。いくつかの態様では、本方法は、１つまたは複数のアクティブなクロック生成回路の量に基づいて、複数の容量性要素の各々を、電力供給回路の出力に選択的に結合することをも含み得る。

【0007】

[0007] 本開示のいくつかの態様は、クロック信号生成のための装置（apparatus）を提供する。本装置は、概して、複数のクロック生成回路のうちの１つまたは複数のクロック生成回路をアクティブにするための手段と、１つまたは複数のアクティブなクロック生成回路が、クロック信号から１つまたは複数のクロック信号を生成するように構成された、供給電圧を生成するための手段と、生成するための手段が、供給電圧を、複数のクロック生成回路の電力供給入力に結合された生成するための手段の出力において生成する、を含む。本装置は、１つまたは複数のアクティブなクロック生成回路の量に基づいて、複数の容量性要素の各々を、生成するための手段の出力に選択的に結合するための手段をも含み得る。

【0008】

[0008] 本開示のいくつかの態様は、プロセッサ（processor）に、複数のクロック生成回路のうちの１つまたは複数のクロック生成回路をアクティブにすることを行わせるための命令（instruction）を記憶したコンピュータ可読媒体（computer-readable medium）を提供し、１つまたは複数のアクティブなクロック生成回路は、クロック信号から１つまたは複数のクロック信号を生成するように構成される。本コンピュータ可読媒体は、プロセッサに、１つまたは複数のアクティブなクロック生成回路の量に基づいて、複数の容量性要素の各々を、電力供給回路の出力に選択的に結合することを行わせるためのその上に記憶された命令をも含み得、電力供給回路は、複数のクロック生成回路の電力供給入力に結合された電力供給回路の出力において供給電圧を生成するように構成される。

【0009】

[0009] 上記の目的および関係する目的を達成するために、１つまたは複数の態様は、以下で十分に説明され、特に特許請求の範囲において指摘される特徴を備える。以下の説明および添付の図面は、１つまたは複数の態様のうちのいくつかの例示的な特徴を詳細に記載する。ただし、これらの特徴は、様々な態様の原理が採用され得る様々な方法のうちのほんのいくつかを示すものである。

【0010】

[0010] 本開示の上記で具陳された特徴が詳細に理解され得るように、添付の図面にその一部が示される態様を参照することによって、上記で手短に要約されたより具体的な説明があり得る。ただし、その説明は他の等しく有効な態様に通じ得るので、添付の図面は、本開示のいくつかの態様のみを示し、したがって、本開示の範囲を限定するものと見なされるべきではないことに留意されたい。

【図面の簡単な説明】

【0011】

【図1】[0011] 本開示のいくつかの態様による、例示的なワイヤレス通信ネットワークの図。

【図2】[0012] 本開示のいくつかの態様による、例示的なアクセスポイント（ＡＰ）および例示的なユーザ端末のブロック図。

【図3】[0013] 本開示のいくつかの態様による、例示的なトランシーバフロントエンドのブロック図。

【図4】[0014] 本開示のいくつかの態様による、単一水晶発振器（ＸＯ：crystal oscillator）多出力クロックアーキテクチャ（multi-output clock architecture）を用いて実装される電力管理集積回路（ＰＭＩＣ）を示す図。

【図5】[0015] キャパシタアレイなしのＰＭＩＣ実装形態の、無線周波数（ＲＦ）クロック信号と、ＲＦクロック信号を生成するための供給電圧波形とを示す図。

【図6】[0016] 本開示のいくつかの態様による、ＰＭＩＣのキャパシタアレイの例示的な実装形態を示す図。

【図7】[0017] 本開示のいくつかの態様による、キャパシタアレイを用いて実装されるＰＭＩＣに関連する、ＲＦクロック信号と供給電圧波形とを示す図。

【図8】[0018] 本開示のいくつかの態様による、キャパシタアレイのスイッチ（switch）および容量性要素の例示的な実装形態を示す図。

【図9】[0019] 本開示のいくつかの態様による、クロック信号生成のための例示的な動作を示す流れ図。

【発明を実施するための形態】

【0012】

[0020] 理解を容易にするために、可能な場合、各図に共通である同じ要素を指定するために同じ参照番号が使用されている。一態様において開示される要素が、特定の具陳なしに他の態様に対して有益に利用され得ることが企図される。

【0013】

[0021] 本開示のいくつかの態様は、概して、複数の無線周波数（ＲＦ）チップに提供されるべき別個のクロック信号を生成するために異なるクロックバッファを有するクロック生成回路に関する。ＲＦチップの各々は、様々な用途のための送信および受信のために信号を処理するためのＲＦフロントエンド（ＲＦＦＥ）回路を含み得る。任意の時点において、クロックバッファのうちの１つまたは複数がアクティブであり得、クロックバッファは、共通の供給信号を供給され得る。アクティブであるクロックバッファの量に応じて、供給信号は、アクティブなクロックバッファの出力が、ある論理状態から別の論理状態に遷移するとき、アンダーシュート（undershoot）（たとえば、電圧ドループ（voltage droop））の変動するレベルを経験し得る。この変動は、アクティブなクロックバッファによって生成されるクロック信号の異なる立上り時間を引き起こし、クロック信号に関連する位相シフト（phase shift）を生じ、クロック信号が提供される対応するＲＦチップの動作に悪影響を及ぼし得る。本開示のいくつかの態様は、アクティブなクロックバッファの量に基づいて、容量性要素を、供給電圧を提供する供給ノードに選択的に結合する、キャパシタアレイを提供する。このようにして、供給電圧上のアンダーシュートの変動が低減され、クロック信号に関連する位相シフトを事実上低減する。

【0014】

例示的なワイヤレス通信システム
[0022] 図１は、本開示の態様が実施され得る、アクセスポイント１１０とユーザ端末１２０とをもつワイヤレス通信システム１００を示す。簡単のために、ただ１つのアクセスポイント１１０が図１に示されている。アクセスポイント（ＡＰ）は、概して、ユーザ端末と通信する固定局であり、基地局（ＢＳ）、発展型ノードＢ（ｅＮＢ）、または何らかの他の用語で呼ばれることもある。ユーザ端末（ＵＴ）は、固定または移動であり得、移動局（ＭＳ）、アクセス端末、ユーザ機器（ＵＥ）、局（ＳＴＡ）、クライアント、ワイヤレスデバイス、または何らかの他の用語で呼ばれることもある。ユーザ端末は、セルラーフォン、携帯情報端末（ＰＤＡ）、ハンドヘルドデバイス、ワイヤレスモデム、ラップトップコンピュータ、タブレット、パーソナルコンピュータなどのワイヤレスデバイスであり得る。

【0015】

[0023] アクセスポイント１１０は、ダウンリンクおよびアップリンク上で所与の瞬間において１つまたは複数のユーザ端末１２０と通信し得る。ダウンリンク（すなわち、順方向リンク）はアクセスポイントからユーザ端末への通信リンクであり、アップリンク（すなわち、逆方向リンク）はユーザ端末からアクセスポイントへの通信リンクである。ユーザ端末はまた、別のユーザ端末とピアツーピアで通信し得る。システムコントローラ１３０が、アクセスポイントに結合し、アクセスポイントのための協調および制御を行う。

【0016】

[0024] ワイヤレス通信システム１００は、ダウンリンクおよびアップリンク上でのデータ送信のために複数の送信アンテナと複数の受信アンテナとを採用する。アクセスポイント１１０は、ダウンリンク送信のための送信ダイバーシティおよび／またはアップリンク送信のための受信ダイバーシティを達成するためにＮ_ap個のアンテナを装備し得る。Ｎ_u個の選択されたユーザ端末１２０のセットは、ダウンリンク送信を受信し、アップリンク送信を送信し得る。各選択されたユーザ端末は、アクセスポイントにユーザ固有データを送信し、および／またはアクセスポイントからユーザ固有データを受信する。概して、各選択されたユーザ端末は、１つまたは複数のアンテナを装備し得る（すなわち、Ｎ_ut≧１）。Ｎ_u個の選択されたユーザ端末は、同じまたは異なる数のアンテナを有することができる。

【0017】

[0025] ワイヤレス通信システム１００は、時分割複信（ＴＤＤ）システムまたは周波数分割複信（ＦＤＤ）システムであり得る。ＴＤＤシステムの場合、ダウンリンクとアップリンクは同じ周波数帯域を共有する。ＦＤＤシステムの場合、ダウンリンクとアップリンクは異なる周波数帯域を使用する。ワイヤレス通信システム１００はまた、送信のために単一のキャリアまたは複数のキャリアを利用し得る。各ユーザ端末１２０は、（たとえば、コストを抑えるために）単一のアンテナを装備するか、または（たとえば、追加コストがサポートされ得る場合）複数のアンテナを装備し得る。

【0018】

[0026] いくつかの態様では、ユーザ端末１２０またはアクセスポイント１１０は、様々な用途のための信号の送信および受信のための複数のＲＦチップを含み得る。複数のチップは、共通の供給電圧を使用して生成される別個のクロック信号を受信し得る。いくつかの態様では、本明細書でより詳細に説明されるように、キャパシタアレイが、クロック信号に関連する位相シフトを低減するために使用され、ＲＦチップの動作を改善し得る。

【0019】

[0027] 図２は、ワイヤレス通信システム１００におけるアクセスポイント１１０と２つのユーザ端末１２０ｍおよび１２０ｘとのブロック図を示す。アクセスポイント１１０はＮ_ap個のアンテナ２２４ａ～２２４ａｐを装備する。ユーザ端末１２０ｍはＮ_ut,m個のアンテナ２５２ｍａ～２５２ｍｕを装備し、ユーザ端末１２０ｘはＮ_ut,x個のアンテナ２５２ｘａ～２５２ｘｕを装備する。アクセスポイント１１０は、ダウンリンクでは送信エンティティであり、アップリンクでは受信エンティティである。各ユーザ端末１２０は、アップリンクでは送信エンティティであり、ダウンリンクでは受信エンティティである。本明細書で使用される「送信エンティティ」は、周波数チャネルを介してデータを送信することが可能な独立動作型の装置またはデバイスであり、「受信エンティティ」は、周波数チャネルを介してデータを受信することが可能な独立動作型の装置またはデバイスである。以下の説明では、下付き文字「ｄｎ」はダウンリンクを示し、下付き文字「ｕｐ」はアップリンクを示し、Ｎ_up個のユーザ端末がアップリンク上での同時送信のために選択され、Ｎ_dn個のユーザ端末がダウンリンク上での同時送信のために選択され、Ｎ_upはＮ_dnに等しいことも等しくないこともあり、Ｎ_upおよびＮ_dnは、静的値であり得るか、またはスケジューリング間隔ごとに変化することがある。ビームステアリング、ビームフォーミング、または何らかの他の空間処理技法が、アクセスポイントおよび／またはユーザ端末において使用され得る。

【0020】

[0028] アップリンク上で、アップリンク送信のために選択された各ユーザ端末１２０において、ＴＸデータプロセッサ２８８が、データソース２８６からトラフィックデータを受信し、コントローラ（controller）２８０から制御データを受信する。ＴＸデータプロセッサ２８８は、ユーザ端末のために選択されたレートに関連するコーディングおよび変調方式に基づいてユーザ端末のためにトラフィックデータ｛ｄ_up｝を処理（たとえば、符号化、インターリーブ、および変調）し、Ｎ_ut,m個のアンテナのうちの１つのためのデータシンボルストリーム｛ｓ_up｝を与える。（無線周波数フロントエンド（ＲＦＦＥ）としても知られる）トランシーバフロントエンド（ＴＸ／ＲＸ）２５４は、アップリンク信号を生成するために、それぞれのシンボルストリームを受信し、処理（たとえば、アナログにコンバート、増幅、フィルタ処理、および周波数アップコンバート）する。トランシーバフロントエンド２５４はまた、たとえば、ＲＦスイッチを介して送信ダイバーシティのためにＮ_ut,m個のアンテナのうちの１つにアップリンク信号をルーティングし得る。コントローラ２８０は、トランシーバフロントエンド２５４内のルーティングを制御し得る。メモリ２８２は、ユーザ端末１２０のためのデータおよびプログラムコードを記憶し得、コントローラ２８０とインターフェースし得る。

【0021】

[0029] Ｎ_up個のユーザ端末１２０が、アップリンク上での同時送信のためにスケジュールされ得る。これらのユーザ端末の各々は、処理されたシンボルストリームのそれのセットをアップリンク上でアクセスポイントに送信する。

【0022】

[0030] アクセスポイント１１０において、Ｎ_ap個のアンテナ２２４ａ～２２４ａｐは、アップリンク上で送信するすべてのＮ_up個のユーザ端末からアップリンク信号を受信する。受信ダイバーシティについて、トランシーバフロントエンド２２２は、処理のために、アンテナ２２４のうちの１つから受信された信号を選択し得る。複数のアンテナ２２４から受信された信号は、拡張された受信ダイバーシティのために組み合わせられ得る。アクセスポイントのトランシーバフロントエンド２２２はまた、ユーザ端末のトランシーバフロントエンド２５４によって実施される処理を補足する処理を実施し、復元されたアップリンクデータシンボルストリームを与える。復元されたアップリンクデータシンボルストリームは、ユーザ端末によって送信されたデータシンボルストリーム｛ｓ_up｝の推定値である。ＲＸデータプロセッサ２４２は、復号データを取得するために、復元されたアップリンクデータシンボルストリームのために使用されたレートに応じてそのストリームを処理（たとえば、復調、デインターリーブ、および復号）する。各ユーザ端末のための復号データは、記憶のためにデータシンク２４４に与えられ、および／またはさらなる処理のためにコントローラ２３０に与えられ得る。

【0023】

[0031] ダウンリンク上で、アクセスポイント１１０において、ＴＸデータプロセッサ２１０が、ダウンリンク送信のためにスケジュールされたＮ_dn個のユーザ端末のためのトラフィックデータをデータソース２０８から受信し、コントローラ２３０から制御データを受信し、場合によってはスケジューラ２３４から他のデータを受信する。様々なタイプのデータが異なるトランスポートチャネル上で送られ得る。ＴＸデータプロセッサ２１０は、各ユーザ端末のために選択されたレートに基づいてそのユーザ端末のためのトラフィックデータを処理（たとえば、符号化、インターリーブ、および変調）する。ＴＸデータプロセッサ２１０は、Ｎ_ap個のアンテナのうちの１つから送信されるべきＮ_dn個のユーザ端末のより多くのうちの１つのためのダウンリンクデータシンボルストリームを与え得る。トランシーバフロントエンド２２２は、ダウンリンク信号を生成するために、シンボルストリームを受信し、処理（たとえば、アナログにコンバート、増幅、フィルタ処理、および周波数アップコンバート）する。トランシーバフロントエンド２２２はまた、たとえば、ＲＦスイッチを介して送信ダイバーシティのためにＮ_ap個のアンテナ２２４のうちの１つまたは複数にダウンリンク信号をルーティングし得る。コントローラ２３０は、トランシーバフロントエンド２２２内のルーティングを制御し得る。メモリ２３２は、アクセスポイント１１０のためのデータおよびプログラムコードを記憶し得、コントローラ２３０とインターフェースし得る。

【0024】

[0032] 各ユーザ端末１２０において、Ｎ_ut,m個のアンテナ２５２はアクセスポイント１１０からダウンリンク信号を受信する。ユーザ端末１２０における受信ダイバーシティについて、トランシーバフロントエンド２５４は、処理のために、アンテナ２５２のうちの１つまたは複数から受信された信号を選択し得る。複数のアンテナ２５２から受信された信号は、拡張された受信ダイバーシティのために組み合わせられ得る。ユーザ端末のトランシーバフロントエンド２５４はまた、アクセスポイントのトランシーバフロントエンド２２２によって実施される処理を補足する処理を実施し、復元されたダウンリンクデータシンボルストリームを与える。ＲＸデータプロセッサ２７０は、ユーザ端末のための復号データを取得するために、復元されたダウンリンクデータシンボルストリームを処理（たとえば、復調、デインターリーブ、および復号）する。

【0025】

[0033] いくつかの態様では、トランシーバフロントエンド２５４または２２２は、様々な用途のための信号の送信および受信のための複数のＲＦチップを含み得る。複数のチップは、共通の供給電圧を使用して生成される別個のクロック信号を受信し得る。いくつかの態様では、本明細書でより詳細に説明されるように、キャパシタアレイが、クロック信号に関連する位相シフトを低減するために使用され、ＲＦチップの動作を改善し得る。

【0026】

[0034] 図３は、本開示の態様が実施され得る、図２中のトランシーバフロントエンド２２２、２５４など、例示的なトランシーバフロントエンド３００のブロック図である。トランシーバフロントエンド３００は、１つまたは複数のアンテナを介して信号を送信するための（送信チェーンとしても知られる）送信（ＴＸ）経路３０２と、アンテナを介して信号を受信するための（受信チェーンとしても知られる）受信（ＲＸ）経路３０４とを含む。ＴＸ経路３０２とＲＸ経路３０４とがアンテナ３０３を共有するとき、経路は、インターフェース３０６を介してアンテナと接続され得る。

【0027】

[0035] デジタルアナログコンバータ（ＤＡＣ）３０８から同相（Ｉ）または直交位相（Ｑ）ベースバンドアナログ信号を受信するとき、ＴＸ経路３０２は、ベースバンドフィルタ（ＢＢＦ）３１０と、ミキサ３１２と、ドライバ増幅器（ＤＡ）３１４と、電力増幅器（ＰＡ）３１６とを含み得る。ＢＢＦ３１０と、ミキサ３１２と、ＤＡ３１４とは、無線周波数集積回路（ＲＦＩＣ）中に含まれ得るが、ＰＡ３１６はＲＦＩＣの外部にあり得る。

【0028】

[0036] ＢＢＦ３１０は、ＤＡＣ３０８から受信されたベースバンド信号をフィルタ処理し、ミキサ３１２は、当該のベースバンド信号を異なる周波数にコンバートする（たとえば、ベースバンドからＲＦにアップコンバートする）ために、フィルタ処理されたベースバンド信号を送信局部発振器（ＬＯ）信号と混合する。この周波数コンバージョンプロセスは、ＬＯ周波数と当該の信号の周波数との和および差周波数を生成する。和および差周波数は、ビート周波数と呼ばれる。ビート周波数は、一般に、ＲＦ範囲内にあり、したがって、ミキサ３１２によって出力される信号は、一般に、ＲＦ信号であり、ＤＡ３１４によって増幅され、および／または、アンテナ３０３による送信の前にＰＡ３１６によって増幅され得る。

【0029】

[0037] ＲＸ経路３０４は、低雑音増幅器（ＬＮＡ）３２２と、ミキサ３２４と、ベースバンドフィルタ（ＢＢＦ）３２６とを含む。ＬＮＡ３２２と、ミキサ３２４と、ＢＢＦ３２６とは、ＴＸ経路構成要素を含む同じＲＦＩＣであることもそうでないこともある無線周波数集積回路（ＲＦＩＣ）中に含まれ得る。アンテナ３０３を介して受信されるＲＦ信号は、ＬＮＡ３２２によって増幅され得、ミキサ３２４は、当該のＲＦ信号を異なるベースバンド周波数にコンバートする（すなわち、ダウンコンバートする）ために、増幅されたＲＦ信号を受信局部発振器（ＬＯ）信号と混合する。ミキサ３２４によって出力されたベースバンド信号は、デジタル信号処理のためにデジタルＩまたはＱ信号にアナログデジタルコンバータ（ＡＤＣ）３２８によってコンバートされる前に、ＢＢＦ３２６によってフィルタ処理され得る。

【0030】

[0038] ＬＯの出力が周波数において安定したままであることが望ましいが、ＬＯを異なる周波数に同調させることは、可変周波数発振器を使用することを一般に伴い、これは、安定性と同調性との間の妥協を伴い得る。現代のシステムは、特定の同調範囲をもつ安定した、同調可能なＬＯを生成するために、電圧制御発振器（ＶＣＯ）をもつ周波数シンセサイザを採用し得る。したがって、送信ＬＯ周波数は、ＴＸ周波数シンセサイザ３１８によって生成され得、送信ＬＯ周波数は、ミキサ３１２中でベースバンド信号と混合される前に、増幅器３２０によってバッファまたは増幅され得る。同様に、受信ＬＯ周波数は、ＲＸ周波数シンセサイザ３３０によって生成され得、受信ＬＯ周波数は、ミキサ３２４中でＲＦ信号と混合される前に、増幅器３３２によってバッファまたは増幅され得る。

【0031】

[0039] いくつかの場合には、トランシーバフロントエンド３００は、ＲＦチップの一部であり、供給電圧を使用して生成されるクロック信号を使用して動作し得、供給電圧は、他のＲＦチップのための１つまたは複数の他のクロック信号を生成するためにも使用される。いくつかの態様では、本明細書でより詳細に説明されるように、キャパシタアレイが、クロック信号に関連する位相シフトを低減するために使用され、トランシーバフロントエンド３００の動作を改善し得る。

【0032】

クロック生成のための例示的な技法
[0040] 本明細書で説明されるように、ワイヤレスデバイスは、様々な用途のために複数の無線周波数（ＲＦ）チップを用いて実装され得る。ＲＦチップの各々は、別個のＲＦクロック信号を使用して動作し得る。いくつかの場合には、ＲＦクロック信号は、単一水晶発振器（ＸＯ）を使用して生成され得る。単一ＸＯに基づく複数クロック方式は、複数のクロックの各々のために個々のＸＯを有することと比較してコスト削減を提供する。しかしながら、この単一ＸＯ多出力クロックアーキテクチャは、クロックチャネルの間の相互依存をもたらし、これは、クロックチャネルに関連する位相シフトから生じる性能劣化をもたらし得る。本開示のいくつかの態様は、概して、従来の適用例と比較してコストおよび面積消費を削減する様式で、単一ＸＯ多出力クロックアーキテクチャに関連する性能劣化を低減するための技法を対象とする。

【0033】

[0041] 図４は、本開示のいくつかの態様による、単一ＸＯ多出力クロックアーキテクチャを用いて実装される電力管理集積回路（ＰＭＩＣ）４００を示す。ＰＭＩＣ４００は、ＲＦデバイス４１０₁、４１０₂、．．．、４１０_n（たとえば、ＲＦチップ）に提供されるべきｎ個の別個のＲＦクロック信号ＲＦＣＬＫ１、ＲＦＣＬＫ２、．．．、ＲＦＣＬＫｎを生成するためのクロック生成回路を有するクロック生成システム４０１を用いて実装され得る。たとえば、ＰＭＩＣは、ＸＯ４０４に結合されたＸＯコアおよびプリバッファ回路４０２を含み得、ＸＯ４０４はＰＭＩＣの外部にあり得る。ＸＯコアおよびプリバッファ回路４０２は、ＲＦクロックバッファ回路４０８に提供されるプリバッファ（prebuffer）されたクロック信号を生成する。ＲＦクロックバッファ回路４０８は、別個のクロックバッファ４０６₁、４０６₂、．．．、４０６_nを含み得、ｎは、２よりも大きい整数である。図示のように、クロックバッファ４０６₁、４０６₂、．．．、４０６_nの各々は、ＲＦデバイス４１０₁、４１０₂、．．．、４１０_nのうちのそれぞれの１つに提供されるべきＲＦクロック信号ＲＦＣＬＫ１、ＲＦＣＬＫ２、．．．、ＲＦＣＬＫｎのうちのそれぞれの１つを生成する。

【0034】

[0042] 理解を容易にするために、３つの異なるクロック信号を生成するために３つのクロックバッファを用いて例示的なＰＭＩＣ４００が実装されるが、本明細書で説明される態様は、（たとえば２つまたはそれ以上のクロックバッファを使用して）２つまたはそれ以上のクロック信号を生成するために使用される実装形態に適用され得る。その上、本明細書で提供される例がＲＦクロック信号について説明されるが、本明細書で説明される態様は、様々な用途のための任意の好適な周波数においてクロック信号を生成するために適用され得る。

【0035】

[0043] 図示のように、ＲＦクロックバッファ４０６₁、４０６₂、．．．、４０６_nは、出力４１６において電力供給回路４１４によって生成される同じ調整された供給電圧（ＶＲＥＧ＿ＲＦ）で供給され得る。図示のように、電力供給回路４１４は、電力供給回路４１４の出力４１６においてＶＲＥＧ＿ＲＦを生成するための調整器４１２（たとえば、低ドロップアウト（ＬＤＯ：low-dropout）調整器）を含み得る。ＶＲＥＧ＿ＲＦは、複数のクロック信号を生成するためにクロックバッファ４０６₁、４０６₂、．．．、４０６_nの供給入力に提供され得る。しかしながら、複数のクロック信号を生成するために単一の供給電圧を使用することは、電力供給プリング効果（power-supply-pulling effect）という欠点があり得る。たとえば、図５に関して本明細書でより詳細に説明されるように、クロックバッファ４０６₁、４０６₂、．．．、４０６_nのうちの１つの出力は、クロックバッファ４０６₁、４０６₂、．．．、４０６_nのうちの別の１つがアクティブにされた（たとえば、有効にされた）とき、位相シフトを経験し得る。いくつかの態様では、本明細書でより詳細に説明されるように、この位相シフトを低減するために、キャパシタアレイ４２０が電力供給回路４１４の出力４１６に結合され得る。

【0036】

[0044] 図５は、キャパシタアレイ４２０なしのＰＭＩＣ実装形態の、ＲＦクロック信号ＲＦＣＬＫ１およびＲＦＣＬＫ２と、ＲＦクロック信号を生成するための供給電圧波形ＶＲＥＧ＿ＲＦとを示す。図示のように、ＲＦＣＬＫ１は、クロックサイクル中の立上り時間５０２と、後続のクロックサイクル中の第２の立上り時間５０４とを有し得る。図示のように、立上り時間５０４は、ＲＦＣＬＫ２が後続のクロックサイクルの間にアクティブにされることによって引き起こされる、ＲＦＣＬＫ１の論理遷移（たとえば、立上り時間５０４）中のＶＲＥＧ＿ＲＦの増加されたアンダーシュートにより、立上り時間５０２よりも長くなり得る。たとえば、ＶＲＥＧ＿ＲＦのリンギング（ringing）（たとえば、発振）が、ＲＦＣＬＫ１、ＲＦＣＬＫ２、．．．、ＲＦＣＬＫｎ信号のうちの１つまたは複数が論理低から論理高に遷移したときに発生し得、リンギングに関連するアンダーシュートの分量は、アクティブであり、論理低から論理高に同時に遷移している、ＲＦクロックの量に依存する。たとえば、図５に示されているように、ＲＦＣＬＫ１のみがアクティブであるとき、比較的より低いアンダーシュート５０６が発生し得、ＲＦＣＬＫ１とＲＦＣＬＫ２の両方がアクティブであるとき、比較的より高いアンダーシュート５０８が発生し得る。より高いアンダーシュート５０８は、より長い立上り時間５０４を生じ、ならびに、ＲＦＣＬＫ２について同様の立上り時間５１０を生じる。立上り時間５０２、５０４のこの変動は、ＲＦＣＬＫ１の位相シフトを生じ、ＲＦＣＬＫ１が提供されるＲＦデバイス４１０₁の性能に悪影響を及ぼし得る。

【0037】

[0045] 図４に示されているように、オフチップ（たとえば、オフＰＭＩＣ４００）容量性要素４４０が、電力供給回路４１４の出力４１６に結合され得る。容量性要素４４０（および関連するルーティング）は寄生インダクタンス４４４を有し得、これは、図５を参照しながら説明されるように、ＶＲＥＧ＿ＲＦ上のリンギングの原因となり得る。リンギングを低減するために、比較的大きい容量性要素（たとえば、約１ｎＦ）が、ＰＭＩＣ４００上に実装され得る。しかしながら、そのような大きい容量性要素を含むことは、ＰＭＩＣについてより高いコストおよび面積を生じ得る。

【0038】

[0046] 本開示のいくつかの態様では、キャパシタアレイ４２０は、ＶＲＥＧ＿ＲＦに関連するアンダーシュートの変動の分量を低減するために出力４１６に結合され、本明細書で説明されるＲＦクロック信号に関連するクロック位相シフトの低減を生じ得る。言い換えれば、ＶＲＥＧ＿ＲＦに関連するリンギングを低減するためにＰＭＩＣ上に比較的大きい容量性要素を実装する代わりに、キャパシタアレイが、クロックバッファの異なる組合せがアクティブにされたときにアンダーシュートの変動を低減するように構成されたプログラマブルキャパシタンスを用いて実装され得る。アンダーシュートの変動の低減は、比較的大きいオンチップ容量性要素の実装なしに、クロック信号に関連する位相シフトを改善し、コストおよび面積消費を低減する。

【0039】

[0047] 図６は、本開示のいくつかの態様による、キャパシタアレイ４２０の例示的な実装形態を示す。図示のように、キャパシタアレイ４２０は、容量性要素６０２₁、６０２₂、．．．、６０２_nを含み、各々がスイッチ６０４₁、６０４₂、．．．、６０４_nのうちのそれぞれの１つを介して出力４１６に選択的に結合される。容量性要素６０２₁、６０２₂、．．．、６０２_nのうちの少なくとも１つが、キャパシタ（capacitor）を使用して実装され得る。例示的なキャパシタアレイ４２０が、クロックバッファ４０６₁、４０６₂、．．．、４０６_nと同じ量の容量性要素６０２₁、６０２₂、．．．、６０２_nを用いて実装されるが、キャパシタアレイ４２０は、クロックバッファとは異なる量の容量性要素を用いて実装され得る。キャパシタアレイ４２０は、第２のクロックバッファがアクティブにされたときと比較して、第１のクロックバッファがアクティブにされたとき（たとえば、第１のクロックバッファが、より高い負荷を有することにより）、より大きい量の容量性要素を出力４１６に結合するように構成され得る。容量性要素６０２₁、６０２₂、．．．、６０２_nの各々は、クロックイネーブル信号（clock enable signal）ｃｌｋ１＿ｅｎ、ｃｌｋ２＿ｅｎ、．．．、ｃｌｋｎ＿ｅｎのうちのそれぞれの１つを介して制御され得る。クロックイネーブル信号ｃｌｋ１＿ｅｎ、ｃｌｋ２＿ｅｎ、．．．、ｃｌｋｎ＿ｅｎはまた、図示のように、それぞれのクロックバッファ４０６₁、４０６₂、．．．、４０６_nを有効にする（アクティブにする）ために使用され得る。たとえば、クロックバッファ４０６₁が有効にされた（たとえば、アクティブである）場合、スイッチ６０４₁が閉じられ得、クロックバッファ４０６₂が有効にされた（たとえば、アクティブである）場合、スイッチ６０４₂が閉じられ得、以下同様である。図示のように、クロックイネーブル信号ｃｌｋ１＿ｅｎ、ｃｌｋ２＿ｅｎ、．．．、ｃｌｋｎ＿ｅｎは、コントローラ２３０を介して生成され得る。いくつかの態様では、容量性要素４４０は、キャパシタアレイ４２０なしのＰＭＩＣの実装形態と比較して、より低いキャパシタンスを有し得る。容量性要素４４０は、キャパシタアレイ４２０のすべてのスイッチが開いているとき、ベースラインレベルのフィルタ処理を提供し得る。

【0040】

[0048] 図７は、本開示のいくつかの態様による、キャパシタアレイ４２０を用いて実装されるＰＭＩＣ４００に関連する、ＲＦクロック信号ＲＦＣＬＫ１およびＲＦＣＬＫ２と供給電圧波形ＶＲＥＧ＿ＲＦとを示す。図示のように、キャパシタアレイ４２０の実装により、ＶＲＥＧ＿ＲＦのアンダーシュート５０６とアンダーシュート５０８との間の変動が、ないか、または少なくとも低減される。言い換えれば、ＲＦＣＬＫ１の第１のクロックサイクル中に、容量性要素６０２₁が、出力４１６に結合され得る。ＲＦＣＬＫ１の第２のクロックサイクル中に、ＲＦＣＬＫ１とＲＦＣＬＫ２の両方がアクティブであるので、両方の容量性要素６０２₁、６０２₂が出力４１６に結合され得る。したがって、アンダーシュート５０８は、アンダーシュート５０６とほぼ同じレベルに低減され、したがって、クロックサイクル間のアンダーシュート変動が低減され、ＲＦＣＬＫ１に関連する位相シフトを事実上低減する。アンダーシュート５０６に関連するリンギングは、出力４１６に結合された容量性要素の変動する量により、アンダーシュート５０８に関連するリンギングよりも高い周波数を有し得る。

【0041】

[0049] 図８は、本開示のいくつかの態様による、キャパシタアレイ４２０のスイッチおよび容量性要素の例示的な実装形態を示す。たとえば、スイッチ６０４₁は、トランジスタ（たとえば、ｎ形金属酸化物半導体（ＮＭＯＳ：n-type metal-oxide-semiconductor）トランジスタ（transistor））を用いて実装され得、容量性要素６０２₁は、トランジスタ（たとえば、ｐ形金属酸化物半導体（ＰＭＯＳ：p-type metal-oxide-semiconductor）トランジスタ）を使用して実装され得る。たとえば、ＰＭＯＳトランジスタ（たとえば、容量性要素６０２₁）のゲート（gate）は、スイッチ６０４₁に結合され得、ＰＭＯＳトランジスタのソース（source）およびドレイン（drain）は、基準電位ノード（reference potential node）（たとえば、電気的接地）に結合される。スイッチ６０４₁を実装するトランジスタは、出力４１６に結合されたソースと、容量性要素６０２₁に結合されたドレインと、クロックイネーブル信号ＣＬＫ１＿ｅｎｂ（たとえば、ＣＬＫ１＿ｅｎの逆）を受信するように構成されたゲートとを有し得る。

【0042】

[0050] 容量性要素６０２₁に関連する漏れ電流（leakage current）があり得る。したがって、スイッチ６０４₁が開いている間、ノード８０６における電圧は、容量性要素６０２₁の漏れにより減少し、スイッチ６０４₁が閉じられたときにＶＲＥＧ＿ＲＦ上に乱れを生じ得る。

【0043】

[0051] いくつかの態様では、容量性要素６０２₁に関連する漏れ電流を補償しようとして、抵抗要素（resistive element）が、スイッチ６０４₁と並列に結合され得る。たとえば、抵抗要素は、出力４１６に結合されたソースと、容量性要素６０２₁に結合されたドレインと、抵抗要素を実装するためにバイアスされ得るゲートとを有するトランジスタ８０８（たとえば、ＰＭＯＳトランジスタ）を使用して実装され得る。容量性要素６０２₁の漏れ電流を補償して、ノード８０６における電圧降下を回避する（またはノード８０６における電圧降下を少なくとも低減する）ために、電流（current）が、抵抗要素を通して出力４１６から容量性要素６０２₁に供給されるように、抵抗要素の抵抗（resistance）（ＰＭＯＳトランジスタのオン抵抗）が構成され得る。

【0044】

[0052] 図９は、本開示のいくつかの態様による、クロック信号生成のための例示的な動作９００を示す流れ図である。動作９００は、クロック生成システム４０１などのクロック生成システムによって実施され得る。

【0045】

[0053] 動作９００は、ブロック９０５において、クロック生成システムが、複数のクロック生成回路（たとえば、クロックバッファ４０６₁、４０６₂、．．．、４０６_n）のうちの１つまたは複数のクロック生成回路をアクティブにすることから開始する。ブロック９１０において、クロック生成システムは、１つまたは複数のアクティブなクロック生成回路を介してクロック信号（たとえば、プリバッファ回路４０２によって生成されたプリバッファされたクロック信号）から１つまたは複数のクロック信号（たとえば、ＲＦＣＬＫ１、ＲＦＣＬＫ２、．．．、ＲＦＣＬＫｎ）を生成する。ブロック９１５において、クロック生成システムは、（たとえば、電力供給回路４１４を介して）複数のクロック生成回路の電力供給入力に結合された電力供給回路の出力（たとえば、出力４１６）において供給電圧（たとえば、ＶＲＥＧ＿ＲＦ）を生成する。

【0046】

[0054] ブロック９２０において、クロック生成システムは、１つまたは複数のアクティブなクロック生成回路の量に基づいて、複数の容量性要素（たとえば、容量性要素６０２₁、６０２₂、．．．、６０２_n）の各々を、電力供給回路の出力に選択的に結合する。たとえば、電力供給回路の出力に結合された複数の容量性要素の量が、１つまたは複数のアクティブなクロック生成回路の量に対応し得る。いくつかの態様では、クロック生成システムは、１つまたは複数のアクティブなクロック生成回路の量を変更することと、１つまたは複数のアクティブなクロック生成回路の変更された量に基づいて、電力供給回路の出力に結合された複数の容量性要素の量を変更することとを行い得る。すなわち、複数の容量性要素の量は、供給電圧に関連するアンダーシュートが、１つまたは複数のアクティブなクロック生成回路の量を変更することの前および後で同じ（たとえば、３０ｍＶのマージン内）であるように、変更され得る。

【0047】

[0055] いくつかの態様では、複数の容量性要素の各々を選択的に結合することは、複数の容量性要素の各々と電力供給回路の出力との間に結合されたスイッチ（たとえば、スイッチ６０４₁、６０４₂、．．．、６０４_n）を制御することを含み得る。いくつかの実装形態では、複数の容量性要素のうちの少なくとも１つが、スイッチのうちのそれぞれの１つに結合されたゲートを有するトランジスタ（たとえば、ＮＭＯＳトランジスタ）を含み得、トランジスタのドレインおよびソースが、基準電位ノード（たとえば、基準電位ノード８１０）に結合される。いくつかの態様では、抵抗要素（たとえば、トランジスタ８０８）が、スイッチのうちの少なくとも１つと並列に結合され得る。抵抗要素の抵抗は、スイッチが開いているとき、抵抗要素にわたる電流が容量性要素の漏れ電流に対応するように、構成され得る。

【0048】

[0056] いくつかの態様では、クロック生成システムは、複数のクロック生成回路の各クロック生成回路を介して、クロック生成回路をアクティブにするように構成されたイネーブル信号（enable signal）（たとえば、クロックイネーブル信号ｃｌｋ１＿ｅｎ、ｃｌｋ２＿ｅｎ、．．．、ｃｌｋｎ＿ｅｎ）を受信し得、スイッチは、イネーブル信号のうちのそれぞれの１つに基づいて制御される。いくつかの態様では、クロック生成システムは、複数のクロック生成回路のうちの少なくとも１つを介して、ＲＦＦＥ回路（たとえば、ＲＦデバイス４１０₁、４１０₂、．．．、４１０_n）に１つまたは複数のクロック信号のうちのそれぞれの１つを提供し得る。いくつかの態様では、複数のクロック生成回路の入力が、発振器（oscillator）（たとえば、ＸＯ４０４）の出力に結合され得る。

【0049】

[0057] 本開示内で、「例示的」という単語は、「例、事例、または例示の働きをすること」を意味するために使用される。「例示的」として本明細書で説明されたいかなる実装形態または態様も、必ずしも本開示の他の態様よりも好適または有利であると解釈されるべきであるとは限らない。同様に、「態様」という用語は、本開示のすべての態様が、説明された特徴、利点または動作モードを含むことを必要としない。「結合される」という用語は、本明細書では、２つの物体間の直接的または間接的結合を指すために使用される。たとえば、物体Ａが物体Ｂに物理的に接触し、物体Ｂが物体Ｃに接触する場合、物体Ａと物体Ｃとは、物体Ａと物体Ｃとが互いに直接物理的に接触しない場合でも、やはり互いに結合されていると見なされ得る。たとえば、第１の物体が第２の物体と決して直接物理的に接触しない場合でも、第１の物体は第２の物体に結合され得る。「回路（circuit）」および「回路（circuitry）」という用語は、広く使用され、接続および構成されたとき、電子回路のタイプに関する限定なしに、本開示で説明された機能の実施を可能にする電気デバイスおよび導体の両方のハードウェア実装形態を含むものとする。

【0050】

[0058] 発明を実施するための形態において説明された装置および方法は、（「要素」と総称される）様々なブロック、モジュール、構成要素、回路、ステップ、プロセス、アルゴリズムなどによって添付の図面に示されている。これらの要素は、たとえば、ハードウェアを使用して実装され得る。

【0051】

[0059] 本明細書に示された構成要素、ステップ、特徴および／または機能のうちの１つまたは複数は、単一の構成要素、ステップ、特徴または機能に再構成されおよび／または組み合わせられるか、あるいはいくつかの構成要素、ステップ、または機能で実施され得る。また、本明細書で開示された特徴から逸脱することなく追加の要素、構成要素、ステップ、および／または機能が追加され得る。本明細書に示された装置、デバイス、および／または構成要素は、本明細書で説明された方法、特徴、またはステップのうちの１つまたは複数を実施するように構成され得る。

【0052】

[0060] 開示される方法におけるステップの特定の順序または階層は、例示的なプロセスの一例であることを理解されたい。設計上の選好に基づいて、本方法におけるステップの特定の順序または階層は並べ替えられ得ることを理解されたい。添付の方法クレームは、様々なステップの要素を例示的な順序で提示しており、方法クレーム中で特に具陳されていない限り、提示された特定の順序または階層に限定されるものではない。

【0053】

[0061] 以上の説明は、当業者が本明細書で説明された様々な態様を実施できるようにするために与えられた。これらの態様への様々な修正は当業者には容易に明らかであり、本明細書で定義された一般原理は他の態様に適用され得る。したがって、特許請求の範囲は、本明細書に示された態様に限定されるものではなく、特許請求の範囲の言い回しに矛盾しない全範囲を与えられるべきであり、ここにおいて、単数形の要素への言及は、そのように明記されていない限り、「唯一無二の」を意味するものではなく、「１つまたは複数の」を意味するものである。別段に明記されていない限り、「いくつか（some）」という用語は１つまたは複数を指す。項目のリスト「のうちの少なくとも１つ」を指す句は、単一のメンバーを含む、それらの項目の任意の組合せを指す。一例として、「ａ、ｂ、またはｃのうちの少なくとも１つ」は、少なくとも、ａ、ｂ、ｃ、ａ－ｂ、ａ－ｃ、ｂ－ｃ、およびａ－ｂ－ｃ、ならびに複数の同じ要素をもつ任意の組合せ（たとえば、ａ－ａ、ａ－ａ－ａ、ａ－ａ－ｂ、ａ－ａ－ｃ、ａ－ｂ－ｂ、ａ－ｃ－ｃ、ｂ－ｂ、ｂ－ｂ－ｂ、ｂ－ｂ－ｃ、ｃ－ｃ、およびｃ－ｃ－ｃ、またはａ、ｂ、およびｃの任意の他の順序）をカバーするものとする。当業者に知られている、または後に知られることになる、本開示全体にわたって説明された様々な態様の要素のすべての構造的および機能的均等物は、参照により本明細書に明確に組み込まれ、特許請求の範囲に包含されるものである。その上、本明細書で開示されるいかなることも、そのような開示が特許請求の範囲に明示的に具陳されているかどうかにかかわらず、公に供するものではない。いかなるクレーム要素も、その要素が「ための手段」という句を使用して明確に具陳されていない限り、または方法クレームの場合には、その要素が「ためのステップ」という句を使用して具陳されていない限り、米国特許法第１１２条（ｆ）の規定の下で解釈されるべきではない。

【0054】

[0062] 特許請求の範囲は、上記で示された厳密な構成および構成要素に限定されないことを理解されたい。上記で説明された方法および装置の構成、動作、および詳細において、特許請求の範囲から逸脱することなく、様々な修正、変更、および変形が行われ得る。

【0055】

[0063] 上記で説明された方法の様々な動作は、対応する機能を実施することが可能な任意の好適な手段によって実施され得る。それらの手段は、限定はしないが、回路、特定用途向け集積回路（ＡＳＩＣ）、またはプロセッサを含む、様々な（１つまたは複数の）ハードウェアおよび／またはソフトウェア構成要素および／またはモジュールを含み得る。概して、図に示されている動作がある場合、それらの動作は、同様の番号をもつ対応するカウンターパートのミーンズプラスファンクション構成要素を有し得る。いくつかの態様では、アクティブにするための手段は、コントローラ２３０などのコントローラを含み得る。いくつかの態様では、生成するための手段は、電力供給回路４１４などの電力供給回路を含み得る。いくつかの態様では、選択的に結合するための手段は、キャパシタアレイ４２０などのキャパシタアレイを含み得る。

【0056】

[0064] 本開示に関連して説明された様々な例示的な論理ブロック、モジュール、および回路は、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）または他のプログラマブル論理デバイス（ＰＬＤ）、個別ゲートまたはトランジスタ論理、個別ハードウェア構成要素、あるいは本明細書で説明された機能を実施するように設計されたそれらの任意の組合せを用いて実装または実施され得る。汎用プロセッサはマイクロプロセッサであり得るが、代替として、プロセッサは、任意の市販のプロセッサ、コントローラ、マイクロコントローラ、または状態機械であり得る。プロセッサはまた、コンピューティングデバイスの組合せ、たとえば、ＤＳＰとマイクロプロセッサとの組合せ、複数のマイクロプロセッサ、ＤＳＰコアと連携する１つまたは複数のマイクロプロセッサ、または任意の他のそのような構成として実装され得る。

【0057】

[0065] ソフトウェアで実装される場合、機能は、１つまたは複数の命令またはコードとしてコンピュータ可読媒体上に記憶されるか、あるいはコンピュータ可読媒体を介して送信され得る。ソフトウェアは、ソフトウェア、ファームウェア、ミドルウェア、マイクロコード、ハードウェア記述言語などの名称にかかわらず、命令、データ、またはそれらの任意の組合せを意味すると広く解釈されたい。コンピュータ可読媒体は、ある場所から別の場所へのコンピュータプログラムの転送を容易にする任意の媒体を含む、コンピュータ記憶媒体と通信媒体の両方を含む。プロセッサは、機械可読記憶媒体に記憶されたソフトウェアモジュールの実行を含む、バスおよび一般的な処理を管理することを担当し得る。コンピュータ可読記憶媒体は、プロセッサがその記憶媒体から情報を読み取ることができ、その記憶媒体に情報を書き込むことができるように、プロセッサに結合され得る。代替として、記憶媒体はプロセッサに一体化され得る。例として、機械可読媒体は、すべてがバスインターフェースを介してプロセッサによってアクセスされ得る、伝送線路、データによって変調された搬送波、および／またはワイヤレスノードとは別個のその上に記憶された命令をもつコンピュータ可読記憶媒体を含み得る。代替的に、または追加として、機械可読媒体、またはそれの任意の部分は、キャッシュおよび／または汎用レジスタファイルがそうであり得るように、プロセッサに統合され得る。機械可読記憶媒体の例は、例として、ＲＡＭ（ランダムアクセスメモリ）、フラッシュメモリ、ＲＯＭ（読取り専用メモリ）、ＰＲＯＭ（プログラマブル読取り専用メモリ）、ＥＰＲＯＭ（消去可能プログラマブル読取り専用メモリ）、ＥＥＰＲＯＭ（登録商標）（電気的消去可能プログラマブル読取り専用メモリ）、レジスタ、磁気ディスク、光ディスク、ハードドライブ、または他の好適な記憶媒体、あるいはそれらの任意の組合せを含み得る。機械可読媒体はコンピュータプログラム製品において実施され得る。

【0058】

[0066] ソフトウェアモジュールは、単一の命令、または多数の命令を備え得、いくつかの異なるコードセグメント上で、異なるプログラム間で、および複数の記憶媒体にわたって分散され得る。コンピュータ可読媒体はいくつかのソフトウェアモジュールを備え得る。ソフトウェアモジュールは、プロセッサなどの装置によって実行されたとき、処理システムに様々な機能を実施させる命令を含む。ソフトウェアモジュールは、送信モジュールと受信モジュールとを含み得る。各ソフトウェアモジュールは、単一の記憶デバイス中に常駐するか、または複数の記憶デバイスにわたって分散され得る。例として、トリガイベントが発生したとき、ソフトウェアモジュールがハードドライブからＲＡＭにロードされ得る。ソフトウェアモジュールの実行中、プロセッサは、アクセス速度を高めるために、命令のいくつかをキャッシュにロードし得る。次いで、１つまたは複数のキャッシュラインが、プロセッサによる実行のために汎用レジスタファイルにロードされ得る。以下でソフトウェアモジュールの機能に言及する場合、そのような機能は、そのソフトウェアモジュールからの命令を実行したときにプロセッサによって実装されることが理解されよう。

【0059】

[0067] また、いかなる接続もコンピュータ可読媒体と適切に呼ばれる。たとえば、ソフトウェアが、同軸ケーブル、光ファイバーケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）、または赤外線（ＩＲ）、無線、およびマイクロ波などのワイヤレス技術を使用して、ウェブサイト、サーバ、または他のリモートソースから送信される場合、同軸ケーブル、光ファイバーケーブル、ツイストペア、ＤＳＬ、または赤外線、無線、およびマイクロ波などのワイヤレス技術は、媒体の定義に含まれる。本明細書で使用されるディスク（disk）およびディスク（disc）は、コンパクトディスク（disc）（ＣＤ）、レーザーディスク（登録商標）（disc）、光ディスク（disc）、デジタル多用途ディスク（disc）（ＤＶＤ）、フロッピー（登録商標）ディスク（disk）、およびＢｌｕ－ｒａｙ（登録商標）ディスク（disc）を含み、ここで、ディスク（disk）は、通常、データを磁気的に再生し、ディスク（disc）は、データをレーザーで光学的に再生する。したがって、いくつかの態様では、コンピュータ可読媒体は非一時的コンピュータ可読媒体（たとえば、有形媒体）を備え得る。さらに、他の態様では、コンピュータ可読媒体は一時的コンピュータ可読媒体（たとえば、信号）を備え得る。上記の組合せもコンピュータ可読媒体の範囲内に含まれるべきである。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【国際調査報告】