特表 2024-503833 デジタル較正されたプログラマブルクロック位相発生回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-01-29

(54)【発明の名称】デジタル較正されたプログラマブルクロック位相発生回路

(51)【国際特許分類】

   H03K 3/03 20060101AFI20240122BHJP

   H03K 3/354 20060101ALI20240122BHJP

   H03K 3/011 20060101ALI20240122BHJP

【ＦＩ】

H03K3/03

H03K3/354 B

H03K3/011

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2023541554

(86)(22)【出願日】2021-12-21

(85)【翻訳文提出日】2023-08-18

(86)【国際出願番号】 US2021064746

(87)【国際公開番号】W WO2022150188

(87)【国際公開日】2022-07-14

(31)【優先権主張番号】17/555,840

(32)【優先日】2021-12-20

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】63/134,955

(32)【優先日】2021-01-07

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】523257761

【氏名又は名称】アイディーケイ・エルエルシー・ディービーエー・インディー・セミコンダクター

(74)【代理人】

【識別番号】100108453

【弁理士】

【氏名又は名称】村山 靖彦

(74)【代理人】

【識別番号】100110364

【弁理士】

【氏名又は名称】実広 信哉

(74)【代理人】

【識別番号】100133400

【弁理士】

【氏名又は名称】阿部 達彦

(72)【発明者】

【氏名】ロバート・ダブリュー・キム

【テーマコード（参考）】

5J300

【Ｆターム（参考）】

5J300AA01

5J300AA23

5J300BB04

5J300CC03

5J300DD02

5J300DD06

5J300DD07

5J300DD08

5J300EE01

5J300UA01

5J300UA04

5J300UA17

5J300UA18

5J300WC08

(57)【要約】

発生回路を含む集積回路が説明される。動作中、発生回路は、入力クロックのクロック周期内にターゲット位相を有するエッジクロックを提供することができ、発生回路は遅延ロックループ(DLL)を含んでいない。例えば発生回路は、入力クロックの第2の基本周波数より高い第1の基本周波数を有する基準クロックを提供するゲートリング発振器を含むことができる。ゲートリング発振器は、第1の基本周波数を定義済み範囲内の値に調整するようにプログラムすることができることに留意されたい。さらに、発生回路は、基準クロックの基準周期内の基準クロックのエッジの数の基準カウントを決定する制御回路を含むことができる。

【特許請求の範囲】

【請求項1】

集積回路であって、
入力クロックのクロック周期内にターゲット位相を有するエッジクロックを提供するように構成された発生回路であり、遅延ロックループ(DLL)を含んでいない発生回路
を備える集積回路。

【請求項2】

前記発生回路が、前記入力クロックの第2の基本周波数より高い第1の基本周波数を有する基準クロックを提供するように構成されたゲートリング発振器を備える、請求項1に記載の集積回路。

【請求項3】

前記ゲートリング発振器が、前記第1の基本周波数を定義済み範囲内の値に調整するようにプログラムされるように構成される、請求項2に記載の集積回路。

【請求項4】

前記発生回路が、前記基準クロックの基準周期内の前記基準クロックのエッジの数の基準カウントを決定するように構成された制御回路を備える、請求項2に記載の集積回路。

【請求項5】

前記制御回路が、前記基準カウントの定義済み副カウントに少なくとも部分的に基づいて、前記ターゲット位相に対応する制御信号を提供するように構成される、請求項4に記載の集積回路。

【請求項6】

前記定義済み副カウントがプログラム可能または調整可能である、請求項5に記載の集積回路。

【請求項7】

前記制御回路が、前記基準カウントを定義済みの値でデジタル的に割ることによって前記定義済み副カウントをコンピュートするように構成される、請求項5に記載の集積回路。

【請求項8】

前記発生回路が、前記制御信号に少なくとも部分的に基づいて、前記ターゲット位相およびデューティサイクルを有する前記エッジクロックを提供するように構成される、請求項5に記載の集積回路。

【請求項9】

前記デューティサイクルが50/50以外であり、前記発生回路が、前記制御信号に少なくとも部分的に基づいて前記ゲートリング発振器を選択的にターンオンおよびターンオフすることによって前記デューティサイクルを有する前記エッジクロックを提供するように構成される、請求項8に記載の集積回路。

【請求項10】

前記発生回路が、異なるターゲット位相を前記クロック周期中に有する複数のエッジクロックを同時に発生するように構成される、請求項1に記載の集積回路。

【請求項11】

前記発生回路が周期的に較正される、請求項1に記載の集積回路。

【請求項12】

前記集積回路が第2の発生回路を備え、
前記発生回路が較正されると、前記第2の発生回路が正規の動作モードで動作し、前記第2の発生回路が較正されると、前記発生回路が正規の動作モードで動作する、請求項1に記載の集積回路。

【請求項13】

前記集積回路が、前記エッジクロックを使用して第2の入力信号を量子化出力に変換するように構成されるアナログ-デジタル変換器(ADC)を備える、請求項1に記載の集積回路。

【請求項14】

前記ADCが逐次近似レジスタ(SAR)ADCを備える、請求項13に記載の集積回路。

【請求項15】

システムであって、
集積回路であって、
入力クロックのクロック周期内にターゲット位相を有するエッジクロックを提供するように構成された発生回路であり、遅延ロックループ(DLL)を含んでいない発生回路
を備える集積回路
を備えるシステム。

【請求項16】

前記発生回路が、前記入力クロックの第2の基本周波数より高い第1の基本周波数を有する基準クロックを提供するように構成されたゲートリング発振器を備える、請求項15に記載のシステム。

【請求項17】

前記発生回路が、前記基準クロックの基準周期内の前記基準クロックのエッジの数の基準カウントを決定するように構成された制御回路を備える、請求項16に記載のシステム。

【請求項18】

前記集積回路が、前記エッジクロックを使用して第2の入力信号を量子化出力に変換するように構成されるアナログ-デジタル変換器(ADC)を備える、請求項15に記載のシステム。

【請求項19】

エッジクロックを提供するための方法であって、
発生回路によって、
入力クロックのクロック周期内にターゲット位相を有するエッジクロックを提供するステップ
を含み、前記発生回路が遅延ロックループ(DLL)を含まず、前記提供するステップが、
ゲートリング発振器を使用して、前記入力クロックの第2の基本周波数より高い第1の基本周波数を有する基準クロックを提供するステップ
を含む、方法。

【請求項20】

前記方法が、制御回路を使用して、前記基準クロックの基準周期内の前記基準クロックのエッジの数の基準カウントを決定するステップを含む、請求項19に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、デジタル回路を使用し、遅延ロックループ(DLL)を使用することなく、入力クロックのクロック周期内に1つまたは複数のエッジクロックを提供する発生回路に関する。

【背景技術】

【0002】

逐次近似レジスタ(SAR)アナログ-デジタル変換器(ADC)は、サンプリングクロックサイクル内の複数のクロック基準位相を使用していることが多い。例えばSAR ADCは、非対称クロック(50%すなわち50/50以外のデューティサイクルを有するクロックなど)に基づいてターゲット信号およびトラッキング信号を使用して入力クロックを分割することができる。

【0003】

典型的には、入力クロックの周期内にエッジを生成するために複雑なアナログ回路が使用されていることが多い。例えばDLLを使用して、入力クロックの周期の中で、8個、16個または32個のクロックエッジなどの複数のクロックエッジを生成することができる。さらに、組合せ論理(セット/リセットラッチなど)を使用して、入力クロックエッジを追跡する追加遅延エッジを生成することも可能である。しかしながら、プロセスノードがより小さい臨界寸法に縮小されても、DLLに使用されるアナログ回路は、一般にうまく適応していない。

【発明の概要】

【課題を解決するための手段】

【0004】

集積回路の実施形態が説明される。この集積回路は発生回路を含む。動作中、発生回路は、入力クロックのクロック周期内にターゲット位相を有するエッジクロックを提供し、発生回路はDLLを含んでいない。

【0005】

例えば発生回路は、入力クロックの第2の基本周波数より高い第1の基本周波数を有する基準クロックを提供するゲートリング発振器を含むことができる。

【0006】

ゲートリング発振器は、第1の基本周波数を定義済み範囲内の値に調整するようにプログラムすることができることに留意されたい。

【0007】

さらに、発生回路は、基準クロックの基準周期内の基準クロックのエッジの数の基準カウントを決定する制御回路を含むことができる。この制御回路は、基準カウントの定義済み副カウントに少なくとも部分的に基づいて、ターゲット位相に対応する制御信号を提供することができる。定義済み副カウントはプログラム可能または調整可能であってもよいことに留意されたい。さらに、定義済み副カウントは、制御回路によって、基準カウントを定義済みの値でデジタル的に割ることによってコンピュートすることができる。さらに、発生回路は、制御信号に少なくとも部分的に基づいて、ターゲット位相およびデューティサイクルを有するエッジクロックを提供することができる。いくつかの実施形態では、デューティサイクルは50/50以外であってもよく、また、制御信号に少なくとも部分的に基づいてゲートリング発振器を選択的にターンオンおよびターンオフすることによって提供することができる。

【0008】

発生回路は、異なるターゲット位相をクロック周期中に有する複数のエッジクロックを同時に発生することができることに留意されたい。

【0009】

さらに、発生回路は周期的に較正することができる。

【0010】

さらに、集積回路は第2の発生回路を含むことができ、発生回路および第2の発生回路は交互に較正することができ、また、正規の動作モードで動作させることができる。

【0011】

さらに、集積回路は、エッジクロックを使用して第2の入力信号を量子化出力に変換するADCを含むことができる。いくつかの実施形態では、ADCはSAR ADCを含むことができる。

【0012】

別の実施形態は、発生回路または集積回路を含む電子デバイスを提供する。

【0013】

別の実施形態は、発生回路または集積回路を含むシステムを提供する。

【0014】

別の実施形態は、エッジクロックを提供するための方法を提供する。この方法は、発生回路によって実施される操作のうちの少なくとも一部を含む。

【0015】

この概要は、本明細書において説明される主題のいくつかの態様についての基本的な理解を提供するために、いくつかの例示的実施形態を例証する目的で提供されている。したがって上で説明した特徴は例であり、本明細書において説明される主題の範囲または精神を何らかの方法で狭めるものとして解釈してはならないことは認識されよう。本明細書において説明される主題の他の特徴、態様および利点は、以下の発明を実施するための形態、図面および特許請求の範囲から明らかになるであろう。

【図面の簡単な説明】

【0016】

【図1】本開示のいくつかの実施形態によるゲートリング発振器の例を示すブロック図である。

【図2】本開示のいくつかの実施形態による、較正中における入力クロックサイクル中の基準クロックサイクルの数の計数の例を示す図である。

【図3】本開示のいくつかの実施形態による、75/25デューティサイクルを有する基準クロックを使用した較正中における入力クロックサイクル中の基準クロックサイクルの数の計数の例を示す図である。

【図4】本開示のいくつかの実施形態による発生回路の例を示すブロック図である。

【図5A】本開示のいくつかの実施形態によるデジタルプログラマブルリング発振器の例を示すブロック図である。

【図5B】本開示のいくつかの実施形態によるデジタルプログラマブルリング発振器の例を示すブロック図である。

【図5C】本開示のいくつかの実施形態によるデジタルプログラマブルリング発振器の例を示すブロック図である。

【図6】本開示のいくつかの実施形態による、エッジクロックを提供するための方法の例を示す流れ図である。

【発明を実施するための形態】

【0017】

同様の参照数表示は、すべての図面を通して対応する部品を表していることに留意されたい。さらに、同じ部品の複数の実例は、ダッシュによって実例番号から分離された共通のプレフィックスによって示されている。

【0018】

発生回路を含む集積回路が説明される。動作中、発生回路は、入力クロックのクロック周期内にターゲット位相を有するエッジクロックを提供することができ、発生回路はDLLを含んでいない。例えば発生回路は、入力クロックの第2の基本周波数より高い第1の基本周波数を有する基準クロックを提供するゲートリング発振器を含むことができる。ゲートリング発振器は、第1の基本周波数を定義済み範囲内の値に調整するようにプログラムすることができることに留意されたい。さらに、発生回路は、基準クロックの基準周期内の基準クロックのエッジの数の基準カウントを決定する制御回路を含むことができる。この制御回路は、基準カウントの定義済み副カウントに少なくとも部分的に基づいて、ターゲット位相に対応する制御信号を入力クロックのクロック周期内に提供することができる。次に、発生回路は、制御信号に少なくとも部分的に基づいて、ターゲット位相およびデューティサイクルを有するエッジクロックを提供することができる。いくつかの実施形態では、デューティサイクルは50/50以外であってもよく、また、制御信号に少なくとも部分的に基づいてゲートリング発振器を選択的にターンオンおよびターンオフすることによって提供することができる。

【0019】

これらの回路技法によれば、DLLを使用することなくエッジクロックを提供することにより、発生回路をより小さい臨界寸法に適応させることができる。さらに、発生回路はDLLを含んでいないため、発生回路はより速やかに応答することができる。さらに、発生回路は、例えばより小さい臨界寸法でADCの性能を改善することができる。したがって発生回路および/またはADCは、広範囲にわたる様々なシステム、電子デバイスおよびアプリケーションに使用することができる。

【0020】

以下、回路技法および発生回路の実施形態について説明する。開示されている回路技法では、1つまたは複数のデジタル回路を使用してエッジを生成することができる。例えば全デジタル較正遅延発生回路は、デジタルスタンダードセルのみを使用することができる。したがって発生回路はDLLを含まなくてもよい。

【0021】

較正遅延発生回路では、ゲートリング発振器(これは、ゲートオンまたはゲートオフすることができるリング発振器である)を使用して、入力クロックより高い基本周波数を有する基準クロックを発生することができる。例えば入力クロックは100MHzの基本周波数を有することができる。図1は、本開示のいくつかの実施形態によるゲートリング発振器100の例を示すブロック図を示したものである。注目すべきことには、ゲートリング発振器100は基準発振器(RO)クロック(場合によっては「基準クロック」と呼ばれることもある)を提供することができ、また、イネーブル信号を使用してゲートすることができる。

【0022】

次に、基準クロックの基準クロック周期を通過する、または基準クロックの基準クロック周期内で生じるより高い周波数のクロックエッジの数を基準カウントとして計数し、かつ、記録または記憶することができる(例えば不揮発性メモリに)。例えば図2は、本開示のいくつかの実施形態による、較正中における入力クロックサイクル中の基準クロックサイクルの数の計数の例を示す図である。さらに、図3は、本開示のいくつかの実施形態による、基準クロックを使用した較正中における入力クロックサイクル中の基準クロックサイクルの数の計数の例を示す図を示したものである。図2では、1入力クロックサイクル内に基準クロックの16個のクロックサイクルが存在していることに留意されたい。別法として、図3では、基準クロックは75/25デューティサイクルを有しており、また、1入力クロックサイクル内に基準クロックの12個のクロックサイクルが存在している。

【0023】

基準カウントの対応する副カウントを計数することによって基準クロック周期内の所望の位相を生成することができる。副カウントは、デジタル分割を使用して基準クロック周期の所望の割合にデジタル的に調整することができることに留意されたい。さらに、ゲートリング発振器を使用して、引き続いて基準カウントを生成し、副カウントを作り出し、次に、電力を節約するために、基準クロックサイクルの使用されていない部分の間、ゲートオフすることができる。したがって必要な時だけゲートリング発振器を使用することができ、また、発生回路を使用して複数のクロックおよび/またはデューティサイクルを生成することができる。いくつかの実施形態では、複数のクロックを同時に発生することができる。

【0024】

例えば初期化/較正の後、75/25デューティサイクルが望ましい場合、基準クロック周期を0.75で割ることによって対応する副カウントを得ることができる。次に、基準カウントがこの副カウントに等しくなるまでリング発振器をターンオンすることができ、また、引き続いて残りの基準クロックサイクルすなわち周期の間、ターンオフすることができ、したがって75/25デューティサイクルを提供することができる。

【0025】

図4は、本開示のいくつかの実施形態による発生回路400の例を示すブロック図を示したものである。注目すべきことには、発生回路400の中のゲートリング発振器410は基準クロック(RO-CLKOUT)を提供することができる。カウンタ412は所望の基準カウント(COUNT)を決定することができ、この所望の基準カウントは有限状態機械(FSM)414すなわち制御論理に提供され、有限状態機械(FSM)414は、イネーブル信号を使用してゲートリング発振器410を制御することができ、また、入力クロック(CLK)および所望の位相すなわち副カウント(カウント変更子に対応する)に少なくとも部分的に基づいて、リセット信号およびイネーブル信号を使用してカウンタ412を制御することができる。さらに、FSM414は、基準カウントに少なくとも部分的に基づいてシフトレジスタ416を制御し(シフト信号、ロード信号およびイネーブル信号を介して)、また、第1のエッジ検出/パルス発生回路420によって提供されるリセット信号に少なくとも部分的に基づいてSRラッチ418を制御することによって所与のエッジクロック(CLK_OUT)を発生することができる。例えばFSM414は、カウントをシフトレジスタにロードすることができ、また、基準クロックサイクルにおける異なるポイントをエッジクロックのためのトリガとして使用することができる。シフトレジスタ416の出力は、SRラッチ418をセットする第2のエッジ検出/パルス発生回路422に提供することができることに留意されたい。いくつかの実施形態では、温度計復号器424(論理コードを意味する)または単項符号化を使用して、リング発振器エッジカウントのより速い検出を容易にすることができる。発生回路400の中の構成要素のうちの少なくともいくつかは制御回路426の中に含めることができることに留意されたい。

【0026】

いくつかの実施形態では、発生回路400の較正に必要であるのは、単一の基準クロックサイクルまたは基準クロックの基準クロック周期、および状態機械をセットアップするためのもういくつかの基準クロックサイクルのみであり得る。発生回路400はDLLの「ロッキングループ」を含まなくてもよいため、DLLベース発生回路よりも速やかに動作状態に到達することができる。

【0027】

発生回路400は、プロセス変動の影響を較正除去することができるが、依然として電圧および温度変動の影響にさらされ得ることに留意されたい。いくつかの実施形態では、プログラム可能長リング発振器を使用して、追加較正サイクルを犠牲にして、プロセス全体にわたって、公称範囲内における基準クロックの基本周波数の維持を促進することができる。この方法によれば、基本周波数が低くなりすぎる(分解能に悪影響を及ぼし得る)ことはあり得ず、また、FSM414すなわち制御論理に対して高くなりすぎることもあり得ない。この能力により、発生回路400をデジタル的にプログラムして、半導体ダイまたは集積回路全体にわたるプロセス変動を修正することができ、したがってより良好な分解能を得ることができる。図5A～図5Cは、本開示のいくつかの実施形態によるデジタルプログラマブルリング発振器の例を示すブロック図を示したものである。これらのタイプのデジタルプログラマブルリング発振器は、可変ドライバ強度、可変負荷(ドライバ上の可変容量など)および/または可変遅延(長さ)要素を含むことができる。可変負荷を個々に有する可変遅延要素を有するリング発振器、または大まかな遅延のための可変遅延要素および細かい遅延のための可変負荷を有するリング発振器などの発生回路400(図4)に、これらのタイプのリング発振器の2つ以上の組合せを使用することができる。

【0028】

別法または追加として、発生回路400(図4)を使用している電子デバイスまたはシステムが動作不能時間を有している場合、周期的再較正を使用して、電圧または温度を追跡することができる。しかしながら必要な基準クロックサイクルはほんの数サイクルであり得るため、動作不能時間の長さは最短であり得る。いくつかの実施形態では、動作不能時間が存在していない場合、二重発生回路を使用して、較正と正規の動作モードの間でピンポンすることができる。

【0029】

いくつかの実施形態では、発生回路400(図4)によって提供されるクロック入力サイクルのうちの1/8番目をSAR ADC入力追跡信号のために使用することができる。さらに、SAR追跡信号に先立って生じるSAR変換の終了に印を付けるために、立上りエッジターゲット信号が必要であり得る。したがって開示されている較正遅延発生回路(これは、単一のクロックエッジ生成に限定され得ない)を使用して、ターゲット信号および追跡信号を生成することができる。

【0030】

いくつかの実施形態では、SAR ADCのデジタル変換の細分性(すなわちビットの数または分解能)を決定することができる16～30個の位相が存在し得る。しかしながらより多くのリング発振器サイクルの使用は変換回路の速度を制限し得る。別法または追加として、より多くのステージをゲートリング発振器に含めることにより、発生回路400(図4)の位相の数、ならびにプロセス、電圧および温度の変動を規定することができる。

【0031】

回路技法についての以上の考察は、選択的にターンオンまたはターンオフされるものとしてゲートリング発振器を例証しているが、他の実施形態ではゲートリング発振器をターンオフしなくてもよい。その代わりに、ゲートリング発振器によって提供される特定のエッジを使用して、例えば50/50以外のデューティサイクルを得ることができる。

【0032】

さらに、以上の考察は、例としてSAR ADCを使用しているが、開示されている回路技法は、別のタイプの介在ADCまたはパイプラインADCなどの別のタイプのADCと共に使用することができる。別法として、他の実施形態では、この回路技法をアプリケーション(ADCがないアプリケーションを含む)に使用して、異なるデューティサイクルおよび位相を有するクロックを発生することも可能である。

【0033】

この考察では、発生回路400(図4)によって提供されるエッジクロックを使用して実施されるアナログ-デジタル変換は、広範囲にわたる様々な入力信号に適用することができる。例えば入力信号はフレームを含むことができる。このフレームは画像を含むことができ、発生回路の中の1つまたは複数のADCは、異なる空間場所または領域に対応するアナログ入力を受け取ることができる。別法として、走査システムなどのいくつかの実施形態では、一定の時間間隔(数ミリ秒など)にわたって漸進的にフレームを捕獲することができる。したがってこれらの実施形態では、1つまたは複数のADCは、異なる時間に捕獲される異なる空間場所または領域に対応するアナログ入力を受け取ることができる。

【0034】

次に、方法の実施形態について説明する。図6は、発生回路400(図4)などの発生回路を使用してエッジクロックを提供するための方法600の例を示す流れ図を示したものである。動作中、発生回路は、入力クロックのクロック周期内にターゲット位相を有するエッジクロックを提供することができ(操作610)、発生回路はDLLを含んでいない。提供するステップ(操作610)は、ゲートリング発振器を使用して、入力クロックの第2の基本周波数より高い第1の基本周波数を有する基準クロックを提供するステップ(操作612)を含むことができることに留意されたい。

【0035】

方法600のいくつかの実施形態では、追加操作またはもっと少ない操作が存在し得る。さらに、操作の順序は変更することができ、および/または2つ以上の操作を組み合わせて単一の操作にすることも可能である。

【0036】

開示されている発生回路および回路技法は、任意の電子デバイスであってもよい(または任意の電子デバイスの中に含めることができる)。例えば電子デバイスは、セルラー電話もしくはスマートフォン、タブレットコンピュータ、ラップトップコンピュータ、ノートブックコンピュータ、パーソナルまたはデスクトップコンピュータ、ネットブックコンピュータ、メディアプレイヤーデバイス、電子ブックデバイス、MiFi(登録商標)デバイス、スマートウォッチ、着用可能コンピューティングデバイス、携帯型コンピューティングデバイス、消費者電子デバイス、アクセスポイント、ルータ、スイッチ、通信機器、試験機器、車両、船舶、航空機、自動車、トラック、バス、オートバイ、製造機器、農業機器、建設機器または別のタイプの電子デバイスを含むことができる。

【0037】

特定の構成要素を使用して、発生回路および/または発生回路を含む集積回路の実施形態が説明されているが、代替実施形態では、異なる構成要素および/またはサブシステムを発生回路、発生回路を含む集積回路および/または1つもしくは複数のADCの中に存在させることができる。したがって発生回路、発生回路を含む集積回路および/または1つもしくは複数のADCの実施形態は、もっと少ない構成要素、追加構成要素、異なる構成要素を含むことができ、2つ以上の構成要素を組み合わせて単一の構成要素にすることができ、単一の構成要素を2つ以上の構成要素に分離することができ、1つまたは複数の構成要素の1つもしくは複数の位置を変更することができ、および/または異なるタイプの構成要素を存在させることができる。

【0038】

さらに、発生回路、発生回路を含む集積回路および/または1つもしくは複数のADCの実施形態中の回路および構成要素は、バイポーラ、PMOSおよび/またはNMOSゲートもしくはトランジスタを含むアナログおよび/またはデジタル回路機構の任意の組合せを使用して実現することができる。さらに、これらの実施形態における信号は、概ね離散値を有するデジタル信号、および/または連続値を有するアナログ信号を含むことができる。さらに、構成要素および回路は、シングルエンドまたは差動であってもよく、電源は単極または双極であってもよい。上記実施形態における電気結合または接続は、直接または間接であってもよいことに留意されたい。上記実施形態では、経路に対応する単一の線は、1つまたは複数の単一の線または経路を示すことができる。

【0039】

既に言及したように、集積回路は、回路技法の機能性の一部またはすべてを実現することができる。この集積回路は、回路技法と関連付けられた機能性を実現するために使用されるハードウェア機構および/またはソフトウェア機構を含むことができる。

【0040】

いくつかの実施形態では、本明細書において説明されている回路のうちの1つまたは複数を含む集積回路または集積回路の一部を設計するためのプロセスの出力は、例えば磁気テープあるいは光ディスクまたは磁気ディスクなどのコンピュータ可読媒体であってもよい。コンピュータ可読媒体は、集積回路または集積回路の部分として物理的に例示することができる回路機構を記述しているデータ構造または他の情報を使用して符号化することができる。このような符号化のために様々なフォーマットを使用することができるが、これらのデータ構造は、一般に、Caltech Intermediate Format(CIF)、Calma GDS II Stream Format(GDSII)、Electronic Design Interchange Format(EDIF)、OpenAccess(OA)またはOpen Artwork System Interchange Standard(OASIS)で作成される。集積回路設計の当業者は、上で詳述したタイプの概略図および対応する説明からこのようなデータ構造を開発し、かつ、コンピュータ可読媒体上にデータ構造を符号化することができる。集積回路製造の当業者は、このような符号化データを使用して、本明細書において説明されている回路のうちの1つまたは複数を含む集積回路を製造することができる。

【0041】

上記実施形態における操作のうちのいくつかはハードウェアまたはソフトウェアで実現されているが、通常、上記実施形態における操作は広範囲にわたる様々な構成およびアーキテクチャで実現することができる。したがって上記実施形態における操作のうちの一部またはすべては、ハードウェア、ソフトウェアまたは両方で実施することができる。例えば回路技法における操作のうちの少なくともいくつかは、プロセッサによって、または集積回路の中のファームウェアで実行されるプログラム命令を使用して実現することができる。

【0042】

さらに、以上の考察には数値の例が提供されているが、他の実施形態では異なる数値が使用される。したがって提供されている数値には、制限することは意図されていない。

【0043】

以上の説明では「いくつかの実施形態」が参照されている。「いくつかの実施形態」は、あらゆる可能実施形態のサブセットを記述しているが、必ずしも同じサブセットの実施形態を特定しているわけではないことに留意されたい。

【0044】

以上の詳細な説明には、すべての当業者による本開示の構築および使用を可能にすることが意図されており、また、以上の説明は、特定のアプリケーションおよびその要求事項の文脈で提供されている。さらに、本開示の実施形態についての以上の説明は、単に例証および説明の目的で提供されているにすぎない。以上の説明には、網羅的であること、または本開示を開示されている形態に限定することは意図されていない。したがって当業者には多くの変更態様および変形形態が明らかであり、また、本開示の精神および範囲を逸脱することなく、本明細書において定義されている一般的な原理を他の実施形態およびアプリケーションに適用することができる。さらに、上記実施形態についての考察には、本開示を制限することは意図されていない。したがって本開示には、示されている実施形態に限定されず、本明細書において開示されている原理および特徴と無矛盾の最も広義の範囲と一致することが意図されている。

【符号の説明】

【0045】

100 ゲートリング発振器
400 発生回路
410 ゲートリング発振器
412 カウンタ
414 有限状態機械(FSM)
416 シフトレジスタ
418 SRラッチ
420 第1のエッジ検出/パルス発生回路
422 第2のエッジ検出/パルス発生回路
424 温度計復号器
426 制御回路
600 エッジクロックを提供するための方法

【図1】

【図2】

【図3】

【図4】

【図5A】

【図5B】

【図5C】

【図6】

【国際調査報告】