特表 2024-503946 表示パネルの製造方法及び表示パネル

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-01-30

(54)【発明の名称】表示パネルの製造方法及び表示パネル

(51)【国際特許分類】

   G09F 9/00 20060101AFI20240123BHJP

   G09F 9/30 20060101ALI20240123BHJP

   G09F 9/33 20060101ALI20240123BHJP

   H01L 29/786 20060101ALI20240123BHJP

   H01L 33/00 20100101ALI20240123BHJP

【ＦＩ】

G09F9/00 338

G09F9/30 338

G09F9/30 348A

G09F9/33

H01L29/78 612B

H01L33/00 L

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2021577835

(86)(22)【出願日】2021-12-16

(85)【翻訳文提出日】2022-01-27

(86)【国際出願番号】 CN2021138810

(87)【国際公開番号】W WO2023103007

(87)【国際公開日】2023-06-15

(31)【優先権主張番号】202111508213.1

(32)【優先日】2021-12-10

(33)【優先権主張国・地域又は機関】CN

(81)【指定国・地域】

(71)【出願人】

【識別番号】515203228

【氏名又は名称】ティーシーエル チャイナスター オプトエレクトロニクス テクノロジー カンパニー リミテッド

【氏名又は名称原語表記】ＴＣＬ Ｃｈｉｎａ Ｓｔａｒ Ｏｐｔｏｅｌｅｃｔｒｏｎｉｃｓ Ｔｅｃｈｎｏｌｏｇｙ Ｃｏ．，Ｌｔｄ．

【住所又は居所原語表記】Ｎｏ．９－２，Ｔａｎｇｍｉｎｇ Ｒｄ，Ｇｕａｎｇｍｉｎｇ Ｎｅｗ Ｄｉｓｔｒｉｃｔ，Ｓｈｅｎｚｈｅｎ，Ｇｕａｎｇｄｏｎｇ，Ｃｈｉｎａ ５１８１３２

(74)【代理人】

【識別番号】100103894

【弁理士】

【氏名又は名称】家入 健

(72)【発明者】

【氏名】盧 馬才

(72)【発明者】

【氏名】姚 江波

【テーマコード（参考）】

5C094

5F110

5F142

5G435

【Ｆターム（参考）】

5C094AA05

5C094BA03

5C094BA23

5C094CA19

5C094DA13

5C094DB01

5C094FB15

5C094GB01

5F110BB02

5F110BB11

5F110CC01

5F110EE38

5F110NN03

5F110NN46

5F110NN71

5F110NN72

5F110QQ19

5F142BA32

5F142CD02

5F142DB17

5F142DB24

5F142GA01

5G435AA01

5G435BB04

5G435CC09

5G435HH12

5G435HH13

5G435HH14

5G435KK05

(57)【要約】

本発明の実施例は、上下に積層される駆動トランジスタ、蓄積容量、スイッチングトランジスタ、及びセンストランジスタを含み、少なくとも２つのトランジスタが上下に互いに積層され、従来技術の表示パネルにおける画素が複数のトランジスタ及び容量を含み、表示パネルと平行な方向に沿って配列される画素回路設計を採用することにより、表示パネルの画素密度が低下し、表示パネル製品の解像度が低下してしまうという技術的課題を解消するために、表示パネルの製造方法及び表示パネルを開示する。
【選択図】図１

【特許請求の範囲】

【請求項1】

ベース基板上にバッファ層を形成するとともに、前記バッファ層上に第１半導体素子を形成するステップと、
前記第１半導体素子及び前記バッファ層上に第１絶縁層を形成し、前記第１絶縁層上に第１金属配線層を形成し、第２ゲート及び蓄積容量の第１電極板を形成するように前記第１金属配線層をパターニングするステップであって、前記第２ゲートが前記第１半導体素子の上方に位置するステップと、
前記バッファ層、前記第１半導体素子、及び前記第１金属配線層上に第１層間絶縁層を形成し、前記第１層間絶縁層上に第２金属配線層を形成し、第２ソース及び第２ドレインを形成するように前記第２金属配線層をパターニングするステップであって、前記第１半導体素子、前記第２ゲート、前記第２ソース及び前記第２ドレインが駆動トランジスタを構成するステップと、
前記第２金属配線層上に第２層間絶縁層を形成し、前記第２層間絶縁層上に第２半導体素子及び第３半導体素子を形成するステップと、
前記第２層間絶縁層、前記第２半導体素子、及び前記第３半導体素子上に第２絶縁層を形成し、前記第２絶縁層上に第３金属配線層を形成し、第１ゲート、第１ソース、第１ドレイン、第３ゲート、第３ソース、第３ドレインを形成するように前記第３金属配線層をパターニングし、前記第１ゲート、第１ソース、第１ドレインがスイッチングトランジスタを構成し、前記第３ゲート、第３ソース、第３ドレインがセンストランジスタを構成するステップと、を含む表示パネルの製造方法。

【請求項2】

前記方法は、
前記第３金属配線層を覆うパッシベーション層を形成し、前記パッシベーション層上に平坦化層を形成するステップと、
前記平坦化層上に電極層を形成し、前記電極層上に発光ダイオードを設けるステップと、をさらに含み、
前記スイッチングトランジスタの前記ベース基板における正射影は、少なくとも一部が前記駆動トランジスタの前記ベース基板における正射影と重なるか、又は少なくとも一部が前記蓄積容量の前記ベース基板における正射影と重なり、
前記センストランジスタの前記ベース基板における前記正射影は、少なくとも一部が前記駆動トランジスタの前記ベース基板における前記正射影と重なるか、又は少なくとも一部が前記蓄積容量の前記ベース基板における前記正射影と重なる請求項１に記載の表示パネルの製造方法。

【請求項3】

前記蓄積容量と前記駆動トランジスタとは、前記ベース基板と平行な方向に沿って配列されて、前記蓄積容量は、前記駆動トランジスタに電気的に接続され、
前記スイッチングトランジスタと前記駆動トランジスタとは、前記ベース基板と垂直な方向に沿って配列され、
前記センストランジスタと前記駆動トランジスタとは、前記ベース基板と平行な前記方向に沿って配列されて、前記センストランジスタと前記蓄積容量とは、前記ベース基板と垂直な前記方向に沿って配列される請求項１に記載の表示パネルの製造方法。

【請求項4】

ベース基板と、
前記ベース基板上に設けられる少なくとも１つの画素回路であって、
前記ベース基板上に設けられる駆動トランジスタと、
前記ベース基板上に設けられて、前記駆動トランジスタに電気的に接続される蓄積容量と、
前記ベース基板上に設けられるスイッチングトランジスタと、
前記ベース基板上に設けられるセンストランジスタと、
前記ベース基板上に設けられて、前記駆動トランジスタ及び前記センストランジスタに電気的に接続される発光ダイオードと、を含む少なくとも１つの画素回路と、を含み、
前記スイッチングトランジスタの前記ベース基板における正射影は、少なくとも一部が前記駆動トランジスタの前記ベース基板における正射影と重なるか、又は少なくとも一部が前記蓄積容量の前記ベース基板における正射影と重なる表示パネル。

【請求項5】

前記センストランジスタの前記ベース基板における前記正射影は、少なくとも一部が前記駆動トランジスタの前記ベース基板における前記正射影と重なるか、又は少なくとも一部が前記蓄積容量の前記ベース基板における前記正射影と重なる請求項４に記載の表示パネル。

【請求項6】

前記蓄積容量と前記駆動トランジスタとは、前記ベース基板と平行な方向に沿って配列され、
前記スイッチングトランジスタと前記駆動トランジスタとは、前記ベース基板と垂直な方向に沿って配列され、
前記センストランジスタと前記駆動トランジスタとは、前記ベース基板と平行な前記方向に沿って配列されて、前記センストランジスタと前記蓄積容量とは、前記ベース基板と垂直な前記方向に沿って配列される請求項４に記載の表示パネル。

【請求項7】

前記蓄積容量は、前記駆動トランジスタの第２ソース又は第２ドレインと同層に設けられる第１電極板と、前記発光ダイオードに接続される電極層と同層に設けられる第２電極板とを含む請求項４に記載の表示パネル。

【請求項8】

前記蓄積容量の前記第１電極板及び前記第２電極板は、前記センストランジスタとともに前記ベース基板と垂直な方向に沿って配列されて、前記センストランジスタが前記第１電極板と前記第２電極板との間に介在する請求項７に記載の表示パネル。

【請求項9】

前記駆動トランジスタの第２ソース又は第２ドレインが接地され、
前記蓄積容量の一端が接地され、
前記スイッチングトランジスタの第１ソース又は第１ドレインが前記駆動トランジスタの第２ゲート及び前記蓄積容量の他端に電気的に接続され、
前記センストランジスタのセンスソース又はセンスドレインが接地される請求項４に記載の表示パネル。

【請求項10】

前記駆動トランジスタは、前記スイッチングトランジスタと前記ベース基板との間に設けられて、前記蓄積容量が前記センストランジスタと前記ベース基板との間に設けられる請求項４に記載の表示パネル。

【請求項11】

ベース基板と、
前記ベース基板上に設けられる少なくとも１つの画素回路であって、
前記ベース基板上に設けられる駆動トランジスタと、
前記ベース基板上に設けられて、前記駆動トランジスタに電気的に接続される蓄積容量と、
前記ベース基板上に設けられるスイッチングトランジスタと、
前記ベース基板上に設けられるセンストランジスタと、
前記ベース基板上に設けられて、前記駆動トランジスタ及び前記センストランジスタに電気的に接続される発光ダイオードと、を含む少なくとも１つの画素回路と、を含み、
前記スイッチングトランジスタの前記ベース基板における正射影は、少なくとも一部が前記駆動トランジスタの前記ベース基板における正射影と重なるか、又は少なくとも一部が前記蓄積容量の前記ベース基板における正射影と重なり、
前記センストランジスタの前記ベース基板における前記正射影は、少なくとも一部が前記駆動トランジスタの前記ベース基板における前記正射影と重なるか、又は少なくとも一部が前記蓄積容量の前記ベース基板における前記正射影と重なり、
前記蓄積容量と前記駆動トランジスタとは、前記ベース基板と平行な方向に沿って配列され、
前記スイッチングトランジスタと前記駆動トランジスタとは、前記ベース基板と垂直な方向に沿って配列される表示パネル。

【請求項12】

前記センストランジスタと前記駆動トランジスタとは、前記ベース基板と平行な前記方向に沿って配列される請求項１１に記載の表示パネル。

【請求項13】

前記センストランジスタと前記蓄積容量とは、前記ベース基板と垂直な前記方向に沿って配列される請求項１２に記載の表示パネル。

【請求項14】

前記蓄積容量は、前記駆動トランジスタの第２ソース又は第２ドレインと同層に設けられる第１電極板と、前記発光ダイオードに接続される電極層と同層に設けられる第２電極板とを含む請求項１１に記載の表示パネル。

【請求項15】

前記蓄積容量の前記第１電極板及び前記第２電極板は、前記センストランジスタとともに前記ベース基板と垂直な方向に沿って配列される請求項１２に記載の表示パネル。

【請求項16】

前記センストランジスタが前記第１電極板と前記第２電極板との間に介在する請求項１１に記載の表示パネル。

【請求項17】

前記駆動トランジスタは、前記スイッチングトランジスタと前記ベース基板との間に設けられて、前記蓄積容量が前記センストランジスタと前記ベース基板との間に設けられる請求項１１に記載の表示パネル。

【請求項18】

前記駆動トランジスタの第２ソース又は第２ドレインが接地され、
前記蓄積容量の一端が接地される請求項１１に記載の表示パネル。

【請求項19】

前記スイッチングトランジスタの第１ソース又は第１ドレインが前記駆動トランジスタの第２ゲート及び前記蓄積容量の他端に電気的に接続される請求項１８に記載の表示パネル。

【請求項20】

前記センストランジスタのセンスソース又はセンスドレインが接地される請求項１８に記載の表示パネル。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、表示パネルの技術分野に関し、具体的に表示パネルの製造方法及び表示パネルに関する。

【背景技術】

【0002】

表示技術の発展に伴い、有機発光ダイオード（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ，ＯＬＥＤ）表示パネルの薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ，ＴＦＴ）基板、マイクロ発光ダイオード（Ｍｉｃｒｏ ＬＥＤ）表示パネル、ミニ発光ダイオード（Ｍｉｎｉ ＬＥＤ）表示パネルなどの有機発光表示パネルは、高コントラスト、高色域、薄型化などの利点を有する。

【0003】

従来技術の大型ＯＬＥＤ、Ｍｉｃｒｏ ＬＥＤ、Ｍｉｎｉ ＬＥＤは、３Ｔ１Ｃの外部補償の画素回路設計を採用しており、１つの画素は３つの薄膜トランジスタと１つの蓄積容量とを必要とし、前記表示パネルにおいて前記３つの薄膜トランジスタが前記表示パネルと平行な方向に沿って並設されるため、画素のサイズを小さくすることができない。表示パネルがより好ましい電気特性を必要とすると、１つの画素内に４つ以上の薄膜トランジスタが必要となり、画素サイズがさらに大きくなって、画素密度が低下し、表示パネル製品の解像度が低下してしまうという問題がある。

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明の主な目的は、従来技術の表示パネルにおける画素が複数のＴＦＴ及び容量を含み、表示パネルと平行な水平方向に沿って配列される画素回路設計を採用することにより、表示パネルの画素密度が低下し、表示パネル製品の解像度が低下するという技術的課題を解消するために、表示パネルの製造方法及び表示パネルを提供することにある。

【課題を解決するための手段】

【0005】

一態様において、本発明の実施例は、
ベース基板上にバッファ層を形成するとともに、前記バッファ層上に第１半導体素子を形成するステップと、
前記第１半導体素子及び前記バッファ層上に第１絶縁層を形成し、前記第１絶縁層上に第１金属配線層を形成し、第２ゲート及び蓄積容量の第１電極板を形成するように前記第１金属配線層をパターニングするステップであって、前記第２ゲートが前記第１半導体素子の上方に位置するステップと、
前記バッファ層、前記第１半導体素子、及び前記第１金属配線層上に第１層間絶縁層を形成し、前記第１層間絶縁層上に第２金属配線層を形成し、第２ソース及び第２ドレインを形成するように前記第２金属配線層をパターニングするステップであって、前記第１半導体素子、前記第２ゲート、前記第２ソース及び前記第２ドレインが駆動トランジスタを構成するステップと、
前記第２金属配線層上に第２層間絶縁層を形成し、前記第２層間絶縁層上に第２半導体素子及び第３半導体素子を形成するステップと、
前記第２層間絶縁層、前記第２半導体素子、及び前記第３半導体素子上に第２絶縁層を形成し、前記第２絶縁層上に第３金属配線層を形成し、第１ゲート、第１ソース、第１ドレイン、第３ゲート、第３ソース、第３ドレインを形成するように前記第３金属配線層をパターニングし、前記第１ゲート、第１ソース、第１ドレインがスイッチングトランジスタを構成し、前記第３ゲート、第３ソース、第３ドレインがセンストランジスタを構成するステップと、を含む表示パネルの製造方法を提供する。

【0006】

本発明のいくつかの実施例において、前記方法は、
前記第３金属配線層を覆うパッシベーション層を形成し、前記パッシベーション層上に平坦化層を形成するステップと、
前記平坦化層上に電極層を形成し、前記電極層上に発光ダイオードを設けるステップと、をさらに含み、
前記スイッチングトランジスタの前記ベース基板における正射影は、少なくとも一部が前記駆動トランジスタの前記ベース基板における正射影と重なるか、又は少なくとも一部が前記蓄積容量の前記ベース基板における正射影と重なり、
前記センストランジスタの前記ベース基板における前記正射影は、少なくとも一部が前記駆動トランジスタの前記ベース基板における前記正射影と重なるか、又は少なくとも一部が前記蓄積容量の前記ベース基板における前記正射影と重なる。

【0007】

本発明のいくつかの実施例において、前記蓄積容量と前記駆動トランジスタとは、前記ベース基板と平行な方向に沿って配列されて、前記蓄積容量は、前記駆動トランジスタに電気的に接続され、
前記スイッチングトランジスタと前記駆動トランジスタとは前記ベース基板と垂直な方向に沿って配列され、
前記センストランジスタと前記駆動トランジスタとは前記ベース基板と平行な前記方向に沿って配列されて、前記センストランジスタと前記蓄積容量とは前記ベース基板と垂直な前記方向に沿って配列される。

【0008】

他の態様において、本発明の実施例は、
ベース基板と、
前記ベース基板上に設けられる少なくとも１つの画素回路であって、
前記ベース基板上に設けられる駆動トランジスタと、
前記ベース基板上に設けられて、前記駆動トランジスタに電気的に接続される蓄積容量と、
前記ベース基板上に設けられるスイッチングトランジスタと、
前記ベース基板上に設けられるセンストランジスタと、
前記ベース基板上に設けられて、前記駆動トランジスタ及び前記センストランジスタに電気的に接続される発光ダイオードと、を含む少なくとも１つの画素回路と、を含み、
前記スイッチングトランジスタの前記ベース基板における正射影は、少なくとも一部が前記駆動トランジスタの前記ベース基板における正射影と重なるか、又は少なくとも一部が前記蓄積容量の前記ベース基板における正射影と重なる表示パネルをさらに提供する。

【0009】

本発明のいくつかの実施例において、前記センストランジスタの前記ベース基板における前記正射影は、少なくとも一部が前記駆動トランジスタの前記ベース基板における前記正射影と重なるか、又は少なくとも一部が前記蓄積容量の前記ベース基板における前記正射影と重なる。

【0010】

本発明のいくつかの実施例において、前記蓄積容量と前記駆動トランジスタとは、前記ベース基板と平行な方向に沿って配列され、
前記スイッチングトランジスタと前記駆動トランジスタとは、前記ベース基板と垂直な方向に沿って配列され、
前記センストランジスタと前記駆動トランジスタとは、前記ベース基板と平行な前記方向に沿って配列されて、前記センストランジスタと前記蓄積容量とは、前記ベース基板と垂直な前記方向に沿って配列される。

【0011】

本発明のいくつかの実施例において、前記蓄積容量は、前記駆動トランジスタの第２ソース又は第２ドレインと同層に設けられる第１電極板と、前記発光ダイオードに接続される電極層と同層に設けられる第２電極板とを含む。

【0012】

本発明のいくつかの実施例において、前記蓄積容量の前記第１電極板及び前記第２電極板は、前記センストランジスタとともに前記ベース基板と垂直な方向に沿って配列されて、前記センストランジスタが前記第１電極板と前記第２電極板との間に介在する。

【0013】

本発明のいくつかの実施例において、前記駆動トランジスタの第２ソース又は第２ドレインが接地され、
前記蓄積容量の一端が接地され、
前記スイッチングトランジスタの第１ソース又は第１ドレインが前記駆動トランジスタの前記第２ゲート及び前記蓄積容量の他端に電気的に接続され、
前記センストランジスタのセンスソース又はセンスドレインが接地される。

【0014】

本発明のいくつかの実施例において、前記駆動トランジスタは、前記スイッチングトランジスタと前記ベース基板との間に設けられて、前記蓄積容量は、前記センストランジスタと前記ベース基板との間に設けられる。

【0015】

他の態様において、本発明の実施例は、
ベース基板と、
前記ベース基板上に設けられる少なくとも１つの画素回路であって、
前記ベース基板上に設けられる駆動トランジスタと、
前記ベース基板上に設けられて、前記駆動トランジスタに電気的に接続される蓄積容量と、
前記ベース基板上に設けられるスイッチングトランジスタと、
前記ベース基板上に設けられるセンストランジスタと、
前記ベース基板上に設けられて、前記駆動トランジスタ及び前記センストランジスタに電気的に接続される発光ダイオードと、を含む少なくとも１つの画素回路と、を含み、
前記スイッチングトランジスタの前記ベース基板における正射影は、少なくとも一部が前記駆動トランジスタの前記ベース基板における正射影と重なるか、又は少なくとも一部が前記蓄積容量の前記ベース基板における正射影と重なり、
前記センストランジスタの前記ベース基板における前記正射影は、少なくとも一部が前記駆動トランジスタの前記ベース基板における前記正射影と重なるか、又は少なくとも一部が前記蓄積容量の前記ベース基板における前記正射影と重なり、
前記蓄積容量と前記駆動トランジスタとは、前記ベース基板と平行な方向に沿って配列され、
前記スイッチングトランジスタと前記駆動トランジスタとは前記ベース基板と垂直な方向に沿って配列される表示パネルをさらに提供する。

【0016】

本発明のいくつかの実施例において、前記センストランジスタと前記駆動トランジスタとは、前記ベース基板と平行な前記方向に沿って配列される。

【0017】

本発明のいくつかの実施例において、前記センストランジスタと前記蓄積容量とは、前記ベース基板と垂直な前記方向に沿って配列される。

【0018】

本発明のいくつかの実施例において、前記蓄積容量は、前記駆動トランジスタの第２ソース又は第２ドレインと同層に設けられる第１電極板と、前記発光ダイオードに接続される電極層と同層に設けられる第２電極板とを含む。

【0019】

本発明のいくつかの実施例において、前記蓄積容量の前記第１電極板及び前記第２電極板は、前記センストランジスタとともに前記ベース基板と垂直な方向に沿って配列される。

【0020】

本発明のいくつかの実施例において、前記センストランジスタが前記第１電極板と前記第２電極板との間に介在する。

【0021】

本発明のいくつかの実施例において、前記駆動トランジスタは、前記スイッチングトランジスタと前記ベース基板との間に設けられて、前記蓄積容量は、前記センストランジスタと前記ベース基板との間に設けられる。

【0022】

本発明のいくつかの実施例において、前記駆動トランジスタの第２ソース又は第２ドレインが接地され、
前記蓄積容量の一端が接地される。

【0023】

本発明のいくつかの実施例において、前記スイッチングトランジスタの第１ソース又は第１ドレインが前記駆動トランジスタの前記第２ゲート及び前記蓄積容量の他端に電気的に接続される。

【0024】

本発明のいくつかの実施例において、前記センストランジスタのセンスソース又はセンスドレインが接地される。

【発明の効果】

【0025】

本発明は、下記の利点を少なくとも有する。
本発明の実施例に係る表示パネルの製造方法及び表示パネルは、３Ｔ１Ｃ画素回路における駆動トランジスタ、蓄積容量、スイッチングトランジスタ、及びセンストランジスタをそれぞれのベース基板における正射影が少なくとも一部重なるように構成し、駆動トランジスタ、蓄積容量、スイッチングトランジスタ、及びセンストランジスタが互いに垂直に積層して配置されて、画素の水平方向における面積を低下させ、従来技術の表示パネルにおける画素が複数のＴＦＴ及び容量を含み、表示パネルと平行な水平方向に沿って配列される画素回路設計を採用することにより、表示パネルの画素密度が低下し、表示パネル製品の解像度が低下してしまうという技術的課題を解消し、画素密度の向上及び表示パネルの解像度の向上を図ることができる。

【図面の簡単な説明】

【0026】

本発明の実施例における技術的手段をより明確に説明するために、以下の実施例の説明で使用する必要がある図面を簡単に紹介し、以下の説明における図面は、本発明の幾つかの実施例に過ぎなく、当業者にとっては創造的努力なしにこれらの図面から他の図面を導き出すこともできることは明らかである。

【図1】図１は本発明の実施例の表示パネルの薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ，ＴＦＴ）基板の断面図である。

【図2】図２は本発明の実施例の表示パネルの画素回路を示す図である。

【図3】図３は本発明の実施例の表示パネルの製造方法のステップを示すフローチャートである。

【図4】図４は本発明の実施例の前記製造方法のステップＳ０１に対応する表示パネルの半製品の断面図である。

【図5】図５は本発明の実施例に係る前記製造方法のステップＳ０２に対応する表示パネルの半製品の断面図である。

【図6】図６は本発明の実施例に係る前記製造方法のステップＳ０３に対応する表示パネルの半製品の断面図である。

【図7】図７は本発明の実施例に係る前記製造方法のステップＳ０４に対応する表示パネルの半製品の断面図である。

【図8】図８は本発明の実施例に係る前記製造方法のステップＳ０４及びステップＳ０５に対応する表示パネルの半製品の断面図である。

【図9】図９は本発明の実施例に係る前記製造方法のステップＳ０５に対応する表示パネルの半製品の断面図である。

【図10】図１０は本発明の実施例に係る前記製造方法のステップＳ０６に対応する表示パネルの半製品の断面図である。

【図11】図１１は本発明の実施例に係る前記製造方法のステップＳ０６に対応する他の表示パネルの半製品の断面図である。

【図12】図１２は本発明の実施例に係る前記製造方法のステップＳ０７に対応する表示パネルの半製品の断面図である。

【図13】図１３は本発明の実施例に係る前記製造方法のステップＳ０７に対応する他の表示パネルの半製品の断面図である。

【図14】図１４は本発明の実施例に係る前記製造方法のステップＳ０８に対応する表示パネルの半製品の断面図である。

【図15】図１５は本発明の実施例に係る前記製造方法のステップＳ０８に対応する表示パネルの製品の断面図である。

【発明を実施するための形態】

【0027】

以下、本発明の実施例における図面を参照しながら、本発明の実施例における技術的手段を明確かつ完全に説明するが、説明した実施例は本発明の実施例のすべてではなく、単に実施例の一部であることは明らかである。本発明における実施例に基づいて、当業者が創造的努力なしに取得したすべての他の実施例は、いずれも本発明の保護範囲に属している。また、ここで記述される具体的な実施形態は本発明を説明や解釈するためのものであり、本発明を限定するためのものではないことを理解されたい。

【0028】

本発明の主な目的は、従来技術の表示パネルの画素が複数のＴＦＴ及び容量を含み、表示パネルと平行な方向に沿って配列される画素回路設計を採用することにより、表示パネルの画素密度が低下し、表示パネル製品の解像度が低下してしまうという技術的課題を解消するために、表示パネルの製造方法及び表示パネルを提供することにある。

【0029】

図１～図３を参照されたく、本発明の実施例に係る表示パネルの製造方法は、図１及び図２に示される３Ｔ１Ｃ画素回路を含む表示パネルを製造するためのものである。前記製造方法は、４Ｔ１Ｃ画素回路を含む表示パネル又はより多くのＴＦＴを含む表示パネルの製造にも同様に適用することができる。

【0030】

図３を参照されたく、前記表示パネルの製造方法は、ステップＳ０１～ステップＳ０８を含む。

【0031】

ステップＳ０１：ベース基板上に遮光層を形成する。

【0032】

図４を参照されたく、前記ステップにおいて、前記ベース基板１０上に遮光層ＬＳを形成する。遮光層ＬＳは表示パネルの必須構造ではないので、前記ステップＳ０１を省略してもよい。前記遮光層ＬＳは、表示パネルに不要な光漏れ問題を回避するためのものであり、金属層であってもよい。

【0033】

ステップＳ０２：ベース基板上にバッファ層を形成するとともに、前記バッファ層上に第１半導体素子を形成する。

【0034】

図５を参照されたく、前記ステップにおいて、前記ベース基板１０及び前記遮光層ＬＳ上に前記バッファ層Ｂを形成するとともに、前記バッファ層Ｂ上に前記第１半導体素子ＳＣ１を形成する。前記第１半導体素子ＳＣ１は、後続の駆動トランジスタを構成するためのものであり、さらに後述する。

【0035】

ステップＳ０３：前記第１半導体素子及び前記バッファ層上に第１絶縁層を形成し、前記第１絶縁層上に第１金属配線層を形成し、第２ゲート及び蓄積容量の第１電極板を形成するように前記第１金属配線層をパターニングするステップであって、前記第２ゲートが前記第１半導体素子の上方に位置する。前記第１半導体素子ＳＣ１は、さらに駆動トランジスタを構成するためのものであり、以下、詳細に説明する。

【0036】

図６を参照されたく、前記ステップにおいて、前記第１半導体素子ＳＣ１及び前記バッファ層Ｂに前記第１絶縁層ＧＩ１を形成し、前記第１絶縁層ＧＩ１に前記第１金属配線層２０を形成し、第２ゲートＧＥ１及び蓄積容量Ｃｓｔの第１電極板Ｃ０１を形成するように前記第１金属配線層２０をパターニングし、前記第２ゲートＧＥ１は前記第１半導体素子ＳＣ１の上方に位置する。

【0037】

ステップＳ０４：前記バッファ層、前記第１半導体素子、及び前記第１金属配線層上に第１層間絶縁層を形成し、前記第１層間絶縁層上に第２金属配線層を形成し、第２ソース及び第２ドレインを形成するように前記第２金属配線層をパターニングするステップであって、前記第１半導体素子、前記第２ゲート、前記第２ソース及び前記第２ドレインが駆動トランジスタを構成する。

【0038】

図７及び図８を参照されたく、前記ステップにおいて、前記バッファ層Ｂ、前記第１半導体素子ＳＣ１、及び前記第１金属配線層２０上に前記第１層間絶縁層ＩＬＤ１を形成し、前記第１層間絶縁層ＩＬＤ１に前記第２金属配線層３０を形成して、前記第２ゲートＧＥ１に対応するＳ１及び第２ドレインＤ１を形成するように前記第２金属配線層３０をパターニングするステップであって、前記第１半導体素子ＳＣ１、前記第２ゲートＧＥ１、前記Ｓ１及び前記第２ドレインＤ１は駆動トランジスタＴ２を構成する。前記駆動トランジスタＴ２はさらに３Ｔ１Ｃ画素回路を構成するためのものである。

【0039】

ステップＳ０５：前記第２金属配線層上に第２層間絶縁層を形成し、前記第２層間絶縁層上に第２半導体素子及び第３半導体素子を形成する。

【0040】

図８及び図９を参照されたく、前記ステップにおいて、前記第２金属配線層３０上に前記第２層間絶縁層ＩＬＤ２を形成し、前記第２層間絶縁層ＩＬＤ２上に前記第２半導体素子ＳＣ２及び前記第３半導体素子ＳＣ３を形成する。前記第２層間絶縁層ＩＬＤ２は、金属配線層と半導体素子とを絶縁するためのものである。

【0041】

ステップＳ０６：前記第２層間絶縁層、前記第２半導体素子、及び前記第３半導体素子上に第２絶縁層を形成し、前記第２絶縁層上に第３金属配線層を形成し、第１ゲート、第１ソース、第１ドレイン、第３ゲート、第３ソース、第３ドレインを形成するように前記第３金属配線層をパターニングし、前記第１ゲート、第１ソース、第１ドレインがスイッチングトランジスタを構成し、前記第３ゲート、第３ソース、第３ドレインがセンストランジスタを構成する。

【0042】

図１０及び図１１を参照されたく、前記ステップにおいて、前記第２層間絶縁層ＩＬＤ２、前記第２半導体素子ＳＣ２、及び前記第３半導体素子ＳＣ３上に前記第２絶縁層ＧＩ２を形成し、前記第２絶縁層ＧＩ２上に前記第３金属配線層４０を形成し、第１ゲートＧＥ２、第１ソースＳ２、第１ドレインＤ２、第３ゲートＧＥ３、第３ソースＳ３、第３ドレインＤ３を形成するように前記第３金属配線層４０をパターニングし、前記第１ゲートＧＥ２、第１ソースＳ２、第１ドレインＤ２がスイッチングトランジスタＴ１を構成し、前記第３ゲートＧＥ３、第３ソースＳ３、第３ドレインＤ３がセンストランジスタＴ３を構成する。前記スイッチングトランジスタＴ１、センストランジスタＴ３、及び前記駆動トランジスタＴ２が共に３Ｔ１Ｃ画素回路を構成することができる。

【0043】

ステップＳ０７：前記第３金属配線層を覆うパッシベーション層を形成し、前記パッシベーション層上に平坦化層を形成する。

【0044】

図１２及び図１３を参照されたく、前記ステップにおいて、前記パッシベーション層は前記第３金属配線層４０を覆い、前記パッシベーション層ＰＶ上に前記平坦化層ＰＬＮを形成する。

【0045】

ステップＳ０８：前記平坦化層上に電極層を形成し、前記電極層上に発光ダイオードを設け、これにより表示パネル製品の製造を完成する。

【0046】

図１４及び図１５を参照されたく、前記ステップにおいて、前記平坦化層ＰＬＮ上に前記電極層ＰＥを形成し、前記電極層ＰＥ上に前記発光ダイオード５０を設け、これにより表示パネル１の完成品の製造を完成する。また、前記電極層ＰＥが前記蓄積容量Ｃｓｔの第２電極板Ｃ０２と同層に設けられる。

【0047】

前記スイッチングトランジスタＴ１の前記ベース基板１０における正射影は、少なくとも一部が前記駆動トランジスタＴ２の前記ベース基板１０における正射影と重なるか、又は少なくとも一部が前記蓄積容量Ｃｓｔの前記ベース基板１０における正射影と重なる。前記スイッチングトランジスタＴ１の前記正射影は、少なくとも一部が前記駆動トランジスタＴ２の前記正射影又は前記蓄積容量Ｃｓｔの前記正射影と重なることにより、前記スイッチングトランジスタＴ１及び前記駆動トランジスタＴ２が前記ベース基板１０の垂直方向に積層して配置され、前記駆動トランジスタＴ２、前記スイッチングトランジスタＴ１、前記センストランジスタＴ３から構成される画素回路の、前記表示パネル１と平行な方向における面積を低減し、画素密度を向上させ、表示パネルの解像度を向上させる。

【0048】

本発明のいくつかの実施例において、前記センストランジスタＴ３の前記ベース基板１０における前記正射影は、少なくとも一部が前記駆動トランジスタＴ２の前記ベース基板１０における前記正射影と重なるか、又は少なくとも一部が前記蓄積容量Ｃｓｔの前記ベース基板１０における前記正射影と重なる。前記センストランジスタＴ３の前記正射影は、少なくとも一部が前記駆動トランジスタＴ２の前記正射影又は前記蓄積容量Ｃｓｔの前記正射影と重なることにより、前記スイッチングトランジスタＴ１及び前記駆動トランジスタＴ２が前記ベース基板１０の垂直方向に積層して配置され、前記駆動トランジスタＴ２、前記スイッチングトランジスタＴ１、前記センストランジスタＴ３から構成される画素回路の、前記表示パネル１と平行な方向における面積を低減し、画素密度を向上させる。

【0049】

本発明のいくつかの実施例において、前記蓄積容量Ｃｓｔと前記駆動トランジスタＴ２とは前記ベース基板１０と平行な方向Ｘに沿って配列されて、前記駆動トランジスタＴ２に電気的に接続され、前記スイッチングトランジスタＴ１と前記駆動トランジスタＴ２とは前記ベース基板１０と垂直な方向Ｙに沿って配列され、前記センストランジスタＴ３と前記駆動トランジスタＴ２とは前記ベース基板１０と平行な前記方向Ｘに沿って配列されて、前記蓄積容量Ｃｓｔとともに前記ベース基板１０と垂直な前記方向Ｙに沿って配列される。本発明にいくつかの実施例において、前記発光ダイオード５０は、前記電極層ＰＥを介して前記駆動トランジスタＴ２、前記スイッチングトランジスタＴ１、及び前記センストランジスタＴ３に電気的に接続される。

【0050】

本発明のいくつかの実施例において、前記第１ソースＳ２又は第１ドレインＤ２は、前記第２層間絶縁層ＩＬＤ２を貫通する第１ビアホールを介して前記第２ゲートＧＥ１に電気的に接続されて、前記電極層ＰＥは前記パッシベーション層及び前記平坦化層ＰＬＮを貫通する第２ビアホールを介して前記スイッチングトランジスタ及び前記センストランジスタＴ３に電気的に接続される。

【0051】

さらに図１及び図２を参照されたく、他の態様において、本発明の実施例は、ベース基板１０と、少なくとも１つの画素回路とを含む表示パネル１を提供する。

【0052】

前記画素回路は、前記ベース基板１０上に設けられて、駆動トランジスタＴ２、蓄積容量Ｃｓｔ、スイッチングトランジスタＴ１、センストランジスタＴ３、及び発光ダイオード５０を含む。

【0053】

前記駆動トランジスタＴ２は、前記ベース基板１０の上方に設けられる。

【0054】

前記蓄積容量Ｃｓｔは、前記ベース基板１０の上方に設けられて、前記駆動トランジスタＴ２に電気的に接続される。また、前記蓄積容量Ｃｓｔは、第１電極板Ｃ０１及び第２電極板Ｃ０２を含み、図１に示す通りである。

【0055】

前記スイッチングトランジスタＴ１は、前記ベース基板１０の上方に設けられる。

【0056】

前記センストランジスタＴ３は、前記ベース基板１０の上方に設けられる。

【0057】

前記発光ダイオード５０は、前記ベース基板１０の上方に設けられて、前記駆動トランジスタＴ２及び前記センストランジスタＴ３に電気的に接続される。

【0058】

前記スイッチングトランジスタＴ１の前記ベース基板１０における正射影は、少なくとも一部が前記駆動トランジスタＴ２の前記ベース基板１０における正射影と重なるか、又は少なくとも一部が前記蓄積容量Ｃｓｔの前記ベース基板１０における正射影と重なる。前記スイッチングトランジスタＴ１の前記正射影は、少なくとも一部が前記駆動トランジスタＴ２の前記正射影又は前記蓄積容量Ｃｓｔの前記正射影と重なることにより、前記スイッチングトランジスタＴ１及び前記駆動トランジスタＴ２が前記ベース基板１０の垂直方向に積層して配置され、前記駆動トランジスタＴ２、前記スイッチングトランジスタＴ１、前記センストランジスタＴ３から構成される画素回路の、前記表示パネル１と平行な方向における面積を低減し、画素密度を向上させる。

【0059】

前記センストランジスタＴ３の前記ベース基板１０における前記正射影は、少なくとも一部が前記駆動トランジスタＴ２の前記ベース基板１０における前記正射影と重なるか、又は少なくとも一部が前記蓄積容量Ｃｓｔの前記ベース基板１０における前記正射影と重なる。前記センストランジスタＴ３の前記正射影は、少なくとも一部が前記駆動トランジスタＴ２の前記正射影又は前記蓄積容量Ｃｓｔの前記正射影と重なることにより、前記スイッチングトランジスタＴ１及び前記駆動トランジスタＴ２が前記ベース基板１０の垂直方向に積層して配置され、前記駆動トランジスタＴ２、前記スイッチングトランジスタＴ１、前記センストランジスタＴ３から構成される画素回路の、前記表示パネル１と平行な方向における面積を低減し、画素密度を向上させる。

【0060】

本発明のいくつかの実施例において、前記蓄積容量Ｃｓｔと前記駆動トランジスタＴ２とは前記ベース基板１０と平行な方向Ｘに沿って配列され、前記スイッチングトランジスタＴ１と前記駆動トランジスタＴ２とは前記ベース基板１０と垂直な方向Ｙに沿って配列され、前記センストランジスタＴ３と前記駆動トランジスタＴ２とは前記ベース基板１０と平行な前記方向Ｘに沿って配列されて、前記蓄積容量Ｃｓｔとともに前記ベース基板１０と垂直な前記方向Ｙに沿って配列される。

【0061】

本発明のいくつかの実施例において、前記蓄積容量Ｃｓｔは、前記駆動トランジスタＴ１の第２ソースＳ１又は第２ドレインＤ１と同層に設けられる第１電極板Ｃ０１と、前記発光ダイオード５０の電極層ＰＥと同層に設けられる第２電極板Ｃ０２とを含む。

【0062】

本発明のいくつかの実施例において、前記蓄積容量Ｃｓｔの前記第１電極板Ｃ０１及び前記第２電極板Ｃ０２は、前記センストランジスタとともに前記ベース基板１０と垂直な方向に沿って配列されて、前記センストランジスタが前記第１電極板Ｃ０１と前記第２電極板Ｃ０２との間に介在する。

【0063】

本発明のいくつかの実施例において、前記駆動トランジスタＴ２のＳ１又は第２ドレインＤ１が接地され、
前記蓄積容量Ｃｓｔの一端が接地され、前記スイッチングトランジスタＴ１の第１ソースＳ２又は第１ドレインＤ２が前記駆動トランジスタＴ２の前記第２ゲートＧＥ１及び前記蓄積容量Ｃｓｔの他端に電気的に接続され、前記センストランジスタＴ３の第３ソースＳ３又は第３ドレインＤ３が接地される。

【0064】

本発明のいくつかの実施例において、前記駆動トランジスタＴ２は、前記スイッチングトランジスタＴ１と前記ベース基板１０との間に介在して、前記蓄積容量Ｃｓｔは、前記センストランジスタＴ３と前記ベース基板１０との間に介在する。

【0065】

本発明のいくつかの実施例において、前記表示パネル１は、前記ベース基板１０上に順次積層して設けられる遮光層ＬＳ、バッファ層Ｂ、第１半導体素子ＳＣ１、第１絶縁層ＧＩ１、第１金属配線層２０、第１層間絶縁層ＩＬＤ１、第２金属配線層３０、第２層間絶縁層ＩＬＤ２、第２絶縁層ＧＩ２、第３金属配線層４０、パッシベーション層、平坦化層、及び電極層ＰＥをさらに含み、前記駆動トランジスタＴ２の前記第２ゲートＧＥ１が前記第１金属配線層２０によりパターニングされてなり、前記駆動トランジスタＴ２の前記Ｓ１及び前記第２ドレインＤ１が第２金属配線層３０によりパターニングされてなり、前記スイッチングトランジスタＴ１の前記第１ソースＳ２、前記第１ドレインＤ２、及び第１ゲートＧＥ２が第３金属配線層４０によりパターニングされてなり、前記センストランジスタＴ３の前記第３ソースＳ３、前記ドレインＤ３、及び第３ゲートＧＥ３が前記第３金属配線層４０によりパターニングされてなり、前記発光ダイオード５０が前記電極層ＰＥ上に設けられる。また、前記蓄積容量Ｃｓｔの前記第２電極板Ｃ０２が前記電極層ＰＥ上に形成されて前記第１電極板Ｃ０１と垂直に対向する。

【0066】

本発明は、下記の利点を少なくとも有する。
本発明の実施例に係る表示パネルの製造方法及び表示パネル１は、３Ｔ１Ｃ画素回路における駆動トランジスタＴ２、蓄積容量Ｃｓｔ、スイッチングトランジスタＴ１、及びセンストランジスタＴ３をそれぞれのベース基板１０における正射影が少なくとも一部重なるように構成し、駆動トランジスタＴ２、蓄積容量Ｃｓｔ、スイッチングトランジスタＴ１、及びセンストランジスタＴ３が互いに垂直に積層配置されて、画素の水平方向における面積を低下させ、従来技術の表示パネル１における画素が複数のＴＦＴ及び容量を含み、表示パネル１と平行な水平方向に沿って配列される画素回路設計を採用することにより、表示パネル１の画素密度が低下し、表示パネル製品の解像度が低下してしまうという技術的課題を解消し、画素密度の向上及び表示パネルの解像度の向上を図ることができる。

【0067】

以上、本発明の実施例に係る表示パネルの製造方法及び表示パネル１を詳細に説明した。

【0068】

本明細書では具体的な実施例を用いて本発明の原理及び実施形態について説明し、以上の実施例の説明は本発明の方法及びその核心的な思想を理解するためのものに過ぎず、一方、当業者であれば、本発明の構想に基づき、具体的な実施形態及び適用範囲に変更を加えることがあり、要約すると、本明細書の内容は本発明を限定するものとして理解されるべきではない。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【国際調査報告】