特表 2024-504290 ＲＲＡＭ抵抗の上限設定

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-01-31

(54)【発明の名称】ＲＲＡＭ抵抗の上限設定

(51)【国際特許分類】

   H10B 63/00 20230101AFI20240124BHJP

   H10N 70/00 20230101ALI20240124BHJP

   H10N 70/20 20230101ALI20240124BHJP

   H10N 99/00 20230101ALI20240124BHJP

   G11C 11/54 20060101ALI20240124BHJP

   G11C 13/00 20060101ALI20240124BHJP

【ＦＩ】

H10B63/00

H10N70/00 Z

H10N70/20

H10N99/00

G11C11/54

G11C13/00 230

G11C13/00 270J

G11C13/00 270G

G11C13/00 400Z

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2023541254

(86)(22)【出願日】2022-01-05

(85)【翻訳文提出日】2023-07-06

(86)【国際出願番号】 EP2022050126

(87)【国際公開番号】W WO2022152601

(87)【国際公開日】2022-07-21

(31)【優先権主張番号】17/147,401

(32)【優先日】2021-01-12

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】390009531

【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション

【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ

【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ

(74)【代理人】

【識別番号】100112690

【弁理士】

【氏名又は名称】太佐 種一

(74)【代理人】

【識別番号】100120710

【弁理士】

【氏名又は名称】片岡 忠彦

(74)【復代理人】

【識別番号】110000420

【氏名又は名称】弁理士法人ＭＩＰ

(72)【発明者】

【氏名】キム、ヨンソク

(72)【発明者】

【氏名】セオ、スン－チョン

(72)【発明者】

【氏名】リー、チョンヒョン

(72)【発明者】

【氏名】オーケー、インジョ

(72)【発明者】

【氏名】レズニチェク、アレクサンダー

【テーマコード（参考）】

5F083

【Ｆターム（参考）】

5F083FZ10

5F083GA30

5F083JA39

5F083JA40

5F083JA60

5F083KA01

5F083KA05

5F083LA12

5F083LA16

5F083PR03

5F083PR22

5F083PR40

(57)【要約】

電子回路は、複数のワード線と、複数のグリッド点において複数のワード線と交差する複数のビット線と、複数のグリッド点に位置する複数の抵抗変化型メモリセルを含む。抵抗変化型メモリセルのそれぞれが、ワード線の対応する１つとビット線の対応する１つとのうちの一方と連結される上部金属と、ワード線の対応する１つとビット線の対応する１つとのうちの他方と連結される下部金属と、上部金属と下部金属との間に挟まれた誘電体と、誘電体に並列に、上部金属と下部金属とを電気的に接続する高抵抗半導体スペーサとを含む。

【特許請求の範囲】

【請求項1】

複数のワード線と、
複数のグリッド点において、前記複数のワード線と交差する複数のビット線と、
前記複数のグリッド点に位置する複数の抵抗変化型メモリセルと
を備えた電子回路であって、前記抵抗変化型メモリセルのそれぞれが、
前記ワード線の対応する１つと前記ビット線の対応する１つとのうちの一方と連結される上部金属と、
前記ワード線の前記対応する１つと前記ビット線の前記対応する１つとのうちの他方と連結される下部金属と、
前記上部金属と前記下部金属との間に挟まれた誘電体と、
前記誘電体に並列に、前記上部金属と前記下部金属とを電気的に接続する高抵抗半導体スペーサと
を含む、電子回路。

【請求項2】

前記誘電体は、第１の印加電界に応答して高抵抗状態をとるように、および第２の印加電界に応答して低抵抗状態をとるように適合されたスイッチング可能な誘電体を含み、前記高抵抗半導体スペーサは、前記スイッチング可能な誘電体の高抵抗状態における抵抗の設計値に少なくとも等しい抵抗を有する、請求項１に記載の電子回路。

【請求項3】

前記高抵抗半導体スペーサは、前記スイッチング可能な誘電体の高抵抗状態における前記抵抗の前記設計値の１００倍以下の抵抗を有する、請求項２に記載の電子回路。

【請求項4】

前記高抵抗半導体スペーサは、前記スイッチング可能な誘電体の前記抵抗の前記設計値の２０倍以下の抵抗を有する、請求項３に記載の電子回路。

【請求項5】

前記高抵抗半導体スペーサは、前記スイッチング可能な誘電体の前記抵抗の前記設計値の１０倍以上の抵抗を有する、請求項４に記載の電子回路。

【請求項6】

前記高抵抗半導体スペーサと前記スイッチング可能な誘電体の間に不動態層をさらに含み、前記不動態層は、酸素の拡散を遮断するのに十分厚く、電子トンネリングが可能となるように十分薄い、請求項２に記載の電子回路。

【請求項7】

前記高抵抗半導体スペーサは金属酸化物を含み、前記不動態層は窒化物及び炭化物のうちの１つを含む、請求項６に記載の電子回路。

【請求項8】

前記高抵抗半導体スペーサはタンタル酸化物を含み、前記不動態層は窒化シリコンを含む、請求項７に記載の電子回路。

【請求項9】

前記スイッチング可能な誘電体は酸化ハフニウムを含み、前記高抵抗半導体スペーサは窒化チタン及び窒化タンタルのうちの１つを含む、請求項２に記載の電子回路。

【請求項10】

前記高抵抗半導体スペーサはＴａ_４Ｎ_５を含む、請求項９に記載の電子回路。

【請求項11】

抵抗変化型メモリの作成方法であって、
下部接点を含むベース構造に、前記下部接点と接触する下部金属を形成すること、
前記下部金属の上に前記下部金属と接触する誘電体を形成すること、
前記誘電体の上に前記誘電体と接触する上部金属を形成すること、
前記上部金属の上に前記上部金属と接触するハード・マスクを形成すること、
前記上部金属と前記下部金属とを電気的に接触する高抵抗半導体スペーサを形成すること、
前記ハード・マスクと前記高抵抗半導体スペーサの上を覆って層間絶縁膜を堆積させること、
前記層間絶縁膜にビアとトレンチを形成すること、および
前記ビアとトレンチを金属で充填することにより、前記上部金属と接触する上部接点を形成すること
を含む、方法。

【請求項12】

前記誘電体を、第１の印加電界に応答して高抵抗状態をとるように、および第２の印加電界に応答して低抵抗状態をとるように適合されたスイッチング可能な誘電体として形成することをさらに含む、請求項１１に記載の方法。

【請求項13】

前記高抵抗半導体スペーサを、前記スイッチング可能な誘電体の抵抗の設計値の１００倍以下の抵抗を有するように形成することをさらに含む、請求項１２に記載の方法。

【請求項14】

前記高抵抗半導体スペーサを、前記スイッチング可能な誘電体の前記抵抗の前記設計値以上の抵抗を有するように形成することをさらに含む、請求項１３に記載の方法。

【請求項15】

前記高抵抗半導体スペーサを、前記スイッチング可能な誘電体の高抵抗状態における前記抵抗の設計値の少なくとも１０倍の抵抗を有するように形成することをさらに含む、請求項１４に記載の方法。

【請求項16】

前記高抵抗半導体スペーサを、前記スイッチング可能な誘電体の高抵抗状態における前記抵抗の設計値の２０倍以下の抵抗を有するように形成することをさらに含む、請求項１５に記載の方法。

【請求項17】

前記スイッチング可能な誘電体は酸化ハフニウムを含む、請求項１２に記載の方法。

【請求項18】

前記高抵抗半導体スペーサは窒化チタン及び窒化タンタルのうちの１つを含む、請求項１７に記載の方法。

【請求項19】

高抵抗半導体スペーサは金属酸化物を含み、前記スイッチング可能な誘電体と前記高抵抗半導体スペーサとの間に、窒化物を含有する不動態層を形成することをさらに含む、請求項１７に記載の方法。

【請求項20】

ワード線とビット線との相互連結のための抵抗変化型メモリセルであって、
前記ワード線と前記ビット線のうちの一方と連結するよう構成された上部金属と、
前記ワード線と前記ビット線のうちの他方と連結するよう構成された下部金属と、
前記上部金属と前記下部金属との間に挟まれて、前記上部金属を前記下部金属へと電気的に接続するスイッチング可能な誘電体であって、第１の印加電界に応答して高抵抗状態をとるように、および第２の印加電界に応答して低抵抗状態をとるように適合された前記スイッチング可能な誘電体と、
前記誘電体に並列に、前記上部金属と前記下部金属とを電気的に接続する高抵抗半導体スペーサであって、前記スイッチング可能な誘電体の高抵抗状態における抵抗の設計値の少なくとも１０倍であるが２０倍以下となる抵抗を有する、前記高抵抗半導体スペーサと
を含む、抵抗変化型メモリセル。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、電気、電子、及びコンピュータ分野に関し、より詳細には、抵抗変化型メモリに関する。

【背景技術】

【0002】

抵抗変化型メモリ（ＲｅＲＡＭまたはＲＲＡＭ）は、誘電性固体材料の抵抗変化により動作する不揮発性ランダムアクセスメモリ（ＲＡＭ）の一種で、しばしばメモリスタと称する。本技術は導電性ブリッジＲＡＭ（ＣＢＲＡＭ）や相変化メモリ（ＰＣＭ）にいくつか類似する点を有する。ＲＲＡＭの１つに、酸化物薄膜中にフィラメントを発生させることにより形成されるタイプがある。適切に作製されたＲＲＡＭにおいては、酸化物膜に導電性の高いパスが形成される低抵抗状態（ＬＲＳ）と、酸化物膜に導電パスが形成されない高抵抗状態（ＨＲＳ）との間を、電界によってフィラメントを形成させることで変化させられる。

【0003】

ＲＲＡＭは、例えば、人工知能のアプリケーション（例えば、ニューラル・ネットワーク・トレーニング／ニューラル・ネットワーク推論）に有用である。

【発明の概要】

【0004】

本発明の原理は、ＲＲＡＭ抵抗の上限を設定するための技術を提供する。

【0005】

一態様において、例示的な電子回路は、複数のワード線と、複数のグリッド点において複数のワード線と交差する複数のビット線と、複数のグリッド点に位置する複数の抵抗変化型メモリセルとを含む。抵抗変化型メモリセルのそれぞれが、ワード線の対応する１つとビット線の対応する１つとのうちの一方と連結される上部金属と、ワード線の対応する１つとビット線の対応する１つとのうちの他方と連結される下部金属と、上部金属と下部金属との間に挟まれた誘電体と、誘電体に並列に、上部金属と下部金属とを電気的に接続する高抵抗半導体スペーサとを含む。

【0006】

別の態様によれば、抵抗変化型メモリを作製するための例示的な方法が提供される。その方法は、下部接点を含むベース構造上に、下部金属が下部接点と接触するように下部金属を形成することを含む。その方法は、また、下部金属の上に下部金属と接触する誘電体を形成すること、誘電体の上に誘電体と接触する上部金属を形成すること、上部金属の上に上部金属と接触するハード・マスクを形成することを含む。その方法は、上部金属と下部金属とを電気的に接触させる高抵抗半導体スペーサを形成することをさらに含む。その方法は、また、ハード・マスクと高抵抗スペーサの上を覆って層間絶縁膜を堆積させること、層間絶縁膜にビアとトレンチを形成すること、ビアとトレンチを金属で充填することにより、上部金属と接触する上部接点を形成することを含む。

【0007】

さらに別の態様によれば、ワード線とビット線との相互連結のための例示的な抵抗変化型メモリセルは、ワード線とビット線のうちの一方と連結するよう構成された上部金属と、ワード線とビット線のうちの他方と連結するよう構成された下部金属と、上部金属と下部金属との間に挟まれて、上部金属を下部金属へと電気的に接続するスイッチング可能な誘電体であって、第１の印加電界に応答して高抵抗状態をとるように、および第２の印加電界に応答して低抵抗状態をとるように適合されたスイッチング可能な誘電体と、誘電体に並列に、上部金属と下部金属とを電気的に接続する高抵抗半導体スペーサであって、スイッチング可能な誘電体の高抵抗状態における抵抗の設計値に、少なくとも等しいが１００倍以下となる抵抗を有する、高抵抗半導体スペーサとを含む。

【0008】

上記を鑑みれば、本発明の技術は、実質的で有益な技術的効果を提供することができる。例えば、１つまたは複数の実施形態は、以下の１つまたは複数を提供する。

【0009】

製造上の欠陥が存在する場合でも、信頼性の高いＲＲＡＭモジュール。

【0010】

ＲＲＡＭモジュールの歩留まり向上。

【0011】

空気への露出を避けて封止することによるＲＲＡＭフィラメント層の安定性向上。

【0012】

本発明のこのような特徴、他の特徴、及び利点は、添付の図面に結びつけて読まれる以下の具体的な実施形態についての詳細な説明から明らかになる。

【図面の簡単な説明】

【0013】

【図1】従来技術のＲＲＡＭモジュールを示す。

【図2】並列抵抗を伴わない従来技術のＲＲＡＭモジュールが、上限抵抗が適切に形成された場合と未形成の場合を示す。

【図3】例示的な一実施形態により、並列抵抗を伴うＲＲＡＭモジュールを示す。

【図4】例示的な一実施形態により、並列抵抗を伴うＲＲＡＭモジュールが適切に形成された場合と未形成の場合の上限抵抗を示す。

【図5】例示的な一実施形態により、並列抵抗を伴うＲＲＡＭモジュールを作製するプロセスのステップを（Ａ）から（Ｈ）に示す。

【図6】従来技術から知られているように、窒素／タンタル比（Ｎ／Ｔａ比）に応じたＴａＮ膜の抵抗率の変化を示す。

【図7】別の例示的な実施形態により、並列抵抗及び不動態層（ｐａｓｓｉｖａｔｉｎｇ ｌｉｎｅｒ）を伴う別のＲＲＡＭモジュールを示す。

【図8】例示的な一実施形態により、ＲＲＡＭを組み込んだニューラル・ネットワーク・アレイを示す。

【図9】例示的な一実施形態により、ＲＲＡＭを組み込んだニューラル・ネットワーク・アレイを示す。

【図10】電界効果トランジスタと直列に存在する例示的な実施形態の任意の使用を示す。

【発明を実施するための形態】

【0014】

ＲＲＡＭモジュールの作製において、フィラメントは、通常、酸化物薄膜に形成される。モジュールの適切な動作は、フィラメントの適切な形成によって決まる。しかしながら、フィラメントが過度に形成される場合には、ＲＲＡＭモジュールはその高抵抗状態（ＨＲＳ）に到達できない「短絡」（抵抗が低すぎる）を発生させる。フィラメントが未形成となる場合には、ＲＲＡＭモジュールがその低抵抗状態（ＬＲＳ）に到達できない「開放」（抵抗が高すぎる）を発生させる。このような短絡や開放は、人工知能アプリケーション（例えば、ニューラル・ネットワーク・トレーニング／推論）におけるように、ＲＲＡＭに依存する行列乗算演算にエラーを生じさせる可能性がある。

【0015】

１個のトランジスタと１個の抵抗（以下「１Ｔ１Ｒ」とも言う）の構成は、短絡の可能性の低減を目的として用いることができる。１Ｔ１Ｒの構成において、ＲＲＡＭモジュールと直列に存在するトランジスタは、スイッチ・オンにならないと電流が流れない。トランジスタは、ＲＲＡＭモジュールをＨＲＳに設定するのと同じ信号でスイッチ・オフとなるので、たとえＲＲＡＭモジュールが短絡した場合でも、スイッチ・オフの状態のトランジスタは想定ＨＲＳをシミュレートする。つまり、１Ｔ１Ｒ方式は、高抵抗状態におけるＲＲＡＭ抵抗に下限を提供する。

【0016】

１つまたは複数の実施形態は、任意の状態で、ＲＲＡＭ抵抗に有利に上限を提供する。上限は、モジュールに並列に存在する高抵抗構造（高抵抗スペーサ）を、モジュール本体と一体的に形成することにより提供される。１つまたは複数の例示的な実施形態では、金属・絶縁体遷移材料（例えば、ＴｉＯ_ｘＮ_ｙ－酸窒化チタン）は、高抵抗構造に用いることができる。１つまたは複数の実施形態では、Ｔａ_ｘＮ_ｙ（窒化タンタル）膜またはＴｉ_ｘＮ_ｙ（窒化チタン）膜を用いることができる。

【0017】

比較のため、図１に、並列抵抗を有しない従来技術のＲＲＡＭモジュール１００を示す。ＲＲＡＭモジュール１００は、上部金属１０２と、下部金属１０４と、酸化物膜１０６（一般的に、ＨｆＯ_ｘ（酸化ハフニウム）膜であるが、例示に限定されず、ＷＯ_ｘ、ＴａＯ_ｘ、ＴｉＯ_ｘ、ＮｉＯ_ｘ、ＳｉＯ_ｘ、ＧｅＳ、ＧｅＳｅのような他の材料も用いることも可能である）を含む。酸化物膜１０６は、意図的に欠陥のある誘電体として働き、十分な電界を印加することで、Ｈｆのフィラメント（図１に図示されない）が、膜を通過して導電するよう調整され得る。このようにして、フィラメントが適切に形成されると、酸化物膜１０６は、低抵抗状態と高抵抗状態の間を行ったり来たり変化する「スイッチング可能な」誘電体となる。フィラメントが未形成の場合には、ＲＲＡＭモジュール１００は、単なるコンデンサになる。

【0018】

図２は、適切にフィラメントが形成された場合（参照番号２００）とフィラメントが未形成の場合（参照番号２１０）の２つの異なるシナリオについて、モジュール１００の上限抵抗Ｒを示す。シナリオ２００において、高抵抗状態においてＲ＝Ｒ_ＨＲＳ（設計値）である。シナリオ２１０において、Ｒ→常に∞である。

【0019】

一方、図３は、例示的な実施形態に係る、並列抵抗３０１を伴うＲＲＡＭモジュール３００を示す。並列抵抗（高抵抗半導体スペーサ）３０１は、高抵抗半導体材料、例えば、Ｔｉ_ｘＮ_ｙ、Ｔａ_ｘＮ_ｙ、ＴａＯ_ｘＮ_ｙから形成される。１つまたは複数の実施形態において、「半導体」は、約１００μΩ／ｃｍから約５０００μΩ／ｃｍの範囲にある抵抗を示すが、例示に限定されない。１つまたは複数の実施形態において、並列抵抗は約５００μΩ／ｃｍから約２０００μΩ／ｃｍの範囲にある抵抗を有する。上部金属３０２と、下部金属３０４、及び（スイッチング可能な誘電体１０６と同様に形成される）酸化物膜（スイッチング可能な誘電体）３０６に加えて、並列抵抗３０１は、上部金属３０２から下部金属３０４へと、モジュールを通過する追加の導通経路を提供する。このように、モジュール３００のフィラメントが未形成となる場合でも、上部接点３１８から下部接点３２０へと、モジュールを通って流れる導通経路がある。典型的な容量のデバイスにおいては、誘電体をバイパスし得る並列抵抗３０１のようなものを、電気シャント内に設定するのは好ましくないことに留意されたい。また、フィラメントは本来微細なもので、図示することはできないが、当業者にはよく知られたものであることにも留意されたい。

【0020】

図４は、フィラメントが適切に形成された場合（参照番号４００）とフィラメントが未形成の場合（参照番号４１０）との２つの異なるシナリオについて、モジュール３００の上限抵抗Ｒを図示する。シナリオ４００では、Ｒ＝Ｒ_ＨＲＳ｜｜Ｒ_３０１であり、高抵抗状態においてＲ→Ｒ_ＨＲＳであるので、Ｒ_３０１はＲ_ＨＲＳよりもはるかに広範囲で選択される。シナリオ４１０では、常にＲ→Ｒ_３０１であるので、Ｒ＝∞｜｜Ｒ_３０１となる。当業者に理解されるように、並列抵抗回路とは、複数の抵抗が同じ２点（またはノード）に接続されているものであり、共通の電圧源に接続された複数の電流経路を持つという事実によって識別される。ｎ個の並列抵抗Ｒ_１、Ｒ_２、…、Ｒ_ｎの場合、並列抵抗の合成抵抗Ｒ_Ｔは、Ｒ_Ｔ＝（１／Ｒ_１＋１／Ｒ_２＋…＋１／Ｒ_ｎ）^－１によって求められる。Ｒ_３０１＞＞Ｒ_ＨＲＳの第１のケースの場合、１／Ｒ_３０１は、１／Ｒ_ＨＲＳに対して無視できるほど小さくなる。Ｒ→∞の後者の場合、１／Ｒはゼロに近づき、１／Ｒ_３０１に対して無視できるほど小さくなる。

【0021】

図５（Ａ）～（Ｈ）に示すように、並列抵抗３０１を形成することは、ＲＲＡＭを作製するためのプロセス５００にステップを追加することを含む。

【0022】

図５（Ａ）は、ステップ５０２（図示を簡潔にする目的で、実際にはいくつかのステップが組み合わせられたもの）であって、上部金属３０２、酸化物３０６、下部金属３０４、及びハード・マスク３０８の、ベース構造３１０（下部接点３２０にも留意）へのＲＲＡＭスタック堆積を示す。本明細書の教示によって、従来の半導体製造技術が、１つまたは複数の実施形態を作製するのに用いられ得ることに留意されたい。

【0023】

図５（Ｂ）は、ステップ５０４であって、フォトレジスト３１２を伴うＲＲＡＭピラーのリソグラフィを示す。

【0024】

図５（Ｃ）はステップ５０６であって、ＲＲＡＭピラーの反応性イオン・エッチング（ＲＩＥ：ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ）を示す。

【0025】

図５（Ｄ）はステップ５０８であって、高抵抗材料３０１の堆積を示す。高抵抗材料は、金属物質を非金属と組み合わせて一体化し、コンデンサまわりのスペーサに一般に用いられるものよりは、まだ高い導電性であるとはいえ、低い導電性を生み出す。一般に、高抵抗材料３０１の組成は、Ａ_ＸＢ_Ｙの合金成分によって調整される金属であってもよく、例えば、Ａは（以下に限定されるものではないが）ＴａまたはＴｉ等の金属元素であって、Ｂは（以下に限定されるものではないが）材料を半導性とするＮまたはＯのような合金材料である。異なる堆積プロセスが用いられてもよく、例えば、プラズマ原子層堆積（ｐ－ＡＬＤ：ｐｌａｓｍａ ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）または熱ＡＬＤ（ｔ－ＡＬＤ：ｔｈｅｒｍａｌ ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）が用いられてもよい。適切な堆積プロセスの選択が、高抵抗材料３０１の抵抗率及びその他の特性に影響を与えるものとなる。

【0026】

図５（Ｅ）はステップ５１０であって、高抵抗材料３０１のスペーサ金属エッチングを示す。

【0027】

図５（Ｆ）はステップ５１２であって、層間絶縁膜３１２の堆積後に、化学機械研磨を行うことを示す。

【0028】

図５（Ｇ）はステップ５１４であって、ハード・マスク３０８を介して上部接点ビア３１４をエッチングすること、及び層間絶縁膜３１２にトレンチ・パターン３１６をエッチングすること（図５（Ｆ）に図示）を示す。

【0029】

図５（Ｈ）はステップ５１６であって、トレンチ３１６に金属を充填して上部接点３１８を形成することにより、上部接点の金属被膜化を示す。

【0030】

１つまたは複数の実施形態において、高抵抗半導体材料３０１にＴａＮ膜またはＴｉＮ膜が用いられる。このような膜の抵抗率は、堆積中の窒素流量の関数である。例えば図６はＴａＮ膜について示しているが、図６には、その電気抵抗ｍΩ・ｃｍ（ミリ・オーム・センチメートル）（対数スケール）に対して、ラザフォード後方散乱分光法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ ｂａｃｋｓｃａｔｔｅｒｉｎｇ ｓｐｅｃｔｒｏｍｅｔｒｙ）により決定されたＮ／Ｔａ比がプロットされており、ＴａＮ膜の抵抗率が、従来技術から知られているように、１００μΩ・ｃｍ（マイクロ・オーム・センチメートル）から５０００μΩ・ｃｍの範囲で変化可能であることを示している。

【0031】

１つまたは複数の実施形態において、図７に示すように、変形例のＲＲＡＭ７００において、Ｔａ_ｘＯ_ｙＮ_ｚ膜が、高抵抗の並列抵抗（スペーサ）７０１に用いられる。変形例のＲＲＡＭは、上部金属７０２、酸化物７０６、下部金属７０４、及びベース構造７１０上のハード・マスク７０８のスタック７１１を含む。変形例のＲＲＡＭは、また、高抵抗材料７０１とスタック７１１との間に不動態層７１２を含む。不動態層７１２は、ＴａＯＮ膜から酸化物７０６へ酸素が拡散するのを阻止するが、このような拡散はＲＲＡＭのフィラメントに悪影響を与え得る。１つまたは複数の実施形態において、不動態層７１２は、Ｓｉ_ｘＮ_ｙまたは他の非導電材料である。不動態層７１２は、厚み１ｎｍ～２ｎｍほどの薄さで、酸素原子がスイッチング可能な誘電体７０６へと拡散するのを阻止するが、上部金属７０２から並列抵抗７０１への、および並列抵抗７０１から下部金属７０４への電子トンネリングを可能とする。

【0032】

１つまたは複数の実施形態において、高抵抗材料３０１または７０１は、高抵抗状態におけるスイッチング可能な誘電体３０６または７０６の抵抗よりはるかに高い抵抗を有する。例えば、１つまたは複数の実施形態において、並列抵抗３０１は、高抵抗状態におけるスイッチング可能な誘電体３０６の抵抗の設計値の少なくとも１０倍の抵抗を有する。１つまたは複数の実施形態において、並列抵抗３０１の抵抗は、高抵抗状態におけるスイッチング可能な誘電体３０６の抵抗の設計値の２０倍以下である。並列抵抗３０１の厚さＴは、並列抵抗３０１の抵抗及び高抵抗状態におけるスイッチング可能な誘電体３０６の設計抵抗に従って、必要とされる断面を提供するために選択される。例えば、１つまたは複数の実施形態において、スイッチング可能な誘電体は、厚さ２ｎｍ～１０ｎｍである。状況に応じて、１つまたは複数の実施形態において、並列抵抗３０１または７０１は、厚さ１ｎｍ～５０ｎｍである。例えば、並列抵抗３０１または７０１は、厚さ１ｎｍ～２５ｎｍであり、１つまたは複数の実施形態において、厚さ５ｎｍ～１５ｎｍである。このように、１つまたは複数の実施形態において、高抵抗半導体スペーサ（並列抵抗３０１または７０１）は、スイッチング可能な誘電体の厚さの２５倍以下の断面積を有する。１つまたは複数の実施形態において、高抵抗半導体スペーサは、スイッチング可能な誘電体の厚さの２分の１以上の断面積を有する。

【0033】

並列抵抗３０１または７０１の材料組成は、スイッチング可能な誘電体との適合性で選択され、例えば、酸化物は並列抵抗３０１に使用されない。並列抵抗７０１におけるのと同様に、酸化物が使用される場合には、Ｓｉ_ｘＮ_ｙのような不動態層７１２が、並列抵抗７０１とスイッチング可能な誘電体７０６との間に配置される。１つまたは複数の実施形態において、不動態層７１２は、その抵抗にバイパスを形成してトンネル効果を得るのに十分薄い一方で、酸素を遮断するように、厚さ１ｎｍ～５ｎｍと非常に薄い。１つまたは複数の実施形態において、不動態層７１２は、厚さ１ｎｍ～２ｎｍである。

【0034】

１つまたは複数の実施形態において、図８及び図９に示すように、セル３００または７００は、ニューラル・ネットワーク・アレイに組み込まれる。ニューラル・ネットワーク・アレイは、ワード線８０１－１、８０１－２、及びビット線８０３－１、８０３－２（簡略化の目的で、それぞれ２つのみ示す）を含む。各グリッド点（ワード線とビット線の交差点）に、セルが位置する。

【0035】

一般に、ニューラル・ネットワークは、バック・プロパゲーション・アルゴリズムによりトレーニングされ、トレーニングデータが、フロント・エンドでネットワークに与えられ、バック・エンドへと、ネットワークを通過して「フォワード（順）」伝播される。バック・エンドでのネットワークの出力は、その後、専門的知見により先験的に提供される、期待された結果と比較される。出力と期待される結果との誤差が計算され、誤差勾配を得るために用いられる。誤差勾配は、各ニューロンの入力に割り当てられた重みを更新するために、その後、ネットワークを（バック・エンドからフロント・エンドへ向かって）通過して「バックワード（逆）」伝播される。この順伝播及び逆伝播のプロセスは、誤差の所望値または所望の誤差率（例えば、３％未満）が達成されるまで、その重みを反復的に更新することにより誤差を次第に減らすために、繰り返される。大規模なニューラル・ネットワークのトレーニングは、一般に、時間がかかる計算集約型のタスクであり、データ・センタ規模のコンピュータ資源を何日間も投入する必要がある。抵抗クロスポイント化デバイス（ＲＲＡＭ）のコンセプトは、より少ない計算上のパワーを用いながらも桁違いに、ニューラル・ネットワーク・トレーニングを潜在的に加速し得る。

【0036】

ＲＲＡＭをトレーニングすることは、一般的なニューラル・ネットワーク・プロセシング・ユニットをトレーニングすることとは異なる。１つの実施形態において、３つのサイクル、すなわち、フォワード・サイクル、バックワード・サイクル、及びウェイト・アップデート・サイクル（以下、短く「ウェイト・アップデート」とも言う）を含むバック・プロパゲーション法（誤差逆伝播法）を用いて、ＲＲＡＭモジュールはトレーニングされる。フォワード・サイクル及びバックワード・サイクルは、主に、順方向及び逆方向にベクトル‐行列乗算のコンピュータ計算を必要とする。ＲＲＡＭモジュールに関連する重みは、２つの電圧、すなわちＲＲＡＭモジュールへの入力での活動を表す一方（例えば、ワード線上）と出力ニューロンによって計算された誤差を表す他方（例えば、ビット線上）との間の、単純なＡＮＤ演算により更新され得る。正ビットまたは負ビットが一致する時に、ＲＲＡＭモジュールの導電率が増加または減少し、そのことにより対応する重みを調整する。ビット・ストリームの長さは、任意の厳密さに対して重み更新の正確さを決定する。より多くのビットを伴うストリームは、誤差を修正するための「真」値へと、重みを近づける。

【0037】

図８は、周辺回路８９５が電圧ベクトルをワード線８０１－１、８０１－２に印加し、積分器８１１がカラム電流を積分する、バックワード・サイクルを示す。フォワード・サイクルは、電圧ベクトルが列に印加され、積分器が行を積分する以外は同じである。図９は、確率的翻訳機（ＳＴＲ：ｓｔｏｃｈａｓｔｉｃ ｔｒａｎｓｌａｔｏｒｓ）８９１が確率的パルスをワード線及びビット線に印加する確率的更新を示す。電圧源８９９及び制御回路８９７は、動作電圧を供給し、電圧ベクトル、確率的パルス及び積分の印加を制御する。当業者は、例えば、Gokmen T. and Vlasov Y.,“Acceleration of Deep Neural Network Training with Resistive Cross-Point Devices: Design Considerations”, Front. Neurosci. 10:333, doi: 10.3389/fnins.2016.00333, 21 July 2016.およびGokmen T., Onen M. and Haensch W., “Training Deep Convolutional Neural Networks with Resistive Cross-Point Devices”, Front. Neurosci. 11:538. doi: 10.3389/fnins.2017.00538, 10 October 2017から、ＲＰＵのアレイの動作および制御を熟知するものとなる。

【0038】

図１０を参照して、上記の通り、いくつかの事例において、１個のトランジスタと１個の抵抗（「１Ｔ１Ｒ」）配置は、潜在的な短絡の可能性を低減するために用いることができる。１Ｔ１Ｒの配置において、ＲＲＡＭモジュール３００、７００と直列に存在するトランジスタ１００１は、スイッチ・オンにならないと電流が流れない。トランジスタは、ＲＲＡＭモジュールをそのＨＲＳに設定するのと同じ信号でスイッチ・オフとなるので、たとえＲＲＡＭモジュールが短絡した場合でも、スイッチ・オフの状態のトランジスタは想定ＨＲＳをシミュレートする。つまり、１Ｔ１Ｒ方式は、高抵抗状態におけるＲＲＡＭ抵抗に下限を提供する。モジュール３００、７００は、本発明の態様に従って、この方式で用いることができ、このようにして有利に下限及び上限の両方を設定することができる。（トランジスタのゲートに接続される）ワード線ＷＬ、ビット線ＢＬ、及び公知の方法によりトランジスタ１００１のソースに接続するソース線ＳＬに留意する。

【0039】

一般に、上部接点３１８及び下部接点３２０は、それぞれ、グリッド点において、直接または１つもしくは複数のトランジスタ１００１のような介在する要素を介して、対応するワード線またはビッド線に連結されている。

【0040】

１つまたは複数の実施形態は、例えば、機械学習のための積和（ＭＡＣ）演算を実行するのに適する。例えば、全てのワード線８０１－１、８０１－２をオンにして、全ての情報を投入し、全ての結果を一度に出力する（つまり、従来のメモリのように、一度に１つのワード線だけを用いるのでなく、超並列メモリ計算を用いる）。

【0041】

これまでの議論を考慮すれば、概括的に、本発明の態様に従って、例示の電子回路は、複数のワード線８０１－１、８０１－２と、複数のグリッド点において、複数のワード線と交差する複数のビット線８０３－１、８０３－２と、複数のグリッド点に位置する複数の抵抗変化型メモリセル３００、７００とを含む。抵抗変化型メモリセルのそれぞれが、ワード線の対応する１つとビット線の対応する１つとのうちの一方と連結される上部金属３０２と、ワード線の対応する１つとビット線の対応する１つとのうちの他方と連結される下部金属３０４と、上部金属と下部金属との間に挟まれた誘電体３０６と、誘電体に並列に、上部金属と下部金属とを電気的に接続する高抵抗半導体スペーサ３０１とを含む。図３における構成要素を参照して適用することができ、理解されるように、図７の類似の構成要素を参照して適用することもできる。

【0042】

１つまたは複数の実施形態において、誘電体３０６は、第１の印加電界に応答して高抵抗状態をとるように、および第２の印加電界に応答して低抵抗状態をとるように適合されたスイッチング可能な誘電体であり、高抵抗半導体スペーサ３０１は、高抵抗状態におけるスイッチング可能な誘電体の抵抗の設計値の少なくとも１０倍の抵抗を有する。設計値は、設計者が意図した値であり、例えば、ごく少数のセルが製造上の欠陥を有するだろうという合理的な想定の上で、マトリックス内のほとんどのセルが示す値によって明確に確認することのできる値となる。

【0043】

１つまたは複数の実施形態において、高抵抗半導体スペーサは、高抵抗状態におけるスイッチング可能な誘電体の抵抗の設計値の２０倍以下の抵抗を有する。１つまたは複数の実施形態において、高抵抗半導体スペーサは、スイッチング可能な誘電体の設計フィラメントの断面の２００倍以下の断面積を有する。１つまたは複数の実施形態において、高抵抗半導体スペーサは、スイッチング可能な誘電体の設計フィラメントの断面の５０倍以上の断面積を有する。ここでもまた、設計値または設計フィラメントは、設計者が意図した値であり、例えば、ごく少数のセルが製造上の欠陥を有するだろうという合理的な想定の上で、マトリックス内のほとんどのセルが示す値によって明確に確認することのできる値となる。

【0044】

１つまたは複数の実施形態において、セル７００は、また、高抵抗半導体スペーサ７０１とスイッチング可能な誘電体７０６との間に、不動態層７１２を含む。不動態層は、酸素の拡散を遮断するのに十分厚く、電子トンネリングが可能となるように十分薄い。１つまたは複数の実施形態において、高抵抗半導体スペーサ７０１は金属酸化物を含み、不動態層７１２は、窒化物及び炭化物のうちの１つを含む。１つまたは複数の実施形態において、高抵抗半導体スペーサは酸化タンタルを含み、不動態層は窒化シリコンを含む。

【0045】

１つまたは複数の実施形態において、スイッチング可能な誘電体３０６または７０６は、酸化ハフニウムを含み、高抵抗半導体スペーサ３０１または７０１は、窒化チタン及び窒化タンタルのうちの１つを含む。１つまたは複数の実施形態において、高抵抗半導体スペーサはＴａ_４Ｎ_５を含む。

【0046】

別の態様によれば、抵抗変化型メモリ作製のための例示的な方法５００が提供される。５０２で、下部接点３２０を含むベース構造３１０の上に、下部接点と接触する下部金属３０４を形成し、下部金属の上に下部金属と接触する誘電体３０６を形成し、誘電体の上に誘電体と接触する上部金属３０２を形成し、上部金属の上に上部金属と接触するハード・マスク３０８を形成する。５１０で、上部金属と下部金属とを電気的に接触する高抵抗半導体スペーサ３０１を形成する。５１２で、ハード・マスクと高抵抗スペーサの上を覆って層間絶縁膜３１６を堆積する。５１４で、層間絶縁膜にビアとトレンチを形成する。５１６で、ビアとトレンチを金属３１８で充填することにより、上部金属と接触する上部接点を形成する。

【0047】

１つまたは複数の実施形態において、当該方法は、また、第１の印加電界に応答して高抵抗状態をとるように、および第２の印加電界に応答して低抵抗状態をとるように適合されたスイッチング可能な誘電体として、誘電体を形成することを含む。１つまたは複数の実施形態において、当該方法は、また、高抵抗状態におけるスイッチング可能な誘電体の抵抗の設計値の少なくとも１０倍の抵抗を有するように、高抵抗半導体スペーサを形成することを含む。１つまたは複数の実施形態において、当該方法は、また、高抵抗状態におけるスイッチング可能な誘電体の抵抗の設計値の２０倍以下の抵抗を有するように、高抵抗半導体スペーサを形成することを含む。１つまたは複数の実施形態において、スイッチング可能な誘電体は、酸化ハフニウムを含む。１つまたは複数の実施形態において、高抵抗半導体スペーサは窒化チタン及び窒化タンタルのうちの１つを含む。１つまたは複数の実施形態において、高抵抗半導体スペーサは金属酸化物を含み、当該方法は、スイッチング可能な誘電体と高抵抗半導体スペーサとの間に、窒化物を含有する不動態層７１２を形成することをさらに含む。

【0048】

１つまたは複数の実施形態において、当該方法は、また、スイッチング可能な誘電体の設計フィラメントの断面の２００倍以下の断面積を有する高抵抗半導体スペーサを形成することを含む。１つまたは複数の実施形態において、当該方法は、また、スイッチング可能な誘電体の設計フィラメントの断面の５０倍以上の断面積を有する高抵抗半導体スペーサを形成することを含む。

【0049】

別の態様によれば、ワード線８０１－１、８０１－２とビット線８０３－１、８０３－２との相互連結のための抵抗変化型メモリセルは、上部金属３０２と、下部金属３０４と、上部金属と下部金属との間に挟まれて、上部金属を下部金属に電気的に接続するスイッチング可能な誘電体３０６と、上部金属と下部金属とを電気的に接続する高抵抗半導体スペーサ３０１を含む。スイッチング可能な誘電体は、第1の印加電界に応答して高抵抗状態をとるように、および第２の印加電界に応答して低抵抗状態をとるように適合される。高抵抗半導体スペーサは、スイッチング可能な誘電体の高抵抗状態における抵抗の設計値の少なくとも１０倍であるが２０倍以下となる抵抗を有する。上部金属は、ワード線及びビット線のうちの一方と連結され、下部金属は、ワード線及びビット線のうちの他方と連結される。

【0050】

上述した通り、図面は、例示となる構造の製造において、例示となるプロセスのステップ／ステージを描写する。全体的な製造方法及びそれにより形成された構造は、完全に新規なものであるが、その方法を実施するために必要とされる特定の個々のプロセスのステップは、従来の半導体製造技術や従来の半導体製造の機械設備を活用してもよい。このような技術や機械設備は、本明細書内で教示された関連分野の当業者には、既によく知られたものであるだろう。さらに、半導体デバイスを製造するために使用されるプロセスのステップ及び機械設備の１つまたは複数は、例えば、より最近の技術論文もしくは教科書またはその両方だけでなく、James D. Plummer et al., Silicon VLSI Technology: “Fundamentals, Practice, and Modeling” 1st Edition, Prentice Hall, 2001を含む容易に入手可能な多くの出版物にも記載されていることから、当業者には明らかとなろう。本明細書において、いくつか個別のプロセスのステップが示されているが、それらのステップは説明に役立つに過ぎず、当業者は、適用が可能となるいくつかの同様に適した代替案を熟知し得ることが強調される。

【0051】

本発明の様々な実施形態についての説明は、例示を目的として示されてきたが、包括的になるようまたは開示された実施形態に限定するよう意図したものではない。記載された実施形態の範囲から逸脱することなく、様々な調整や変更が可能なことが、当業者には明らかであろう。本明細書で用いられる用語は、実施形態の原理や、市場で確認される技術への実際的な適用または技術的な改良を最もよく説明するため、または他の当業者が本明細書内で開示した実施形態を理解することができるように選択された。

【0052】

本発明の好ましい実施形態において、ワード線とビット線との相互連結のための抵抗変化型メモリセルが提供され、ワード線とビット線のうちの一方と連結するよう構成された上部金属と、ワード線とビット線のうちの他方と連結するよう構成された下部金属と、上部金属と下部金属との間に挟まれて、上部金属を下部金属へと電気的に接続するスイッチング可能な誘電体であって、第１の印加電界に応答して高抵抗状態をとるように、および第２の印加電界に応答して低抵抗状態をとるように適合されたスイッチング可能な誘電体と、誘電体に並列に、上部金属と下部金属に電気的に接続する高抵抗半導体スペーサであって、スイッチング可能な誘電体の高抵抗状態における抵抗の設計値の少なくとも１０倍であって２０倍以下の抵抗を有する高抵抗半導体スペーサとを含むことを特徴とする。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【国際調査報告】