特表 2024-504693 横方向電界効果トランジスタ及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-02-01

(54)【発明の名称】横方向電界効果トランジスタ及びその製造方法

(51)【国際特許分類】

   H01L 21/338 20060101AFI20240125BHJP

   H01L 21/337 20060101ALI20240125BHJP

【ＦＩ】

H01L29/80 H

H01L29/80 C

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2023544225

(86)(22)【出願日】2022-09-15

(85)【翻訳文提出日】2023-07-19

(86)【国際出願番号】 CN2022118904

(87)【国際公開番号】W WO2023124246

(87)【国際公開日】2023-07-06

(31)【優先権主張番号】202111629255.0

(32)【優先日】2021-12-28

(33)【優先権主張国・地域又は機関】CN

(81)【指定国・地域】

(71)【出願人】

【識別番号】523274056

【氏名又は名称】湖南三安半導体有限責任公司

(74)【代理人】

【識別番号】110000796

【氏名又は名称】弁理士法人三枝国際特許事務所

(72)【発明者】

【氏名】蔡 文必

(72)【発明者】

【氏名】劉 成

(72)【発明者】

【氏名】徐 寧

(72)【発明者】

【氏名】叶 念慈

【テーマコード（参考）】

5F102

【Ｆターム（参考）】

5F102GB01

5F102GC01

5F102GD01

5F102GD04

5F102GJ02

5F102GJ03

5F102GJ04

5F102GK04

5F102GL04

5F102GM04

5F102GR12

5F102GS04

5F102GT03

5F102GV05

5F102GV06

5F102GV07

5F102GV08

5F102HC01

(57)【要約】

本出願は半導体技術分野に関連する横方向電界効果トランジスタ及びその製造方法を提供し、横方向電界効果トランジスタの非ソース領域内に配置されるゲート電極溶接パッド及びソース電極溶接パッドはそれぞれデバイス機能層の第１の表面から基板の表面まで延伸し、この中で、ゲート電極溶接パッド自身はデバイス機能層及び基板からそれぞれ絶縁隔離され、ソース電極溶接パッドは基板とショート接続し、これによりゲート電極溶接パッドは基板とショート接続するソース電極溶接パッドとコンデンサ構造を形成することで、ゲート電極溶接パッドとソース電極溶接パッドとの間に形成されるデバイスのゲートソース電気容量Ｃを増大させることができ、そして生成される振動を効果的に緩和し、パワーデバイスの消耗を抑えて横方向電界効果トランジスタの誤った起動を回避することができる。

【特許請求の範囲】

【請求項1】

基板と、
前記基板に配置されると共に、前記基板から離れた第１の表面を有するデバイス機能層と、を有する横方向電界効果トランジスタであって、
前記横方向電界効果トランジスタにはソース領域と非ソース領域が配置されており、前記非ソース領域にゲート電極溶接パッドが配置されており、前記ゲート電極溶接パッドは前記第１の表面から前記基板の表面まで延伸し、前記ゲート電極溶接パッドは前記基板及び前記デバイス機能層と絶縁されていて、前記非ソース領域にソース電極溶接パッドが配置されており、前記ソース電極溶接パッドは前記第１の表面から前記基板の表面まで延伸していることを特徴とする横方向電界効果トランジスタ。

【請求項2】

前記横方向電界効果トランジスタは更に、前記第１の表面から前記基板の表面まで延伸する第１の槽と、誘電体層と、前記第１の表面から前記基板の表面まで延伸する第２の槽とを有し、
前記ゲート電極溶接パッドは第１の部分と第２の部分とにより構成され、前記ゲート電極溶接パッドの第１の部分は前記第１の槽の周縁の第１の表面に位置し、前記ゲート電極溶接パッドの第２の部分は前記第１の槽内に充填されており、
前記誘電体層は第１の部分と第２の部分とにより構成され、前記誘電体層の第１の部分は前記第１の槽の周壁及び底壁に配置され、前記誘電体層の第２の部分は前記第１の表面に配置されており、
前記ソース電極溶接パッドは第１の部分と第２の部分とにより構成され、前記ソース電極溶接パッドの第１の部分は前記第２の槽の周縁の第１の表面に位置し、前記ソース電極溶接パッドの第２の部分は前記第２の槽の第２の部分を充填することを特徴とする請求項１に記載の横方向電界効果トランジスタ。

【請求項3】

前記非ソース領域は前記ソース領域の一側に配置される第１の側部を有し、前記第１の槽と前記第２の槽はいずれも前記第１の側部に位置することを特徴とする請求項２に記載の横方向電界効果トランジスタ。

【請求項4】

前記横方向電界効果トランジスタは、更に、前記ソース領域に配置されるゲート電極とソース電極とドレイン電極とを有し、前記ゲート電極溶接パッドは前記ゲート電極に接続し、前記ソース電極溶接パッドは前記ソース電極に接続し、前記横方向電界効果トランジスタが前記ゲート電極溶接パッドがゲート電極駆動回路と直列接続するように配置される際、前記ゲート電極及びゲート電極溶接パッドが前記ゲート電極駆動回路と接続して形成する回路構造の電気抵抗はＲであり、前記ゲート電極及びゲート電極溶接パッドが前記ゲート電極駆動回路と接続して形成する回路構造の寄生インダクタンスはＬであり、前記横方向電界効果トランジスタはゲートソース電気容量Ｃを有し、この中で、

【数1】

であることを特徴とする請求項１～３のいずれか一項に記載の横方向電界効果トランジスタ。

【請求項5】

前記ソース電極溶接パッドは接地するように配置されることができ、前記ドレイン電極は電源に接続するように配置されることができることを特徴とする請求項４に記載の横方向電界効果トランジスタ。

【請求項6】

前記横方向電界効果トランジスタはＨＥＭＴデバイスであり、前記デバイス機能層は前記基板に形成される複数の活性半導体層を有し、この中で、前記複数の活性半導体層のうちの少なくとも２つの間にある異質境界面の箇所に、２次元エレクトロンガスを有することを特徴とする請求項１～３のいずれか一項に記載の横方向電界効果トランジスタ。

【請求項7】

前記活性半導体層の材料はIII-Ｖ族化合物であることを特徴とする請求項６に記載の横方向電界効果トランジスタ。

【請求項8】

前記誘電体層の厚さは５ｎｍより大であり、且つ／もしくは、前記誘電体層はＳｉＯ_２、Ｓｉ_３Ｎ_４、Ａｌ_２Ｏ_３の中のいずれか１種であり、あるいは、前記誘電体層はＳｉ_３Ｎ_４とＡｌ_２Ｏ_３との積層であることを特徴とする請求項２に記載の横方向電界効果トランジスタ。

【請求項9】

前記第１の槽の深さはデバイス機能層の厚さより大であり、且つ／もしくは、前記第２の槽の深さはデバイス機能層の厚さより大である
ことを特徴とする請求項２に記載の横方向電界効果トランジスタ。

【請求項10】

前記ソース電極溶接パッドの材料はチタニウムとアルミニウムと金とニッケルとの中の１種であり、あるいは、チタニウムとアルミニウムと金とニッケルとの中の数種類の合金であり、且つ／もしくは、前記ゲート電極溶接パッドの材料はニッケルと金と白金とチタニウムとクロムとチタニウムとタングステンとの中の１種であり、あるいは、ニッケルと金と白金とチタニウムとクロムとチタニウムとタングステンとの中の数種類の合金であり、もしくはケイ化白金であることを特徴とする請求項１に記載の横方向電界効果トランジスタ。

【請求項11】

以下の手順を含む横方向電界効果トランジスタの作成方法であって、
基板と前記基板に配置されて前記基板から離れた第１の表面を有するデバイス機能層とを有するデバイス構造を提供し、
前記デバイス構造にソース領域の作成に用いられる第１のエリアと、非ソース領域の作成に用いられる第２のエリアとが配置されており、
前記第１の表面から前記基板まで延伸する第１の槽と第２の槽とを前記第２のエリアに作成し、
第１の部分と第２の部分とにより構成される誘電体層を作成し、前記誘電体層の第１の部分は前記第１の槽の周壁及び底壁に配置され、前記誘電体層の第２の部分は前記第１の表面に配置されており、
第１の部分と第２の部分とにより構成されるゲート電極溶接パッドを作成し、前記ゲート電極溶接パッドの第１の部分は前記第１の槽の周縁の第１の表面の第１の部分に位置し、前記ゲート電極溶接パッドの第２の部分は前記第１の槽に充填されており、
第１の部分と第２の部分とにより構成されるソース電極溶接パッドを作成し、前記ソース電極溶接パッドの第１の部分は前記第２の槽の周縁の第１の表面に位置する第１の部分を有し、前記ソース電極溶接パッドの第２の部分は前記第２の槽に充填されることを特徴とする横方向電界効果トランジスタの作成方法。

【請求項12】

前記横方向電界効果トランジスタはＨＥＭＴデバイスであり、前記デバイス機能層は前記基板に形成される複数の活性半導体層を有し、この中で、前記複数の活性半導体層のうちの２つの間にある異質境界面の箇所に、２次元エレクトロンガスを有し、前記活性半導体層の材料はIII-Ｖ族化合物であることを特徴とする請求項１１に記載の横方向電界効果トランジスタの作成方法。

【請求項13】

前記誘電体層の厚さは５ｎｍより大であり、且つ／もしくは、前記誘電体層はＳｉＯ_２、Ｓｉ_３Ｎ_４、Ａｌ_２Ｏ_３の中のいずれか１つであり、あるいは、前記誘電体層はＳｉ_３Ｎ_４とＡｌ_２Ｏ_３との積層であることを特徴とする請求項１１に記載の横方向電界効果トランジスタの作成方法。

【請求項14】

前記第１の槽の深さはデバイス機能層の厚さより大であり、且つ／もしくは、前記第２の槽の深さはデバイス機能層の厚さより大であることを特徴とする請求項１１に記載の横方向電界効果トランジスタの作成方法。

【発明の詳細な説明】

【技術分野】

【0001】

本出願は半導体の技術分野に関連し、具体的には、横方向電界効果トランジスタ及びその製造方法に関する。

【背景技術】

【0002】

横方向電界効果トランジスタ（ＬＤＭＯＳ/ＧａＮ ＨＥＭＴなど）がハードスイッチングに応用される際、内部にあるゲート電極とソース電極との間の寄生電気容量や配線インダクタンスなどの要素の影響により、ゲート電極駆動信号が寄生振動を生成してパワーデバイスの消耗を大きくする。振動幅が比較的に大きい場合、横方向電界効果トランジスタの誤った起動を引き起こす可能性がある。

【0003】

現在の横方向電界効果トランジスタ（ＬＤＭＯＳ/ＧａＮ ＨＥＭＴ等）は材料と構成の制限により、閾値電圧は通常比較的に低く、故に、ゲート電極駆動信号の振動に対しては更に敏感となっており、横方向電界効果トランジスタの誤った起動が更に引き起こされやすくなっている。

【発明の概要】

【発明が解決しようとする課題】

【0004】

本出願の目的は、上記従来技術の不足に対し、横方向電界効果トランジスタが応用される過程におけるゲート電極駆動信号の振動を改善することができる横方向電界効果トランジスタ及びその製造方法を提供することにある。

【課題を解決するための手段】

【0005】

上記目的を実現するため、本出願の実施例が採用する技術案は以下の通りである。

【0006】

本出願の実施例の１つの方面は、横方向電界効果トランジスタを提供し、横方向電界効果トランジスタにおける非ソース領域に配置されたゲート電極溶接パッドとソース電極溶接パッドはそれぞれデバイス機能層の第１の表面から基板の表面まで延伸し、この中で、ゲート電極溶接パッドはそれぞれデバイス機能層と基板から絶縁隔離され、ソース電極溶接パッドは基板とショート接続する。

【0007】

本出願の実施例のもう１つの方面は、横方向電界効果トランジスタの製造方法を提供し、横方向電界効果トランジスタの非ソース領域に第１の槽と第２の槽とを作成し、この中でゲート電極溶接パッドが第１の槽の中に部分的に充填され、ゲート電極溶接パッドがそれぞれデバイス機能層と基板から絶縁隔離され、ソース電極溶接パッドは第２の槽の中に部分的に充填され、ソース電極溶接パッドは基板とショート接続する。

【0008】

本出願の有利な効果には、横方向電界効果トランジスタの応用過程におけるゲート電極駆動信号の振動を改善できることが含まれる。

【図面の簡単な説明】

【0009】

本出願の実施例の技術的特徴をより明白に説明するため、以下では実施例において使用が必要な添付図面を簡単に紹介する。なお、以下の添付図面においては本出願の一部の実施例が示されるのみであり、従って範囲に対する限定と見做すべきではないことを理解されたい。この分野における普通の技術者にとって、創造的労働を行わないことを前提として、これらの添付図面に基づいて更に他の関連する添付図面を得ることができる。

【図1】本出願の実施例が提供する横方向電界効果トランジスタの上面図である。

【図2】本出願の実施例が提供する横方向電界効果トランジスタの状態説明図その一である。

【図3】本出願の実施例が提供する横方向電界効果トランジスタの状態説明図その二である。

【図4】本出願の実施例が提供する横方向電界効果トランジスタの状態説明図その三である。

【図5】本出願の実施例が提供する横方向電界効果トランジスタの状態説明図その四である。

【図6】図１におけるＡ‐Ａ’線の断面図である。

【図7】本出願の実施例が提供する横方向電界効果トランジスタのソース領域における断面図である。

【図8】本出願の実施例が提供する横方向電界効果トランジスタの寄生パラメータの分布の説明図である。

【図9】本出願の実施例が提供する横方向電界効果トランジスタの製造方法のフローチャートである。

【発明を実施するための形態】

【0010】

以下の文章において述べられた実施方式には、この技術分野の人間が前記実施方式を実践するのに必要な情報が提示されており、且つ、前記実施方式を実践する最も優れたモードが示されている。添付図面を参照して以下の説明を読んだ後、この技術分野の人間はこの開示の概念を理解し、且つ、本文の中では具体的に提示されていないこれらの概念の応用を認識する。これらの概念及び応用はこの開示及び関連する特許請求の範囲の中に属することを理解されたい。

【0011】

また、第１の、第２の等の用語は本文の中で各種要素の説明に用いられ得るが、これらの用語によりこれらの要素が制限されるものではないことを理解されたい。これらの用語は１つの要素と他の１つの要素との区別に用いられるにすぎない。例えば、この開示の範囲から離れない状況で、第１の要素は第２の要素と称してもよく、そして同様に、第１の要素は第２の要素と称してもよい。本文で使用されるように、用語「及び（且つ）／もしくは」とは、関連して列挙される項目の中の１つもしくは複数の任意のそして全ての組合せを含む。

【0012】

更に、１つの要素（例えば層、区域もしくは基板）が「他の１つの要素に」もしくは「他の１つの要素まで延伸」と称される場合、これは直接的に他の１つの要素にもしくは直接的に他の１つの要素まで延伸し、あるいは中間にある要素が存在し得ることも理解されたい。これに反して、１つの要素が「直接的に他の１つの要素に」もしくは「他の１つの要素まで直接的に延伸」と称される場合は、中間にある要素は存在しない。同様に、要素（例えば層、区域もしくは基板）が「他の１つの要素の上に」もしくは「他の１つの要素の上まで延伸」と称される場合、これは直接的に他の１つの要素の上もしくは直接的に他の１つの要素の上まで延伸し、あるいは中間にある要素が存在し得ることを理解されたい。これに反して、１つの要素が「直接的に他の１つの要素の上に」もしくは「他の１つの要素の上まで直接的に延伸」と称される場合は、中間にある要素は存在しない。更に、１つの要素が他の１つの要素と「接続」されるもしくは「カップリング」されると称される際、これは直接的に他の１つの要素に接続もしくはカップリングされ、あるいは中間にある要素が存在し得ることを理解されたい。これに反して、１つの要素が他の１つの要素に「直接的に接続」されるもしくは「直接的にカップリング」されると称される場合は、中間にある要素は存在しない。

【0013】

例えば、「…の下方」もしくは「…の上方」もしくは「上部」もしくは「下部」もしくは「水平」もしくは「垂直」といった用語が、本文において１つの要素、層、区域の他の１つの要素、層、区域との関係の説明に用いられることが可能であることは、図中に示される通りである。これらの用語および上記において論述されたそれらの用語の意図は図中に描かれた方向性とは異なった方向性をもカバーすることを理解されたい。

【0014】

本文の中で用いられる用語は特定の実施方式を説明することを目的としており、この開示を制限することを意図していない。本文で用いられるように、文脈において明白に示された場合を除いて、単数形の「１つ（ａ）」と「一個（ａｎ）」と「前記」は複数形をも含む。更に本文の中で用いられる際、「含む」という用語は、述べられた特徴、整数、手順、操作、要素、及び／もしくは、部材が存在することを意味するが、１個もしくは複数の他の特徴、整数、手順、操作、要素、部材、及び／もしくはこれらの組合せが存在もしくは追加されることを排除するものではないことも理解されたい。

【0015】

他に定義がある場合を除き、本文の中で用いられるすべての用語（技術用語と科学用語を含む）の意味は、この開示が属する分野の一般の技術者が理解する意味と同じである。更には、本文の中で用いられる用語は、意味がこの明細書及び関連する分野の状況におけるそれらの意味と一致すると解釈されるべきであり、本文の中でそのように明確に定義される場合を除いて、理想化されたもしくは過度に正式な意味で解釈してはならないことを理解されたい。

【0016】

本出願の実施例の１つの方面は、横方向電界効果トランジスタを提供することであり、図１と図６に示されるもの合わせると、基板１０８と、基板１０８に配置されると共に、基板１０８から離れた第１の表面を有するデバイス機能層と、を有する。横方向電界効果トランジスタにはソース領域１０１と非ソース領域１０２とが配置され、この中で非ソース領域１０２は基板１０８と基板１０８に配置されると共に、基板１０８から離れた第１の表面を有するデバイス機能層とを有する。非ソース領域１０２には第１の表面から基板１０８の表面まで延伸するゲート電極溶接パッド１０４が配置され、ゲート電極溶接パッド１０４は基板１０８及びデバイス機能層と絶縁されている。非ソース領域１０２にはソース電極溶接パッド１０６が配置され、ゲート電極溶接パッド１０４は第１の表面から基板１０８の表面まで延伸し、ソース電極溶接パッド１０６は基板１０８とショート接続する。

【0017】

本出願の横方向電界効果トランジスタにおいて非ソース領域１０２内に配置するゲート電極溶接パッド１０４及びソース電極溶接パッド１０６はそれぞれデバイス機能層の第１の表面から基板１０８の表面まで延伸し、その中で、ゲート電極溶接パッド１０４自身はデバイス機能層及び基板１０８と絶縁隔離されて、ソース電極溶接パッド１０６が基板１０８とショート接続することにより、ゲート電極溶接パッド１０４は基板１０８とショート接続するソース電極溶接パッド１０６とコンデンサ構造を形成するようになり、これによりゲート電極溶接パッド１０４とソース電極溶接パッド１０６との間に形成されたデバイスのゲートソース電気容量Ｃを増大させ、更には生成される振動を効果的に緩和し、パワーデバイスの消耗を抑えて横方向電界効果トランジスタの誤った起動を回避することができる。

【0018】

いくつかの実施形態においては、図４～図６に示されるように、非ソース領域１０２のデバイス機能層にゲート電極溶接パッド１０４に対応する第１の槽１０５と、ソース電極溶接パッド１０６に対応する第２の槽１０７とがそれぞれ配置される。具体的には、第１の槽１０５に対しては、図４に示されるように、第１の槽１０５はデバイス機能層の第１の表面から基板１０８の表面まで下方へ延伸し、図５に示されるように、誘電体層１１３の第１の部分は第１の槽１０５の周壁及び底壁を覆い、誘電体層１１３の第２の部分は誘電体層１１３の第１の部分に連続し、且つ、第１の槽１０５の周縁の第１の表面を覆い、図６に示されるように、ゲート電極溶接パッド１０４の第２の部分は誘電体層１１３により完全に覆われる第１の槽１０５内に充填され、ゲート電極溶接パッド１０４の第１の部分は第１の槽１０５外に位置し、且つ、ゲート電極溶接パッド１０４の第２の部分に連続すると共に誘電体層１１３の第２の部分の上に位置し、これによりゲート電極溶接パッド１０４がデバイス機能層との間及び基板１０８との間において誘電体層１１３により絶縁隔離される構造をそれぞれ形成する。第２の槽１０７に対しては図４に示されるように、第２の槽１０７もデバイス機能層の第１の表面から基板１０８の表面まで下方へ延伸し、図６に示されるように、ソース電極溶接パッド１０６の第２の部分は第２の槽１０７内に直接的に充填され、ソース電極溶接パッド１０６の第１の部分は第２の槽１０７外に位置し、且つ、ソース電極溶接パッド１０６の第２の部分に連続する上第２の槽１０７の周縁の第１の表面を覆うことにより、ソース電極溶接パッド１０６がデバイス機能層及び基板１０８にそれぞれショート接続する構造を形成する。

【0019】

横方向電界効果トランジスタにソース領域１０１と非ソース領域１０２とが配置され、非ソース領域１０２はソース領域１０１の一側に位置する第１の側部を有し、非ソース領域１０２のデバイス機能層に配置される第１の槽１０５と第２の槽１０７はいずれも第１の側部に位置することで、第１の槽１０５と第２の槽１０７とがソース領域１０１により遮断されてデバイスのゲートソース電気容量Ｃの増大が制限されることを回避することができる。例えば、いくつかの実施形態においては図１に示されるように、非ソース領域１０２はソース領域１０１の外周を包囲し、非ソース領域１０２の中の第１の側部はソース領域１０１の一側（図１における下方側）に位置し、非ソース領域１０２の第１の側部内のデバイス機能層上に第１の槽１０５と第２の槽１０７とを形成すると、第１の槽１０５と第２の槽１０７との位置をいずれも非ソース領域１０２の第１の側部に位置させることができるので、これにより第２の槽１０７と第１の槽１０５との間がソース領域１０１により遮断されてデバイスのゲートソース電気容量Ｃの増大が制限されることを回避することができる。

【0020】

いくつかの実施形態においては、デバイス機能層に配置される第１の槽１０５の数が複数個であることは可能であり、具体的には実際の需要に基づいて合理的に設定することができる。例えば図１に示されるように、第１の槽１０５が２個である場合、２個の第１の槽１０５はゲート電極溶接パッド１０４の基板１０８における垂直投影エリア内に対角的に分布することができる。

【0021】

いくつかの実施形態においては、デバイス機能層上に配置される第２の槽１０７の数も複数個であることは可能であり、具体的には同じく実際の需要に基づいて合理的に設定することができる。例えば図１に示されるように、第２の槽１０７が４個である場合、４個の第２の槽１０７はソース電極溶接パッド１０６の基板１０８における垂直投影エリア内に対角的に分布することができる。

【0022】

いくつかの実施形態においては、図６を更に参照すると、非ソース領域１０２内にゲート電極溶接パッド１０４及びソース電極溶接パッド１０６が配置され、図７に示されるように、横方向電界効果トランジスタは更にソース領域１０１に配置されるゲート電極、ソース電極１１７、およびドレイン電極１１８を含み、ゲート電極溶接パッド１０４はゲート電極と電気的に接続し、ソース電極溶接パッド１０６はソース電極１１７と電気的に接続し、ゲート電極溶接パッド１０４がゲート電極駆動回路に直列接続するように横方向電界効果トランジスタが配置される際、ゲート電極とゲート電極溶接パッド１０４とゲート電極駆動回路とが接続して形成する回路構造の電気抵抗はＲであり、ゲート電極とゲート電極溶接パッド１０４とゲート電極駆動回路とが接続して形成する回路構造の寄生インダクタンスはＬであり、横方向電界効果トランジスタはゲートソース電気容量Ｃを有し、非ソース領域１０２内に配置されるゲート電極溶接パッド１０４及びソース電極溶接パッド１０６がそれぞれデバイス機能層の第１の表面から基板１０８の表面まで延伸することにより、この中で、ゲート電極溶接パッド１０４自身がデバイス機能層と基板１０８からそれぞれ絶縁隔離され、ソース電極溶接パッド１０６が基板１０８にショート接続することで、ゲート電極溶接パッド１０４を基板１０８にショート接続させるソース電極溶接パッド１０６がコンデンサ構造を形成し、ゲート電極溶接パッド１０４とソース電極溶接パッド１０６との間に形成するデバイスのゲートソース電気容量Ｃを増大させる。いくつかの実施形態においては、図８に示されるように、横方向電界効果トランジスタの寄生パラメータ分布が示され、

【数1】

が成立する際、横方向電界効果トランジスタはオーバーダンピング状態で稼働することができ、ＲＬＣ直列共振回路によって更にゲート電極振動を緩和させてデバイス消耗を抑えてデバイスの誤った起動を回避することができる。

【0023】

いくつかの実施形態においては、図１に示されるように、非ソース領域１０２内のデバイス機能層に更にドレイン電極パッド１０３が配置され、ドレイン電極パッド１０３はソース領域１０１内の主動デバイスのドレイン電極１１８に接続することができる。

【0024】

いくつかの実施形態において、ソース電極溶接パッド１０６は接地するように配置されることが可能であり、ドレイン電極１１８は電源と接続するように配置されることができる。

【0025】

いくつかの実施形態においては、誘電体層１１３をゲート電極溶接パッド１０４と基板１０８にショート接続するソース電極溶接パッド１０６とにより形成されるコンデンサの誘電体とされるので、誘電体層１１３の厚さ及び材料を改変することにより、デバイスゲートソース電気容量Ｃの大きさを対応して調節することができる。例えば、デバイスゲートソース電気容量Ｃをある数値に調節する必要がある際は、厚さと材料とのうちの１つもしくは両者の組み合わせを改変することによって、デバイスゲートソース電気容量Ｃをある数値に据えることができる。

【0026】

いくつかの実施形態において、ゲート電極溶接パッド１０４と基板１０８にショート接続するソース電極溶接パッド１０６とにより形成されるコンデンサの絶縁破壊電圧は横方向電界効果トランジスタの実稼働電圧より高くあるべきであり、これによりデバイスの安定性を効果的に向上させることができる。

【0027】

いくつかの実施形態においては、ゲート電極溶接パッド１０４とソース電極溶接パッド１０６とにより形成されるコンデンサの絶縁破壊電圧の要求及びデバイスゲートソース電気容量Ｃの要求に鑑みて、誘電体層１１３の厚さ及び材料を合理的に選択配置すべきである。

【0028】

いくつかの実施形態において、第１の槽１０５、及び／もしくは、第２の槽１０７の深さはデバイス機能層の厚さより大であり，例えば６５０Ｖ ＧａＮ ＨＥＭＴの典型的エキタピシャル厚さは５μｍであり、第１の槽１０５、及び／もしくは、第２の槽１０７は５μｍより大の深さで基板１０８の表面にエッチングされる必要がある。

【0029】

いくつかの実施形態においては、誘電体層１１３の厚さは５ｎｍより大きいことが可能であり、例えば５ｎｍ、１０ｎｍ、１５ｎｍなどであり、これにより、絶縁破壊電圧の要求及びデバイスゲートソース電気容量Ｃの要求を満足することができる。例えば、ＧａＮ Ｅ－ＨＥＭＴゲート稼働電圧は６Ｖであり、誘電体材料はＳｉＯ_２であり、典型的絶縁破壊電場は６ＭＶ/ｃｍである場合、誘電体層１１３の厚さは１０ｎｍより大きい必要がある。

【0030】

いくつかの実施形態において、誘電体層１１３の材料はＳｉＯ_２とＳｉ_３Ｎ_４とＡｌ_２Ｏ_３との中の一種類であることができる。いくつかの実施形態において、誘電体層１１３はＳｉ_３Ｎ_４/Ａｌ_２Ｏ_３の積層であることができ、誘電体層１１３を誘電体積層と言うのは、Ｓｉ_３Ｎ_４層を先に堆積形成してから、Ｓｉ_３Ｎ_４層の上にＡｌ_２Ｏ_３層を更に堆積することを意味する。

【0031】

いくつかの実施形態において、横方向電界効果トランジスタはＨＥＭＴデバイスであり、ＨＥＭＴデバイスは基板１０８と基板１０８に位置するデバイス機能層とを含み、基板１０８とデバイス機能層とはいずれもソース領域１０１に位置する部分と非ソース領域１０２に位置する部分を含む。

【0032】

いくつかの実施形態において、デバイス機能層は基板１０８に形成される複数の活性半導体層を含むことができ、複数の活性半導体層はいずれもソース領域１０１及び非ソース領域１０２に位置し、ソース領域１０１に位置する少なくとも２つの活性半導体層の間に形成される異質境界面の箇所に２次元エレクトロンガスを有し、非ソース領域１０２に位置する２つの活性半導体層の間に形成される異質境界面の箇所は２次元エレクトロンガスを有しない（２次元エレクトロンガスを有しない方法はイオン注入などの工業技術を採用して除去することができる）。

【0033】

いくつかの実施形態において、横方向電界効果トランジスタがＨＥＭＴデバイスである場合、ＨＥＭＴデバイスは基板１０８と基板１０８に形成されるデバイス機能層とを含み、この中で、図７に示されるように、デバイス機能層が含む複数の活性半導体層は、基板１０８に形成されるコア形成層（図示せず）と、コア形成層に順番に形成されるバッファー層１０９とチャンネル層１１０と、チャンネル層１１０に形成される遮蔽層１１１と、遮蔽層１１１に形成される鈍化層１１６と、であることができ、コア形成層は基板１０８の次の層の活性半導体層との間の格子不整合を減少させることができ、チャンネル層１１０と遮蔽層１１１との間に２次元エレクトロンガスが形成され（非ソース領域１０２に位置する部分は除去される）、鈍化層１１６に遮蔽層１１１に接触するソース電極１１７及びドレイン電極１１８が形成され、且つ、ソース電極１１７とドレイン電極１１８との間に遮蔽層１１１に接触するゲート電極が形成される。

【0034】

いくつかの実施形態においては、図７に示されるように、ゲート電極は遮蔽層１１１に形成されるＰタイプドープ層１１９とＰタイプドープ層１１９に形成されるゲート電極金属１２０とを含むことができる。

【0035】

いくつかの実施形態において、基板１０８は炭化ケイ素とサファイアとスピネルと酸化亜鉛とケイ素と窒化ガリウムと窒化アルミニウムもしくはIII族窒化物材料の成長をサポートできる他のあらゆる材料を用いて作成することができる。

【0036】

いくつかの実施形態において、コア形成層は複数種類の異なる材料を含むことができ、例えばＡｌ_ｘＧａ_１-ｘＮ（０≦ｘ≦１）を含む。例えば金属酸化物化学気相成長法（ＭＯＣＶＤ）、ハイドライド気相成長法（ＨＶＰＥ）もしくは分子線エピタキシー法（ＭＢＥ）などの既知の半導体成長技術を用いて基板１０８にコア形成層を形成することができる。

【0037】

いくつかの実施形態において、バッファー層１０９とチャンネル層１１０は例えばＡｌ_ｘＧａ_ｙＩｎ_{（１-ｘ-ｙ）}Ｎ（０≦ｘ≦１，０≦ｙ≦１，ｘ+ｙ≦１）などのIII族窒化物材料を用いて作成することができる。例えば、バッファー層１０９とチャンネル層１１０はＧａＮ層であり、他のいくつかの実施形態においては、ＧａＮ層にＦｅをドープすることができる。コア形成層の成長に用いられるのと同じ方法を用いてバッファー層１０９とチャンネル層１１０を作成することができる。

【0038】

いくつかの実施形態において、遮蔽層１１１とチャンネル層１１０との中のいずれもがドープされたもしくはドープされていないIII族窒化物材料を含むことができる。遮蔽層１１１は例えばＩｎＧａＮ、ＡｌＧａＮ、ＡｌＮもしくはこれらの組合せなど異なる材料の１つもしくは複数の層を含むことができる。コア形成層の成長に用いられるのと同じ方法を用いて遮蔽層１１１を作成することができる。

【0039】

いくつかの実施形態において、ソース電極溶接パッド１０６の材料はチタニウムとアルミニウムと金とニッケルとの中の１種であり、あるいは、チタニウムとアルミニウムと金とニッケルとの中の数種類の合金であり、いくつかの実施形態において、ゲート電極溶接パッド１０４の材料はニッケルと金と白金とチタニウムとクロムとチタニウムとタングステンとの中の１種であり、あるいは、ニッケルと金と白金とチタニウムとクロムとチタニウムとタングステンとの中の数種類の合金であり、もしくはケイ化白金である。いくつかの実施形態において、ドレイン電極パッド１０３の材料はチタニウムとアルミニウムと金とニッケルとの中の１種であり、あるいは、チタニウムとアルミニウムと金とニッケルとの中にある数種類の合金である。いくつかの実施形態において、ソース電極１１７の材料はチタニウムとアルミニウムと金とニッケルとの中の１種であり、あるいは、チタニウムとアルミニウムと金とニッケルとの中にある数種類の合金であり、いくつかの実施形態において、ゲート電極の材料はニッケルと金と白金とチタニウムとクロムとチタニウムとタングステンとの中の１種であり、あるいは、ニッケルと金と白金とチタニウムとクロムとチタニウムとタングステンとの中にある数種類の合金であり、もしくはケイ化白金である。いくつかの実施形態において、ドレイン電極１１８の材料はチタニウムとアルミニウムと金とニッケルとの中の１種であり、あるいは、チタニウムとアルミニウムと金とニッケルとの中の数種類の合金である。

【0040】

本出願の実施例の他の１つの方面では、横方向電界効果トランジスタの製造方法を提供し、図９に示されるように、この方法は以下の手順を含む。

【0041】

Ｓ０１０：デバイス構造を提供し、デバイス構造は基板と基板に配置されると共に、基板から離れる第１の表面を有するデバイス機能層とを有し、デバイス構造にはソース領域の作成に用いられる第１のエリアと非ソース領域の作成に用いられる第２のエリアとが配置される。

【0042】

Ｓ０２０：第２のエリアに第１の表面から基板まで延伸する第１の槽及び第２の槽を作成する。

【0043】

Ｓ０３０：誘電体層を作成し、誘電体層は第１の部分と第２の部分とを含むように構成され、誘電体層の第１の部分は第１の槽の周壁及び底壁に配置され、誘電体層の第２の部分は第１の表面に配置される。
Ｓ０４０：ゲート電極溶接パッドを作成し、ゲート電極溶接パッドは第１の部分と第２の部分とを有するように構成され、ゲート電極溶接パッドの第１の部分は第１の槽の周縁の第１の表面の第１の部分に位置し、ゲート電極溶接パッドの第２の部分は第１の槽に充填される。

【0044】

Ｓ０５０：ソース電極溶接パッドを作成し、ソース電極溶接パッドは第１の部分と第２の部分とにより構成され、ソース電極溶接パッドの第１の部分は第２の槽の周縁の第１の表面の第１の部分に位置し、ソース電極溶接パッドの第２の部分は第２の槽に充填される。

【0045】

本出願はソース領域の中の主動デバイスの構成に対して変更を行わないため、従って、元のデバイス工業技術に対する改変幅を小さくしてコストを低下させることができる。これと同時に、本出願の第２の槽と第１の槽とはいずれも元々あるソース電極溶接パッド区域とゲート電極溶接パッド区域との中にあるので、余分な面積を占めるためにデバイスのサイズが比較的に大きくなることを回避することができる。

【0046】

いくつかの実施形態においては図２に示されるように、Ｓ０１０において、デバイス構造は基板１０８とデバイス機能層とを含み、デバイス機能層は基板１０８に配置され、且つ、基板１０８から離れた第１の表面を有する。デバイス構造に第１のエリアと第２のエリアが配置され、第１のエリアによってソース領域１０１を作成することができ、第２のエリアによって非ソース領域１０２を作成することができる。具体的な作成方法は第２のエリアに対して表面エッチングもしくはイオン注入により行うことができ、これにより第２のエリアに非ソース領域１０２を形成し、そして第１のエリアはソース領域１０１とされる。

【0047】

いくつかの実施形態において、Ｓ０２０では、図３に示されるように、非ソース領域１０２のデバイス機能層の第１の表面にフォトレジスト層１１２全体を塗布してから、露光、現像などの工業技術によりフォトレジスト層１１２にウィンドウを開けてデバイス機能層を露出させることによって、第１の槽１０５及び第２の槽１０７の位置を定義する。図４に示されるように、ウィンドウを開けた位置からデバイス機能層に対してエッチングを行うことで、デバイス機能層に第１の槽１０５と第２の槽１０７とをそれぞれ形成する。エッチングの際においては、形成される第１の槽１０５及び第２の槽１０７をデバイス機能層の第１の表面から基板１０８の表面まで延伸させ、基板１０８の表面を第１の槽１０５と第２の槽１０７内に露出させてフォトレジスト層１１２を剥離させるべきである。

【0048】

いくつかの実施形態において、Ｓ０３０では、図５に示されるように、デバイス機能層に誘電体層１１３全体を堆積し、誘電体層１１３が覆う第１の槽１０５の周壁及び底壁の第１の部分及び誘電体層１１３の第１の部分に連続し且つ、第１の槽１０５の周縁の第１の表面の第２の部分をエッチングにより残す。

【0049】

いくつかの実施形態において、図６に示されるように、Ｓ０４０では、フォトリソグラフィ、蒸着、金属剥離の方法によりゲート電極溶接パッド１０４を作成できる。ウィンドウの位置に基づいて、ゲート電極溶接パッド１０４の第２の部分を誘電体層１１３により完全に覆われる第１の槽１０５の中に充填し、ゲート電極溶接パッド１０４の第１の部分は第１の槽１０５の外に位置し、且つ、ゲート電極溶接パッド１０４に連続する第２の部分は誘電体層１１３の第２の部分に位置し、これにより、ゲート電極溶接パッド１０４を形成してそれぞれデバイス機能層との間、基板１０８との間の誘電体層１１３により絶縁隔離された構造を形成する。

【0050】

いくつかの実施形態において、図６に示されるように、Ｓ０５０では、フォトリソグラフィ、蒸着、金属剥離の方法によりソース電極溶接パッド１０６を作成できる。ウィンドウの位置に基づいて、ソース電極溶接パッド１０６の第２の部分を直接的に第２の槽１０７の中に充填し、ソース電極溶接パッド１０６の第１の部分は第２の槽１０７の外に位置し、且つ、ソース電極溶接パッド１０６の第２の部分に連続し且つ第２の槽１０７の周縁の第１の表面を覆う。これによりソース電極溶接パッド１０６がそれぞれデバイス機能層に接触して基板１０８にショート接続する構造を形成する。

【0051】

いくつかの実施形態において、図７に示されるように、ソース領域１０１のデバイス機能層に主動デバイスを作製する際、まずはデバイス機能層の表面に鈍化層１１６全体を形成してから、フォトリソグラフィにより鈍化層１１６にソース電極１１７ウィンドウ及びドレイン電極１１８ウィンドウを形成し、フォトリソグラフィ、蒸着、金属剥離等の方法によりソース電極１１７ウィンドウ及びドレイン電極１１８ウィンドウの中にソース電極１１７及びドレイン電極１１８を形成する。これと同じ道理で、ソース電極１１７ウィンドウ及びドレイン電極１１８ウィンドウが形成される工業技術を参照し、鈍化層１１６をエッチングして鈍化層１１６にゲート電極槽を形成し、ゲート電極槽はソース電極１１７とドレイン電極１１８との間に位置し、それからゲート電極槽の中にゲート電極を作成する。

【0052】

横方向電界効果トランジスタにソース領域１０１と非ソース領域１０２とが配置され、非ソース領域１０２はソース領域１０１の一側に位置する的第１の側部を有し、非ソース領域１０２のデバイス機能層に配置される第１の槽１０５と第２の槽１０７はいずれも第１の側部に位置することで、第１の槽１０５と第２の槽１０７とがソース領域１０１により遮断されてデバイスのゲートソース電気容量Ｃの増大が制限されることを回避することができる。例えば、いくつかの実施形態においては図１に示されるように、非ソース領域１０２はソース領域１０１の外周を包囲し、非ソース領域１０２の中の第１の側部はソース領域１０１の一側（図１における下方側）に位置し、非ソース領域１０２の第１の側部内のデバイス機能層上に第１の槽１０５と第２の槽１０７とを形成すると、第１の槽１０５と第２の槽１０７との位置をいずれも非ソース領域１０２の第１の側部に位置させることができるので、これにより第２の槽１０７と第１の槽１０５との間がソース領域１０１により遮断されてデバイスのゲートソース電気容量Ｃの増大が制限されることを回避することができる。

【0053】

いくつかの実施形態においては、図６を更に参照すると、非ソース領域１０２内にゲート電極溶接パッド１０４及びソース電極溶接パッド１０６が配置され、図７に示されるように、横方向電界効果トランジスタは更にソース領域１０１に配置されるゲート電極、ソース電極１１７、ドレイン電極１１８を含み、ゲート電極溶接パッド１０４はゲート電極と電気的に接続し、ソース電極溶接パッド１０６はソース電極１１７と電気的に接続し、ゲート電極溶接パッド１０４がゲート電極駆動回路に直列接続するように横方向電界効果トランジスタが配置される際、ゲート電極とゲート電極溶接パッド１０４とゲート電極駆動回路とが接続して形成する回路構造の電気抵抗はＲであり、ゲート電極とゲート電極溶接パッド１０４とゲート電極駆動回路とが接続して形成する回路構造の寄生インダクタンスはＬであり、横方向電界効果トランジスタはゲートソース電気容量Ｃを有し、非ソース領域１０２内に配置されるゲート電極溶接パッド１０４及びソース電極溶接パッド１０６がそれぞれデバイス機能層の第１の表面から基板１０８の表面まで延伸することにより、この中で、ゲート電極溶接パッド１０４自身がデバイス機能層と基板１０８からそれぞれ絶縁隔離され、ソース電極溶接パッド１０６が基板１０８にショート接続することで、ゲート電極溶接パッド１０４を基板１０８にショート接続させるソース電極溶接パッド１０６によりコンデンサ構造を形成し、ゲート電極溶接パッド１０４とソース電極溶接パッド１０６との間に形成するデバイスのゲートソース電気容量Ｃを増大させる。いくつかの実施形態においては、図８に示されるように、横方向電界効果トランジスタの寄生パラメータ分布が示され、

【数2】

が成立する際、横方向電界効果トランジスタはオーバーダンピング状態で稼働することができ、ＲＬＣ直列共振回路によって更にゲート電極振動を緩和させてデバイス消耗を抑えてデバイスの誤った起動を回避する。いくつかの実施形態においては、図１に示されるように、非ソース領域１０２内のデバイス機能層に更にドレイン電極パッド１０３が配置され、ドレイン電極パッド１０３はソース領域１０１内の主動デバイスのドレイン電極１１８に接続することができる。

【0054】

いくつかの実施形態において、ソース電極溶接パッド１０６は接地するように配置され、ドレイン電極１１８は電源と接続するように配置される。

【0055】

いくつかの実施形態においては、誘電体層１１３をゲート電極溶接パッド１０４と基板１０８にショート接続するソース電極溶接パッド１０６とにより形成されるコンデンサの誘電体とされるので、誘電体層１１３の厚さ及び材料を改変することにより、デバイスゲートソース電気容量Ｃの大きさを対応して調節することができる。例えば、デバイスゲートソース電気容量Ｃをある数値に調節する必要がある際は、厚さと材料とのうちの１つもしくは両者の組み合わせを改変することによって、デバイスゲートソース電気容量Ｃをある数値に据えることができる。

【0056】

いくつかの実施形態において、ゲート電極溶接パッド１０４と基板１０８にショート接続するソース電極溶接パッド１０６とにより形成されるコンデンサの絶縁破壊電圧は横方向電界効果トランジスタの実稼働電圧より高くあるべきであり、これによりデバイスの安定性を効果的に向上させることができる。

【0057】

いくつかの実施形態においては、ゲート電極溶接パッド１０４とソース電極溶接パッド１０６とにより形成されるコンデンサの絶縁破壊電圧の要求及びデバイスゲートソース電気容量Ｃの要求に鑑みて、誘電体層１１３の厚さ及び材料を合理的に選択配置すべきである。

【0058】

いくつかの実施形態において、第１の槽１０５、及び／もしくは、第２の槽１０７の深さはデバイス機能層の厚さより大であり，例えば６５０Ｖ ＧａＮ ＨＥＭＴの典型的エキタピシャル厚さは５μｍであり、第１の槽１０５、及び／もしくは、第２の槽１０７は５μｍより大の深さで基板１０８の表面にエッチングされる必要がある。

【0059】

いくつかの実施形態においては、誘電体層１１３の厚さは５ｎｍより大きいことが可能であり、例えば５ｎｍ、１０ｎｍ、１５ｎｍなどであり、これにより、絶縁破壊電圧の要求及びデバイスゲートソース電気容量Ｃの要求を満足することができる。例えば、ＧａＮ Ｅ－ＨＥＭＴゲート稼働電圧は６Ｖであり、誘電体材料はＳｉＯ_２であり、典型的絶縁破壊電場は６ＭＶ/ｃｍである場合、誘電体層１１３の厚さは１０ｎｍより大きい必要がある。

【0060】

いくつかの実施形態において、誘電体層１１３の材料はＳｉＯ_２とＳｉ_３Ｎ_４とＡｌ_２Ｏ_３との中の一種類であることができる。いくつかの実施形態において、誘電体層１１３はＳｉ_３Ｎ_４/Ａｌ_２Ｏ_３の積層であることができ、誘電体層１１３を誘電体積層と言うのは、Ｓｉ_３Ｎ_４層を先に堆積形成してから、Ｓｉ_３Ｎ_４層の上にＡｌ_２Ｏ_３層を更に堆積することを意味する。

【0061】

いくつかの実施形態において、横方向電界効果トランジスタはＨＥＭＴデバイスであり、ＨＥＭＴデバイスは基板１０８と基板１０８に位置するデバイス機能層とを含み、基板１０８とデバイス機能層とはいずれもソース領域１０１に位置する部分と非ソース領域１０２に位置する部分を含む。

【0062】

いくつかの実施形態において、デバイス機能層は基板１０８に形成される複数の活性半導体層を含むことができ、複数の活性半導体層はいずれもソース領域１０１及び非ソース領域１０２に位置し、ソース領域１０１に位置する２つの活性半導体層の間に形成される異質境界面の箇所に２次元エレクトロンガスを有し、非ソース領域１０２に位置する２つの活性半導体層の間に形成される異質境界面の箇所は２次元エレクトロンガスを有しない（２次元エレクトロンガスを有しない方法はイオン注入などの工業技術を採用して除去することができる）。

【0063】

いくつかの実施形態において、横方向電界効果トランジスタがＨＥＭＴデバイスである場合、ＨＥＭＴデバイスは基板１０８と基板１０８に形成されるデバイス機能層とを含み、この中で、図７に示されるように、デバイス機能層が含む複数の活性半導体層は、基板１０８に形成されるコア形成層（図示せず）と、コア形成層に順番に形成されるバッファー層１０９とチャンネル層１１０と、チャンネル層１１０に形成される遮蔽層１１１と、遮蔽層１１１に形成される鈍化層１１６と、であることができ、コア形成層は基板１０８の次の層の活性半導体層との間の格子不整合を減少させることができ、チャンネル層１１０と遮蔽層１１１との間に２次元エレクトロンガスが形成され（非ソース領域１０２に位置する部分は除去される）、鈍化層１１６に遮蔽層１１１に接触するソース電極１１７及びドレイン電極１１８が形成され、且つ、ソース電極１１７とドレイン電極１１８との間に遮蔽層１１１に接触するゲート電極が形成される。

【0064】

いくつかの実施形態においては、図７に示されるように、ゲート電極は遮蔽層１１１に形成されるＰタイプドープ層１１９とＰタイプドープ層１１９に形成されるゲート電極金属１２０とを含むことができる。

【0065】

いくつかの実施形態において、基板１０８は炭化ケイ素とサファイアとスピネルと酸化亜鉛とケイ素と窒化ガリウムと窒化アルミニウムもしくはIII族窒化物材料の成長をサポートできる他のあらゆる材料を用いて作成することができる。

【0066】

いくつかの実施形態において、コア形成層は複数種類の異なる材料を含むことができ、例えばＡｌ_ｘＧａ_１-ｘＮ（０≦ｘ≦１）を含む。例えば金属酸化物化学気相成長法（ＭＯＣＶＤ）、ハイドライド気相成長法（ＨＶＰＥ）もしくは分子線エピタキシー法（ＭＢＥ）などの既知の半導体成長技術を用いて基板１０８にコア形成層を形成することができる。

【0067】

いくつかの実施形態において、バッファー層１０９とチャンネル層１１０は例えばＡｌ_ｘＧａ_ｙＩｎ_{（１-ｘ-ｙ）}Ｎ（０≦ｘ≦１，０≦ｙ≦１，ｘ+ｙ≦１）などのIII族窒化物材料を用いて作成することができる。例えば、バッファー層１０９とチャンネル層１１０はＧａＮ層であり、他のいくつかの実施形態においては、ＧａＮ層にＦｅをドープすることができる。コア形成層の成長に用いられるのと同じ方法を用いてバッファー層１０９とチャンネル層１１０を作成することができる。

【0068】

いくつかの実施形態において、遮蔽層１１１とチャンネル層１１０の中のいずれもがドープされたもしくはドープされていないＩＩＩ族窒化物材料を含むことができる。遮蔽層１１１は例えばＩｎＧａＮ、ＡｌＧａＮ、ＡｌＮもしくはこれらの組合せなどの異なる材料の１つの層もしくは複数の層を含むことができる。コア形成層の成長に用いられるのと同じ方法を用いて遮蔽層１１１を作成することができる。

【0069】

いくつかの実施形態において、ソース電極溶接パッド１０６の材料はチタニウムとアルミニウムと金とニッケルとの中の１種であり、あるいは、チタニウムとアルミニウムと金とニッケルとの中の数種類の合金であり、いくつかの実施形態において、ゲート電極溶接パッド１０４の材料はニッケルと金と白金とチタニウムとクロムとチタニウムとタングステンとの中の１種であり、あるいは、ニッケルと金と白金とチタニウムとクロムとチタニウムとタングステンとの中の数種類の合金であり、もしくはケイ化白金である。いくつかの実施形態において、ドレイン電極パッド１０３の材料はチタニウムとアルミニウムと金とニッケルとの中の１種であり、あるいは、チタニウムとアルミニウムと金とニッケルとの中の数種類の合金である。

【0070】

いくつかの実施形態において、ソース電極１１７の材料はチタニウムとアルミニウムと金とニッケルとの中の１種であり、あるいは、チタニウムとアルミニウムと金とニッケルとの中の数種類の合金であり、いくつかの実施形態において、ゲート電極の材料はニッケルと金と白金とチタニウムとクロムとチタニウムとタングステンとの中の１種であり、あるいは、ニッケルと金と白金とチタニウムとクロムとチタニウムとタングステンとの中の数種類の合金であり、もしくはケイ化白金である。いくつかの実施形態において、ドレイン電極１１８の材料はチタニウムとアルミニウムと金とニッケルとの中の１種であり、あるいは、チタニウムとアルミニウムと金とニッケルとの中の数種類の合金である。

【0071】

以上にのべたものは本出願の好ましい実施形態に過ぎず、本発明はこれらに限定されるものではなく、本領域の技術人員にとって、本出願は各種の変更や変化があり得る。本出願の精神および原則の範囲内における全てのあらゆる修飾および均等な構成も、本出願の請求範囲に包含されるものとする。

【符号の説明】

【0072】

１０１ ソース領域
１０２ 非ソース領域
１０３ ドレイン電極パッド
１０４ ゲート電極溶接パッド
１０５ 第１の槽
１０６ ソース電極溶接パッド
１０７ 第２の槽
１０８ 基板
１０９ バッファー層
１１０ チャンネル層
１１１ 遮蔽層
１１２ フォトレジスト層
１１３ 誘電体層
１１６ 鈍化層
１１７ ソース電極
１１８ ドレイン電極
１１９ Ｐタイプドープ層
１２０ ゲート電極金属

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【国際調査報告】