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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-02-06
(54)【発明の名称】不揮発性メモリ・セルを含む半導体論理回路
(51)【国際特許分類】
H10B 63/10 20230101AFI20240130BHJP
H10N 70/20 20230101ALI20240130BHJP
G11C 11/56 20060101ALI20240130BHJP
H03K 19/21 20060101ALI20240130BHJP
【ＦＩ】
H10B63/10
H10N70/20
G11C11/56 450
H03K19/21
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2023540038
(86)(22)【出願日】2022-01-04
(85)【翻訳文提出日】2023-06-29
(86)【国際出願番号】 CN2022070025
(87)【国際公開番号】W WO2022148334
(87)【国際公開日】2022-07-14
(31)【優先権主張番号】17/145,632
(32)【優先日】2021-01-11
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】390009531
【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ
(74)【代理人】
【識別番号】100112690
【弁理士】
【氏名又は名称】太佐 種一
(74)【代理人】
【識別番号】100120710
【弁理士】
【氏名又は名称】片岡 忠彦
(72)【発明者】
【氏名】ゴン、ナンボ
(72)【発明者】
【氏名】安藤 崇志
(72)【発明者】
【氏名】コーエン、ガイ、エム
【テーマコード（参考）】
5F083
5J042
【Ｆターム（参考）】
5F083FZ10
5F083JA39
5F083JA40
5F083JA60
5F083PR21
5F083PR22
5J042BA14
5J042BA15
5J042CA20
5J042DA01
5J042DA06
(57)【要約】
相変化メモリ（ＰＣＭ）デバイスが、下部電極と、下部電極の上の下部ヒータと、下部ヒータの上の下部緩衝層と、下部緩衝層の上のＰＣＭ領域と、ＰＣＭ領域の上の上部緩衝層と、上部緩衝層の上の上部ヒータと、上部ヒータの上の上部電極とを含む。
【特許請求の範囲】
【請求項1】
相変化メモリ（ＰＣＭ）デバイスであって、下部電極と、
前記下部電極の上の下部ヒータと、
前記下部ヒータの上の下部緩衝層と、
前記下部緩衝層の上のＰＣＭ領域と、
前記ＰＣＭ領域の上の上部緩衝層と、
前記上部緩衝層の上の上部ヒータと、
前記上部ヒータの上の上部電極と
を含む、ＰＣＭデバイス。
【請求項2】
前記下部緩衝層が、Ｃ、ＴｉＮ、ＴａＮ、ＴｉＣ、ＴａＣ、ＴｉＡｌＮ、ＴａＡｌＮ、ＴｉＡｌＣ、ＴａＡｌＣ、ＨｆＮおよびＷＮからなるグループから選択された材料を含む、請求項１に記載のＰＣＭデバイス。
【請求項3】
前記下部ヒータが、窒化チタンまたは窒化タンタルを含む、請求項１に記載のＰＣＭデバイス。
【請求項4】
前記ＰＣＭ領域が、Ｓｂ（ｘ）Ｔｅ（ｙ）、Ｇｅ（ｘ）Ｓｂ（ｙ）Ｔｅ（ｚ）およびＩｎ（ｘ）Ｓｅ（ｙ）からなるグループから選択された材料を含み、ｘ、ｙおよびｚは整数である、請求項１に記載のＰＣＭデバイス。
【請求項5】
前記ＰＣＭ領域が１００ｎｍ未満の厚さを含む、請求項１に記載のＰＣＭデバイス。
【請求項6】
前記ＰＣＭ領域が２０ｎｍ未満の厚さを含む、請求項１に記載のＰＣＭデバイス。
【請求項7】
前記ＰＣＭ領域が１ｎｍと１００ｎｍの間の厚さを含み、前記ＰＣＭ領域が、Ｓｂ（ｘ）Ｔｅ（ｙ）、Ｇｅ（ｘ）Ｓｂ（ｙ）Ｔｅ（ｚ）およびＩｎ（ｘ）Ｓｅ（ｙ）からなるグループから選択された材料を含み、ｘ、ｙおよびｚは整数である、請求項１に記載のＰＣＭデバイス。
【請求項8】
半導体デバイスを製作する方法であって、基板上に下部電極を形成することと、
前記下部電極の上に下部ヒータを形成することと、
前記下部ヒータの上に下部緩衝層を形成することと、
前記下部緩衝層の上にＰＣＭ領域を形成することと、
前記ＰＣＭ領域の上に上部緩衝層を形成することと、
前記上部緩衝層の上に上部ヒータを形成することと、
前記上部ヒータの上に上部電極を形成することと
を含む、方法。
【請求項9】
前記下部緩衝層が、Ｃ、ＴｉＮ、ＴａＮ、ＴｉＣ、ＴａＣ、ＴｉＡｌＮ、ＴａＡｌＮ、ＴｉＡｌＣ、ＴａＡｌＣ、ＨｆＮおよびＷＮからなるグループから選択された材料を含む、請求項８に記載の方法。
【請求項10】
前記緩衝層がテルル化ゲルマニウムを含む、請求項８に記載の方法。
【請求項11】
前記下部ヒータが窒化タンタルを含む、請求項８に記載の方法。
【請求項12】
前記ＰＣＭ領域が、Ｓｂ（ｘ）Ｔｅ（ｙ）、Ｇｅ（ｘ）Ｓｂ（ｙ）Ｔｅ（ｚ）およびＩｎ（ｘ）Ｓｅ（ｙ）からなるグループから選択された材料を含み、ｘ、ｙおよびｚは整数である、請求項８に記載の方法。
【請求項13】
前記ＰＣＭ領域が１００ｎｍ未満の厚さを有する、請求項８に記載の方法。
【請求項14】
前記ＰＣＭ領域が２０ｎｍ未満の厚さを有する、請求項８に記載の方法。
【請求項15】
相変化メモリ（ＰＣＭ）半導体論理回路を使用する方法であって、前記回路が、第１のノードと第２のノードとの間に直列に配置されたＰＣＭセルを含み、前記第１のノードが第１の書き込みパルスを受け取るように構成され、前記第２のノードが第２の書き込みパルスを受け取るように構成され、前記回路が前記第１のノードと前記第２のノードとにわたって読み出しパルスを受け取るように構成され、前記方法が、
前記第１の書き込みパルスの電圧振幅と前記第２の書き込みパルスの電圧振幅とが結合して前記ＰＣＭセルのリセット電圧振幅を超える、前記第１の書き込みパルスと前記第２の書き込みパルスとを、論理書き込み動作の前に前記ＰＣＭセルに同時に印加することと、
同時に、前記ＰＣＭセルに前記第１のノードの第１の論理状態を書き込むことと、不揮発性メモリに前記第２のノードの第２の論理状態を書き込むことと、
前記第１のノードと前記第２のノードとにわたって読み出しパルスを印加することと、
前記読み出しパルスに関連付けられた電流に従って前記回路の論理状態を解釈することと
を含む、方法。
【請求項16】
前記第２の書き込みパルスの電圧振幅が前記ＰＣＭセルのセット電圧を超え、前記ＰＣＭセルのリセット電圧未満である、請求項１５に記載の方法。
【請求項17】
前記第１の書き込みパルスと前記第２の書き込みパルスとが互いに異なる極性を有する、請求項１５に記載の方法。
【請求項18】
前記第１の書き込みパルスの電圧振幅が前記ＰＣＭセルのセット閾値を超え、前記ＰＣＭセルのリセット電圧未満である、請求項１５に記載の方法。
【請求項19】
前記読み出しパルスの電圧振幅が前記ＰＣＭセルのセット閾値未満である、請求項１５に記載の方法。
【請求項20】
前記回路がＸＯＲ論理回路を含む、請求項１５に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、一般には半導体論理回路に関する。本開示は、具体的には、単一の不揮発性メモリ・セルを含む排他的論理和（ＸＯＲ）回路および否定排他的論理和（ＸＮＯＲ）回路に関する。
【背景技術】
【0002】
相変化メモリ（ＰＣＭ）デバイスは、電力消費せずに数日から数十年にわたり記憶素子の状態を維持することができる不揮発性メモリ・デバイスである。揮発性メモリ・デバイスの例には、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）とスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）が含まれ、ＤＲＡＭは記憶素子が絶えずリフレッシュされることを必要とし、一方、ＳＲＡＭは記憶素子の状態を維持するためにエネルギーの不断の供給を必要とする。
【0003】
相変化メモリでは、異なる相になるように操作可能な材料に情報が記憶される。これらの相のそれぞれが、情報を記憶するために使用することができる異なる電気特性を示す。アモルファス相と結晶相とは検出可能な電気抵抗差を有するため、典型的にはこれらの相がビット記憶（０と１）に使用される２つの相である。具体的には、アモルファス相が結晶相より高い電気抵抗を有する。
【0004】
カルコゲナイドは、相変化材料として一般的に使用される材料のグループである。この材料のグループには、カルコゲン（周期表第１６族／ＶＩＡ）と他の元素を含む。セレン（Ｓｅ）とテルル（Ｔｅ）が、相変化メモリ・セルを作製する際にカルコゲナイドを生成するために使用されるグループにおける２つの最も一般的な半導体である。これの一例は、Ｇｅ２Ｓｂ２Ｔｅ５（ＧＳＴ－２２５）、ＳｂＴｅ、およびＩｎ２Ｓｅ３であろう。
【0005】
相変化メモリ・セル設計は、メモリ・セル・アレイの密度を最大限にし、それによって関連する回路の全体的なダイ占有面積を縮小するために、各セルの面積を最小にすることも試みている。論理デバイスに必要な回路構成要素の数の削減は、全体的な論理回路ダイ占有面積を縮小する手段を提供する。
【発明の概要】
【0006】
本開示の１つまたは複数の実施形態の基本的理解を与えるために、以下に概要を示す。この概要は、主要または重要な要素を特定すること、または特定の実施形態のいかなる範囲、または特許請求のいかなる範囲も規定することを意図していない。本概要の唯一の目的は、以下で示すより詳細な説明の導入として、本概念を簡略化された形態で示すことである。本明細書に記載の１つまたは複数の実施形態において、デバイス、システム、コンピュータ実装方法、装置、またはコンピュータ・プログラム製品あるいはこれらの組合せは、削減された数の構成要素と縮小されたダイ占有面積とを有するコンピュータ論理回路を可能にする。
【0007】
本発明の態様は、下部電極と、下部電極の上の下部ヒータと、下部ヒータの上の下部緩衝層と、下部緩衝層の上のＰＣＭ領域と、ＰＣＭ領域の上の上部緩衝層と、上部緩衝層の上の上部ヒータと、上部ヒータの上の上部電極とを有する半導体デバイスを含む。
【0008】
本発明の態様は、第１のノードが第１の書き込みパルスを受け取るように構成され、第２のノードが第２の書き込みパルスを受け取るように構成され、回路が第１のノードと第２のノードにわたる読み出しパルスを受け取るように構成された、第１のノードと第２のノードとの間に直列に配置された不揮発性メモリ・セルを含む半導体論理回路に関連する、方法、システムおよびコンピュータ論理回路を開示する。方法は、論理書き込み動作の前に、不揮発性メモリ・セルに第１の書き込みパルスと第２の書き込みパルスとを同時に印加することと、不揮発性メモリに、同時に、第１のノードの第１の論理状態を書き込み、第２のノードの第２の論理状態を書き込むことと、第１のノードと第２のノードとにわたって読み出しパルスを印加することと、読み出しパルスに関連付けられた応答に従って回路の論理状態を解釈することとを含む。
【0009】
同じ参照符号が一般に本開示の実施形態における同じ構成要素を指す、添付図面における本開示のいくつかの実施形態のより詳細な説明により、本開示の上記およびその他の目的、特徴および利点がより明らかになるであろう。
【図面の簡単な説明】
【0010】
【図1】本発明の一実施形態による、製作中の半導体デバイスの断面図である。
【図2】本発明の一実施形態による、製作中の半導体デバイスの断面図である。
【図3】本発明の一実施形態による、製作中の半導体デバイスの断面図である。
【図4】本発明の一実施形態による、製作中の半導体デバイスの断面図である。
【図5】本発明の一実施形態による、入力電圧とデバイスの状態のグラフ図である。
【図6】本発明の一実施形態による、論理回路構成要素の概略図である。
【図7】本発明の一実施形態による、論理回路制御書き込み信号と読み出し信号の概略図である。
【図9】本発明の一実施形態による、動作シーケンスを示すフローチャートである。
【発明を実施するための形態】
【0011】
本明細書では本発明の様々な実施形態について関連する図面を参照しながら説明する。本発明の範囲から逸脱することなく他の実施形態も考案することができる。以下の説明および図面では、要素間の様々な接続および位置関係（たとえば、上、下、隣接など）が記載されていることに留意されたい。これらの接続または位置関係あるいはその両方は、特に明記されていない限り、直接的または間接的とすることができ、本発明はこの点に関して限定的であることが意図されていない。したがって、実体の結合は、直接結合または間接結合を指す場合があり、実体間の位置関係は、直接的位置関係または間接的位置関係であり得る。間接的位置関係の一例として、本説明で層「Ｂ」の上に層「Ａ」を形成すると言う場合、層「Ａ」と層「Ｂ」の関連特性および機能が介在層によって実質的に変更されない限り、層「Ａ」と層「Ｂ」との間に１つまたは複数の介在層（たとえば層「Ｃ」）がある状況を含む。
【0012】
特許請求の範囲および明細書の解釈のために以下の定義および略語を使用するものとする。本明細書で使用する「備える（ｃｏｍｐｒｉｓｅｓ）」、「備えている（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅｓ）」、「含んでいる（ｉｎｃｌｕｄｉｎｇ）」、「有する（ｈａｓ）」、「有している（ｈａｖｉｎｇ）」、「含有する（ｃｏｎｔａｉｎｓ）」、または「含有している（ｃｏｎｔａｉｎｉｎｇ）」という用語またはこれらのあらゆるその他の変形は、非排他的包含を含むものと意図されている。たとえば、列挙されている要素を含む組成物、混合物、プロセス、方法、物、または装置は、必ずしもそれらの要素のみには限定されず、明示的に記載されていないかまたはそのような組成物、混合物、プロセス、方法、物、または装置に固有の他の要素を含み得る。
【0013】
さらに、本明細書では「例示の」という用語を使用して、「例、事例または例示となる」ことを意味する。「例示の」として本明細書に記載されているいずれの実施形態または設計も、必ずしも他の実施形態または設計よりも好ましいかまたは有利であるものと解釈されるべきではない。「少なくとも１つの」および「１つまたは複数の」という用語は、１以上の任意の整数、すなわち１、２、３、４などを含むものと理解される。「複数の」という用語は、２以上の任意の整数、すなわち、２、３、４、５などを含むものと理解される。「接続」という用語は、間接的な「接続」と直接的な「接続」とを含み得る。
【0014】
本明細書で「一実施形態」「ある実施形態」、「例示の実施形態」などと言う場合、それは、記載されているその実施形態が、特定の特徴、構造または特性を含み得るが、すべての実施形態がその特定の特徴、構造または特性を含んでいてもいなくてもよいことを示している。また、そのような語句は必ずしも同じ実施形態を指していない。さらに、ある実施形態に関連して特定の特徴、構造または特性が記載されている場合、明示的に記載されているか否かを問わず、そのような特徴、構造または特性を他の実施形態に関連して用いることは当業者の知識の範囲内にあるものと認められる。
【0015】
以下の説明において、「上部」、「下部」、「右」、「左」、「垂直」、「水平」、「最上部」、「最下部」という用語およびこれらの派生語は、記載されている構造および方法に対して、図面における向きの通りの関係にあるものする。「重なっている」、「～の上に（ａｔｏｐ）」、「～上に（ｏｎ ｔｏｐ）」、「～上に位置する（ｐｏｓｉｔｉｏｎｅｄ ｏｎ）」または「～の上に位置する（ｐｏｓｉｔｉｏｎｅｄ ａｔｏｐ）」という用語は、第１の構造などの第１の要素が、第２の構造などの第２の要素の上に存在することを意味し、その際、第１の要素と第２の要素との間に境界面構造などの介在要素が存在し得る。「直接接触」という用語は、第１の構造などの第１の要素と、第２の構造などの第２の要素とが、それら２つの要素の境界面にいかなる中間の導電層、絶縁層または半導体層もなしに接続されることを意味する。たとえば「第２の要素に対して選択的な第１の要素」などの、「～に対して選択的」という用語は、第１の要素がエッチング可能であり、第２の要素がエッチ・ストップとして機能することができることを意味することに留意されたい。
【0016】
簡潔にするために、半導体デバイスおよび集積回路（ＩＣ）製造に関連する従来の技術については、本明細書で詳細に記載する場合もしない場合もある。また、本明細書に記載の様々な作業およびプロセス・ステップは、本明細書で詳細に記載していない追加のステップまたは機能を有する、より包括的な手順またはプロセスに組み込み可能である。具体的には、半導体デバイスおよび半導体ベースのＩＣの製造における様々なステップがよく知られており、したがって、簡潔にするために、本明細書では、多くの従来のステップについては、周知のプロセスの詳細を示さずに簡単に言及するにとどめるかまたは完全に省略する。
【0017】
しかし、背景技術として、本発明の１つまたは複数の実施形態を実装する際に使用可能な半導体デバイス製造プロセスのより一般的な説明を以下に示す。本発明の１つまたは複数の実施形態を実装する際に使用される特定の製造作業は、個々には知られている場合があるが、本発明の作業またはその結果の構造あるいはその両方の、記載されている組合せは固有のものである。したがって、本発明による半導体デバイスの製造に関連して説明する作業の固有の組合せは、半導体（たとえばシリコン）基板上で行われる個々に知られている様々な物理的および化学的プロセスを使用しており、それらの一部について以下の各段落で説明する。
【0018】
ＰＣＭ材料は、アモルファス状態と結晶状態との大きな抵抗差を利用する。アモルファス相は高い電気抵抗率を有し、結晶相は低い抵抗率を有する。抵抗率の差は、３桁から４桁であることが多い。したがって、読み出し電流の変化はきわめて大きく、マルチレベル・セル技術動作に必要な複数のアナログ・レベルの可能性をもたらす。
【0019】
ＰＣＭ材料は、ＰＣＭ材料の温度をアモルファス相を結晶化させるのに必要な閾値温度より上に上昇させるのに十分な電流を印加することによって、高抵抗アモルファス相から低抵抗結晶相にセットすることができる。ＰＣＭ材料は、次に、ＰＣＭ材料の温度を材料の融解温度より上に上昇させて結晶を融解させるのに十分な電流を印加することによって、リセットすることができる。融解した材料は、次に、電流の急速な除去によって急冷される。ＰＣＭ材料を急冷すると、材料はアモルファス・ガラス相に戻る。
【0020】
コンピュータ・プロセッサを小型化する取り組みは、個々の回路構成要素の縮小と、必要な回路構成要素の数の削減とに焦点を合わせている。開示の実施形態は、必要な回路構成要素の数を削減することによって、排他的論理和（ＸＯＲ）回路と否定排他的論理和（ＸＮＯＲ）回路の縮小されたダイ占有面積を可能にする。開示の回路は、ＸＯＲ型とＸＮＯＲ型のそれぞれについて単一の不揮発性相変化メモリ・セルを含む。
【0021】
本実施形態は、グラフィカル・コンピュータ・プログラミング言語で作成可能であり、コンピュータ記憶媒体（ディスク、テープ、物理ハード・ドライブ、または、ストレージ・アクセス・ネットワークにおけるものなどの仮想ハード・ドライブ）に記憶可能な、集積回路チップの設計を含み得る。設計者がチップ、またはチップを製作するために使用されるフォトリソグラフィ・マスクを製作しない場合、設計者は、結果の設計を物理的手段によって（たとえば設計を記憶した記憶媒体のコピーを提供することによって）または電子的に（たとえばインターネットを介して）そのような実体に直接または間接的に渡すことができる。記憶された設計は次に、典型的にはウエハ上に形成される対象チップ設計の複数のコピーを含む、フォトリソグラフィ・マスクの製作のために適切な形式（たとえばＧＤＳＩＩ）に変換される。フォトリソグラフィ・マスクは、エッチングまたはその他により加工されるウエハ（またはその上の層あるいはその両方）の領域を確定するために使用される。
【0022】
本明細書に記載の方法は、集積回路チップの製作において使用可能である。結果の集積回路チップは、生ウエハの形態で（すなわち、複数のパッケージ化されていないチップを有する単一のウエハとして）、ベア・ダイとして、またはパッケージ化された形態で、製造者によって配布可能である。後者の場合、チップはシングル・チップ・パッケージ（マザーボードまたはその他のより上位のキャリアに取り付けられるリードを備えたプラスチック・キャリアなど）またはマルチチップ・パッケージ（片面もしくは両面相互接続または埋め込み相互接続を有するセラミック・キャリアなど）に実装される。いずれの場合も、チップは次に、他のチップ、ディスクリート回路要素、またはその他の信号処理デバイスあるいはこれらの組合せとともに、（ａ）マザーボードなどの中間製品、または（ｂ）最終製品の一部として集積される。最終製品は、玩具およびその他のローエンド用途から、ディスプレイ、キーボードまたはその他の入力デバイスと中央プロセッサとを有する高度なコンピュータ製品に至るまでの集積回路チップを含む任意の製品とすることができる。
【0023】
図１に、本発明の一実施形態による製作中の半導体デバイス１００を示す。図に示すように、デバイス１００は、ＳｉＯ２層１２０などの誘電体層上に配置された下部電極１３０を含み、誘電体層は基板１１０上に配置されている。それぞれの層は、たとえば、典型的にはタングステンまたは窒化チタンである、下部電極１３０を形成する金属を使用したスパッタリングまたは化学気相堆積（ＣＶＤ）によって形成可能である。
【0024】
半導体基板１１０は、たとえばシリコンを含む任意の半導体材料を含み得る。基板は、本発明によって教示されるデバイスに接続可能な論理回路およびメモリ回路などの回路を含み得る。「半導体材料」という用語は、本出願全体を通して、半導体特性を有する材料を指すために使用される。シリコンに加えて、半導体材料は、ひずみＳｉ、ＳｉＣ（炭化シリコン）、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコン・ゲルマニウム）、ＳｉＧｅＣ（シリコン－ゲルマニウム－炭素）、Ｓｉ合金、Ｇｅ合金、ＩＩＩ－Ｖ族半導体材料（たとえばＧａＡｓ（ガリウム・ヒ素）、ＩｎＡｓ（インジウム・ヒ素）、ＩｎＰ（リン化インジウム）、またはアルミニウム・ヒ素（ＡｌＡｓ））、ＩＩ－ＶＩ族材料（たとえばＣａＳｅ（セレン化カドミウム）、ＣａＳ（硫化カドミウム）、ＣａＴｅ（テルル化カドミウム）、ＺｎＯ（酸化亜鉛）、ＺｎＳｅ（セレン化亜鉛）、ＺｎＳ（硫化亜鉛）、またはＺｎＴｅ（テルル化亜鉛））、あるいはこれらの任意の組合せであってもよい。「ＩＩＩ－Ｖ族半導体材料」とは、半導体材料が、元素周期表のＩＩＩＡ族（すなわち第１３族）の少なくとも１つの元素と、元素周期表のＶＡ族（すなわち第１５族）の少なくとも１つの元素とを含むことを意味する。
【0025】
図１に、さらに、下部ヒータ層１４０の形成後のデバイス１００を示し、下部ヒータ１４０材料の例は、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）、および電気的に類似した材料を含む。典型的には、下部ヒータ１４０材料の選択肢は、後述するように上昇した動作温度で上部緩衝層１５０と反応も混合もしない材料である。
【0026】
図１に、さらに、下部緩衝層１５０とＰＣＭ領域層１６０と上部緩衝層１７０と上部ヒータ層１８０の堆積後のデバイスを示す。上部および下部緩衝層材料の例には、炭素（Ｃ）、ＴｉＮ、ＴａＮ、ＴｉＣ、ＴａＣ、ＴｉＡｌＮ、ＴａＡｌＮ、ＴｉＡｌＣ、ＴａＡｌＣ、ＨｆＮおよびＷＮが含まれる。ＰＣＭ領域１６０材料には、テルル化ゲルマニウム（ＧｅＴｅ）、テルル化アンチモン（Ｓｂ２Ｔｅ３）、アンチモン化ガリウム（ＧａＳｂ）、アンチモン化アルミニウム（ＡｌＳｂ）、ゲルマニウム・アンチモン・テルル（Ｇｅ２Ｓｂ２Ｔｅ５）またはＧＳＴが含まれる。Ｇｅ（ｘ）Ｓｂ（ｙ）Ｔｅ（ｚ）の他の組成も使用可能であり、ここでｘ、ｙおよびｚは化学組成を規定する整数である。たとえば、Ｇｅ２Ｓｂ２Ｔｅ５の場合、ｘ＝２、ｙ＝２およびｚ＝５である。上部ヒータ１８０材料の例には、下部ヒータ１４０について記載した材料が含まれる。各層の堆積後、次の層の堆積の前に、ＣＭＰが行われてもよい。
【0027】
一実施形態では、ＰＣＭ領域１６０は、約１００ｎｍの厚さを有する。一実施形態では、ＰＣＭ領域は約２０ｎｍの厚さを有する。一実施形態では、ＰＣＭ領域１６０は、約２０ｎｍと約１００ｎｍの間の厚さを有する。ＰＣＭデバイスの切り換え速度はＰＣＭ領域の厚さに関係する。ＰＣＭ領域へのエネルギー印加が一定の固定した率である場合、層が厚いほど、相を変化させ、論理状態を切り換えるのに長い加熱時間を要する。ＰＣＭ領域の厚さが薄いほど、必要とする全般的なエネルギーが少なくなり、相を変化させ、論理状態を切り換えるのに要する時間が短くなる。
【0028】
図２に、反応性イオンエッチングまたはその他の適切なエッチング方法を使用して層１４０、１５０、１６０、１７０および１８０からＰＣＭピラーが形成された後のデバイスを示す。ＰＣＭピラーの形成後、分離層誘電体（ＩＬＤ）材料の層３１０が堆積される。ＩＬＤ材料の例はＳｉＮおよび低誘電率誘電体である。ＩＬＤは、図３に示すようなＰＣＭピラー構造体を支持、保護およびパッシベーションする。構造体を平坦化し、上部ヒータ１８０を露出させるためにＣＭＰが使用される。
【0029】
図４に、ＩＬＤ材料４２０の追加、上部電極４３０のためのビアのエッチング、および、下部電極１３０について説明したものと類似した上部電極材料の堆積の後のデバイスを示す。図は、ＩＬＤ材料３１０を貫通する下部電極１３０の上部のためのビアのエッチングと、下部電極１３０材料の堆積とをさらに示す。
【0030】
一実施形態では、システムの１つまたは複数の構成要素が、きわめて技術的な性質の問題（たとえば、不揮発性メモリ・セルに同時書き込みパルスを印加する、不揮発性メモリ・セルの状態を読み出す、回路の論理状態を解釈するなど）を解決するために、ハードウェアまたはソフトウェアあるいはその両方を採用することができる。これらの解決策は抽象的ではなく、たとえばコンピュータ論理解釈を容易にするために必要な処理能力の理由で、人間による一連の知能行為としては行うことができない。また、行われるプロセスの中には、論理回路動作に関する定義されたタスクを実施するために専用コンピュータによって行われる場合があるものがある。たとえば、コンピュータ論理などに関するタスクを実施するために専用コンピュータが採用される場合がある。
【0031】
一実施形態では、開示の論理回路は、ＸＯＲ回路を使用するために必要な処理サイクルを減らす。この実施形態では、方法は、ＰＣＭメモリ・セルに第１の書き込みパルスと第２の書き込みパルスとを同時に印加することによって、第１のクロック・サイクルでＸＯＲ回路をリセットする。第２のクロック・サイクル時に、方法は、ＸＯＲ回路メモリ・セルに２つのノードＸ１およびＸ２のそれぞれの論理状態を書き込む。第３のクロック・サイクルで、方法は、ＰＣＭメモリ・セルに読み出し電圧を印加することによってＸＯＲ回路の状態を読み出す。
【0032】
表１に、ＸＯＲ回路の論理真理値表を示す。表に示すように、Ｘ１およびＸ２の入力とＹの出力を有するＸＯＲ回路は、両方の入力値が論理「０」または論理「１」である、一致する入力値の場合には論理「０」出力を出力し、一方の入力が論理「０」で他方が論理「１」である不一致入力値の場合には論理「１」出力を出力する。
【0033】
【表1】
【0034】
表２に、ＸＮＯＲ回路の論理真理値表を示す。表に示すように、Ｘ１およびＸ２の入力とＹの出力を有するＸＮＯＲ回路は、両方の入力値が論理「０」または論理「１」である、一致する入力値の場合には論理「１」出力を出力し、一方の入力が論理「０」で他方の入力が論理「１」である、不一致入力値の場合には論理「０」出力を出力する。
【0035】
【表2】
【0036】
カルコゲナイド材料を使用したＰＣＭなどの相変化メモリ（ＰＣＭ）セルは、構成カルコゲナイド材料の材料相を、相対的に高い抵抗を有するアモルファス・ガラスと相対的に低い抵抗を有する結晶格子との間で変化させることによって、論理「０」と論理「１」との間で遷移する。図５のグラフ５００に示すように、ＰＣＭの初期論理「０」状態を論理「１」状態に書き込みまたはセットするには、材料を流れる関連付けられた電流が材料の温度をガラス－結晶遷移温度５１５を超えて上昇させる、十分に高いＰＣＭ材料への電圧セット・パルス５１０の印加を必要とする。材料を十分な電圧－温度－長さに保持することによって、材料を結晶化することができる。ＰＣＭを論理「１」から論理「０」にリセットするには、材料により高いリセット電圧パルス５２０および関連付けられたより高い電流を印加する必要がある。このより高い電圧／電流は、材料の結晶融解温度５２５を超え、結晶を融解させるより高い温度を生じさせる。この電圧を急速に除去すると、材料の融解状態から論理「０」状態のアモルファス・ガラス相へのリセットを生じさせる。ＰＣＭの論理状態を読み出すには、ＰＣＭ材料への読み出し電圧パルス５３０の印加と、その既知の読み出し電圧に関連付けられた抵抗または電流あるいはその両方の測定とを必要とする。図５に示すように、読み出し電圧５３０はガラス－結晶遷移閾値５１５より下方にある。ＰＣＭセルの論理状態の読み出しは、ＰＣＭセルの状態を読み出すためにＰＣＭセルに印加される電気信号がＰＣＭセルの温度をＰＣＭ材料を結晶化または融解させるのに十分に上昇させないため、ＰＣＭセル材料をセットもリセットもしない。
【0037】
図６の概略図６００に、半導体論理回路の構成要素を示す。図に示すように、例示の回路部分は、第１のノードＸ１および第２のノードＸ２と直列になったＰＣＭセル６１０を含む。一実施形態では、第１のノードＸ１はワード線および１つまたは複数の電圧パルス発生器と、Ｘ１およびＰＣＭセル６１０を通る信号に対する制御を可能にする周辺スイッチング素子とに接続する。同様に、第２のノードＸ２は、ビット線と少なくとも１つの電圧パルス発生器とに接続する。ビット線はさらに、第２のノードＸ２を、Ｘ２とＰＣＭセル６１０とを通る信号に対する制御を可能にするスイッチング素子に接続する。この実施形態では、Ｘ１に接続された電圧パルス発生器とＸ２に接続された電圧パルス発生器とは、互いに異なる極性を有する。この実施形態では、読み出し回路がＸ１とＸ２とに接続し、Ｘ１、ＰＣＭセル６１０、Ｘ２、一連の構成要素への低レベル読み出し電圧の印加と、既知の読み出し電圧を使用して発生した電流によるＰＣＭの抵抗の測定とを可能にする。
【0038】
図７に、一連のクロック・パルス７１０に対して相対的に、本発明の一実施形態のＸＯＲゲートに印加される信号を示す１組の時系列図７００を示す。一実施形態では、論理書き込みおよび論理オペランド読み出しサイクルの前ごとに、図６の本開示の論理回路を含む親デバイスが、Ｘ１およびＸ２ノードのそれぞれからＰＣＭセル６１０に書き込みパルスを同時に印加する。図７に示すように、高クロック・パルス時に、方法はＰＣＭに２つの書き込みパルス７２０を印加する。２つのパルスは、ＰＣＭセル６１０に印加されるときに完全にまたは部分的にのみ重なり合ってもよい。２つのパルスは、互いに異なる極性を有する電圧パルス発生器からのものであり、結合して２つの個別の電圧振幅の和に等しい電圧振幅を有する単一のパルス（図示せず）となる。この実施形態では、２つの書き込みパルス電圧の和はＰＣＭセル６１０材料融解電圧閾値を超え、対応する電流の通過がＰＣＭセル６１０の温度を上昇させる。上昇した温度は材料を融解させる。電圧／電流の急速な除去が材料をアモルファス・ガラス相まで冷却し、それによってＰＣＭセル６１０を高抵抗アモルファス・ガラス状態にリセットする。介在する低クロック・パルスの後、次の高クロック・パルス時に、方法は、Ｘ１およびＸ２のそれぞれに、２つの基礎にある論理レジスタのそれぞれの論理状態をそれぞれ書き込む。図に示すように、シナリオ７Ａは、Ｘ１＝０およびＸ２＝０の論理状態に関連付けられたＸ１およびＸ２においてパルスがないことを示している。シナリオ７Ｂは、Ｘ１＝１、Ｘ２＝０の場合の単一のＸ１書き込みパルスを示している。シナリオ７Ｃは、Ｘ１＝０、Ｘ２＝１の場合の単一のＸ２書き込みパルスを示している。シナリオ７Ｄは、Ｘ１＝１、Ｘ２＝１の場合の同時Ｘ１ Ｘ２書き込みパルスを示している。各シナリオにおいて、方法は、ＸＯＲまたはＸＮＯＲ論理ゲートの現在の論理状態の解釈に使用するためのＰＣＭセル６１０の現在の物理状態（電流レベルと抵抗レベル）を判定するために、ＰＣＭセル６１０に読み出しパルス３３０を印加する。
【0039】
Ｘ１またはＸ２からＰＣＭセル６１０に印加される書き込みパルスのそれぞれは、ＰＣＭセル６１０の温度をＰＣＭセル６１０のガラス－結晶閾値より上に上昇させるような十分に高い電圧振幅を有するが、ＰＣＭセル６１０の融解閾値より上に温度を上昇させるには十分に高くない。各パルスは単独でＰＣＭの状態をガラスから結晶に変化させる。組み合わさると、２つの信号はＰＣＭ温度を融解閾値より上に上昇させ、それによってＰＣＭをガラス状態にリセットする。
【0040】
図８に、図７の信号が印加されるときにＰＣＭセル６１０の論理状態に加えられる変更を示す。図に示すように、各シナリオについて、方法はＰＣＭの論理状態８１０を初期論理状態値「１」から論理値「０」にリセットする。方法が結合された前論理演算パルス７２０を図６のＰＣＭセル６１０に印加すると、論理状態は「０」にリセットする。図示されていない他の場合には、初期論理値「０」が、ＰＣＭ材料に結合書き込みパルスが印加されたときとその後に「０」のままである。不揮発性ＰＣＭセルは、「セット」パルスの印加が行われるまでこの状態を維持する。回路の初期論理状態にかかわりなく、同時パルス７２０の印加後、論理状態は「０」にリセットする。
【0041】
シナリオ７Ａの信号に対応するシナリオ８Ａの場合、Ｘ１およびＸ２のそれぞれが現在の論理状態「０」を有するため、パルスは印加されない。ＰＣＭの状態は同じままであり、方法は、ＰＣＭの論理状態を高抵抗、低電流、または論理「０」として読み出す。
【0042】
シナリオ８Ｂの場合、方法は、Ｘ１においてＸ１＝１に対応する単一の「セット」電圧パルスを印加する。方法は、Ｘ２＝０であるためＸ２においてパルスを印加しない。単一のＸ１「セット」パルスの印加は、ＰＣＭセル６１０をアモルファス・ガラスから低抵抗結晶格子に変化させる。方法は次に、ＰＣＭセル６１０の論理状態を低抵抗、高電流または論理「１」として読み出す。
【0043】
同様に、シナリオ８Ｃの場合、方法は、Ｘ２＝１であるためノードＸ２からＰＣＭセル６１０に単一の書き込みパルスを印加する。方法は、Ｘ１＝０であるためＸ１にパルスを印加しない。単一のＸ２「セット」パルスの印加は、再びＰＣＭセル６１０をアモルファス・ガラスから結晶格子に変化させ、方法は再び低抵抗、高電流または論理「１」の現在の論理状態を読み出す。
【0044】
シナリオ８Ｄでは、方法は、Ｘ１とＸ２のそれぞれから、Ｘ１＝１、Ｘ２＝１に対応する書き込みパルスを同時に印加する。２つの書き込みパルスの同時印加は、ＰＣＭセル６１０温度を結晶融解点より上に上昇させ、ＰＣＭセル６１０の状態を高抵抗アモルファス状態に変化させる。方法は、ＰＣＭセル６１０の論理状態を高抵抗、低電流または論理「０」として読み出す。
【0045】
例示の実施形態では、逆極性電圧パルスの印加の結果として、ＰＣＭの融解電流閾値を超える過渡ＰＣＭセル６１０電流が生じ得る。この実施形態では、ＰＣＭセル６１０とノードＸ２、またはノードＸ２書き込みパルスの電圧パルス発生器との間に直列に適切なサイズの抵抗器を追加することにより、Ｘ２書き込みパルスからの過剰な書き込みパルス電流のリスクが少ない状態でノードＸ２における書き込みパルスが可能になる。実施形態によっては、Ｘ１からの書き込みパルス時にＰＣＭセル６１０に印加される電流を同様に制限するために、Ｘ１とＰＣＭセル６１０との間に抵抗器が直列に配置されてもよい。
【0046】
一実施形態では、方法は、測定された電流で表された論理読み出し結果を解釈する。高電流は論理「１」に対応し、低電流は論理「０」に対応する。この実施形態の場合、論理読み出し結果は、上記の表１に記載されている入力および対応する出力を有するＸＯＲゲートに対応する。一実施形態では、方法は、ＰＣＭセル６１０抵抗で表された論理読み出し結果を解釈する。この実施形態では、高抵抗が論理「１」に対応し、低抵抗が論理「０」に対応する。一実施形態では、方法は、Ｘ１ノードとＸ２ノードの互いに異なる極性を利用し、電圧センサの振幅を０＞１スケールから－１＞０スケールにシフトする。このような実施形態の場合、方法は、回路を上記の表２に記載されている入力と出力を有する論理ＸＮＯＲゲートとみなす。
【0047】
一実施形態では、方法は、回路をＸＯＲ回路としてではなくＸＮＯＲ回路として解釈するためにＸ１ノードとＸ２ノードの互いに異なる極性を使用する。
【0048】
図９に、本開示の実施形態の実施に関連する例示の活動を示すフローチャート９００を示す。プログラム開始後、ブロック９１０で、論理回路制御プログラムの方法は、上記の図８から参照されるように、ノードＸ１およびＸ２のそれぞれからＰＣＭセル６１０に同時書き込みパルスを印加する。２つのパルスはＰＣＭへの印加の時間が重なり合う。パルスは、印加が同時であってもよく、または単に少なくとも部分的に重なり合ってもよい。互いに異なる極性を有する電圧パルス発生器からの２つの書き込み電圧パルスの同時印加の結果、２つの基礎となる電圧パルスの電圧の振幅の和に等しい振幅を有する結合電圧パルスとなる。この単一の書き込みパルスは、ＰＣＭセル６１０の温度をその融解温度を超えて上昇させ、ＰＣＭセル６１０を高抵抗を有するアモルファス状態にリセットするように、ＰＣＭセル６１０の融解電圧閾値を超えるのに十分に高い電圧振幅を有する。
【0049】
ブロック９２０で、論理回路制御プログラムの方法は、Ｘ１およびＸ２に関連付けられたレジスタの現在の論理状態に従って、ノードＸ１およびＸ２を介してＰＣＭセル６１０に書き込みパルスを印加する。書き込みパルスは、論理状態「１」の場合に送られ、論理状態「０」の場合にはパルスは送られない。各個別書き込みパルスは、ＰＣＭセル６１０をガラスから結晶に遷移させてＰＣＭセル６１０の論理値を「０」から「１」にセットするのに十分に高い電圧振幅を有するが、ＰＣＭ材料をアモルファス状態に遷移させるには十分に高くはない。組み合わさると、２つの書き込みパルス電圧振幅は結合してＰＣＭ材料の融解電圧閾値を超える。結合パルスは、ＰＣＭを融解させ、リセット高抵抗アモルファス状態に遷移させる。
【0050】
この実施形態では、Ｘ１＝０、Ｘ２＝０の論理状態の場合、パルスは印加されず、ＰＣＭは論理書き込みの前の２つの同時書き込みパルスの印加によってもたらされたガラス状態を維持する。Ｘ１＝１、Ｘ２＝０またはＸ１＝０、Ｘ２＝１の論理状態の場合、ＰＣＭセル６１０に単一の書き込みパルスが印加される。この単一のパルスは、ＰＣＭをリセット・ガラス状態からセット結晶状態に遷移させるのに十分な電圧振幅を有する。Ｘ１＝１、Ｘ２＝１の論理条件の場合、ＰＣＭに再び２つの書き込みパルスが印加される。ＰＣＭセル６１０は、リセット・ガラス状態から融解状態に遷移し、次に高抵抗ガラス状態に戻る。
【0051】
ブロック９３０で、論理回路制御プログラムの方法は、Ｘ１、ＰＣＭセル６１０、Ｘ２、一連の回路要素に低読み出し電圧パルスを印加する。方法は、これらの要素にわたる電流および関連付けられた抵抗レベルを読み出し、高電流が低抵抗を示し、低電流が高抵抗を示す。読み出しパルス電圧は、ＰＣＭ材料のセット電圧閾値より小さい振幅を有する。
【0052】
ブロック９４０で、論理回路制御プログラムの方法は、ブロック９３０で実施された論理読み出し動作の結果を解釈する。ＸＯＲゲート動作の場合、方法は高電流を論理「１」と解釈し、低電流を論理「０」と解釈する。ＸＮＯＲ演算の場合、方法は高電流－低抵抗を論理「０」と解釈し、低電流－高抵抗を論理「０」と解釈する。
【0053】
開示の回路実施形態は、標準の相補型金属酸化膜半導体（ＣＭＯＳ）製造技術を使用して製造可能である。相変化メモリ・セル構造体は、マッシュルーム型セル、密封型セル、ピラー型セル、ポア型セル、構造体などを含み得る。
【0054】
本発明は、統合の任意の可能な技術的詳細レベルのシステム、方法またはコンピュータ・プログラム製品あるいはこれらの組合せとすることができる。本発明は、命令ストリームを処理する単一または並列の任意のシステムで有利に実施可能である。コンピュータ・プログラム製品は、プロセッサに本発明の態様を実施させるコンピュータ可読プログラム命令が記憶されたコンピュータ可読記憶媒体（または複数の媒体）を含み得る。
【0055】
コンピュータ可読記憶媒体は、命令実行デバイスによって使用される命令を保持し、記憶することができる有形デバイスとすることができる。コンピュータ可読記憶媒体は、たとえば、電子ストレージ・デバイス、磁気ストレージ・デバイス、光学式ストレージ・デバイス、電磁ストレージ・デバイス、半導体ストレージ・デバイス、またはこれらの任意の適切な組合せであってよいが、これらには限定されない。コンピュータ可読記憶媒体のより具体的な例の非網羅的なリストには以下のものも含まれる。すなわち、可搬コンピュータ・ディスケット、ハード・ディスク、ランダム・アクセス・メモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、消去可能プログラマブル読み出し専用メモリ（ＥＰＲＯＭまたはフラッシュ・メモリ）、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）、可搬コンパクト・ディスク読み出し専用メモリ（ＣＤ－ＲＯＭ）、デジタル・バーサタイル・ディスク（ＤＶＤ）、メモリ・スティック、フロッピィ・ディスク、パンチカードまたは命令が記録された溝内の隆起構造などの機械的に符号化されたデバイス、およびこれらの任意の適切な組合せが含まれる。本明細書で使用されるコンピュータ可読記憶媒体またはコンピュータ可読ストレージ・デバイスとは、電波またはその他の自由に伝播する電磁波、導波路またはその他の伝送媒体を伝播する電磁波（たとえば光ファイバ・ケーブルを通る光パルス）、または配線を介して伝送される電気信号などの、一過性の信号自体であると解釈されるべきではない。
【0056】
本明細書に記載のコンピュータ可読プログラム命令は、コンピュータ可読記憶媒体からそれぞれのコンピューティング／処理デバイスに、または、ネットワーク、たとえばインターネット、ローカル・エリア・ネットワーク、ワイド・エリア・ネットワーク、または無線ネットワークあるいはこれらの組合せを介して外部コンピュータまたは外部ストレージ・デバイスにダウンロードすることができる。ネットワークは、銅伝送ケーブル、光伝送ファイバ、無線伝送、ルータ、ファイアウォール、スイッチ、ゲートウェイ・コンピュータ、またはエッジ・サーバあるいはこれらの組合せを含み得る。各コンピューティング／処理デバイスにおけるネットワーク・アダプタ・カードまたはネットワーク・インターフェースが、ネットワークからコンピュータ可読プログラム命令を受信し、それらのコンピュータ可読プログラム命令を、それぞれのコンピューティング／処理デバイス内のコンピュータ可読記憶媒体への記憶のために転送する。
【0057】
本発明の動作を実施するためのコンピュータ可読プログラム命令は、アセンブラ命令、インストラクション・セット・アーキテクチャ（ＩＳＡ）命令、マシン命令、マシン依存命令、マイクロコード、ファームウェア命令、状態設定データ、集積回路のための構成データ、または、Ｓｍａｌｌｔａｌｋ（Ｒ）、Ｃ＋＋などのオブジェクト指向プログラミング言語、および「Ｃ」プログラミング言語、または同様のプログラミング言語などの手続き型プログラミング言語を含む、１つまたは複数のプログラミング言語の任意の組合せで書かれたソース・コードまたはオブジェクト・コードであってもよい。コンピュータ可読プログラム命令は、スタンドアロン・ソフトウェア・パッケージとして全体がユーザのコンピュータ上でまたは一部がユーザのコンピュータ上で、または一部がユーザのコンピュータ上で一部がリモート・コンピュータ上で、または全体がリモート・コンピュータまたはサーバ上で実行されてもよい。後者の場合、リモート・コンピュータは、ローカル・エリア・ネットワーク（ＬＡＮ）またはワイド・エリア・ネットワーク（ＷＡＮ）を含む、任意の種類のネットワークを介してユーザのコンピュータに接続することができ、または接続は（たとえば、インターネット・サービス・プロバイダを使用してインターネットを介して）外部コンピュータに対して行ってもよい。実施形態によっては、本発明の態様を実行するために、たとえばプログラマブル・ロジック回路、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）、またはプログラマブル・ロジック・アレイ（ＰＬＡ）を含む電子回路が、コンピュータ可読プログラム命令の状態情報を使用して電子回路をパーソナライズすることにより、コンピュータ可読プログラム命令を実行することができる。
【0058】
本発明の態様について、本明細書では本発明の実施形態による方法、装置（システム）、およびコンピュータ・プログラム製品を示すフローチャート図またはブロック図あるいはその両方を参照しながら説明している。フローチャート図またはブロック図あるいはその両方の各ブロックおよび、フローチャート図またはブロック図あるいはその両方のブロックの組合せは、コンピュータ可読プログラム命令によって実装可能であることを理解されたい。
【0059】
これらのコンピュータ可読プログラム命令は、コンピュータまたはその他のプログラマブル・データ処理装置のプロセッサにより実行される命令が、フローチャートまたはブロック図あるいはその両方の１つまたは複数のブロックで規定されている機能／動作を実装する手段を形成するようなマシンを作り出すように、汎用コンピュータ、専用コンピュータまたはその他のプログラマブル・データ処理装置のプロセッサに供給することができる。これらのコンピュータ可読プログラム命令は、命令がまとめて記憶されたコンピュータ可読記憶媒体が、フローチャートまたはブロック図あるいはその両方の１つまたは複数のブロックで規定されている機能／動作の態様を実装する命令を含む製造品を含むように、コンピュータ、プログラマブル・データ処理装置、またはその他の装置あるいはこれらの組合せに対して特定の方式で機能するように指示することができるコンピュータ可読記憶媒体に記憶されてもよい。
【0060】
コンピュータ可読プログラム命令は、コンピュータ、その他のプログラマブル装置またはその他のデバイス上で実行される命令がフローチャートまたはブロック図あるいはその両方の１つまたは複数のブロックで規定されている機能／動作を実装するように、コンピュータ、その他のプログラマブル装置、またはその他のデバイス上で一連の動作ステップが実行されてコンピュータ実装プロセスを作り出すようにするために、コンピュータ、その他のプログラマブル・データ処理装置、またはその他のデバイスにロードされてもよい。
【0061】
空間的相対語、たとえば「下」、「下方」、「下部」、「上」、「上部」などは、本明細書では、図面に示されているような１つの要素または機構の別の要素または機構との関係を説明するために、説明の便宜上、使用されていることがある。空間的相対語は、図面に図示されている向きに加えて、使用時または動作時のデバイスの異なる向きも包含することが意図されていることを理解されたい。たとえば、図中のデバイスが反転された場合、他の要素または機構の「下方」または「下」にあるものとして記載されている要素は、他の要素または機構の「上」の向きに置かれることになる。したがって、「下方」という用語は、上方と下方の両方を包含する。デバイスは、他の向きとされる（９０度回転またはその他の向きとされる）ことも可能であり、本明細書で使用されている空間的相対語はそれに応じて解釈される。
【0062】
「約」、「実質的に」、「おおよそ」という用語およびこれらの変形は、本出願の出願時点で利用可能な装置に基づく特定の数量の測定に付随する誤差を含むことが意図されている。たとえば、「約」は、記載されている値の±８％または５％、または２％の範囲を含み得る。
【0063】
たとえば「第２の要素に対して選択的な第１の要素」などの、「～に対して選択的」という用語は、第１の要素がエッチング可能であり、第２の要素がエッチ・ストップとして機能することができることを意味する。
【0064】
「コンフォーマル」という用語（たとえばコンフォーマル層）は、その層の厚さがすべての表面で実質的に同じであること、または厚さのばらつきがその層の名目の厚さの１５％未満であることを意味する。
【0065】
本明細書で前述したように、簡潔にするために、半導体デバイスおよび集積回路（ＩＣ）製造に関する従来の技術については本明細書では詳細に説明している場合もしていない場合もある。しかし、背景技術として、本発明の１つまたは複数の実施形態を実装する際に使用可能な半導体デバイス製造プロセスのより一般的な説明を以下に示す。本発明の１つまたは複数の実施形態を実装する際に使用される特定の製造作業は、個々には知られている場合があるが、本発明の作業またはその結果の構造あるいはその両方の、記載されている組合せは固有のものである。したがって、本発明による半導体デバイスの製造に関連して説明する作業の固有の組合せは、半導体（たとえばシリコン）基板上で行われる、個々に知られている様々な物理的および化学的プロセスを使用しており、それらの一部について以下の各段落で説明する。
【0066】
一般に、ＩＣにパッケージ化されるマイクロチップを形成するために使用される様々なプロセスは、４つの大まかなカテゴリ、すなわち、膜堆積と、除去／エッチングと、半導体ドーピングと、パターン形成／リソグラフィとに分類される。堆積は、ウエハ上に材料を成長、コーティング、またはその他の方法で移す任意のプロセスである。利用可能な技術としては、物理気相堆積（ＰＶＤ）、化学気相堆積（ＣＶＤ）、電気化学堆積（ＥＣＤ）、分子線エピタキシ（ＭＢＥ）、および最近では原子層堆積（ＡＬＤ）などがある。除去／エッチングは、ウエハから材料を除去する任意のプロセスである。例としては、エッチング・プロセス（ウェットまたはドライ）、化学機械平坦化（ＣＭＰ）などがある。たとえば、反応性イオン・エッチング（ＲＩＥ）は、化学反応性プラズマを使用して、露出表面から材料の一部を取り除くイオンの衝撃に材料をさらすことにより、半導体材料のマスクされたパターンなどの材料を除去するドライ・エッチングの一種である。プラズマは、典型的には、電磁界によって低圧（真空）下で生成される。半導体ドーピングは、たとえば、一般には、拡散またはイオン注入あるいはその両方によってトランジスタのソースおよびドレインをドープすることによる電気特性の改変である。これらのドーピング・プロセスの後に、炉アニールまたは高速熱アニール（ＲＴＡ）が行われる。アニールは、注入されたドーパントを活性化する役割を果たす。導体（たとえばポリシリコン、アルミニウム、銅など）と絶縁体（たとえば様々な形態の二酸化シリコン、シリコン窒化物など）の両方の膜を使用して、トランジスタとその構成要素を接続および分離する。半導体基板の様々な領域の選択的ドーピングによって、電圧の印加により基板の伝導率を変化させることができる。これらの様々な構成要素からなる構造を形成することによって、数百万個のトランジスタを作製し、互いに配線して最新のマイクロエレクトロニクス・デバイスの複雑な回路を形成することができる。半導体リソグラフィは、後でパターンを基板に転写するための、半導体基板上での３次元レリーフ・イメージまたはパターンの形成である。半導体リソグラフィでは、フォトレジストと呼ばれる感光性ポリマーによってパターンが形成される。トランジスタを構成する複雑な構造と、回路の数百万個のトランジスタを接続する多くの配線とを作製するために、リソグラフィ・ステップとエッチ・パターン転写ステップとが複数回繰り返される。ウエハ上にプリントされる各パターンは、その前に形成されたパターンと位置合わせされ、導体、絶縁体および選択的ドープ領域が徐々に構築されて最終的なデバイスを形成する。
【0067】
図面中のフローチャートおよびブロック図は、本発明の様々な実施形態による製造または作業方法あるいはその両方の可能な実装形態を示す。方法の様々な機能／作業が流れ図にブロックで表されている。代替実装形態によっては、ブロックに記載されている機能は、図に記載されている順序とは異なる順序で行われてもよい。たとえば、連続して示されている２つのブロックは、関与する機能に応じて、実際には実質的に並行して実行されてよく、またはそれらのブロックは場合によっては逆の順序で実行されてもよい。
【0068】
例示のために本発明の様々な実施形態に関する説明を示したが、網羅的であること、または本明細書に記載の実施形態に限定することを意図したものではない。本発明の範囲から逸脱することなく、当業者には多くの変更および変形が明らかであろう。本明細書で使用されている用語は、実施形態の原理、実際の適用、または市場にある技術に対する技術的改良を最もよく説明するため、または当業者が本明細書に記載の実施形態を理解することができるようにするために選択されている。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【国際調査報告】