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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-02-06
(54)【発明の名称】量子コンポーネントを制御するシステム及び方法
(51)【国際特許分類】
H10N 60/10 20230101AFI20240130BHJP
H10N 60/00 20230101ALI20240130BHJP
H10N 60/12 20230101ALI20240130BHJP
G06N 10/20 20220101ALI20240130BHJP
G11C 11/44 20060101ALI20240130BHJP
H03M 1/66 20060101ALI20240130BHJP
【ＦＩ】
H10N60/10 K
H10N60/00 G ZAA
H10N60/12 B
G06N10/20
G11C11/44
H03M1/66 Z
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2023542891
(86)(22)【出願日】2022-01-11
(85)【翻訳文提出日】2023-09-08
(86)【国際出願番号】 US2022012000
(87)【国際公開番号】W WO2022155140
(87)【国際公開日】2022-07-21
(31)【優先権主張番号】63/136,987
(32)【優先日】2021-01-13
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】523266556
【氏名又は名称】１３７２９３４ ビー．シー．リミテッド
(74)【代理人】
【識別番号】100079108
【弁理士】
【氏名又は名称】稲葉 良幸
(74)【代理人】
【識別番号】100109346
【弁理士】
【氏名又は名称】大貫 敏史
(74)【代理人】
【識別番号】100117189
【弁理士】
【氏名又は名称】江口 昭彦
(74)【代理人】
【識別番号】100134120
【弁理士】
【氏名又は名称】内藤 和彦
(72)【発明者】
【氏名】ツァイ，ミン，ヤン
(72)【発明者】
【氏名】エンデルド，コリン シー．
(72)【発明者】
【氏名】モウラヴィー，レーザ
(72)【発明者】
【氏名】ブニク，ポール アイ．
【テーマコード（参考）】
4M113
5J022
【Ｆターム（参考）】
4M113AA00
4M113AA46
4M113AC07
4M113AC08
4M113AC46
4M113AC48
4M113AC50
4M113CA12
4M113CA13
4M113CA16
4M113CA17
5J022AB02
5J022BA06
5J022CE09
5J022CG02
(57)【要約】
量子プロセッサのプログラミング可能なコンポーネントをデジタル－アナログコンバータ（ＤＡＣ）を使用して選択的にプログラミングすることができる。第１ステージ及び第２ステージを有するＤＡＣ並びに第１ステージ及び第２ステージの個々のものにガルバニック結合された且つこれから延在している第１及び第２量子磁束パラメトロン（ＯＦＦ）ループについて説明している。第１ステージは、第１ジョセフソン接合によって中断された第１ストレージループと、外部コンポーネントと通信するためのインターフェイスと、を有する。第２ステージは、第２ジョセフソン接合によって中断された第２ストレージループを有し、第２ストレージループは、第１ストレージループにガルバニック結合されており、第１ジョセフソン接合及び第２ジョセフソン接合は、第１制御ラインに直列で結合されている。ターゲットＤＡＣステージ内に磁束量子をローディングする方法も記述されている。
【特許請求の範囲】
【請求項1】
デジタル－アナログコンバータ（ＤＡＣ）であって、第１ジョセフソン接合によって中断された第１ストレージループを有する第１ステージであって、前記第１ストレージループは、外部コンポーネントと通信するように動作可能なインターフェイスを有する、第１ステージと、
第２ジョセフソン接合によって中断された第２ストレージループを有する第２ステージであって、前記第２ストレージループは、前記第１ストレージループにガルバニック結合されており、前記第１ジョセフソン接合及び前記第２ジョセフソン接合は、直列で第１制御ラインに結合されている、第２ステージと、
第１量子磁束パラメトロン（ＱＦＰ）ループ及び第２量子ＱＦＰループであって、前記第１ステージ及び前記第２ステージの個々のものにガルバニック結合された且つこれから延在している、第１及び第２ＱＦＰループと、
を有するＤＡＣ。
【請求項2】
前記第２ステージにガルバニック結合された第３ステージ及び前記第３ステージにガルバニック結合された第４ステージであって、前記第３及び第４ステージは、第３ストレージループ及び第４ストレージループを有し、前記第３及び第４ストレージループは、それぞれ、第３ジョセフソン接合及び第４ジョセフソン接合によって中断されており、前記第３及び第４ジョセフソン接合は、前記第１制御ラインに直列で結合されている、第３ステージ及び第４ステージと、第３ＱＦＰループ及び第４ＱＦＰループであって、前記第３ステージ及び前記第４ステージの個々のものにガルバニック結合された且つこれから延在している、第３及び第４ＱＦＰループと、
を更に有する、請求項１に記載のＤＡＣ。
【請求項3】
それぞれのＱＦＰループは、個々のジョセフソン接合を有する、請求項１又は２に記載のＤＡＣ。
【請求項4】
それぞれのＱＦＰループの前記個々のジョセフソン接合は、個々の複合ジョセフソン接合を有する、請求項３に記載のＤＡＣ。
【請求項5】
前記第１及び第２ジョセフソン接合は、それぞれ、複合ジョセフソン接合を有する、請求項１に記載のＤＡＣ。
【請求項6】
前記第１及び第２ＱＦＰループは、前記第１ステージ及び前記第２ステージの前記個々のものに対称的に接続されており、前記第１ＱＦＰループは、前記第２ＱＦＰループから隔離している、請求項１～５のいずれか１項に記載のＤＡＣ。
【請求項7】
前記第１制御ラインは、前記第１ストレージループ及び前記第２ストレージループのそれぞれを二等分しており、前記第１ストレージループ及び前記第２ストレージループのそれぞれは、それぞれのストレージループの個々の第１側部及び個々の第２側部のそれぞれにおいて個々のジョセフソン接合を有し、
前記第１及び第２ＱＦＰループのそれぞれは、前記個々のストレージループの前記個々の第１側部から前記個々のストレージループの前記個々の第２側部まで延在するように結合されている、請求項６に記載のＤＡＣ。
【請求項8】
前記第１及び第２ＱＦＰループのそれぞれは、１つ又は複数の更なるＱＦＰループにガルバニック結合されている、請求項６に記載のＤＡＣ。
【請求項9】
前記第１制御ラインに少なくともほぼ垂直に延在する第２制御ラインを更に有し、前記第２制御ラインは、前記第１ストレージループ及び前記第２ストレージループのそれぞれに対して誘導結合されるように位置決めされている、請求項１に記載のＤＡＣ。
【請求項10】
前記第１及び第２ＱＦＰループは、前記第１制御ラインに沿ってガルバニック結合されている、請求項１に記載のＤＡＣ。
【請求項11】
前記第１、前記第２、前記第３、及び前記第４ＱＦＰループは、前記第１制御ラインに沿ってガルバニック結合されている、請求項２に記載のＤＡＣ。
【請求項12】
前記第１ＱＦＰループに通信自在に結合可能な磁束バイアスラインを更に有する、請求項１０又は１１に記載のＤＡＣ。
【請求項13】
前記磁束バイアスラインは、ＱＦＰシフトレジスタのＱＦＰステージを有する、請求項１２に記載のＤＡＣ。
【請求項14】
前記磁束バイアスラインは、信号ラインを有する、請求項１２に記載のＤＡＣ。
【請求項15】
量子プロセッサのプログラミング可能なコンポーネントを選択的にプログラミングする方法であって、第１永久電流を第１デジタル－アナログコンバータ量子磁束パラメトロン（ＤＡＣ－ＱＦＰ）ループ内にローディングすることであって、前記第１ＤＡＣ－ＱＦＰループは、第１デジタル－アナログコンバータ（ＤＡＣ）ストレージループにガルバニック結合され、前記第１永久電流は、前記第１ＤＡＣストレージループの意図された状態に対応している、ことと、
第２永久電流を第２ＤＡＣ－ＱＦＰループ内にローディングすることであって、前記第２ＤＡＣ－ＱＦＰループは、第２ＤＡＣストレージループにガルバニック結合され、前記第２ＤＡＣストレージループは、前記第１ＤＡＣストレージループにガルバニック結合され、前記第２永久電流は、前記第２ＤＡＣストレージループの意図された状態に対応している、ことと、
第１介在ジョセフソン接合を介した前記第１ＤＡＣ－ＱＦＰループの前記第１永久電流に基づいて前記第１ＤＡＣストレージループ内に第１量の磁束を導入するために前記第１ＤＡＣ－ＱＦＰループと通信状態にある１つ又は複数の制御ラインに信号を印加することと、
第２介在ジョセフソン接合を介した前記第２ＤＡＣ－ＱＦＰループの前記第２永久電流に基づいて前記第２ＤＡＣストレージループ内に第２量の磁束を導入するために前記第２ＤＡＣ－ＱＦＰループとの通信状態にある１つ又は複数の制御ラインに信号を印加することと、
前記プログラミング可能なコンポーネントと通信する前記第１ＤＡＣストレージループによって担持されたインターフェイスを通じて前記第１ＤＡＣストレージループ内の前記第１量の磁束及び前記第２ＤＡＣストレージループ内の前記第２量の磁束を有する組み合わせられた磁束に基づいて前記プログラミング可能なコンポーネントに磁束バイアスを転送することと、
を有する方法。
【請求項16】
第１永久電流を第１ＤＡＣ－ＱＦＰループ内にローディングすることは、第１電流を提供するためにＱＦＰシフトレジスタの第１量子磁束パラメトロン（ＱＦＰ）に電流バイアスを印加し、前記第１ＤＡＣ－ＱＦＰループに到達するために前記ＱＦＰシフトレジスタの少なくとも１つの第１介在ＱＦＰを通じて前記第１電流をシフトさせることを有する、請求項１５に記載の方法。
【請求項17】
第２永久電流を第２ＤＡＣ－ＱＦＰループにローディングすることは、第２電流を提供するために前記ＱＦＰシフトレジスタの前記第１ＱＦＰから電気的に絶縁された前記ＱＦＰシフトレジスタの第２ＱＦＰに電流バイアスを印加し、前記第２ＤＡＣ－ＱＦＰループに到達するために前記ＱＦＰシフトレジスタの少なくとも１つの第２介在ＱＦＰを通じて前記第２電流をシフトさせることを有する、請求項１６に記載の方法。
【請求項18】
永久電流を第２ＱＦＰループ内にローディングすることは、前記第２永久電流を前記第１ＱＦＰループ内にローディングすることと、
１つ又は複数の中間ＱＦＰループを通じて前記第２ＱＦＰループ内に前記第２永久電流をシフトさせることであって、前記中間ＱＦＰループは、中間ＤＡＣストレージループにガルバニック結合され、前記第１ＤＡＣストレージループ、前記中間ＤＡＣストレージループ、及び前記第２ＤＡＣストレージループは、ガルバニック接続されている、ことと、
を有する、請求項１５に記載の方法。
【請求項19】
磁束バイアスを前記プログラミング可能なコンポーネントに転送することは、磁束バイアスを量子ビット、カプラ、プログラミングコンポーネント、又は読み出しコンポーネントの１つに転送することを有する、請求項１５に記載の方法。
【請求項20】
量子プロセッサであって、１つ又は複数のプログラミング可能な超伝導コンポーネントと、
第１方向において延在する且つ複数の量子磁束パラメトロン（ＱＦＰ）に基づいたシフトレジスタステージから形成された２つ以上の行を有するシフトレジスタであって、個々の行内のそれぞれのＱＦＰに基づいたシフトレジスタステージは、前記複数のＱＦＰに基づいたシフトレジスタステージの少なくとも１つの他方のＱＦＰに基づいたシフトレジスタステージに結合されている、シフトレジスタと、
前記シフトレジスタ内のそれぞれの行の１つのＱＦＰに基づいたシフトレジスタステージに結合された個々のデジタル－アナログコンバータ量子磁束パラメトロン（ＤＡＣ－ＱＦＰ）と、
ガルバニックカプラによってそれぞれのＤＡＣ－ＱＦＰにガルバニック結合された個々のデジタル－アナログコンバータ（ＤＡＣ）ストレージループであって、前記ガルバニックカプラは、ジョセフソン接合を含み、
前記個々のＤＡＣストレージループのそれぞれは、前記第１方向に対して垂直の第２方向に沿ってガルバニック結合されており、
前記個々のＤＡＣストレージループの１つは、前記１つ又は複数のプログラミング可能な超伝導コンポーネントの１つとの通信状態にある、
デジタル－アナログコンバータ（ＤＡＣ）ストレージループと、
を有する量子プロセッサ。
【請求項21】
前記ＤＡＣ－ＱＦＰは、アレイとして構成されている、請求項２０に記載の量子プロセッサ。
【請求項22】
パワーラインが、前記第１方向に沿って延在する列内においてＱＦＰの間において前記第２方向において延在している、請求項２０又は２１に記載の量子プロセッサ。
【請求項23】
グローバル信号ラインが、前記第１方向において前記パワーラインに垂直に且つＱＦＰの第１行に沿って延在している、請求項２２に記載の量子プロセッサ。
【請求項24】
前記ＤＡＣストレージループは、複合ジョセフソン接合（ＣＪＪ）を有し、前記ＤＡＣ－ＱＦＰは、前記ＣＪＪの両側に対称的にガルバニック結合されている、請求項２０に記載の量子プロセッサ。
【請求項25】
ＤＡＣのターゲットステージをプログラミングする方法であって、バイアス電流を第１ＱＦＰステージに印加することと、
中間ＱＦＰステージを通じてターゲットＱＦＰステージに前記バイアス電流をシフトさせることと、
ターゲットＤＡＣストレージループ内に磁束を導入するために１つ又は複数の制御ラインを通じて電流を印加することと、
を有する方法。
【請求項26】
中間ＱＦＰステージを通じてターゲットＱＦＰステージに前記バイアス電流をシフトさせ、ターゲットＤＡＣストレージループ内に磁束を転送するために１つ又は複数の制御ラインを通じて電流を印加することは、前記第１ＱＦＰステージによって担持された第１ジョセフソン接合に磁束バイアスを印加することと、
前記中間ＱＦＰステージによって担持された中間ジョセフソン接合に磁束バイアスを印加することと、
前記第１ＱＦＰステージの前記第１ジョセフソン接合を抑圧することと、
前記ターゲットＱＦＰステージを介して前記ターゲットＤＡＣストレージループ内にパルスをローディングすることであって、
前記ターゲットＱＦＰステージのターゲットジョセフソン接合に磁束バイアスを印加すること、
前記ターゲットＤＡＣストレージループとの通信状態にある第１制御ラインに電流を導入すること、
前記バイアス電流が前記ターゲットＱＦＰステージからガルバニック結合されたターゲットＤＡＣストレージループ内に転送されるようにするために、閾値超において前記ＤＡＣジョセフソン接合を通じた前記電流を増大させるためにＤＡＣジョセフソン接合との通信状態にある第２制御ラインに電流を導入すること、
前記第１及び第２制御ラインから前記電流を除去すること、
前記ターゲットＱＦＰステージの前記磁束バイアスを抑圧すること、
を有することと、
意図された数の磁束量子が前記ターゲットＤＡＣストレージループ内に導入される時点まで、前記ターゲットＱＦＰステージを介して前記ターゲットＤＡＣストレージループ内に磁束を反復的にローディングすることと、
を有する、請求項２５に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
分野
本開示は、一般に、量子演算に関し、更に詳しくは、その他の量子コンポーネントをプログラミングするために且つ動作させるために使用されるコンポーネントの設計及び動作に関する。
本開示は、一般に、量子演算に関し、更に詳しくは、その他の量子コンポーネントをプログラミングするために且つ動作させるために使用されるコンポーネントの設計及び動作に関する。
【背景技術】
【0002】
背景
量子演算
量子コンピュータは、データに対して演算を実行するために、重ね合わせ、トンネリング、又はもつれなどの少なくとも１つの量子－機械現象を直接的に活用しているシステムである。量子コンピュータの要素は、量子ビットと呼称される量子二進数である。量子演算の１つのモデルは、断熱量子演算である。断熱量子演算は、例えば、難しい最適化問題を解決するのに適し得る。断熱量子演算システム、方法、及び装置に関する更なる詳細については、例えば、米国特許第７，１３５，７０１号及び同第７，４１８，２８３号において記述されている。
量子演算
量子コンピュータは、データに対して演算を実行するために、重ね合わせ、トンネリング、又はもつれなどの少なくとも１つの量子－機械現象を直接的に活用しているシステムである。量子コンピュータの要素は、量子ビットと呼称される量子二進数である。量子演算の１つのモデルは、断熱量子演算である。断熱量子演算は、例えば、難しい最適化問題を解決するのに適し得る。断熱量子演算システム、方法、及び装置に関する更なる詳細については、例えば、米国特許第７，１３５，７０１号及び同第７，４１８，２８３号において記述されている。
【0003】
量子アニーリング
量子アニーリングは、通常は、好ましくはシステムの基底状態であるシステムの低エネルギー状態を見出するために使用され得る演算方法である。概念的には従来のシミュレートされたアニーリングと同様に、この方法は、自然システムが相対的に低いエネルギー状態に向かう傾向を有するという基礎をなす原理に依存しており、その理由は、エネルギー状態が低いほど相対的に安定しているからである。従来のアニーリングは、システムを低エネルギー状態にガイドするために従来の熱変動を使用している一方で、量子アニーリングは、従来のアニーリングよりも正確及び／又は迅速にエネルギー最小値に到達するための非局在化のソースとして量子トンネリングなどの量子効果を使用し得る。量子アニーリングにおいては、熱効果及びその他のノイズが存在し得る。最終的な低エネルギー状態は、グローバルなエネルギー最小値でない場合がある。
量子アニーリングは、通常は、好ましくはシステムの基底状態であるシステムの低エネルギー状態を見出するために使用され得る演算方法である。概念的には従来のシミュレートされたアニーリングと同様に、この方法は、自然システムが相対的に低いエネルギー状態に向かう傾向を有するという基礎をなす原理に依存しており、その理由は、エネルギー状態が低いほど相対的に安定しているからである。従来のアニーリングは、システムを低エネルギー状態にガイドするために従来の熱変動を使用している一方で、量子アニーリングは、従来のアニーリングよりも正確及び／又は迅速にエネルギー最小値に到達するための非局在化のソースとして量子トンネリングなどの量子効果を使用し得る。量子アニーリングにおいては、熱効果及びその他のノイズが存在し得る。最終的な低エネルギー状態は、グローバルなエネルギー最小値でない場合がある。
【0004】
断熱量子演算は、量子アニーリングの特別なケースと見なすことができる。断熱量子演算においては、システムは、理想的には、断熱発展の全体を通じてその基底状態において始まり且つ留まっている。従って、当業者は、量子アニーリングシステム及び方法が一般に断熱量子コンピュータ上において実装され得ることを理解することになろう。本出願の全体を通じて、量子アニーリングに対する任意の参照は、文脈がそうではないことを必要としていない限り、断熱量子演算を包含するものと意図される。
【0005】
量子コンポーネント
量子コンポーネントは、量子機械効果が観察可能な構造である。また、量子コンポーネントは、量子装置とも呼称され得る。量子コンポーネントは、電流搬送が量子機械効果によって支配されている回路を含む。このようなコンポーネントは、電子スピンがリソースとして使用されているスピントロニクスと、超伝導回路と、を含む。超伝導回路は、超伝導装置を含む回路である。超伝導装置は、超伝導材料を含む装置である。超伝導材料は、電流、磁界、及び温度の臨界レベル未満において電気抵抗を有していない材料である。スピン及び超伝導は、いずれも、量子機械現象である。量子コンポーネントは、演算装置及びこれに類似したものにおいて計測インスツルメントのために使用することができる。
量子コンポーネントは、量子機械効果が観察可能な構造である。また、量子コンポーネントは、量子装置とも呼称され得る。量子コンポーネントは、電流搬送が量子機械効果によって支配されている回路を含む。このようなコンポーネントは、電子スピンがリソースとして使用されているスピントロニクスと、超伝導回路と、を含む。超伝導回路は、超伝導装置を含む回路である。超伝導装置は、超伝導材料を含む装置である。超伝導材料は、電流、磁界、及び温度の臨界レベル未満において電気抵抗を有していない材料である。スピン及び超伝導は、いずれも、量子機械現象である。量子コンポーネントは、演算装置及びこれに類似したものにおいて計測インスツルメントのために使用することができる。
【0006】
量子プロセッサ
量子プロセッサは、超伝導量子プロセッサの形態を有することができる。超伝導量子プロセッサは、いくつかの超伝導量子ビット及びローカルバイアスを提供する関連するコンポーネントを含み得る。また、超伝導量子プロセッサは、量子ビットの間の通信自在の結合を選択的に提供する結合装置（カプラとも呼称される）を含むこともできる。
量子プロセッサは、超伝導量子プロセッサの形態を有することができる。超伝導量子プロセッサは、いくつかの超伝導量子ビット及びローカルバイアスを提供する関連するコンポーネントを含み得る。また、超伝導量子プロセッサは、量子ビットの間の通信自在の結合を選択的に提供する結合装置（カプラとも呼称される）を含むこともできる。
【0007】
量子プロセッサは、超伝導量子ビットを含む超伝導量子プロセッサであり得る。Wendin G.及びShumeiko V.S.による「“SUPERCONDUCTING QUANTUM CIRCUITS,QUBITS AND COMPUTING” (arXiv:cond-mat/0508729v1,2005)」は、物理学及び量子情報処理用の量子化超伝導電気回路の動作原理の概論を提供している。
【0008】
超伝導量子ビットは、超伝導材料の回路に基づいた固体量子ビットである。超伝導量子ビットの動作は、基礎をなす磁束量子化の原理と、ジョセフソントンネリングと、に基づいている。超伝導効果は、様々な構成において存在することが可能であり、磁束、位相、電荷、及びハイブリッド量子ビットを含む異なるタイプの超伝導量子ビットをもたらし得る。様々な構成は、ループのトポロジー、ジョセフソン接合の配置、並びに、インダクタンス、静電容量、及びジョセフソン接合臨界電流などの超伝導回路の要素の物理パラメータにおいて変化し得る。
【0009】
一実装形態において、超伝導量子ビットは、ジョセフソン接合によって中断された超伝導ループを含む。超伝導ループの幾何学的インダクタンスに対するジョセフソン接合のインダクタンスの比率は、２πＬＩＣ／Φ０として表現され得る（ここで、Ｌは、幾何学的インダクタンスであり、ＩＣは、ジョセフソン接合の臨界電流であり、Φ０は、磁束量子である）。インダクタンス及び臨界電流は、超伝導ループの幾何学的インダクタンスに対するジョセフソン接合のインダクタンスの比率を増大させるために、及び、量子ビットが双安定装置として動作可能となるようにするために、選択、調節、又はチューニングすることができる。いくつかの実装形態において、量子ビットの超伝導ループの幾何学的インダクタンスに対するジョセフソン接合のインダクタンスの比率は、約３に等しい。
【0010】
一実装形態において、超伝導カプラは、ジョセフソン接合によって中断された超伝導ループを含む。インダクタンス及び臨界電流は、超伝導ループの幾何学的インダクタンスに対するジョセフソン接合のインダクタンスの比率を減少させるために、及び、カプラが単安定装置として動作可能となるようにするために、選択、調節、又はチューニングすることができる。いくつかの実装形態において、カプラの超伝導ループの幾何学的インダクタンスに対するジョセフソン接合のインダクタンスの比率は、ほぼ１以下に等しい。
【0011】
本システム及びコンポーネントとの関連において使用され得る例示用の量子プロセッサの更なる詳細及び実装形態については、例えば、米国特許第７，５３３，０６８号、同第８，００８，９４２号、同第８，１９５，５９６号、同第８，１９０，５４８号、及び同第８，４２１，０５３号において記述されている。
【0012】
関連技術及びこれらに関係する制限の以上の例は、排他的なものではなく、例示を目的としている。関連技術のその他の制限については、本明細書の参照及び図面の検討の際に当業者に明らかとなろう。
【発明の概要】
【課題を解決するための手段】
【0013】
簡潔な概要
一態様によれば、デジタル－アナログコンバータ（ＤＡＣ）が提供され、これは、第１ジョセフソン接合によって中断された第１ストレージループを有する第１ステージであって、第１ストレージループは、外部コンポーネントと通信するように動作可能であるインターフェイスを有する、第１ステージと、第２ジョセフソン接合によって中断された第２ストレージループを有する第２ステージであって、第２ストレージループは、第１ストレージループにガルバニック結合されており、第１ジョセフソン接合及び第２ジョセフソン接合は、第１制御ラインに直列で結合されている、第２ステージと、第１量子磁束パラメトロン（ＱＦＰ）ループ及び第２量子ＱＦＰループであって、第１ステージ及び第２ステージの個々のものにガルバニック結合された且つこれから延在している第１及び第２ＱＦＰループと、を有する。
一態様によれば、デジタル－アナログコンバータ（ＤＡＣ）が提供され、これは、第１ジョセフソン接合によって中断された第１ストレージループを有する第１ステージであって、第１ストレージループは、外部コンポーネントと通信するように動作可能であるインターフェイスを有する、第１ステージと、第２ジョセフソン接合によって中断された第２ストレージループを有する第２ステージであって、第２ストレージループは、第１ストレージループにガルバニック結合されており、第１ジョセフソン接合及び第２ジョセフソン接合は、第１制御ラインに直列で結合されている、第２ステージと、第１量子磁束パラメトロン（ＱＦＰ）ループ及び第２量子ＱＦＰループであって、第１ステージ及び第２ステージの個々のものにガルバニック結合された且つこれから延在している第１及び第２ＱＦＰループと、を有する。
【0014】
その他の態様によれば、ＤＡＣは、第２ステージにガルバニック結合された第３ステージと、第３ステージにガルバニック結合された第４ステージと、を更に有していてもよく、第３及び第４ステージは、第３ストレージループ及び第４ストレージループを有し、第３及び第４ストレージループは、それぞれ、第３ジョセフソン接合及び第４ジョセフソン接合によって中断されており、第３及び第４ジョセフソン接合は、第１制御ライン及び第３ＱＦＰループ及び第４ＱＦＰループに直列に結合され、第３及び第４ＱＦＰループは、第３ステージ及び第４ステージの個々のものにガルバニック結合され且つこれから延在している。それぞれのＱＦＰループは、個々のジョセフソン接合を有していてもよく、それぞれのＱＦＰループの個々のジョセフソン接合は、個々の複合ジョセフソン接合を有していてもよく、第１及び第２ジョセフソン接合は、それぞれ、複合ジョセフソン接合を有していてもよく、第１及び第２ＱＦＰループは、第１ステージ及び第２ステージの個々のものに対称的に接続されていてもよく、第１ＱＦＰループは、第２ＱＦＰループから隔離されていてもよい。第１制御ラインは、第１ストレージループ及び第２ストレージループのそれぞれを二等分していてもよく、第１ストレージループ及び第２ストレージループのそれぞれは、それぞれのストレージループの個々の第１側部及び個々の第２側部のそれぞれ上において個々のジョセフソン接合を有していてもよく、第１及び第ＱＦＰループのそれぞれは、個々のストレージループの個々の第１側部から個々のストレージループの個々の第２側部まで延在するように結合されていてもよい。第１及び第２ＱＦＰループのそれぞれは、１つ又は複数の更なるＱＦＰループにガルバニック結合されていてもよく、ＤＡＣは、第１制御ラインに少なくともほぼ垂直に延在する第２制御ラインを更に有していてもよく、第２制御ラインは、第１ストレージループ及び第２ストレージループのそれぞれに誘導結合されるように位置決めされていてもよく、第１及び第２ＱＦＰループは、第１制御ラインに沿ってガルバニック結合されていてもよく、第１、第２、第３、及び第４ＱＦＰループは、第１制御ラインに沿ってガルバニック結合されていてもよく、ＤＡＣは、第１ＱＦＰループに通信自在に結合可能な磁束バイアスラインを更に有していてもよく、磁束バイアスラインは、ＱＦＰシフトレジスタのＱＦＰステージを有していてもよく、磁束バイアスラインは、信号ラインを有していてもよい。
【0015】
一態様によれば、量子プロセッサのプログラミング可能なコンポーネントを選択的にプログラミングする方法が提供され、方法は、第１永久電流を第１デジタル－アナログコンバータ量子磁束パラメトロン（ＤＡＣ－ＱＦＰ）ループ内にローディングすることであって、第１ＤＡＣ－ＱＦＰループは、第１デジタル－アナログコンバータ（ＤＡＣ）ストレージループにガルバニック結合され、第１永久電流は、第１ＤＡＣストレージループの意図された状態に対応している、ことと、第２永久電流を第２ＤＡＣ－ＱＦＰループにローディングすることであって、第２ＤＡＣ－ＱＦＰループは、第２ＤＡＣストレージループにガルバニック結合され、第２ＤＡＣストレージループは、第１ＤＡＣストレージループにガルバニック結合され、第２永久電流は、第２ＤＡＣストレージループの意図された状態に対応している、ことと、第１介在ジョセフソン接合を介して第１ＤＡＣ－ＱＦＰループの第１永久電流に基づいて第１ＤＡＣストレージループ内に第１量の磁束を誘発するために第１ＤＡＣ－ＱＦＰループとの通信状態にある１つ又は複数の制御ラインに信号を印加することと、第２介在ジョセフソン接合を介して第２ＤＡＣ－ＱＦＰループの第２永久電流に基づいて第２ＤＡＣストレージループ内に第２量の磁束を誘発するために第２ＤＡＣ－ＱＦＰとの通信状態にある１つ又は複数の制御ラインに信号を印加することと、プログラミング可能なコンポーネントと通信する第１ＤＡＣストレージループによって担持されたインターフェイスを通じて第１ＤＡＣストレージループ内の第１量の磁束及び第２ＤＡＣストレージループ内の第２量の磁束を有する組み合わせられた磁束に基づいてプログラミング可能なコンポーネントに磁束バイアスを転送することと、を有する。
【0016】
その他の態様によれば、第１永久電流を第１ＤＡＣ－ＱＦＰループ内にローディングすることは、第１電流を提供するためにＱＦＰシフトレジスタの第１量子磁束パラメトロン（ＱＦＰ）に電流バイアスを印加することと、第１ＤＡＣ－ＱＦＰループに到達するためにＱＦＰシフトレジスタの少なくとも１つの第１介在ＱＦＰを通じて第１電流をシフトさせることと、を有していてもよく、第２永久電流を第２ＤＡＣ－ＱＦＰループ内にローディングすることは、第２電流を提供するためにＱＦＰシフトレジスタの第１ＱＦＰから電気的に絶縁されたＱＦＰシフトレジスタの第２ＱＦＰに対して電流バイアスを印加することと、第２ＤＡＣ－ＱＦＰループに到達するためにＱＦＰシフトレジスタの少なくとも１つの第２介在ＱＦＰを通じて第２電流をシフトさせることと、を有していてもよく、永久電流を第２ＱＦＰループ内にローディングすることは、第２永久電流を第１ＱＦＰループ内にローディングすることと、１つ又は複数の中間ＱＦＰループを通じて第２ＱＦＰループ内に第２永久電流をシフトさせることと、を有していてもよく、中間ＱＦＰループは、中間ＤＡＣストレージループにガルバニック結合され、この場合に、第１ＤＡＣストレージループ、中間ＤＡＣストレージループ、及び第２ＤＡＣストレージループは、ガルバニック接続されている。磁束バイアスをプログラミング可能なコンポーネントに転送することは、磁束バイアスを量子ビット、カプラ、プログラミングコンポーネント、又は読み出しコンポーネントの１つに転送することを有していてもよい。
【0017】
一態様によれば、量子プロセッサが提供され、これは、１つ又は複数のプログラミング可能な超伝導コンポーネントと、第１方向において延在する２つ以上の行を有する且つ複数の量子磁束パラメトロン（ＱＦＰ）に基づいたシフトレジスタステージから形成されたシフトレジスタであって、それぞれの行内のそれぞれのＱＦＰに基づいたシフトレジスタステージは、複数のＱＦＰに基づいたシフトレジスタステージの少なくとも１つの他方のＱＦＰに基づいたシフトレジスタに結合されている、シフトレジスタと、シフトレジスタ内のそれぞれの行の１つのＱＦＰに基づいたシフトレジスタステージに結合された個々のデジタル－アナログコンバータ量子磁束パラメトロン（ＤＡＣ－ＱＦＰ）であって、個々のデジタル－アナログコンバータ（ＤＡＣ）ストレージループは、ガルバニックカプラによってそれぞれのＤＡＣ－ＱＦＰにガルバニック結合され、ガルバニックカプラは、ジョセフソン接合を含み、個々のＤＡＣストレージループのそれぞれは、第１方向に垂直の第２方向に沿ってガルバニック結合され、個々のＤＡＣストレージループの１つは、１つ又は複数のプログラミング可能な超伝導コンポーネントの１つとの通信状態にある、ＤＡＣ－ＱＦＰと、を有する。
【0018】
その他の態様によれば、ＤＡＣ－ＱＦＰは、アレイとして構成されていてもよく、パワーラインは、第１方向において延在する列内のＱＦＰの間において第２方向において延在していてもよく、グローバル信号ラインは、第１方向において及びＱＦＰの第１行に沿ってパワーラインに垂直に延在していてもよく、ＤＡＣストレージループは、複合ジョセフソン接合（ＣＪＪ）を有していてもよく、ＤＡＣ－ＱＦＰは、ＣＪＪの両方の側部に対称的にガルバニック結合されていてもよい。
【0019】
一態様によれば、ＤＡＣのターゲットステージをプログラミングする方法が提供され、これは、バイアス電流を第１ＱＦＰステージに印加することと、中間ＱＦＰステージを通じてターゲットＱＦＰステージにバイアス電流をシフトさせることと、ターゲットＤＡＣストレージループ内に磁束を導入するために１つ又は複数の制御ラインを通じて電流を印加することと、を有する。
【0020】
その他の態様によれば、中間ＱＦＰステージを通じてターゲットＱＦＰステージにバイアス電流をシフトさせること及びターゲットＤＡＣストレージループ内に磁束を転送するために１つ又は複数の制御ラインを通じて電流を印加することは、第１ＱＦＰステージによって担持された第１ジョセフソン接合に磁束バイアスを印加することと、中間ＱＦＰステージによって担持された中間ジョセフソン接合に磁束バイアスを印加することと、第１ＱＦＰステージの第１ジョセフソン接合を抑圧することと、ターゲットＱＦＰステージを介してターゲットＤＡＣストレージループ内にパルスをローディングすることであって、ターゲットＱＦＰステージのターゲットジョセフソン接合に磁束バイアスを印加すること、ターゲットＤＡＣストレージループとの通信状態にある第１制御ラインに電流を導入すること、バイアス電流がガルバニック結合されたターゲットＤＡＣストレージループ内にターゲットＱＦＰステージから転送されるようにするために閾値超においてＤＡＣジョセフソン接合を通じて電流を増大させるためにＤＡＣジョセフソン接合との通信状態にある第２制御ラインに電流を導入すること、第１及び第２制御ラインから電流を除去すること、ターゲットＱＦＰステージの磁束バイアスを抑圧すること、を有することと、意図された数の磁束量子がターゲットＤＡＣストレージループ内に導入される時点までターゲットＱＦＰステージを介してターゲットＤＡＣストレージループ内に磁束を反復的にローディングすることと、を有し得る。
【0021】
その他の態様においては、当業者には認識されるように、上述の特徴は、任意の妥当な組合せにおいて１つに組み合わせることができる。
【0022】
図面のいくつかの図の簡潔な説明
図面においては、同一の参照符号は、類似の要素又は行為を識別している。図面中の要素のサイズ及び相対的な位置は、必ずしも正しい縮尺で描かれてはいない。例えば、様々な要素の形状及び角度は、必ずしも正確な縮尺で描かれてはおらず、これらの要素のいくつかは、図面の可読性を改善するために、任意に拡大及び位置決めされている場合がある。更には、描かれている要素の具体的な形状は、必ずしも、特定の要素の実際の形状に関する任意の情報を伝達することを意図したものではなく、図面における認識の容易性を目的として選択されたものであるに過ぎない場合がある。
図面においては、同一の参照符号は、類似の要素又は行為を識別している。図面中の要素のサイズ及び相対的な位置は、必ずしも正しい縮尺で描かれてはいない。例えば、様々な要素の形状及び角度は、必ずしも正確な縮尺で描かれてはおらず、これらの要素のいくつかは、図面の可読性を改善するために、任意に拡大及び位置決めされている場合がある。更には、描かれている要素の具体的な形状は、必ずしも、特定の要素の実際の形状に関する任意の情報を伝達することを意図したものではなく、図面における認識の容易性を目的として選択されたものであるに過ぎない場合がある。
【図面の簡単な説明】
【0023】
【図1】本システム、コンポーネント、及び方法によるアナログコンピュータに結合されたデジタルコンピュータを含むハイブリッド演算システムの概略図である。
【図2】例示用の超伝導量子プロセッサの一部分の概略図である。
【図3】単一のステージを有するデジタル－アナログコンバータ（ＤＡＣ）の一実装形態の概略図である。
【図4】シフトレジスタ及び３つのステージを有するＤＡＣの一実装形態の概略図である。
【図5】それぞれが４つのステージを有する一連の３つのＤＡＣの一実装形態の概略図である。
【図6A】４つのステージを有するＤＡＣの別の実装形態の概略図である。
【図6B】４つのステージを有する複数のＤＡＣのアレイの概略図である。
【図7】量子プロセッサのプログラミング可能なコンポーネントを選択的にプログラミングする方法のフローチャートである。
【図8】ＤＡＣのターゲットステージをプログラミングする方法のフローチャートである。
【図9】ＱＦＰシフトレジスタによってプログラミングされたＤＡＣのアレイを有する量子プロセッサの例示用の一実装形態の表現である。
【発明を実施するための形態】
【0024】
詳細な説明
以下の説明においては、様々な開示されている実装形態の十分な理解を提供するために、特定の具体的な詳細が記述されている。但し、当業者は、これらの具体的な詳細の１つ又は複数を伴うことなしに、或いは、その他の方法、コンポーネント、材料、などを伴って、実装形態が実施され得ることを認識するであろう。その他の例において、コンピュータシステム、サーバーコンピュータ、及び／又は通信ネットワークと関連する周知の構造については、実装形態の記述の不必要なあいまい化を回避するために詳細に図示及び記述されてはいない。
以下の説明においては、様々な開示されている実装形態の十分な理解を提供するために、特定の具体的な詳細が記述されている。但し、当業者は、これらの具体的な詳細の１つ又は複数を伴うことなしに、或いは、その他の方法、コンポーネント、材料、などを伴って、実装形態が実施され得ることを認識するであろう。その他の例において、コンピュータシステム、サーバーコンピュータ、及び／又は通信ネットワークと関連する周知の構造については、実装形態の記述の不必要なあいまい化を回避するために詳細に図示及び記述されてはいない。
【0025】
文脈がそうではないことを必要としていない限り、本明細書及び添付の請求項の全体を通じて、「有する」という用語は、「含む」と同義であり、包含型又はオープンエンド型である（即ち、更なる、記述されてはいない要素又は方法の行為を排除してはいない）。
【0026】
「一実装形態」又は「１つの実装形態」に対する本明細書の全体を通じた参照は、その実装形態との関連において記述されている特定の特徴、構造、又は特性が少なくとも１つの実装形態において含まれていることを意味している。従って、「一実装形態において」又は「１つの実装形態において」というフレーズの本明細書の全体を通じた様々な場所における出現は、必ずしも、すべてが同一の実装形態を参照しているものではない。更には、特定の特徴、構造、又は特性は、１つ又は複数の実装形態において任意の適切な方式で組み合わせることができる。
【0027】
本明細書及び添付の請求項において使用されている「１つの（a）」、「１つの（an）」、及び「その（the）」という単数形は、文脈がそうではないことを明瞭に表していない限り、複数の参照物を含む。また、「又は（or）」という用語は、一般に、文脈が明瞭にそうではないことを表していない限り、「及び／又は」を含むその意味において利用されていることに留意されたい。
【0028】
本明細書において提供されている開示の見出し及び「要約」は、利便を目的としたものに過ぎず、実装形態の範囲又は意味を解釈するものではない。
【0029】
例示用の演算システム
図１は、デジタルコンピュータ１０２を有する演算システム１００を示している。例示用のデジタルコンピュータ１０２は、従来のデジタル処理タスクを実行するために使用され得る１つ又は複数のデジタルプロセッサ１０６を含む。デジタルコンピュータ１０２は、少なくとも１つのシステムメモリ１２２と、システムメモリ１２２を含む様々なシステムコンポーネントを１つ又は複数のデジタルプロセッサ１０６に結合する少なくとも１つのシステムバス１２０と、を更に含み得る。システムメモリ１２２は、モジュールの組１２４を保存することができる。
図１は、デジタルコンピュータ１０２を有する演算システム１００を示している。例示用のデジタルコンピュータ１０２は、従来のデジタル処理タスクを実行するために使用され得る１つ又は複数のデジタルプロセッサ１０６を含む。デジタルコンピュータ１０２は、少なくとも１つのシステムメモリ１２２と、システムメモリ１２２を含む様々なシステムコンポーネントを１つ又は複数のデジタルプロセッサ１０６に結合する少なくとも１つのシステムバス１２０と、を更に含み得る。システムメモリ１２２は、モジュールの組１２４を保存することができる。
【0030】
１つ又は複数のデジタルプロセッサ１０６は、１つ又は複数の中央処理ユニット（「ＣＰＵ」）、グラフィカル処理ユニット（「ＧＰＵ」）、デジタル信号プロセッサ（「ＤＳＰ」）、用途固有の集積回路（「ＡＳＩＣ」）、プログラミング可能なゲートアレイ（「ＦＰＧＡ」）、プログラミング可能なロジックコントローラ（「ＰＬＣ」）、など、及び／又はこれらの組合せなどの任意の論理処理ユニット又は回路（例えば、集積回路）であってよい。
【0031】
いくつかの実装形態において、演算システム１００は、アナログコンピュータ１０４を有し、これは、１つ又は複数の量子プロセッサ１２６を含み得る。量子プロセッサ１２６は、本出願において記述されているシステム及び方法を使用した少なくとも１つの超伝導集積回路を含み得る。デジタルコンピュータ１０２は、例えば、コントローラ１１８を介してアナログコンピュータ１０４と通信することができる。更に詳細に本明細書において記述されているように、特定の演算をデジタルコンピュータ１０２の命令の下にアナログコンピュータ１０４によって実行することができる。
【0032】
デジタルコンピュータ１０２は、ユーザー入出力サブシステム１０８を含み得る。いくつかの実装形態において、ユーザー入出力サブシステムは、ディスプレイ１１０，マウス１１２、及び／又はキーボード１１４などの１つ又は複数のユーザー入出力コンポーネントを含む。
【0033】
システムバス１２０は、メモリコントローラを有するメモリバス、周辺バス、及びローカルバスを含む任意の既知のバス構造又はアーキテクチャを利用することができる。システムメモリ１２２は、読み出し専用メモリ（「ＲＯＭ」）、スタティックランダムアクセスメモリ（「ＳＲＡＭ」）、フラッシュＮＡＮＤなどの不揮発性メモリ、並びに、ランダムアクセスメモリ（「ＲＡＭ」）（図示されてはいない）などの揮発性メモリ、を含み得る。
【0034】
また、デジタルコンピュータ１０２は、その他の一時的ではないコンピュータ又はプロセッサ可読ストレージ媒体又は不揮発性メモリ１１６を含み得る。不揮発性メモリ１１６は、ハードディスク（例えば、磁気ディスク）との間において読み書きするためのハードディスクドライブ、着脱自在の光ディスクとの間において読み書きするための光ディスクドライブ、及び／又は半導体媒体（例えば、ＮＡＮＤに基づいたフラッシュメモリ）との間において読み書きするための半導体ドライブ（ＳＳＤ）を含む様々な形態を有し得る。不揮発性メモリ１１６は、システムバス１２０を介して１つ又は複数のデジタルプロセッサと通信することができると共に、システムバス１２０に結合された適切なインターフェイス又はコントローラ１１８を含むことができる。不揮発性メモリ１１６は、デジタルコンピュータ１０２用のプロセッサ又はコンピュータ可読命令、データ構造、又はその他のデータ（しばしば、プログラムモジュールと呼称される）用の長期ストレージとして機能することができる。
【0035】
デジタルコンピュータ１０２は、ハードディスク、光ディスク、及び／又は半導体ストレージ媒体を利用するものとして記述されているが、当業者は、その他のタイプの一時的ではない且つ不揮発性のコンピュータ可読媒体が利用され得ることを理解するであろう。当業者は、いくつかのコンピュータアーキテクチャが一時的ではない揮発性メモリ及び一時的ではない不揮発性メモリを利用することを理解するであろう。例えば、揮発性メモリ内のデータは、不揮発性メモリを提供するために集積回路を利用している不揮発性メモリ又は半導体ディスクにキャッシングすることができる。
【0036】
様々なプロセッサ又はコンピュータ可読命令、データ構造、又はその他のデータは、システムメモリ１２２内において保存することができる。例えば、システムメモリ１２２は、リモートクライアントと通信するための且つデジタルコンピュータ１０２及びアナログコンピュータ１０４上のリソースを含むリソースの使用をスケジューリングするための命令を保存することができる。また、例えば、システムメモリ１２２は、少なくとも１つのプロセッサによって実行された際に少なくとも１つのプロセッサが様々なアルゴリズム及び／又は命令を実行するようにするプロセッサ実行可能命令又はデータの少なくとも１つを保存し得る。いくつかの実装形態において、システムメモリ１２２は、アナログコンピュータ１０４に対する事前処理、同時処理、及び事後処理を実行するために、プロセッサ又はコンピュータ可読計算命令及び／又はデータを保存することができる。システムメモリ１２２は、アナログコンピュータ１０４とやり取りするためにアナログコンピュータインターフェイス命令の組を保存し得る。
【0037】
アナログコンピュータ１０４は、量子プロセッサ１２６などの少なくとも１つのアナログプロセッサを含み得る。アナログコンピュータ１０４は、例えば、熱、磁界、及びその他の外部ノイズから量子コンピュータの内部要素を遮蔽する隔離された環境内などの隔離された環境内において提供することができる。隔離された環境は、例えば、約１Ｋ未満の温度にアナログプロセッサを低温冷却するように動作可能である、例えば、希釈冷蔵庫などの冷蔵庫を含み得る。
【0038】
アナログコンピュータ１０４は、量子ビット、カプラ、及びその他のコンポーネントなどのプログラミング可能な要素を含むことができる。量子ビットは、読み出し制御システム１２８を介して読み出すことができる。読み出し結果は、デジタルコンピュータ１０２のその他のコンピュータ又はプロセッサ可読命令に送信することができる。量子ビットは、量子ビット制御システム１３０を介して制御することができる。量子ビット制御システム１３０は、オンチップデジタル－アナログコンバータ（ＤＡＣ）と、バイアスをターゲット装置に印加するように動作可能なアナログラインと、を含み得る。量子ビットを結合しているカプラは、カプラ制御システム１３２を介して制御することができる。カプラ制御システム１３２は、オンチップＤＡＣ及びアナログラインなどのチューニング要素を含み得る。量子ビット制御システム１３０及びカプラ制御システム１３２は、アナログプロセッサ１０４上において本明細書において記述されているように量子アニーリングスケジュールを実装するために使用することができる。プログラム要素は、集積回路の形態において量子プロセッサ１２６内に含まれ得る。量子ビット及びカプラは、第１材料を有する集積回路の層内において位置決めすることができる。読み出し制御システム１２８などのその他のコンポーネントは、第２の材料を有する集積回路のその他の層内において位置決めすることができる。
【0039】
超伝導磁束ストレージコンポーネント
また、超伝導磁束ストレージコンポーネントは、本出願においては、超伝導デジタル－アナログコンバータ（ＤＡＣ）又は磁束ＤＡＣと呼称されている。
また、超伝導磁束ストレージコンポーネントは、本出願においては、超伝導デジタル－アナログコンバータ（ＤＡＣ）又は磁束ＤＡＣと呼称されている。
【0040】
量子プロセッサは、量子効果による演算を実行するための複数のプログラミング可能な装置（本明細書においてはプログラミング可能なコンポーネントとも呼称されている）を有することができる。プログラミング可能な装置は、量子ビット、（プログラミング可能な方式で量子ビットを結合する）カプラ、並びに、これらのコンポーネントを含み得る。プログラミング可能な装置は、その動作に影響を及ぼすように印加された信号を介してプログラミングされており、例えば、演算の際にその磁束に影響を及ぼすように、バイアス信号を磁束量子ビットに印加することができる。制御パラメータを実現するために超伝導ループに静的磁束バイアスを選択的に印加するように、オンチップ制御回路を使用することができる。
【0041】
このような信号は、プログラミング可能なコンポーネントに印加される前に変換及び／又はストレージを必要とし得る。例えば、従来のコンピュータは、量子プロセッサ用のデジタル信号を生成することができると共に、それらのデジタル信号は、１つ又は複数のデジタル－アナログコンバータ（ＤＡＣ）を介してアナログ形態に変換することができる。変換されたアナログ信号は、プログラミング可能なコンポーネントに印加することができる。別の例として、（デジタル又はアナログであり得る）信号は、演算の前に又はその最中に一時点において量子プロセッサによって受け取れられてもよく、信号が後の時点においてプログラミング可能なコンポーネントに印加されることを要する時点までＤＡＣを介して保存することができる。ＤＡＣは、多くの用途を有し、これらの目的の１つ又は複数（即ち、変換及び／又はメモリ）のために及び／又はその他の目的のために、使用することができる。これらの及びその他の目的のためのＤＡＣの用途の例については、例えば、米国特許第７，８７６，２４８号及び同第８，０９８，１７９号において更に詳細に記述されている。
【0042】
ＤＡＣという用語が全体を通じて使用されているが、記述されているコンポーネントは、デジタル信号をアナログ信号に変換することに必ずしも限定されない（且つ、いくつかの実装形態においては、このような変換をまったく伴っていない）様々な目的のために使用され得ることを理解されたい。例えば、上述のように、超伝導ＤＡＣは、所定の期間にわたって信号を保存するために（例えば、これにより、メモリの形態において動作するために）量子プロセッサによって使用され得る。
【0043】
量子磁束パラメトロン
量子磁束パラメトロン（ＱＦＰ）は、いくつかの側面において複合ＲＦ－ＳＱＵＩＤに類似した超伝導ジョセフソン接合装置である。特定のポテンシャルエネルギー曲線をＱＦＰ装置によって生成することができる。このポテンシャルエネルギー曲線は、「Ｗ」に似たものであってよく、この場合に、中央ピーク又は「バリア」は、中央バリアの両側の２つの井戸の独立した深さと共に、高さにおいて調節可能である。「量子」という用語がＱＦＰ装置の名称において出現しているが、装置は、一般的に従来の方式で稼働している。要すれば、従来において、中央バリアの高さを迅速に増大させた場合には、システムのエネルギー構成が大幅に破壊されるものと考えられている。ＱＦＰシフトレジスタなどのＱＦＰ装置については、米国特許第１０，５２８，８８６号において更に記述されている。
量子磁束パラメトロン（ＱＦＰ）は、いくつかの側面において複合ＲＦ－ＳＱＵＩＤに類似した超伝導ジョセフソン接合装置である。特定のポテンシャルエネルギー曲線をＱＦＰ装置によって生成することができる。このポテンシャルエネルギー曲線は、「Ｗ」に似たものであってよく、この場合に、中央ピーク又は「バリア」は、中央バリアの両側の２つの井戸の独立した深さと共に、高さにおいて調節可能である。「量子」という用語がＱＦＰ装置の名称において出現しているが、装置は、一般的に従来の方式で稼働している。要すれば、従来において、中央バリアの高さを迅速に増大させた場合には、システムのエネルギー構成が大幅に破壊されるものと考えられている。ＱＦＰシフトレジスタなどのＱＦＰ装置については、米国特許第１０，５２８，８８６号において更に記述されている。
【0044】
例示用の超伝導量子プロセッサ
図２は、少なくとも１つの実装形態による例示用の超伝導量子プロセッサの一部分２００の概略図である。図２に示されている超伝導量子プロセッサの一部分２００は、２つの超伝導量子ビット２０１及び２０２を含む。また、量子ビット２０１及び２０２の間には、カプラ２１０を介したチューニング可能な（即ち、２ローカル相互作用を提供する）結合（対角的結合）も示されている。図２に示されている量子プロセッサの一部分２００は、２つの量子ビット２０１、２０２及び１つのカプラ２１０しか含んでいないが、当業者は、量子プロセッサ２００が、任意の数の量子ビットと、これらの間において情報を結合する任意の数のカプラと、を含み得ることを理解するであろう。
図２は、少なくとも１つの実装形態による例示用の超伝導量子プロセッサの一部分２００の概略図である。図２に示されている超伝導量子プロセッサの一部分２００は、２つの超伝導量子ビット２０１及び２０２を含む。また、量子ビット２０１及び２０２の間には、カプラ２１０を介したチューニング可能な（即ち、２ローカル相互作用を提供する）結合（対角的結合）も示されている。図２に示されている量子プロセッサの一部分２００は、２つの量子ビット２０１、２０２及び１つのカプラ２１０しか含んでいないが、当業者は、量子プロセッサ２００が、任意の数の量子ビットと、これらの間において情報を結合する任意の数のカプラと、を含み得ることを理解するであろう。
【0045】
量子プロセッサ２００は、量子プロセッサ２００の状態を構成及び制御するために使用される複数のインターフェイス２２１～２２５を含む。インターフェイス２２１～２２５のそれぞれは、プログラミングサブシステム及び／又は発展サブシステムの一部分として、図示のように、個々の誘導結合構造によって実現することができる。或いは、この代わりに、又はこれに加えて、インターフェイス２２１～２２５は、ガルバニック結合構造によって実現することもできる。本明細書におけるガルバニック結合は、結合された回路の間において物理的に共有されている１つ又は複数の要素（例えば、ワイヤ）を通じて実現された結合を意味している。また、ガルバニック結合は、直接的な伝導接続と呼称することもできる。直接的な伝導接続は、供給された要素を通じて回路の間において形成され、これにより、回路を結合するための直接的な電気接続を提供している。対照的に、誘導結合は、直接的な電気接続を伴うことなしに回路の間における磁界の相互作用を通じて実現される結合を意味している。第１回路の一部分を通じた電流は、第１回路の周りにおいて磁界を生成し、これにより、第２回路内において電流を誘発している。いくつかの実装形態において、インターフェイス２２１～２２５の１つ又は複数は、１つ又は複数のＤＡＣによって駆動することができる。このようなプログラミングサブシステム及び／又は発展サブシステムは、量子プロセッサ２００とは別個のものであってもよく、或いは、ローカルに（即ち、量子プロセッサ２００と共にオンチップ状態において）含まれていてもよい。
【0046】
量子プロセッサ２００の動作の際に、インターフェイス２２１及び２２４は、それぞれ、磁束信号を量子ビット２０１及び２０２の個々の複合ジョセフソン接合（ＣＪＪ）２３１及び２３２内に結合し、これにより、ハミルトン関数におけるチューニング可能なトンネリング項を実現するために、使用することができる。この結合は、ハミルトン関数の非対角σｘ項を提供し、これらの磁束信号は、「非局在化信号」の例である。
【0047】
同様に、インターフェイス２２２及び２２３は、それぞれ、磁束信号を量子ビット２０１及び２０２の個々の量子ビットループ内に印加し、これにより、ハミルトン関数におけるｈｉ項（量子ビット用の次元なしローカルフィールド）を実現するために、使用することができる。この結合は、ハミルトン関数における対角σｚ項を提供している。更には、インターフェイス２２５は、磁束信号をカプラ２１０内に結合し、これにより、ハミルトン関数における１つ又は複数のＪｉｊ項（カプラ用の次元なしローカルフィールド）を実現するために、使用することができる。この結合は、ハミルトン関数における対角σｉ
ｚ、σｊ
ｚ項を提供している。量子演算において使用されるハミルトン関数（並びに、その項）の例については、例えば、米国特許出願公開第２０１４０３４４３２２号において更に詳しく記述されている。
【0048】
本明細書及び添付の請求項の全体を通じて、「量子プロセッサ」という用語は、物理的量子ビット（例えば、量子ビット２０１及び２０２）及びカプラ（例えば、カプラ２１０）の集合体を一般的に記述するために使用されている。物理的量子ビット２０１及び２０２及びカプラ２１０は、量子プロセッサ２００の「プログラミング可能なコンポーネント」と呼称され、その対応するパラメータ（例えば、量子ビットｈｉ値及びカプラＪｉｊ値）は、量子プロセッサの「プログラミング可能なパラメータ」と呼称されている。量子プロセッサの文脈において、「プログラミングサブシステム」という用語は、プログラミング可能なパラメータを量子プロセッサ２００のプログラミング可能なコンポーネント及びその他の関連する制御回路及び／又は命令に印加するために使用されるインターフェイス（例えば、プログラミングインターフェイス２２２、２２３、及び２２５）を一般的に記述するために使用されている。
【0049】
上述のように量子ビット２０１、２０２及びカプラ２１０などの（本明細書においてプログラミング可能なコンポーネントとも呼称されている）量子装置を制御するために、磁束を個々の装置内に結合するように、ＤＡＣを使用することができる。これらのＤＡＣは、いくつかの実装形態において、米国特許第１０，５２８，８８６号において記述されているように、ＸＹＺ方式を使用してアドレス指定又はプログラミングすることができる。但し、このタイプのプログラミングは、それぞれのＤＡＣを一意にアドレス指定するラインを必要とし、多数のラインの使用を結果的にもたらし得る。これらの装置を管理することは、一般に、外側回路との間の通信、即ち、プロセッサアーキテクチャの外側からの通信、を通じていくつかのパラメータにおける制御を必要としている。プロセッササイズの増大に伴って、十分な制御ラインの提供が困難になり得る。従って、相対的に少ない数のラインを使用してプログラミングされ得るＤＡＣを提供することが有益であり得る。
【0050】
上述のように、プログラミングサブシステムのプログラミングインターフェイスは、量子プロセッサとは別個のものであり得る又はプロセッサ上においてローカルに含まれ得るその他のサブシステムと通信することができる。プログラミングサブシステムは、量子プロセッサの機械言語におけるプログラミング命令を受け取るように、及び、プログラミング命令に従ってプログラミング可能なコンポーネントをプログラミングするためにプログラミング命令を実行するように、構成することができる。同様に、量子プロセッサの文脈においては、「発展サブシステム」という用語は、一般に、量子プロセッサ２００のプログラミング可能なコンポーネント及びその他の関連する制御回路及び／又は命令を発展させるために使用されるインターフェイス（例えば、「発展インターフェイス」２２１及び２２４）を含む。例えば、発展サブシステムは、信号ライン及びその対応するインターフェイス（２２１、２２４）を量子ビット（２０１、２０２）に対してアニーリングすることを含み得る。
【0051】
また、量子プロセッサ２００は、読み出し装置２５１及び２５２を含み、この場合に、読み出し装置２５１は、量子ビット２０１と関連付けられており、読み出し装置２５２は、量子ビット２０２と関連付けられている。図２に示されているものなどのいくつかの実装形態において、読み出し装置２５１及び２５２のそれぞれは、対応する量子ビットに誘導結合された直流超伝導量子干渉装置（ＤＣ－ＳＱＵＩＤ）を含む。量子プロセッサ２００の文脈において、「読み出しサブシステム」という用語は、ビットストリングを生成するために量子プロセッサ内において量子ビット（例えば、量子ビット２０１及び２０２）の最終的状態を読み出すために使用される読み出し装置２５１、２５２を一般的に記述するために使用されている。また、読み出しサブシステムは、ルーティング回路（例えば、ラッチ要素、シフトレジスタ、又はマルチプレクサ回路）などのその他の要素を含んでいてもよく、及び／又は、代替構成（例えば、ＸＹ－アドレス指定可能アレイ、ＸＹＺ－アドレス指定可能アレイ、など）において構成されていてもよく、これらの任意のものは、ＤＡＣを有し得る。また、量子ビット読み出しは、国際特許出願公開第２０１２０６４９７４号において記述されているものなどの代替回路を使用して実行することもできる。
【0052】
図２は、２つの物理的量子ビット２０１、２０２、１つのカプラ２１０、及び２つの読み出し装置２５１、２５２を示しているが、量子プロセッサ（例えば、プロセッサ２００）は、相対的に大きな数（例えば、数百、数千、又はこれ超）の量子ビット、カプラ、及び／又は読み出し装置を含む任意の数の量子ビット、カプラ、及び／又は読み出し装置を利用することができる。異なる（例えば、相対的に大きな）数の演算コンポーネントを有するプロセッサに対する本明細書の教示の適用については、当業者に容易に明らかとなろう。
【0053】
超伝導量子ビットの例は、超伝導磁束量子ビット、超伝導電荷量子ビット、及びこれらに類似したものを含む。超伝導磁束量子ビットにおいては、ジョセフソンエネルギーが、充電エネルギーを支配しており、或いは、これに等しい。電荷量子ビットにおいては、エネルギー関係は、逆である。使用され得る磁束量子ビットの例は、高周波超伝導量子干渉装置（ＲＦ－ＳＱＵＩＤ）を含み、これは、１つのジョセフソン接合によって中断された超伝導ループ、３つのジョセフソン接合によって中断された超伝導ループを含む永久電流量子ビット、及びこれらに類似したものを含む。
【0054】
図２の例示用の実装形態の２２２、２２３、及び２２５などのプログラミングインターフェイスは、超伝導ＤＡＣに接続することができる。超伝導ＤＡＣは、磁束メモリ又は磁束ストレージ装置として機能することができると共に、デジタル量の磁束をアナログ装置内において保存される磁束に変換することができる。いくつかの実装形態において、ＤＡＣは、所定の温度の範囲内において超伝導である材料のループを含み、この場合に、ループは、１つ又は複数のジョセフソン接合によって中断されている。一実装形態において、ＤＡＣは、ＲＦ－ＳＱＵＩＤを含み、単一のジョセフソン接合によって中断された超伝導ループを含む。別の実装形態において、ＤＡＣは、複合ジョセフソン接合（ＣＪＪ）によって中断された超伝導ループを含む。ＤＡＣ－ＣＪＪは、磁束用の加算要素として振る舞うことができる。
【0055】
ＤＡＣ内において磁束を保存することは、磁束をＤＡＣのＣＪＪを通じてＤＡＣのストレージループ内に（即ち、ＤＡＣの超伝導ループ内に）追加することを含む。磁束は、１つ又は複数の制御信号又はバイアスを使用することにより、ＣＪＪを通じて超伝導ＤＡＣのストレージループに追加することができる。複数の磁束量子をＣＪＪを使用して実装された超伝導ＤＡＣ内において保存することができる。集積回路内において超伝導装置を制御するように動作可能である磁束ＤＡＣの説明については、例えば、「Johnson M.W.et al. “A scalable control system for a superconducting adiabatic quantum optimization processor”,arXiv:0907.3757v2,24 March 2010」を参照されたい。プログラミング可能なＤＡＣの実装形態に関する更なる詳細については、米国特許出願第１６／０９８，８０１号において見出すことができる。
【0056】
量子磁束パラメトロンデジタル－アナログコンバータ
図３を参照すれば、デジタル－アナログコンバータ（ＤＡＣ）３０２の１つの実装形態と共に、超伝導集積回路３００が示されている。超伝導集積回路３００の材料は、一般に超伝導材料であり、この場合に、バリア材料が任意のジョセフソン接合内において存在していることを理解されたい。超伝導材料は、一般に、所与の材料の特徴を示す臨界温度未満において超伝導である。ＤＡＣ３０２は、量子磁束パラメトロン（ＱＦＰ）ループ３０８にガルバニック結合されたストレージループ３０４を有する。わかりやすさを目的として、及び、ループの弁別を支援するために、ストレージループ３０４は、例示用の電流経路３０７を有する状態において示されており、ＱＦＰループ３０８は、例示用の電流経路３０９を有する状態において示されている。これらの経路は、一例として追加されたものであるに過ぎず、電流経路は、変化し得る（例えば、逆転し得るが、所与の時点においてループの１つ内においてのみ発生する）ことを理解されたい。図３の実装形態において、ストレージループ３０４は、複合ジョセフソン接合（ＣＪＪ）と、ストレージインダクタ３０５と、を有する。ＣＪＪは、ループ３０４を中断する第１及び第２ジョセフソン接合３０６ａ及び３０６ｂによって形成されている。回路３００は、ストレージループ３０４と交差する第１制御ライン３１０と、ストレージループ３０４に誘導結合された第１制御ライン３１０に垂直に延在する第２制御ライン３１２と、を有する。本明細書において使用されている「垂直に」は、約９０°である角度を意味しているが、正確に９０度でなくてもよいことを理解されたい。例えば、いくつかの実装形態において、第１制御ライン３１０及び第２制御ライン３１２は、互いとの関係において９０度±１０度の角度において延在し得る。また、垂直方向は、回路３００の領域内においてのみであってもよく、制御ラインは、回路３００の領域から離れるように異なる方向において曲がっていてもよく、もはや、垂直でなくてもよいことを理解されたい。
図３を参照すれば、デジタル－アナログコンバータ（ＤＡＣ）３０２の１つの実装形態と共に、超伝導集積回路３００が示されている。超伝導集積回路３００の材料は、一般に超伝導材料であり、この場合に、バリア材料が任意のジョセフソン接合内において存在していることを理解されたい。超伝導材料は、一般に、所与の材料の特徴を示す臨界温度未満において超伝導である。ＤＡＣ３０２は、量子磁束パラメトロン（ＱＦＰ）ループ３０８にガルバニック結合されたストレージループ３０４を有する。わかりやすさを目的として、及び、ループの弁別を支援するために、ストレージループ３０４は、例示用の電流経路３０７を有する状態において示されており、ＱＦＰループ３０８は、例示用の電流経路３０９を有する状態において示されている。これらの経路は、一例として追加されたものであるに過ぎず、電流経路は、変化し得る（例えば、逆転し得るが、所与の時点においてループの１つ内においてのみ発生する）ことを理解されたい。図３の実装形態において、ストレージループ３０４は、複合ジョセフソン接合（ＣＪＪ）と、ストレージインダクタ３０５と、を有する。ＣＪＪは、ループ３０４を中断する第１及び第２ジョセフソン接合３０６ａ及び３０６ｂによって形成されている。回路３００は、ストレージループ３０４と交差する第１制御ライン３１０と、ストレージループ３０４に誘導結合された第１制御ライン３１０に垂直に延在する第２制御ライン３１２と、を有する。本明細書において使用されている「垂直に」は、約９０°である角度を意味しているが、正確に９０度でなくてもよいことを理解されたい。例えば、いくつかの実装形態において、第１制御ライン３１０及び第２制御ライン３１２は、互いとの関係において９０度±１０度の角度において延在し得る。また、垂直方向は、回路３００の領域内においてのみであってもよく、制御ラインは、回路３００の領域から離れるように異なる方向において曲がっていてもよく、もはや、垂直でなくてもよいことを理解されたい。
【0057】
ＱＦＰループ３０８は、ストレージループ３０４から延在しており、第３制御ライン３１８に結合されたＣＪＪ３１６によって中断されたボディ３１４を有する。電流が第３制御ラインによってＣＪＪ３１６内に導入された際に、磁束量子をＱＦＰループ３０８内に導入することができる。本明細書において使用されているＣＪＪは、一般に、２つの電気的に並列の電流経路を含み、この場合に、それぞれは、ジョセフソン接合によって中断されている。次いで、第１制御ライン３１０及び第２制御ライン３１２は、ＱＦＰループ３０８内の電流に基づいてＤＡＣストレージループ３０４内に磁束を導入するために導入された電流を有することができる。信号ライン内に導入された電流によって形成されたこの一連の制御パルスは、選択された数の磁束量子をＤＡＣストレージループ３０４内にプログラミングするために、反復することができる。更に後述するように、ＤＡＣストレージループ３０４は、その他のＤＡＣストレージループに結合されていてもよく、プログラミング可能なコンポーネントに結合されていてもよく、及び／又は、プログラミング可能なコンポーネントに集合的に結合されたその他のＤＡＣステージに結合されていてもよい。図３に示されている実装形態において、ＱＦＰループ３０８は、ＤＡＣストレージループ３０４に対して対称的に接続されている。制御ライン３１０は、ジョセフソン接合３０６ａ、３０６ｂがＤＡＣストレージループ３０４の両側において見出されるように及びＱＦＰループ３０８がＤＡＣストレージループ３０４の第１側部からＤＡＣストレージループ３０４の第２側部まで延在するように、ストレージループ３０４を二等分している。ＱＦＰループ３０８とＤＡＣストレージループ３０４の間のこの対称的な接続は、ＤＡＣストレージループ３０４内において保存されている磁束量子に起因したＱＦＰループ３０８内のフィードバック電流を有益な方式で低減又は除去し、これにより、プログラミング範囲を増大させることができる。いくつかの実装形態において、ＤＡＣストレージループ３０４の内側を流れる電流は、ＤＡＣストレージループ３０４の両側を通じて均等に拡散させることができる。この構成は、ＱＦＰループ３０８と通信している電流が、ＤＡＣストレージループ３０４の両側において等しくなり及び反対になることを結果的にもたらし得る。従って、この等しく且つ反対の電流は、ＤＡＣストレージループ３０４内の磁束の量が増大するのに伴って、ＱＦＰループ３０８内の任意の効果をキャンセルし、その結果、ＱＦＰループ３０８に転送されて戻る電流が少なくなる又はなくなることをもたらし得る。
【0058】
回路３００は、更に詳細に以前に定義されているように、低インダクタンス材料と高インダクタンス材料の組合せから形成することができる。いくつかの実装形態において、ＱＦＰループ３０８及びＤＡＣストレージループ３０４は、低インダクタンス材料、高インダクタンス材料、又はこれらの組合せであってよい。いくつかの実装形態において、ＱＦＰループ３０８は、主には、低インダクタンス超伝導材料から形成され得る一方で、ＤＡＣストレージループ３０４は、主には高インダクタンス超伝導材料から形成することができる。いくつかの実装形態において、低インダクタンス超伝導材料は、Ｔａ、Ｎｂ、及びＡｌの１つであってよい一方で、高インダクタンス超伝導材料は、ＷＳｉ、ＭｏＮ、ＮｂＮ、ＮｂＴｉＮ、及び粒状アルミニウムの１つであってよい。
【0059】
図４の例示用の実装形態は、量子プロセッサの一部分４００を示している。量子ビット又はカプラなどのプログラミング可能な超伝導コンポーネント４０２は、プログラミングされるように、誘導結合されている。複数の超伝導コンポーネントは、図５との関係において更に記述されているように、プログラミングすることができる。量子プロセッサ４００は、シフトレジスタステージ４０６に基づいて複数のＱＦＰ（わかりさすさを目的として１つのみが示されている）から形成された２つ以上の行を有するシフトレジスタ４０４を有する。個々の行内のそれぞれのＱＦＰシフトレジスタステージ４０６は、その隣接するものに磁気結合又はガルバニック結合され、第１方向において延在している。シフトレジスタ４０４のそれぞれの行内において、１つのＱＦＰに基づいたレジスタステージ４０６は、列４１０内において示されているように、磁気結合又はガルバニック結合されたマルチステージ４１４の個々の隣接するＤＡＣ－ＱＦＰ４０８を有する。ＤＡＣ－ＱＦＰ４０８は、マルチステージＤＡＣ４１４を形成するために個々のＤＡＣストレージループ４１２にガルバニック結合され、この場合に、ＤＡＣ－ＱＦＰ４０８とＤＡＣストレージループ４１２の間の結合は、ジョセフソン接合４１６を含む。図示のように、ジョセフソン接合４１６は、ＣＪＪであってよい。マルチステージＤＡＣ４１４は、第１方向に垂直である第２方向に沿ってガルバニック結合された個々のＤＡＣストレージループ４１２ａ、４１２ｂ、４１２ｃを有する。本明細書において使用されている「垂直」は、ＱＦＰシフトレジスタ４０４の行とマルチステージＤＡＣ４１４の列の一般的な構成を意味しており、必ずしも、正確に９０度の角度を意味してはいない。いくつかの実装形態において、交差の角度は、９０度±１０度であってよい。ＤＡＣストレージループの１つ、図４の実装形態においては第１ストレージループ４１２ａ、は、１つ又は複数のプログラミング可能な超伝導コンポーネント４０２の１つとの通信状態にある。
【0060】
ＤＡＣ－ＱＦＰ４０８は、ＱＦＰ４０６の行に沿って延在するそれぞれのＤＡＣストレージループ４１２及びグローバル信号ライン４２０（わかりやすさを目的として短い破線によって示されている）との通信状態にあるパワーライン４１８（わかりやすさを目的として長い破線によって示されている）との組合せにおいて使用することができる。いくつかの実装形態において、ＤＡＣストレージループ４１２は、ＣＪＪ４１６を有し、パワーライン４１８は、ＣＪＪ４１６との通信状態にある。いくつかの実装形態において、ＤＡＣ－ＱＦＰ４０８は、ＣＪＪ４１６の両側に対称的に結合されている。図４の実装形態には、３つのステージが示されている一方で、プログラミング可能なコンポーネント４０２をプログラミングする際には相対的に大きな制御精度を目的として更なるステージが含まれ得ることを理解されたい。ＤＡＣ－ＱＦＰ４０８に伝達された状態は、グローバル信号ライン４２０及びパワーライン４１８が増大された際に対応するＤＡＣストレージループ４１２が磁束量子によってプログラミングされることになるかどうかを判定することになる。例えば、いくつかの実装形態において、個々のステージのＤＡＣ－ＱＦＰ４０８によって提供された磁束バイアスがグローバル信号ラインからの磁束と同一の極性をする際には、ＤＡＣストレージループ４１２は、制御ラインが増大された際に磁束量子によってプログラミングされることになる。逆に、ＤＡＣ－ＱＦＰ４０８が反対の極性を有する磁束バイアスによってプログラミングされている場合には、ＤＡＣストレージループ４１２は、信号ラインが増大された際にプログラミングされることにならない。いくつかの実装形態において、制御ラインが増大された際に正又は負のパルスがＤＡＣストレージループ４１２内において保存されることになるかどうかを判定するために、パワーライン４１８によって提供される電流の方向を使用することができる。
【0061】
いくつかの実装形態において、マルチステージＤＡＣ４１４は、プログラミング可能なコンポーネント４０２に送信される意図された値を提供するために、それぞれのＤＡＣストレージループ４１２に提供されたいくつかの磁束量子によってプログラミングすることができる。プログラミング可能なコンポーネント４０２がプログラミングされたら、マルチステージＤＡＣ４１４をリセットすることが望ましい場合がある。これは、パワーライン４１８によって提供される電流の方向の切り替えを通じてローディングパルスの反対方向においていくつかのパルスをローディングし、マルチステージＤＡＣ４１４をプログラミングするために記述されているものに類似した手順を反復することによって、それぞれのＤＡＣストレージループ４１２から磁束量子をアンローディングすることにより、実行することができる。例えば、ＤＡＣのステージに正の磁束量子がローディングされた場合に、これは、負のパルスによってアンローディングすることができると共に、逆もまた真である。４ステージＤＡＣなどのいくつかの実装形態においては、ＤＡＣの異なるステージには、反対方向においてパルスをローディングすることができると共に（例えば、４つのステージが（－４ ＋２ －１ ０）としてローディングされる）、従って、それぞれのステージの逆方向を有するパルスによってアンローディングすることができる。その他の実装形態においては、変化する信号をグローバル信号ライン４２０及び／又はパワーライン４１８に印加することにより、リセットを実現することができる。
【0062】
上述のように、回路４００は、低インダクタンス材料及び高インダクタンス材料の組合せから形成することができる。いくつかの実装形態において、ＤＡＣ－ＱＦＰ４０８は、主には低インダクタンス超伝導材料から形成することができる一方で、ＤＡＣストレージループ４１２は、主には高インダクタンス超伝導材料から形成することができる。いくつかの実装形態において、隣接するＱＦＰステージ（例えば、４０６及び４０８）を接続しているリンクは、高インダクタンス材料から形成することができる。いくつかの実装形態において、低インダクタンス超伝導材料は、Ｔａ、Ｎｂ、及びＡｌの１つであってよい一方で、高インダクタンス超伝導材料は、ＷＳｉ、ＭｏＮ、ＮｂＮ、ＮｂＴｉＮ、ＴｉＮ、及び粒状アルミニウムの１つであってよい。
【0063】
図５を参照すれば、マルチステージＤＡＣのアレイを有する量子プロセッサの一部分５００の例示用の実装形態が示されている。図５は、例えば、プログラミング可能な超伝導コンポーネント４０２及びプログラミング可能な超伝導コンポーネント５０２が類似の装置を意味するように、図４において使用されているものに類似した（即ち、２つの最下位桁が同じである）符号を利用している。図５の実装形態において、本明細書において記述されているＱＦＰ－ＤＡＣの一部分であるＱＦＰループ（ＤＡＣ－ＱＦＰと呼称されている）は、複数のマルチステージＤＡＣの一部分としてアレイとして構成されており、複数のプログラミング可能な超伝導コンポーネント５０２のプログラミングを許容している。ＤＡＣ－ＱＦＰ５０８は、図４との関係において記述されているようにシフトレジスタに磁気又はガルバニック結合された１つの列を有していてもよく、或いは、ＤＡＣ－ＱＦＰ５０８は、アドレスライン又はその他の制御方式によってアドレス指定されていてもよい。それぞれの個々のＤＡＣ－ＱＦＰ５０８は、その他のＤＡＣ－ＱＲＰ５０８に行において磁気又はガルバニック結合されており、それぞれのＤＡＣ－ＱＦＰ５０８は、また、個々のＤＡＣストレージループ５１２にもガルバニック結合されている。ＤＡＣ－ＱＦＰ５０８とＤＡＣストレージループ５１２の間の結合は、ジョセフソン接合５１６を含み、これは、ＣＪＪであってよい。個々のＤＡＣストレージループ５１２ａ、５１２ｂ、５１２ｃ、５１２ｄは、プログラミング可能なコンポーネント５０２と通信状態にある４ステージＤＡＣ５２２ａ、５２２ｂ、５２２ｃ（集合的に５２２）を形成するように列として接続されている。量子プロセッサ５００の一部分内のそれぞれのセクションごとに、ＤＡＣ－ＱＦＰ５０８は、ＤＡＣ－ＱＦＰ５０８の行内において第１方向において磁気又はガルバニック接続されており、ＤＡＣストレージループ５１２は、ＤＡＣストレージループ５１２の列内において第２方向においてガルバニック接続されている。第１及び第２方向は垂直であり、これは、上述のように、正確に９０度の角度を必要とするのではなく、約９０度を意味している。プログラミング可能な超伝導コンポーネント５０２は、ＤＡＣストレージループ５１２のそれぞれの列に接続されており、これらは、プログラミング可能なコンポーネント５０２をプログラミングするための単一の４ステージＤＡＣ５２２を形成している。パワーライン５１８ａ、５１８ｂ、５１８ｃ（集合的に５１８であり、わかりやすさを目的として長い破線によって示されている）は、４ステージＤＡＣ５２２を形成するそれぞれのＤＡＣストレージループ５１２との通信状態において第２方向において延在している一方で、グローバル信号ライン５２０（わかりやすさを目的として短い破線によって示されている）は、パワーライン５１８に垂直に延在し、所与の行においてそれぞれのＤＡＣストレージループ５１２のＣＪＪに誘導接続されている。制御ラインＤＡＣストレージループ５１２は、パワーライン５１８に沿ってガルバニック結合され得ることを理解されたい。更には、本明細書において使用されている「垂直」は、上述のように正確に９０度の角度ではなく、約９０度の角度を意味していることを理解されたい。また、「垂直」は、パワーライン５１８及びグローバル信号ライン５２０がＤＡＣ－ＱＦＰ５０８及びＤＡＣストレージループ５１２と交差する量子プロセッサ５００の部分を意味しており、制御ラインは、この部分から離れるように異なる方向において曲がることができると共に、それらの領域においては垂直でなくてもよいことを理解されたい。図５の例示用の実装形態において、グローバル信号ライン５２０は、回路のエッジにおいてパワーライン５１８と平行であり、この場合に、グローバル信号ライン５２０は、次の行に沿って逆方向に曲がっている。図示のように、グローバル信号ライン５２０は、アレイ内のすべてのＤＡＣストレージループ５１２をアドレス指定するために方向を逆転させることができる。いくつかの実装形態においては、グローバルバイアス信号を提供するために複数のグローバル信号ラインが使用され得る一方で、その他の実装形態においては、単一ワイヤによって提供される電流がアレイ内のＤＡＣのすべてにグローバル磁束バイアス信号を提供し得ることを理解されたい。本明細書において使用されている「パワーライン」及び「グローバル信号ライン」という用語は、個々のＤＡＣストレージループ５１２がＤＡＣ－ＱＦＰ５０８のプログラミングによって選択された際に磁束量子をＤＡＣストレージループ５１２内に導入するために個々のコンポーネントに電流を導入する制御ラインを意味している。上述のように、回路５００は、低インダクタンス材料及び高インダクタンス材料の組合せから形成することができる。いくつかの実装形態においては、装置の間のリンク内において高インダクタンス材料を有することが有益であり得る。
【0064】
いくつかの実装形態において、ＤＡＣストレージループ５１２は、ＣＪＪ５１６を有し、ＤＡＣ－ＱＦＰ５０８は、ＣＪＪ５１６の両側に対称的に結合されている。図示のように、ＤＡＣ－ＱＦＰ５０８の行は、互いとの間の通信から電気的に絶縁されており、ＤＡＣストレージループ５１２の列は、互いとの間の通信から電気的に絶縁されている。量子プロセッサ５００の一部分は、図５の実装形態において示されている４ステージダック５２２の３つの列に限定されるものではなく、それぞれのＤＡＣ－ＱＦＰ５０８は、１つ又は複数の更なるＤＡＣ－ＱＦＰループへの、シフトレジスタへの、又はその他の装置への、ガルバニック結合を有し得ることを理解されたい。また、いくつかの実装形態においては、ＤＡＣストレージループ５１２の列は、互いに直接的に接続されてはおらず、従って、互いとの間の通信から電気的に絶縁されていると見なされる一方で、これらは、パワーライン５１８を共有し得ることを理解されたい。例えば、一実装形態において、図５に示されている量子プロセッサの一部分５００は、アレイ内において複数回にわたって反復され得る。３つのＤＡＣ５２２は、それぞれ、独立したパワーライン５１８ａ、５１８ｂ、５１８ｃによってアドレス指定することができると共に、パワーライン信号がすべての第３ＤＡＣ５２２ａにパワーライン５１８ａを通じて印加されるように、パワーライン信号がアレイ内の次のＤＡＣ－ＱＦＰにおいて接続されたすべての第３ＤＡＣ５２２ｂにパワーライン５１８ｂを通じて印加されるように、及び、パワーライン信号が残りのＤＡＣ５２２ｃにパワーライン５１８ｃを通じて印加されるように、更なるＤＡＣ５２２を並列で接続することができる。「色（color）」と呼称されている異なる数の反復されたパワーラインは、上述の３つの色の代わりに４つの色又は５つの色などの異なる実装形態において使用され得ることを理解されたい。また、類似のアドレス指定方式は、本明細書において記述されているその他の実装形態にも適用され得ることを理解されたい。
【0065】
ＤＡＣプログラミングは、上述のＸＹＺアドレス指定などのいくつかの方法で実現することができる。プロセッササイズが増大しプロセッサ内において制御される対象のＤＡＣの数が相応して増大するのに伴って、プログラミングのために必要とされるラインの数も増大する。装置数の増大を許容するために相対的に少ない数の制御ラインを必要としているその他のプログラミング方式を導入することが有益であり得る。本明細書において記述されているＱＦＰステージを内蔵したＤＡＣは、相対的に少ない数のラインによるＤＡＣプログラミングを有益な方式で許容し得ると共に、相対的に少ない制御ラインによる多数のＤＡＣの並行プログラミングをも有益な方式で許容することができる。
【0066】
図６Ａを参照すれば、ＤＡＣ６０２の１つの実装形態と共に、超伝導集積回路６００ａが示されている。ＤＡＣ６０２は、第１ジョセフソン接合６０８によって中断された第１ストレージループ６０６を有する第１ステージ６０４を有する。第１ストレージループ６０６は、外部コンポーネント６１２と通信するためのインターフェイス６１０を担持する又は有し、これは、量子ビット又はカプラなどのプログラミング可能な装置であってもよい。ＤＡＣ６０２は、第２ジョセフソン接合６１８によって中断された第２ストレージループ６１６を有する第２ステージ６１４を有する。第２ストレージループ６１６は、第１ストレージループ６０６にガルバニック結合されている。第１ジョセフソン接合６０８及び第２ジョセフソン接合６１８は、第１制御ライン６２０に直列で結合されている。超伝導集積回路６００ａは、第１ステージ６０４及び第２ステージ６１４の個々のものにガルバニック結合された且つこれから延在している第１及び第２ＱＦＰループ６２２及び６２４を更に有する。いくつかの実装形態において、第１及び第２ジョセフソン接合６０８、６１８は、ＣＪＪであってよい。
【0067】
図６Ａに示されているように、いくつかの実装形態において、ＤＡＣは、第２ステージ６１４にガルバニック結合された第３ステージ６２６と、第３ステージ６２６にガルバニック結合された第４ステージ６２８と、を含むことができる。第３及び第４ステージ６２６、６２８は、それぞれ、第３及び第４ジョセフソン接合６３４、６３６によって中断された第３及び第４ストレージループ６３０、６３２を有し、この場合に、第４及び第４ジョセフソン接合６３４、６３６は、第１制御ライン６２０に直列で結合されている。また、第３及び第４ステージ６２６、６２８は、第３ステージ６２６及び第４ステージ６２８の個々のものにガルバニック結合された且つこれから延在している第３及び第４ＱＦＰループ６３８、６４０を有する。図６Ａの実装形態においては、それぞれのＱＦＰループ６２２、６２４、６３８、６４０は、ジョセフソン接合、このケースにおいてはＣＪＪ６４２ａ、６４２ｂ、６４２ｃ、６４２ｄ、を有する。
【0068】
図６Ａの例示用の実装形態は非対称であるが、類似の回路は、相対的に対称的なそれぞれのステージごとに２つのＤＪＪを有するように設計され得ることを理解されたい。磁束バイアスライン６５０、ジョセフソン接合アニーリングライン６５２ａ、６５２ｂ、６４２ｃ、６５２ｄ、及びトリガライン６５４ａ、６５４ｂ、６５４ｃ、６５４ｄなどの更なる制御ラインを提供することができる。いくつかの実装形態において、ＱＦＰループ６２２、６２４、６３８、及び６４０は、低インダクタンス超伝導材料から形成することができる一方で、ＤＡＣストレージループ６０６、６１６、６３０、及び６３２は、高インダクタンス超伝導材料から形成することができる。いくつかの実装形態において、低インダクタンス超伝導材料は、Ｔａ、Ｎｂ、及びＡｌの１つであってよい一方で、高インダクタンス超伝導材料は、ＷＳｉ、ＭｏＮ、ＮｂＮ、ＮｂＴｉＮ、ＴｉＮ、及び粒状アルミニウムであってよい。特定のＤＡＣステージ（６０４、６１４、６２６、６２８）をアドレス指定するために、ＱＦＰループ（６２２）内の永久電流及び個々のステージとの通信状態にある制御ライン（例えば、ステージ６０４との通信状態にある６５４ａ及び６２０）は、個々のＤＡＣストレージループ（６０６）内に磁束量子をローディングするために肯定的に加算される電流を有する。
【0069】
図６Ｂの例示用の実装形態などのいくつかの実装形態においては、超伝導集積回路６００ｂは、複数のプログラミング可能なコンポーネント６１２との通信状態にあるＤＡＣ６０２のアレイを含むことができる。図６Ｂにおいては、図６Ａにおいて使用されているものと同一の符号は、関係するコンポーネントを示している。いくつかの実装形態において、複数のＤＡＣ６０２（わかりやすさを目的として６０２ａ及び６０２ｂとして２つが示されている）は、第１制御ライン６２０に沿って離隔していてもよい。超伝導集積回路６００ｂは、介在するＱＦＰステージ６５６を含むことができる。図６Ｂの例示用の実装形態においては、超伝導集積回路６００ｂは、ＤＡＣ６０２ａ及び６０２ｂを分離する２つの介在するＱＦＰステージ６５６を含む。類似の介在するＱＦＰステージがＤＡＣ６０２のそれぞれの列６５８内において見出されている。その他の実装形態においては、介在するＱＦＰステージが存在していなくてもよく、或いは、異なる数のＱＦＰステージが存在していてもよい。いくつかの実装形態においては、電流がＤＡＣ６０２の間において転送されるのに伴って電流フローの方向が保持されるように、偶数の介在するＱＦＰステージ６５６が存在していることが有益であり得る。それぞれの列６５８は、ＤＡＣ６０２のＱＦＰステージ及び介在するＱＦＰステージ６５６内にシフトされる磁束を転送する単一の磁束バイアスライン６５０を有することができる。
【0070】
図７は、本開示による量子プロセッサのプログラミング可能なコンポーネントを選択的にプログラミングするための例示用の方法７００を示すフローチャートである。プログラミング可能なコンポーネントは、例えば、量子ビット、カプラ、更なるプログラミング可能な装置と通信しているシフトレジスタ又は別個のＤＡＣなどのプログラミングコンポーネント、並びに、読み出しラインと通信しているシフトレジスタ又は読み出しＱＦＰなどの読み出しコンポーネントの１つであってよい。方法７００は、図１との関係において記述されているシステムなどのプログラミングシステムによって実装することができる。
【0071】
方法７００は、行為７０２～７０８を含んでおり、当業者は、代替実装形態においては、特定の行為が省略され得ると共に／又は、行為が追加され得ることを理解するであろう。当業者は、行為の図示の順序は、例示を目的として示されているものに過ぎず、代替実施形態においては変化し得ることを理解するであろう。
【0072】
方法７００は、例えば、プログラミングの開始に応答して始まっている。７０２において、第１永久電流が、第１ＤＡＣストレージループにガルバニック結合された第１ＤＡＣ－ＱＦＰループ内にローディングされている。永久電流は、上述のように、磁束バイアスライン又は信号ラインによって又はシフトレジスタを通じて、ローディングすることができる。永久電流は、第１ＤＡＣ－ＱＦＰループにローディングされた電流を受け取った後の第１ＤＡＣストレージループの意図された状態（或いは、磁束量子の数）に対応している。例えば、磁束量子を個々のＤＡＣストレージループ内にローディングすることが望ましい場合には、ＤＡＣ－ＱＦＰループ内の永久電流は、第１方向（例えば、時計回り）においてあり得る一方で、磁束量子を個々のＤＡＣストレージループ内にローディングすることが望ましくない場合には、ＤＡＣ－ＱＦＰループ内の永久電流は、第２方向（例えば、反時計回り）においてあり得る。
【0073】
７０４において、第２永久電流が第２ＤＡＣ－ＱＦＰループ内にローディングされている。第２ＤＡＣ－ＱＦＰループは、第２ＤＡＣストレージループにガルバニック結合されており、第２ＤＡＣストレージループは、第１ＤＡＣストレージループにガルバニック結合されている。上述のように、第２永久電流は、第２ＤＡＣストレージループの意図された状態に対応している。
【0074】
ＱＦＰシフトレジスタがＤＡＣ－ＱＦＰループに接続されているいくつかの実装形態（一実装形態については、図５を参照されたい）においては、第１永久電流は、ＱＦＰシフトレジスタの第１ＱＦＰに電流バイアスを印加し第１ＤＡＣ－ＱＦＰループに到達するためにＱＦＰシフトレジスタの少なくとも１つの第２介在ＱＦＰを通じて電流をシフトさせることにより、第１ＤＡＣ－ＱＲＰループ内にローディングされている。また、第２永久電流も、電流バイアスをＱＦＰシフトレジスタの第２ＱＦＰに印加することにより、第２ＤＡＣ－ＱＦＰ内にローディングされている。ＱＦＰシフトレジスタの第２ＱＦＰは、ＱＦＰシフトレジスタの第１ＱＦＰから隔離されており、電流は、第２ＤＡＣ－ＱＦＰループに到達するためにＱＦＰシフトレジスタの少なくとも１つの第２介在ＱＦＰを通じてシフトされている。いくつかの実装形態において、第２ＱＦＰループ内に永久電流をローディングすることは、第２永久電流を第１ＱＦＰロープ内にローディングし、次いで、第２永久電流を第２ＱＦＰループ内にシフトさせることを伴い得る。これは、中間ストレージループにガルバニック結合された１つ又は複数の中間ＱＦＰループを通じて実現され得るが、この場合に、第１ストレージループ、中間ストレージループ、及び第２ストレージループは、ガルバニック接続されている。
【0075】
７０６において、信号が、第１介在ジョセフソン接合を介した第１ＤＡＣ－ＱＦＰループの永久電流に基づいて第１ＤＡＣストレージループ内に所定量の磁束をシフトさせるために第１ＤＡＣ－ＱＦＰループとの通信状態にある１つ又は複数の制御ラインに印加されている。例えば、ＤＡＣ－ＱＦＰループ内の永久電流が時計回りであった場合に、ＤＡＣ－ＱＦＰループ及び１つ又は複数の制御ラインの組み合わせられた寄与は、磁束をＪＪを通じて押し込み且つ磁束量子をＤＡＣストレージループ内に導入するのに十分なものである。必要とされるパワーレベルは、ＤＡＣ－ＱＦＰ及び１つ又は複数の制御ラインの寄与を組み合わせることによって上部閾値が超過された際に磁束量子が介在するジョセフソン接合内に追加されるようにするために選択されている。上述のように、いくつかの実装形態においては、これは、それぞれのステージとの通信状態にある２つの制御ラインによって実現することができる。
【0076】
また、いくつかの実装形態においては、第１ＤＡＣ－ＱＦＰループとの通信状態にある１つ又は複数の制御ラインに印加された信号は、第２の介在するジョセフソン接合を介した第２ＤＡＣ－ＱＦＰループの永久電流に基づいて第２ＤＡＣストレージループ内に所定量の磁束をシフトさせるために第２ＤＡＣ－ＱＦＰループとの通信状態にある１つ又は複数の制御ラインに信号を印加している。その他の実装形態においては、この信号は、別個の行為において印加することができる。
【0077】
また、１つ又は複数の磁束量子をＤＡＣストレージループ内にローディングすることは、本出願においては、ＤＡＣのプログラミングとも呼称されている。また、ＤＡＣをプログラミングすることは、ＤＡＣストレージループから１つ又は複数の磁束量子を除去することをも含み得る。一実装形態において、ＤＡＣストレージループから１つ又は複数の磁束量子を除去することは、アドレスライン上において信号を反転させることを含む。プログラミングは、磁束量子がＤＡＣストレージループ内に運動するようにするために、アドレスラインなどの制御ライン上において信号を増大及び低減させることの両方を必要とし得ることを理解されたい。
【0078】
７０８において、プログラミング可能なコンポーネントと通信している第１ＤＡＣストレージループによって担持されたインターフェイスを通じて、第１ＤＡＣストレージループ及び第２ＤＡＣストレージループ内において組み合わせられた磁束に基づいて、磁束バイアスがプログラミング可能なコンポーネントに転送されている。
【0079】
次いで、方法は、再度開始される時点まで終了してもよく、或いは、方法は、複数のプログラミング可能なコンポーネントをプログラミングするために反復的な方式で又は並行して反復されてもよい。
【0080】
図８は、本開示によるＤＡＣのターゲットステージ内にパルスをローディングするための例示用の方法８００を示すフローチャートである。方法８００は、図１との関係において記述されているシステムなどのプログラミングシステムによって実装することができる。
【0081】
方法８００は、行為８０２～８０６を含んでいるが、当業者は、代替実装形態においては、特定の行為が省略され得ると共に／又は、更なる行為が追加され得ることを理解するであろう。当業者は、行為の図示の順序は、例示を目的として示されているものに過ぎず、代替実装形態においては変化し得ることを理解するであろう。
【0082】
方法８００は、例えば、プログラミングの開始に応答して始まっている。８０２において、バイアス電流が第１ＱＦＰステージに印加されている。
【0083】
８０４において、バイアス電流が中間ＱＦＰステージを通じてターゲットＱＦＰステージにシフトされている。いくつかの実装形態において、これは、第１ＱＦＰステージの状態が中間ＱＦＰステージに転送されるように、第１ＱＦＰステージによって担持されている第１ジョセフソン接合に磁束バイアスを印加し、中間ＱＦＰステージによって担持されている中間ジョセフソン接合に磁束バイアスを印加し、次いで、第１ＱＦＰステージの第１ジョセフソン接合を抑圧することを含むことができる。次いで、ターゲットＱＦＰステージ内に中間ＱＦＰステージの状態を複写するために、ターゲットＱＦＰステージのターゲットジョセフソン接合に磁束バイアスを印加することにより、パルスをターゲットＱＦＰステージを介してターゲットＤＡＣストレージループ内にローディングすることができる。
【0084】
８０６において、磁束をターゲットＤＡＣストレージループ内に転送するために、電流が１つ又は複数の制御ラインを通じて印加されている。いくつかの実装形態において、これは、バイアス電流がターゲットＱＦＰステージからガルバニック結合されたターゲットＤＡＣストレージループ内に転送されるようにするために、閾値超においてＤＡＣジョセフソン接合を通じて電流を増大させるように、ターゲットＤＡＣストレージループとの通信状態にある第１制御ラインに電流を導入し、ＤＡＣジョセフソン接合との通信状態にある第２制御ラインに電流を導入することを含むことができる。次いで、電流を第１及び第２制御ラインから除去することができると共に、ターゲットＱＦＰステージの磁束バイアスを抑圧することができる。状態が中間ＱＦＰステージにおいて留まっていることに伴って、これらの行為は、意図された数のパルスがターゲットＤＡＣストレージループ内に導入される時点まで、ターゲットＱＦＰステージを介してターゲットＤＡＣストレージループ内にパルスを反復的にローディングするために反復することができる。
【0085】
次いで、方法は、再度開始される時点まで終了してもよく、或いは、方法は、複数のＤＡＣストレージループにローディングするために反復的な方式で又は並行して反復されてもよい。
【0086】
いくつかの実装形態においては、パルスをＱＦＰステージの間において転送する際に発生する方向の逆転が、状態をターゲットＱＦＰステージに送信するためのインライン状態における１超の奇数のＱＦＰステージに対するニーズを結果的にもたらしている。第１ＱＦＰステージは、ターゲットＱＦＰステージについて意図された状態を受け取り、これを中間ＱＦＰステージに転送しており、この場合に、これは、逆方向にある。次いで、中間ＱＦＰステージが、状態をターゲットＱＦＰステージに転送しており、この場合に、これは、オリジナルの方向に戻されている。この結果、それぞれのプログラミング行為のためにＤＡＣストレージループの三分の一をプログラミングするために、ＱＦＰステージのアレイを使用することができる。これは、有益には、量子プロセッサ内の多数のＤＡＣストレージループの並行プログラミングを許容し得る。これに加えて、いくつかの実装形態においては、ＱＦＰ状態をＱＦＰステージのアレイ及びＤＡＣストレージループと通信状態にあるシフトレジスタ内に事前にローディングすることもできる。
【0087】
図６Ａを参照し、パルスがＤＡＣ６０２の第３ステージ内にローディングされる方法８００の一実装形態について説明することとする。ＱＦＰループ６２２内において電流を導入するために、バイアスが磁束バイアスライン６５０を通じて第１ＱＦＰステージ６２２に印加されている。このバイアスは、ＱＦＰシフトレジスタ内のステージによって又はＤＡＣの別の接続されたＱＦＰステージを通じて、印加することもできることを理解されたい。信号が、ジョセフソン接合アニーリングライン６５２ａに、及び、次いで、ジョセフソン接合アニーリングライン６５２ｂに、導入され、その後に、ライン６５２ａへの信号は、抑圧されるか又はゼロに設定されている。この結果、第１ＱＦＰループ６２２内において導入された電流は、第２ＱＦＰループ６２４内に転送されている。電流の方向は、転送の際に反転され得ることを理解されたい。次いで、信号が、ジョセフソン接合アニーリングライン６５２ｃに導入され、その結果、電流が、オリジナル信号の方向において第３ＱＦＰループ６３８に導入されている。次いで、パルスをＤＡＣストレージループ６３０に導入するために、ＪＪ６３４の閾値を克服するように、制御ライン６２０及び制御ライン６５４ｃがターンオンされている。次いで、制御ライン６２０及び６５４ｃをターンオフすることが可能であり、アニーリングライン６５２ｃを抑圧することができる。別のパルスを導入するために、信号を再度アニーリングライン６５２ｃに導入することができると共に、制御ライン６２０及び６５４ｃを再度ターンオンすることができる。この行為は、意図された数のパルスがローディングされる時点まで反復することができる。いくつかの実装形態において、ＤＡＣストレージループ６３０にローディングすることは、ＱＦＰループ６３８内において保持されている状態を破壊し、従って、ＤＡＣストレージループ６３０内にローディングされたそれぞれの状態ごとに、ＱＦＰループ６２４から複写されている。
【0088】
図９を参照し、ＱＦＰシフトレジスタ９０４によってプログラミングされたＤＡＣ９０２のアレイを有する量子プロセッサ９００の例示用の一実装形態（本明細書においては、メモリアレイとも呼称されている）の表現について説明することとする。それぞれのＱＦＰ－ＤＡＣコンポーネント９０６は、ＤＡＣ９０２のアレイ内において円によって表されており（わかりやすさを目的として１つのみが示されている）、本明細書においては、ＱＦＰ－ＤＡＣコンポーネントについて説明する。パワーライン９０８は、ＱＦＰ－ＤＡＣコンポーネントとの通信状態にあり、グローバル信号ライン９１０は、ＤＡＣ９０２のアレイを通過している。いくつかの実装形態においては、異なる数のステージを有する異なる数のＱＦＰ－ＤＡＣ９０６が使用され得ることを理解されたい。図９の例示用の実装形態においては、４ステージＱＦＰ－ＤＡＣ９０６が示されている。データは、データ経路９１２を通じてメモリアレイ９０４内に転送されてもよく、この場合に、データは、ＱＦＰシフトレジスタのＱＦＰステージ９１４を通じて水平方向においてＱＦＰ－ＤＡＣ９０２のアレイ内に伝達されている。ＱＦＰ－ＤＡＣ９０６のＱＦＰステージがデータを受け取ったら、パワーライン９０８及びグローバル信号ライン９１０を増大することができると共に、ＱＦＰ－ＤＡＣ９０６をプログラミングするために、磁束を選択されたＤＡＣステージ内に伝達することができる。このプロセスは、すべてのＤＡＣがプログラミングされる時点まで反復することができる。次いで、ＱＦＰーＤＡＣ９０６を使用してそれらのコンポーネントをプログラミングするために、磁束を量子プロセッサ内のプログラミング可能なコンポーネントに送信することができる。ＱＦＰステージ９１４及びＱＦＰ－ＤＡＣ９０６が類似の円を使用して示されているが、ＱＦＰシフトレジスタ９０４は、メモリとして機能しデータを水平方向においてＤＡＣ９０２のアレイ内に送信していることを理解されたい。ＤＡＣ９０２のアレイは、データを送信するための別個のＱＦＰコンポーネントを収容してはいない。その代わりに、ＤＡＣ９０２のアレイは、本明細書において記述されているように、ＱＦＰ－ＤＡＣ９０６を収容しており、これは、有益には、データがＱＦＰ－ＤＡＣ９０６のＱＦＰステージを通じて送信されることを許容し得ると共に、ＱＦＰ－ＤＡＣ９０６のＱＦＰステージ内において収容されているデータに基づいてＱＦＰ－ＤＡＣ９０６のストレージループステージ内にプログラミングすることをも許容することができる。いくつかの実装形態において、ＱＦＰ－ＤＡＣは、外側信号ラインの個々の組合せを必要とすることなしに、それぞれのＤＡＣをアドレス指定するためにプログラミングすることができる。また、ＱＦＰ－ＤＡＣは、有益には、それぞれのプログラミング行為によってＤＡＣストレージループの１／３をアドレス指定するなどにより、並行してプログラミングすることもできる。
【0089】
上述の方法、プロセス、又は技法は、１つ又は複数の一時的ではないプロセッサ可読媒体上において保存された一連のプロセッサ可読命令により、実装することができよう。上述の方法、プロセス、又は技法方法のいくつかの例は、例えば、少なくとも１つのデジタルプロセッサを含むコンピュータなどの断熱量子コンピュータ又は量子アニーラーの動作をプログラミングする又はその他の方法で制御するために、断熱量子コンピュータ又は量子アニーラー又はシステムなどの専門的な装置により、部分的に実行されている。上述の方法、プロセス、又は技法は、様々な行為を含み得るが、当業者は、代替例においては、特定の行為が省略され得ると共に／又は、更なる行為が追加され得ることを理解するであろう。当業者は、行為の図示の順序が、例示を目的として示されているものに過ぎず、代替例においては変化し得ることを理解するであろう。上述の方法、プロセス、又は技法の例示用の行為又は動作のいくつかは、反復的に実行されている。上述の方法、プロセス、又は技法のいくつかの行為は、それぞれの反復の際に、複数の反復の後に、又はすべての反復の末尾において、実行することができる。
【0090】
「要約」において記述されているものを含む図示の実装形態に関する上述の記述は、すべてを網羅することを意図してはおらず、或いは、開示された形態そのままに実装形態を限定することを意図してはいない。本明細書においては、特定の実装形態及び例が例示を目的として記述されているが、当業者には認識されるように、開示の精神及び範囲を逸脱することなしに、様々な等価な変更を実施することができる。本明細書において提供されている様々な実装形態の教示は、必ずしも以上において一般的に記述されている量子演算用の例示用の方法ではない量子演算のその他の方法にも適用することができる。
【0091】
上述の様々な実装形態は、更なる実装形態を提供するために組み合わせることができる。限定を伴うことなしに、米国特許出願第１６／０９８，８０１号、同第６３／１３６，９８７号、米国特許第７，１３５，７０１号、同第７，４１８，２８３号、同第７，５３３，０６８号、同第７，８７６，２４８号、同第８，００８，９４２号、同第８，０９８，１７９号、同第８，１９５，５９６号、同第８，１９０，５４８号、同第８，４２１，０５３号、同第１０，５２８，８８６号、並びに、国際特許出願公開第２０１２０６４９７４号を含む本明細書において引用されている及び／又は出願人データシート内において列挙されている本出願人に譲渡された米国特許出願公開、米国特許出願、外国特許、及び外国特許出願のすべては、引用により、そのすべてが本明細書において包含される。
【0092】
これらの及びその他の変更は、上述の記述に鑑み、実装形態に対して実施することができる。一般に、添付の請求項においては、使用されている用語は、請求項を本明細書及び請求項において開示されている特定の実装形態に限定するものとして解釈されてはならず、このような請求項に付与される均等物の完全な範囲により、すべての可能な実装形態を含むものとして解釈することを要する。従って、請求項は、本開示によって限定されるものではない。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6A】
【図6B】
【図7】
【図8】
【図9】
【国際調査報告】