特表 2024-505795 多数決論理ゲートベースの順序回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-02-08

(54)【発明の名称】多数決論理ゲートベースの順序回路

(51)【国際特許分類】

   H03K 19/23 20060101AFI20240201BHJP

   H03K 3/037 20060101ALI20240201BHJP

【ＦＩ】

H03K19/23

H03K3/037 Z

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2023537422

(86)(22)【出願日】2021-09-01

(85)【翻訳文提出日】2023-08-18

(86)【国際出願番号】 US2021048762

(87)【国際公開番号】W WO2022139890

(87)【国際公開日】2022-06-30

(31)【優先権主張番号】17/129,842

(32)【優先日】2020-12-21

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

【公序良俗違反の表示】

（特許庁注：以下のものは登録商標）

１．ＴＨＵＮＤＥＲＢＯＬＴ

２．ＦＩＲＥＷＩＲＥ

(71)【出願人】

【識別番号】521353344

【氏名又は名称】ケプラー コンピューティング インコーポレイテッド

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(74)【代理人】

【識別番号】100135079

【弁理士】

【氏名又は名称】宮崎 修

(72)【発明者】

【氏名】マニパトルニ，サシカンス

(72)【発明者】

【氏名】ファーン，ユエン－シェン

(72)【発明者】

【氏名】メネゼス，ロバート

(72)【発明者】

【氏名】ドカニア，ラジーヴ クマール

(72)【発明者】

【氏名】ラメッシュ，ラマムーアシー

(72)【発明者】

【氏名】マツリヤ，アムリタ

【テーマコード（参考）】

5J042

5J300

【Ｆターム（参考）】

5J042BA16

5J300AA03

5J300HH01

5J300JJ10

5J300KK06

5J300KK07

5J300KK08

(57)【要約】

低電力順序回路（例えばラッチ）は、従来のＣＭＯＳ順序回路よりも少ないトランジスタで電荷を保持するために非線形有極性キャパシタを使用する。順序回路は、第１、第２及び第３入力と第１出力とを有する３入力多数決ゲートを含む。順序回路は、第１出力に結合されるドライバを含み、このドライバは第２出力を生成する。順序回路は、クロック及び第２出力を受信するための排他的論理和（ＸＯＲ）ゲートを更に含み、ＸＯＲゲートは、第２入力に結合する第３出力を生成し、第１入力はデータを受け取り、第３入力は第２出力を受け取る。

【特許請求の範囲】

【請求項1】

３入力多数決論理ゲートであって、
第１入力、第２入力及び第３入力をそれぞれ受け取る第１、第２及び第３非強誘電体キャパシタと、
前記第１、第２及び第３入力の多数決関数出力を記憶するための非線形有極性キャパシタであって、該非線形有極性キャパシタの一方の端子は、前記３入力多数決論理ゲートの出力を提供する、非線形有極性キャパシタと、
を含む前記３入力多数決論理ゲートと；
前記３入力多数決論理ゲートの前記出力に結合されるドライバであって、該ドライバは前記３入力多数決論理ゲートの増幅出力を生成し、前記増幅出力は第３入力に結合されている、ドライバと；
入力クロックと前記増幅出力とを受信する比較ロジックであって、該比較ロジックの出力は前記第２入力である、比較ロジックと；
を備える、装置。

【請求項2】

前記第１入力はデータ入力である、
請求項１に記載の装置。

【請求項3】

前記ドライバは、バッファ、増幅器、ＮＡＮＤ、ＡＮＤ、ＯＲ、マルチプレクサ又はＮＯＲ論理ゲートのうちの１つを含み、前記比較ロジックは、排他的ＯＲ（ＸＯＲ）ゲートを含む、
請求項１に記載の装置。

【請求項4】

前記非線形有極性キャパシタの第１端子に結合される第１トランジスタであって、第１クロックにより制御可能な第１トランジスタと；
前記非線形有極性キャパシタの第２端子に結合される第２トランジスタであって、第２クロックにより制御可能な第２トランジスタと；
前記非線形有極性キャパシタの前記第２端子に結合される第３トランジスタであって、第３クロックによって制御可能な第３トランジスタと；
を含む、請求項１に記載の装置。

【請求項5】

前記第１クロックは、前記第２クロックのパルス幅及び前記第３クロックのパルス幅よりも大きいパルス幅を有する、
請求項４に記載の装置。

【請求項6】

前記第３クロックは、前記第２クロックのアサートに先立ってデアサートする、
請求項４に記載の装置。

【請求項7】

前記第１トランジスタは第１ｎ型トランジスタであり、前記第２トランジスタは第２ｎ型トランジスタであり、前記第３トランジスタはｐ型トランジスタである、
請求項４に記載の装置。

【請求項8】

前記第１トランジスタ、前記第２トランジスタ及び前記第３トランジスタは、評価フェーズにおいて無効にされ、リセットフェーズにおいて有効にされ、前記リセットフェーズは、前記評価フェーズに先行する、
請求項４に記載の装置。

【請求項9】

前記第１及び第２クロックは同一であり、前記第１及び第２クロックはリセット信号である、
請求項４に記載の装置。

【請求項10】

前記第１及び第２クロックは異なる信号である、
請求項４に記載の装置。

【請求項11】

前記第１入力を生成する第１ドライバと、
前記入力クロックを生成する第２ドライバと、
を備える請求項１に記載の装置。

【請求項12】

前記第１及び第２ドライバは、ＣＭＯＳトランジスタを含む、
請求項１１に記載の装置。

【請求項13】

前記３入力多数決論理ゲートの前記第１、第２及び第３非強誘電体キャパシタは、金属－絶縁体－金属（ＭＩＭ）キャパシタ、トランジスタゲートキャパシタ、金属とトランジスタのハイブリッドキャパシタ又は常誘電体材料を含むキャパシタのうちの１つを含む、
請求項１に記載の装置。

【請求項14】

前記非線形有極性キャパシタは、強誘電体材料、常誘電体材料又は非線形誘電体材料のうちの１つを含む、
請求項１に記載の装置。

【請求項15】

前記強誘電体材料は、以下のうちの１つを含む、すなわち：
ビスマスフェライト（BFO）、ドーピング材料を有するBFOであり、ここで、該ドーピング材料は、ランタン又は周期表のランタニド系列の元素のうちの一方を含む；
チタン酸ジルコン酸鉛（PZT）、又はドーピング材料を有するPZTであり、ここで、該ドーピング材料は、La又はNbのうちの一方を含む；
リラクサ強誘電体は、ニオブ酸マグネシウム鉛（PMN）、ニオブ酸マグネシウム鉛－チタン酸鉛（PMN-PT）、ジルコン酸チタン酸ランタン鉛（PLZT）、ニオブ酸スカンジウム鉛（PSN）、バリウムチタン－亜鉛ニオブタンタル（BT-BZNT）又はバリウムチタン－バリウムストロンチウムチタン（BT-BST）のうちの１つを含む；
ペロブスカイト強誘電体は、BaTiO3、PbTiO3、KNbO3又はNaTaO3のうちの１つを含む；
六方晶強誘電体は、YMnO3又はLuFeO3のうちの１つを含む；
h-RMnO3型の六方晶強誘電体であり、ここで、Rは、セリウム（Ce）、ジスプロシウム（Dy）、エルビウム（Er）、ユーロピウム（Eu）、ガドリウム（Gd）、ホルミウム（Ho）、ランタン（La）、ルテチウム（Lu）、ネオジム（Nd）、プラセオジム（Pr）、プロメチウム（Pm）、サマリウム（Sm）、スカンジウム（Sc）、テルビウム（Tb）、ツリウム（Tm）、イッテルビウム（Yb）又はイットリウム（Y）のうちの１つを含む希土類元素である；
ハフニウム（Hf）、ジルコニウム（Zr）、アルミニウム（Al）、シリコン（Si）、それらの酸化物又はそれらの合金酸化物；
Hf1-x Ex Oy形式のハフニウム酸化物であり、ここで、Eは、Al、Ca、Ce、Dy、er、Gd、Ge、La、Sc、Si、Sr、Sn又はYとすることができる；
Al(1-x)Sc(x)N、Ga(1-x)Sc(x)N、Al(1-x)Y(x)N又はAl(1-x-y)Mg(x)Nb(y)N、yドープHfO2であり、ここで、xは、Al、Ca、Ce、Dy、Er、Gd、Ge、La、Sc、Si、Sr、Sn又はYのうちの１つを含み、‘x’は少量である；
ニオブ酸型化合物LiNbO3、LiTaO3、リチウム鉄タンタルオキシフッ化物、ニオブ酸バリウムストロンチウム、ニオブ酸ナトリウムバリウム又はニオブ酸カリウムストロンチウム；又は
変則的な強誘電体は、[PTO/STO]n又は[LAO/STO]nのうちの１つを含み、ここで‘n’は１～１００である、
請求項１４に記載の装置。

【請求項16】

前記非線形有極性キャパシタはダイのバックエンドに配置され、前記ドライバ及び前記比較ロジックのトランジスタはダイのフロントエンドに配置される、
請求項１に記載の装置。

【請求項17】

装置であって、
第１入力、第２入力及び第３入力と、第１出力を有する３入力多数決ゲートと；
前記第１出力に結合されるドライバであって、第２出力を生成するドライバと；
クロックと前記第２出力とを受信する比較ロジックであって、該比較ロジックは、前記第２入力に結合される第３出力を生成し、前記第１入力はデータを受け取り、前記第３入力は前記第２出力を受け取る、比較ロジックと；
を備える、装置。

【請求項18】

前記３入力多数決ゲートは、
前記第１入力、前記第２入力及び前記第３入力にそれぞれ結合される第１、第２及び第３非強誘電体キャパシタと、
前記第１入力、前記第２入力及び前記第３入力の多数決関数出力を記憶するための非線形有極性キャパシタと、
を備え、前記非線形有極性キャパシタの一方の端子が前記第１出力を提供する、
請求項１７に記載の装置。

【請求項19】

前記ドライバは、バッファ、増幅器、ＮＡＮＤ、ＡＮＤ、ＯＲ、マルチプレクサ又はＮＯＲ論理ゲートのうちの１つを含み、前記比較ロジックは、排他的ＯＲ（ＸＯＲ）ゲートを含む、
請求項１７に記載の装置。

【請求項20】

前記非線形有極性キャパシタの第１端子に結合される第１トランジスタであって、第１信号により制御可能な第１トランジスタと；
前記非線形有極性キャパシタの第２端子に結合される第２トランジスタであって、第２信号により制御可能な第２トランジスタと；
前記非線形有極性キャパシタの前記第２端子に結合される第３トランジスタであって、第３信号によって制御可能な第３トランジスタと；
を含む、請求項１８に記載の装置。

【請求項21】

前記第１信号は、前記第２信号のパルス幅及び前記第３信号のパルス幅よりも大きいパルス幅を有する、
請求項２０に記載の装置。

【請求項22】

前記第３信号は、前記第２信号のアサートに先立ってデアサートする、
請求項２０に記載の装置。

【請求項23】

前記第１トランジスタは第１ｎ型トランジスタであり、前記第２トランジスタは第２ｎ型トランジスタであり、前記第３トランジスタはｐ型トランジスタである、
請求項２０に記載の装置。

【請求項24】

前記第１トランジスタ、前記第２トランジスタ及び前記第３トランジスタは、評価フェーズにおいて無効にされ、リセットフェーズにおいて有効にされ、前記リセットフェーズは、前記評価フェーズに先行する、
請求項２０に記載の装置。

【請求項25】

システムであって、
プロセッサと、
前記プロセッサに通信可能に結合された通信インタフェースと、
前記プロセッサに結合されたメモリと、を備え、
前記プロセッサは、請求項１乃至１６のいずれか一項に記載の順序回路を含む、システム。

【請求項26】

システムであって、
プロセッサと、
前記プロセッサに通信可能に結合された通信インタフェースと、
前記プロセッサに結合されたメモリと、を備え、
前記プロセッサは、請求項１７乃至２４のいずれか一項に記載の順序回路を含む、システム。

【請求項27】

クロックによって制御可能なパスゲートと、
前記パスゲートに結合されるデータ入力と、
前記パスゲートに結合されるキャパシタであって、非線形有極性材料を含むキャパシタと、
ドライバであって、前記キャパシタの第１端子が前記パスゲートに結合され、前記キャパシタの第２端子が前記ドライバの入力に結合されるように、前記キャパシタに結合されるドライバと、
を備える、装置。

【請求項28】

前記キャパシタの第１端子に結合されるトランジスタを備え、該トランジスタは、前記キャパシタの前記第１端子の電圧をリセットするように制御可能である、
請求項２７に記載の装置。

【請求項29】

前記トランジスタは第１トランジスタであり、当該装置は、前記キャパシタの前記第２端子に結合される第２トランジスタを含み、前記第２トランジスタは、前記キャパシタの前記第２端子の電圧をリセットするように制御可能である、
請求項２８に記載の装置。

【請求項30】

前記キャパシタの前記第２端子及び供給ノードに結合される第１トランジスタと、前記キャパシタの前記第２端子及び接地ノードに結合される第２トランジスタと、
を備える請求項２７に記載の装置。

【請求項31】

前記ドライバは、出力ドライバであり、当該装置は、前記データ入力及び前記パスゲートに結合される入力ドライバを含み、前記ドライバは、バッファ、増幅器、ＮＡＮＤ、ＡＮＤ、ＯＲ、マルチプレクサ又はＮＯＲ論理ゲートのうちの１つを含む、
請求項２７に記載の装置。

【発明の詳細な説明】

【技術分野】

【0001】

優先権の主張
このＰＣＴ出願は、２０２０年１２月２１日に出願された米国特許出願第１７／１２９，８４２号の優先権を主張し、すべての目的のためにその全体が参照により援用される。

【背景技術】

【0002】

順序回路は、その出力がクロックによってサンプリングされる論理回路である。出力は、入力（例えばデータ）の現在の値だけでなく、過去の入力の順序にも依存する。そのため、入力履歴は出力値の中で役割を果たす。これは、出力が現在の入力のみの関数である組合せロジックとは対照的である。フリップフロップのような典型的な順序回路は、マスタ及びスレーブ段階を形成するためのいくつかのゲート及びトランジスタと、様々なゲート及びトランジスタを接続するための多くの相互接続とから構成され得る。これらのトランジスタ及びゲートは規則的にトグルして、順序回路の動的電力消費を増大させる。プロセッサがバッテリ電力を節約するために電力エンベロープを押し下げているので、順序回路の既存のアーキテクチャは、より低い電力消費の目標に対する挑戦を提示する。

【0003】

本明細書に提供される背景説明は、本開示の文脈を一般的に提示する目的である。ここで別段の指示がない限り、このセクションに記載されている材料は、本出願の特許請求の範囲に対する先行技術ではなく、このセクションに含めることによって先行技術であるとは認められない。

【図面の簡単な説明】

【0004】

本開示の実施形態は、以下に与えられる詳細な説明及び本開示の様々な実施形態の添付図面からより十分に理解されるが、これらは本開示を特定の実施形態に限定するものと解釈されるべきではなく、説明及び理解のためだけのものである。

【0005】

【図1A】いくつかの実施形態による、３入力多数決ゲート（3-input majority gate）を有する論理ゲートを示す図である。

【0006】

【図1B】いくつかの実施形態による、５入力多数決ゲートを有する論理ゲートを示す図である。

【0007】

【図1C】強誘電体キャパシタの特性を示すプロットである。

【0008】

【図1D】いくつかの実施形態による、３入力多数決ゲートの出力を示すプロットを示す図である。

【0009】

【図1E】いくつかの実施形態による、図１Ａ～図１Ｂの多数決ゲートの強誘電体キャパシタをリセットするためのタイミング図である。

【0010】

【図1F】いくつかの実施形態による、パスゲートベースのリセット機構を有する３入力多数決ゲートを有する論理ゲートを示す図である。

【0011】

【図1G】いくつかの実施形態による、図１Ｆの多数決ゲートの強誘電体キャパシタをリセットするためのタイミング図である。

【0012】

【図1H】いくつかの実施形態による、入力リセット機構を有する３入力多数決ゲートを有する論理ゲートを示す図である。

【0013】

【図1I】いくつかの実施形態による、図１Ｈの多数決ゲートの強誘電体キャパシタをリセットするためのタイミング図である。

【0014】

【図1J】いくつかの実施形態による、強誘電体キャパシタの挙動に関連するノードＶｏｕｔ＿ｉｎｔ２における電圧を示すプロットを示す図である。

【0015】

【図2A】いくつかの実施形態による、ＡＮＤゲート又はＯＲゲートとして動作することができる３入力閾値ゲートを有する論理ゲートを示す図である。

【0016】

【図2B】いくつかの実施形態による、パスゲートベースのリセット機構を用いる３入力閾値ゲートを有する論理ゲートを示す図であり、３入力閾値ゲートは、ＡＮＤ又はＯＲゲートとして動作することができる。

【0017】

【図2C】いくつかの実施形態による、入力リセット機構を用いる３入力閾値ゲートを有する論理ゲートを示す図であり、３入力閾値ゲートは、ＡＮＤ又はＯＲゲートとして動作することができる。

【0018】

【図2D】いくつかの実施形態による、ＡＮＤ又はＯＲゲートとして動作することができる５入力閾値ゲートを有する論理ゲートを示す図である。

【0019】

【図3A】図１Ｂの３入力多数決ゲートの動作を示す波形を示す図である。

【0020】

【図3B】いくつかの実施形態による、それぞれ異なるＶｂｉａｓ値を有する５入力閾値ゲートの動作を示す波形を示す図である。

【図3C】いくつかの実施形態による、それぞれ異なるＶｂｉａｓ値を有する５入力閾値ゲートの動作を示す波形を示す図である。

【図3D】いくつかの実施形態による、それぞれ異なるＶｂｉａｓ値を有する５入力閾値ゲートの動作を示す波形を示す図である。

【図3E】いくつかの実施形態による、それぞれ異なるＶｂｉａｓ値を有する５入力閾値ゲートの動作を示す波形を示す図である。

【0021】

【図4】いくつかの実施形態による、インバータ又はバッファに結合する３入力多数決ゲートの３Ｄ（３次元）ビューを有する図１Ａの論理ゲートを含む組合せロジックを示す図である。

【0022】

【図5】いくつかの実施形態による、インバータ又はバッファに結合する３入力閾値ゲートの３Ｄビューを有する図１Ｂの論理ゲートを含む組合せロジックを示す図である。

【0023】

【図6】いくつかの実施形態による、非線形有極性キャパシタ（polar capacitor）を含む低電力順序回路（例えばラッチ）を示す図である。

【0024】

【図7】いくつかの実施形態による、図６の低電力順序回路の真理値表を示す表である。

【0025】

【図8A】いくつかの実施形態による、非線形有極性キャパシタを含む低電力多数決ゲートベースの順序回路（例えばラッチ）を示す図である。

【0026】

【図8B】いくつかの実施形態による、非線形有極性キャパシタを含む低電力多数決ゲートベースのフリップフロップ回路を示す図である。

【0027】

【図9】いくつかの実施形態による、図８Ａの順序回路の概略図である。

【0028】

【図10】いくつかの実施形態による、低電圧順序回路を使用するシステムオンチップ（ＳＯＣ）を示す図である。

【発明を実施するための形態】

【0029】

いくつかの実施形態は、電荷を保持するために非線形有極性キャパシタ（polar capacitor）を使用する順序回路を記載する。各トランジスタがソース（Source）又はドレイン（Drain）に直接接続されなければならない標準的なＣＭＯＳ（相補型金属酸化物半導体、Complementary Metal Oxide Semiconductor）ベースのトランジスタとは異なり、いくつかの実施形態では、トランジスタは充電された強誘電体キャパシタに接続される。いくつかの実施形態では、順序回路は、第１、第２及び第３入力と第１出力とを有する３入力多数決ゲート（majority gate）を含む。多数決ゲートは非線形有極性材料を使用し、新しいクラスの論理ゲートを形成する。いくつかの実施形態では、多数決ゲートの代わりに閾値ゲート（threshold gate）を使用することができる。

【0030】

アナログ、デジタル又はそれらの組合せの形態の入力信号は、多数決ゲートの非強誘電体キャパシタの第１端子に駆動される。非強誘電体キャパシタの第２端子は、多数決ノードを形成するように結合される。入力信号の多数決関数（majority function）はこのノードで起こる。次いで、多数決ノードは、非線形有極性材料を含むキャパシタの第１端子に結合される。キャパシタの第２端子は、論理ゲートの出力を提供する。

【0031】

いくつかの実施形態において、順序回路は、第１出力（例えば３入力多数決ゲートの出力）に結合されたドライバを更に含む。ドライバは第２出力を生成する。ドライバは、バッファ、インバータ、ＮＡＮＤゲート、ＮＯＲゲート等のような任意の適切な論理ゲートとすることができる。任意の適切な論理回路又はアナログ回路は、多数決論理ゲートの出力及び入力を駆動することができる。したがって、様々な実施形態の多数決ゲートを、相補型金属酸化物半導体（ＣＭＯＳ）、トンネル電界効果トランジスタ（ＴＦＥＴ）、ＧａＡｓベースのトランジスタ、バイポーラ接合トランジスタ（ＢＪＴ）、Ｂｉ－ＣＭＯＳトランジスタ等のような既存のトランジスタ技術と組み合わせることができる。

【0032】

いくつかの実施形態において、順序回路は、クロック及び第２出力を受け取るための排他的論理和（ＸＯＲ）ゲートを含む。ＸＯＲゲートは、（３入力多数決ゲートの）第２入力に結合される第３出力を生成し、ここで、３入力多数決ゲートの第１入力は、データ（例えばサンプリングされる入力データ）を受け取り、（３入力多数決ゲートの）第３入力は第２出力（例えばドライバの出力）を受け取る。

【0033】

いくつかの実施形態において、順序回路の多数決ゲートは、閾値ゲートと置き換えられる。閾値ゲートにおいて、追加の固定又はプログラム可能な入力が、別のキャパシタを介して多数決ノードに結合される。この追加の固定又はプログラム可能な入力は、正又は負のバイアスとすることができる。バイアスは、多数決ノードにおける電圧（又は電流）に加算されるか又はその電圧（又は電流）から減算される閾値又はオフセットとして動作し、論理ゲートの最終的な論理値を決定する。様々な実施形態に従って、バイアスの極性又は電圧値に応じて、ＡＮＤゲート又はＯＲ論理ゲート関数が実現される。

【0034】

いくつかの実施形態では、３入力多数決論理ゲートと、３入力多数決論理ゲートの出力に結合されたドライバとを含む装置が提供される。いくつかの実施形態では、３入力多数決論理ゲートは、それぞれ、第１入力、第２入力及び第３入力を受信するための第１、第２及び第３非強誘電体キャパシタを含む。いくつかの実施形態では、３入力多数決論理ゲートは、第１、第２及び第３入力の多数決関数出力を記憶するための非線形有極性キャパシタを含み、非線形有極性キャパシタの１つの端子は３入力多数決論理ゲートの出力を提供する。いくつかの実施形態では、ドライバは、３入力多数決論理ゲートの増幅出力を生成し、ここで、増幅出力は第３入力に結合される。いくつかの実施形態では、装置は、クロック及び増幅出力を受け取るための比較ロジックを含み、ここで、比較論理ゲートの出力は第２入力である。

【0035】

いくつかの実施形態では、第１入力はデータ入力である。いくつかの実施形態では、ドライバは、バッファ、増幅器、ＮＡＮＤ、ＡＮＤ、ＯＲ、マルチプレクサ又はＮＯＲ論理ゲートのうちの１つを含み、比較ロジックは、排他的ＯＲ（ＸＯＲ）ゲートを含む。いくつかの実施形態では、装置は、非線形有極性キャパシタの第１端子に結合された第１トランジスタであって、第１クロックによって制御可能な第１トランジスタと、非線形有極性キャパシタの第２端子に結合された第２トランジスタであって、第２クロックによって制御可能が第２トランジスタと、非線形有極性キャパシタの第２端子に結合された第３トランジスタであって、第３クロックによって制御可能である第３トランジスタとを備える。

【0036】

いくつかの実施形態では、第１クロックは、第２クロックのパルス幅及び第３クロックのパルス幅よりも大きいパルス幅を有する。いくつかの実施形態において、第３クロックは、第２クロックのアサート（assertion）に先立ってデアサート（de-assert）する。いくつかの実施形態では、第１トランジスタは第１ｎ型トランジスタであり、第２トランジスタは第２ｎ型トランジスタであり、第３トランジスタはｐ型トランジスタである。いくつかの実施形態では、第１トランジスタ、第２トランジスタ及び第３トランジスタは、評価フェーズで無効（disable）にされ、リセットフェーズで有効（enable）にされ、ここで、リセットフェーズは評価フェーズの前である。いくつかの実施形態では、第１及び第２信号は同じであり、ここで、第１及び第２信号はリセット信号である。いくつかの実施形態では、第１及び第２信号は異なる信号である。いくつかの実施形態では、装置は、第１入力を生成するための第１ドライバと、クロックを生成するための第２ドライバとを含む。いくつかの実施形態では、第１及び第２ドライバはＣＭＯＳトランジスタを含む。いくつかの実施形態では、３入力多数決論理ゲートの第１、第２及び第３非強誘電体キャパシタは、金属－絶縁体－金属（ＭＩＭ、metal-insulator-metal）キャパシタ、トランジスタゲートキャパシタ、金属とトランジスタのハイブリッドキャパシタ又は常誘電体材料（para-electric material）を含むキャパシタのうちの１つを含む。

【0037】

いくつかの実施形態では、非線形有極性キャパシタは、強誘電体材料、常誘電体材料又は非線形誘電体材料のうちの１つを含む。いくつかの実施形態では、強誘電体材料は、以下のうちの１つを含む、すなわち：ビスマスフェライト（BFO）、ドーピング材料を有するBFOであって、ここで、該ドーピング材料は、ランタン又は周期表のランタニド系列の元素のうちの一方を含む；チタン酸ジルコン酸鉛（PZT）、又はドーピング材料を有するPZTであって、ここで該ドーピング材料は、La又はNbのうちの一方を含む；リラクサ強誘電体は、ニオブ酸マグネシウム鉛（PMN）、ニオブ酸マグネシウム鉛－チタン酸鉛（PMN-PT）、ジルコン酸チタン酸ランタン鉛（PLZT、lead lanthanum zirconate titanate）、ニオブ酸スカンジウム鉛（PSN）、バリウムチタン－亜鉛ニオブタンタル（BT-BZNT、Barium Titanium-Bismuth Zinc Niobium Tantalum）、又はバリウムチタン－バリウムストロンチウムチタン（BT-BST、Barium Titanium-Barium Strontium Titanium）のうちの１つを含む。いくつかの実施態様において、ペロブスカイト強誘電体は、BaTiO3、PbTiO3、KNbO3又はNaTaO3のうちの１つを含む。いくつかの実施形態では、六方晶強誘電体（hexagonal ferroelectric）は、YMnO3又はLuFeO3のうちの１つを含む。いくつかの実施態様において、h-RMnO3型（type h-RMnO3）の六方晶強誘電体であって、ここで、Rは、セリウム（Ce）、ジスプロシウム（Dy）、エルビウム（Er）、ユーロピウム（Eu）、ガドリウム（Gd）、ホルミウム（Ho）、ランタン（La）、ルテチウム（Lu）、ネオジム（Nd）、プラセオジム（Pr）、プロメチウム（Pm）、サマリウム（Sm）、スカンジウム（Sc）、テルビウム（Tb）、ツリウム（Tm）、イッテルビウム（Yb）又はイットリウム（Y）のうちの１つを含む希土類元素である；ハフニウム（Hf）、ジルコニウム（Zr）、アルミニウム（Al）、シリコン（Si）、それらの酸化物又はそれらの合金酸化物；Hf1-x Ex Oy形式のハフニウム酸化物（Hafnium oxides）、ここで、Eは、Al、Ca、Ce、Dy、er、Gd、Ge、La、Sc、Si、Sr、Sn又はYとすることができる；Al(1-x)Sc(x)N、Ga(1-x)Sc(x)N、Al(1-x)Y(x)N又はAl(1-x-y)Mg(x)Nb(y)N、yドープHfO2（y doped HfO2）、ここでxは、Al、Ca、Ce、Dy、Er、Gd、Ge、La、Sc、Si、Sr、Sn又はYのうちの１つを含み、‘x’は少量（fraction）である；ニオブ酸型化合物（Niobate type compounds）LiNbO3、LiTaO3、リチウム鉄タンタルオキシフッ化物、ニオブ酸バリウムストロンチウム、ニオブ酸ナトリウムバリウム又はニオブ酸カリウムストロンチウム；又は変則的な強誘電体（improper ferroelectric）は、[PTO/STO]n又は[LAO/STO]nのうちの１つを含み、ここで‘n’は１～１００である。いくつかの実施形態において、非線形有極性キャパシタはダイのバックエンドに配置され、一方、ドライバ及び比較ロジックのトランジスタはダイのフロントエンドに配置される。

【0038】

様々な実施形態には多くの技術的効果がある。例えば非強誘電体キャパシタと非線形有極性材料を用いるキャパシタとを使用して、極めてコンパクトな順序回路が形成される。非線形有極性材料は、強誘電体材料、常誘電体材料又は非線形誘電体とすることができる。多数決ゲート及び／又は閾値ゲートはスイッチングトランジスタを使用せず、相互接続ルーティングは遷移ＣＭＯＳ論理ゲートで使用される相互接続ルーティングよりもはるかに少ないため、様々な実施形態の多数決ゲート及び／又は閾値ゲートは、順序回路の電力消費を低下させる。例えば同じ機能及び性能のために、様々な実施形態の多数決ゲート及び閾値ゲートによって従来のＣＭＯＳ回路よりも１０倍少ない相互接続長が使用される。非線形有極性材料を有するキャパシタは非揮発性を提供し、これは、間欠性の動作を可能にし、不使用時の電力排出をゼロにする。

【0039】

例えばこのような順序論理ゲートを有するプロセッサは、データの損失を心配する必要なく、様々なタイプの低電力状態に入り、出ることができる。非線形有極性材料を有するキャパシタは、低エネルギーデバイスからの電荷を蓄積することができるので、プロセッサ全体は、電源からの非常に低い電圧レベルで動作することができ、プロセッサの全体的な電力を減少させる。さらに、非線形有極性材料の非常に低い電圧スイッチング（例えば１００ｍＶ）は、低スイング信号スイッチングを可能にし、その結果、低電力がもたらされる。

【0040】

非線形有極性材料を用いるキャパシタを、任意のタイプのトランジスタとともに使用することができる。例えば様々な実施形態の非線形有極性材料を用いるキャパシタを、平面又は非平面トランジスタとともに使用することができる。トランジスタを、ダイのフロントエンド又はバックエンドに形成することができる。非線形有極性材料を用いるキャパシタを、ダイのフロントエンド又はバックエンドに形成することができる。したがって、論理ゲートを、従来の論理ゲートと比較して高密度でパックすることができる。他の技術的効果は、様々な実施形態及び図面から明らかであろう。

【0041】

以下の説明において、本開示の実施形態のより完全な説明を提供するために、多くの詳細が議論される。しかしながら、本開示の実施形態は、これらの具体的な詳細なしで実践されてもよいことが当業者には明らかであろう。他の例では、本開示の実施形態を不明瞭にすることを避けるために、周知の構造及びデバイスが、詳細ではなくブロック図形式で示されている。

【0042】

なお、実施形態の対応する図面において、信号は線を用いて表されている。いくつかの線は、より多くの構成要素信号経路を示すために太くされることがあり、かつ／又は一次情報フロー方向を示すために１つ以上の端部に矢印を有することがある。このような指示は、限定するように意図されていない。むしろ、線は、回路又は論理ユニットのより容易な理解を促進するために、１つ以上の例示的実施形態に関連して使用されている。任意の表される信号は、設計ニーズ又は好みによって決定されるように、実際には、いずれかの方向に移動することがあり、任意の適切なタイプの信号スキームで実装され得る、１つ以上の信号を含む。

【0043】

用語「デバイス」は、一般に、その用語の使用の文脈に応じた装置を指し得る。例えばデバイスは、層又は構造のスタック、単一の構造又は層、能動要素及び／又は受動要素を有する様々な構造の接続等を指し得る。一般に、デバイスは、ｘ－ｙ－ｚデカルト座標システムのｘ－ｙ方向に沿った平面及びｚ方向に沿った高さを有する三次元構造である。デバイスの平面はまた、デバイスを含む装置の平面であってもよい。

【0044】

本明細書全体を通して及び特許請求の範囲において、「接続される」という用語は、いずれの中間デバイスもない、接続されるもの同士の間の電気的、機械的又は磁気的な接続のような直接接続を意味する。

【0045】

「結合された」という用語は、接続されるもの同士の間の直接的な電気的、機械的又は磁気的接続、あるいは１つ以上の受動又は能動中間デバイスを通した間接的接続のような、直接又は間接的接続を意味する。

【0046】

ここで、「隣接する」という用語は、一般に、あるものが隣にある位置（例えばそれらの間の１つ以上のもののすぐ隣又は近くにある）又は別のものに隣接する（例えばそれに隣接する）位置を指す。

【0047】

「回路」又は「モジュール」という用語は、所望の機能を提供するために互いに協働するように配置された１つ以上の受動及び／又は能動構成要素を指すことがある。

【0048】

「信号」という用語は、少なくとも１つの電流信号、電圧信号、磁気信号又はデータ／クロック信号を指すことがある。「a」、「an」及び「the」の意味は、複数の参照を含む。「において（in）」の意味は「in」と「on」を含む。

【0049】

ここで、「アナログ信号」という用語は、一般に、信号の時間変化する特徴（変数）が何らかの他の時間変化する量の表現である、すなわち、別の時間変化する信号に類似している任意の連続信号を指す。

【0050】

ここで、「デジタル信号」という用語は、一般に、離散値のシーケンス（定量化された離散時間信号）、例えば任意のビットストリーム、又はデジタル化された（サンプリングされてアナログ－デジタル変換された）アナログ信号の表現である物理信号を指す。

【0051】

「スケーリング」という用語は、一般に、あるプロセス技術から別のプロセス技術に設計（概略図及びレイアウト）を変換し、続いてレイアウトエリアを縮小することを指す。「スケーリング」という用語はまた、一般に、同じ技術ノード内のレイアウト及びデバイスを小型化することも指す。「スケーリング」という用語はまた、別のパラメータ、例えば電源レベルに対して信号周波数を調整すること（例えば減速又は加速－すなわち、それぞれスケールダウン又はスケールアップ）を指すこともある。

【0052】

「実質的に（substantially）」、「近い（close）」、「およそ（approximately）」、「近い（near）」及び「約（about）」という用語は、一般に、目標値の±１０％以内であることを指す。例えばそれらの使用の明示的な文脈において別段の特定がない限り、「実質的に等しい」、「ほぼ等しい」及び「およそ等しい」等という用語は、そのように記載されたものの間に偶発的な変動以上のものをないことを意味する。当該技術分野において、そのような変動は、典型的には、所定の目標値の＋／－１０％以下である。

【0053】

別段の記載がない限り、共通の対象を記述するための序数形容詞「第１」、「第２」及び「第３」等の使用は、単に、類似する対象の異なる例が言及されていることを示すものにすぎず、そのように記述された対象が、時間的、空間的、ランク付け又は他の方法のいずれかの所与の順序でなければならないことを意味するように意図されていない。

【0054】

本開示の目的のために、「Ａ及び／又はＢ」及び「Ａ又はＢ」というフレーズは、（Ａ）、（Ｂ）、又は（ＡとＢ）を意味する。本開示の目的のために、語句「Ａ、Ｂ及び／又はＣ」というフレーズは、（Ａ）、（Ｂ）、（Ｃ）、（ＡとＢ）、（ＡとＣ）、（ＢとＣ）又は（ＡとＢとＣ）を意味する。

【0055】

本明細書及び特許請求の範囲における「左」、「右」、「前」、「後」、「上」、「下」、「の上」、「の下」等の用語は、存在する場合、説明のために使用されており、必ずしも永久的な相対位置を説明するために使用されているわけではない。例えば本明細書で使用される「の上」、「の下」、「前側」、「後側」、「上部」、「底部」、「の上」、「の下」及び「上」という用語は、デバイス内の他の参照される構成要素、構造又は材料に対する１つの構成要素、構造又は材料の相対位置を指し、そのような物理的関係は注目に値する。これらの用語は、本明細書では、説明の目的のためにのみ、主にデバイスｚ軸の文脈で使用されており、したがって、デバイスの配向に関連しることがある。したがって、本明細書に提供される図の文脈において、第２材料「の上」にある第１材料は、デバイスが、提供される図の文脈に対して上下逆に配向されている場合、第２材料「の下」にあり得る。材料に関連して、別の材料の上又はその下に配置されるある材料は、直接接触してもよく、あるいは１つ以上の介在材料を有してもよい。さらに、２つの材料の間に配置された１つの材料は、２つの層と直接接触していてもよく、あるいは１つ以上の介在層を有していてもよい。対照的に、第２材料上の第１材料は、その第２材料と直接接触している。構成要素アセンブリの文脈でも同様の区別がなされる。

【0056】

「間」という用語は、デバイスのｚ軸、ｘ軸又はｙ軸の文脈で使用されることがある。２つの他の材料の間にある材料は、これらの材料の一方又は両方と接触していてもよく、あるいは１つ以上の介在する材料によって他の２つの材料の両方から分離されていてもよい。２つの他の材料の「間」の材料は、したがって、他の２つの材料のいずれかと接触してもよく、あるいは介在材料を介して他の２つの材料に結合されてもよい。２つの他のデバイスの間にあるデバイスは、これらのデバイスの一方又は両方に直接接続されてもよく、あるいは１つ以上の介在デバイスによって他の２つのデバイスの両方から分離されてもよい。

【0057】

ここで、複数の非シリコン半導体材料層は単一のフィン構造内に積層されてもよい。複数の非シリコン半導体材料層は、ｐ型トランジスタに適した（例えばシリコンより高い正孔移動度を提供する）１つ以上の「ｐ型」層を含んでよい。複数の非シリコン半導体材料層は、Ｎ型トランジスタに適した（例えばシリコンより高い電子移動度を提供する）１つ以上の「Ｎ型」層を更に含んでよい。複数の非シリコン半導体材料層は、ｐ型層からＮ型層を分離する１つ以上の介在層を更に含んでよい。介在層は、例えばゲート、ソース又はドレイン（drain）のうちの１つ以上が、Ｎ型及びｐ型トランジスタのうちの１つ以上のトランジスタのチャネル領域を完全に囲むことができるように、少なくとも部分的に犠牲的であり得る。複数の非シリコン半導体材料層は、積層型ＣＭＯＳデバイスが、単一のＦＥＴ（電界効果トランジスタ、field effect transistor）のフットプリントを有する高移動度Ｎ型及びｐ型トランジスタの両方を含み得るように、少なくとも部分的に自己整合技術を用いて製造され得る。

【0058】

ここで、「バックエンド」という用語は、一般に、「フロントエンド」とは反対のダイのセクションを指し、ここで、ＩＣ（集積回路）パッケージはＩＣダイバンプに結合する。例えば高レベル金属層（例えば１０金属積層ダイにおける金属層６以上）及びダイパッケージに近い対応するビアは、ダイのバックエンドの一部と考えられる。逆に、「フロントエンド」という用語は、一般に、（例えばトランジスタが製造される）活性領域と、活性領域に近い低レベル金属層及び対応するビア（例えば１０金属積層ダイの例では金属層５以下）を含むダイのセクションを指す。

【0059】

いずれかの他の図の要素と同じ参照番号（又は名称）を有する図の要素は、説明したものと同様の方法で動作又は機能することができるが、これに限定されるものではないことを指摘する。

【0060】

図１Ａは、いくつかの実施形態による、３入力多数決ゲートを有する論理ゲート１００を示す。論理ゲート１００は、第１、第２及び第３ドライバ１０１、１０２及び１０３をそれぞれ含む。これらのドライバは、アナログ信号を生成するアナログドライバ、あるいは接地と電源レールとの間でトグルする信号を生成するデジタルドライバ、あるいはアナログ又はデジタルドライバの組合せとすることができる。例えばドライバ１０１は、バッファ、インバータ、ＮＡＮＤゲート、ＮＯＲゲート等のようなＣＭＯＳドライバであり、一方、ドライバ１０２は、バイアス信号を生成する増幅器である。ドライバは、入力信号Ｖｉｎ１（及び電流Ｉ_１）、Ｖｉｎ２（及び電流Ｉ_２）及びＶｉｎ３（及び電流Ｉ_３）を３入力多数決ゲート１０４の３つの入力に提供する。

【0061】

様々な実施形態において、３入力多数決ゲート１０４は、３つの入力ノードＶｉｎ１、Ｖｉｎ２及びＶｉｎ３を含む。ここで、信号名とノード名は交換可能に使用される。例えばＶｉｎ１は、文の文脈に応じてノードＶｉｎ１又は信号Ｖｉｎ１を指す。３入力多数決ゲート１０４は、キャパシタＣ１、Ｃ２及びＣ３を更に含む。ここで、抵抗Ｒ１、Ｒ２及びＲ３は、それぞれキャパシタＣ１、Ｃ２、Ｃ３に結合される配線寄生抵抗である。様々な実施形態において、キャパシタＣ１、Ｃ２及びＣ３は、非強誘電体キャパシタである。いくつかの実施形態では、非強誘電体キャパシタは、誘電体キャパシタ、常誘電体キャパシタ又は非線形誘電体キャパシタのうちの１つを含む。

【0062】

誘電体キャパシタは、それらの間に誘電体を有する第１及び第２金属板を含む。そのような誘電体の例は、HfO、ABO3ペロブスカイト、窒化物、オキシフッ化物、酸化物等である。

【0063】

常誘電体キャパシタは、それらの間に常誘電体材料を有する第１及び第２金属板を含む。いくつかの実施態様において、ｆ軌道材料（f-orbital materials）（例えばランタニド）は、常誘電体材料を作るために強誘電体材料にドープされる。室温常誘電体材料の例には、SrTiO3, Ba(x)Sr(y)TiO3（ここで、xは－０．５、yは０．９５である）、HfZrO2、Hf-Si-O、La置換PbTiO3、PMN-PTベースのリラクサ強誘電体が含まれる。

【0064】

誘電体キャパシタは、それらの間に非線形誘電体キャパシタを有する第１及び第２金属板を含む。誘電率の範囲は１．２から１００００である。キャパシタＣ１、Ｃ２及びＣ３を、ＭＩＭ（金属－絶縁体－金属）キャパシタ技術、トランジスタゲートキャパシタ、金属キャパシタ又はトランジスタキャパシタのハイブリッドとして実装することができる。

【0065】

キャパシタＣ１、Ｃ２及びＣ３の１つの端子は共通ノードｃｎに結合される。この共通ノードはノードｎ１に結合され、該ノードｎ１は非線形有極性キャパシタ１０５の第１端子に結合される。多数決関数は共通ノードｃｎで実行され、得られた電圧はキャパシタ１０５に投影される。例えばノードｃｎ上の電流（Ｉ_１、Ｉ_２及びＩ_３）の多数決関数は、結果としてキャパシタ１０５を充電する電流を生じる。表１は、多数決関数ｆ（多数決Ｖｉｎ１、Ｖｉｎ２、Ｖｉｎ３）を示す。

【表1】

【0066】

ＦＥ材料を用いるキャパシタ（ＦＥＣとも呼ばれる）は、その電位Ｖ_Ｆ（Ｑ_Ｆ）をその電荷の三次関数として有する非線形キャパシタである。図１Ｃは、ＦＥＣの特性を示すプロット１３０を示す。プロット１３０は、面積（１００ｎｍ）^２、厚さ２０ｎｍ（ナノメートル）のブロックｆ Pb(Zr_0.5Ti_0.5)O₃の電荷－電圧（Ｑ－Ｖ）プロットである。プロットは、破線で示される＋／－Ｖ_ｏにおける局所極値（local extrema）を示す。ここで、Ｖ_ｃという語は抗電圧である。ＦＥＣを横切って電荷Ｖを印加するとき，その電荷はＶ＞Ｖ_ｏの場合にのみ明白に決定できる。そうでなければ、ＦＥＣの電荷はヒステリシス効果を受けやすい。

【0067】

図１Ａに戻って参照すると、いくつかの実施形態では、Ｎ個の奇数個のキャパシタが単一のＦＥＣに結合されて多数決ゲートを形成する。この場合はＮ＝３である。ＦＥＣ（Ｑ_Ｆ）において測定された電荷が、多数決ゲートの出力である。定常状態解を解くために、寄生抵抗は無視され、入力電位Ｖ_ｉ（又はＶｉｎ）は一定であると仮定される。この場合、各線形キャパシタ（Ｃ１、Ｃ２、Ｃ３）にわたる電荷は、以下のとおりである：

【数1】

【0068】

ＦＥＣ１０５にわたってノードＣ_ｎで加算された電荷は、次のように表される：

【数2】

【0069】

ここで、Ｃ＝Σ_ｉＣ_ｉは、キャパシタの合計である。極限Ｃ→∞では、次のことが達成される：

【数3】

【0070】

ＦＥＣ１０５にわたる電位は、キャパシタンス（例えばＣ１、Ｃ２及びＣ３）によって重み付けされたすべての入力電位の平均である。

【0071】

Ｃ_ｉ＝Ｃ／Ｎがすべて等しいとき、Ｖ_Ｆは単純な平均値にすぎない。

【0072】

【数4】

が良好に定義されることを保証するために、

【数5】

（以下、「Ｖ^－」と表記することがある）のすべての可能な値は、抗電位Ｖ_ｃよりも大きな規模を有する。＋／－Ｖ_ｓのバイナリ入力を仮定すると、最も小さい規模の電位は、次のようになる：

【数6】

【0073】

これは、入力の（Ｎ＋１）／２が＋Ｖ_ｓであり、（Ｎ－１）／２が－Ｖ_ｓであるときに生じる。次いで、
Ｖ_ｓ＞ＮＶ_Ｃ ．．．（９）

【0074】

ノードｎ１における多数決ゲートの出力は、図１Ｄによって表される。図１Ｄは、いくつかの実施形態による、３入力多数決ゲートの出力を示すプロット１４０を示す。

【0075】

例として、Ｎ＝３の場合、可能な入力は次のとおりである：

【数7】

【0076】

図１Ａに戻って参照すると、キャパシタ１０５は非線形有極性キャパシタであるため、キャパシタの両端子は、ｎ型トランジスタ、プルダウントランジスタＭＮ１とＭＮ２及びｐ型プルアップトランジスタを介して接地又は既知の所定の電圧に事前放電される。所定の電圧はプログラム可能であり得る。所定の電圧は、正又は負であり得る。いくつかの実施形態において、ｎ型トランジスタＭＮ１は、ノードＶｏｕｔ＿ｉｎｔ１（内部Ｖｏｕｔノード）に結合され、クロック又はリセット信号Ｃｌｋ１によって制御可能である。いくつかの実施形態において、ｎ型トランジスタＭＮ２は、ノードＶｏｕｔ＿ｉｎｔ２（内部Ｖｏｕｔノード）に結合され、クロック又はリセット信号Ｃｌｋ２によって制御可能である。いくつかの実施形態では、ｐ型トランジスタＭＰ１はノードＶｏｕｔ＿ｉｎｔ２に結合され、Ｃｌｋ３ｂによって制御可能である。

【0077】

いくつかの実施形態では、供給電圧又は別の所定の電圧にキャパシタ１０５の両端子（Ｖｏｕｔ＿ｉｎｔ１及びＶｏｕｔ＿ｉｎｔ２）を事前充電するために、ｎ型トランジスタＭＮ１及びＭＮ２がｐ型トランジスタに置き換えられ、一方、ｐ型トランジスタＭＰ１は接地又は負の供給レールに結合されたｎ型トランジスタに置き換えられる。所定の電圧はプログラム可能であり得る。所定の電圧は、正又は負であり得る。

【0078】

いくつかの実施形態では、キャパシタ１０５（又はノードｃｎ及びｎ１）の端子の事前充電又は事前放電は、クロック信号Ｃｌｋ１、Ｃｌｋ２及びＣｌｋ３ｂによって周期的に行われる。コントロールは、制御ロジック（図示せず）によって生成される非クロック信号とすることができる。例えばコントロールを、所定の時間又はプログラム可能な時間毎に発行することができる。いくつかの実施形態において、クロック信号Ｃｌｋ１、Ｃｌｋ２及びＣｌｋ３ｂは、リセットフェーズにおいて発行され、その後、評価フェーズが続き、評価フェーズでは、入力Ｖｉｎ１、Ｖｉｎ２及びＶｉｎ３が受信され、多数決関数がそれらに対して実行される。図１Ｅは、いくつかの実施形態による、図１Ａ～図１Ｂの多数決ゲートの強誘電体キャパシタをリセットするためのタイミング図１９０を示す。

【0079】

Ｃｌｋ１は、Ｃｌｋ２及びＣｌｋ３ｂのパルス幅よりも大きなパルスを有する。Ｃｌｋ３ｂは、Ｃｌｋ３（図示せず）の逆である。いくつかの実施形態では、Ｃｌｋ１が最初にアサートされ、ノードＶｏｕｔ＿ｉｎｔ１の放電を開始する。ノードＶｏｕｔ＿ｉｎｔ１が放電されている間、Ｃｌｋ２がアサートされる。Ｃｌｋ２は、Ｃｌｋ１のパルス幅の実質的に半分のパルス幅を有し得る。Ｃｌｋ２がアサートされると、ノードＶｏｕｔ＿ｉｎｔ２が放電される。このシーケンスは、キャパシタ１０５の非線形有極性材料の両端子が連続して放電されることを保証する。様々な実施形態では、ノードＶｏｕｔ＿ｉｎｔ２を放電する前に、Ｃｌｋ３ｂをデアサートしてトランジスタＭＰ１をターンオンし、これにより、Ｖｏｕｔ＿ｉｎｔ２を所定の値（例えば供給レベル）に充電することになる。Ｃｌｋ３ｂのパルス幅は、Ｃｌｋ１のパルス幅よりも小さく、Ｃｌｋ３ｂのパルス化がＣｌｋ１のパルスウィンドウ内で起こることを保証する。これは、非線形有極性キャパシタ１０５が、それらの間で０Ｖに初期化される他のキャパシタ（例えばＣ１、Ｃ２、Ｃ３）とともに既知のプログラムされた状態に初期化されることを保証するために有用である。Ｖｏｕｔ＿ｉｎｔ２におけるパルス化は、Ｖｏｕｔ＿ｉｎｔ１と連動して非線形有極性キャパシタ１０５にわたる正しい磁場を生成し、それを正しい状態にし、その結果、動作モード中に、Ｖｏｕｔ＿ｉｎｔ１がＶｃ値（抗電圧値）より高くなる場合、それは、非線形有極性キャパシタ１０５のスイッチングをトリガし、これにより、Ｖｏｕｔ＿ｉｎｔ２における電圧のビルドアップ（build up）が生じる。

【0080】

いくつかの実施形態では、負荷キャパシタＣＬがノードＶｏｕｔ＿ｉｎｔ２に追加される。いくつかの実施形態では、負荷キャパシタＣＬは、通常キャパシタ（例えば非強誘電体キャパシタ）である。Ｖｏｕｔ＿ｉｎｔ２上のＣＬのキャパシタンス値は、（ＦＥキャパシタ１０５の）ＦＥスイッチング電荷が正しい電圧レベルを提供することを保証するために有用である。所与のＦＥサイズ（面積Ａ）について、分極スイッチング密度（ｄＰ）及びＶｄｄ（供給電圧）の所望の電圧スイングを有するＣＬのキャパシタンスは、およそＣＬ＝ｄＰ＊Ａ／Ｖｄｄであるべきである。ＦＥキャパシタ１０５の誘電成分によりＶｏｕｔ＿ｉｎｔ２上に電荷共有（charge sharing）が存在するため、上記ＣＬ値からわずかな逸脱がある。電荷共有は、Ｖｏｕｔ＿ｉｎｔ１上の電圧、及びＦＥキャパシタ１０５の誘電成分と負荷キャパシタ（ＣＬ）との間のキャパシタ分割比に対して応答する。なお、ＣＬのキャパシタンスは、Ｖｏｕｔ＿ｉｎｔ２ノード上のすべてのキャパシタンス（例えばノード上の寄生ルーティングキャパシタンス、出力段階１０６のゲートキャパシタンス、及びリセットデバイス（例えばＭＮ２、ＭＰ１）のドレイン又はソースキャパシタンス）の集約であり得ることに留意されたい。いくつかの実施形態では、所与のサイズの非線形有極性キャパシタ１０５に対して、ＣＬ要件は、非ＦＥロジック１０６の負荷キャパシタンス及び寄生成分自体によって満たすことができ、それを別個の線形キャパシタとして有する必要がないことがある。

【0081】

図１Ａに戻って参照すると、いくつかの実施態様において、キャパシタ１０５の非線形有極性材料は、強誘電体（ＦＥ）材料、常誘電体材料、リラクサ強誘電体又は非線形誘電体のうちの１つを含む。様々な実施形態において、常誘電体材料は、ＦＥ材料と同じであるが、極性歪みのないイオンによる活性強誘電体イオンの化学ドーピングを有する。いくつかの場合において、非極性イオンは、ｐ、ｄ及び／又はｆ外部軌道とともに形成された非ｓ軌道イオンである。いくつかの実施形態において、非線形誘電体材料は、常誘電体材料、リラクサ及び双極子ガラスと同じである。

【0082】

いくつかの実施態様において、ｆ軌道材料（例えばランタニド）は、常誘電体材料を作るために強誘電体材料にドープされる。室温常誘電体材料の例には、SrTiO3、Ba(x)Sr(y)TiO（ここで、xは－０．５、yは０．９５である）、HfZrO2, Hf-Si-O、La置換PbTiO3、PMN-PTベースのリラクサ強誘電体が含まれる。

【0083】

様々な実施形態において、ＦＥ材料は、ＦＥ材料が低電圧（例えば１００ｍＶ）によってその状態を切り替えることを可能にする任意の適切な低電圧ＦＥ材料であり得る。いくつかの実施形態では、ＦＥ材料はABO₃型のペロブスカイトを含み、ここで「A」及び「B」は異なるサイズの２つのカチオンであり、「O」は両方のカチオンに結合するアニオンである酸素である。一般に、Ａの原子サイズはＢ原子サイズより大きい。いくつかの実施形態において、ペロブスカイトは（例えばLa又はランタニドによって）ドープされ得る。ペロブスカイトは、０．３～２％の範囲の自然歪みを達成するように適切にドープされ得る。例えばTiサイト内のZr；Tiサイト内のLa、Nbのような化学的に置換されたチタン酸鉛の場合、これらの置換体の濃度は０．３～２％の範囲の自然歪みを達成するような濃度である。化学的に置換されたBiFeO3、BiCrO3、BiCoO3クラスの材料に対して、BiサイトへのLa又は希土類置換は自然歪みを調整することができる。

【0084】

ＦＥ材料の閾値は、分極対電圧応答において非常に非線形な伝達関数を有する。閾値は１）スイッチング伝達関数の非線形性と、ｂ）ＦＥスイッチングの直角度に関係する。スイッチング伝達関数の非線形性は、分極対電圧プロットの導関数の幅である。直角度は残留分極と飽和分極の比によって定義され、完全直角度は１の値を示す。

【0085】

ＦＥスイッチングの直角度は、化学置換により適切に操作され得る。例えばPbTiO3では、Ｐ－Ｅ（分極－電場）スクエアループをLa又はNb置換によって修正してS字型ループを作成することができる。形状は、最終的に非線形誘電体を生成するように系統的に調整され得る。ＦＥスイッチングの直角度はＦＥ層の粒状度によっても変化する可能性がある。完全なエピタキシャル単結晶ＦＥ層は、多結晶ＦＥと比較して、より高い直角度（例えば比は１に近い）を示すことになる。この完全なエピタキシャルは、格子整合された下部電極及び上部電極の使用によって達成され得る。一例において、BiFeO（BFO）は、正方形のＰ－Ｅループを生じる格子整合SrRuO3下部電極を用いてエピタキシャルに合成され得る。Laを段階的にドーピングすると直角度が減少する。

【0086】

いくつかの実施態様において、ＦＥ材料は、La-Sr-CoO3、SrRuO3、La-Sr-MnO3、YBa2Cu3O7、Bi2Sr2CaCu2O8、LaNiO3及びReO3で例示される導電性ペロブスカイト金属酸化物の１つを含む、導電性金属酸化物と接触される。

【0087】

いくつかの実施態様において、ＦＥ材料は、導電性酸化物の間に（又はその間にサンドイッチされた）低電圧ＦＥ材料を含む層のスタックを含む。様々な実施形態において、ＦＥ材料がペロブスカイトであるとき、導電性酸化物はAA’BB’O₃型である。A’は原子サイトAのドーパントであり、ランタニド系列の元素とすることができる。B’は原子サイトBのドーパントであり、遷移金属元素、特にSc、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Znからの元素とすることができる。A’はサイトAと同じ原子価を有し、強誘電分極率が異なる。

【0088】

いくつかの実施態様において、ＦＥ材料は、h-RMnO3型の六方晶強誘電体を含み、ここでRは、セリウム（Ce）、ジスプロシウム（Dy）、エルビウム（Er）、ユーロピウム（Eu）、ガドリウム（Gd）、ホルミウム（Ho）、ランタン（La）、ルテチウム（Lu）、ネオジム（Nd）、プラセオジム（Pr）、プロメチウム（Pm）、サマリウム（Sm）、スカンジウム（Sc）、テルビウム（Tb）、ツリウム（Tm）、イッテルビウム（Yb）又はイットリウム（Y）のうちの１つを含む希土類元素である。強誘電体相はYイオンの変位を伴う層状MnO5多面体の座屈（buckling）によって特徴づけられ、正味の電気分極（net electric polarization）を導く。いくつかの実施形態では、六方晶ＦＥは、YMnO3又はLuFeO3のうちの１つを含む。様々な実施形態において、ＦＥ材料が六方晶強誘電体を含むとき、ＦＥ材料に隣接する導電性酸化物は、A2O3（例えばIn2O3, Fe2O3）及びABO3型であり、ここで、‘A’は希土類元素であり、BはMnである。

【0089】

いくつかの実施形態では、ＦＥ材料は、変則的なＦＥ材料（improper FE material）を含む。変則的強誘電体（improper ferroelectric）とは、一次秩序パラメータが原子秩序のひずみや座屈のような秩序機構（order mechanism）である強誘電体である。変則的なＦＥ材料の例は、LuFeO3クラスの材料又はそれぞれ強誘電体及び常誘電体材料の超格子PbTiO3（PTO）及びSnTiO3（STO）、並びにそれぞれLaAlO3（LAO）及びSTOである。例えば[PTO/STO]n又は[LAO/STO]nの超格子であり、ここで‘n’は１～１００である。様々な実施形態が、電荷状態を記憶するための強誘電体材料に関して説明されるが、これらの実施形態は常誘電体材料にも適用可能である。例えば様々な実施形態のキャパシタは、強誘電体材料の代わりに常誘電体材料を使用して形成され得る。

【0090】

いくつかの実施態様において、ＦＥ材料は、ハフニウム（Hf）、ジルコニウム（Zr）、アルミニウム（Al）、シリコン（Si）、これらの酸化物又はこれらの合金化酸化物のうちの１つを含む。いくつかの実施形態では、ＦＥ材料は、Al(1-x)Sc(x)N、Ga(1-x)Sc(x)N、Al(1-x)Y(x)N又はAl(1-x-y)Mg(x)Nb(y)N、yドープHfO2のうちの１つを含み、ここでxは、Al、Ca、Ce、Dy、Er、Gd、Ge、La、Sc、Si、Sr、Sn又はYのうちの１つを含み、ここで‘x’は少量である。いくつかの実施態様において、ＦＥ材料は、ビスマスフェライト（BFO）、チタン酸ジルコン酸鉛（PZT）、ドーピング材料を有するBFO又はドーピング材料を有するPZTを含み、ここで、ドーピング材料は、Nb又はPMN-PTのようなリラクサ強誘電体のうちの１つである。

【0091】

いくつかの実施形態では、ＦＥ材料は、ビスマスフェライト（BFO）、ドーピング材料を有するBFOを含み、ドーピング材料は、ランタン又は周期表のランタニド系列のいずれかの元素のうちの１つである。いくつかの実施態様において、ＦＥ材料１０５は、チタン酸ジルコン酸鉛（PZT）又はドーピング材料を有するPZTを含み、ドーピング材料は、La又はNbのうちの１つである。いくつかの実施形態では、ＦＥ材料は、ニオブ酸マグネシウム鉛（PMN）、ニオブ酸マグネシウム鉛－チタン酸鉛（PMN-PT）、ジルコン酸チタン酸ランタン鉛（PLZT）、ニオブ酸スカンジウム鉛（PSN）、バリウムチタン－ビスマス亜鉛ニオブタンタル（BT-BZNT）又はバリウムチタン－ストロンチウムチタン（BT-BST）のうちの１つを含むリラクサ強誘電体を含む。

【0092】

いくつかの実施態様において、ＦＥ材料は、Hf1-x Ex Oy形式のハフニウム酸化物を含み、ここでEは、Al、Ca、Ce、Dy、Er、Gd、Ge、La、Sc、Si、Sr、Sn又はYとすることができる。いくつかの実施態様において、ＦＥ材料１０５は、ニオブ酸型化合物LiNbO3、LiTaO3、リチウム鉄タンタルオキシフルオリド、ニオブ酸バリウムストロンチウム、ニオブ酸ナトリウムバリウム又はニオブ酸カリウムストロンチウムを含む。

【0093】

いくつかの実施形態では、ＦＥ材料は複数の層を含む。例えば[Bi2O2]2+と擬ペロブスカイトブロック（Bi4Ti3O12及び関連するアウリビリウス相（Aurivillius phases））との交互層と、厚さがｎ八面体層であるペロブスカイト層とを用いることができる。

【0094】

いくつかの実施形態では、ＦＥ材料は有機材料を含む。例えばポリフッ化ビニリデン又はポリ二フッ化ビニリデン（PVDF）。

【0095】

ＦＥ材料は２つの電極の間にある。これらの電極は導電性電極である。いくつかの実施態様において、電極は、ペロブスカイト型鋳型導体である。このような鋳型構造では、ペロブスカイト導体（SrRuO3など）の薄層（例えば約１０ｎｍ）をIrO2、RuO2、PdO2又はPtO2（非ペロブスカイト構造であるが、より高い導電性を有する）の上にコーティングして、低温で純粋なペロブスカイト強誘電体を成長させるための種又は鋳型を提供する。いくつかの実施形態において、強誘電体が六方晶強誘電体材料を含むとき、電極は六方晶金属、スピネル又は立方晶金属を有することができる。六方晶金属の例には、PtCoO2、PdCoO2及びAlドープZnOのような他のデラフォサイト構造の六方晶金属酸化物が含まれる。スピネルの例には、Fe3O4及びLiV2O4が含まれる。立方晶金属の例としては、SnドープIn2O3のようなインジウムスズ酸化物（ITO）が含まれる。

【0096】

ノードｎ１上に発生した電荷は、多数決ゲート１０４の出力である電圧及び電流を生成する。任意の適切なドライバ１０６がこの出力を駆動することができる。例えば非ＦＥロジック、ＦＥロジック、ＣＭＯＳロジック、ＢＪＴロジック等を使用して、出力を下流のロジックへ駆動することができる。ドライバの例には、インバータ、バッファ、ＮＡＮＤゲート、ＮＯＲゲート、ＸＯＲゲート、増幅器、比較器、デジタル－アナログ変換器、アナログ－デジタル変換器等が含まれる。いくつかの実施形態では、出力「ｏｕｔ」は、Ｃｌｋ１信号を介してドライバ１０６によってリセットされる。例えば一方の入力がＶｏｕｔ＿ｉｎｔ２に結合され、他方の入力がＣｌｋ１に結合されたＮＡＮＤゲートを使用して、リセットフェーズ中に「ｏｕｔ」をリセットすることができる。

【0097】

図１Ａは３入力多数決ゲートを示しているが、同じ概念を３入力以上に拡張してＮ入力多数決ゲートを作ることができ、ここでＮは２より大きい。

【0098】

図１Ｂは、いくつかの実施形態による、５入力多数決ゲート１２４を有する論理ゲート１２０を示す。５入力多数決ゲート１２４は、３入力多数決ゲート１０４と同様であるが、追加の入力Ｖｉｎ４及びＶｉｎ５がある。これらの入力は、同じドライバ（例えばドライバ１０１、１０２、１０３のうちのいずれか１つ）から又はドライバ１２１及び１２２のような異なるドライバから来ることができる。入力Ｖｉｎ４及びＶｉｎ５は、アナログ、デジタル又はそれらの組合せとすることができる。例えばＶｉｎ４はデジタル信号であり、一方、Ｖｉｎ５はアナログ信号である。追加の入力Ｖｉｎ４及びＶｉｎ５は、それぞれ追加の非強誘電体キャパシタＣ４及びＣ５に結合される。キャパシタＣ４及びＣ５の組成及びサイズは、Ｃ１、Ｃ２及びＣ３の組成及びサイズと同様である。ここで、抵抗Ｒ４、Ｒ５は寄生抵抗である。

【0099】

多数決関数は共通ノードｃｎで実行され、得られる電圧はキャパシタ１０５に投影される。例えばノードｃｎ上の電流（Ｉ_１、Ｉ_２、Ｉ_３、Ｉ_４及びＩ_５）の多数決関数は、キャパシタ１０５を充電する結果電流を生じる。表２は、５入力多数決ゲート１２４の多数決関数ｆ（多数決Ｖｉｎ１、Ｖｉｎ２、Ｖｉｎ３、Ｖｉｎ４、Ｖｉｎ５）を示す。

【表2】

【0100】

図１Ｆは、いくつかの実施形態による、パスゲートベースのリセット機構を有する３入力多数決ゲートを有する論理ゲート１８０を示す。論理ゲート１８０は、論理ゲート１００と同様であるが、リセット機構が非線形有極性キャパシタ１０５の端子をリセットする点が異なる。ここで、プルダウントランジスタＭＮ２は除去され、ｐ型トランジスタＭＰ１及びｎ型トランジスタＭＮ３を含むパスゲートがＶｏｕｔ＿ｉｎｔ２ノードに結合される。いくつかの実施形態では、トランジスタＭＮ３はＣｌｋ３によって制御され、トランジスタＭＰ１はＣｌｋ３ｂによって制御され、ここで、Ｃｌｋ３ｂはＣｌｋ３の逆である。いくつかの実施形態では、Ｃｌｋ１及びＣｌｋ３がアサートされ、かつＣｌｋ１及びＣｌｋ３がデアサートされる前に、Ｖｐｕｌｓｅはパスゲートを通過してＶｏｕｔ＿ｉｎｔ２に達する。Ｖｐｕｌｓｅは、リセットフェーズ中に生成され、図１Ｇによって示されるように、評価フェーズ中にデアサートされる。図１Ｇは、いくつかの実施形態による、図１Ｆの多数決ゲートの強誘電体キャパシタをリセットするためのタイミング図１７０を示す。

【0101】

リセットフェーズの間、ノードＶｏｕｔ＿Ｉｎｔ１は、Ｃｌｋ１パルスをアサートすることによって最初にリセットされるか、又は接地に放電される。同じフェーズでは、トランジスタＭＰ３及びＭＰ１がターンオンされ、ＶｐｕｌｓｅがノードＶｏｕｔ＿Ｉｎｔ２に印加される。

【0102】

ここで、Ｖｐｕｌｓｅは信号発生の観点から相対的なタイミング制御を緩和する。Ｖｐｕｌｓｅはまた、パスゲート上で起こるスイッチングの微分的性質により、Ｖｏｕｔ＿ｉｎｔ２ノード上への電荷注入を最小化する。なお、パスゲートのトランジスタＭＰ１及びＭＮ３は、パスゲート上のスイッチングイベントによるＶｏｕｔ＿ｉｎｔ２ノードでの電荷注入をほぼキャンセルするので、パスゲートは電荷共有による電荷注入を低減することに留意されたい。Ｖｏｕｔ＿ｉｎｔ１（ｃｎ）ノードに対して示される灰色の点線の水平線は、ＦＥキャパシタ１０５のＶｃがスイッチング動作を作成する場所を示す。多数決ゲート設計のために、いくつかの実施形態において、この灰色の点線の水平線は、Ｖｄｄ／２（例えばＶｃ＝Ｖｄｄ／２）の近くに配置され、ここで、Ｖｄｄは論理高値（logic high value）である。

【0103】

場合によっては、すべての入力が０であるとき（例えばＶｉｎ１＝Ｖｉｎ２＝Ｖｉｎ３＝０又はＶｓｓ）（これは３Ｌと称される）、Ｖｏｕｔ＿ｉｎｔ１及び／又はＶｏｕｔ＿ｉｎｔ１の電圧は、Ｖｓｓ（又は接地）レベルを下回ることがある。すべての入力が１（例えばＶｉｎ１＝Ｖｉｎ２＝Ｖｉｎ３＝１又はＶｓｓ）であるとき（３Ｈと称される）ときも生じることがあり、この場合、Ｖｏｕｔ＿ｉｎｔ１及び／又はＶｏｕｔ＿ｉｎｔ１上の電圧がＶｄｄ（又は供給）レベルを超えて上昇することがある。しかしながら、これは、入力信号のアサート後の時間０におけるノードｃｎにおける電荷注入の正確な量に依存し得る。したがって、論理低（logic low）である３つの入力（３Ｌ）はすべて、論理低である２つの入力（２Ｌ）と比較して、わずかに異なるレベルに変換される。ここで、３Ｈは３つの入力がすべて高であることを指し、２Ｈは２つの入力が高で１つの入力が低であることを指し、１Ｈは１つの入力が高で２つの入力が低であることを指す。命名法３Ｌ、２Ｌ及び１Ｌについても同じ説明が用いられる。１Ｈの場合、ノードｃｎ及びｎ１における電圧は、接地よりもわずかに高くなり得る。３Ｈの場合も同じであり、２Ｈ及び１Ｌの場合よりもわずかに高いノードｃｎ及び／又はｎ１の電圧レベルに変換される。

【0104】

図１Ｈは、いくつかの実施形態による、入力リセット機構を有する３入力多数決ゲートを有する論理ゲート１８０を示す。図１Ａ～図１Ｂ及び図１Ｅ～図１Ｇを参照して説明したリセット機構と比較して、ここでは、入力（例えばＶｉｎ１、Ｖｉｎ２、Ｖｉｎ３）は、リセットフェーズ中に伝播することからブロックされる。論理ゲート１８０は、論理ゲート１００と同様であるが、キャパシタ１０５のリセット中の入力電圧の決定の点で異なる。

【0105】

いくつかの実施形態では、図１Ａ～図１Ｂ及び図１Ｅ～図１Ｇのリセット機構について、入力信号（例えばＶｉｎ１~Ｖｉｎ５）を生成するロジックは、リセットタイミングを認識しており、したがって、キャパシタ１０５がリセットされているときに処理するために正しい入力信号（この図では０Ｖ）を送信することを保証する。所定の電圧レベル（例えば０Ｖ）で入力信号を生成することは、線形キャパシタ（例えばＣ１、Ｃ２、Ｃ３）にわたる所定の電圧（例えば０Ｖ）を保証する。このような所定の入力信号が生成されると、入力信号ノードにおけるパスゲートを除去して、面積及びコストを節約することができる。

【0106】

論理クラスタ間のこれら多数決ゲートの複数の段階に関する他の実施形態では、これらの段階の各々１つにおけるリセットフェーズ中に正確な電圧レベルを正確に作成するために、リセットシーケンスを入力ベクトルから制御することができる。いくつかの実施形態では、すべての段階における正しい電圧レベルが正しいロジックを駆動するように、論理ゲートが入力（例えばＶｉｎ）に提供される。例えば一方の入力がリセット信号であり、他方が論理レベル（例えばＶｉｎ１）であるＮＡＮＤゲートは、リセットフェーズ中に正しい電圧レベルがそれらの段階の各々１つの段階の入力に印加されることを保証する。別の例では、各ロジックの出力はリセット中に調整され、リセット中に後続のロジック（例えば多数決ゲートロジック）に正しい入力電圧レベルを受け取らせる。そのような一例では、非ＦＥロジック１０６は、その入力の１つがリセット信号であり、他の入力が論理レベル（例えばＶｏｕｔ＿ｉｎｔ２に結合される）ＮＡＮＤゲートを含み、リセットフェーズ中に正しい電圧レベルが次の又は後続の多数決ゲート段階の入力に伝播されることを保証する。

【0107】

いくつかの実施形態において、第１パスゲートは、第１キャパシタＣ１と、第１入力Ｖｉｎ１を生成するドライバとに結合される。第１パスゲートは、Ｃｌｋ１によって制御可能なｐ型トランジスタＭＰ１ｒと、Ｃｌｋ１ｂによって制御可能なｎ型トランジスタＭＮ１ｒとを含む。第１パスゲートはＶｉｎ１の伝播をブロックし、プルダウントランジスタＭＮ２ｒは、Ｃｌｋ１を介してキャパシタＣ１への入力を接地に設定することができる。いくつかの実施形態では、第２パスゲートが、第２キャパシタＣ２と、第２入力Ｖｉｎ２を生成するドライバとに結合される。第２パスゲートは、Ｃｌｋ１によって制御可能なｐ型トランジスタＭＰ２ｒと、Ｃｌｋ１ｂによって制御可能なｎ型トランジスタＭＮ２ｒとを含む。第２パスゲートは、Ｖｉｎ２の伝播をブロックし、プルダウントランジスタＭＮ３ｒは、Ｃｌｋ１を介してキャパシタＣ２への入力を接地に設定することができる。いくつかの実施形態では、第３パスゲートは、第３キャパシタＣ３と、第３入力Ｖｉｎ３を生成するドライバとに結合される。第３パスゲートは、Ｃｌｋ１によって制御可能なｐ型トランジスタＭＰ３ｒと、Ｃｌｋ１ｂによって制御可能なｎ型トランジスタＭＮ３ｒとを含む。第３パスゲートは、Ｖｉｎ３の伝播をブロックし、プルダウントランジスタＭＮ４ｒは、Ｃｌｋ１を介してキャパシタＣ３への入力を接地に設定することができる。同じ手法が他の入力にも適用される。

【0108】

図１Ｉは、いくつかの実施形態による、図１Ｈの多数決ゲートの強誘電体キャパシタをリセットするためのタイミング図１９０を示す。リセットフェーズの間、Ｃｌｋ１はアサートされ（Ｃｌｋｂはデアサートされ）、入力電圧をブロックし、キャパシタＣ１、Ｃ２及びＣ３への入力を接地に設定する。Ｃｌｋ１のアサートはまた、Ｖｏｕｔ＿ｉｎｔ１を放電する。その結果、入力キャパシタＣ１、Ｃ２及びＣ３の両方の端子における電圧が放電される。Ｃｌｋ３ｂは、最初に（リセットフェーズ中に）デアサートされ、ＭＰ１をターンオンしてＶｏｕｔ＿ｉｎｔ２を事前充電する。その後、Ｃｌｋ２がアサートされ、Ｖｏｕｔ＿ｉｎｔ２を放電する。

【0109】

リセット機構は、２つのパルスシーケンスによって説明され得る。パルスの第１シーケンスは、ＦＥキャパシタ１０５にわたる正しい磁場を生成し、それを動作のために正しい状態で初期化することであり、一方、パルスの第２シーケンスは、すべてのノードが０状態に初期化され、すべての線形キャップ（例えばＣ１、Ｃ２、Ｃ３）がそれらにわたって０Ｖを有することを保証する。正確なシーケンスはまた、高インピーダンスノード上の電荷注入を最小にするためにグリッチのない遷移（glitch-less transition）を考慮し、強誘電体デバイス１０５が、ＦＥデバイス１０５の初期のプログラムされた状態を損なうリセットパルスによる遷移を経験しないことを保証する。

【0110】

様々な実施形態のリセット機構はまた、４つのフェーズに関して説明されることもできる。第１フェーズ（フェーズ１）では、線形キャパシタ（Ｃ１、Ｃ２、Ｃ３）は、Ｃｌｋ１（例えばＣｌｋ１をアサートすることによって）及び入力条件付け（例えば入力Ｖｉｎ１、Ｖｉｎ２、Ｖｉｎ３を０に設定する）を使用してゼロ状態に初期化される。第２フェーズ（フェーズ２）において、ＦＥキャパシタ１０５は、Ｃｌｋ１を高に維持しながら（例えばＣｌｋ１はアサートされたままである）、Ｃｌｋ３ｂを使用して初期化され続ける（例えばＣｌｋ３ｂをデアサートする）。第３フェーズ（フェーズ３）において、Ｖｏｕｔ＿ｉｎｔ２ノード及びＦＥキャパシタ１０５の誘電成分は、Ｃｌｋ２をデアサートし、Ｃｌｋ３ｂをアサートすることによって、かつＣｌｋ１を高に維持しながら（例えばＣｌｋ１はアサートされたままである）、ゼロ状態に初期化される。第４フェーズ（フェーズ４）では、リセットスイッチが非アクティブになされる。例えばトランジスタＭＮ１ｒ、ＭＰ１ｒ（及び入力における他のパスゲートスイッチ）ターンオンされ、入力ノード（例えばＶｉｎ１、Ｖｉｎ２）上のＭＮ２ｒ（及び他のプルダウントランジスタ）がターンオフされ、プルダウントランジスタＭＮ１及びＭＮ２が無効にされるか又はターンオフされ、プルアップトランジスタＭＰ１が無効にされるか又はターンオフされ、トランジスタＭＰ１及びＭＮ３を有するＶｐｕｌｓｅパスゲートが無効にされる。

【0111】

本明細書では、実施形態は、ＦＥデバイス１０５を接地にリセットすること及び／又は非強誘電体線形キャパシタ（Ｃ１、Ｃ２、Ｃ３）の２つの端子を接地にリセットすることに関連して説明されるが、リセット電圧は、接地以外の異なる電圧とすることができる。例えば入力信号（例えばＶｉｎ１、Ｖｉｎ２、Ｖｉｎ３）が正の供給レベルと負の供給レベルとの間でトグルするとき、次いで、ＦＥデバイス１０５の２つの端子及び／又は非強誘電体線形キャパシタ（Ｃ１、Ｃ２、Ｃ３）の２つの端子は、負の供給レールにリセットされる。例えば様々なリセットデバイスを制御するための論理低及び論理高（logic high）の定義は、それぞれ正及び負になるように変化する。したがって、以前のレールが０ＶとＶｄｄであり、現在それらが負から正のレールである場合、０Ｖは負にマップされ、Ｖｄｄは正にマップされる。

【0112】

図１Ｊは、いくつかの実施形態による、ＦＥキャパシタ１０５の挙動に関連するノードＶｏｕｔ＿ｉｎｔ２上の電圧を示すプロット１９５を示す。この場合、ＦＥキャパシタ１０５は、ＦＥキャパシタ１０５にわたるＶｃ電圧降下のウィンドウ内に留まるが、スイッチングは、Ｖｏｕｔ＿ｉｎｔ２上に異なる電圧を生成するのに役立つ。例えばリセット中の時間０において（Ｃｌｋ１がアサートされ、Ｃｌｋ１ｂ、Ｃｌｋ２、Ｃｌｋ３ｂ及びＶｐｕｌｓｅのような他の信号が図１Ｇ及び図１Ｉに従って挙動するとき）、大きなリセット磁場はＦＥキャパシタ１０５を低状態にし、次いでＦＥキャパシタ１０５は＋Ｖｃと－Ｖｃとの間でバウンドする。

【0113】

図２Ａは、いくつかの実施形態による、ＡＮＤ又はＯＲゲートとして動作することができる３入力閾値ゲート２０４を有する論理ゲート２００を示す。論理ゲート２００は、論理ゲート１００と同様であるが、第３入力Ｖｉｎを除去し、入力Ｖｂｉａｓを追加する点で異なる。この追加の入力バイアスは、論理ゲートを閾値ゲート２０４とする。閾値ゲート２０４は、３つの入力Ｖｉｎ１、Ｖｉｎ２及びＶｂｉａｓのため、３入力閾値ゲートと呼ばれる。Ｖｂｉａｓ入力が別個の入力としてカウントされない場合、２入力閾値ゲートと呼ぶこともできる。様々な実施形態では、閾値ゲート２０４は、ノードｃｎに結合される１つの端子とＶｂｉａｓに結合される別の端子とを有する追加のキャパシタＣｂｉａｓを含む。キャパシタＣｂｉａｓの材料は、キャパシタＣ１、Ｃ２及びＣ３の材料と同じものとすることができる。例えばキャパシタＣｂｉａｓは、非強誘電体材料を含む。

【0114】

Ｖｂｉａｓは、閾値ゲート２０４の所望の論理関数に応じて正又は負の電圧とすることができる。任意の適切なソースが、Ｖｂｉａｓを生成することができる。例えばバンドギャップ基準発生器、抵抗分割器のような電圧分割器、デジタル－アナログ変換器（ＤＡＣ）等がＶｂｉａｓを生成することができる。Ｖｂｉａｓは固定又はプログラム可能（又は調整可能）であり得る。例えばＶｂｉａｓを、ハードウェア（例えばヒューズ、レジスタ）又はソフトウェア（例えばオペレーティングシステム）によって調整することができる。いくつかの実施形態において、Ｖｂｉａｓが正であるとき、ノードｃｎ上の多数決関数はＯＲ関数である。例えばノードｃｎの関数はＯＲ（Ｖｉｎ１、Ｖｉｎ２、０）である。いくつかの実施形態において、Ｖｂｉａｓが負であるとき、ノードｃｎ上の多数決関数はＡＮＤ関数である。例えばノードｃｎの関数はＡＮＤ（Ｖｉｎ１、Ｖｉｎ２、１）である。表２及び表３は、閾値ゲート２０６の機能を要約している。

【表3】

【表4】

【0115】

遷移ＣＭＯＳ ＡＮＤ論理ゲート及びＯＲ論理ゲートと比較して、ここではＡＮＤ及びＯＲ関数はキャパシタのネットワークによって実行される。ノードｃｎ上の多数決関数又は閾値関数の出力は、次いで、非線形有極性キャパシタ１０５に記憶される。このキャパシタは、不揮発性形式でロジックの最終状態を提供する。したがって、様々な実施形態の論理ゲートは、ノードｃｎ及びｎ１を事前放電又は事前充電するための１つ又は２つのトランジスタを有する不揮発性多入力ＡＮＤ又はＯＲゲートを記載する。様々な実施形態のＡＮＤゲート又はＯＲゲートのシリコン面積は、従来のＡＮＤゲート又はＯＲゲートよりも数桁小さい。図２Ａは３入力閾値ゲートを示しているが、同じ概念を３入力以上に拡張してＮ入力閾値ゲートを作ることができ、ここでＮは２より大きく、奇数である。図２Ａのリセット機構は、図１Ａを参照して説明したものと同様である。

【0116】

図２Ｂは、いくつかの実施形態による、パスゲートベースのリセット機構を有する３入力閾値ゲートを有する論理ゲート２２０を示し、ここで、３入力閾値ゲートは、ＡＮＤゲート又はＯＲゲートとして動作することができる。ロジック２２０はロジック２００と同様であるが、リセット機構について異なる。図２Ｂのリセット機構は、図１Ｆを参照して説明したものと同様である。

【0117】

図２Ｃは、いくつかの実施形態による、入力リセット機構を有する３入力閾値ゲートを有する論理ゲート２３０を示し、ここで、３入力閾値ゲートは、ＡＮＤ又はＯＲゲートとして動作することができる。ロジック２３０はロジック２００と同様であるが、リセット機構について異なる。図２Ｃのリセット機構は、図１Ｈを参照して説明した機構と同様である。

【0118】

図２Ｄは、いくつかの実施形態による、多数決関数を有するＡＮＤゲート又はＯＲゲートとして動作することができる５入力ＡＮＤ／ＯＲ多数決ゲート２２２を有する論理ゲート２４０を示す。５入力ＡＮＤ／ＯＲ多数決ゲート２２２を説明する目的で、キャパシタンスがＣｂｉａｓ＝Ｃ３＝Ｃ４＝Ｃ／２、Ｃ１＝Ｃ及びＣ２＝Ｃであり、対応する入力電位：Ｖｂｉａｓ＝Ｖ_Ｂ、Ｖｉｎ３＝Ｖ_Ａ、Ｖｉｎ４＝Ｖ_Ｂ、Ｖｉｎ１＝Ｖ_Ｃ及びＶｉｎ２＝Ｖ_ｓであると考える。ここで、Ｖ_Ｂ＝－Ｖ_ｏは定バイアス電圧であり、残りは、まだ決定されていないいくつかのＶ_ｏについて＋／－Ｖ_ｏのバイナリ入力電圧である。ゲート２２２は、（Ａ ＡＮＤ Ｂ，Ｃ，Ｓ）の関数を有する。ここで、ＡＮＤゲート関数はバイアス電圧を犠牲にして多数決ゲートに吸収される。

【0119】

両方がＶ_ｓ＝Ｖ_Ｃ＝＋Ｖ_ｏである場合、Ｖ_Ａ、Ｖ_Ｂに関わらず、出力の大きさが、抗電圧であるＶ_ｃよりも大きいことが望ましい。Ｖ_Ａ＝Ｖ_Ｂ＝－Ｖ_ｏの場合、平均電位は次のように表される：

【数8】

【0120】

Ｖ_Ａ＝Ｖ_Ｂ＝＋Ｖ_ｏ、かつＶ_ｃ＝Ｖ_ｄ＝－Ｖ_ｏの場合、以下が達成される：

【数9】

【0121】

ＡＮＤ演算との等価性をチェックするために、Ｖ_Ａ＝－Ｖ_Ｂ＝Ｖ_ｏとすると、次のとおりである：

【数10】

【0122】

設計上、Ｖ_Ａ＝Ｖ_Ｂ＝＋Ｖ_ｏのときにのみ、ゲート２２２は正の出力を生成する。いくつかの実施形態に従って、Ｖ_ｏ＞７Ｖ_ｃを設定することによって、すべての出力はＶ_Ｃより大きいことが更に観察される。

【0123】

ここで、ＡＮＤ関数はＶｉｎ３とＶｉｎ４の間で実行され、結果として得られる出力はＶｉｎ１とＶｉｎ２で多数決関数を実行するために使用され、これは：Ｍａｊｏｒｉｔｙ（Ｖｉｎ３ ＡＮＤ Ｖｉｎ４、Ｖｉｎ１、Ｖｉｎ２）と記述される。表５は、ＡＮＤ多数決ゲート２２２の真理値表を示す。負電圧又はバイアスｖａｎを印加することは、同様に論理低の入力信号を印加することに同様であり得る。

【表5】

【0124】

ＯＲ多数決関数の場合、ＯＲ関数はＶｉｎ３とＶｉｎ４の間で実行され、結果として得られる出力はＶｉｎ１とＶｉｎ２で多数決関数を実行するために使用され、これは：Ｍａｊｏｒｉｔｙ（Ｖｉｎ３ ＯＲ Ｖｉｎ４、Ｖｉｎ１、Ｖｉｎ２）と記述される。表６は、ＯＲ多数決ゲート２２２の真理値表を示す。Ｖｂｉａｓに正の電圧を印加することは、同様に論理ハイの入力信号を印加することに同様であり得る。

【表6】

【0125】

論理ゲート２２２は、Ｖｂｉａｓに対するバイアス値に応じて、ＡＮＤ多数決及びＯＲ多数決関数を実行することができる。ここでは、ＡＮＤ多数決及びＯＲ多数決の複雑な関数を実現しながら、ノードｃｎ及びｎ１を事前充電又は事前放電をするための単一のトランジスタに凝縮され得る２つのトランジスタ（ＭＮ１及びＭＮ２）のみが使用される。

【0126】

様々な実施形態において、インバータ１０６に結合された多数決ゲート２２２は、少数決閾値ゲート（minority threshold gate）（多数反転閾値）を形成し、その結果、ユニバーサル論理ゲートが得られる。

【0127】

図３Ａは、いくつかの実施形態による、図１Ｂの３入力多数決ゲートの動作を示す波形３００を示す。図３Ａは、入力Ｖｉｎ１、Ｖｉｎ２及びＶｉｎ３の多数決関数を示す。

【0128】

図３Ｂ～図３Ｅは、いくつかの実施形態による、それぞれ異なるＶｂｉａｓ値を有する５入力閾値ゲートの動作を示す波形３２０、３３０、３４０及び３５０を示す。

【0129】

図４は、いくつかの実施形態による、インバータ又はバッファに結合する３入力多数決ゲートの３Ｄ（３次元）ビューを有する図１Ａの論理ゲートを含む組合せロジック４００を示す。本明細書に記載される（例えば図１Ａ～図１Ｉに関連する）リセット機構のいずれも、ロジック４００に適用可能である。

【0130】

この例では、キャパシタＣ１（４０１）、Ｃ２（４０２）及びＣ３（４０３）は、それぞれバッファ又はドライバ１０１、１０２及び１０３から、これらの第１端子においてそれぞれ入力Ｖｉｎ１、Ｖｉｎ２、及びＶｉｎ３を受け取るＭＩＭキャパシタである。しかしながら、他のタイプのキャパシタを使用することもできる。例えば金属とトランジスタのハイブリッドを使用してキャパシタを実装することができる。キャパシタＣ１（４０１）、Ｃ２（４０２）及びＣ３（４０３）の第２端子は、共通ノード相互接続４０４（Ｖｏｕｔ＿ｉｎｔ１）に結合される。ドライバ１０１、１０２及び１０３の出力は、それぞれＶｉｎ１ｄ、Ｖｉｎ２ｄ及びＶｉｎ３ｄである。相互接続４０４は、任意の適切な金属層上にあり得る。いくつかの実施形態では、相互接続４０４は、Cu、Al、Ag、Au、Co又はWのうちの１つ以上を含む材料を含む。いくつかの実施態様において、キャパシタＣ１（４０１）、Ｃ２（４０２）及びＣ３（４０３）は、ダイのバックエンドに形成される。いくつかの実施形態において、キャパシタＣ１（４０１）、Ｃ２（４０２）及びＣ３（４０３）は、ダイのフロントエンドに形成される。相互接続４０４は、非線形有極性キャパシタ１０５の第１端子に結合される。この例では、キャパシタ１０５は強誘電体材料を含み、したがって、Ｃ_ＦＥとラベル付けされる。しかしながら、本明細書に記載される他の非線形有極性材料を使用して、キャパシタ１０５を製造することができる。キャパシタ１０５の第２端子は、ノードｎ１（Ｖｏｕｔ＿ｉｎｔ２）に結合される。

【0131】

いくつかの実施形態では、キャパシタ１０５は、ピラーキャパシタである。ピラーキャパシタは、その幅よりも高く、ｚ方向にコンパクトなレイアウトを可能にする。一実施形態では、キャパシタＣ１（４０１）、Ｃ２（４０２）及びＣ３（４０３）は、垂直多数決ゲートを形成するピラーキャパシタの下に又はその真下に製造される。

【0132】

図５は、いくつかの実施形態による、インバータ又はバッファに結合する３入力閾値ゲートの３Ｄビューとともに、図１Ｂの論理ゲートを有する組合せロジック５００を示す。ここで、３入力閾値ゲート２０４は、図４の多数決ゲートに類似しているが、キャパシタＣ３及びその関連する入力を除去し、Ｖｂｉａｓによってバイアスされる余分なキャパシタ５０１ Ｃｂｉａｓを追加する点で異なる。Ｖｂｉａｓは正又は負のとすることができる。図１Ｂ及び図４に関連して説明した様々な実施形態がここで適用可能である。本明細書に記載される（例えば図１Ａ～図１Ｉに関連する）リセット機構のいずれも、ロジック５００に適用可能である。

【0133】

図６は、いくつかの実施形態による、非線形有極性キャパシタを含む低電力順序回路６００（例えばラッチ）を示す。いくつかの実施形態では、順序回路６００は、データ入力（Ｄ）、クロック入力（Ｃｌｋ）、リセットクロック入力（Ｃｌｋ１、Ｃｌｋ２、Ｃｌｋ３ｂ）及び出力（Ｑ）を含む。いくつかの実施形態では、順序回路６００は負荷キャパシタＣＬを含む。順序回路６００は、インバータ６０１、パスゲート６０２、インバータ６０３、インバータ６０４、非線形有極性キャパシタ１０５及びトランジスタＭＮ１とＭＮ２を含む。パスゲート６０２は、ｎ型トランジスタＭＮｔ及びｐ型トランジスタＭＰｔとを含む。トランジスタＭＮｔはＣｌｋによって制御され、一方、トランジスタＭＰｔはＣｌｋｂ（Ｃｌｋの逆）によって制御される。ここで、ノード名と信号名は交換可能に使用される。例えばＣｌｋは、文の文脈に応じて、クロック信号又はクロック信号を運ぶクロックノードを指すことがある。

【0134】

いくつかの実施形態では、パスゲート６０２は、トリステータブル（tri-statable）インバータ又はバッファに置き換えられる。データ入力Ｄは、インバータ６０１によって反転される。いくつかの実施形態において、インバータ６０１及び６０３は、バッファと置き換えられる。パスゲート６０２はまた、非線形有極性キャパシタ１０５に結合される。例えば第１端子Ｄｂｄはパスゲート６０２又はトライステートインバータ（tristate inverter）（図示せず）に結合され、第２端子Ｑｂはインバータ６０３の入力に結合される。インバータ６０３の出力はＱである。いくつかの実施形態では、非線形有極性キャパシタ１０５は、２つ以上の並列の非線形有極性キャパシタとして実装される。いくつかの実施形態では、非線形有極性キャパシタ１０５は、２つ以上の直列の非線形有極性キャパシタとして実装される。いくつかの実施形態では、入力キャパシタＣｉｎがノードＤｂｄに結合される。キャパシタＣｉｎのキャパシタンスの値は、ノードＤｂｄ上の寄生キャパシタンス及びラッチ６００の所望の速度又はタイミングに依存する。

【0135】

様々な実施形態では、ノードＱｂはフローティングノードであり、これは、トランジスタＭＮ２による論理演算間に接地されて電荷ビルドアップを除去することができる。トランジスタＭＮ１と同様に、いくつかの実施形態では、トランジスタＭＮ１はノードＤｂｄを放電するためにも使用される。ノードＤｂｄ（Ｖｏｕｔ＿ｉｎ１と同じ）及びＱｂ（Ｖｏｕｔ＿ｉｎｔ２と同じ）は、トランジスタＭＮ１、ＭＮ２及びＭＰ１を使用して図１Ａ～図１Ｉを参照して説明したスキームに従ってリセットされる。リセットフェーズの後、ラッチ６００は通常動作を実行することができる。

【0136】

従来のＣＭＯＳとは異なり、インバータ６０３のトランジスタは、Ｃｌｋ＝０のとき、ソース端子又はドレイン端子に接続されない。様々な実施形態では、非線形有極性キャパシタ１０５は強誘電体キャパシタである。しかしながら、本明細書で言及したように、これは、常誘電体キャパシタ又は非線形誘電体キャパシタであってもよい。順序回路６００において、強誘電体キャパシタ１０５は電荷を保持し、これはインバータ６０３のトランジスタのゲートに電力を供給することができる。例えば強誘電体キャパシタ１０５上の電荷（その極性に依存する）は、インバータ６０３のｐ型／ｎ型トランジスタをターンオフ／オンすることができる。

【0137】

クロックＣｌｋが１（例えば論理高値）であるとき、反転された入力Ｄｂｄは、パスゲート６０２を介して強誘電体キャパシタ１０５に流れることが可能であり、ノードＤｂｄ上の以前に保持された電荷をオーバーライドし、強誘電体電荷を入力Ｄの逆に設定する。キャパシタ１０５（例えばノードＱｂ）上の電荷は、直接インバータ６０３に送られる。この場合、出力Ｑは入力Ｄに等しい。

【0138】

クロックＣｌｋが０（例えば論理低値）であり、以前の入力も０であるとき、パスゲート６０２が開いているので、強誘電体キャパシタ１０５に電圧を通過させることができない。しかしながら、強誘電体キャパシタ１０５は、０の以前の入力から１の電荷を保持する。この１の電荷は反転され、その結果、入力Ｄへの変化にかかわらず、出力Ｑは０のままである。したがって、順序回路（例えばラッチ）の挙動は、ほんの数個のトランジスタと強誘電体キャパシタによって実現される。

【0139】

同様に、クロックＣｌｋが０であり、以前の入力Ｄが１であった場合、強誘電体キャパシタ１０５はノードＱｂ上で０の電荷を保持し、出力Ｑは、現在の入力Ｄの論理状態に関係なく、１のままである。いくつかの実施形態では、インバータ６０１、６０２及び／又は６０３を、ＮＡＮＤ又はＮＯＲゲートで置き換えることができる。これらのＮＡＮＤ又はＮＯＲゲートは、閾値多数決ゲート（ＡＮＤ及びＯＲゲートの後にインバータドライバが続く）を使用して実装されることができる。したがって、クロックゲーティング、走査データ入力多重化、他の信号に基づくゲーティング及びセット特徴を実現することができる。様々な実施形態において、非線形有極性キャパシタ１０５は、ダイのバックエンドに形成又は配置され、一方、ゲート６０１、６０２、６０３、６０４及び／又はトランジスタＭＮ１、ＭＮ２及びＭＰ１の他のアクティブデバイスを、ダイのフロントエンド（例えばＣＭＯＳプロセス技術において）又はダイのバックエンド（例えば薄膜トランジスタ（ＴＦＴ）プロセス技術において）に形成することができる。

【0140】

図７は、いくつかの実施形態による、図６の低電力順序回路の真理値表を示す表７００を示す。表７００は、トランスペアレント（transparent）、ストレージ、リセットという３つの動作モードを示す。トランスペアレントモードの間、Ｃｌｋは１であり、Ｄは出力Ｑに渡される。ストレージモードの間、Ｃｌｋは０であり、出力Ｑは前の値、すなわちＱｎ－１を記憶する。リセットモードの間、Ｃｌｋは１であり、Ｃｌｋ１も１である。いくつかの実施形態では、リセットフェーズの間、Ｃｌｋ及びＤは１になるように調整される。

【0141】

図８Ａは、いくつかの実施形態による、非線形有極性キャパシタを含む、低電力多数決ゲートベースの順序回路８００（例えばラッチ）を示す。順序回路８００は、データ入力（Ｄ）、クロック入力（Ｃｌｋ）、リセットクロック入力（Ｃｌｋ１、Ｃｌｋ２、Ｃｌｋ３ｂ）、及び出力（Ｑ）を含む。いくつかの実施形態では、順序回路８００は、３入力多数決ゲート８０１、ドライバ８０２及び比較ロジック８０３を含む。

【0142】

３入力多数決ゲート８０１は、その入力ノードＶｉｎにおいてデータ入力Ｄを受け取り、その入力Ｖｉｎ２において比較ロジック８０３の出力Ｑｃを受け取り、その入力Ｖｉｎ３において出力Ｑを受け取る。いくつかの実施形態では、３入力多数決ゲート８０１は、図１Ａ及び図４のゲート１０４と同じである。３入力多数決ゲート８０１は、入力データＤ、比較ロジック８０３の出力Ｑｃ及び出力Ｑに対して多数決関数を実行する。多数決関数の結果はノードｃｎ（共通ノード）において蓄積され、次いで、非線形有極性キャパシタ１０５において記憶される。非線形有極性キャパシタ１０５の他方の端子はノードｎ１である。ノードｎ１上の電圧は、ドライバ８０２によって出力ノードＱに駆動出力される。ドライバ８０２は、任意の適切なドライバとすることができる。例えばドライバ８０２は、バッファ、ＡＮＤゲート、ＯＲゲート、増幅器等のうちの１つである。いくつかの実施形態では、事前放電トランジスタＭＮ１及びＭＮ２（又はノードｃｎ及び／又はｎ１を事前充電するためのそれらのｐ型等価物）は、リセットＲｓｔ信号によって制御される。

【0143】

いくつかの実施形態では、比較ロジック８０３は、クロックＣｌｋと出力Ｑの論理値を比較し、Ｃｌｋ又はＱのいずれかが論理１値（logic 1 value）であるとき、出力Ｑｃに対する論理１値を生成する。クロックｃｌｋと出力Ｑが同じ論理レベルを有するとき、比較ロジック８０３はノードＱｃ上に論理０値（logic 0 value）を生成する。様々な実施形態では、比較ロジック８０３は排他的ＯＲ（ＸＯＲ）ゲートである。いくつかの実施形態では、比較ロジック８０３はＸ－ＮＯＲである。他の実施形態では、本明細書で説明した機能を実行する他の論理ゲートを使用することができる。実施形態は、ここでは、３入力多数決ゲートを参照して説明されるが、図１Ｂを参照して説明されるように、閾値ゲートを用いて実装されることもできる。

【0144】

図８Ｂは、いくつかの実施形態による、非線形有極性キャパシタを含む低電力多数決ゲートベースのフリップフロップ回路８２０を示す。いくつかの実施形態において、フリップフロップを、２つのラッチ８００の直列組合せによって実現することができる。ここで、第１ラッチ８２１はラッチ８００の例であり、第２ラッチ８２２はラッチ８００の別の例である。ラッチ８２１の出力Ｑ（ラベルＱ＿ｉｎｔ）は、ラッチ８２２の入力Ｄとして受け取られる。ラッチ８２１はマスターラッチとして挙動し、一方、ラッチ８２２はスレーブラッチとして挙動する。様々な実施形態では、クロックＣｌｋがラッチ８２１のクロック入力Ｃｌｋに提供され、その反転バージョンのＣｌｋｂがラッチ８２２のクロック入力Ｃｌｋに提供される。いくつかの実施形態では、ＮＯＲゲート８２３は、Ｃｌｋ及びＣｌｋ１のＮＯＲ演算を実行することによって、Ｃｌｋｂの反転バージョンを生成するために提供される。いくつかの実施形態では、リセットフェーズの間（例えばＣｌｋ１＝１のとき）、Ｄｉｎ及びＣｌｋは、ラッチ８２１及び８２２の非線形有極性キャパシタをリセットするためにゼロに調整される。

【0145】

図９は、いくつかの実施形態による、図８Ａの順序回路８００の概略図９００を示す。ここでは、３入力多数決ゲート８０１が示されており、これは多数決ゲート１０４と同じであるが、事前放電トランジスタＭＮ１及びＭＮ２を制御するためのＲｓｔ信号において異なる。この例では、比較ロジック８０３はＸＯＲ ８０３として示される。回路８００は、強誘電体多数決ゲート８０１及びＸＯＲゲート８０３を利用して、別のＤ－フリップフロップを生成する。多数決ゲートはバッファを使用し、出力Ｑは、強誘電体ではなくバッファのトランジスタのソース又はドレインに直接接続されるので、出力Ｑはゲート８０１の入力Ｖｉｎ３を介してゲート８０１に安全にフィードバックされることができる。

【0146】

回路８００の関数は、次のように表される：

【数11】

ここで、Ｑ_ｐｒｅｖはＱの以前の出力状態である。

【0147】

クロック信号ｃｌｋが１に設定された後、以前の出力Ｑは、Ｑｃを更新する前に、依然として回路８０１にフィードバックされている。１のクロック入力のため、ＱｃとＶｉｎ３（又はＱ）は、以前のＱ値が何であるかに関係なく、常に逆になる。この関数は次のように表される：

【数12】

【0148】

入力Ｄ＝１であり、以前の出力Ｑ＝１である場合、多数決ゲート８０１は、共通ノードｃｎ上で平均して出力１となる入力（Ｖｉｎ１＝１、Ｖｉｎ２＝０、Ｖｉｎ３＝１）を有する。この出力１は、キャパシタ１０５を通って出力Ｑに伝播する。

【0149】

入力Ｄ＝１であり、以前の出力Ｑ＝０である場合、多数決ゲート８０１は、共通ノードｃｎ上で平均して出力１となる入力（Ｖｉｎ１＝１、Ｖｉｎ２＝１、Ｖｉｎ３＝０）を有する。この新しい出力は、キャパシタ１０５を通って出力Ｑに伝播する。

【0150】

入力Ｄ＝０であり、以前の出力Ｑ＝０である場合、多数決ゲート８０１は、共通ノードｃｎ上で平均して出力０となる入力（Ｖｉｎ１＝０、Ｖｉｎ２＝１、Ｖｉｎ３＝０）を有する。入力Ｄ＝０であり、以前の出力Ｑ＝１である場合、多数決ゲート８０１は、共通ノードｃｎ上で平均して出力０となる入力（Ｖｉｎ１＝０、Ｖｉｎ２＝０、Ｖｉｎ３＝１）を有する。この新しい出力は、キャパシタ１０５を通って出力Ｑに伝播する。

【0151】

これに対して、クロックＣｌｋが０のとき、Ｑｃ及びＶｉｎ３（又はＱ）は常に以前の出力Ｑと等しい。Ｑｃ及びＶｉｎ３は多数決ゲート８０１のマジョリティ（majority）を形成するので、多数決ゲート８０１の出力は入力Ｄに関係なく、以前の出力と等しい。この関数は次のように表される：

【数13】

【0152】

表７は、ラッチ９００の動作の真理値表を提供する。

【表7】

【0153】

Ｃｌｋが１のとき、データＤは、前の状態に関係なく出力値を決定する。Ｃｌｋが０のとき、Ｑｎ－１はＱｎに戻るものであり、したがってラッチ９００はストレージモードである。リセット中、Ｃｌｋ、Ｄ及びＱｎは、正しい動作のために０に調整される。上述したように、調整は、リセットフェーズ中にＣｌｋ及びＤを駆動する回路が０を強制することを保証することによって行われることができる。調整は、パスを切断し、プルダウンリセットロジックをおくことによっても行うことができる。いくつかの実施形態では、フィードバック経路に対して、リセットフェーズ（Ｃｌｋ１が高）の間、Ｑｎを０にして正しい機能を保証する。Ｑｎをゼロにすることは、出力におけるバッファをインバータ８０２ａとＮＯＲゲート８０２ａに分裂させることができ、ここでＮＯＲゲートの他の入力はＣｌｋ１である。なお、ＱｎとＱｎ－１は単にノードＱの異なる状態である。Ｑｎ－１は入力遷移が適用される直前のノードであり、Ｑｎは現在の状態である。

【0154】

図１０は、いくつかの実施形態による、低電圧順序回路（例えば６００、８００、８２０）を使用するシステムオンチップ（ＳＯＣ）を示す。ＳＯＣ１０００は、静的ランダムアクセスメモリ（ＳＲＡＭ）又はＦＥベースのランダムアクセスメモリＦＥ－ＲＡＭを有するメモリ１００１又は他の適切なメモリを含む。メモリは、不揮発性（ＮＶ）又は揮発性メモリとすることができる。メモリ１００１は、メモリ１００２を制御するためのロジック１００３も含み得る。例えば書き込み及び読み取りドライバはロジック１００３の一部である。これらのドライバ及び他のロジックは、様々な実施形態の多数決ゲート又は閾値ゲートを使用して実装される。ロジックは、多数決ゲート又は閾値ゲートと、従来のロジック（例えばＣＭＯＳベースのＮＡＮＤ、ＮＯＲ等）を含むことができる。

【0155】

ＳＯＣは、メモリＩ／Ｏ（入力－出力）インタフェース１００４を更に備える。インタフェースは、プロセッサと通信するためのダブルデータレート（ＤＤＲ）準拠インタフェース又は任意の他の適切なインタフェースであってよい。ＳＯＣ１０００のプロセッサ１００５は、シングルコア又はマルチコアプロセッサとすることができる。プロセッサ１００５は、汎用プロセッサ（ＣＰＵ）、デジタル信号プロセッサ（ＤＳＰ）又は特定用途向け集積回路（ＡＳＩＣ）プロセッサとすることができる。いくつかの実施形態では、プロセッサ１００５は、人工知能（ＡＩ）プロセッサ（例えば専用ＡＩプロセッサ、ＡＩプロセッサとして構成されるグラフィックスプロセッサ）である。

【0156】

ＡＩは、データが分析され、分類され、次いでそのデータに関して決定がなされるハードウェア及びソフトウェア計算の広い領域である。例えばある特性又は複数の特性に関するデータの分類を記述するモデルは、大量のデータを用いて経時的にトレーニングされる。モデルをトレーニングするプロセスは、大量のデータと、データを分析するための処理パワーを必要とする。モデルがトレーニングされるとき、重み又は重み係数は、モデルの出力に基づいて修正される。データを繰り返し分析し、期待される結果を得るために重みを修正することによって、モデルの重みが一旦高い信頼レベル（９５％以上など）に計算されると、そのモデルは「トレーニングされた」とみなされる。固定の重みを有するこのトレーニングされたモデルは、次いで、新しいデータに関する決定を行うために使用される。モデルをトレーニングし、次いで、トレーニングされたモデルを新しいデータに適用することは、ハードウェア集約的なアクティビティである。いくつかの実施形態では、ＡＩプロセッサ４０５は、トレーニングモデルを計算し、トレーニングモデルを使用するレイテンシを低減しており、これは、そのようなＡＩプロセッサシステムの電力消費を低減する。

【0157】

プロセッサ１００５は、ＳＯＣ１０００と同じダイ上又は別個のダイ上にあり得る複数の他のチップレットに結合され得る。これらのチップレットは、接続回路１００６、Ｉ／Ｏコントローラ１００７、電力管理１００８及びディスプレイシステム１００９及び周辺接続１１００を含む。

【0158】

接続１００６は、他のデバイスと通信するためのハードウェアデバイス及びソフトウェア構成要素を表す。接続１００６は、様々な接続回路及び規格をサポートし得る。例えば接続１００６は、ＧＳＭ（登録商標）（global system for mobile communications）又は変形若しくは派生物、ＣＤＭＡ（符号分割多重化）又は変形若しくは派生物、ＴＤＭ（時分割多重化）又は変形若しくは派生物、第３世代パートナーシッププロジェクト（３ＧＰＰ（登録商標））ユニバーサルモバイルテレコミュニケーションシステム（ＵＭＴＳ）システム又はその変形若しくは派生物、３ＧＰＰ長期進化（ＬＴＥ）システム又はその変形若しくは派生物、３ＧＰＰ ＬＴＥ－アドバンスト（ＬＴＥ－Ａ）システム又は変形若しくは派生物、第５世代（５Ｇ）無線システム又は変形若しくは派生物、５Ｇモバイルネットワークシステム又は変形若しくは派生物、５Ｇ Ｎｅｗ Ｒａｄｉｏ（ＮＲ）システム又は変形又は派生物、あるいは他のセルラサービス規格をサポートし得る。いくつかの実施形態では、接続１００６は、ＷｉＦｉのような非セルラ規格をサポートしてもよい。

【0159】

Ｉ／Ｏコントローラ１００７は、ユーザとの対話に関連するハードウェアデバイス及びソフトウェア構成要素を表す。Ｉ／Ｏコントローラ１００７は、オーディオサブシステム及び／又はディスプレイサブシステムの一部であるハードウェアを管理するように動作可能である。例えばマイクロフォン又は他のオーディオデバイスを介した入力は、ＳＯＣ１０００の１つ以上のアプリケーション又は機能についての入力又はコマンドを提供することができる。いくつかの実施形態において、Ｉ／Ｏコントローラ１００７は、ユーザがシステムと対話することができるＳＯＣ１０００に接続する追加デバイスのための接続点を示す。例えばＳＯＣ１０００に取り付けることができるデバイスは、マイクロフォンデバイス、スピーカ又はステレオシステム、ビデオシステム又は他のディスプレイデバイス、キーボード又はキーパッドデバイス、あるいはカードリーダ又は他のデバイスのような特定の用途で使用するための他のＩ／Ｏデバイスを含むことがある。

【0160】

電力管理１００８は、例えば電力測定回路、温度測定回路、バッテリの充電レベル及び／又は電力管理に使用され得る任意の他の適切な情報からの測定値を受信することに少なくとも部分的に基づいて、電力管理動作を実行するハードウェア又はソフトウェアを表す。様々な実施形態の多数決ゲート及び閾値ゲートを使用することにより、これらのロジックの出力において不揮発性が達成される。したがって、電力管理１００８は、データを失う心配なしに、そのようなロジックを低電力状態にし得る。電力管理は、ＳＯＣ１０００の１つ又はすべての構成要素について、ＡＣＰＩ（Advanced Configuration and Power Interface）仕様に従って電力状態を選択し得る。

【0161】

ディスプレイシステム１００９は、ユーザがプロセッサ１００５と対話するための視覚及び／又は触覚ディスプレイを提供するハードウェア（例えばディスプレイデバイス）及びソフトウェア（例えばドライバ）構成要素を表す。いくつかの実施形態では、ディスプレイシステム１００９は、出力及び入力の両方をユーザに提供するタッチスクリーン（又はタッチパッド）デバイスを含む。ディスプレイシステム１００９は、ディスプレイインタフェースを含んでよく、これは、ユーザに表示を提供するために使用される特定の画面又はハードウェアデバイスを含む。いくつかの実施形態では、ディスプレイインタフェースは、ディスプレイに関連する少なくともいくつかの処理を実行するためのプロセッサ１１０５とは別のロジックを含む。

【0162】

周辺接続１０１０は、プリンタ、充電器、カメラ等のような周辺デバイスに接続するためのハードウェアデバイス及び／又はソフトウェアデバイスを表してよい。周辺接続１０１０は、例えばＰＣＩｅ（Peripheral Component Interconnect Express）、ＵＳＢ（Universal Serial Bus）、Ｔｈｕｎｄｅｒｂｏｌｔ、ＨＤＭＩ（登録商標）（High Definition Multimedia Interface）、Ｆｉｒｅｗｉｒｅ等の通信プロトコルをサポートという。

【0163】

本明細書における「実施形態」、「一実施形態」、「いくつかの実施形態」又は「他の実施形態」への言及は、実施形態に関連して説明される特定の特徴、構造又は特性が、少なくともいくつかの実施形態に含まれるが、必ずしもすべての実施形態に含まれるわけではないことを意味する。「実施形態」、「一実施形態」又は「いくつかの実施形態」の様々な出現は、必ずしもすべてが同じ実施形態を参照しているわけではない。本明細書に構成要素、特徴、構造又は特性が含まれる「ことがある（may）」、「かもしれない（might）」又は「可能性がある（could）」と記載されている場合、その特定の構成要素、特徴、構造又は特性は含まれる必要はない。明細書又は特許請求の範囲が「ある（a又はan）」要素に言及している場合、それは要素のうちの１つのみが存在することを意味しない。明細書又は特許請求の範囲が「追加の」要素に言及している場合、追加の要素のうちの２つ以上が存在することを妨げない。

【0164】

さらに、特定の特徴、構造、機能又は特性は、１つ以上の実施形態において任意の適切な方法で組み合わされてもよい。例えば第１実施形態は、２つの実施形態に関連付けられる特定の特徴、構造、機能又は特性が相互に排他的でない場合にはいつでも第２の施形態と組み合わされてもよい。

【0165】

本開示は、その特定の実施形態と関連して説明されているが、そのような実施形態の多くの代替、修正及び変形は、前述の説明に照らして当業者に明らかであろう。本開示の実施形態は、添付の特許請求の範囲の広い範囲内に入るようなすべてのそのような代替、修正及び変形を包含するように意図されている。

【0166】

加えて、集積回路（ＩＣ）チップ及び他の構成要素への周知の電源／接地接続は、図示及び説明を簡単にするために、また本開示を不明瞭にしないように、提示される図に示されていても、示されていなくてもよい。さらに、配置は、本開示を不明瞭にすることを避けるために、また、そのようなブロック図配置の実装に関する詳細が、本開示が実装されるプラットフォームに大きく依存するという事実も考慮して、ブロック図に示され得る（すなわち、このような詳細は、十分に当業者の知識の範囲内であるはずである。）。本開示の例示的な実施形態を説明するために特定の詳細（例えば回路）が説明される場合、本開示を、これらの具体的な詳細なしで又はこれらの具体的な詳細の変形とともに実践することができることは当業者に明らかであろう。したがって、説明は、限定するものではなく、例示的なものとみなされるべきである。

【0167】

様々な実施形態を説明する以下の例が提供される。例を、他の例と組み合わせることができる。したがって、本発明の範囲を変更することなく、様々な実施形態を他の実施形態と組み合わせることができる。

【0168】

例１：３入力多数決論理ゲートであって、第１入力、第２入力及び第３入力をそれぞれ受け取る第１、第２及び第３非強誘電体キャパシタと、前記第１、第２及び第３入力の多数決関数出力を記憶するための非線形有極性キャパシタであって、該非線形有極性キャパシタの一方の端子は、前記３入力多数決論理ゲートの出力を提供する、非線形有極性キャパシタと、を含む前記３入力多数決論理ゲートと；前記３入力多数決論理ゲートの前記出力に結合されるドライバであって、該ドライバは、前記３入力多数決論理ゲートの増幅出力を生成し、前記増幅出力は第３入力に結合されている、ドライバと；入力クロックと前記増幅出力とを受信する比較ロジックであって、該比較ロジックの出力は前記第２入力である、比較ロジックと；を備える、装置。

【0169】

例２：例１の装置において、前記第１入力はデータ入力である。

【0170】

例３：例１の装置において、前記ドライバは、バッファ、増幅器、ＮＡＮＤ、ＡＮＤ、ＯＲ、マルチプレクサ又はＮＯＲ論理ゲートのうちの１つを含み、前記比較ロジックは、排他的ＯＲ（ＸＯＲ）ゲートを含む。

【0171】

例４：例１の装置において、前記非線形有極性キャパシタの第１端子に結合される第１トランジスタであって、第１クロックにより制御可能な第１トランジスタと；前記非線形有極性キャパシタの第２端子に結合される第２トランジスタであって、第２クロックにより制御可能な第２トランジスタと；前記非線形有極性キャパシタの前記第２端子に結合される第３トランジスタであって、第３クロックによって制御可能な第３トランジスタと；を備える。

【0172】

例５：例４の装置において、前記第１クロックは、前記第２クロックのパルス幅及び前記第３クロックのパルス幅よりも大きいパルス幅を有する。

【0173】

例６：例４の装置において、前記第３クロックは、前記第２クロックのアサートに先立ってデアサートする。

【0174】

例７：例４の装置において、前記第１トランジスタは第１ｎ型トランジスタであり、前記第２トランジスタは第２ｎ型トランジスタであり、前記第３トランジスタはｐ型トランジスタである。

【0175】

例８：例４の装置において、前記第１トランジスタ、前記第２トランジスタ及び前記第３トランジスタは、評価フェーズにおいて無効にされ、リセットフェーズにおいて有効にされ、前記リセットフェーズは、前記評価フェーズに先行する。

【0176】

例９：例４の装置において、前記第１及び第２クロックは同一であり、前記第１及び第２クロックはリセット信号である。

【0177】

例１０：例４の装置において、前記第１及び第２クロックは異なる信号である。

【0178】

例１１：例１の装置は、前記第１入力を生成する第１ドライバと、前記入力クロックを生成する第２ドライバとを備える。

【0179】

例１２：例１１の装置において、前記第１及び第２ドライバは、ＣＭＯＳトランジスタを含む。

【0180】

例１３：例１の装置において、前記３入力多数決論理ゲートの前記第１、第２及び第３非強誘電体キャパシタは、金属－絶縁体－金属（ＭＩＭ）キャパシタ、トランジスタゲートキャパシタ、金属とトランジスタのハイブリッドキャパシタ（hybrid of metal and transistor capacitor）又は常誘電体材料を含むキャパシタのうちの１つを含む。

【0181】

例１４：例１の装置において、前記非線形有極性キャパシタは、強誘電体材料、常誘電体材料又は非線形誘電体材料のうちの１つを含む。

【0182】

例１５：例１４の装置において、前記強誘電体材料は、以下のうちの１つを含む、すなわち：ビスマスフェライト（BFO）、ドーピング材料を有するBFOであり、ここで、該ドーピング材料は、ランタン又は周期表のランタニド系列の元素のうちの一方を含む；
チタン酸ジルコン酸鉛（PZT）、又はドーピング材料を有するPZTであり、ここで、該ドーピング材料は、La又はNbのうちの一方を含む；
リラクサ強誘電体は、ニオブ酸マグネシウム鉛（PMN）、ニオブ酸マグネシウム鉛－チタン酸鉛（PMN-PT）、ジルコン酸チタン酸ランタン鉛（PLZT）、ニオブ酸スカンジウム鉛（PSN）、バリウムチタン－亜鉛ニオブタンタル（BT-BZNT）又はバリウムチタン－バリウムストロンチウムチタン（BT-BST）のうちの１つを含む；
ペロブスカイト強誘電体は、BaTiO3、PbTiO3、KNbO3又はNaTaO3のうちの１つを含む；
六方晶強誘電体は、YMnO3又はLuFeO3のうちの１つを含む；
h-RMnO3型の六方晶強誘電体であり、ここで、Rは、セリウム（Ce）、ジスプロシウム（Dy）、エルビウム（Er）、ユーロピウム（Eu）、ガドリウム（Gd）、ホルミウム（Ho）、ランタン（La）、ルテチウム（Lu）、ネオジム（Nd）、プラセオジム（Pr）、プロメチウム（Pm）、サマリウム（Sm）、スカンジウム（Sc）、テルビウム（Tb）、ツリウム（Tm）、イッテルビウム（Yb）又はイットリウム（Y）のうちの１つを含む希土類元素である；
ハフニウム（Hf）、ジルコニウム（Zr）、アルミニウム（Al）、シリコン（Si）、それらの酸化物又はそれらの合金酸化物；
Hf1-x Ex Oy形式のハフニウム酸化物であり、ここで、Eは、Al、Ca、Ce、Dy、er、Gd、Ge、La、Sc、Si、Sr、Sn又はYとすることができる；
Al(1-x)Sc(x)N、Ga(1-x)Sc(x)N、Al(1-x)Y(x)N又はAl(1-x-y)Mg(x)Nb(y)N、yドープHfO2であり、ここで、xは、Al、Ca、Ce、Dy、Er、Gd、Ge、La、Sc、Si、Sr、Sn又はYのうちの１つを含み、‘x’は少量（fraction）である；
ニオブ酸型化合物LiNbO3、LiTaO3、リチウム鉄タンタルオキシフッ化物、ニオブ酸バリウムストロンチウム、ニオブ酸ナトリウムバリウム又はニオブ酸カリウムストロンチウム；又は
変則的な強誘電体（improper ferroelectric）は、[PTO/STO]n又は[LAO/STO]nのうちの１つを含み、ここで‘n’は１～１００である。

【0183】

例１６：例１の装置において、前記非線形有極性キャパシタはダイのバックエンドに配置され、前記ドライバ及び前記比較ロジックのトランジスタはダイのフロントエンドに配置される。

【0184】

例１７：装置であって：第１入力、第２入力及び第３入力と、第１出力を有する３入力多数決ゲートと；前記第１出力に結合されるドライバであって、第２出力を生成するドライバと；クロックと前記第２出力とを受信する比較ロジックであって、該比較ロジックは、前記第２入力に結合される第３出力を生成し、前記第１入力はデータを受け取り、前記第３入力は前記第２出力を受け取る、比較ロジックと；を備える。

【0185】

例１８：例１７の装置において、前記３入力多数決ゲートは、前記第１入力、前記第２入力及び前記第３入力にそれぞれ結合される第１、第２及び第３非強誘電体キャパシタと、前記第１入力、前記第２入力及び前記第３入力の多数決関数出力を記憶するための非線形有極性キャパシタと、を備え、前記非線形有極性キャパシタの一方の端子が前記第１出力を提供する。

【0186】

例１９：例１７の装置において、前記ドライバは、バッファ、増幅器、ＮＡＮＤ、ＡＮＤ、ＯＲ、マルチプレクサ又はＮＯＲ論理ゲートのうちの１つを含み、前記比較ロジックは、排他的ＯＲ（ＸＯＲ）ゲートを含む。

【0187】

例２０：例１８の装置において、前記非線形有極性キャパシタの第１端子に結合される第１トランジスタであって、第１信号により制御可能な第１トランジスタと；前記非線形有極性キャパシタの第２端子に結合される第２トランジスタであって、第２信号により制御可能な第２トランジスタと；前記非線形有極性キャパシタの前記第２端子に結合される第３トランジスタであって、第３信号によって制御可能な第３トランジスタと；を備える。

【0188】

例２１：例２０の装置において、前記第１信号は、前記第２信号のパルス幅及び前記第３信号のパルス幅よりも大きいパルス幅を有する。

【0189】

例２２：例２０の装置において、前記第３信号は、前記第２信号のアサートに先立ってデアサートする。

【0190】

例２３：例２０の装置において、前記第１トランジスタは第１ｎ型トランジスタであり、前記第２トランジスタは第２ｎ型トランジスタであり、前記第３トランジスタはｐ型トランジスタである。

【0191】

例２４：例２０の装置において、前記第１トランジスタ、前記第２トランジスタ及び前記第３トランジスタは、評価フェーズにおいて無効にされ、リセットフェーズにおいて有効にされ、前記リセットフェーズは、前記評価フェーズに先行する。

【0192】

例２５：システムであって、プロセッサと、前記プロセッサに通信可能に結合された通信インタフェースと、前記プロセッサに結合されたメモリと、を備え、前記プロセッサは、第１入力、第２入力及び第３入力と、第１出力を有する３入力多数決ゲートと；前記第１出力に結合されるドライバであって、第２出力を生成するドライバと；クロックと前記第２出力とを受信する比較ロジックであって、該比較ロジックは、前記第２入力に結合される第３出力を生成し、前記第１入力はデータを受け取り、前記第３入力は前記第２出力を受け取る、比較ロジックと、を備える順序回路を備える。

【0193】

例２６：例２５のシステムにおいて、３入力多数決ゲートは、前記第１入力、前記第２入力及び前記第３入力にそれぞれ結合される第１、第２及び第３非強誘電体キャパシタと、前記第１入力、前記第２入力及び前記第３入力の多数決関数出力を記憶するための非線形有極性キャパシタと、を備え、前記非線形有極性キャパシタの一方の端子が前記第１出力を提供し、比較ロジックは排他的ＯＲ（ＸＯＲ）ゲートを含む。

【0194】

本技術開示の性質及び要点を読者が確認できるように要約が提供される。要約は、特許請求の範囲又は意味を限定するために使用されないという理解をもって提示される。以下の特許請求の範囲はこれにより、詳細な説明に組み込まれ、各請求項は別個の実施形態として独立している。

【図1A】

【図1B】

【図1C】

【図1D】

【図1E】

【図1F】

【図1G】

【図1H】

【図1I】

【図1J】

【図2A】

【図2B】

【図2C】

【図2D】

【図3A】

【図3B】

【図3C】

【図3D】

【図3E】

【図4】

【図5】

【図6】

【図7】

【図8A】

【図8B】

【図9】

【図10】

【手続補正書】

【提出日】2023-11-17

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

３入力多数決論理ゲートであって、
第１入力、第２入力及び第３入力をそれぞれ受け取る第１、第２及び第３非強誘電体キャパシタと、
前記第１、第２及び第３入力の多数決関数出力を記憶するための非線形有極性キャパシタであって、該非線形有極性キャパシタの一方の端子は、前記３入力多数決論理ゲートの出力を提供する、非線形有極性キャパシタと、
を含む前記３入力多数決論理ゲートと；
前記３入力多数決論理ゲートの前記出力に結合されるドライバであって、該ドライバは前記３入力多数決論理ゲートの増幅出力を生成し、前記増幅出力は前記第３入力に結合されている、ドライバと；
入力クロックと前記増幅出力とを受け取る比較ロジックであって、比較ロジックのゲートの出力は前記第２入力である、比較ロジックと；
を備える、装置。

【請求項2】

前記第１入力はデータ入力である、
請求項１に記載の装置。

【請求項3】

前記ドライバは、バッファ、増幅器、ＮＡＮＤ、ＡＮＤ、ＯＲ、マルチプレクサ又はＮＯＲ論理ゲートのうちの１つを含み、前記比較ロジックは、排他的ＯＲ（ＸＯＲ）ゲートを含む、
請求項１又は２に記載の装置。

【請求項4】

前記非線形有極性キャパシタの第１端子に結合される第１トランジスタであって、第１クロックにより制御可能な第１トランジスタと；
前記非線形有極性キャパシタの第２端子に結合される第２トランジスタであって、第２クロックにより制御可能な第２トランジスタと；
前記非線形有極性キャパシタの前記第２端子に結合される第３トランジスタであって、第３クロックによって制御可能な第３トランジスタと；
を含む、請求項１又は２に記載の装置。

【請求項5】

前記第１クロックは、前記第２クロックのパルス幅及び前記第３クロックのパルス幅よりも大きいパルス幅を有するか、
前記第３クロックは、前記第２クロックのアサートに先立ってデアサートするか、
前記第１トランジスタは第１ｎ型トランジスタであり、前記第２トランジスタは第２ｎ型トランジスタであり、前記第３トランジスタはｐ型トランジスタであるか、
前記第１トランジスタ、前記第２トランジスタ及び前記第３トランジスタは、評価フェーズにおいて無効にされ、リセットフェーズにおいて有効にされ、前記リセットフェーズは、前記評価フェーズに先行するか、
前記第１及び第２クロックは同一であり、前記第１及び第２クロックはリセット信号であるか、又は、
前記第１及び第２クロックは異なる信号である、
請求項４に記載の装置。

【請求項6】

前記第１入力を生成する第１ドライバと、
前記入力クロックを生成する第２ドライバと、
を備える請求項１又は２に記載の装置。

【請求項7】

前記第１及び第２ドライバは、ＣＭＯＳトランジスタを含む、
請求項６に記載の装置。

【請求項8】

前記３入力多数決論理ゲートの前記第１、第２及び第３非強誘電体キャパシタは、金属－絶縁体－金属（ＭＩＭ）キャパシタ、トランジスタゲートキャパシタ、金属とトランジスタのハイブリッドキャパシタ又は常誘電体材料を含むキャパシタのうちの１つを含む、
請求項１又は２に記載の装置。

【請求項9】

前記非線形有極性キャパシタは、強誘電体材料、常誘電体材料又は非線形誘電体材料のうちの１つを含む、
請求項１又は２に記載の装置。

【請求項10】

前記強誘電体材料は、以下のうちの１つを含む、すなわち：
第１ドーピング材料を有するビスマスフェライト（BFO）であり、ここで、前記第１ドーピング材料は、ランタン又は周期表のランタニド系列の元素のうちの１つを含む；
チタン酸ジルコン酸鉛（PZT）、又は第２ドーピング材料を有するPZTであり、ここで、前記第２ドーピング材料は、La又はNbのうちの１つを含む；
ニオブ酸マグネシウム鉛（PMN）、ニオブ酸マグネシウム鉛－チタン酸鉛（PMN-PT）、ジルコン酸チタン酸ランタン鉛（PLZT）、ニオブ酸スカンジウム鉛（PSN）、バリウムチタン－亜鉛ニオブタンタル（BT-BZNT）又はバリウムチタン－バリウムストロンチウムチタン（BT-BST）のうちの１つを含む、リラクサ強誘電体；
BaTiO3、PbTiO3、KNbO3又はNaTaO3のうちの１つを含む、ペロブスカイト強誘電体；
YMnO3又はLuFeO3のうちの１つを含む、六方晶強誘電体；
h-RMnO3型の六方晶強誘電体であり、ここで、Rは、セリウム（Ce）、ジスプロシウム（Dy）、エルビウム（Er）、ユーロピウム（Eu）、ガドリウム（Gd）、ホルミウム（Ho）、ランタン（La）、ルテチウム（Lu）、ネオジム（Nd）、プラセオジム（Pr）、プロメチウム（Pm）、サマリウム（Sm）、スカンジウム（Sc）、テルビウム（Tb）、ツリウム（Tm）、イッテルビウム（Yb）又はイットリウム（Y）のうちの１つを含む希土類元素である；
ハフニウム（Hf）、ジルコニウム（Zr）、アルミニウム（Al）、シリコン（Si）、それらの酸化物又はそれらの合金酸化物；
Hf1-x Ex Oy形式のハフニウム酸化物であり、ここで、Eは、Al、Ca、Ce、Dy、Er、Gd、Ge、La、Sc、Si、Sr、Sn又はYとすることができる；
Al(1-x)Sc(x)N、Ga(1-x)Sc(x)N、Al(1-x)Y(x)N又はAl(1-x-y)Mg(x)Nb(y)N、yドープHfO2であり、ここで、yは、Al、Ca、Ce、Dy、Er、Gd、Ge、La、Sc、Si、Sr、Sn又はYのうちの１つを含み、‘x’は分数である；
ニオブ酸型化合物LiNbO3、LiTaO3、リチウム鉄タンタルオキシフッ化物、ニオブ酸バリウムストロンチウム、ニオブ酸ナトリウムバリウム又はニオブ酸カリウムストロンチウム；又は
[PTO/STO]n又は[LAO/STO]nのうちの１つを含む、変則的な強誘電体であり、ここで‘n’は１～１００である、
請求項９に記載の装置。

【請求項11】

前記非線形有極性キャパシタはダイのバックエンドに配置され、前記ドライバ及び前記比較ロジックのトランジスタはダイのフロントエンドに配置される、
請求項１又は２に記載の装置。

【請求項12】

装置であって、
第１入力、第２入力及び第３入力と、第１出力を有する３入力多数決ゲートと；
前記第１出力に結合されるドライバであって、第２出力を生成するドライバと；
クロックと前記第２出力とを受信する比較ロジックであって、該比較ロジックは、前記第２入力に結合される第３出力を生成し、前記第１入力はデータを受け取り、前記第３入力は前記第２出力を受け取る、比較ロジックと；
を備える、装置。

【請求項13】

前記３入力多数決ゲートは、
前記第１入力、前記第２入力及び前記第３入力にそれぞれ結合される第１、第２及び第３非強誘電体キャパシタと、
前記第１入力、前記第２入力及び前記第３入力の多数決関数出力を記憶するための非線形有極性キャパシタと、
を備え、前記非線形有極性キャパシタの一方の端子が前記第１出力を提供する、
請求項１２に記載の装置。

【請求項14】

前記ドライバは、バッファ、増幅器、ＮＡＮＤ、ＡＮＤ、ＯＲ、マルチプレクサ又はＮＯＲ論理ゲートのうちの１つを含み、前記比較ロジックは、排他的ＯＲ（ＸＯＲ）ゲートを含む、
請求項１２又は１３に記載の装置。

【請求項15】

前記非線形有極性キャパシタの第１端子に結合される第１トランジスタであって、第１信号により制御可能な第１トランジスタと；
前記非線形有極性キャパシタの第２端子に結合される第２トランジスタであって、第２信号により制御可能な第２トランジスタと；
前記非線形有極性キャパシタの前記第２端子に結合される第３トランジスタであって、第３信号によって制御可能な第３トランジスタと；
を含む、請求項１３に記載の装置。

【請求項16】

前記第１信号は、前記第２信号のパルス幅及び前記第３信号のパルス幅よりも大きいパルス幅を有するか、
前記第３信号は、前記第２信号のアサートに先立ってデアサートするか、
前記第１トランジスタは第１ｎ型トランジスタであり、前記第２トランジスタは第２ｎ型トランジスタであり、前記第３トランジスタはｐ型トランジスタであるか、又は
前記第１トランジスタ、前記第２トランジスタ及び前記第３トランジスタは、評価フェーズにおいて無効にされ、リセットフェーズにおいて有効にされ、前記リセットフェーズは、前記評価フェーズに先行する、
請求項１５に記載の装置。

【請求項17】

システムであって、
プロセッサと、
前記プロセッサに通信可能に結合された通信インタフェースと、
前記プロセッサに結合されたメモリと、を備え、
前記プロセッサは、請求項１乃至１１のいずれか一項による順序回路を含む、システム。

【請求項18】

クロックによって制御可能なパスゲートと、
前記パスゲートに結合されるデータ入力と、
前記パスゲートに結合されるキャパシタであって、非線形有極性材料を含むキャパシタと、
ドライバであって、前記キャパシタの第１端子が前記パスゲートに結合され、前記キャパシタの第２端子が前記ドライバの入力に結合されるように、前記キャパシタに結合されるドライバと、
を備える、装置。

【請求項19】

前記キャパシタの第１端子に結合される第１トランジスタであって、該第１トランジスタは、前記キャパシタの前記第１端子の電圧をリセットするように制御可能な第１トランジスタと、
前記キャパシタの前記第２端子に結合される第２トランジスタであって、前記キャパシタの前記第２端子の電圧をリセットするように制御可能な第２トランジスタと、
を備える、請求項１８に記載の装置。

【請求項20】

前記キャパシタの前記第２端子及び供給ノードに結合される第１トランジスタと、前記キャパシタの前記第２端子及び接地ノードに結合される第２トランジスタと、
を備え、
前記ドライバが、出力ドライバであるか、
当該装置が、前記データ入力及び前記パスゲートに結合される入力ドライバを含むか、又は、
前記ドライバが、バッファ、増幅器、ＮＡＮＤ、ＡＮＤ、ＯＲ、マルチプレクサ又はＮＯＲ論理ゲートのうちの１つを含む、
請求項１９に記載の装置。

【手続補正2】

【補正対象書類名】明細書

【補正対象項目名】００３７

【補正方法】変更

【補正の内容】

【0037】

いくつかの実施形態では、非線形有極性キャパシタは、強誘電体材料、常誘電体材料又は非線形誘電体材料のうちの１つを含む。いくつかの実施形態では、強誘電体材料は、以下のうちの１つを含む、すなわち：ビスマスフェライト（BFO）、ドーピング材料を有するBFOであって、ここで、該ドーピング材料は、ランタン又は周期表のランタニド系列の元素のうちの一方を含む；チタン酸ジルコン酸鉛（PZT）、又はドーピング材料を有するPZTであって、ここで該ドーピング材料は、La又はNbのうちの一方を含む；リラクサ強誘電体は、ニオブ酸マグネシウム鉛（PMN）、ニオブ酸マグネシウム鉛－チタン酸鉛（PMN-PT）、ジルコン酸チタン酸ランタン鉛（PLZT、lead lanthanum zirconate titanate）、ニオブ酸スカンジウム鉛（PSN）、バリウムチタン－亜鉛ニオブタンタル（BT-BZNT、Barium Titanium-Bismuth Zinc Niobium Tantalum）、又はバリウムチタン－バリウムストロンチウムチタン（BT-BST、Barium Titanium-Barium Strontium Titanium）のうちの１つを含む。いくつかの実施態様において、ペロブスカイト強誘電体は、BaTiO3、PbTiO3、KNbO3又はNaTaO3のうちの１つを含む。いくつかの実施形態では、六方晶強誘電体（hexagonal ferroelectric）は、YMnO3又はLuFeO3のうちの１つを含む。いくつかの実施態様において、h-RMnO3型（type h-RMnO3）の六方晶強誘電体であって、ここで、Rは、セリウム（Ce）、ジスプロシウム（Dy）、エルビウム（Er）、ユーロピウム（Eu）、ガドリウム（Gd）、ホルミウム（Ho）、ランタン（La）、ルテチウム（Lu）、ネオジム（Nd）、プラセオジム（Pr）、プロメチウム（Pm）、サマリウム（Sm）、スカンジウム（Sc）、テルビウム（Tb）、ツリウム（Tm）、イッテルビウム（Yb）又はイットリウム（Y）のうちの１つを含む希土類元素である；ハフニウム（Hf）、ジルコニウム（Zr）、アルミニウム（Al）、シリコン（Si）、それらの酸化物又はそれらの合金酸化物；Hf1-x Ex Oy形式のハフニウム酸化物（Hafnium oxides）、ここで、Eは、Al、Ca、Ce、Dy、er、Gd、Ge、La、Sc、Si、Sr、Sn又はYとすることができる；Al(1-x)Sc(x)N、Ga(1-x)Sc(x)N、Al(1-x)Y(x)N又はAl(1-x-y)Mg(x)Nb(y)N、yドープHfO2（y doped HfO2）、ここでyは、Al、Ca、Ce、Dy、Er、Gd、Ge、La、Sc、Si、Sr、Sn又はYのうちの１つを含み、‘x’は分数（fraction）である；ニオブ酸型化合物（Niobate type compounds）LiNbO3、LiTaO3、リチウム鉄タンタルオキシフッ化物、ニオブ酸バリウムストロンチウム、ニオブ酸ナトリウムバリウム又はニオブ酸カリウムストロンチウム；又は変則的な強誘電体（improper ferroelectric）は、[PTO/STO]n又は[LAO/STO]nのうちの１つを含み、ここで‘n’は１～１００である。いくつかの実施形態において、非線形有極性キャパシタはダイのバックエンドに配置され、一方、ドライバ及び比較ロジックのトランジスタはダイのフロントエンドに配置される。

【手続補正3】

【補正対象書類名】明細書

【補正対象項目名】００９０

【補正方法】変更

【補正の内容】

【0090】

いくつかの実施態様において、ＦＥ材料は、ハフニウム（Hf）、ジルコニウム（Zr）、アルミニウム（Al）、シリコン（Si）、これらの酸化物又はこれらの合金化酸化物のうちの１つを含む。いくつかの実施形態では、ＦＥ材料は、Al(1-x)Sc(x)N、Ga(1-x)Sc(x)N、Al(1-x)Y(x)N又はAl(1-x-y)Mg(x)Nb(y)N、yドープHfO2のうちの１つを含み、ここでyは、Al、Ca、Ce、Dy、Er、Gd、Ge、La、Sc、Si、Sr、Sn又はYのうちの１つを含み、ここで‘x’は分数である。いくつかの実施態様において、ＦＥ材料は、ビスマスフェライト（BFO）、チタン酸ジルコン酸鉛（PZT）、ドーピング材料を有するBFO又はドーピング材料を有するPZTを含み、ここで、ドーピング材料は、Nb又はPMN-PTのようなリラクサ強誘電体のうちの１つである。

【手続補正4】

【補正対象書類名】明細書

【補正対象項目名】０１８２

【補正方法】変更

【補正の内容】

【0182】

例１５：例１４の装置において、前記強誘電体材料は、以下のうちの１つを含む、すなわち：ビスマスフェライト（BFO）、ドーピング材料を有するBFOであり、ここで、該ドーピング材料は、ランタン又は周期表のランタニド系列の元素のうちの一方を含む；
チタン酸ジルコン酸鉛（PZT）、又はドーピング材料を有するPZTであり、ここで、該ドーピング材料は、La又はNbのうちの一方を含む；
リラクサ強誘電体は、ニオブ酸マグネシウム鉛（PMN）、ニオブ酸マグネシウム鉛－チタン酸鉛（PMN-PT）、ジルコン酸チタン酸ランタン鉛（PLZT）、ニオブ酸スカンジウム鉛（PSN）、バリウムチタン－亜鉛ニオブタンタル（BT-BZNT）又はバリウムチタン－バリウムストロンチウムチタン（BT-BST）のうちの１つを含む；
ペロブスカイト強誘電体は、BaTiO3、PbTiO3、KNbO3又はNaTaO3のうちの１つを含む；
六方晶強誘電体は、YMnO3又はLuFeO3のうちの１つを含む；
h-RMnO3型の六方晶強誘電体であり、ここで、Rは、セリウム（Ce）、ジスプロシウム（Dy）、エルビウム（Er）、ユーロピウム（Eu）、ガドリウム（Gd）、ホルミウム（Ho）、ランタン（La）、ルテチウム（Lu）、ネオジム（Nd）、プラセオジム（Pr）、プロメチウム（Pm）、サマリウム（Sm）、スカンジウム（Sc）、テルビウム（Tb）、ツリウム（Tm）、イッテルビウム（Yb）又はイットリウム（Y）のうちの１つを含む希土類元素である；
ハフニウム（Hf）、ジルコニウム（Zr）、アルミニウム（Al）、シリコン（Si）、それらの酸化物又はそれらの合金酸化物；
Hf1-x Ex Oy形式のハフニウム酸化物であり、ここで、Eは、Al、Ca、Ce、Dy、er、Gd、Ge、La、Sc、Si、Sr、Sn又はYとすることができる；
Al(1-x)Sc(x)N、Ga(1-x)Sc(x)N、Al(1-x)Y(x)N又はAl(1-x-y)Mg(x)Nb(y)N、yドープHfO2であり、ここで、yは、Al、Ca、Ce、Dy、Er、Gd、Ge、La、Sc、Si、Sr、Sn又はYのうちの１つを含み、‘x’は分数（fraction）である；
ニオブ酸型化合物LiNbO3、LiTaO3、リチウム鉄タンタルオキシフッ化物、ニオブ酸バリウムストロンチウム、ニオブ酸ナトリウムバリウム又はニオブ酸カリウムストロンチウム；又は
変則的な強誘電体（improper ferroelectric）は、[PTO/STO]n又は[LAO/STO]nのうちの１つを含み、ここで‘n’は１～１００である。

【国際調査報告】