特表 2024-505877 ルックアップテーブルベースのアナログ‐デジタルコンバータ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-02-08

(54)【発明の名称】ルックアップテーブルベースのアナログ‐デジタルコンバータ

(51)【国際特許分類】

   H03M 1/10 20060101AFI20240201BHJP

   H03M 1/50 20060101ALI20240201BHJP

   H03M 1/46 20060101ALI20240201BHJP

【ＦＩ】

H03M1/10 A

H03M1/50

H03M1/46

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2023545228

(86)(22)【出願日】2022-01-26

(85)【翻訳文提出日】2023-09-26

(86)【国際出願番号】 US2022013802

(87)【国際公開番号】W WO2022164841

(87)【国際公開日】2022-08-04

(31)【優先権主張番号】17/158,526

(32)【優先日】2021-01-26

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】507107291

【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド

(74)【代理人】

【識別番号】230129078

【弁護士】

【氏名又は名称】佐藤 仁

(72)【発明者】

【氏名】ヴィスヴェスヴァラヤ アッパラ ペンタコタ

(72)【発明者】

【氏名】ナラシムハン ラジャゴパル

(72)【発明者】

【氏名】チラグ チャンドラハス シェッティ

(72)【発明者】

【氏名】プラサンス ケイ

(72)【発明者】

【氏名】ニーラジ シュリヴァスタヴァ

(72)【発明者】

【氏名】イーシャン ミグラニ

(72)【発明者】

【氏名】ジャガンナサン ヴェンカタラマン

【テーマコード（参考）】

5J022

【Ｆターム（参考）】

5J022AA11

5J022AA15

5J022AB02

5J022BA01

5J022BA05

5J022BA06

5J022CD01

5J022CF08

(57)【要約】

アナログ‐デジタルコンバータシステム（１０）が、デジタル入力コードに基づいて較正電圧を生成するためのデジタルアナログコンバータ（３２）と、デジタルアナログコンバータ（３２）から較正電圧を受け取り、サンプリングされた電圧を受け取り、較正電圧に基づいてデジタル出力コードを生成し、サンプリングされた電圧に基づいてデジタル出力コードを生成するために、デジタルアナログコンバータ（３２）に接続されたアナログ‐デジタルコンバータ（１８）とを含む。アナログ‐デジタルコンバータシステム（１０）は、第１のデジタル出力コードを、デジタル入力コードに関連して格納するために、アナログ‐デジタルコンバータ（１８）に接続されたルックアップテーブル（２０）を有し得る。アナログ‐デジタルコンバータシステム（１０）を較正するための方法も説明される。

【特許請求の範囲】

【請求項1】

アナログ‐デジタルコンバータシステムであって、
デジタルコード入力と前記デジタルコード入力に基づく較正電圧出力とを有する較正回路要素と、
前記較正電圧出力又はサンプリングされた電圧に接続されるように動作可能な入力を有する第１のアナログ‐デジタルコンバータ（ＡＤＣ）と、
を含み、
前記第１のアナログ‐デジタルコンバータが、前記較正電圧出力に基づいて第１のデジタル出力コードを出力し、前記サンプリングされた電圧及び前記第１のデジタル出力コードに基づいて第２のデジタル出力コードを出力するように動作可能である、
アナログ‐デジタルコンバータシステム。

【請求項2】

請求項１に記載のアナログ‐デジタルコンバータシステムであって、前記較正回路要素がデジタルアナログコンバータを含み、前記アナログ‐デジタルコンバータシステムが第１のマルチプレクサを更に含み、前記第１のマルチプレクサが、前記較正電圧出力及びサンプリングされた電圧を前記アナログ‐デジタルコンバータに選択的に送信するために、前記デジタルアナログコンバータ及び前記アナログ‐デジタルコンバータに接続される、アナログ‐デジタルコンバータシステム。

【請求項3】

請求項２に記載のアナログ‐デジタルコンバータシステムであって、較正コントローラを更に含み、前記較正コントローラが、前記デジタルコード入力を前記デジタルアナログコンバータに送信するため、及び、前記デジタルコード入力が前記デジタルアナログコンバータに送信される一方で前記マルチプレクサに前記較正電圧出力を前記アナログ‐デジタルコンバータに送信させるために、前記デジタルアナログコンバータ及び前記第１のマルチプレクサに接続される、アナログ‐デジタルコンバータシステム。

【請求項4】

請求項３に記載のアナログ‐デジタルコンバータシステムであって、第２のアナログ‐デジタルコンバータを更に含み、前記第２のアナログ‐デジタルコンバータが、前記デジタルアナログコンバータから前記較正電圧出力を受け取り、前記サンプリングされた電圧を受け取り、前記較正電圧出力及び前記サンプリングされた電圧に基づいてデジタル出力コードを生成するために、前記デジタルアナログコンバータに接続される、アナログ‐デジタルコンバータシステム。

【請求項5】

請求項４に記載のアナログ‐デジタルコンバータシステムであって、第２のマルチプレクサを更に含み、前記第２のマルチプレクサが、前記較正電圧出力を前記第２のアナログ‐デジタルコンバータに選択的に送信するために前記デジタルアナログコンバータ及び前記第２のアナログ‐デジタルコンバータに接続される、アナログ‐デジタルコンバータシステム。

【請求項6】

請求項１に記載のアナログ‐デジタルコンバータシステムであって、前記第１のデジタル出力コードを前記デジタルコード入力に関連して格納するためのルックアップテーブルを更に含む、アナログ‐デジタルコンバータシステム。

【請求項7】

請求項１に記載のアナログ‐デジタルコンバータシステムであって、前記アナログ‐デジタルコンバータが、電圧を遅延信号に変換し、前記遅延信号に基づいて前記第１及び第２のデジタル出力コードを生成するための回路を含む、アナログ‐デジタルコンバータシステム。

【請求項8】

ルックアップテーブルベースのアナログ‐デジタルコンバータシステムであって、
デジタルコード入力と前記デジタルコード入力に基づく較正電圧出力とを有するデジタルアナログコンバータと、
前記較正電圧出力とサンプリングされた電圧入力とに結合される第１のアナログ‐デジタルコンバータであって、前記較正電圧出力に基づいて第１のデジタル出力コードを出力し、前記サンプリングされた電圧入力に基づいて第２のデジタル出力コードを出力するように動作可能である前記第１のアナログ‐デジタルコンバータと、
前記第１のデジタル出力コードを前記デジタルコード入力に関連して格納するために前記アナログ‐デジタルコンバータに接続されるルックアップテーブルと、
を含む、ルックアップテーブルベースのアナログ‐デジタルコンバータシステム。

【請求項9】

請求項８に記載のルックアップテーブルベースのアナログ‐デジタルコンバータシステムであって、第１のマルチプレクサを更に含み、前記第１のマルチプレクサが、前記較正電圧出力及び前記サンプリングされた電圧入力のうちの１つを前記アナログ‐デジタルコンバータに選択的に送信するために、前記デジタルアナログコンバータ及び前記アナログ‐デジタルコンバータに接続される、ルックアップテーブルベースのアナログ‐デジタルコンバータシステム。

【請求項10】

請求項９に記載のルックアップテーブルベースのアナログ‐デジタルコンバータシステムであって、較正コントローラを更に含み、前記較正コントローラが、前記デジタルコード入力を前記デジタルアナログコンバータに送信するため、及び、前記デジタルコード入力が前記デジタルアナログコンバータに送信される一方で、前記マルチプレクサに前記較正電圧出力を前記アナログ‐デジタルコンバータに送信させるために、前記デジタルアナログコンバータ及び前記第１のマルチプレクサに接続される、ルックアップテーブルベースのアナログ‐デジタルコンバータシステム。

【請求項11】

請求項１０に記載のルックアップテーブルベースのアナログ‐デジタルコンバータシステムであって、第２のアナログ‐デジタルコンバータを更に含み、前記第２のアナログ‐デジタルコンバータが、前記デジタルアナログコンバータから前記較正電圧出力を受け取り、前記サンプリングされた電圧入力を受け取り、前記較正電圧出力及び前記サンプリングされた電圧入力に基づいてデジタル出力コードを生成するために、前記デジタルアナログコンバータに接続される、ルックアップテーブルベースのアナログ‐デジタルコンバータシステム。

【請求項12】

請求項１１に記載のルックアップテーブルベースのアナログ‐デジタルコンバータシステムであって、第２のマルチプレクサを更に含み、前記第２のマルチプレクサが、前記較正電圧出力を前記第２のアナログ‐デジタルコンバータに選択的に送信するために、前記デジタルアナログコンバータ及び前記第２のアナログ‐デジタルコンバータに接続される、ルックアップテーブルベースのアナログ‐デジタルコンバータシステム。

【請求項13】

請求項８に記載のルックアップテーブルベースのアナログ‐デジタルコンバータシステムであって、前記アナログ‐デジタルコンバータが、電圧を遅延信号に変換し、前記遅延信号に基づいて前記第１及び第２のデジタル出力コードを生成するための回路を含む、ルックアップテーブルベースのアナログ‐デジタルコンバータシステム。

【請求項14】

アナログ‐デジタルコンバータシステムを較正する方法であって、
デジタルアナログコンバータによって、デジタル入力コードに基づいて較正電圧を生成することと、
第１のアナログ‐デジタルコンバータによって、前記較正電圧に基づいて第１のデジタル出力コードを生成することと、
前記第１のアナログ‐デジタルコンバータによって、サンプリングされた電圧に基づいて第２のデジタル出力コードを生成することと、
前記第１のデジタル出力コードを前記デジタル入力コードに関連してルックアップテーブルに格納することと、
を含む、方法。

【請求項15】

請求項１４に記載の較正方法であって、前記較正電圧及び前記サンプリングされた電圧のうちの１つを前記アナログ‐デジタルコンバータに選択的に送信するように第１のマルチプレクサを用いることを更に含む、較正方法。

【請求項16】

請求項１５に記載の較正方法であって、前記デジタル入力コードを前記デジタルアナログコンバータに送信することと、前記デジタル入力コードが前記デジタルアナログコンバータに送信される一方で、前記較正電圧を前記アナログ‐デジタルコンバータに送信することとを更に含み、較正方法

【請求項17】

請求項１６に記載の較正方法であって、第２のアナログ‐デジタルコンバータに、前記デジタルアナログコンバータから前記較正電圧を受け取らせ、前記較正電圧及び前記サンプリングされた電圧に基づいてデジタル出力コードを生成させることを更に含む、較正方法。

【請求項18】

請求項１４に記載の較正方法であって、前記アナログ‐デジタルコンバータが、電圧を遅延信号に変換するための回路を含み、前記第１及び第２のデジタル出力コードが前記遅延信号に基づいて生成される、較正方法。

【発明の詳細な説明】

【技術分野】

【0001】

アナログ‐デジタル（Ａ／Ｄ）コンバータ（ＡＤＣ）は、アナログ信号を表すデジタルコードを生成するために用いられ得る。無線周波数サンプリングレシーバにおいて信号をデジタル化するためのアナログ‐デジタルコンバータは、高速で動作することが必要とされ得る。アナログ‐デジタルコンバータは、米国特許出願公開番号２０１２／０２１２３５８（Ｓｈｉら）、２０１５／０２４４３８６（Ｅｌ－Ｃｈａｍｍａｓ）、２０１９／０００７０７１（Ｎａｇａｒａｊａｎら）、及び２０１９／０２８０７０３（Ｎａｒｕら）に記載されている。

【特許文献1】米国特許出願公開番号 ２０１２／０２１２３５８

【特許文献2】米国特許出願公開番号 ２０１５／０２４４３８６

【特許文献3】米国特許出願公開番号 ２０１９／０００７０７１

【特許文献4】米国特許出願公開番号 ２０１９／０２８０７０３

【0002】

幾つかのアナログ‐デジタルコンバータは、一つ又は複数の電圧‐遅延（Ｖ２Ｄ）構成要素を有し、少なくとも部分的に、遅延ドメインにおいて動作する。遅延ベースのアナログ‐デジタルコンバータは、米国特許出願番号１６／２１７，６４３（Ｓｏｕｎｄａｒａｒａｊａｎら、２０１８年１２月１２日出願）（米国公開番号２０２０／０１９５２６８（２０２０年６月１８日））、１６／４１０，６９８（Ｄｕｓａｄら、２０１９年５月１３日出願）（米国特許第１０，６７３，４５６号（２０２０年６月２日））、及び１６／５１７，７９６（Ｐｅｎｔａｋｏｔａら、２０１９年７月２２日出願）（米国特許第１０，６７３，４５３号（２０２０年６月２０日））に記載されている。米国特許出願番号１６／２１７，６４３、１６／４１０，６９８及び１６／５１７，７９６全体が参照として本明細書にとして組み込まれる。更に、下の表１に識別される５件の米国特許出願の開示全体が参照として本明細書に組み込まれる。遅延ベースのアナログ‐デジタルコンバータは、所望される場合、面積及び電力要件が低減され高速で動作され得る。

【特許文献5】米国特許出願番号 １６／２１７，６４３

【特許文献6】米国特許出願番号１６／４１０，６９８

【特許文献7】米国特許出願番号１６／５１７，７９６

【表1】

【発明の概要】

【0003】

本記載はアナログ‐デジタルコンバータシステムに関し、特に、デジタル入力コードに基づいて較正電圧を生成するためのデジタルアナログコンバータと、デジタルアナログコンバータに接続され、デジタルアナログコンバータから較正電圧を受け取り、サンプリングされた電圧を受け取り、較正電圧に基づいてデジタル出力コードを生成し、サンプリングされた電圧に基づいてデジタル出力コードを生成するためのアナログ‐デジタルコンバータとを有するアナログ‐デジタルコンバータシステムに関する。

【0004】

本記載はまた、ルックアップテーブルベースのアナログ‐デジタルコンバータシステムに関し、特に、デジタル入力コードに基づいて較正電圧を生成するためのデジタルアナログコンバータと、デジタルアナログコンバータに接続され、較正電圧を受け取り、サンプリングされた電圧を受け取り、較正電圧に基づいて第１のデジタル出力コードを生成し、サンプリングされた電圧に基づいて第２のデジタル出力コードを生成するためのアナログ‐デジタルコンバータと、アナログ‐デジタルコンバータに接続され、第１のデジタル出力コードをデジタル入力コードに関連して格納するためのルックアップテーブルとを有するルックアップテーブルベースのアナログ‐デジタルコンバータシステムに関する。

【0005】

本記載はまた、アナログ‐デジタルコンバータシステムを較正する方法に関する。この方法は、デジタルアナログコンバータに、デジタル入力コードに基づいて較正電圧を生成させることと、アナログ‐デジタルコンバータに、デジタルアナログコンバータから較正電圧を受け取らせ、較正電圧に基づいて第１のデジタル出力コードを生成させ、サンプリングされた電圧に基づいて第２のデジタル出力コードを生成させることと、第１のデジタル出力コードをデジタル入力コードに関連してルックアップテーブルに格納することとを含む。

【図面の簡単な説明】

【0006】

【図1】遅延ベースのアナログ‐デジタルコンバータシステムのブロック図である。

【0007】

【図2】図１のアナログ‐デジタルコンバータシステムのルックアップテーブルのポピュレート及び使用方法の図である。

【0008】

【図3】図１のアナログ‐デジタルコンバータシステムのブロック図であり、並列に配置された２つのアナログ‐デジタルコンバータ及び２つのルックアップテーブルを示す。

【0009】

【図4】図１のアナログ‐デジタルコンバータシステムのブロック図であり、並列に配置された３つのアナログ‐デジタルコンバータを示す。

【0010】

【図5】図１のアナログ‐デジタルコンバータのバックエンドのブロック図である。

【0011】

【図6】図５に示されるマルチビット段をシングルビット段の最初の１つに接続するための結合器のブロック図である。

【0012】

【図7】図５のバックエンドの、それぞれ、ＡＮＤゲート及び遅延比較器によって生成されるＡＮＤゲート遅延及び比較器遅延を示すグラフであり、ＡＮＤゲート遅延及び比較器遅延は入力信号遅延の関数である。

【0013】

【図8】出力信号遅延を図７の入力信号遅延の関数として示すグラフである。

【0014】

【図9】図５のバックエンドのためのサインアウト回路及び遅延アウト回路に併合された比較器回路の一例の回路図である。

【発明を実施するための形態】

【0015】

図１は、本記載に従って構築されたアナログ‐デジタルコンバータシステム１０を示す。システム１０は、入力ライン１６上で、サンプリングされた電圧Ｖ_ＩＮを受け取るためのアナログマルチプレクサであり得る少なくとも第１及び第２のマルチプレクサ１２及び１４と、ライン１７上で第１のマルチプレクサ１２からの出力電圧Ｖ_１を受け取るためのアナログ‐デジタルコンバータ１８と、ルックアップテーブル（ＬＵＴ）２０とを有する。これ以降に更に詳細に説明するように、ルックアップテーブル２０は、デジタルメモリ回路で構築され得、メモリ／デジタルプロセッサシステム３００（図４）の一つ又は複数の部分を構成し得る。ルックアップテーブル２０は較正モードでポピュレートされる。ポピュレートされたテーブル２０は、その後、アナログ‐デジタル変換（又はミッション）モードで情報リソースとして用いられる。

【0016】

アナログ‐デジタルコンバータシステム１０はまた、第３のマルチプレクサ２２（図１）を有し、第３のマルチプレクサ２２は、ライン２４上でアナログ‐デジタルコンバータ１８からデジタルコードを受け取り、そのデジタルコードをルックアップテーブル２０に適用するためのデジタルマルチプレクサであり得る。これ以降に更に詳細に説明するように、第３のマルチプレクサ２２は、それぞれ、読み出し及び書き込み経路２６及び２８上で較正モード及びアナログ‐デジタル変換（又はミッション）モードで動作する。第１及び第２のマルチプレクサ１２及び１４及び第３のマルチプレクサ２２は、較正コントローラ３０によって動作される。デジタルアナログ（Ｄ／Ａ）コンバータ（ＤＡＣ）３２もまた、較正コントローラ３０によって動作される。デジタルアナログコンバータ３２は、較正電圧Ｖ_ＤＡＣをライン３４上で第１及び第２のマルチプレクサ１２及び１４に印加する。較正電圧Ｖ_ＤＡＣは、ライン３６上で較正コントローラ３０によってデジタルアナログコンバータ３２（図１）に適用されるデジタル入力コード１００（図２）に基づいてデジタルアナログコンバータ３２によって生成される。

【0017】

第１のマルチプレクサ１２、アナログ‐デジタルコンバータ１８、及び第３のマルチプレクサ２２は、較正モード及びアナログ‐デジタル変換モードで、共に動作され得る。較正モードにおいて、較正コントローラ３０は、ライン３６（図１）上に一連の２^∧Ｎ（２^Ｎ）デジタルコード１００（図２）を発行して、デジタルアナログコンバータ３２に、対応する一連の２^∧Ｎの異なる電圧Ｖ_ＤＡＣ＝Ｖｒ／（２^∧Ｎ）をライン３４上に印加させる。ここで、Ｖｒは、ライン１６上でサンプリングされ入力されるよう予期されるサンプリングされた電圧Ｖ_ＩＮの最低値から最高値の入力範囲であり、Ｎビットは第１のアナログ‐デジタルコンバータ１８の分解能である。従って、例えば、Ｖ_ＩＮが０Ｖから５Ｖの範囲内にあると予期される場合、Ｖｒは５Ｖ付近の値である。

【0018】

較正モードでは、図２において例（Ｎ＝９）として示されているように、較正コントローラ３０（図１）は、ライン３６上に一連の２^∧９＝５１２の入力コード１００（図２）を発行して、デジタルアナログコンバータ３２（図１）に、対応する較正電圧Ｖ_ＤＡＣを生成させる。較正電圧Ｖ_ＤＡＣは、第１のマルチプレクサ１２によって、ライン１７上で、出力電圧Ｖ_１として第１のアナログ‐デジタルコンバータ１８に送信される。第１のアナログ‐デジタルコンバータ１８は、較正電圧Ｖ_ＤＡＣ（Ｖ_１）を、Ｎ＋ｎビットの対応する出力コード１０２（図２）に変換する。ルックアップテーブルをポピュレートするために、出力コード１０２は、第３のマルチプレクサ２２（図１）及び書き込み経路２６を介してルックアップテーブル２０に記録される。

【0019】

図２に示される例では、第１のアナログ‐デジタルコンバータ１８の非線形性に適応するためにＮ＋ｎ＞Ｎ（即ち、ｎ＞０）である。図示された例において、アナログ‐デジタルコンバータ１８によって出力され得る可能な出力コード１０２の総数（Ｎ＋ｎ）は、ルックアップテーブル２０内に格納されている入力コード１００の実際の数（Ｎ）よりも大きくなければならない。その理由は、動作において、アナログ‐デジタルコンバータ１８によって生成される出力コードとライン３６上で送信される対応する入力コードとの関係が、線形になることが予期されないからである。図示された例において、Ｎ＝９、２^９＝５１２であり、ルックアップテーブル２０に格納される入力コード１００は、０から５１１までの範囲であり、各入力コード１００の最下位ビット（ＬＳＢ）はライン１７上の１ミリボルト（ｍｖ）を表し、一方、Ｎ＋ｎ＝１１、２^１１＝２０４８であり、アナログ‐デジタルコンバータ１８によって出力され得る異なるコード１０２の総数は、０から２０４７の範囲である。

【0020】

ルックアップテーブル２０では、較正モードにおいて、アナログ‐デジタルコンバータ１８によって実際に生成される２^∧Ｎ出力コード１０２は、較正コントローラ３０によってデジタルアナログコンバータ３２に送信される２^∧Ｎ入力コード１００と相関される。入力コード１００から、記録された出力コード１０２までの経験的に開発された伝達関数１０４（図２）は非線形であるが、単調であり、各入力コード１００に対して一意である。図示された例において、伝達関数１０４は、較正モードにおいて、デジタルアナログコンバータ３２に異なる入力コード１００が入力されることに応答して、アナログ‐デジタルコンバータ１８の出力を観察することによって経験的に確立される。また、ルックアップテーブル２０をポピュレートする図示された方法は、特定の入力コードの値（例えば、５）を出力コードの値（例えば、１４）にマッピングすることが、前の入力コードの値（例えば、４）に依存しないという意味においてメモリレスである。所望される場合、出力コードの各取り込みは、アナログ‐デジタルコンバータ１８から複数のコードを取り込み、それらのコードを平均化して、マッピングの前にノイズを除去することを含み得る。

【0021】

図２にも例として図示されているアナログ‐デジタル変換（又はミッション）モードにおいて、第１のマルチプレクサ１２（図１）は、サンプリングされた電圧Ｖ_ＩＮをライン１６上で受け取る。第１のマルチプレクサ１２は、較正コントローラ３０の制御下で、サンプリングされた電圧Ｖ_ＩＮ（Ｖ_１）をアナログ‐デジタルコントローラ１８に出力し、アナログ‐デジタルコントローラ１８は、対応するコードを第３のマルチプレクサ２２に出力する。較正コントローラ３０は、第３のマルチプレクサ２２に、読み出し経路２８を介してコードをルックアップテーブル２０に適用させる。

【0022】

未知のサンプリングされた電圧Ｖ_ＩＮ（Ｖ_１）各々について、アナログ‐デジタルコンバータ１８のＮ＋ｎビット出力がルックアップテーブル２０内で検索され、その較正された値（Ｎビットの入力コードにおける）がライン５０上に出力される。図２に基づいて、未知の電圧Ｖ_ＩＮ（Ｖ_１）がアナログ‐デジタルコンバータ１８に３７ユニット（例えば）に対するコードを出力させる場合、１０ユニットに対するコードを出力ライン５０上に出力するようにルックアップテーブル２０が用いられる。図示された例では、ミッションモードにおいて、対応する出力コードがアナログ‐デジタルコンバータ１８によって出力されるコードに最も近い格納された入力コードを選択するためにルックアップテーブル２０が用いられるが、アナログ‐デジタルコンバータ１８によって出力されるコードが、２つの格納された出力コード間の等距離にある場合は、ルックアップテーブル２０が用いられて、その格納された出力コードが２つの格納された出力コードのうちの小さい方である格納された入力コードを選択する。従って、図２に図示された例では、３７は、３４と４０との間で等距離であり、３４は４０より小さいので、選択された格納された入力コードは３４である。

【0023】

具体的な図示例は、較正コントローラ３０が較正モードにおいて１０ユニットに対して入力コード１００を発行したとき、デジタルアナログコンバータ３２が１０ユニットの電圧Ｖ_ＤＡＣ（Ｖ_１）を印加し、その電圧が、アナログ‐デジタルコンバータ１８によって、３４ユニットに対する出力コード１０２に変換され、出力コード１００（３４ユニット）が１０ユニットに対する入力コード１０２に相関されてルックアップテーブル２０内に記録された状況を指す。言い換えると、システム１０が較正されたとき、１０ユニットの入力コードと３４ユニットの出力コードとの間の相関が観察され、観察された出力コード（３４ユニット）が入力コード（１０ユニット）に関連付けられてルックアップテーブル２０に格納されている。伝達関数１０４は較正に基づき、ルックアップテーブル２０内に格納された相関関係は、実験（即ち、観察）によって作成される。しかしながら、本記載は、図示された例に限定されない。

【0024】

図示された構成において、デジタルアナログコンバータ３２は、アナログ‐デジタルコンバータ１８の入力範囲Ｖｒを網羅する較正電圧Ｖ_ＤＡＣを生成するために用いられる。較正モードにおいて、デジタルアナログコンバータ３２の線形出力Ｖ_ＤＡＣは、アナログ‐デジタルコンバータ１８に入力される。そのような入力コード１００の各々に対して、Ｖｒ／（２^∧Ｎ）の段階的な間隔で、Ｎ＋ｎビットの出力コード１０２がアナログ‐デジタルコンバータ１８によって出力される。ルックアップテーブル２０はデジタル状回路のメモリ要素を含み得る。図示された例では、較正モードにおけるライン２４、２８上の出力コード１０２は、ルックアップテーブル２０のメモリ要素に格納される。

【0025】

従って、較正モードの間、アナログ‐デジタルコンバータ１８（回路ブロック）の非線形の入力‐出力特性は既知の入力コード１００を用いて取得される。ルックアップテーブル２０がポピュレートされる較正プロセスは、定期的であるが長い間隔で実施される比較的時間がかかるプロセスであり得る。その後、アナログ‐デジタル変換モードの間、未知のサンプリングされた電圧Ｖ_ＩＮに対して、システム１０は、出力コード１０２をサンプリングされた電圧Ｖ_ＩＮにデジタル的にマッピングする。アナログ‐デジタルコンバータ１８によって実施される非線形処理は、高速で実施され得、その間、非線形ブロックの出力コードは、較正モードにおいて取得されたブロックの伝達関数１０４（図２）の反転を介して渡され、線形出力（例えば、ライン５０上に出力されたコード）を取得する。図示された構成において、較正プロセス及びアナログ‐デジタル変換プロセスは、複雑な算術的関数又はかなりの空間と電力を必要とするハードウェアを用いずに有利に実施され得る。

【0026】

所望される場合、アナログ‐デジタルコンバータ１８は、例として、図５～図９に関連して説明されるように、図示のように構築され得る。アナログ‐デジタルコンバータ１８は、２ビットのデジタル情報を生成するために並列に動作される、遅延回路及び遅延比較器を有し得る。マルチビット段からの遅延の残りは、結合器によって結合され得、一連のシングルビット段に適用され得る。所望される場合、第１、第２、及び第３～第ｉのシングルビット段は、連続する段で構築及び動作され得、デジタル情報のそれぞれのビットをルックアップテーブル２０に提供する。これ以降に説明されるシステムにおいて用いられるタイプの時間ベースのユニットを設計し、時間ベースのユニットを高速で動作させることは可能であるが、それらは、本質的に非線形である。図５～図９に関連してこれ以降に説明される遅延ベースの信号処理の例において、各段において渡される残りは単調であるが、非線形である。

【0027】

ここで図３及び図４を参照すると、アナログ‐デジタルコンバータシステム１０は、２、３、４、又はそれ以上のチャネルを有し得る。図３には２つのチャネルが示されている。図４には３つのチャネルが示されている。図３に示されるように、第２のチャネルは、第２のアナログ‐デジタルコンバータ１１０、第２のルックアップテーブル１１２、及び結合器回路１１４を有する。第２のアナログ‐デジタルコンバータ１１０は、両方ともほぼ同じ構成に配置された本質的に同じ構成要素からできているという意味で、第１のアナログ‐デジタルコンバータ１８と本質的に同じである。それにもかかわらず、製造における差によって、２つのアナログ‐デジタルコンバータ１８及び１１０は異なる伝達関数１０４を有し得、その結果、これら２つの機器１８及び１１０を個別に較正することが望ましい場合がある。図１に示される第３のマルチプレクサ２２と同様の第４のマルチプレクサが、第２のアナログ‐デジタルコンバータ１１０と第２のルックアップテーブル１１２との間に配置される。第３及び第４のマルチプレクサ２２は、本質的に同じように構築及び動作され得、図を明確にするために図３には示されていない。

【0028】

図３は、第１のチャネルが較正モードで動作され、第２のチャネルがアナログ‐デジタル変換モードで動作されていることを示している。従って、第１のマルチプレクサ１２は、（ＭＵＸ１２出力、Ｖ_１を介して）較正電圧Ｖ_ＤＡＣを第１のアナログ‐デジタルコンバータ１８に送信して第１のルックアップテーブル２０をポピュレートするところを示され、一方、第２のマルチプレクサ１４は、（ＭＵＸ１４出力、Ｖ_２を介して）サンプリングされた電圧Ｖ_ＩＮｖを第２のアナログ‐デジタルコンバータ１１０に送信して出力コードを生成し、その出力コードが、第２のアナログ‐デジタルコンバータ１１０のための第２のルックアップテーブル１１２に記録された伝達関数の反転を受けて、較正されたコードを生成し、その較正されたコードが結合器回路１１４を介して、ライン５０に出力されるところを図示されている。

【0029】

所望される場合、アナログ‐デジタルコンバータシステム１０は、第１のチャネルがアナログ‐デジタル変換モードで動作される間に、第２のチャネルが較正モードで動作され得る。その場合、第２のマルチプレクサ１４は、較正電圧Ｖ_ＤＡＣ（Ｖ_２）を第２のアナログ‐デジタルコンバータ１１０に送信して、第２のルックアップテーブル１１２をポピュレートし、一方、第１のマルチプレクサ１２は、サンプリングされた電圧Ｖ_ＩＮ（Ｖ_１）を第１のアナログ‐デジタルコンバータ１８に送信して出力コードを生成し、その出力コードが、第１のルックアップテーブル２０に記録された伝達関数の反転を受けて、較正されたコードを生成し、そのコードが結合器回路１１４を介してライン５０上に出力される。図示された構成において、結合器回路１１４は、較正コントローラ３０の制御下で選択的に動作される

【0030】

図４を参照すると、第３のチャネルには、第３のアナログ‐デジタルコンバータ２００及び第５のマルチプレクサ２０２が備えられ得、第５のマルチプレクサ２０２はデジタルマルチプレクサである。３つのチャネルの各々において、バッファ２０４、２０６、及び２０８は、それぞれのマルチプレクサ１２、１４、及び２０２とそれぞれのアナログ‐デジタルコンバータ１８、１１０、及び２００との間に配置される。図を明確にするために、バッファ２０４、２０６、及び２０８は、図１及び図３には示されていない。同様に、３つのアナログ‐デジタルコンバータ１８、１１０、及び２００とメモリ／デジタルプロセッサシステム３００との間に適切なデジタルマルチプレクサが配置され得る。第１及び第２のチャネルに対するルックアップテーブル２０及び１１２は、第３のチャネルに対する同様のルックアップテーブルと同様に、メモリ／デジタルプロセッサシステム３００の一部である。３つのルックアップテーブルの各々は、第１のチャネルのルックアップテーブル２０に関連して上述したように動作する。

【0031】

図４に示されるように、第２のサンプリングされた電圧Ｖ_ＩＮ２（２）が、第２及び第３のチャネルのマルチプレクサ１４及び２０２に印加され、第１のサンプリングされた電圧Ｖ_ＩＮ（１）は、第１及び第２のチャネルのマルチプレクサ１２及び１４に印加され、較正電圧Ｖ_ＤＡＣ（Ｄ）は３つのチャネル全てのマルチプレクサ１２、１４、及び２０２に印加される。所望される場合、アナログ‐デジタルコンバータシステム１０は、それぞれ、第１及び第４のマルチプレクサ１２及び２０２に印加される第３及び第４のサンプリングされた電圧（０）及び（３）を受け取り処理するように構成され得る。３つのチャネル及びデジタルアナログコンバータ３２は全て、較正コントローラ３０の制御下で動作され、較正コントローラ３０は、明確にするために図４には示されていない。

【0032】

従って、所望される場合、アナログ‐デジタルコンバータシステム１０のチャネルの内の一つが較正され得、その間、他のチャネルの一つ又は複数がアナログ‐デジタル変換に用いられる。マルチチャネル構成は比較的簡単に拡張できるという利点を有する。図示された構成において、単一のデジタルアナログコンバータ３２のみを用いてチャネルの全てが較正され得、システム毎のチャネル数は、高線形性ブロックにおける比例的増加なしに、増加され得、従って、電力及び面積が節約され得る。また、異なるチャネル間の要件を一致させる必要がない。図示された構成において、各アナログ‐デジタルコンバータ１８、１００、及び２００は、独立して較正され得、それによって、バックグラウンド推定及び較正アルゴリズムに対する要件を軽減又は排除する。

【0033】

本記載の別の態様に従って、非線形アナログ‐デジタルコンバータがミッションモードから出られない場合、同じタイプの補助アナログ‐デジタルコンバータがラウンドロビン方式で用いられ得る。すなわち、第１のアナログ‐デジタルコンバータが較正位相にある間、他のアナログ‐デジタルコンバータがミッションモードで動作し、その逆も同様である。本記載のこの態様において、入力及びデジタルアナログコンバータ出力は第１のアナログ‐デジタルコンバータ及び補助アナログ‐デジタルコンバータに多重化される。

【0034】

所望される場合、本明細書で説明されるデバイス及びシステムの要素の幾つか又は全てが、集積回路（ＩＣ）内に集積され得るか又は種々の半導体及び／又は他のプロセスに従って単一の半導体ダイ（図には示されていない）上又はその上に形成され得る。導電線は、半導体ダイの上の絶縁層に形成された金属構造、半導体ダイに形成されたドープされた領域（シリサイド化され得る）、又は半導体ダイの上に形成されたドープされた半導体構造（シリサイド化され得る）であり得る。幾つかの例の回路構造を実装するために用いられるトランジスタは、バイポーラ接合トランジスタ（ＢＪＴ）又は金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）であり得、ｎ型又はｐ型であり得る。集積デバイス及び要素は、抵抗器、キャパシタ、論理ゲート、及び明確にするために図示されていない他の適切な電子デバイスも含み得る。

【0035】

アナログ‐デジタルシステム１０は、良好な信号対雑音比（ＳＮＲ）を有し得、高速で動作し、下位技術ノードと共に機能し得る。本記載の一態様に従うと、高度に非線形な遅延ベースの構成要素（例えば、図５に示されたタイプ）を有するが、面積及び電力要件が緩和され、高速で動作し、技術ノードを用いて良好に拡張可能である線形アナログ‐デジタルコンバータシステムを提供することにより利点が達成される。要約すると、本記載は、デジタル回路に動作可能に接続された本質的に非線形のアナログブロックを用いる、高度に線形の高速アナログ‐デジタルコンバータシステム１０を提供するために用いられ得る。

【0036】

スケーラビリティの点では、デジタル集積回路の性能は、ＣＭＯＳスケーリングとともに大きく向上したが、これはアナログ集積回路に対して適用可能ではなかった。本記載に従って、ＣＭＯＳスケーリングは、時間ドメイン（又は遅延ドメイン）信号処理を用いることにより、アナログ集積回路における性能を改善するために用いられ得る。従って、時間‐デジタルコンバータ（ＴＤＣ）を用いるアナログ‐デジタルコンバータシステムが有利である。時間‐デジタルコンバータは、本質的に非線形であり得るが、メモリレス及び単調になるように設計され得、重要なフィードバックループを必要としないので、非常に高速で、非常に優れたビットエラー率（ＢＥＲ）性能を有し得る。これらの有利な特性は、所望される場合、メモリレスデバイスを用いて、図５～図９に図示されるような、アナログ‐デジタルコンバータ１８のバックエンドを構築することによって達成され得る。上記で示されたように、本記載の一態様に従うと、特定の入力コードの値（例えば、５）を出力コードの値（例えば、１４）にマッピングすることは、前の入力コードの値（例えば、４）に依存しない。また、アナログ‐デジタルコンバータ１８のバックエンドは、較正の間、入力コード（ライン３６上）が増加するたびに、対応する出力コード（ライン２４上）もまた増加するように構築され得るが、必ずしも線形である必要はない。

【0037】

本記載は多くの利点を提供する。そのような利点の一つは、結合された制約を切り離す機能である。特に、効果的に高速で線形のアナログ‐デジタルコンバータシステムは、少なくとも次の３つの構成要素、即ち、（１）線形で低速のデジタルアナログコンバータ３２、（２）高速アナログブロックで形成された一つ又は複数の非線形デジタルアナログコンバータ１８、１１０、及び２００、及び（３）一つ又は複数の高速デジタル状ルックアップテーブル２０及び１１２を有するメモリ／デジタル処理システム３００を組み合わせることによって構築され得る。

【0038】

本明細書に説明されるアーキテクチャを用いると、高い線形性要件が、アナログ‐デジタルコンバータ１８、１１０、及び２００の代わりにデジタルアナログコンバータ３２に渡され得る。これは、線形性及び精度を備えた低速で動作するアナログ回路を設計及び実装するのは比較的難しくないため利点となる。本記載に従って、一つ又は複数のアナログ‐デジタルコンバータ１８、１１０、及び２００は、線形性を妥協することによって高速で動作するように設計され得る。しかしながら、アナログ‐デジタルコンバータ１８、１１０、及び２００は、ルックアップテーブル２０及び１１２と結合して、線形アナログ‐デジタルコンバータのように動作し得る。同様に、メモリ２０及び１２２は、デジタル回路内に実装され、高速用に構成され得る。

【0039】

外部アナログ信号を高速デジタル処理コアにインタフェースすることは、概して、アナログ‐デジタルコンバータを必要とする。データ伝送の高速化に伴い、良好な信号対雑音比を備えて非常に高速で動作するために、アナログ‐デジタルコンバータが必要とされ得る。本記載の利点がなければ、そのような制約は、サポートする集積回路に対して大きな電力損失及び大きな面積の必要性をもたらし得る。これらの問題は、性能を制限し得るアナログの非理想性のために、Ｇｈｚのレートで特に顕著になり得る。本記載は、ルックアップテーブルベースのアナログ‐デジタルコンバータアプローチを提供することで、本質的に非線形であるが、高度に線形のアナログ‐デジタルコンバータの優れた性能を提供するように較正され得る一つ又は複数のアナログ‐デジタルコンバータを用いて、幅広いアーキテクチャを開き得る。

【0040】

図１に示されるアナログ‐デジタルコンバータ１８は、フロントエンド及びバックエンドを有し得る。フロントエンドは電圧‐遅延機能を実施し得る。バックエンドは、遅延‐デジタル機能を実施し得る。本記載の一態様に従って、アナログ‐デジタルコンバータ１８のフロントエンドは、ライン１７上のアナログ信号をライン４８８及び４９０（図５）上の遅延信号Ａ_０及びＢ_０に変換するための一つ又は複数の電圧‐遅延デバイスを含み得、遅延信号Ａ_０及びＢ_０がライン１７上の電圧Ｖ_１を表すようにする。入力電圧Ｖ_１に基づいて、遅延信号Ａ_０及びＢ_０を生成するために用いられ得るフロントエンドの電圧‐遅延デバイスは、例えば、米国特許第１０，６７３，４５６号（米国特許出願番号１６／４１０，６９８に基づく）に記載されるように構築及び動作され得る。電圧‐遅延デバイスは、例えば、米国特許第１０，６７３，４５６号に記載される変換及び折り畳み回路を含み得、これは、電圧信号を遅延信号に変換するためのプリアンプを含む電圧‐遅延コンバータブロックと、遅延信号のうち早く到着するものと遅く到着するものとを選択するためのプリアンプに結合された論理ゲートを含む折り畳みブロックとを含む。

【0041】

アナログ‐デジタルコンバータ１８のフロントエンド内で用いられ得、入力電圧Ｖ_１に基づいて遅延信号Ａ_０及びＢ_０を生成するために用いられ得る電圧‐遅延デバイスの例が、２０２０年１２月２３日出願の米国特許出願番号１７／１３１，９８１に示されている。米国特許出願番号１７／１３１，９８１に従って構築された電圧‐遅延デバイスが、例えば、入力電圧Ｖ_１を表す相補電圧を搬送する第１及び第２のラインに接続された第１及び第２の比較器を有し得、相補電圧が適切な閾値電圧に到達すると、アクティブ位相の間に、第１及び第２の出力信号を生成して、出力信号間の遅延が入力電圧Ｖ_１を表すようにする。しかしながら、本記載は、本明細書内で詳細に説明されるデバイス及びプロセスに限定されない。他の適切なデバイスが、アナログ‐デジタルコンバータ１８のフロントエンド内で適切な電圧‐遅延機能を実施し得る。上述のように、米国特許第１０，６７３，４５６号及び米国特許出願番号１７／１３１，９８１は、全体が参照として本明細書に組み込まれる。

【特許文献8】米国特許出願番号 １７／１３１，９８１

【0042】

アナログ‐デジタルコンバータのバックエンドの一例が、例として図５～図９に示されている。バックエンドは、例えば、マルチビット段７９８と、マルチビット段７９８に直列に接続された第１から第ｉのシングルビット段７１０２及び７１０４とを有し得る。所望される場合、バックエンドは、そのようなシングルビット段を３つ、４つ、又はそれ以上（ｉ＝３、４、又はそれ以上）を有し得る。図５に示されたシングルビット段７１０２及び７１０４は、連続する非線形段の例である。バックエンドは、フロントエンドの電圧‐遅延回路から遅延信号Ａ_０及びＢ_０を受信する。遅延信号Ａ_０及びＢ_０のタイミングはライン１７上の電圧Ｖ_１を表す遅延を有する。バックエンドは、較正エンジン／コントローラ７４０とともに機能し、ライン２４（図１）上に出力される対応するマルチビットデジタルコードを生成する。従って、ライン２４上のデジタルコードは、ライン１７上の電圧Ｖ_１に非常に近い値に予想可能に対応する。

【0043】

マルチビット段７９８（図５）は、ライン３３０、３３２、３３４、及び３３６上にＭビットのデジタル情報を生成するために並列に動作する、遅延回路及び遅延比較器を有し得る。図示された例において、Ｍ＝２である。しかしながら、Ｍは２よりも大きく成り得る。本記載は図示された例に限定されない。マルチビット段７９８からの遅延の残りは、結合器３０４によって結合され得、第１のシングルビット段７１０２に適用され得る。所望される場合、第１～第ｉのシングルビット段７１０２及び７１０４は、デジタル情報のそれぞれのビットを較正エンジン／コントローラ７４０に提供するように、連続する段として構築され、動作され得る。

【0044】

第１の段７９８は、例えば、４つの遅延比較器３０６、３０８、３１０、及び３１２を有し得、結合器３０４に接続される。しかしながら、本記載は、示された例の詳細に限定されない。本記載は、所望される場合、４より少ない又は多い遅延比較器を有し得る第１の段を用いて実装され得る。図に示される構成において、第１の段７９８は、較正エンジン／コントローラ７４０のための２ビットのデジタル情報を生成する。図示された実施例において、連続する段７１０２及び７１０４の各々が、較正エンジン／コントローラ７４０のためのシングルビットのデジタル情報を生成する。

【0045】

図示された例において、ライン４９０上の信号Ｂ_０の立ち上がりエッジは、ライン４８８上の信号Ａ_０の立ち上がりエッジに先行する。第１の信号Ａ_０は遅延比較器３０６、３０８、３１０、及び３１２の閾値入力４９４に印加される。図示された構成において、一例として、遅延比較器３０６、３０８、３１０、及び３１２は互いに本質的に同一である。第２の信号Ｂ_０は、４つの異なる遅延回路３１４、３１６、３１８、及び３２０に印加され、遅延回路３１４、３１６、３１８、及び３２０は、それぞれのライン３２２、３２４、３２６、及び３２８上に４つの対応する信号Ｂ_０４、Ｂ_０３、Ｂ_０２、及びＢ_０１を生成する。

【0046】

対応する信号Ｂ_０４、Ｂ_０３、Ｂ_０２、及びＢ_０１のタイミングは、ライン４９０上の信号Ｂ_０のタイミングに対して、フロントエンドの最大利得に等しいかそれよりも小さい異なる既知の量だけ遅延される。遅延された信号Ｂ_０４、Ｂ_０３、Ｂ_０２、及びＢ_０１は、それぞれの遅延比較器３０６、３０８、３１０、及び３１２の第１の入力４９２に印加される。第１の遅延比較器３０６は、どの信号（Ｂ_０４又はＡ_０）が第１の遅延比較器３０６に最初に到達するかを表す符号信号をライン３３０上に発行する。同様に、第２の遅延比較器３０８は、どの信号（Ｂ_０３又はＡ_０）が第２の遅延比較器３０８に最初に到達するかを表す符号信号をライン３３２上に発行する。同様に、第３及び第４の遅延比較器３１０及び３１２は、どの信号が第３及び第４の遅延比較器３１０及び３１２に最初に到達するかを表す符号信号をライン３３４及び３３６上に発行する。

【0047】

遅延回路３１４、３１６、３１８、及び３２０が互いに異なるため、遅延された信号Ｂ_０４、Ｂ_０３、Ｂ_０２、及びＢ_０１の立ち上がりエッジのタイミングは互いに異なる。遅延比較器３０６、３０８、３１０、及び３１２の各々は、較正エンジン／コントローラ７４０へのそれぞれのデジタルライン３３０、３３２、３３４、及び３３６上に、符号信号を発行する。ライン３３０、３３２、３３４、及び３３６上の符号信号は、入力信号Ａ_０及びＢ_０の立ち上がりエッジ間における差に機能的に関連し、従って、ライン１７上の電圧Ｖ_１に機能的に関連する。

【0048】

４つの遅延比較器３０６、３０８、３１０、及び３１２によって提供される遅延の量は互いに異なるので、符号信号３３０、３３２、３３４、及び３３６は、出力の２ビットを判定するための４つのバイナリデータポイントを提供する。例えば、Ｂ_０がＡ_０に先行し、Ｂ_０１がＡ_０に先行する場合、較正エンジン／コントローラ７４０は、信号Ａ_０とＢ_０のタイミング間の遅延は４つの遅延回路３２０によってもたらされる遅延よりも大きいと判定する。同様に、Ｂ_０がＡ_０に先行し、Ａ_０がＢ_０２、Ｂ_０３、及びＢ_０４に先行する場合、較正エンジン／コントローラ７４０は、信号Ａ_０とＢ_０のタイミング間の遅延は、第３、第２、及び第１の遅延回路３１８、３１６、及び３１４によってもたらされる遅延の各々よりも小さいと判定する。

【0049】

所望される場合、遅延比較器３０６、３０８、３１０、及び３１２の構造及び動作は、これ以降に説明される遅延比較器４８２のそれらと同じであり得る。動作において、遅延比較器３０６、３０８、３１０、及び３１２は、それぞれの出力ライン３３８、３４０、３４２、及び３４４上にそれぞれの遅延信号ＩＮ_４、ＩＮ_３、ＩＮ_２、及びＩＮ_１を生成する。遅延信号ＩＮ_４、ＩＮ_３、ＩＮ_２、及びＩＮ_１は出力ライン３３８、３４０、３４２、及び３４４によって結合器３０４に印加される。図示された構成において、遅延回路３１４、３１６、３１８、及び３２０は、互いに異なり、遅延の量の差をもたらし、一方、遅延比較器３０６、３０８、３１０、及び３１２は本質的に同じである。従って、遅延信号ＩＮ_４、ＩＮ_３、ＩＮ_２、及びＩＮ_１の立ち上がりエッジのタイミングは、互いに異なる。

【0050】

図６に示された例において、結合器３０４は、２つの第５の遅延回路３５０及び３５２、２つのＡＮＤゲート３５４及び３５６、及び第６の遅延回路３５８を有する。図示された構成において、第５の遅延回路３５０及び３５２は互いに本質的に同じである。しかしながら、本記載は、本明細書に図示され説明される構造の詳細に限定されない。第３及び第４の遅延信号ＩＮ_２及びＩＮ_１は導電線３４２及び３４４上で第５の遅延回路３５０及び３５２に印加され、第１及び第２の遅延信号ＩＮ_４及びＩＮ_３は導電線３３８及び３４０上でＡＮＤゲート３５４及び３５６に印加される。第５の遅延回路３５０及び３５２からの出力信号もまた、それぞれ、導電線３６２及び３６４上でＡＮＤゲート３５４及び３５６に印加される。一方のＡＮＤゲート３５６からの出力信号は、導電線３６０上で第６の遅延回路３５８に印加され、他方のＡＮＤゲート３５４は導電線４８８Ａ１上に信号Ａ_１を生成する。第６の遅延回路３５８は、導電線４９０Ｂ１上に信号Ｂ_１を生成する。

【0051】

動作において、第５及び第６の遅延回路３５０、３５２、及び３５８から導電線３６２、３６４、及び４９０上に出力される信号の立ち上がりエッジのタイミングは、遅延回路３５０、３５２、及び３５８に入力される信号の立ち上がりエッジのそれぞれのタイミングに対して遅延される。ライン４８８Ａ１及び３６０上のＡＮＤゲート３５４及び３５６から出力される信号の立ち上がりエッジのタイミングは、ＡＮＤゲート３５４及び３５６に入力される信号の遅く到着するそれぞれのタイミングに対応する。ライン４８８Ａ１及び４９０Ｂ１上の信号Ａ_１及びＢ_１の立ち上がりエッジの相対的なタイミングは、ライン１７（図１）上の電圧Ｖ１に機能的に（例えば、予測可能に）関連する。言い換えると、遅延回路３５０、３５２、及び３５８、及び論理ゲート３５４及び３５６は、入来信号ＩＮ_４、ＩＮ_３、ＩＮ_２、及びＩＮ_１の遅延と、第１及び第２の信号Ａ_１及びＢ_１の遅延との間に伝達関数を確立する。

【0052】

図示された構成の場合、伝達関数は次のようになる。［Ａ］ライン３３８上の信号のタイミングが、ライン３６２上の信号のタイミングに先行する（ライン３６２上の信号のタイミングが第５の遅延回路３５０によって遅延されたライン３４２上の信号のタイミングに対応する）場合、ライン４８８Ａ１上の信号のタイミングがライン３６２上の信号のタイミングに対応するが、ライン３６２上の信号のタイミングがライン３３８上の信号のタイミングに先行する場合、ライン４８８Ａ１上の信号のタイミングはライン３３８上の信号のタイミングに対応する。［Ｂ］ライン３４０上の信号のタイミングがライン３６４上の信号のタイミングに先行する（ライン３６４上の信号のタイミングが第５の遅延回路３５２によって遅延されたライン３４４上の信号のタイミングに対応する）場合、ライン３６０上の信号のタイミングがライン３６４上の信号のタイミングに対応するが、ライン３６４上の信号のタイミングがライン３４０上の信号のタイミングに先行する場合、ライン３６０上の信号のタイミングがライン３４０上の信号のタイミングに対応する。［Ｃ］ライン４９０Ｂ１上の信号のタイミングが、第６の遅延回路３５８によって遅延されたライン３６０上の信号のタイミングに対応する。

【0053】

遅延要素３５０、３５２、及び３５８がそれらを介して送信される信号を遅延させる量は、第１及び第２の信号Ａ_１及びＢ_１の利得を可能な限り最大化又は改善するように選択され得る。結合器３０４は、利得が（電圧ではなく）遅延に関連する遅延モードで動作する。第１及び第２の信号Ａ_１及びＢ_１の利得が低すぎる場合、即ち、第１及び第２の信号Ａ_１及びＢ_１が互いに近すぎる場合、これらの信号の相対的なタイミングによって表される情報は分解するのが困難になり得る。

【0054】

本記載の一つの態様は、ライン４８８Ａ１及び４９０Ｂ１上の信号のタイミングが、ライン３３８、３４０、３４２、及び３４４上の信号のタイミングと機能的に（例えば、予測可能に）関連することである。ライン３３８、３４０、３４２、及び３４４上の信号タイミングの或るセットが、ライン４８８Ａ１及び４９０Ｂ１上の信号タイミングの第１のセットとなる場合、ライン３３８、３４０、３４２、及び３４４上で同じセットの信号タイミングが発生するときは必ず、ライン４８８Ａ１及び４９０Ｂ１上で同じ第１のセットの信号タイミングが発生することが予期され得る。同様に、ライン３３８、３４０、３４２、及び３４４上の信号タイミングの別のセットがライン４８８Ａ１及び４９０Ｂ１上の信号タイミングの第２のセットとなる場合、ライン３３８、３４０、３４２、及び３４４上で別のセットの信号タイミングが発生するときは必ず、ライン４８８Ａ１及び４９０Ｂ１上で同じ第２のセットの信号タイミングが発生することが予期され得る。また、ライン３３８、３４０、３４２、及び３４４上の信号のタイミングは電圧Ｖ_１に機能的に（例えば、予測可能に）関連しているので、ライン４８８Ａ１及び４９０Ｂ１上の信号のタイミングもまた電圧Ｖ_１に機能的に関連する。

【0055】

図５を再び参照すると、結合器３０４によって生成された信号Ａ_１及びＢ_１は出力ライン４８８Ａ１及び４９０Ｂ１上の第２の段７１０２に印加される。第２の段（これは第１の残りの段である）７１０２は、（結合器３０４を介して）第１の段７９８に結合され、第ｉの段７１０４（これは図示された例において第２の残りの段である）は、第２の段７１０２に結合される。

【0056】

図示された例において、第２から第ｉの段７１０２及び７１０４は各々、ＡＮＤゲート（段７１０２のためのＡＮＤゲート４７６及び段７１０４のためのＡＮＤゲート４７８等）と、遅延比較器（段７１０２のための遅延比較器４８２及び段７１０４のための遅延比較器４８４等）とを含む。しかしながら、図示されたＡＮＤゲートは、本記載に従って採用され得る論理ゲートの単なる例である。所望される場合、本記載は、ＡＮＤゲートの有無及び／又はＡＮＤゲート以外のゲートの有無にかかわらず実装され得る。

【0057】

また、図示された構成において、ＡＮＤゲート４７６及び４７８は互いに本質的に同一であり得、遅延比較器４８２及び４８４は互いに本質的に同一であり得る。結合器３０４からの導電性出力ライン４８８Ａ１及び４９０Ｂ１は、第１のＡＮＤゲート４７６及び遅延比較器４８２の入力に結合される。具体的には、導電線４８８Ａ１は、遅延比較器４８２の第１の入力４９２に結合され、導電線４９０Ｂ１は遅延比較器４８２の閾値入力４９４に結合される。

【0058】

ＡＮＤゲート４７６からの出力ライン４８８Ａ２が、ＡＮＤゲート４７８の入力の１つ及び遅延比較器４８４の入力４９２に電気的に結合される。第１の遅延比較器４８２からの導電線４９０Ｂ２がＡＮＤゲート４７８の入力の他の１つ及び遅延比較器４８４の閾値入力４９４に電気的に結合される。第２及び第３の段７１０２及び７１０４によって生成されるパターンは、任意の所望数の付加的段に対して継続し得る。連続する各段は、第２及び第３の段７１０２及び７１０４のＡＮＤゲート及び遅延比較器と本質的に同一のＡＮＤゲート及び遅延比較器を有し、同じように、先行する段のＡＮＤゲート及び遅延比較器に電気的に結合される。

【0059】

動作において、信号Ａ_Ｎ及びＢ_Ｎ（それぞれ、段７１０２及び７１０４．．．に対してＮ＝１、２、３．．．）がＡＮＤゲート４７６及び４７８のそれぞれに印加されて、ＡＮＤゲート４７６及び４７８に、対応する信号Ａ_Ｎ＋１を生成させる。ＡＮＤゲート４７６及び４７８の各々について、信号Ａ_Ｎ＋１の立ち上がりエッジのタイミングは、信号Ａ_Ｎ及びＢ_Ｎのうちの後で到着するものの立ち上がりエッジのタイミングを追跡する。特に、ＡＮＤゲート４７６及び４７８の各々について、信号Ａ_Ｎ＋１の立ち上がりエッジのタイミングは、信号Ａ_Ｎ及びＢ_Ｎのうちの先に到着するものの立ち上がりエッジのタイミングに、信号Ａ_Ｎ及びＢ_Ｎのうちの後で到着するものの立ち上がりエッジが、信号Ａ_Ｎ及びＢ_Ｎのうちの先に到着するものの立ち上がりエッジからどの程度遅れるかに関連する時間の量を加算したものに等しい。図７に示されているように、それぞれのＡＮＤゲートによってもたらされたＡＮＤ－ゲート遅延７１００は、入力信号遅延Ｔ＿ＩＮの絶対値に線形に関連し、入力信号遅延Ｔ＿ＩＮは、それぞれのＡＮＤゲートに入力される信号Ａ_ＮとＢ_Ｎとの間のタイミングの差である。図示された構成において、ＡＮＤゲート遅延７１００対入力信号遅延Ｔ＿ＩＮの関係は、Ａ_Ｎ又はＢ_Ｎが先か後かに関係なく線形である。

【0060】

信号Ａ_Ｎ及びＢ_Ｎはまた、それぞれ、遅延比較器４８２及び４８４の入力４９２及び閾値入力４９４に印加されて、遅延比較器４８２及び４８４に、対応する信号Ｂ_Ｎ＋１を生成させる。遅延比較器４８２及び４８４の各々について、信号Ｂ_Ｎ＋１の立ち上がりエッジのタイミングは、信号Ａ_Ｎ及びＢ_Ｎのうちの先に到着したものの立ち上がりエッジのタイミングを追跡する。特に、遅延比較器４８２及び４８４の各々１つについて、信号Ｂ_Ｎ＋１の立ち上がりエッジのタイミングは、（１）信号Ａ_Ｎ及びＢ_Ｎのうちの先に到着したものの立ち上がりエッジのタイミングに（２）入力信号遅延Ｔ＿ＩＮの絶対値に対数的に反比例する比較器遅延７１０２（図７）を加算したものに等しい（言い換えると、入力値が類似すると、比較器遅延は大きくなり、比較器に対する２つの入力間の差が大きくなると、比較器遅延は小さくなる）。

【0061】

比較器遅延７１０２からＡＮＤゲート遅延７１００を減算すると、任意の所与のシングルビット段７１０２及び７１０４に対する出力信号遅延Ｔ＿ＯＵＴ（図８）が得られる。入力信号遅延Ｔ＿ＩＮの絶対値が閾値遅延Ｔ＿ＴＨＲＥＳよりも小さい場合、出力信号遅延Ｔ＿ＯＵＴは正の値である（これは、それぞれの遅延比較器４８２及び４８４によって生成される信号Ｂ_Ｎ＋１の立ち上がりエッジがそれぞれのＡＮＤゲート４７６及び４７８によって生成される信号Ａ_Ｎ＋１の立ち上がりエッジに先行することを意味する）。一方、入力信号遅延Ｔ＿ＩＮの絶対値が閾値遅延Ｔ＿ＴＨＲＥＳよりも大きい場合、出力信号遅延Ｔ＿ＯＵＴは負の値である（これは、信号Ｂ_Ｎ＋１の立ち上がりエッジが、対応する信号Ａ_Ｎ＋１の立ち上がりエッジよりも遅れることを意味する）。出力信号遅延Ｔ＿ＯＵＴの正の又は負の特性は、後続の遅延比較器の信号ライン上で較正エンジン／コントローラ７４０に報告される。

【0062】

動作において、第１の遅延比較器４８２は、較正エンジン／コントローラ７４０へのデジタルライン４０８（デジタル出力の一例）上に第１の符号信号（「１」又は「０」）を発行する。第１の符号信号（本記載に従ったデジタル信号の一例）は、信号Ａ_１及びＢ_１の立ち上がりエッジのどちらが第１の遅延比較器４８２によって最初に受信されるかに基づき、その結果、第１の符号信号は、遅延比較器４８２の第１の入力４９２及び閾値入力４９４に印加される信号Ａ_１及びＢ_１の立ち上がりエッジの順序を反映する。ＡＮＤゲート４７６及び遅延比較器４８２は、第３の段１０４のＡＮＤゲート４７８及び遅延比較器４８４に印加される信号Ａ_２及びＢ_２を生成する。遅延比較器４８４は、較正エンジン／コントローラ４０への第２のデジタルライン４１２上に第２の符号信号（「１」又は「０」）を出力する。第２の符号信号は、信号Ａ_２及びＢ_２の立ち上がりエッジのどちらが第２の遅延比較器４８４によって最初に受信されるかに基づき、その結果、第２の符号信号は、第２の遅延比較器４８４の入力４９２及び４９４に印加される信号Ａ_２及びＢ_２の立ち上がりエッジの順序を反映する。

【0063】

信号Ａ_１とＢ_１の間の遅延は、入力電圧Ｖ_１の関数として予測され得、またその逆も同様であり、また、後続の段によって出力される信号Ａ_Ｎ＋１とＢ_Ｎ＋１の間の遅延は、先行段から受信された信号Ａ_Ｎ及びＢ_Ｎの関数として予測され得、またその逆も同様であるため、段のカスケードの遅延比較器によって出力される符号信号は、電圧Ｖ_１の関数として予測され得、またその逆も同様である。従って、符号信号からなるコードは、入力電圧Ｖ_１の近似を判定するために、事前定義された相関関係と確実に比較され得る。動作において、ライン４８８Ａ１及び４９０Ｂ１上の信号のタイミングは、上述のように、ライン４８８及び４９０上の信号のタイミングと機能的に（例えば、予測可能に）関連する。ライン４８８Ａ２及び４９０Ｂ２上の信号のタイミングは、ライン４８８Ａ１及び４９０Ｂ１上の信号のタイミングと機能的に（例えば、予測可能に）関連する。ライン４８８Ａ３及び４９０Ｂ３上の信号のタイミングは、ライン４８８Ａ２及び４９０Ｂ２上の信号のタイミングと機能的に（例えば、予測可能に）関連する、等である。

【0064】

また、ライン４８８及び４９０上の信号タイミングの或るセットが、ライン４８８Ａ１、４９０Ｂ１、４８８Ａ２、４９０Ｂ２、４８８Ａ３、４９０Ｂ３、等の上の信号タイミングの第１のセットとなる場合、ライン４８８及び４９０上で同じセットの信号タイミングが発生するときは必ず、ライン４８８Ａ１、４９０Ｂ１、４８８Ａ２、４９０Ｂ２、４８８Ａ３、４９０Ｂ３、等の上で同じ第１のセットの信号タイミングが発生することが予期され得る。同様に、ライン４８８及び４９０上の信号タイミングの別の異なるセットが、ライン４８８Ａ１、４９０Ｂ１、４８８Ａ２、４９０Ｂ２、４８８Ａ３、４９０Ｂ３、等の上の信号タイミングの第２のセットとなる場合、ライン４８８及び４９０上で別のセットの信号タイミングが発生するときは必ずライン４８８Ａ１、４９０Ｂ１、４８８Ａ２、４９０Ｂ２、４８８Ａ３、４９０Ｂ３、等の上で同じ第２のセットの信号タイミングが発生することが予期され得る。また、ライン４８８及び４９０上の信号のタイミングは入力電圧Ｖ_１に機能的に（例えば、予測可能に）関連しているので、出力コードの符号信号を判定するライン４８８Ａ１、４９０Ｂ１、４８８Ａ２、４９０Ｂ２、４８８Ａ３、４９０Ｂ３、等の上の信号のタイミングもまた入力電圧Ｖ_１と機能的に関連する。

【0065】

ここで図９を参照すると、遅延比較器４８２は比較器回路２０８３を有し、比較器回路２０８３は、第１、第２、第３、第４、第５、第６、第７、及び第８のトランジスタ２４００、２４０２、２４０４、２４０６、２４０８、２４１０、２４１２、及び２４１４を有する。図示された例において、遅延比較器４８２のタイミングは、導電線２１２２上の第１及び第４のトランジスタ２４００、２４０６のゲートに適用されたクロック（ＣＬＫ）からの信号によって制御される。ライン４８８Ａ１及び４９０Ｂ１上の第１及び第２の信号Ａ_１、Ｂ_１は、それぞれ、第６及び第５のトランジスタ２４１０及び２４０８のゲートに印加される。第１、第２、及び第５のトランジスタ２４００、２４０２、及び２４０８のドレインは、互いに電気的に接続され、また第１の導電線２４１６を介して第３及び第８のトランジスタ２４０４及び２４１４に電気的に接続される。第３、第４、及び第６のトランジスタ２４０４、２４０６、及び２４１０のドレインは、同様に互いに電気的に接続され、また第２の導電線２４１８を介して第２及び第７のトランジスタ２４０２及び２４１２に電気的に接続される。

【0066】

比較器回路２０８３の第１及び第２の導電線２４１６及び２４１８は、それぞれの第３及び第４の導電線２４２２及び２４２４を介してサインアウト回路２４２０に電気的に接続される。図９に示されるように、サインアウト回路２４２０は、比較器回路２０８３と併合される。サインアウト回路２４２０は、第１、第２、第３、及び第４のトランジスタ２４２６、２４２８、２４３０、及び２４３２を有する。第３の導電線２４２２は、それぞれ、サインアウト回路２４２０の第１及び第２のトランジスタ２４２６及び２４２８のゲート及びソースに電気的に接続され、一方、第４の導電線２４２４は、それぞれ、サインアウト回路２４２０の第１及び第２のトランジスタ２４２６及び２４２８のソース及びゲートに電気的に接続される。

【0067】

動作において、遅延比較器４８２は、ライン２１２２上のクロック信号によって有効にされると、符号信号がライン４０８上のサインアウト回路２４２０内で生成される。符号信号は、ライン４０８上で較正エンジン／プロセッサ４０に転送され、出力信号Ａ_１及びＢ_１が遅延比較器４８２の第１及び閾値入力４９２及び４９４に到達する順序を表す。サインアウト回路２４２０の動作は、サインアウト回路２４２０の第３及び第４のトランジスタ２４３０及び２４３２のゲートに印加される反転クロック信号ＣＬＫＺによって制御される。反転クロック信号ＣＬＫＺは、ライン２１２２上の比較器回路２０８３の第１及び第４のトランジスタ２４００及び２４０６のゲートに印加されるクロック信号の反転バージョンである。

【0068】

第３及び第４の導電線２４２２及び２４４４は、遅延アウト回路２４５０にも電気的に接続される。図９に示されるように、遅延アウト回路２４５０は比較器回路２０８３と併合される。遅延アウト回路２４５０は、第１、第２、及び第３のトランジスタ２４４２、２４４４、及び２４４６を有する。第３の導電線２４２２は、それぞれ、遅延アウト回路２４５０の第１及び第２のトランジスタ２４４２及び２４４４のゲート及びソースに電気的に接続され、一方、第４の導電線２４２４は、それぞれ、遅延アウト回路２４５０の第１及び第２のトランジスタ２４４２及び２４４４のソース及びゲートに電気的に接続される。

【0069】

動作において、遅延信号Ｂ_２が、遅延アウト回路２４５０の第１及び第２のトランジスタ２４４２及び２４４４の両方のドレインに電気的に接続されるライン４９０Ｂ２上で生成される。入力４９２及び４９４上の信号Ａ_１及びＢ_２の立ち上がりエッジのうちの先に到着するもののタイミングに関するライン４９０Ｂ２上の遅延信号Ｂ_２の立ち上がりエッジのタイミングは、比較器遅延７１０２（図７）である。遅延アウト回路２４５０（図９）の動作は、サインアウト回路２４２０の第３及び第４のトランジスタ２４３０、２４３２に印加される同じ反転クロック信号ＣＬＫＺによって制御される。反転クロック信号ＣＬＫＺは、遅延アウト回路２４５０の第３のトランジスタ２４４６のゲートに印加される。遅延アウト回路２４５０の第３のトランジスタ２４４６のドレインは、遅延アウト回路２４５０の第１及び第２のトランジスタ２４４２、２４４４のドレインに電気的に接続される。

【0070】

上記で説明したものは例である。本記載は、添付の特許請求の範囲を含む本出願の範囲内に入る、本記載に記載の主題に対する変更、改変、及び変形を包含する。所望される場合、例えば、一つ又は複数のクロックレス遅延比較器がアナログ‐デジタルコンバータ１８のバックエンドに用いられ得る。

【0071】

本明細書で用いられるように、用語「含む」は、～を含むがそれに限定されないことを意味する。用語「基づく」は、少なくとも部分的に基づくことを意味する。また、明細書又は特許請求の範囲が「或る」、「第１の」、又は「別」の要素、又はその同等物を指す場合、それは、一つ又は複数のそのような要素を含み、２つ又はそれ以上のそのような要素を必要としたり排除したりするものではない。

【0072】

新規として請求され、保護されることを望まれるものは以下のとおりである。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【国際調査報告】