特表 2024-506363 シールドゲート半導体デバイス構造の製造方法及びシールドゲート半導体デバイス構造

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-02-13

(54)【発明の名称】シールドゲート半導体デバイス構造の製造方法及びシールドゲート半導体デバイス構造

(51)【国際特許分類】

   H01L 29/78 20060101AFI20240205BHJP

   H01L 21/336 20060101ALI20240205BHJP

【ＦＩ】

H01L29/78 652K

H01L29/78 658F

H01L29/78 653A

H01L29/78 658G

H01L29/78 658A

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2023548787

(86)(22)【出願日】2021-12-15

(85)【翻訳文提出日】2023-08-09

(86)【国際出願番号】 CN2021138151

(87)【国際公開番号】W WO2023108446

(87)【国際公開日】2023-06-22

(31)【優先権主張番号】202111518986.8

(32)【優先日】2021-12-13

(33)【優先権主張国・地域又は機関】CN

(81)【指定国・地域】

(71)【出願人】

【識別番号】523304674

【氏名又は名称】上海韋尓半導体股▲ふん▼有限公司

【氏名又は名称原語表記】ＷＩＬＬ ＳＥＭＩＣＯＮＤＵＣＴＯＲ （ＳＨＡＮＧＨＡＩ） ＣＯ． ＬＴＤ．

【住所又は居所原語表記】Ｆｌｏｏｒ ７， Ｂｕｉｌｄｉｎｇ Ｃ， Ｂｌｏｃｋ １， Ｎｏ． ３０００ Ｌｏｎｇｄｏｎｇ Ａｖｅｎｕｅ， Ｃｈｉｎａ （Ｓｈａｎｇｈａｉ） Ｐｉｌｏｔ Ｆｒｅｅ Ｔｒａｄｅ Ｚｏｎｅ Ｓｈａｎｇｈａｉ Ｃｈｉｎａ

(74)【代理人】

【識別番号】110002262

【氏名又は名称】ＴＲＹ国際弁理士法人

(72)【発明者】

【氏名】楽 双申

(72)【発明者】

【氏名】何 増誼

(72)【発明者】

【氏名】張 立波

(72)【発明者】

【氏名】呉 興敏

(72)【発明者】

【氏名】袁 晴▲うぉん▼

(57)【要約】

本出願の実施例は、シールドゲート半導体デバイス構造の製造方法及びシールドゲート半導体デバイス構造を提供し、ソースポリシリコンの蒸着からゲートポリシリコンの酸化までのプロセスの間に、セル領域トレンチの上部空間及び半導体層の表面に位置する第一の酸化層、第二の酸化層及びトレンチの間の一部の半導体層をエッチング除去するステップと、ソース引き出し領域トレンチにおける残りのゲートポリシリコン厚さが予め設定される厚さに達するまでゲートポリシリコンをエッチング除去するステップと、ソース引き出し領域トレンチにゲートポリシリコンが残されなくなるまでソース引き出し領域トレンチに位置する残りのゲートポリシリコンを選択的にエッチング除去し、その後、レジストを除去するステップとを追加し、本出願の実施例は、ソース引き出し領域トレンチにおけるゲートポリシリコンが完全にエッチングされるまでゲートポリシリコンをエッチング除去することにより、ソース引き出し領域ゲートポリシリコンがソース引き出し領域トレンチ側壁に残されるという問題を回避し、ゲートソース短絡のリスクを回避し、歩留まりと信頼性を向上させることができる。

【特許請求の範囲】

【請求項1】

シールドゲート半導体デバイスの製造方法であって、
セル領域トレンチとソース引き出し領域トレンチの内面において、それぞれ外側から内側に向かって第二の酸化層と第一の酸化層とを順に形成することと、
セル領域トレンチとソース引き出し領域トレンチにおける第二の酸化層で囲まれて形成された空間にソースポリシリコンをそれぞれ堆積することと、
半導体層の表面のソースポリシリコンをエッチング除去してセル領域トレンチ上部空間に位置する一部のソースポリシリコンを選択的にエッチング除去することと、
半導体層の表面、セル領域トレンチとソース引き出し領域トレンチにおける第一の酸化層と第二の酸化層をエッチング除去することと、
トレンチの間の半導体層、セル領域トレンチ及びソース引き出し領域トレンチにおける一部のソースポリシリコンをエッチング除去することと、
半導体層の上面、セル領域トレンチの露出面、ソース引き出し領域トレンチの露出面、ソースポリシリコンの露出面にそれぞれ第三の酸化層を形成し、その後、第三の酸化層を除去することと、
半導体層の上面、セル領域トレンチの露出面、ソース引き出し領域トレンチの露出面、ソースポリシリコンの露出面にそれぞれ第四の酸化層を形成することと、
セル領域トレンチとソース引き出し領域トレンチにおいてゲートポリシリコンを堆積することと、
半導体層の表面のゲートポリシリコンをエッチング除去し、ソース引き出し領域トレンチにゲートポリシリコンが残されなくなるまでソース引き出し領域トレンチに位置するゲートポリシリコンを選択的にエッチング除去することとを含む、ことを特徴とするシールドゲート半導体デバイスの製造方法。

【請求項2】

第一の酸化層は、熱成長により形成され、第二の酸化層は、化学気相成長法により形成される、ことを特徴とする請求項１に記載のシールドゲート半導体デバイスの製造方法。

【請求項3】

第一の酸化層と第二の酸化層との合計厚さは、１０００Ａ－８０００Ａの間にあり、且つ第一の酸化層の厚さと第二の酸化層の厚さとの比は、０．２～１．８の間にある、ことを特徴とする請求項１に記載のシールドゲート半導体デバイスの製造方法。

【請求項4】

第一の酸化層のエッチングレートは、第二の酸化層のエッチングレートよりも小さい、ことを特徴とする請求項１から３のいずれか１項に記載のシールドゲート半導体デバイス構造の製造方法。

【請求項5】

前記の、半導体層の表面、セル領域トレンチとソース引き出し領域トレンチにおける第一の酸化層と第二の酸化層をエッチング除去した後に、セル領域トレンチにおける残りのソースポリシリコンの先端と対応するセル領域トレンチにおける第二の酸化層の先端の底部との高さの差は、５０００Ａ～１５０００Ａの間にあり、ソース引き出し領域トレンチにおける残りのソースポリシリコンの先端と対応するソース引き出し領域トレンチにおける第二の酸化層の先端の底部との高さの差は、３０００Ａ～１２０００Ａにある、ことを特徴とする請求項１に記載のシールドゲート半導体デバイスの製造方法。

【請求項6】

前記の、トレンチの間の半導体層、セル領域トレンチ及びソース引き出し領域トレンチにおける一部のソースポリシリコンをエッチング除去した後に、セル領域トレンチにおける残りのソースポリシリコンの頂部から第二の酸化層の先端の底部までの高さの差は、５００Ａ～１５００Ａの間にあり、ソース引き出し領域トレンチにおける残りのソースポリシリコンの頂部から第二の酸化層の先端の底部までの高さの差は、０Ａ～１０００Ａの間にある、ことを特徴とする請求項１に記載のシールドゲート半導体デバイスの製造方法。

【請求項7】

エッチング除去されたトレンチの間の半導体層の厚さは、３０００Ａ～１００００Ａの間にある、ことを特徴とする請求項１に記載のシールドゲート半導体デバイスの製造方法。

【請求項8】

９５０℃～１１００℃の温度で厚さ２００Ａ～１０００Ａの第三の酸化層を成長させ、９５０℃～１１００℃の温度で厚さ２００Ａ～１２００Ａの第四の酸化層を成長させる、ことを特徴とする請求項１、５から７のいずれか１項に記載のシールドゲート半導体デバイス構造の製造方法。

【請求項9】

シールドゲート半導体デバイス構造であって、請求項１から９のいずれか１項に記載の製造方法により製造して得られ、前記構造は、
セル領域トレンチであって、セル領域トレンチの下部の内面には、外側から内側に向かって順に第二の酸化層と第一の酸化層が設置されており、セル領域トレンチの上部の内面には、第四の酸化層が設置されており、第二の酸化層で囲まれた空間には、ソースポリシリコンが設置されており、第四の酸化層で囲まれた空間には、ゲートポリシリコンが設置されており、ソースポリシリコンの先端面には、第四の酸化層が設置されており、ゲートポリシリコンがソースポリシリコンの先端面を覆うセル領域トレンチと、
ソース引き出し領域トレンチであって、ソース引き出し領域トレンチの内面には、第一の酸化層と第二の酸化層が設置されており、且つ第二の酸化層で囲まれた空間には、ソースポリシリコンが設置されており、ソースポリシリコンの先端面には、第四の酸化層が設置されているソース引き出し領域トレンチとを含み、
ここで、セル領域トレンチとソース引き出し領域トレンチにおける第二の酸化層の先端は、第一の酸化層の先端よりも低い、ことを特徴とするシールドゲート半導体デバイス構造。

【請求項10】

第一の酸化層と第二の酸化層との合計厚さは、１０００Ａ－８０００Ａの間にある、ことを特徴とする請求項９に記載のシールドゲート半導体デバイス構造。

【発明の詳細な説明】

【技術分野】

【0001】

本出願の各実施例は、集積回路プロセス技術分野に属し、特にシールドゲート半導体デバイス構造の製造方法及びシールドゲート半導体デバイス構造に関する。

【背景技術】

【0002】

パワーＭＯＳＦＥＴのオン抵抗と浮遊容量は、相反するパラメータであり、オン抵抗を減少するために、シリコンウェハ面積を増加しなければならないが、シリコンウェハ面積の増加により、浮遊容量の増加を招くため、一定の面積のシリコンウェハに対して、新たなプロセス技術を採用しないと、浮遊容量を減少することができず、シールド技術としてのシールドゲート半導体デバイス（Ｓｈｉｅｌｄ Ｇａｔｅ Ｔｒｅｎｃｈ ＭＯＳＦＥＴ）は、オン抵抗と浮遊容量との間の矛盾をよく解決した。

【0003】

ゲート構造を除き、他の部分は、Ｔｒｅｎｃｈプロセスを採用した標準的なパワーＭＯＳＦＥＴであり、ゲートは、上下の二つの部分に分割され、下部は、いくつかの特殊の材料でシールドされ、下部は、内部において上部のゲートと繋がるが、下部のゲートのシールド層は、ソースに接続されることによって、ドレイン・ゲート浮遊ミラー容量を減少し、スイッチング中におけるミラープラットフォームの持続時間を非常に減少し、スイッチ損失を低減させた。同時に、このような構造は、内部電界の形態を変えたため、従来の三角形電界をさらに圧縮された台形電界に変更することにより、エピタキシャル層の厚さをさらに減小し、オン抵抗を低減させ、熱抵抗を減少することができる。

【0004】

しかしながら、シールドゲート半導体デバイスデバイスの特殊性により、トレンチは、深くエッチングしなければならないとともに、トレンチ底部の酸化層の厚さも比較的厚く、デバイス電圧が高いほど、トレンチの深さが深くなり、同時にトレンチ底部の酸化層の厚さも厚くなり、このように深いトレンチ内で熱酸化層を成長させる過程においてトレンチ底部に到着する酸素原子の数は、表面ほど多くなく、トレンチ底部に近づくほど酸化層の厚さが薄くなり、そしてトレンチ底部の結晶方向の違いにより底部のコーナーにおける酸化層は、さらに薄くなる。このようにトレンチの間の半導体材料の頂部の酸化層の厚さとトレンチコーナーにおける酸化層の厚さとの差が大きくなり、製品設計と後続のプロセスに比較的大きい支障をきたすことになる。

【0005】

上記技術問題を解決するために、図１に示すように、従来の技術では、トレンチ底部の酸化層をまず熱酸化して第一の酸化層を成長させ、そして第二の酸化層を一層蒸着する方法を採用してこの問題を解決したが、厚い酸化層の厚さが予め設定される厚さを超える場合、そして第二の酸化層が総酸化層の厚さに占める割合が高いほど、厚い酸化層をエッチングする際にソースポリシリコン引き出し領域の酸化層も一緒にエッチングされ、且つソース引き出し領域のトレンチ側壁にピットが発生し、ゲートポリシリコンの蒸着時にゲートポリシリコンがピットに入り、後続プロセスでピットにおけるゲートポリシリコンを完全に除去することができず、ゲートソース短絡のリスクが高くなり、歩留まりリスクが制御できなくなる。

【発明の概要】

【0006】

本出願の実施例は、従来の技術における技術問題を部分的に解決又は軽減するために、シールドゲート半導体デバイス構造の製造方法及びシールドゲート半導体デバイス構造を提供する。

【0007】

本出願の実施例が従来の技術における技術問題を部分的に解決又は軽減するために採用される一つの技術案は、本出願の実施例が、シールドゲート半導体デバイスの製造方法を提供することであり、前記方法は、
セル領域トレンチとソース引き出し領域トレンチの内面において、それぞれ外側から内側に向かって第二の酸化層と第一の酸化層とを順に形成することと、
セル領域トレンチとソース引き出し領域トレンチにおける第二の酸化層で囲まれて形成された空間にソースポリシリコンをそれぞれ堆積することと、
半導体層の表面のソースポリシリコンをエッチング除去してセル領域トレンチ上部空間に位置する一部のソースポリシリコンを選択的にエッチング除去することと、
半導体層の表面、セル領域トレンチとソース引き出し領域トレンチにおける第一の酸化層と第二の酸化層をエッチング除去することと、
トレンチの間の半導体層、セル領域トレンチ及びソース引き出し領域トレンチにおける一部のソースポリシリコンをエッチング除去することと、
半導体層の上面、セル領域トレンチの露出面、ソース引き出し領域トレンチの露出面、ソースポリシリコンの露出面にそれぞれ第三の酸化層を形成し、その後、第三の酸化層を除去することと、
半導体層の上面、セル領域トレンチの露出面、ソース引き出し領域トレンチの露出面、ソースポリシリコンの露出面にそれぞれ第四の酸化層を形成することと、
セル領域トレンチとソース引き出し領域トレンチにおいてゲートポリシリコンを堆積することと、
半導体層の表面のゲートポリシリコンをエッチング除去し、ソース引き出し領域トレンチにゲートポリシリコンが残されなくなるまでソース引き出し領域トレンチに位置するゲートポリシリコンを選択的にエッチング除去することとを含む。

【0008】

本出願の一好ましい実施例として、第一の酸化層は、熱成長により形成され、第二の酸化層は、化学気相成長法により形成される。

【0009】

本出願の一好ましい実施例として、第一の酸化層と第二の酸化層との合計厚さは、１０００Ａ－８０００Ａの間にあり、且つ第一の酸化層の厚さと第二の酸化層の厚さとの比は、０．２～１．８の間にある。

【0010】

本出願の一好ましい実施例として、第一の酸化層のエッチングレートは、第二の酸化層のエッチングレートよりも小さい。

【0011】

本出願の一好ましい実施例として、前記の、半導体層の表面、セル領域トレンチとソース引き出し領域トレンチにおける第一の酸化層と第二の酸化層をエッチング除去した後に、セル領域トレンチにおける残りのソースポリシリコンの先端と対応するセル領域トレンチにおける第二の酸化層の先端の底部との高さの差は、５０００Ａ～１５０００Ａの間にあり、ソース引き出し領域トレンチにおける残りのソースポリシリコンの先端と対応するソース引き出し領域トレンチにおける第二の酸化層の先端の底部との高さの差は、３０００Ａ～１２０００Ａにある。

【0012】

本出願の一好ましい実施例として、前記の、トレンチの間の半導体層、セル領域トレンチ及びソース引き出し領域トレンチにおける一部のソースポリシリコンをエッチング除去した後に、セル領域トレンチにおける残りのソースポリシリコンの頂部から第二の酸化層の先端の底部までの高さの差は、５００Ａ～１５００Ａの間にあり、ソース引き出し領域トレンチにおける残りのソースポリシリコンの頂部から第二の酸化層の先端の底部までの高さの差は、０Ａ～１０００Ａの間にある。

【0013】

本出願の一好ましい実施例として、エッチング除去されたトレンチの間の半導体層の厚さは、３０００Ａ～１００００Ａの間にある。

【0014】

本出願の一好ましい実施例として、９５０℃～１１００℃の温度で厚さ２００Ａ～１０００Ａの第三の酸化層を成長させ、９５０℃～１１００℃の温度で厚さ２００Ａ～１２００Ａの第四の酸化層を成長させる。

【0015】

従来の技術と比べて、本出願の実施例は、シールドゲート半導体デバイス構造の製造方法を提供し、通過ソースポリシリコンの蒸着からゲートポリシリコンの酸化までのプロセスの間に、半導体層の表面、セル領域トレンチとソース引き出し領域トレンチにおける第一の酸化層と第二の酸化層をエッチング除去するステップと、トレンチの間の半導体層、セル領域トレンチ及びソース引き出し領域トレンチにおける一部のソースポリシリコンをエッチング除去するステップと、半導体層の上面、セル領域トレンチの露出面、ソース引き出し領域トレンチの露出面、ソースポリシリコンの露出面にそれぞれ第三の酸化層を形成し、その後、第三の酸化層を除去するステップと、半導体層の上面、セル領域トレンチの露出面、ソース引き出し領域トレンチの露出面、ソースポリシリコンの露出面にそれぞれ第四の酸化層を形成するステップと、セル領域トレンチとソース引き出し領域トレンチにおいてゲートポリシリコンを堆積するステップと、半導体層の表面のゲートポリシリコンをエッチング除去し、ソース引き出し領域トレンチにゲートポリシリコンが残されなくなるまでソース引き出し領域トレンチに位置するゲートポリシリコンを選択的にエッチング除去するステップとを追加し、本出願の実施例は、ソース引き出し領域トレンチにおけるゲートポリシリコンが完全にエッチングされるまでゲートポリシリコンをエッチング除去することにより、ソース引き出し領域ゲートポリシリコンがソース引き出し領域トレンチ側壁に残されるという問題を回避し、ゲートソース短絡のリスクを回避し、歩留まりと信頼性を向上させることができる。

【0016】

第二の態様によれば、本出願の実施例は、シールドゲート半導体デバイス構造をさらに提供し、以上に記載の製造方法により製造して得られ、前記構造は、
セル領域トレンチであって、セル領域トレンチの下部の内面には、外側から内側に向かって順に第二の酸化層と第一の酸化層が設置されており、セル領域トレンチの上部の内面には、第四の酸化層が設置されており、第二の酸化層で囲まれた空間には、ソースポリシリコンが設置されており、第四の酸化層で囲まれた空間には、ゲートポリシリコンが設置されており、ソースポリシリコンの先端面には、第四の酸化層が設置されており、ゲートポリシリコンがソースポリシリコンの先端面を覆うセル領域トレンチと、
ソース引き出し領域トレンチであって、ソース引き出し領域トレンチの内面には、第一の酸化層と第二の酸化層が設置されており、且つ第二の酸化層で囲まれた空間には、ソースポリシリコンが設置されており、ソースポリシリコンの先端面には、第四の酸化層が設置されているソース引き出し領域トレンチとを含み、
ここで、セル領域トレンチとソース引き出し領域トレンチにおける第二の酸化層の先端は、第一の酸化層の先端よりも低い。

【0017】

本出願の一好ましい実施例として、第一の酸化層と第二の酸化層との合計厚さは、１０００Ａ－８０００Ａの間にある。

【0018】

本出願の一好ましい実施例として、第四の酸化層の厚さは、２００Ａ～１２００Ａの間にある。

【0019】

従来の技術と比べて、第二の態様によるシールドゲート半導体デバイス構造は、第一の態様によるシールドゲート半導体デバイス構造の製造方法の有益な効果と同じであり、ここでこれ以上説明しない。

【図面の簡単な説明】

【0020】

ここで説明された図面は、本出願のさらなる理解を提供するためのものであり、本出願の一部を構成し、本出願の概略的な実施例及びその説明は、本出願を解釈するためのものであり、本出願の不当な限定を構成するものではない。後では図面を参照して、限定的ではなく例示的な方式で本出願のいくつかの具体的な実施例を詳細に記述する。図面において同じ符号は、同じ又は類似している部材又は部分を示しており、当業者が理解すべきこととして、これらの図面は、必ずしも比例して描かれているとは限らない。

【図1】従来の技術の製造プロセスにより製造されたシールドゲート半導体デバイス構造概略図である。

【図2】本出願の実施例によるシールドゲート半導体デバイスの製造方法のフローチャートである。

【図3-12】本出願の実施例による各プロセスフローステップに対応する構造概略図である。

【図13】本出願の実施例がシールドゲート半導体デバイス構造を含むデバイス構造概略図である。

【発明を実施するための形態】

【0021】

当業者に本出願の形態をよりよく理解させるために、以下は、本出願の実施例における図面を結び付けながら、本出願の実施例における技術案を明確かつ完全に記述する。明らかに、記述された実施例は、本出願の一部の実施例にすぎず、すべての実施例ではない。本出願における実施例に基づき、当業者が創造的な労力を払わない前提で得られたすべての他の実施例は、いずれも本出願の保護範囲に属すべきである。

【0022】

図１に示すように、図１は、従来の技術製造プロセスにより製造されたシールドゲート半導体デバイス構造である。図１に示すシールドゲート半導体デバイス構造の具体的な製造方法は、
まずエピタキシャル層上にフォトリソグラフィーにより複数のセル領域トレンチとソース引き出し領域トレンチを形成し、その後、セル領域トレンチとソース引き出し領域トレンチの内面において、外側から内側に向かって第二の酸化層と第一の酸化層とを順に形成するステップＳ０１と、
セル領域トレンチとソース引き出し領域トレンチにソースポリシリコンを堆積し、その後、半導体層の表面にソースポリシリコンが残されなくなるまで半導体層の表面のソースポリシリコンを一度エッチングし、セル領域ソースポリシリコンをフォトリソグラフィーして、レジストを除去するステップＳ０２と、
半導体層の表面、セル領域トレンチとソース引き出し領域トレンチにおける第一の酸化層と第二の酸化層をエッチング除去するステップＳ０３と、
半導体層の上面、セル領域トレンチの露出面、ソース引き出し領域トレンチの露出面、ソースポリシリコンの露出面にそれぞれ第三の酸化層を形成し、その後、第三の酸化層を除去するステップＳ０４と、
半導体層の上面、セル領域トレンチの露出面、ソース引き出し領域トレンチの露出面、ソースポリシリコンの露出面にそれぞれ第四の酸化層を形成するステップＳ０５と、
セル領域トレンチとソース引き出し領域トレンチにおいてゲートポリシリコンを堆積するステップＳ０５と、
半導体層の表面のゲートポリシリコンをエッチングするステップＳ０６とを含む。

【0023】

上記プロセスフローから分かるように、シールドゲート半導体デバイスにセル領域もあるしソース引き出し領域もあるため、第一の酸化層と第二の酸化層との合計厚さが１０００Ａを超え、そして第二の酸化層が合計厚さに占める割合が高いほど、第二の酸化層のエッチングレートが速いため、第一の酸化層と第二の酸化層をエッチングすると、ソース引き出し領域の第一の酸化層と第二の酸化層も一緒にエッチングされるため、ソース引き出し領域のトレンチ側壁にピット２１が発生し、ゲートポリシリコンの蒸着時にピット２１に堆積し、後続プロセスでピット２１におけるゲートポリシリコンを完全に除去できないため、ゲートとソース短絡のリスクが高くなり、さらにシールドゲート半導体デバイスの歩留まりリスクを制御できないとともに信頼性リスクを回避できないという問題が発生する。

【0024】

図２に示すように、図２は、本出願の実施例によるシールドゲート半導体デバイス構造の製造方法であり、前記方法は、
セル領域トレンチとソース引き出し領域トレンチの内面において、それぞれ外側から内側に向かって第二の酸化層と第一の酸化層とを順に形成するステップＳ２１と、
セル領域トレンチとソース引き出し領域トレンチにおける第二の酸化層で囲まれて形成された空間にソースポリシリコンをそれぞれ堆積するステップＳ２２と、
半導体層の表面のソースポリシリコンをエッチング除去してセル領域トレンチ上部空間に位置する一部のソースポリシリコンを選択的にエッチング除去するステップＳ２３と、
半導体層の表面、セル領域トレンチとソース引き出し領域トレンチにおける第一の酸化層と第二の酸化層をエッチング除去するステップＳ２４と、
トレンチの間の半導体層、セル領域トレンチ及びソース引き出し領域トレンチにおける一部のソースポリシリコンをエッチング除去するステップＳ２５と、
半導体層の上面、セル領域トレンチの露出面、ソース引き出し領域トレンチの露出面、ソースポリシリコンの露出面にそれぞれ第三の酸化層を形成し、その後、第三の酸化層を除去するステップＳ２６と、
半導体層の上面、セル領域トレンチの露出面、ソース引き出し領域トレンチの露出面、ソースポリシリコンの露出面にそれぞれ第四の酸化層を形成するステップＳ２７と、
セル領域トレンチとソース引き出し領域トレンチにおいてゲートポリシリコンを堆積するステップＳ２８と、
半導体層の表面のゲートポリシリコンをエッチング除去し、ソース引き出し領域トレンチにゲートポリシリコンが残されなくなるまでソース引き出し領域トレンチに位置するゲートポリシリコンを選択的にエッチング除去するステップＳ２９とを含む。

【0025】

図２と図３を参照すると、半導体層３３上にセル領域トレンチ３２とソース引き出し領域トレンチ３１を形成するプロセスは、いずれも当業者によく知られているプロセスであり、ここでこれ以上説明しないが、半導体層は、基板又はエピタキシャル層であってもよく、半導体層３３上に直接フォトリソグラフィーしてセル領域トレンチ３２とソース引き出し領域トレンチ３１を形成した後、熱成長プロセスによりセル領域トレンチ３２とソース引き出し領域トレンチ３１の内面にまず第一の酸化層３５を一層生成し、その後、化学気相堆積プロセスにより第一の酸化層３５の外面に第二の酸化層３４を一層形成し、ここで、第一の酸化層３５と第二の酸化層３４とは、厚い酸化層と呼ばれ、且つ第一の酸化層３５と第二の酸化層３４との合計厚さは、１０００Ａ－８０００Ａの間にあり、第一の酸化層３５の厚さと第二の酸化層３４の厚さとの比は、０．２～１．８の間にあり、一般的にはセル領域トレンチ３２の数は、ソース引き出し領域トレンチ３１よりも多い。

【0026】

図２、図４と図５を参照すると、セル領域トレンチ３２とソース引き出し領域トレンチ３１における第二の酸化層３４で囲まれて形成された空間に、それぞれ対応してソースポリシリコン４１を堆積し、その後、ソースポリシリコン４１の先端がトレンチの頂部よりも高くなくなるまでソースポリシリコン４１をエッチバックし、つまり複数の半導体層３３の表面のソースポリシリコン４１をエッチバックすることにより、半導体層３３の表面にソースポリシリコン４１をなくす。

【0027】

図２と図６を参照すると、ソース引き出し領域に第二のレジスト６１を塗布し、セル領域トレンチ３２における上部空間のソースポリシリコン４１をフォトリソグラフィーし、一部のソースポリシリコン４１をセル領域トレンチ３２に残し、その後、第二のレジスト６１を除去する。

【0028】

図２と図７を参照すると、セル領域トレンチ３２とソース引き出し領域トレンチ３１における上部空間及び半導体層３３表面に位置する第一の酸化層３５と第二の酸化層３４をエッチング除去し、第一の酸化層３５のエッチングレートが第二の酸化層３４のエッチングレートよりも小さいため、エッチング完了後に第一の酸化層３５の先端は、第二の酸化層３４の先端よりも高く、セル領域トレンチ３２に位置する第一の酸化層３５と第二の酸化層３４をエッチング除去した後、セル領域トレンチ３２における残りのソースポリシリコン４１の先端と対応するセル領域トレンチ３２における第二の酸化層３４の先端の底部との高さの差は、５０００Ａ～１５０００Ａの間にあり、ソース引き出し領域トレンチ３１における残りのソースポリシリコン４１の先端と対応するソース引き出し領域トレンチ３１における第二の酸化層３４の先端の底部との高さの差は、３０００Ａ～１２０００Ａにある。

【0029】

図１と図８を参照すると、トレンチの間の半導体層３３、セル領域トレンチ３２及びソース引き出し領域トレンチ３１における一部のソースポリシリコンをエッチング除去し、セル領域トレンチ３２におけるソースポリシリコン４１の頂部から第二の酸化層３４の先端の底部までの高さの差は、５００Ａ～１５００Ａの間にあり、ソース引き出し領域トレンチ内ソースポリシリコンの頂部から第二の酸化層の先端の底部までの高さの差は、０Ａ～１０００Ａの間にあり、トレンチの間の半導体層３３のエッチバック厚さは、３０００Ａ～１００００Ａの間にあり、トレンチの間の半導体層３３のエッチバック厚さは、具体的にソース引き出し領域トレンチ３１における第二の酸化層３４の底部からトレンチまでの間の半導体層３３の高さの差に応じて決定される。

【0030】

図２と図９を参照すると、図８に基づいて半導体層３３の表面、半導体層３３の上面、セル領域トレンチ３２の露出面、ソース引き出し領域トレンチ３１の露出面、ソースポリシリコン４１の露出面に、それぞれ第三の酸化層（図示されていない）を形成し、その後、第三の酸化層（図示されていない）を除去し、第三の酸化層（図示されていない）は、その接触する表面のトポグラフィを処理して接触する表面の純度を向上させることができ、第三の酸化層の厚さは、２００Ａ～１０００Ａであり、プロセス温度は、９５０℃～１１００℃の間にある。

【0031】

その後、第三の酸化層（図示されていない）を除去した後、第三の酸化層（図示されていない）が位置する場所、即ち、半導体層３３の表面、セル領域トレンチ３２の内面、ソース引き出し領域トレンチ３１の内面とソースポリシリコン４１の先端に、第四の酸化層９１を一層再形成し、第四の酸化層９１厚さは、２００Ａ～１２００Ａであり、プロセス温度は、９５０℃～１１００℃の間にある。

【0032】

図２と図１０を参照すると、セル領域トレンチ３２の上部空間にゲートポリシリコン１０を堆積し、ゲートポリシリコン１０を堆積するプロセスは、当業者によく知られている技術であり、ここではこれ以上説明しない。

【0033】

図２と図１１を参照すると、半導体層３３の表面にゲートポリシリコン１０が残されなくなるまで、ゲートポリシリコン１０をエッチバックし、前記ソース引き出し領域トレンチ３１における残りのゲートポリシリコン９３厚さは、０Ａ－５０００Ａの間にある。

【0034】

図２と図１２を参照すると、図１１の上で第一のレジスト１２を塗布し、ソース引き出し領域トレンチ３１の残りのゲートポリシリコン９３が完全にエッチングされるまで、ソース引き出し領域トレンチ３１の上部空間の残りのゲートポリシリコン９３をフォトリソグラフィーし、その後、第一のレジスト１２を除去し、この時にソース引き出し領域トレンチ３１に残りのゲートポリシリコン９３が残されなくなり、本出願の実施例は、ソース引き出し領域トレンチにおけるゲートポリシリコンが完全にエッチングされるまでゲートポリシリコンをエッチング除去することにより、ソース引き出し領域ゲートポリシリコンがソース引き出し領域トレンチ側壁に残されるという問題を回避し、ゲートソース短絡のリスクを回避し、歩留まりと信頼性を向上させることができる。

【0035】

本出願の実施例が上記プロセスステップにより製造されたシールドゲート半導体デバイス構造は、図１２に示し、シールドゲート半導体デバイス構造は、
セル領域トレンチ３２であって、セル領域トレンチ３２の下部の内面には、外側から内側に向かって順に第二の酸化層３４と第一の酸化層３５が設置されており、セル領域トレンチ３２の上部の内面には、第四の酸化層９１が設置されており、第二の酸化層３４で囲まれた空間には、ソースポリシリコン４１が設置されており、第四の酸化層９１で囲まれた空間には、ゲートポリシリコン１０が設置されており、ソースポリシリコン４１の先端面には、第四の酸化層９１が設置されており、ゲートポリシリコン１０がソースポリシリコン４１の先端面を覆うセル領域トレンチ３２と、
ソース引き出し領域トレンチ３１であって、ソース引き出し領域トレンチ３１の内面には、第一の酸化層３５と第二の酸化層３４が設置されており、且つ第二の酸化層３４で囲まれた空間には、ソースポリシリコン４１が設置されており、ソースポリシリコン４１の先端面には、第四の酸化層９１が設置されているソース引き出し領域トレンチ３１とを含み、
ここで、セル領域トレンチ３２とソース引き出し領域トレンチ３１における第二の酸化層３４の先端は、第一の酸化層３５の先端よりも低く、第一の酸化層３５と第二の酸化層３４との合計厚さは、１０００Ａ－８０００Ａの間にあり、第四の酸化層９１の厚さは、２００Ａ～１２００Ａの間にある。

【0036】

その後、半導体層３３の表面全体に酸化層１６を一層形成し、順にイオン注入を行ってウェル１３の形成を進め、フォトリソグラフィーを行ってウェル１３に注入区１４を形成し、蒸着して媒体層１５と２０を形成し、フォトリソグラフィーにより接触穴１７と１８を形成し、接触穴１７と１８にイオンを注入して活性化し、その後、接触穴１７と１８に多層の金属を堆積して引き出し電極を形成し、最終的にシールドゲート半導体デバイス構造を有するデバイスを形成した。

【0037】

本出願の実施例によるシールドゲート半導体デバイス構造は、ソース引き出し領域ゲートポリシリコンがソース引き出し領域トレンチ側壁に残されるという問題を回避し、ゲートソース短絡のリスクを回避し、歩留まりと信頼性を向上させる。

【0038】

最後に説明すべきこととして、以上の各実施例は、本出願の技術案を説明するためのものに過ぎず、それを限定するものではない。前述の各実施例を参照して本出願について詳細に説明したが、当業者が理解すべきこととして、依然として前述の各実施例に記載された技術案を修正し、又はそのうちの一部の又はすべての技術的特徴の同等の置き換えを行うことができるが、これらの修正又は置き換えは、該当する技術案の本質を本出願の各実施例の技術案の範囲から逸脱させるものではない。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【国際調査報告】