特表 2024-506901 スーパーβトライオードトランジスタ、及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-02-15

(54)【発明の名称】スーパーβトライオードトランジスタ、及びその製造方法

(51)【国際特許分類】

   H01L 21/331 20060101AFI20240207BHJP

【ＦＩ】

H01L29/72 P

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2023547839

(86)(22)【出願日】2022-07-22

(85)【翻訳文提出日】2023-08-08

(86)【国際出願番号】 CN2022107260

(87)【国際公開番号】W WO2023005819

(87)【国際公開日】2023-02-02

(31)【優先権主張番号】202110858844.X

(32)【優先日】2021-07-28

(33)【優先権主張国・地域又は機関】CN

(81)【指定国・地域】

(71)【出願人】

【識別番号】512154998

【氏名又は名称】無錫華潤上華科技有限公司

【氏名又は名称原語表記】ＣＳＭＣ ＴＥＣＨＮＯＬＯＧＩＥＳ ＦＡＢ２ ＣＯ．， ＬＴＤ．

【住所又は居所原語表記】Ｎｏ．８ Ｘｉｎｚｈｏｕ Ｒｏａｄ Ｗｕｘｉ Ｎｅｗ Ｄｉｓｔｒｉｃｔ，Ｊｉａｎｇｓｕ ２１４０２８ Ｃｈｉｎａ

(74)【代理人】

【識別番号】110001210

【氏名又は名称】弁理士法人ＹＫＩ国際特許事務所

(72)【発明者】

【氏名】リ ヨンスン

(72)【発明者】

【氏名】ジン フゥアジュン

(72)【発明者】

【氏名】ソン リャン

【テーマコード（参考）】

5F003

【Ｆターム（参考）】

5F003AP04

5F003AZ03

5F003BA23

5F003BA25

5F003BM01

5F003BM02

(57)【要約】

本発明は、スーパーβトライオードトランジスタ及びその製造方法を提供する。当該製造方法は、基板を提供し、基板に基づいて第１導電型の分離埋込層及び第１導電型のドーピング層を形成することと、ドーピング層中に第２導電型のベース領域を形成することと、ベース領域のドーピング濃度よりも大きいドーピング濃度を有する第２導電型のドーピング島をベース領域の外周に形成することと、ベース領域間隔をあけて設けられる第１導電型のコレクタ領域をドーピング層中に形成することと、ベース領域中に第１導電型のエミッタ領域を形成することと、を含む。本発明のスーパーβトライオードトランジスタは、ベース領域の縦方向電界を効果的に低減し、デバイスの横方向リーク電流を低減することができ、ベース領域のパンチスルーの防止と電流増幅係数の向上とのバランスをより良く実現することができる。

【特許請求の範囲】

【請求項1】

基板を提供し、前記基板に基づいて第１導電型の分離埋込層及び第１導電型のドーピング層を形成し、前記分離埋込層は前記ドーピング層の底部に位置することと、
前記ドーピング層中に第２導電型のベース領域を形成することと、
前記ベース領域のドーピング濃度よりも大きいドーピング濃度を有する第２導電型のドーピング島を前記ベース領域の外周に形成することと、
前記ベース領域と間隔をあけて設けられる第１導電型のコレクタ領域を前記ドーピング層中に形成することと、
前記ベース領域中に第１導電型のエミッタ領域を形成することと、を含む
ことを特徴とするスーパーβトライオードトランジスタの製造方法。

【請求項2】

前記ベース領域のドーピング濃度の範囲は、５ｅ１７ｃｍ^－３～８ｅ１７ｃｍ^－３であり、前記ドーピング島のドーピング濃度の範囲は、５ｅ１８ｃｍ^－３以上である
ことを特徴とする請求項１に記載のスーパーβトライオードトランジスタの製造方法。

【請求項3】

前記コレクタ領域のドーピング濃度は、前記ドーピング層のドーピング濃度よりも大きく、前記分離埋込層のドーピング濃度は、前記ドーピング層のドーピング濃度よりも大きい
ことを特徴とする請求項１に記載のスーパーβトライオードトランジスタの製造方法。

【請求項4】

前記ベース領域の注入の接合深さは、前記ドーピング島の注入の接合深さ以下である
ことを特徴とする請求項１に記載のスーパーβトライオードトランジスタの製造方法。

【請求項5】

前記ベース領域中に第２導電型の接触領域を形成することと、前記コレクタ領域中に第１導電型の接触領域を形成することと、を更に含み、
前記第２導電型の接触領域のドーピング濃度は、前記ドーピング島のドーピング濃度よりも大きく、前記第１導電型の接触領域のドーピング濃度は、前記コレクタ領域のドーピング濃度よりも大きい
ことを特徴とする請求項１に記載のスーパーβトライオードトランジスタの製造方法。

【請求項6】

前記コレクタ領域の底部は、少なくとも前記分離埋込層の一部に接続され、前記ドーピング島の底部は、少なくとも前記分離埋込層の一部に接続される
ことを特徴とする請求項１に記載のスーパーβトライオードトランジスタの製造方法。

【請求項7】

前記基板に基づいて第１導電型の分離埋込層及び第１導電型のドーピング層を形成し、前記分離埋込層は前記ドーピング層の底部に位置することは、
イオン注入プロセスにより前記基板の内部に前記分離埋込層を形成することと、
イオン注入プロセスにより前記基板の表層に前記ドーピング層を形成すること、を含み、
又は、
イオン注入プロセスにより前記基板の表層に前記分離埋込層を形成することと、
エピタキシャルプロセスにより前記基板上に前記ドーピング層を形成することと、を含む
ことを特徴とする請求項１に記載のスーパーβトライオードトランジスタの製造方法。

【請求項8】

内部に第１導電型の分離埋込層が形成されている基板と、
前記基板の表層又は前記基板上に形成された第１導電型のドーピング層であって、前記分離埋込層は前記ドーピング層の底部に位置する第１導電型のドーピング層と、
前記ドーピング層中に形成された第２導電型のベース領域と、
前記ベース領域の外周に形成された、前記ベース領域のドーピング濃度よりも大きいドーピング濃度を有する第２導電型のドーピング島と、
前記ドーピング層中に形成され、前記ベース領域と間隔をあけて設けられた第１導電型のコレクタ領域と、
前記ベース領域中に形成された第１導電型のエミッタ領域と、を含む
ことを特徴とするスーパーβトライオードトランジスタ。

【請求項9】

前記ベース領域のドーピング濃度の範囲は、５ｅ１７ｃｍ^－３～８ｅ１７ｃｍ^－３であり、前記ドーピング島のドーピング濃度の範囲は、５ｅ１８ｃｍ^－３以上である
ことを特徴とする請求項８に記載のスーパーβトライオードトランジスタ。

【請求項10】

前記分離埋込層のドーピング濃度の範囲は、１ｅ１７ｃｍ^－３～３ｅ１７ｃｍ^－３であり、前記ドーピング層のドーピング濃度の範囲は、１ｅ１６ｃｍ^－３～４ｅ１６ｃｍ^－３であり、前記コレクタ領域のドーピング濃度の範囲は、１ｅ１７ｃｍ^－３～５ｅ１７ｃｍ^－３であり、前記エミッタ領域のドーピング濃度の範囲は、１ｅ１７ｃｍ^－３～５ｅ１７ｃｍ^－３である
ことを特徴とする請求項８に記載のスーパーβトライオードトランジスタ。

【請求項11】

前記ベース領域中には、第２導電型の接触領域が更に形成され、前記第２導電型の接触領域のドーピング濃度は、前記ドーピング島のドーピング濃度よりも大きく、
前記コレクタ領域中には、第１導電型の接触領域が更に形成され、前記第１導電型の接触領域のドーピング濃度は、前記コレクタ領域のドーピング濃度よりも大きい
ことを特徴とする請求項８に記載のスーパーβトライオードトランジスタ。

【請求項12】

前記コレクタ領域の底部は、少なくとも前記分離埋込層の一部に接続され、前記ドーピング島の底部は、少なくとも前記分離埋込層の一部に接続される
ことを特徴とする請求項８に記載のスーパーβトライオードトランジスタ。

【請求項13】

前記コレクタ領域のドーピング濃度は、前記ドーピング層のドーピング濃度よりも大きく、前記分離埋込層のドーピング濃度は、前記ドーピング層のドーピング濃度よりも大きい
ことを特徴とする請求項８に記載のスーパーβトライオードトランジスタ。

【請求項14】

前記ベース領域の注入の接合深さは、前記ドーピング島の注入の接合深さ以下である
ことを特徴とする請求項８に記載のスーパーβトライオードトランジスタ。

【請求項15】

前記ベース領域は、前記ドーピング層の上部表層に形成され、前記ドーピング島と前記分離埋込層からなる包囲カバー構造は、前記ベース領域を包囲する
ことを特徴とする請求項８に記載のスーパーβトライオードトランジスタ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体デバイスの設計及び製造の分野に関し、特に、スーパーβトライオードトランジスタ、及びその製造方法に関する。

【0002】

本出願は、２０２１年７月２８日に中国特許庁に出願された、出願番号が２０２１１０８５８８４４.Ｘ、発明名称が「スーパーβトライオードトランジスタ、及びその製造方法」である中国特許出願に基づき優先権を主張し、その内容全体を参照により本出願に組み込む。

【背景技術】

【0003】

トライオードトランジスタ（Ｔｒｉｏｄｅ Ｔｒａｎｓｉｓｔｏｒ）は、Ｐ型領域を取り囲む２つのＮ型領域を有する。１つのＮ型領域は、コレクタであり、もう１つのＮ型領域は、エミッタであり、Ｐ型領域は、ベースである。トライオードトランジスタの電圧バイアス方式に応じて、トライオードトランジスタは、異なる動作モードを持つことになる。エミッタ－ベース接合が逆方向にバイアスされるとともにコレクタ－ベース接合が逆方向にバイアスされると、トライオードトランジスタはオフモードで動作する。エミッタ－ベース接合が順方向にバイアスされるとともにコレクタ－ベース接合が逆方向にバイアスされると、トライオードトランジスタはアクティブモードで動作する。エミッタ－ベース接合が順方向にバイアスされるとともにコレクタ－ベース接合が順方向にバイアスされると、トライオードトランジスタは飽和モードで動作する。トライオードトランジスタを増幅器として使用する場合は、アクティブモードを使用し、トライオードトランジスタをスイッチングとして使用する場合は、オフモード及び飽和モードを使用する。トライオードトランジスタのパラメータの１つは、一般にβ又はＨＦＥと呼ばれる共通エミッタ電流増幅率である。アクティブモードにある場合、共通エミッタ電流増幅率は、コレクタ電流とベース電流との比である。

【発明の概要】

【発明が解決しようとする課題】

【0004】

従来のトライオードトランジスタでは、ベース領域の再結合を低減し、十分なベース領域の輸送係数を保証し、共通エミッタ電流増幅率を向上させるために、一般的には、より浅いベース領域及びより低いベース領域のドーピング濃度を追求しているが、これによってトライオードトランジスタのベース領域のパンチスルーがより大きくなるというリスクをもたらす。なお、横方向(導電チャネルの幅方向)に均一に分布したベース領域の濃度により、横方向のＮＰＮの非動作ベース領域でのリーク電流の発生をもたらすことになり、従来のトライオードトランジスタは、エミッタ接合の注入効率がより低く、リーク電流が大きく、電流増幅率がより小さいなどの弊害もある。

【0005】

上記の従来技術の欠点に鑑み、本発明は、従来技術においてトライオードトランジスタ構造のベース領域のパンチスルーのリスクがより大きいという問題を解決するための、スーパーβトライオードトランジスタ、及びその製造方法を提供することを目的とする。

【課題を解決するための手段】

【0006】

上記の目的及び他の関連する目的を実現するために、本発明では、基板を提供し、前記基板に基づいて第１導電型の分離埋込層及び第１導電型のドーピング層を形成し、前記分離埋込層は前記ドーピング層の底部に位置することと、前記ドーピング層中に第２導電型のベース領域を形成することと、前記ベース領域のドーピング濃度よりも大きいドーピング濃度を有する第２導電型のドーピング島を前記ベース領域の外周に形成することと、前記ベース領域と間隔をあけて設けられる第１導電型のコレクタ領域を前記ドーピング層中に形成することと、前記ベース領域中に第１導電型のエミッタ領域を形成することと、を含むスーパーβトライオードトランジスタの製造方法が提供される。

【0007】

選択的に、前記ベース領域のドーピング濃度の範囲は、５ｅ１７ｃｍ^－３～８ｅ１７ｃｍ^－３であり、前記ドーピング島のドーピング濃度の範囲は、５ｅ１８ｃｍ^－３以上である。

【0008】

選択的に、前記コレクタ領域のドーピング濃度は、前記ドーピング層のドーピング濃度よりも大きく、前記分離埋込層のドーピング濃度は、前記ドーピング層のドーピング濃度よりも大きい。

【0009】

選択的に、前記ベース領域の注入の接合深さは、前記ドーピング島の注入の接合深さ以下である。

【0010】

選択的に、前記製造方法は、前記ベース領域中に第２導電型の接触領域を形成することと、前記コレクタ領域中に第１導電型の接触領域を形成することと、を更に含み、前記第２導電型の接触領域のドーピング濃度は、前記ドーピング島のドーピング濃度よりも大きく、前記第１導電型の接触領域のドーピング濃度は、前記コレクタ領域のドーピング濃度よりも大きい。

【0011】

選択的に、前記コレクタ領域の底部は、少なくとも前記分離埋込層の一部に接続され、前記ドーピング島の底部は、少なくとも前記分離埋込層の一部に接続される。

【0012】

選択的に、前記基板中に第１導電型の分離埋込層及び第１導電型のドーピング層を形成し、前記分離埋込層は前記ドーピング層の底部に位置することは、イオン注入プロセスにより前記基板の内部に分離埋込層を形成することと、イオン注入プロセスにより前記基板の表層にドーピング層を形成すること、を含み、又は、イオン注入プロセスにより前記基板の表層に分離埋込層を形成することと、エピタキシャルプロセスにより前記基板上にドーピング層を形成することと、を含む。

【0013】

本発明では、内部に第１導電型の分離埋込層が形成されている基板と、前記基板の表層又は前記基板上に形成された第１導電型のドーピング層であって、前記分離埋込層は前記ドーピング層の底部に位置する第１導電型のドーピング層と、前記ドーピング層中に形成された第２導電型のベース領域と、前記ベース領域の外周に形成された、前記ベース領域のドーピング濃度よりも大きいドーピング濃度を有する第２導電型のドーピング島と、前記ドーピング層中に形成され、前記ベース領域と間隔をあけて設けられた第１導電型のコレクタ領域と、前記ベース領域中に形成された第１導電型のエミッタ領域と、を含むスーパーβトライオードトランジスタが更に提供される。

【0014】

選択的に、前記ベース領域のドーピング濃度の範囲は、５ｅ１７ｃｍ^－３～８ｅ１７ｃｍ^－３であり、前記ドーピング島のドーピング濃度の範囲は、５ｅ１８ｃｍ^－３以上である。

【0015】

選択的に、前記分離埋込層のドーピング濃度の範囲は、１ｅ１７ｃｍ^－３～３ｅ１７ｃｍ^－３であり、前記ドーピング層のドーピング濃度の範囲は、１ｅ１６ｃｍ^－３～４ｅ１６ｃｍ^－３であり、前記コレクタ領域のドーピング濃度の範囲は、１ｅ１７ｃｍ^－３～５ｅ１７ｃｍ^－３であり、前記エミッタ領域のドーピング濃度の範囲は、１ｅ１７ｃｍ^－３～５ｅ１７ｃｍ^－３である。

【0016】

選択的に、前記ベース領域中には、第２導電型の接触領域が更に形成され、前記第２導電型の接触領域のドーピング濃度は、前記ドーピング島のドーピング濃度よりも大きく、前記コレクタ領域中には、第１導電型の接触領域が更に形成され、前記第１導電型の接触領域のドーピング濃度は、前記コレクタ領域のドーピング濃度よりも大きい。

【0017】

選択的に、前記コレクタ領域の底部は、少なくとも前記分離埋込層の一部に接続され、前記ドーピング島の底部は、少なくとも前記分離埋込層の一部に接続される。

【0018】

選択的に、前記コレクタ領域のドーピング濃度は、前記ドーピング層のドーピング濃度よりも大きく、前記分離埋込層のドーピング濃度は、前記ドーピング層のドーピング濃度よりも大きい。

【0019】

選択的に、前記ベース領域の注入の接合深さは、前記ドーピング島の注入の接合深さ以下である。

【0020】

選択的に、前記ベース領域は、前記ドーピング層の上部表層に形成され、前記ドーピング島と前記分離埋込層からなる包囲カバー構造は、前記ベース領域を包囲する。

【発明の効果】

【0021】

上記のように、本発明のスーパーβトライオードトランジスタ、及びその製造方法は、以下の有益な効果を有する。

【0022】

本発明では、ベース領域の外周に高濃度のイオンを注入してベース領域のドーピング濃度よりも大きいドーピング濃度を有するドーピング島を形成し、当該ドーピング島とベース領域との間に濃度勾配を形成することによって、一方では、当該ドーピング島は底部の横方向の空乏を補助し、ベース領域の底部の迅速なピンチオフを補助して、ベース領域のパンチスルーを防止すると同時に、依然としてベース領域の再結合を低減し、共通エミッタ電流増幅率を向上させることができ、もう一方では、当該ドーピング島の存在により、非動作ベース領域のＰ型濃度がより高く、横方向のＮＰＮのリーク電流を大幅に減少させ、それによってデバイスにより高い電流増幅率を発生させることができる。

【0023】

本発明のスーパーβトライオードトランジスタは、ベース領域の縦方向電界を効果的に低減し、デバイスの横方向のリーク電流を低減することができ、ベース領域のパンチスルーの防止と電流増幅係数の向上とのバランスをより良く実現することができる。

【図面の簡単な説明】

【0024】

【図1】本発明の実施例に係るスーパーβトライオードトランジスタの製造方法における各ステップに示された構成模式図である。

【図2】本発明の実施例に係るスーパーβトライオードトランジスタの製造方法における各ステップに示された構成模式図である。

【図3】本発明の実施例に係るスーパーβトライオードトランジスタの製造方法における各ステップに示された構成模式図である。

【図4】本発明の実施例に係るスーパーβトライオードトランジスタの製造方法における各ステップに示された構成模式図である。

【図5】本発明の実施例に係るスーパーβトライオードトランジスタの製造方法における各ステップに示された構成模式図である。

【図6】本発明の実施例に係るスーパーβトライオードトランジスタの製造方法における各ステップに示された構成模式図である。

【図7】本発明の実施例に係るスーパーβトライオードトランジスタの構成模式図である。

【発明を実施するための形態】

【0025】

以下、特定の具体例を挙げて本発明の実施形態を説明し、当業者は、本明細書に開示された内容から、本発明の他の利点及び効果を了解することができる。本発明は、更に別の異なる具体的な実施形態によって実施又は応用することができ、本明細書の各詳細については、異なる観点及び応用に基づいて、本発明の精神から逸脱することなく様々な修正又は変更を行うことができる。

【0026】

本発明の実施例を詳細に説明する際に、説明の便宜上、デバイス構造を示す断面図は一般的な割合に応じて部分的に拡大されず、かつ、示された模式図は単なる例示に過ぎず、ここで本発明の保護の範囲を制限されるものではない。なお、実際の製作では、長さ、幅、及び深さの３次元空間寸法を含めるべきである。

【0027】

説明の便宜上、ここでは、「下」、「下方」、「よりも低い」、「以下」、「上方」、「上」等の空間関係用語を使用して図面に示された１つの要素又は特徴と他の要素又は特徴との関係を説明する。理解すべきものとして、これらの空間関係用語は、使用中又は動作中のデバイスの図面に示された方向以外の他の方向を含むことを意図している。なお、１つの層が２つの層の「間」に位置すると呼ばれる場合、当該１つの層は前記２つの層の間に位置する唯一の層であってもよいし、或は、２つの層同士の間に１つ又は複数の介在する層が存在してもよい。

【0028】

本発明の文脈において、説明される第１の特徴が第２の特徴「の上」に位置する構造は、第１の特徴と第２の特徴とが直接接触するように形成された実施例を含んでもよいし、別の特徴が第１の特徴と第２の特徴との間に形成された実施例を含んでもよく、この場合、第１の特徴と第２の特徴とは直接接触していなくてもよい。

【0029】

説明すべきものとして、本実施例によって提供される図面は、本発明の基本的な思想を模式的に説明するものだけであり、図面では、実際に実施する際の部品の数、形状、及び寸法でなく、本発明に関連する部品のみが示されており、実際の実施時の各部品の形態、数、及び割合は、任意に変更され得、その部品のレイアウト形態もより複雑であってもよい。

【0030】

従来のトライオードトランジスタは、ベース領域の再結合を低減し、十分なベース領域の輸送係数を保証し、共通エミッタ電流増幅率を向上させるために、一般的には、より浅いベース領域及びより低いベース領域のドーピング濃度を追求しているが、これによってトライオードトランジスタのベース領域のパンチスルーがより大きいというリスクをもたらす。なお、横方向(導電チャネルの幅方向)に均一に分布したベース領域の濃度により、横方向のＮＰＮの非動作ベース領域でのリーク電流の発生をもたらすことになり、従来のトライオードトランジスタは、エミッタ接合の注入効率がより低く、リーク電流が大きく、電流増幅率がより小さいなどの弊害もある。本発明では、ベース領域１０４の外周に高濃度のイオンを注入してベース領域１０４のドーピング濃度よりも大きいドーピング濃度を有するドーピング島１０５を形成し、当該ドーピング島１０５とベース領域１０４との間に濃度勾配を形成することによって、一方では、当該ドーピング島１０５は底部の横方向の空乏を補助し、ベース領域の底部の迅速なピンチオフを補助して、ベース領域のパンチスルーを防止すると同時に、依然としてベース領域の再結合を低減し、共通エミッタ電流増幅率を向上させることができ、もう一方では、当該ドーピング島１０５の存在により、非動作ベース領域のＰ型濃度がより高く、横方向のＮＰＮのリーク電流を大幅に減少させ、それによってデバイスにより高い電流増幅率を発生させることができる。

【0031】

上記の問題を解決するために、図１～図７に示されたように、本実施例は、以下のステップを含むスーパーβトライオードトランジスタの製造方法を提供する。

【0032】

図１に示されたように、まず、ステップ１)において、基板１０１を提供し、前記基板１０１中に第１導電型の分離埋込層１０２を形成する。

【0033】

一例として、前記基板は、Ｓｉ基板、Ｇｅ基板、ＳｉＧｅ基板、ＳＯＩ(絶縁体上シリコン)、又はＧＯＩ(絶縁体上ゲルマニウム)等の半導体基板であってもよい。他の実施例において、前記半導体基板は、ＧａＡｓ、ＩｎＰ、又はＳｉＣ等の他の元素半導体又は化合物半導体を含む基板であってもよいし、Ｓｉ/ＳｉＧｅ等の積層構造であってもよいし、ＳＧＯＩ(絶縁体上ゲルマニウムシリコン)等の他のエピタキシャル構造であってもよい。本実施例において、前記基板は、Ｓｉ基板である。

【0034】

一例として、イオン注入プロセス及びアニーリングプロセスにより、前記基板中に第１導電型の分離埋込層１０２を形成することができる。本実施例において、前記分離埋込層１０２のドーピング濃度の範囲は、１ｅ１７ｃｍ^－３～３ｅ１７ｃｍ^－３である。

【0035】

図２に示されたように、次に、ステップ２)において、前記基板１０１上に第１導電型のドーピング層１０３を形成し、前記分離埋込層１０２は前記ドーピング層の底部に位置する。

【0036】

一例として、気相エピタキシャルプロセスにより前記基板１０１上に第１導電型のドーピング層１０３を形成することができ、好ましくは、前記ドーピング層１０３の材料は、前記基板１０１と同じ材料として選択され、本実施例においては、前記ドーピング層１０３の材料は、Ｓｉである。

【0037】

前記ドーピング層１０３のドーピング濃度の範囲は、１ｅ１６ｃｍ^－３～４ｅ１６ｃｍ^－３であってもよい。１つの具体的な実施例において、前記ドーピング層１０３のドーピング濃度は、２ｅ１６ｃｍ^－３である。前記ドーピング層１０３のドーピング濃度を調整することによって、デバイスのターンオン抵抗及びブレークダウン電圧を効果的に調整して、異なるデバイスの性能要件を満たすことができる。

【0038】

もう一実施例において、まず、イオン注入プロセスにより前記基板の内部に前記分離埋込層１０２を形成し、次に、イオン注入プロセスにより前記基板の表層にドーピング層１０３を形成し、前記分離埋込層１０２の深さ位置を制御することによって、前記分離埋込層１０２を前記ドーピング層１０３の底部に位置させてもよい。

【0039】

図３に示されたように、続いて、ステップ３)において、前記ドーピング層１０３中に第２導電型のベース領域１０４を形成する。

【0040】

例えば、フォトリソグラフィプロセス、イオン注入プロセス、及びアニーリングプロセスにより、前記ドーピング層１０３中に第２導電型のベース領域１０４を形成することができ、前記ベース領域１０４のドーピング濃度の範囲は、５ｅ１７ｃｍ^－３～８ｅ１７ｃｍ^－３であってもよい。１つの具体的な実施例において、前記ベース領域１０４のドーピング濃度は、６ｅ１７ｃｍ^－３である。本実施例のベース領域１０４のドーピング濃度は、より低く、即ち、ベース領域１０４のドーピング濃度は更に低下し、且つ、従来のベース領域のドーピング濃度よりも低いため、ベース領域１０４の再結合を効果的に減少し、十分なベース領域１０４の輸送係数を保証すると同時に、依然としてベース領域のパンチスルーのリスクを低減することができ、さらに横方向の非動作ベース領域のリーク電流を遮蔽し、三者のバランスをより良くとることができる。

【0041】

図４に示されたように、続いて、ステップ４)において、前記ベース領域１０４のドーピング濃度よりも大きいドーピング濃度を有する第２導電型のドーピング島１０５を前記ベース領域１０４の外周に形成する。前記ドーピング島１０５の底部は少なくとも前記分離埋込層１０２の一部に接続される。

【0042】

本実施例において、前記ベース領域１０４の注入の接合深さは、前記ドーピング島１０５の注入の接合深さ以下である。前記ベース領域１０４は、前記ドーピング層１０３の上部表層に形成される。前記ドーピング島１０５と前記分離埋込層１０２とからなる包囲カバー構造は、前記ベース領域１０４を包囲する。

【0043】

例えば、フォトリソグラフィプロセス、イオン注入プロセス、及びアニーリングプロセスにより、前記ベース領域１０４のドーピング濃度よりも大きいドーピング濃度を有する第２導電型のドーピング島１０５を前記ベース領域１０４の外周に形成することができる。本実施例において、前記ドーピング島１０５のドーピング濃度の範囲は、５ｅ１８ｃｍ^－３以上であり、例えば８ｅ１８ｃｍ^－３～９ｅ１８ｃｍ^－３であってもよい。本発明では、ベース領域１０４の外周に高濃度のイオンを注入してドーピング島１０５を形成し、当該ドーピング島１０５の高濃度とベース領域１０４の低濃度との間に濃度勾配を形成することによって、一方では、当該ドーピング島１０５は底部の横方向の空乏を補助し、ベース領域１０４の底部の迅速なピンチオフを補助して、ベース領域１０４のパンチスルーを防止すると同時に、依然としてベース領域の再結合を低減し、共通エミッタ電流増幅率を向上させることができ、もう一方では、当該ドーピング島１０５の存在により、非動作ベース領域１０４のＰ型濃度がより高く、横方向のＮＰＮのリーク電流を大幅に減少させ、それによってデバイスにより高い電流増幅率を発生させることができる。

【0044】

図５に示されたように、続いて、ステップ５)において、前記ベース領域１０４と間隔をあけて設けられる第１導電型のコレクタ領域１０６を前記ドーピング層１０３中に形成する。

【0045】

例えば、フォトリソグラフィプロセス、イオン注入プロセス、及びアニーリングプロセスにより、前記ドーピング層１０３中に第１導電型のコレクタ領域１０６を形成することができ、前記コレクタ領域１０６は前記ベース領域１０４と間隔をあけて設けられるとともに、前記コレクタ領域１０６の底部は、少なくとも前記分離埋込層１０２の一部に接続される。一例として、前記コレクタ領域１０６のドーピング濃度の範囲は、１ｅ１７ｃｍ^－３～５ｅ１７ｃｍ^－３である。１つの具体的な実施例において、前記コレクタ領域１０６のドーピング濃度は、３ｅ１７ｃｍ^－３である。

【0046】

図６に示されたように、続いて、ステップ６)において、前記ドーピング島１０５のドーピング濃度よりも大きいドーピング濃度を有する第２導電型の接触領域１０７を前記ベース領域１０４中に形成して、ベース領域１０４の接触抵抗を低下させる。

【0047】

図７に示されたように、最後に、ステップ７)において、前記ベース領域１０４中に第１導電型のエミッタ領域１０８を形成する。

【0048】

例えば、フォトリソグラフィプロセス、イオン注入プロセス、及びアニーリングプロセスにより、前記ベース領域１０４中に第１導電型のエミッタ領域１０８を形成することができ、前記エミッタ領域１０８のドーピング濃度の範囲は１ｅ１７ｃｍ^－３～５ｅ１７ｃｍ^－３である。１つの具体的な実施例において、前記エミッタ領域１０８のドーピング濃度は、５ｅ１７ｃｍ^－３である。本ステップにおいて、前記コレクタ領域１０６のドーピング濃度よりも大きいドーピング濃度を有する第１導電型の接触領域１０９を前記コレクタ領域１０６中に形成するステップを更に含む。一例として、前記第１導電型のエミッタ領域１０８と前記第１導電型の接触領域１０９とは同一のドーピングステップで形成されてもよい。即ち、１回のフォトリソグラフィプロセス、イオン注入プロセス、及びアニーリングプロセスにより、前記第１導電型のエミッタ領域１０８と前記第１導電型の接触領域１０９を同時に形成してもよい。これにより、プロセスコストを削減し、プロセス効率を向上させることができる。他の実施例において、前記コレクタ領域１０６、前記ベース領域１０４、及び前記エミッタ領域１０８は、いずれも基板の表面まで引き出され、引出し方法としては、接触領域の注入、ドーピング領域の引き出し、貫通孔の設置を含むがこれらに限定されない。

【0049】

本実施例において、前記第１導電型は、Ｎ型導電であり、前記第２導電型は、Ｐ型導電である。当然ながら、他の実施例において、前記第１導電型は、Ｐ型導電であり、前記第２導電型は、Ｎ型導電であってもよい。

【0050】

図７に示されたように、本実施例は、スーパーβトライオードトランジスタを更に提供する。当該スーパーβトライオードトランジスタは、内部に第１導電型の分離埋込層１０２が形成されている基板１０１と、前記基板１０１の表層又は前記基板１０１上に形成された第１導電型のドーピング層１０３であって、前記分離埋込層１０２は前記ドーピング層１０３の底部に位置する第１導電型のドーピング層１０３と、前記ドーピング層１０３中に形成された第２導電型のベース領域１０４と、前記ベース領域１０４の外周に形成された、前記ベース領域１０４のドーピング濃度よりも大きいドーピング濃度を有する第２導電型のドーピング島１０５と、前記ドーピング層１０３中に形成され、前記ベース領域１０４と間隔をあけて設けられた第１導電型のコレクタ領域１０６と、前記ベース領域１０４中に形成された第１導電型のエミッタ領域１０８と、を含む。

【0051】

一例として、前記基板１０１は、Ｓｉ基板、Ｇｅ基板、ＳｉＧｅ基板、ＳＯＩ(絶縁体上シリコン)、又はＧＯＩ(絶縁体上ゲルマニウム)等の半導体基板であってもよい。他の実施例において、前記半導体基板は、ＧａＡｓ、ＩｎＰ、又はＳｉＣ等の他の元素半導体又は化合物半導体を含む基板であってもよいし、例えば、Ｓｉ/ＳｉＧｅ等の積層構造であってもよいし、ＳＧＯＩ(絶縁体上ゲルマニウムシリコン)等の他のエピタキシャル構造であってもよい。本実施例において、前記基板は、Ｓｉ基板である。

【0052】

一例として、前記ドーピング層１０３のドーピング濃度の範囲は、１ｅ１６ｃｍ^－３～４ｅ１６ｃｍ^－３であってもよい。１つの具体的な実施例において、前記ドーピング層１０３のドーピング濃度は、２ｅ１６ｃｍ^－３である。前記ドーピング層１０３のドーピング濃度を調整することによって、デバイスのターンオン抵抗及びブレークダウン電圧を効果的に調整することによって、異なるデバイスの性能要件を満たすことができる。

【0053】

一例として、前記ベース領域１０４のドーピング濃度の範囲は、５ｅ１７ｃｍ^－３～８ｅ１７ｃｍ^－３であってもよい。１つの具体的な実施例において、前記ベース領域１０４のドーピング濃度は、６ｅ１７ｃｍ^－３である。本実施例のベース領域１０４のドーピング濃度は、より低く、即ち、ベース領域１０４のドーピング濃度は更に低下し、且つ、従来のベース領域のドーピング濃度よりも低いため、ベース領域１０４の再結合を効果的に減少し、十分なベース領域１０４の輸送係数を保証すると同時に、依然としてベース領域のパンチスルーのリスクを低減することができ、さらに横方向の非動作ベース領域のリーク電流を遮蔽し、三者のバランスをより良くとることができる。

【0054】

本実施例において、前記ドーピング島１０５のドーピング濃度の範囲は、５ｅ１８ｃｍ^－３以上であり、例えば８ｅ１８ｃｍ^－３～９ｅ１８ｃｍ^－３であってもよい。本発明では、ベース領域１０４の外周に高濃度のイオンを注入してドーピング島１０５を形成し、当該ドーピング島１０５の高濃度とベース領域１０４の低濃度との間に濃度勾配を形成することによって、一方では、当該ドーピング島１０５は底部の横方向の空乏を補助し、ベース領域１０４の底部の迅速なピンチオフを補助して、ベース領域１０４のパンチスルーを防止すると同時に、依然としてベース領域の再結合を低減し、共通エミッタ電流増幅率を向上させることができ、もう一方では、当該ドーピング島１０５の存在により、非動作ベース領域１０４のＰ型濃度がより高く、横方向のＮＰＮのリーク電流を大幅に減少させ、それによってデバイスにより高い電流増幅率を発生させることができる。

【0055】

本実施例において、前記ベース領域１０４の注入の接合深さは、前記ドーピング島１０５の注入の接合深さ以下である。前記ベース領域１０４は、前記ドーピング層１０３の上部表層に形成され、前記ドーピング島１０５と前記分離埋込層１０２とからなる包囲カバー構造は、前記ベース領域１０４を包囲する。

【0056】

一例として、前記分離埋込層１０２のドーピング濃度の範囲は、１ｅ１７ｃｍ^－３～３ｅ１７ｃｍ^－３である。前記コレクタ領域１０６のドーピング濃度の範囲は、１ｅ１７ｃｍ^－３～５ｅ１７ｃｍ^－３である。１つの具体的な実施例において、前記コレクタ領域１０６のドーピング濃度は、３ｅ１７ｃｍ^－３である。前記エミッタ領域１０８のドーピング濃度の範囲は、１ｅ１７ｃｍ^－３～５ｅ１７ｃｍ^－３である。１つの具体的な実施例において、前記エミッタ領域１０８のドーピング濃度は、５ｅ１７ｃｍ^－３である。

【0057】

本実施例において、前記ベース領域１０４中には、前記ドーピング島１０５のドーピング濃度よりも大きいドーピング濃度を有する第２導電型の接触領域１０７が更に形成される。前記コレクタ領域１０６中には、前記コレクタ領域１０６のドーピング濃度よりも大きいドーピング濃度を有する第１導電型の接触領域１０９が更に形成される。

【0058】

本実施例において、前記コレクタ領域１０６の底部は、少なくとも前記分離埋込層１０２の一部に接続され、前記ドーピング島１０５の底部は、少なくとも前記分離埋込層１０２の一部に接続される。

【0059】

本実施例において、前記第１導電型は、Ｎ型導電であり、前記第２導電型は、Ｐ型導電である。当然ながら、他の実施例において、前記第１導電型は、Ｐ型導電であり、前記第２導電型は、Ｎ型導電であってもよい。

【0060】

上記のように、本発明のスーパーβトライオードトランジスタ、及びその製造方法は、以下の有益な効果を有する。

【0061】

本発明では、ベース領域１０４の外周に高濃度のイオンを注入してベース領域１０４のドーピング濃度よりも大きいドーピング濃度を有するドーピング島１０５を形成し、当該ドーピング島１０５とベース領域１０４との間に濃度勾配を形成することによって、一方では、当該ドーピング島１０５は底部の横方向の空乏を補助し、ベース領域の底部の迅速なピンチオフを補助して、ベース領域のパンチスルーを防止すると同時に、依然としてベース領域の再結合を低減し、共通エミッタ電流増幅率を向上させることができ、もう一方では、当該ドーピング島１０５の存在により、非動作ベース領域のＰ型濃度がより高く、横方向のＮＰＮのリーク電流を大幅に減少させ、それによってデバイスにより高い電流増幅率を発生させることができる。

【0062】

本発明のスーパーβトライオードトランジスタは、ベース領域１０４の縦方向電界を効果的に低減し、デバイスの横方向のリーク電流を低減することができ、ベース領域１０４のパンチスルーの防止と電流増幅係数の向上とのバランスをより良く実現することができる。

【0063】

したがって、本発明は、従来技術の様々な欠点を効果的に克服して高度な産業上利用価値を備えている。

【0064】

上記の実施例は、本発明の原理及びその効果を例示的に説明するものに過ぎず、本発明を限定するものではない。当業者であれば、本発明の精神及び範囲を違反することなく、上記の実施例を修正又は変更することができる。したがって、本発明に開示された精神及び技術思想から逸脱することなく、当業者が行った全ての同等の修正または変更は、依然として本発明の特許請求の範囲に含まれる。

【符号の説明】

【0065】

１０１ 基板、１０２ 分離埋込層、１０３ ドーピング層、１０４ ベース領域、１０５ ドーピング島、１０６ コレクタ領域、１０７ 第２導電型の接触領域、１０８ エミッタ領域、１０９ 第１導電型の接触領域。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【国際調査報告】