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特表2024-507345より短いキャパシタ高さのためのキャパシタ誘電体及び量子メモリＤＲＡＭ
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-02-19
(54)【発明の名称】より短いキャパシタ高さのためのキャパシタ誘電体及び量子メモリＤＲＡＭ
(51)【国際特許分類】
H10B 51/30 20230101AFI20240209BHJP
H01L 21/822 20060101ALI20240209BHJP
【ＦＩ】
H10B51/30
H01L27/04 C
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2023549052
(86)(22)【出願日】2022-02-03
(85)【翻訳文提出日】2023-10-10
(86)【国際出願番号】 US2022015108
(87)【国際公開番号】W WO2022177750
(87)【国際公開日】2022-08-25
(31)【優先権主張番号】63/150,546
(32)【優先日】2021-02-17
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】390040660
【氏名又は名称】アプライド マテリアルズ インコーポレイテッド
【氏名又は名称原語表記】ＡＰＰＬＩＥＤ ＭＡＴＥＲＩＡＬＳ，ＩＮＣＯＲＰＯＲＡＴＥＤ
【住所又は居所原語表記】３０５０ Ｂｏｗｅｒｓ Ａｖｅｎｕｅ Ｓａｎｔａ Ｃｌａｒａ ＣＡ ９５０５４ Ｕ．Ｓ．Ａ．
(74)【代理人】
【識別番号】110002077
【氏名又は名称】園田・小林弁理士法人
(72)【発明者】
【氏名】テオ， ラッセル チン イー
【テーマコード（参考）】
5F038
5F083
【Ｆターム（参考）】
5F038AC05
5F038AC10
5F038AC15
5F038AC17
5F038AC18
5F038AV06
5F038DF05
5F038EZ01
5F038EZ17
5F083AD24
5F083FR02
5F083GA27
5F083JA14
5F083JA39
5F083JA40
5F083JA60
(57)【要約】
本開示の実施形態は、広くは、DRAM用のキャパシタを形成する方法に関する。該方法は、キャパシタを形成するための基板を調製することによって開始する。基板の上面に、下部電極が形成される。誘電体層が、下部電極に接触して形成される。誘電体層の材料は、チタン酸バリウムBaTiO3（BTO）、チタン酸ストロンチウムSrTiO3（STO）、チタン酸バリウムストロンチウムBaSrTiO3（BSTO）、ZrSTO、ZrBTO、又はZrBSTOのうちの１つである。誘電体層上に上部電極が形成され、次いで、上部電極上にキャップが形成される。
【選択図】図２
【選択図】図２
【特許請求の範囲】
【請求項1】
基板の上面にキャパシタを形成する方法であって、キャパシタを形成するための基板を調製すること、
前記基板の前記上面に下部電極を形成すること、
前記下部電極に接触して誘電体層を形成することであって、前記誘電体層の材料は、チタン酸バリウムBaTiO3（BTO）、チタン酸ストロンチウムSrTiO3（STO）、チタン酸バリウムストロンチウムBaSrTiO3（BSTO）、ZrSTO、ZrBTO、又はZrBSTOのうちの１つである、誘電体層を形成すること、
前記誘電体層上に上部電極を形成すること、及び
前記上部電極上にキャップを形成することを含む、方法。
【請求項2】
前記誘電体層を形成することは更に、堆積チャンバを約６００℃以上の温度に加熱すること、及び
前記誘電体層を４nmと６nmとの間の厚さに堆積させることを含む、請求項１に記載の方法。
【請求項3】
前記誘電体層を形成することは更に、前記誘電体層をアニーリングして、結晶化状態を変化させ、前記誘電体層の誘電率を増加させることを含む、請求項２に記載の方法。
【請求項4】
前記誘電体層は、非晶質の結晶状態で堆積される、請求項３に記載の方法。
【請求項5】
前記キャパシタは、パワーオンリセットキャパシタである、請求項４に記載の方法。
【請求項6】
前記誘電体層は、多結晶状態、立方晶単結晶状態、又は正方晶単結晶状態で堆積される、請求項３に記載の方法。
【請求項7】
前記キャパシタは、量子ビット量子DRAMの非二値状態を記憶するのに適している、請求項６に記載の方法。
【請求項8】
DRAMを形成する方法であって、キャパシタを形成するための基板を調製すること、
前記基板の上面に前記キャパシタの下部電極を形成すること、
前記下部電極に接触して誘電体層を形成することであって、前記誘電体層の材料は、チタン酸バリウムBaTiO3（BTO）、チタン酸ストロンチウムSrTiO3（STO）、チタン酸バリウムストロンチウムBaSrTiO3（BSTO）、ZrSTO、ZrBTO、又はZrBSTOのうちの１つである、誘電体層を形成すること、
前記誘電体層上に上部電極を形成すること、及び
前記上部電極上にキャップを形成することを含む、方法。
【請求項9】
前記誘電体層を形成することは更に、堆積チャンバを約６００℃以上の温度に加熱すること、及び
前記誘電体層を４nmと６nmとの間の厚さに堆積させることを含む、請求項８に記載の方法。
【請求項10】
前記誘電体層を形成することは更に、前記誘電体層をアニーリングして、結晶化状態を変化させ、前記誘電体層の誘電率を増加させることを含む、請求項９に記載の方法。
【請求項11】
前記誘電体層は、非晶質の結晶状態で堆積される、請求項１０に記載の方法。
【請求項12】
前記キャパシタは、パワーオンリセットキャパシタである、請求項１１に記載の方法。
【請求項13】
前記誘電体層は、多結晶状態、立方晶単結晶状態、又は正方晶単結晶状態で堆積される、請求項１２に記載の方法。
【請求項14】
前記キャパシタは、量子ビット量子DRAMの非二値状態を記憶するのに適している、請求項１３に記載の方法。
【請求項15】
DRAMキャパシタであって、基板の上面に配置された下部電極、
前記下部電極に接触して配置された誘電体層であって、前記誘電体層の材料は、チタン酸バリウムBaTiO3（BTO）、チタン酸ストロンチウムSrTiO3（STO）、チタン酸バリウムストロンチウムBaSrTiO3（BSTO）、ZrSTO、ZrBTO、又はZrBSTOのうちの１つである、誘電体層、
前記誘電体層上に配置された上部電極、及び
前記上部電極上に配置されたキャップを含む、キャパシタ。
【請求項16】
前記誘電体層は、非晶質の結晶状態である、請求項１５に記載のキャパシタ。
【請求項17】
前記キャパシタは、パワーオンリセットキャパシタである、請求項１６に記載のキャパシタ。
【請求項18】
前記誘電体層は、多結晶状態、立方晶単結晶状態、又は正方晶単結晶状態である、請求項１５に記載のキャパシタ。
【請求項19】
前記DRAM内の前記キャパシタは、量子ビット量子DRAMの非二値状態を記憶するのに適している、請求項１８に記載のキャパシタ。
【請求項20】
前記誘電体層は、４nmと６nmとの間の厚さを有する、請求項１８に記載のキャパシタ。
【発明の詳細な説明】
【技術分野】
【0001】
[0001] 本開示の実施形態は、広くは、キャパシタ及びキャパシタを有するメモリに関する。特に、本明細書で説明される複数の実施形態は、メモリデバイス内のキャパシタ、及びメモリデバイス内にキャパシタを形成する方法に関する。
【背景技術】
【0002】
[0002] 集積回路は、単一チップ上に数百万個ものトランジスタ、キャパシタ、及び抵抗器が搭載され得る複雑なデバイスへと進化を遂げている。集積回路の進化の過程で、チップのあるエリアにおける相互接続されたデバイスの数である機能密度は増加し、一方で、そのエリアにおけるデバイスのサイズは減少した。
【0003】
[0003] デバイスの寸法が微細化するにつれて、故障を発生させずにスイッチング速度を維持することがますます困難になっている。チップ設計者がゲート長を縮小し続けることを可能にする、幾つかの新しい技術が登場した。しかし、キャパシタは、本来、電荷を保持できるようにするために主として面積及び誘電材料に依存している。したがって、誘電材料特性の改善には限界があり、チップ設計者がキャパシタを適切に機能させるために必要な面積を削減する能力も、それに対応して制限されている。
【0004】
[0004] コンピューティングにおけるキャパシタの使用例としてメモリが挙げられる。ダイナミックランダムアクセスメモリ（DRAM）は、ランダムアクセス半導体メモリの一種で、典型的には金属酸化膜半導体技術に基づく小さなキャパシタとトランジスタの両方で構成されるメモリセル内に各ビットのデータを記憶する。DRAMは、現在でも、市場で入手可能な揮発性メモリの中で最速である。多くの代替メモリ技術、すなわちFeRAM、MRAM、ReRAM、及びPCRAMが、大容量製造（HVM）においてDRAMの速度に匹敵することを試みてきたが、過去２０年間成功しなかった。
【0005】
[0005] DRAMにおけるキャパシタは、NbO2（NbO）、AlO2（AlO）、ZrO2（ZrO）、ZrNbO、ZrAlO、ZrHfO、TiO2（TiO）、及びHfO2（HfO）などの誘電材料を使用して、「１」又は「０」の２進ビット状態に対応する電荷を保持又は蓄積する。従来のDRAMキャパシタでは、「１」又は「０」の２進数のビット状態しか得られないため、量子コンピューティング、ディープニューラルネットコンピュータ、量子メモリ、及び量子ディスプレイは実現できない。
【0006】
[0006] キャパシタの誘電材料は、モールド酸化物PSG及びBPSG（ホウ素・リン・ケイ酸塩ガラス）を除去した後で、ＴｉＮなどの下部電極の上にコンフォーマル堆積プロセスによって形成される。しかし、これらの誘電材料は誘電率が低いため、電荷蓄積容量が非常に限られている。DRAMのビットライン（BL）ピッチがd13ノードで４０nm以下などと微細化するのに伴い、DRAMの高密度化に必要なBLピッチの縮小には、オーバーレイエラーを防止するためのキャパシタ（capacitor）ピッチも同程度縮小する必要がある。キャパシタのピッチを小さくした結果、キャパシタの限界寸法（CD）も同様に小さくする必要がある。したがって、キャパシタの誘電材料に使用できる面積も、DRAMのユニットセル削減の一環として、同様の割合で削減される。
【0007】
[0007] キャパシタの電荷容量を維持するためには、DRAMも同じかそれ以上の体積の誘電材料を使用する必要がある。キャパシタのピッチを小さくすると誘電材料の断面積が小さくなるため、設計者は、DRAMが消費者やサーバに提供する計算能力を維持又は向上させるために、キャパシタに同様の電荷を蓄積するのに必要な誘電材料を収容する、より背の高いキャパシタ構造を設計する必要がある。その結果、キャパシタの高さは、DRAMノードが新しく増加するごとに、BLピッチの縮小率と同程度の割合、例えば０．９μmを超えて増加する可能性がある。また、BLピッチのスケーリングにより、BL-BLカップリング効果によりビットラインの電荷量を増やす必要がある。その結果、キャパシタの電荷量もビットラインの電荷に連動して増加する。このため、d13ノード以下では、キャパシタの高さは１．６μmをはるかに超えて更に増加する。このような背の高いキャパシタは、キャパシタの高さアスペクト比（HAR）が１：８０を超える可能性があるため、エッチング深さのプロファイル制御、すなわち真直度を維持するという点で、最終的なキャパシタとハードマスク（HM）開口部のエッチングに非常に困難な課題をもたらす。
【0008】
[0008] したがって、改善されたキャパシタ及び改善されたキャパシタを形成する方法が必要とされている。
【発明の概要】
【0009】
[0009] 本開示の実施形態は、広くは、キャパシタ及びキャパシタを形成する方法に関する。該方法は、キャパシタを形成するための基板を調製することによって開始する。基板の上面に、下部電極が形成される。誘電体層が、下部電極に接触して形成される。誘電体層の材料は、チタン酸バリウムBaTiO3（BTO）、チタン酸ストロンチウムSrTiO3（STO）、チタン酸バリウムストロンチウムBaSrTiO3（BSTO）、ZrSTO、ZrBTO、又はZrBSTOのうちの１つである。誘電体層上に上部電極が形成され、次いで、上部電極上にキャップが形成される。
【0010】
［0010］ 別の一実施例では、DRAMを形成する方法が提供される。該方法は、キャパシタを形成するための基板を調製すること、基板の上面にキャパシタの下部電極を形成すること、下部電極に接触する誘電体層を形成すること、誘電体層上に上部電極を形成すること、及び上部電極上にキャップを形成することを含む。誘電体層の材料は、チタン酸バリウムBaTiO3（BTO）、チタン酸ストロンチウムSrTiO3（STO）、チタン酸バリウムストロンチウムBaSrTiO3（BSTO）、ZrSTO、ZrBTO、又はZrBSTOのうちの１つである。
【0011】
[0011] 別の一実施例では、DRAMキャパシタが提供される。DRAMキャパシタには、下部電極、誘電体層、上部電極、及びキャップが含まれる。基板の上面に、下部電極が配置される。誘電体層が、下部電極に接触して配置される。上部電極が、誘電体層上に配置される。キャップが、上部電極上に配置される。誘電体層の材料は、チタン酸バリウムBaTiO3（BTO）、チタン酸ストロンチウムSrTiO3（STO）、チタン酸バリウムストロンチウムBaSrTiO3（BSTO）、ZrSTO、ZrBTO、又はZrBSTOのうちの１つである。
【0012】
[0012] 上述の本開示の特徴を詳しく理解し得るように、上記で簡単に要約した本開示のより詳細な説明が、実施形態を参照することによって得られ、一部の実施形態は付随する図面に示されている。しかし、添付図面は例示的な実施形態を示しているに過ぎず、したがって、本開示の範囲を限定すると見なすべきではなく、その他の等しく有効な実施形態も許容され得ることに留意されたい。
【図面の簡単な説明】
【0013】
【発明を実施するための形態】
【0014】
[0017] 理解を容易にするために、可能な場合には、図に共通する同一の要素を指し示すのに同一の参照番号を使用した。一実施形態の要素及び特徴は、追加の記述がなくても、他の複数の実施形態に有益に組み込むことができると考えられている。
【0015】
[0018] キャパシタ高さ及び高さアスペクト比（HAR）を低減させるために、増加された誘電体電荷蓄積容量を有するキャパシタ、及びこれを形成するための方法が、本明細書で開示される。有益なことに、本明細書で説明されるキャパシタは、DRAMについてのムーア（Moore）のスケーリングを可能にし、量子コンピューティングのような将来のコンピューティングニーズを満たす。キャパシタは、パワーオンリセット（PoR）キャパシタであってよい。PoRキャパシタは、集積回路の中に組み込まれた電子デバイスであり、チップに印加された電力を検出し、回路全体を既知の状態にするリセットインパルスを生成する。しかし、本開示は、集積回路の一部として提供される他のキャパシタにも適用されてよいことを理解されたい。また、NbO、AlO、ZrO、ZrNbO、ZrAlO、ZrHfO、TiO、又はHfOなどの従来の誘電材料よりもはるかに高い電荷蓄積容量を持つ新しい誘電材料を集積する方法も開示される。新しい誘電材料は、チタン酸バリウムBaTiO3（BTO）、チタン酸ストロンチウムSrTiO3（STO）、チタン酸バリウムストロンチウムBaSrTiO3（BSTO）、ZrSTO、ZrBTO、又はZrBSTO誘電体のうちの１つであってよい。BTO、STO、BSTO、ZrSTO、ZrBTO、又はZrBSTO誘電材料は、DRAMキャパシタ誘電体用途において、NbO、AlO、ZrO、ZrNbO、ZrAlO、ZrHfO、TiO、又はHfOのいずれか、或いはNbO、AlO、ZrO、ZrNbO、ZrAlO、ZrHfO、TiO、又はHfOの全てを置換又は合金化することができる。
【0016】
[0019] この新しい誘電材料は、エピ様（Epi-like）構造又は単結晶構造で面内堆積されたときに、極めて優れた電気光学特性、すなわちより高いポッケル係数を有する。チタン酸バリウムBaTiO3（BTO）、チタン酸ストロンチウムSrTiO3（STO）、チタン酸バリウムストロンチウムBaSrTiO3（BSTO）、ZrSTO、ZrBTO、及びZrBSTOなどの新しい誘電材料の結晶構造は、NbO、AlO、ZrO、ZrNbO、ZrAlO、ZrHfO、TiO、又はHfOなどの従来使用されている誘電材料よりもはるかに高い電荷蓄積容量、すなわち誘電率を有する。新しい誘電材料の平面結晶状態により、キャパシタの高さを減らすことができる。誘電材料のトップダウン結晶性が良いほど、キャパシタの高さは低くなる。その結果、チップ全体の高さが低くなり、デバイスの占有面積（すなわち、設置面積）を小さくすることができる。その結果、デスクトップ、ラップトップ、タブレット、及びスマートフォンなどの電子機器は、よりスリムになり、消費電力が減り、バッテリー寿命が長くなる可能性がある。この誘電材料をDRAMキャパシタに使用することで、DRAMピッチの継続的なスケーリングが可能になり、より小さなDRAMユニットセル、すなわちnm2面積当たりの高密度DRAMの作製が可能になり、将来の計算サーバや消費者製品の需要をサポートすることができる。したがって、同じスペースで利用される従来の材料と比較して、本明細書で開示される単結晶誘電体は、より大きなDRAM密度を可能にし、したがって、計算能力を高速化し、更には量子ビット量子DRAM（qubit quantum DRAM）を可能にする。有利なことに、より小型で大容量のキャパシタにより、新しい量子コンピューティング、ディープニューラルネットコンピュータ、量子メモリ、及び量子ディスプレイ用途の開発が可能になる。
【0017】
[0020] 新しい誘電材料は、化学気相堆積（CVD）、物理的気相堆積（PVD）、原子層堆積（ALD）、又はエピタキシャル層堆積（EPI）法を使用して、DRAM下部電極上に堆積させることができる。この新しい誘電材料は、キャパシタの高さアスペクト比（HAR）を低減させ、従来の誘電材料で必要とされるような特徴の深さが浅くなるため、エッチングやパターニングがより容易になる。後述の図４で説明される処理チャンバにより、誘電材料の結晶性を非晶質（アモルファス）からポリ、そして最終的には単結晶へと向上させることができ、DRAMキャパシタの高さアスペクト比の低減を、改善のあらゆる段階で有益に享受することができる。
【0018】
[0021] 本明細書では、４つの種類のキャパシタ集積化について説明する。４つの種類のキャパシタ集積化を可能にするためには、より高いキャパシタ電荷（Cs）が必要であり、したがって、本明細書で提案される誘電体の発明が必要とされる。４つの種類を、図１Ａ～図１Ｄに示す。これら４つの種類のキャパシタの集積化に限らず、CoBやトレンチキャパシタを集積化することも可能である。それらは、図示されていない。
【0019】
[0022] 図１Ａは、キャパシタオンビットライン（CoB）用のボタン（フラット）型集積化を示している。ここでは、後述するボタン型キャパシタ１１０の形成方法について説明することなく、ボタン型キャパシタ１１０の構造について簡単に説明する。ボタン型キャパシタ１１０は、ボタン型キャパシタ１１０との間で電力を供給する接続部において形成され得る基板のような支持又は基礎構造なしで示されている。
【0020】
[0023] ボタン型キャパシタ１１０は、キャパシタの様々な層及び構造がその上に構築されるストレージランディングパッド（SLP）１９２及び機械的に強化されたストレージノード（MESH）１９４を有する。一実施例では、SLP１９２は、Si3N3などの絶縁材料から形成されてよく、MESH１９４は、Si3N4又は他の適切な材料であってよい。下部電極１８０は、SLP１９２の上に形成される。下部電極１８０は、MESH１９４の上にも延在してよい。下部電極１８０は、窒化チタン（ＴｉＮ）、窒化ケイ素（SN）、又は他の適切な材料で形成されてよい。ボタン型キャパシタ１１０では、下部電極１８０が、実質的に平坦であり、すなわち、SLP１９２から垂直に離れるように延在しない。
【0021】
[0024] SLP１９２からの下部電極１８０の垂直高さ１８２は、キャパシタ電荷を蓄積するためにキャパシタ１１０内で利用される誘電材料の量を制御するように選択される。したがって、ボタン型キャパシタ１１０が大きな電荷を蓄積することができるためには、下部電極１８０がSLP１９２の上方で大きな垂直高さを有するか、又は下部電極１８０上に形成される誘電材料が、従来のDRAMキャパシタに現在使用されている誘電材料より高い誘電率を有するか、のいずれかである。一実施形態では、下部電極１８０の垂直高さ１８２が、約６nmから約４５０nmの間である。６nmの垂直高さ１８２を有するボタン型キャパシタ１１０は、非常に高い誘電率、例えば１００以上の誘電率を有する誘電材料を必要とすることがある。誘電材料は、様々な結晶構造、例えば、非晶質、多結晶、立方晶単結晶（single cubic crystal）、正方晶単結晶（single tetragonal crystal）などを有してよい。結晶構造は、誘電率に直接影響し、例えば、非結晶の結晶構造を有する同じ誘電材料は、正方晶単結晶を有する同じ材料の誘電率の１／１００である誘電率を有する場合がある。
【0022】
[0025] 第１の誘電体層１７６は、下部電極１８０上に形成され、MESH１９４の上に延在する。第１の誘電層１７６は、下部電極１８０の側部を封止する。第１の誘電体層１７６は、以下の表１で示されている誘電材料から選択されてよい。
【0023】
[0026］ 第１の誘電体層１７６は、BTO、STO、BSTO、ZrSTO、ZrBTO、ZrBSTO、又は他の適切な材料から形成されてよい。第１の誘電体層１７６は、約２nmと約６nmとの間の厚さを有してよい。第１の誘電体層１７６の厚さは、従来の誘電材料よりも誘電率が高いので、より小さく又はより薄くてよい。第１の誘電体層１７６のより高い誘電率により、EPE／OVLエラーが存在する場合に、上部電極が隣接するセルと短絡するリスクを低減しながら、キャパシタの高さアスペクト比を小さく保つことができる。メモリ密度を拡大したり、より多くの計算能力を詰め込んだりする必要がある場合、第１の誘電体層１７６の厚さを厚くして２倍以上の静電容量を生成することができ、これにより、従来のデバイスよりも２．２５倍を上回るメモリ面積で、１．５分の１を下回るキャパシタピッチの縮小が可能になる。
【0024】
[0027] 第２の誘電体層１７４が、第１の誘電体層１７６上に形成される。第３の誘電体層１７２が、任意選択的に、第２の誘電体層１７４上に形成される。第３の誘電体層１７２は、より大きなキャパシタ又はメモリが所望されるときに、キャパシタに組み込まれてよい。第３の誘電体層１７２及び第２の誘電体層１７４は、第１の誘電体層１７６と実質的に同様である。例えば、第３の誘電体層１７２及び第２の誘電体層１７４は、BTO、STO、BSTO、ZrSTO、ZrBTO、ZrBSTO、又は他の適切な材料から形成されてよく、層１７２、１７４の各々は、約２nmと約６nmとの間の厚さを有してよい。
【0025】
[0028] 上部電極１６８が、第３の誘電体層１７２上に形成される。代替的に、第３の誘電体層１７２が存在しないときに、上部電極１６８は、第２の誘電体層１７４上に形成される。上部電極１６８は、窒化チタン（ＴｉＮ）、窒化ケイ素（SN）、又は他の適切な材料で形成されてよい。ボタン型キャパシタ１１０では、上部電極１６８が、実質的に平坦であり、すなわち、誘電層１７２をコンフォーマルにカバーする。
【0026】
[0029] 第１の上部プレート１６６が、上部電極１６８上に形成される。第１の上部プレート１６６は、シリコンゲルマニウム（SiGe）、又は他の適切な材料から形成されてよい。第２の上部プレート１６４が、第１の上部プレート１６６上に形成される。第２の上部プレート１６４は、シリコン（Si）、シリコン系材料、又は他の適切な材料から形成されてよい。第３の上部プレート１６２が、第２の上部プレート１６４上に形成される。第３の上部プレート１６２は、タングステン（W）、又は他の適切な材料から形成されてよい。１以上の実施例では、ボタン型キャパシタ１１０が、第１の上部プレート１６６、第２の上部プレート１６４、及び第３の上部プレート１６２を含む。しかし、ボタン型キャパシタ１１０は、３つよりも少ない、例えば第１の上部プレート１６６のみを有してよいことが理解されるべきである。
【0027】
[0030] ボタン型キャパシタ１１０は、孔、ピラー、コンテナ、又は他の構造を有さない実質的に平坦である。ボタン型キャパシタ１１０は、下部電極の上のコンフォーマルな誘電体膜を有する。ボタン型キャパシタ１１０用に選択された誘電材料は、電荷タイプ（charge-type）のための高容量を維持しながら、コンパクトな構造を可能にする。
【0028】
[0031] 図１Ｂは、キャパシタオンビットライン（CoB）１２０用のピラー型集積化を示している。ピラー型キャパシタ１２０の材料層は、ボタン型キャパシタ１１０の材料層と実質的に同様である。しかし、ピラー型キャパシタ１２０用の構造は、ボタン型キャパシタ１１０とはわずかに異なる。ピラー型キャパシタ１２０では、下部電極１８０が、SLP１９２から垂直に離れるように延在する。SLP１９２からの下部電極１８０の垂直高さ１８２は、キャパシタ電荷を蓄積するための誘電材料の量を制御するように選択される。例えば、大きな垂直高さ１８２は、下部電極１８０の表面積を拡張する。その表面積は、第１の誘電体層２７６、第２の誘電体層２７４、及び幾つかの実施例では第３の誘電体層２７２によってカバーされる。したがって、誘電材料が増加することにより、より大きな電荷が蓄積されることが可能になる。
【0029】
[0032] 図１Ｃは、キャパシタオンビットライン（CoB）用のコンテナ型集積化を示している。コンテナ型キャパシタ１３０用の構造は、ピラー型キャパシタ１２０とはわずかに異なる。ピラー型キャパシタ１２０におけるように、下部電極１８０は、SLP１９２から垂直に離れるように延在する。しかし、コンテナ型キャパシタ１３０では、下部電極１８０が、誘電材料がその上に形成される面から延在する中空円筒を有する。したがって、下部電極１８０が、ピラー型キャパシタ１２０において開示されたものよりも更に大きい表面積を有する。誘電材料は、下部電極１８０の外面のみならず、内面もカバーする。同様に、SLP１９２からの下部電極１８０の垂直高さ１８２は、キャパシタ電荷を蓄積するための誘電材料の量を制御するように選択される。このやり方では、より多くの誘電材料が、より小さな垂直高さ１８２を有しながら、更に多くの電荷を蓄積するために下部電極１８０に接触してよい。したがって、ピラー型キャパシタ１２０を超えるコンテナ型キャパシタ１３０の誘電材料の増加は、コンテナ型キャパシタ１３０の高さ全体を低減させながら、更に多くの電荷が蓄積されることを可能にする。
【0030】
[0033] 図１Ｄは、キャパシタオンビットライン（CoB）用の外側型集積化を示している。外側型キャパシタ１４０用の構造は、更なるアモルファスシリコン（a-Si）層が、下部電極１８０の中空円筒の内側を満たすという点で、コンテナ型キャパシタ１３０とはわずかに異なっている。したがって、下部電極１８０は、ピラー型キャパシタ１２０において開示されたものと同様な表面積を有する。SLP１９２からの下部電極１８０の垂直高さ１８２は、キャパシタ電荷を蓄積するための誘電材料の量を制御するように選択される。
【0031】
[0034] 図２は、一実施形態による基板上にキャパシタを形成するための方法２００のフロー図である。方法２００を使用して、DRAM内で使用されるキャパシタを形成することができる。特に、DRAMのキャパシタは、図１Ａから図１Ｄで示され、上述されたボタン型、ピラー型、コンテナ型、又は外側型キャパシタのうちのいずれか１つであってよい。
【0032】
[0035] しかし、他の種類のキャパシタも、ここで開示された方法から利益を得てよいことが理解されるべきである。方法２００は、基板の上面上にキャパシタを形成するための基板を調製することによって、動作２１０で開始する。基板を調製することは、幾つかの動作を含んでよい。例えば、シリコンなどの材料の層で開始する前に、下塗りされてよい。パターニング動作が、シリコン層に更に実行されてもよい。例えば、ハードマスクが、シリコン層の上に置かれてもよい。ハードマスクは、切断、エッチング、又はそれ以外の方法で、シリコンを傷付けることなしに、ハードマスク上にライニングカットを、パターニング、形成、又は転写することができる。ハードマスク内に材料を充填することもできる。更に又は代替的に、フォトレジストをパターニングし、使用して、そのパターンを基板に転写することができる。１以上の動作では、更なる動作の準備として、材料がベークされたり、基板から除去されたりする。
【0033】
[0036］ 方法２００は、基板の上面に下部電極を形成することによって、動作２２０へ続く。下部電極は、キャパシタの高さと、キャパシタの形成に使用される誘電材料の全体量とを制御する。例えば、コンテナ型キャパシタは、下部電極の高さが約４５０nmと約７５nmとの間であってよい。別の一実施例では、ボタン型キャパシタが、約４nmと約６nmとの間の下部電極の高さ有してよい。下部電極の高さが高いほど、キャパシタ全体の高さが高くなり、キャパシタの製造がより複雑で困難になることを理解されたい。例えば、下部電極が４５０nmを超えるようなエッチング動作では、垂直方向の真直度を良好に保つことが難しく、材料の薄いエリアがキャパシタの性能不足や不備の原因となる可能性がある。
【0034】
[0037] 方法２００は、下部電極に接触して誘電体層を形成することによって、動作２３０へ続く。図３に短く目を向けると、図３は、キャパシタの誘電体層を形成するための方法３００のフロー図を描いている。方法３００は、堆積チャンバの温度を摂氏６００度以上に上昇させることによって、動作３１０で開始する。堆積チャンバは、減圧環境での高温動作に適した非アルミニウム本体で構成されている。
【0035】
[0038] 動作３２０では、誘電材料が、２nmと１０nmとの間の厚さに堆積される。例えば、誘電材料は、２．５nmと３．０nmとの間などの３．５nm未満の厚さに堆積されてよい。１以上の実施例では、ベース誘電体層が、ベース誘電材料上に形成された第２の誘電体層及び／又は第３の誘電体層を有してよい。第２及び／又は第３の誘電体層は、ベース誘電体層の厚さとは独立した厚さを有してよい。
【0036】
[0039] 誘電材料の厚さ及び高さは、キャパシタ内の誘電材料の全体量に寄与する。誘電材料は、他の適切な材料の中でもとりわけ、BTO、STO、BSTO、ZrSTO、ZrBTO、又はZrBSTOのうちの１以上であってよい。下部電極の高さが、誘電材料の高さを決める。下部電極の高さは、誘電材料の誘電率（k）を大きくすることで低減できる。誘電材料の結晶化状態は、材料の誘電率に直接関係している。例えば、非晶質の結晶構造は、正方晶単結晶構造よりも低い誘電率を有する。
【0037】
[0040] 誘電材料の結晶化状態は、誘電材料の堆積温度によって決定される。例えば、従来の堆積チャンバでは、４５０℃未満の温度で材料を堆積させるので、非晶質である従来の誘電材料がもたらされた。従来、誘電材料の結晶化状態を変化させるには、誘電材料の結晶化状態を非晶質から多結晶に変化させるために、高温で１週間を超えるなどの長時間の熱処理が必要であった。更に、従来の堆積チャンバは、BTO、STO、BSTO、ZrSTO、ZrBTO、又はZrBSTOの堆積には適さない。
【0038】
[0041] キャパシタ電荷（Cs）は、従来のパワーオンリセット（PoR）DRAMでは「１」の電荷を、量子ビットDRAMでは「１／２／３／４／５」の電荷を、書き込み／読み出し動作のために保存することが必要である。デバイスが小型化するにつれて、キャパシタに利用可能な領域が縮小し、従来のキャパシタを従来の処理装置を使用して製造することが困難になる。ビットラインのピッチのスケーリングにより、ビットライン電荷（Cb）の量は、BL-BLカップリング効果に起因して増加する必要がある。ビットラインの電荷（Cb）が増加すれば、Csも同様に増加する。しかし、キャパシタのピッチは、収縮されたBLピッチに常に追従するので、Csを蓄積するために必要とされるキャパシタの高誘電率（high-k）誘電体の面積も縮小する。したがって、従来の製造とキャパシタでは、ビットラインのピッチが下方に縮小するにつれて、キャパシタの高さを増加させることしかできない。しかし、キャパシタの面積を縮小する一方で、キャパシタの高さを増加させることは、より高い高さアスペクト比（HAR）のパターニング、デッピング（dep）、エッチングの課題を意味する。
【0039】
[0042] 有利なことに、BTO、STO、BSTO、ZrSTO、ZrBTO、又はZrBSTOのうちの１以上から選択される誘電材料は、Csのより大きな蓄積を可能にする。更に、誘電材料を６００℃より上で選択された温度で堆積させることにより結晶構造が実現され得るので、キャパシタの高さが低くなる一方で、ビットラインのピッチも小さくすることができる。上記の表１は、様々な酸化物の様々な誘電率とその結晶構造（相）も示している。
【0040】
[0043] 以下の表２は、量子ビット量子DRAMに必要な高い電荷蓄積容量に適したキャパシタを形成するための、高さ及び厚さのスケーリング又は誘電材料を示している。
【0041】
[0044] BTO、STO、BSTO、ZrSTO、ZrBTO、及びZrBSTO誘電材料の堆積には、図４に関して以下に開示されるような、６００℃以上の温度で誘電材料を堆積させるための高温堆積チャンバが好適である。開示される誘電材料は、更に、非晶質、多結晶、立方晶単結晶、正方晶単結晶の状態で堆積されてよい。したがって、誘電材料のトップダウン結晶化度の向上が実現され、キャパシタの高さを低くすることができる。キャパシタの高さが低くなることで、チップ上の占有面積が小さくなり、デスクトップ、ノートパソコン、タブレット、及びスマートフォンの薄型化が可能になる。更に、これらの機器は消費電力が少ないため、バッテリー寿命が長くなる。更に、チップ上の同じ領域を考えると、優れた単結晶誘電材料により、より大きなDRAM密度が可能になる。これにより、計算能力が増加し、量子ビット量子DRAMも可能になる。
【0042】
[0045] 任意選択的に、更なる動作を使用して、誘電材料の結晶化状態を変化させることができる。任意選択的な動作３３０では、誘電材料がアニールされて、結晶化状態を変化させ、誘電材料の誘電率を増加させる。アニーリングは、アニールされた誘電材料の物理的な且つ場合によっては化学的な特性を変化させる熱処理である。誘電材料の結晶化状態を変化させるために、基板がアニーリングチャンバ又は熱処理チャンバに移動されてよい。しかし、再結晶アニーリングは、高温で長時間にわたって熱活性化する必要があり、誘電材料の結晶粒径に影響を与える。したがって、誘電材料を所望の結晶化状態で堆積させることが好ましい。別の言い方をすれば、６００℃を超える温度で誘電材料を堆積させることによって、長時間のアニーリングプロセスの必要性及び費用なしに、所望の結晶化状態が取得されてよい。
【0043】
[0046] 図２に戻って参照すると、方法２００は、誘電体層に接触して上部電極を形成することによって、動作２４０に進む。上部電極は、キャパシタの誘電材料の材料と電気的に接触している。上部電極は、窒化チタン（ＴｉＮ）、窒化ケイ素（SN）、又は他の適切な材料で形成されてよい。
【0044】
[0047］ 方法２００は、上部電極上に上部プレートを形成することによって、動作２５０に続く。上部プレートは、タングステン（W）、シリコン（Si）、シリコン系材料、シリコンゲルマニウム（SiGe）、又は他の適切な材料から形成されてよい。第２の上部プレート及び／又は第３の上部プレートが、下層の初期又はベース上部プレート上に形成されてよい。
【0045】
[0048] 図４は、図３の誘電体層を形成するのに適した処理チャンバ４００の概略断面図である。例示的な処理チャンバ４００は、プラズマ処理チャンバ４００内で基板４０５上に配置された材料層をパターニングするのに適している。例示的な処理チャンバ４００は、パターニングプロセスを実行するのに適している。本開示から利益を得るように適合されてよいプラズマ処理チャンバ４００の一実施例は、堆積チャンバである。例えば、プラズマ処理チャンバ４００は、物理的気相堆積（PVD）、化学気相堆積（CVD）、プラズマ化学気相堆積（PECVD）、流動性CVD（FCVD）、低圧CVD（LPCVD）、原子層堆積（ALD）、エピタキシー、又は開示された誘電材料を摂氏６００度以上の高温で堆積させるのに適した他の適切な処理チャンバであってよい。
【0046】
[0049] プラズマ処理チャンバ４００は、チャンバ本体４０１を含む。チャンバ本体４０１の内部には、チャンバ空間４０８が画定されている。チャンバ本体４０１は、接地に結合された側壁４０２及び下部４０６を有する。側壁４０２は、側壁４０２を保護するためのライナを有してよく、プラズマ処理チャンバ４００の保守サイクル間の時間を延ばす。チャンバ本体４０１及びプラズマ処理チャンバ４００の関連構成要素の寸法は限定的なものではなく、概して、その中で処理される基板４０５のサイズに比例した大きさを有する。基板サイズの例としては、他のサイズ及び形状の中でもとりわけ、直径２００mm、直径２５０mm、及び直径４５０mmが含まれる。
【0047】
[0050］ チャンバ本体４０１は、ステンレス鋼、チタン、又は減圧状態での摂氏６００度を超える温度、及び幾つかの例では摂氏１０００度までの動作温度に適した他の高強度材料から形成されてよい。チャンバ本体４０１の材料は、チャンバ本体４０１の内部と外部との間の１気圧以上の圧力差に耐えるのに適した６００℃以上の温度における降伏強度を有する。チャンバ本体４０１は、減圧条件下で、最大６００℃及び６００℃を超える、例えば１００℃の動作温度を経験する。
【0048】
[0051] 基板アクセスポート４１８が、チャンバ本体４０１の側壁４０２を貫通して形成され、基板４０５のプラズマ処理チャンバ４００の中への出し入れの移送を容易にする。アクセスポート４１８は、基板処理システムの移送チャンバ及び／又は他のチャンバ（図示せず）に結合されてよい。
【0049】
[0052] チャンバ本体４０１は、内部空間４０８を閉じるチャンバリッド４０４を支持する。基板支持アセンブリ４１０が、内部空間４０８内に配置されている。
【0050】
[0053] ポンピングポート４８４が、チャンバ本体４０１の下部４０６を貫通して形成されている。ポンピングデバイス４８２が、内部空間４０８を排気し、内部の圧力を制御するために、ポンピングポート４８４を介して結合されている。ポンピングデバイス４８２は、１以上のポンプ及びスロットルバルブを含んでよい。
【0051】
[0054] ガスパネル４３２が、ガスラインによってチャンバ本体４０１に結合されて、内部空間４０８の中にプロセスガスを供給する。ガスパネル４３２は、１以上のプロセスガス源を含んでよく、必要に応じて、更に、不活性ガス、非反応性ガス、及び反応性ガスを含んでよい。ガスパネル１３２によって提供されてよいプロセスガスの例には、チタン酸バリウムBaTiO3（BTO）、チタン酸ストロンチウムSrTiO3（STO）、チタン酸バリウムストロンチウムBaSrTiO3（BSTO）、ZrSTO、ZrBTO、又はZrBSTO誘電材料を生成するのに適した、酸素（O）、バリウム（Br）、ストロンチウム（Sr）、チタン（Ti）、及び／又はジルコニウム（Zr）前駆体材料が含まれるが、これらに限定されない。
【0052】
[0055] チャンバリッド４０４は、シャワーヘッド４３４を含んでよい。シャワーヘッド４３４は、プロセスガスをガスパネル４３２から上側空間４１３の中に導入するための複数のポート４３５を有する。プロセスガスがプラズマ処理チャンバ４００の中に導入された後で、ガスが活性化されて、プラズマが生成される。１以上のインダクタコイルなどのアンテナ４４２が、プラズマ処理チャンバ４００に隣接して設けられてよい。アンテナ電源４４６は、整合回路４４４を介してアンテナ４４２に給電し、プロセスガスにエネルギー（例えば、RFエネルギー）を誘導結合して、プロセスガスから生成されたプラズマを、プラズマ処理チャンバ４００の上側空間４１３内に維持してよい。
【0053】
[0056] アンテナ電源４４６に代えて又は加えて、基板４０５の下方及び／又は基板４０５の上方のプロセス電極を使用し、RF電力をプロセスガスに容量結合して、チャンバ空間４０８内でプラズマを維持することができる。例えば、シャワーヘッド４３４及び／又は基板支持体４１０が、プラズマにエネルギー供給するための電源４４６に結合されてよい。電源４４６の動作は、コントローラ４６０などのコントローラによって制御されてよい。コントローラはまた、プラズマ処理チャンバ４００内の他の構成要素の動作も制御する。
【0054】
[0057] コントローラ４６０は、サポート回路４６８、中央処理装置（CPU）４６２、及びメモリ４６４を含んでよい。CPU４６２は、メモリ４６４内に記憶された指示命令を実行して、プロセスシーケンスを制御してよく、ガスパネル４３２からプロセス処理チャンバ４００へのガス流、及び他のプロセスパラメータを調節する。ソフトウェアルーチンが、メモリ４６４内に記憶されてよい。ソフトウェアルーチンは、CPU４６２によって実行される。CPU４６２によるソフトウェアルーチンの実行は、本開示に従ってプロセスが実行されるように、プラズマ処理チャンバ４００を制御する。例えば、ソフトウェアルーチンは、基板支持アセンブリ４１０の動作を制御してよい。
【0055】
[0058] 基板支持アセンブリ４１０は、処理中に基板４０５を支持する。基板支持アセンブリ４１０は、電極４２４を備える。電極４２４は、バイアス電力供給源４２６に結合され、上側空間４１３内のプロセスガスによって生成されるプラズマイオンを引き寄せるバイアスを基板４０５に提供する。バイアス電力供給源４２６は、基板４０５の処理中にオンとオフを繰り返すか、又はパルスを供給してよい。
【0056】
[0059] 有利なことに、BTO、STO、BSTO、ZrSTO、ZrBTO、及びZrBSTO誘電材料は、キャパシタの高さアスペクト比を低減させて、キャパシタのエッチング及びパターニングを容易にする。これにより、継続的なDRAMピッチのスケーリング、及び、より小さいDRAMユニットセル、すなわちnm2面積当たりの高密度DRAMの生成が可能になり、将来の計算サーバや消費者製品の需要をサポートすることができる。この誘電材料は、エピ様構造又は単結晶構造で面内堆積されたときに、極めて優れた電気光学特性、すなわちより高いポッケル係数を有する。これにより、電圧閾値の勾配が広くなり、キャパシタに量子ビットのエネルギー（電荷）を蓄積できるようになるため、新しい量子コンピューティング、ディープニューラルネットコンピュータ、非線形スイッチ、量子メモリ、及び量子ディスプレイ用途が可能になる。
【0057】
[0060] 以上の記述は、本開示の実施例を対象としているが、本開示の基本的な範囲から逸脱することなく、本開示の他の実施例及び更なる実施例が考案されてよく、本開示の範囲は、下記の特許請求の範囲によって規定される。
【図1A】
【図1B】
【図1C】
【図1D】
【図2】
【図3】
【図4】
【国際調査報告】