特表 2024-507496 Ｐ形電界効果トランジスタ（ＰＦＥＴ）チャネルの圧縮を増加させるためにＰＦＥＴソースおよびドレインにおけるゲルマニウム（Ｇｅ）を増加させるためのシリコンゲルマニウム（Ｇｅ）バッファ層上のＰＦＥＴならびに作製方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-02-20

(54)【発明の名称】Ｐ形電界効果トランジスタ（ＰＦＥＴ）チャネルの圧縮を増加させるためにＰＦＥＴソースおよびドレインにおけるゲルマニウム（Ｇｅ）を増加させるためのシリコンゲルマニウム（Ｇｅ）バッファ層上のＰＦＥＴならびに作製方法

(51)【国際特許分類】

   H01L 21/336 20060101AFI20240213BHJP

   H01L 21/8238 20060101ALI20240213BHJP

【ＦＩ】

H01L29/78 301S

H01L29/78 301P

H01L27/092 E

H01L27/092 C

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2023548678

(86)(22)【出願日】2022-01-18

(85)【翻訳文提出日】2023-08-10

(86)【国際出願番号】 US2022012756

(87)【国際公開番号】W WO2022177683

(87)【国際公開日】2022-08-25

(31)【優先権主張番号】17/180,219

(32)【優先日】2021-02-19

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】595020643

【氏名又は名称】クゥアルコム・インコーポレイテッド

【氏名又は名称原語表記】ＱＵＡＬＣＯＭＭ ＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】110003708

【氏名又は名称】弁理士法人鈴榮特許綜合事務所

(72)【発明者】

【氏名】ヤン、ビン

(72)【発明者】

【氏名】リー、シャー

(72)【発明者】

【氏名】ヤン、ハイニン

【テーマコード（参考）】

5F048

5F140

【Ｆターム（参考）】

5F048AA08

5F048AB03

5F048AC03

5F048BA02

5F048BA14

5F048BB05

5F048BB09

5F048BC15

5F048BF07

5F048BG13

5F048DB06

5F140AA05

5F140AA24

5F140AB03

5F140AC01

5F140BA01

5F140BA05

5F140BA17

5F140BC11

5F140BC12

5F140BF04

5F140BF05

5F140BG08

5F140BH06

5F140BH22

5F140BH25

5F140BH26

5F140BH27

5F140BJ05

5F140BK18

5F140BK20

5F140CB04

5F140CC02

5F140CD06

(57)【要約】

シリコン（Ｓｉ）ゲルマニウム（Ｇｅ）（ＳｉＧｅ）バッファ層上に作製され、Ｓｉ基板界面において転位を引き起こすしきい値よりも高いＧｅ割合を有するＳｉＧｅソース（２１１Ｓ）およびドレイン（２１１Ｄ）をもつ、例示的な高性能Ｐ形電界効果トランジスタ（ＰＦＥＴ）が開示される。４５％しきい値を上回るＧｅ割合を含むソースおよびドレインが、ＰＦＥＴのより高い性能のために、チャネルにおいて、増加された圧縮ひずみを提供する。Ｓｉ基板（２１６）の直上ではなく、ＳｉＧｅバッファ層（２１４）上にＰＦＥＴ（２００）を形成することによって、ソースおよびドレインの格子において転位が回避され、ＳｉＧｅバッファ層は、ソースおよびドレインにおけるＧｅの割合よりも小さいＧｅの割合を有する。
一例では、バッファ層の格子は、バッファ層とＳｉ基板との界面において転位を注入することと、バッファ層をアニールすることとによって、緩和される。

【特許請求の範囲】

【請求項1】

シリコン基板と、
前記シリコン基板上に配設されたバッファ層と、前記バッファ層が第１の割合のゲルマニウムを備える、
前記バッファ層上に配設されたトランジスタと
を備える、半導体デバイスであって、前記トランジスタが、
半導体材料を備えるチャネル領域と、
前記チャネル領域上に配設されたゲートと、
前記チャネル領域の第１の側に配設されたソースと、
前記チャネル領域の第２の側に配設されたドレインと
を備え、
ここにおいて、
前記ソースおよび前記ドレインが各々、第２の割合のゲルマニウムを備えるシリコンゲルマニウム（ＳｉＧｅ）複合物を備え、前記第２の割合が前記第１の割合よりも大きい、
半導体デバイス。

【請求項2】

ゲルマニウムの前記第２の割合が少なくとも４６パーセントである、請求項１に記載の半導体デバイス。

【請求項3】

ゲルマニウムの前記第２の割合が６０パーセントよりも大きい、請求項１に記載の半導体デバイス。

【請求項4】

前記ソースおよび前記ドレインが三価不純物でドープされる、請求項１に記載の半導体デバイス。

【請求項5】

ゲルマニウムの前記第１の割合が１５パーセントである、請求項１に記載の半導体デバイス。

【請求項6】

前記バッファ層が少なくとも１ミクロンの厚さを備える、請求項１に記載の半導体デバイス。

【請求項7】

前記チャネル領域の前記半導体材料が、１００～５００オングストロームの厚さを備え、
前記ソースおよび前記ドレインが各々、前記チャネル領域の前記半導体材料の前記厚さに等しいかまたはそれよりも大きい厚さを備える、
請求項１に記載の半導体デバイス。

【請求項8】

前記チャネル領域、前記ソース、および前記ドレインが、前記バッファ層の直上にある、請求項１に記載の半導体デバイス。

【請求項9】

前記バッファ層上に第２のトランジスタをさらに備え、前記第２のトランジスタが、
前記バッファ層上のシリコン層と、
前記シリコン層の第２のチャネル領域上に配設された第２のゲートと、
前記第２のゲートの一方の側に配設され、前記第２のゲートの前記一方の側の前記シリコン層に埋め込まれた第２のソースと、
前記第２のゲートの別の側に配設され、前記第２のゲートの前記別の側の前記シリコン層に埋め込まれた第２のドレインと
を備える、請求項１に記載の半導体デバイス。

【請求項10】

前記トランジスタが、Ｐ形電界効果トランジスタ（ＦＥＴ）（ＰＦＥＴ）を備え、
前記第２のトランジスタが、Ｎ形ＦＥＴ（ＮＦＥＴ）を備える、
請求項９に記載の半導体デバイス。

【請求項11】

前記第２のトランジスタの前記第２のソースおよび前記第２のドレインが、シリコンとリンとを備える、
請求項９に記載の半導体デバイス。

【請求項12】

無線周波数（ＲＦ）フロントエンドモジュールに組み込まれる、請求項１に記載の半導体デバイス。

【請求項13】

セットトップボックスと、エンターテインメントユニットと、ナビゲーションデバイスと、通信デバイスと、固定ロケーションデータユニットと、モバイルロケーションデータユニットと、全地球測位システム（ＧＰＳ）デバイスと、モバイルフォンと、セルラーフォンと、スマートフォンと、セッション開始プロトコル（ＳＩＰ）フォンと、タブレットと、ファブレットと、サーバと、コンピュータと、ポータブルコンピュータと、モバイルコンピューティングデバイスと、ウェアラブルコンピューティングデバイスと、デスクトップコンピュータと、携帯情報端末（ＰＤＡ）と、モニタと、コンピュータモニタと、テレビジョンと、チューナーと、無線機と、衛星無線機と、音楽プレーヤと、デジタル音楽プレーヤと、ポータブル音楽プレーヤと、デジタルビデオプレーヤと、ビデオプレーヤと、デジタルビデオディスク（ＤＶＤ）プレーヤと、ポータブルデジタルビデオプレーヤと、自動車と、ビークル構成要素と、アビオニクスシステムと、ドローンと、マルチコプターとからなるグループから選択されたデバイスに組み込まれる、請求項１に記載の半導体デバイス。

【請求項14】

半導体デバイスを作製する方法であって、前記方法は、
シリコン基板上にバッファ層を形成することと、前記バッファ層が、シリコンと第１の割合のゲルマニウムとを備える、
前記バッファ層におけるひずみを緩和することと、
前記バッファ層上に半導体層を形成することと、
前記半導体層上に第１のゲートを形成することと、
前記第１のゲートの第１の側に第１の凹部を形成し、前記第１のゲートの第２の側に第２の凹部を形成することと、前記第１の凹部および前記第２の凹部が各々、前記半導体層を通って前記バッファ層に延びる、
前記第１の凹部においておよび前記第２の凹部において、シリコンとゲルマニウムとの第１の複合物を形成することと、前記第１の複合物が、ゲルマニウムの前記第１の割合よりも高い第２の割合のゲルマニウムを備える、
を備える、方法。

【請求項15】

ゲルマニウムの前記第２の割合が少なくとも４６パーセントである、請求項１４に記載の方法。

【請求項16】

前記ひずみを緩和することが、
前記バッファ層と前記シリコン基板との界面において前記バッファ層における欠陥を作成することと、
前記バッファ層をアニールすることと
をさらに備える、請求項１４に記載の方法。

【請求項17】

前記半導体層を形成することが、前記半導体層を１００オングストローム～５００オングストロームの厚さに形成することをさらに備える、請求項１４に記載の方法。

【請求項18】

前記バッファ層を形成することが、前記バッファ層を１ミクロンの厚さに形成することをさらに備える、請求項１４に記載の方法。

【請求項19】

前記半導体層上に第２のゲートを形成することと、
前記第２のゲートの一方の側の前記半導体層において第３の凹部を形成することと、
前記第２のゲートの別の側の前記半導体層において第４の凹部を形成することと、
前記第３の凹部においておよび前記第４の凹部において、シリコンと別の元素との第２の複合物を形成することと、前記第２の複合物が、前記第２のゲートの下の前記半導体層の格子定数よりも小さい格子定数を備える、
をさらに備える、請求項１４に記載の方法。

【請求項20】

シリコンと前記別の元素との前記第２の複合物が、前記半導体層の一部分によって前記バッファ層から離される、
請求項１９に記載の方法。

【請求項21】

前記第１のゲートと前記第２のゲートとの間に分離トレンチを形成すること、前記分離トレンチが、前記半導体層を通って前記バッファ層に延びる、
をさらに備える、請求項１９に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

優先権出願
[0001] 本出願は、その全体が参照により本明細書に組み込まれる、２０２１年２月１９日に出願された、「P-TYPE FIELD EFFECT TRANSISTOR (PFET) ON A SILICON GERMANIUM (GE) BUFFER LAYER TO INCREASE GE IN THE PFET SOURCE AND DRAIN TO INCREASE COMPRESSION OF THE PFET CHANNEL AND METHOD OF FABRICATION」と題する米国特許出願第１７／１８０，２１９号の優先権を主張する。

【0002】

[0002] 本開示の分野は、一般に、半導体デバイス（semiconductor device）に関し、より詳細には、シリコン基板（silicon substrate）上に高性能トランジスタ（high performance transistor）を作製することに関する。

【背景技術】

【0003】

[0003] トランジスタは、電気信号を切り替え、増幅することができる電気デバイスである。トランジスタは、半導体材料（semiconductor material）から構成され、３つまたは４つの端子を有する。１つの端子に印加された電圧または電流が、他の端子間の電流フローを変化させることができる。電界効果トランジスタ（ＦＥＴ：field effect transistor）は、チャネル（channel）の両側に配設されたソース（source）およびドレイン（drain）と、ソースとドレインとの間の伝導率（conductivity）を変化させる電界を印加するためにチャネル上に配設された絶縁ゲートとからなるトランジスタのタイプである。ソース、ドレイン、およびチャネルの半導体材料は、一般に、半導体とは異なる数の、原子ごとの価電子を有する不純物でドープ（dope）された真性半導体材料である。不純物は、電気伝導率を増加させるために、複合格子構造における電子または正孔のいずれかの濃度を増加させるように選択される。ソースおよびドレインは第１のタイプのドーピングを有し、チャネルは反対のタイプでドープされる。

【0004】

[0004] 不純物の添加は、半導体格子構造のサイズを増加または減少させることもできる。このサイズ差は、チャネル上に引張応力（tensile stress）または圧縮ひずみ（compressive strain）を誘起するために、トランジスタにおいて採用され得る。半導体格子における引張応力は、原子を伸張し、価電子と核との間の間隔を増加させ、これは、格子構造における電子の移動度を増加させる。代替的に、格子構造上の圧縮ひずみは、正孔移動度（hole mobility）を増加させる。これらの効果は、それぞれ、Ｎ形ＦＥＴ（ＮＦＥＴ）およびＰ形ＦＥＴ（ＰＦＥＴ）において使用され得る。しかしながら、極度の応力（stress）またはひずみ（strain）は、格子構造における欠陥（defect）を作成することがあり、そのような欠陥は、トランジスタにおける電流漏れ（current leakage）についての経路になることがある。

【発明の概要】

【0005】

[0005] 本明細書で開示される態様は、Ｐ形電界効果トランジスタ（ＰＦＥＴ：P-type field-effect transistor）チャネルの圧縮を増加させるためにＰＦＥＴソースおよびドレインにおけるゲルマニウム（Ｇｅ）を増加させるためのシリコン（Ｓｉ：silicon）ゲルマニウム（Ｇｅ：germanium）（ＳｉＧｅ）バッファ層（buffer layer）上のＰＦＥＴを含む。ＳｉＧｅバッファ層上にＰＦＥＴを作製する方法も開示される。ＰＦＥＴは、Ｐ形ソースおよびドレインと、正孔が多数キャリアであるＮ形チャネルとを含む。Ｎ形チャネルの分子格子に印加された圧縮ひずみが、Ｎ形チャネルにおける正孔移動度を増加させ、これは、チャネルにおける電流フローを増加させる。圧縮ひずみは、Ｎ形チャネルのＳｉ格子よりも大きい格子定数（lattice constant）をもつＳｉＧｅ格子から形成されたソースおよびドレインによって、チャネルの両方の端部から印加される。ＳｉＧｅ格子の格子定数は、ＳｉにＧｅを添加することにより増加され、Ｇｅ割合が増加するにつれて大きくなる。ソースおよびドレインのＳｉＧｅ格子におけるＧｅの割合がしきい値レベルに達し、したがって、ＳｉＧｅ格子定数がＳｉ基板格子定数のものよりもはるかに大きいとき、Ｓｉ基板上で成長したＳｉＧｅ格子は、格子界面（lattice interface）において転位（dislocation）を生じる。転位は、ソースおよびドレインを通る電流漏れについての経路を提供する、格子（lattice）における欠陥であり、これは、ＰＦＥＴを通る電流フローが完全に遮断されるのを妨げる。

【0006】

[0006] Ｓｉ基板界面において転位を引き起こすしきい値よりも高いＧｅ割合を有するＳｉＧｅソースおよびドレインをもつ、例示的な高性能ＰＦＥＴが、ＳｉＧｅバッファ層上に作製される。４５％しきい値を上回るＧｅ割合を含むソースおよびドレインが、ＰＦＥＴのより高い性能のために、チャネルにおいて、増加された圧縮ひずみを提供する。Ｓｉ基板の直上ではなく、ＳｉＧｅバッファ層上にＰＦＥＴを形成することによって、ソースおよびドレインの格子において転位が回避され、ＳｉＧｅバッファ層は、ソースおよびドレインにおけるＧｅの割合よりも小さいＧｅの割合を有する。一例では、バッファ層（buffer layer）の格子は、バッファ層とＳｉ基板との界面（interface）において転位を形成するための注入（implantation）と、バッファ層をアニール（anneal）することとによって、緩和（relax）される。バッファ層格子が緩和された後に、Ｓｉ基板界面における格子サイズにおける不整合は、バッファ層の上面において応力を作成しない。バッファ層のＳｉＧｅ格子とソースおよびドレインのＳｉＧｅ格子との間のサイズの差は、転位が発生することを引き起こさない。したがって、転位によって引き起こされる漏れ電流（leakage current）は、ソースおよびドレインのエピタキシャル層におけるＧｅのパーセントが少なくとも４６パーセント（％）であるときでも回避され、緩和されたＳｉＧｅバッファ層上に形成されたＰＦＥＴは、より高い性能を達成する。

【0007】

[0007] 例示的な態様では、シリコン基板とバッファ層とトランジスタとを備える半導体デバイスが開示される。バッファ層は、シリコン基板上に配設され、第１の割合のＧｅを備える。トランジスタは、バッファ層上に配設され、チャネル領域（channel region）とゲート（gate）とソースとドレインとを備える。チャネル領域は半導体材料を備える。ゲートはチャネル領域上に配設される。ソースはチャネル領域の第１の側に配設され、ドレインはチャネル領域の第２の側に配設される。ソースおよびドレインは各々、第１の割合よりも大きい第２の割合のＧｅを備えるＳｉＧｅ複合物を備え、Ｇｅの第２の割合は少なくとも４６パーセント（％）である。

【0008】

[0008] 別の例示的な態様では、半導体デバイスを作製する方法が開示される。本方法は、シリコン基板上にバッファ層を形成することを含み、バッファ層は、シリコンと第１の割合のＧｅとを備える。本方法は、バッファ層におけるひずみ（strain）を緩和することと、バッファ層上に半導体層（semiconductor layer）を形成することとをさらに備える。本方法は、半導体層上に第１のゲートを形成することを含む。本方法は、第１のゲートの第１の側に第１の凹部（first recess）を形成し、第１のゲートの第２の側に第２の凹部（second recess）を形成することを含み、第１の凹部および第２の凹部は各々、半導体層を通ってバッファ層に延びる。本方法は、第１の凹部においておよび第２の凹部において、ＳｉとＧｅとの第１の複合物（first composite）を形成することを含み、第１の複合物は、ゲルマニウムの第１の割合よりも高い第２の割合のＧｅを備え、Ｇｅの第２の割合は少なくとも４６パーセント（％）である。

【図面の簡単な説明】

【0009】

【図1】[0009] シリコン基板上に形成されたＰ形電界効果トランジスタ（ＦＥＴ）（ＰＦＥＴ）とＮ形ＦＥＴ（ＮＦＥＴ）とを含む相補型金属酸化物半導体（ＭＯＳ）（ＣＭＯＳ）デバイスの３次元斜視図。

【図2】[0010] シリコン（Ｓｉ）ゲルマニウム（Ｇｅ）（ＳｉＧｅ）複合物バッファ層上に形成され、増加された性能のためにＰＦＥＴソースおよびドレインにおけるＳｉＧｅ複合物中に４５％よりも大きいＧｅを含む、ＰＦＥＴとＮＦＥＴとを含む、ＣＭＯＳデバイスの断面側面図。

【図3】[0011] 図２に示されているバッファ層上に形成されたＣＭＯＳデバイスのＰＦＥＴおよびＮＦＥＴを作製する方法のフローチャート。

【図4A】[0012] 図３中のフローチャートに示されている、図２中のＣＭＯＳデバイスにおけるＰＦＥＴおよびＮＦＥＴを作製する方法における作製段階の図。

【図4B】図３中のフローチャートに示されている、図２中のＣＭＯＳデバイスにおけるＰＦＥＴおよびＮＦＥＴを作製する方法における作製段階の図。

【図4C】図３中のフローチャートに示されている、図２中のＣＭＯＳデバイスにおけるＰＦＥＴおよびＮＦＥＴを作製する方法における作製段階の図。

【図4D】図３中のフローチャートに示されている、図２中のＣＭＯＳデバイスにおけるＰＦＥＴおよびＮＦＥＴを作製する方法における作製段階の図。

【図4E】図３中のフローチャートに示されている、図２中のＣＭＯＳデバイスにおけるＰＦＥＴおよびＮＦＥＴを作製する方法における作製段階の図。

【図4F】図３中のフローチャートに示されている、図２中のＣＭＯＳデバイスにおけるＰＦＥＴおよびＮＦＥＴを作製する方法における作製段階の図。

【図4G】図３中のフローチャートに示されている、図２中のＣＭＯＳデバイスにおけるＰＦＥＴおよびＮＦＥＴを作製する方法における作製段階の図。

【図4H】図３中のフローチャートに示されている、図２中のＣＭＯＳデバイスにおけるＰＦＥＴおよびＮＦＥＴを作製する方法における作製段階の図。

【図4I】図３中のフローチャートに示されている、図２中のＣＭＯＳデバイスにおけるＰＦＥＴおよびＮＦＥＴを作製する方法における作製段階の図。

【図5】[0013] 図２および図４Ｉに示されているＰＦＥＴとＮＦＥＴとを含むＣＭＯＳデバイスを含む無線周波数（ＲＦ：radio-frequency）モジュールを含む例示的なワイヤレス通信デバイスのブロック図。

【図6】[0014] 図２および図４Ｉに示されている、ならびに本明細書で開示される態様のいずれかによる、ＳｉＧｅバッファ層上に形成され、増加された性能のためにＰＦＥＴソースおよびドレイン中に４５％よりも大きいＧｅを含む、ＰＦＥＴとＮＦＥＴとを含む、ＣＭＯＳデバイスを含む例示的なＩＣパッケージのブロック図。

【発明を実施するための形態】

【0010】

[0015] 次に図面を参照しながら、本開示のいくつかの例示的な態様が説明される。「例示的」という単語は、本明細書では「例、事例、または例示の働きをすること」を意味するために使用される。「例示的」として本明細書で説明されるいかなる態様も、必ずしも他の態様よりも好適または有利であると解釈されるべきであるとは限らない。

【0011】

[0016] 本明細書で開示される態様は、Ｐ形電界効果トランジスタ（ＰＦＥＴ）チャネルの圧縮を増加させるためにＰＦＥＴソースおよびドレインにおけるゲルマニウム（Ｇｅ）を増加させるためのシリコン（Ｓｉ）ゲルマニウム（Ｇｅ）（ＳｉＧｅ）バッファ層上のＰＦＥＴを含む。ＳｉＧｅバッファ層上にＰＦＥＴを作製する方法も開示される。ＰＦＥＴは、Ｐ形ソースおよびドレインと、正孔が多数キャリアであるＮ形チャネルとを含む。Ｎ形チャネルの分子格子に印加された圧縮ひずみが、Ｎ形チャネルにおける正孔移動度を増加させ、これは、チャネルにおける電流フローを増加させる。圧縮ひずみは、Ｎ形チャネルのＳｉ格子よりも大きい格子定数をもつＳｉＧｅ格子から形成されたソースおよびドレインによって、チャネルの両方の端部から印加される。ＳｉＧｅ格子の格子定数は、ＳｉにＧｅを添加することにより増加され、Ｇｅ割合が増加するにつれて大きくなる。ソースおよびドレインのＳｉＧｅ格子におけるＧｅの割合がしきい値レベルに達し、したがって、ＳｉＧｅ格子定数がＳｉ基板格子定数のものよりもはるかに大きいとき、Ｓｉ基板上で成長したＳｉＧｅ格子は、格子界面において転位を生じる。転位は、ソースおよびドレインを通る電流漏れについての経路を提供する、格子における欠陥であり、これは、ＰＦＥＴを通る電流フローが完全に遮断されるのを妨げる。

【0012】

[0017] Ｓｉ基板界面において転位を引き起こすしきい値よりも高いＧｅ割合を有するＳｉＧｅソースおよびドレインをもつ、例示的な高性能ＰＦＥＴが、ＳｉＧｅバッファ層上に作製される。４５％しきい値を上回るＧｅ割合を含むソースおよびドレインが、ＰＦＥＴのより高い性能のために、チャネルにおいて、増加された圧縮ひずみを提供する。Ｓｉ基板の直上ではなく、ＳｉＧｅバッファ層上にＰＦＥＴを形成することによって、ソースおよびドレインの格子において転位が回避され、ＳｉＧｅバッファ層は、ソースおよびドレインにおけるＧｅの割合よりも小さいＧｅの割合を有する。一例では、ＳｉＧｅバッファ層のひずみは、ＳｉＧｅバッファ層において転位を生成するための意図的な注入と、その後に続く、ＳｉＧｅバッファ層を再結晶させるための高温アニール（high temperature anneal）とによって緩和される。これらの処理ステップの結果として、ＳｉＧｅバッファ層において生成された転位は、ＳｉＧｅバッファ層とＳｉ基板との間の界面においてトラップ（trap）される。バッファ層格子が緩和された後に、Ｓｉ基板界面における格子サイズにおける不整合は、バッファ層の上面において応力を作成しない。バッファ層のＳｉＧｅ格子とソースおよびドレインのＳｉＧｅ格子との間のサイズの差は、転位が発生することを引き起こさない。したがって、転位によって引き起こされる漏れ電流は、ソースおよびドレインのエピタキシャル層におけるＧｅのパーセントが少なくとも４６パーセント（％）であるときでも回避され、緩和されたＳｉＧｅバッファ層上に形成されたＰＦＥＴは、より高い性能を達成する。

【0013】

[0018] 図２中の相補型金属酸化物半導体（ＭＯＳ）（ＣＭＯＳ）デバイス２０２における例示的なＰ形電界効果トランジスタ（ＦＥＴ）（ＰＦＥＴ）２００について説明する前に、従来のＣＭＯＳデバイス１００の一例が図１を参照しながら説明される。図１は、シリコン（Ｓｉ）基板１０４上に形成されたＰＦＥＴ１０２ＰとＮ形ＦＥＴ（ＮＦＥＴ）１０２Ｎとを含むＣＭＯＳデバイス１００の３次元斜視図である。ＣＭＯＳデバイス１００などのＣＭＯＳデバイスは、ＰＦＥＴ１０２Ｐが、２値の「１」（たとえば、電源電圧Ｖ_DD）を通すためにより良く、ＮＦＥＴ１０２Ｎが、「０」（たとえば、接地電圧Ｖ_SS）を通すためにより良いので、２値論理においてしばしば採用される。

【0014】

[0019] 構造的に、ＰＦＥＴ１０２Ｐは、Ｎ形ウェル１０８の両側にＰ形ソース１０６ＳとＰ形ドレイン１０６Ｄとを含む。絶縁ゲート１１０がＮ形ウェル１０８上に配設される。ＮＦＥＴ１０２Ｎは、Ｐ形ウェル１１４の両側にＮ形ソース１１２ＳとＮ形ドレイン１１２Ｄとを含む。絶縁ゲート１１６が、Ｓｉ基板１０４中に形成されたＰ形ウェル１１４上に配設される。絶縁ゲート１１６は、金属または高導電性ポリシリコンであり得る。Ｎ形ウェル１０８は、Ｓｉ基板１０４中に配設されたＮウェル１１８中に形成される。

【0015】

[0020] ＰＦＥＴ１０２ＰのＰ形ソース１０６Ｓおよびドレイン１０６Ｄは、絶縁ゲート１１０の両側にＮウェル１１８においてトレンチ（trench）１２０をエッチング除去（etch out）し、トレンチ１２０においてＰ形半導体複合物１２２を成長させることによって作製される。Ｐ形半導体複合物１２２は、Ｓｉゲルマニウム（Ｇｅ）（ＳｉＧｅ）格子１２４として形成される。ＰＦＥＴの性能を向上させるための最良の方法のうちの１つは、Ｐチャネル１２５における正孔移動度を増加させることであり、これは、Ｎ形ウェル１０８の上面において誘起される。Ｐチャネル１２５がＮ形ウェル１０８中に形成されるので、Ｎ形ウェル１０８は、本明細書ではチャネル領域１０８とも呼ばれる。正孔移動度の増加は、Ｎ形ウェル１０８上に圧縮力を提供するためにＰ形ソース１０６ＳおよびＰ形ドレイン１０６ＮにおいてＳｉＧｅ格子１２４を採用することによって達成され得る。

【0016】

[0021] ＳｉＧｅ格子構造は、より大きいＧｅ原子とのより小さいＳｉ原子の組合せであり、これは、真性Ｓｉよりも大きい格子を生じる。ＳｉＧｅ格子１２４は、Ｓｉ格子１２６の格子定数Ａ₁₂₆よりも大きい格子定数Ａ₁₂₄を有する。Ｐ形半導体複合物１２２のＳｉＧｅ格子１２４は、Ｐ形ソース１０６ＳおよびＰ形ドレイン１０６Ｄを形成するためにトレンチ１２０においてエピタキシーによって成長させられ、Ｎ形ウェル１０８の両側に圧縮ひずみを作成する。圧縮ひずみは、Ｐチャネル１２５における正孔移動度を増加させ、これは、Ｎ形ウェル１０８において誘起される。しかしながら、Ｐ形半導体複合物１２２におけるＧｅの割合がしきい値まで増加され、したがって、格子定数Ａ₁₂₄が格子定数Ａ₁₂₆よりもはるかに大きい場合、転位が、ＳｉＧｅ格子１２４とＳｉ基板１０４のＳｉ格子１２６との界面１２８において形を成す。本明細書で説明されるＧｅの割合は、総原子に対するＧｅ原子の原子比率に基づく原子パーセントである。実際には、しきい値は、４５％のＧｅ割合である。ＣＭＯＳデバイス１００におけるＰ形ソース１０６ＳおよびＰ形ドレイン１０６Ｄによって提供される圧縮ひずみは、このＧｅ割合しきい値によって限定される。

【0017】

[0022] 図２は、Ｓｉ基板２０８上のバッファ層２０６を含む、ＰＦＥＴ２００とＮＦＥＴ２０４とを含む例示的なＣＭＯＳデバイス２０２の断面側面図である。ＰＦＥＴ２００の性能は、ソース２１１Ｓおよびドレイン２１１ＤによるＮ形ウェル２１０のより大きい圧縮が、その中の正孔移動度を増加させるので、図１中のＰＦＥＴ１０２Ｐよりも改善される。Ｎ形ウェル２１０は、バッファ層２０６上に配設された半導体層２１２から形成される。半導体層２１２は、五価不純物でドープされて、Ｎ形ウェル２１０がそこから形成されるＮ形材料になる。Ｎ形ウェル２１０は、Ｐチャネル（図示せず）が、ＰＦＥＴ２００の動作中にＮ形ウェル２１０中に形成されるので、本明細書ではチャネル領域２１０とも呼ばれる。半導体層２１２は、Ｎ形ウェル２１０の両側から除去され、ソース２１１Ｓおよびドレイン２１１Ｄは、半導体層２１２が除去されたＮ形ウェル２１０の両側に形成される。ソース２１１Ｓおよびドレイン２１１Ｄは、転位を作成することなしに、図１中のＰ形ソース１０６Ｓおよびドレイン１０６Ｄにおけるものよりも高い割合のＧｅをもつエピタキシャルＳｉＧｅから形成される。Ｇｅのより高い割合は、ソース２１１Ｓおよびドレイン２１１Ｄが、半導体層２１２の直上に形成されるのではなく、より低い割合のＧｅをもつＳｉＧｅから形成されるバッファ層２０６上に形成されるので、うまく採用され得る。

【0018】

[0023] 再び図１を参照すると、転位は、ＳｉＧｅ格子１２４におけるＧｅの割合がＧｅしきい値（たとえば、４５％Ｇｅ）に達したとき、ＳｉＧｅ格子１２４とＳｉ基板１０４との界面１２８において作成される。このしきい値は、（たとえば、Ｐ形ソース１０６Ｓの）ＳｉＧｅ格子１２４のサイズとＳｉ基板１０４のＳｉ格子１２６のサイズとの間の差が、それぞれの格子の圧縮または拡大によって適応され得ない不整合を引き起こすポイントを示す。界面をなす（interfacing）格子の格子定数の差が大きくなりすぎるとき、転位が界面において発生する。したがって、図１において、ＳｉＧｅ格子１２４の格子定数Ａ₁₂₄が、Ｓｉ格子１２６の格子定数Ａ₁₂₆よりもはるかに大きくなるとき、不整合は適応され得ず、転位が形を成す。

【0019】

[0024] ＰＦＥＴ２００におけるＧｅ割合しきい値を克服するために、ソース２１１Ｓおよびドレイン２１１Ｄは、バッファ層２０６上に形成される。ソース２１１Ｓおよびドレイン２１１Ｄは、格子定数Ａ₂₁₃をもつＳ／Ｄ格子２１３を含む。バッファ層２０６のＢＬ格子２１４は格子定数Ａ₂₁₄を有し、格子定数Ａ₂₁₄は、Ｓｉ基板２０８のＳｉ格子２１６の格子定数Ａ₂₁₆よりも大きいが、Ｓ／Ｄ格子２１３の格子定数Ａ₂₁₃よりも小さい。Ｓｉ格子２１６とＳ／Ｄ格子２１３との間のＢＬ格子２１４を用いて、転位は、以下のように回避される。ＢＬ格子２１４の格子定数Ａ₂₁₄とＳ／Ｄ格子２１３の格子定数Ａ₂₁₃との間の差は、バッファ層２０６がソース２１１Ｓおよびドレイン２１１Ｄと交差する上部界面２１７において転位を引き起こすほど十分大きくない。同様に、ＢＬ格子２１４の格子定数Ａ₂₁₄とＳｉ格子２１６の格子定数Ａ₂₁₆との間の差は、Ｓｉ基板２０８とバッファ層２０６との下部界面２１８において転位を引き起こすほど十分大きくない。

【0020】

[0025] さらに詳細に、ＢＬ格子２１４は、ソース２１１Ｓおよびドレイン２１１ＤにおけるＧｅの第２の割合よりも小さい第１の割合のＧｅをもつＳｉＧｅから構成される。一例では、第１の割合は、１２～１８パーセント（たとえば、原子パーセント）Ｇｅの範囲内にある。一例では、ＢＬ格子２１４は１５％Ｇｅである。格子定数Ａ₂₁₄をもつＢＬ格子２１４は、Ｇｅ原子がＳｉ原子よりも大きいので、格子定数Ａ₂₁₆をもつＳｉ基板２０８のＳｉ格子２１６よりも大きい。ＢＬ格子２１４は、Ｓｉ基板２０８上に配設され、少なくとも１ミクロンの厚さ（thickness）Ｔ₂₁₄にされ、これは、約１００ミクロンのＳｉ基板２０８の厚さＴ₂₀₈よりもはるかに小さい。厚さＴ₂₁₄よりもはるかに厚い、厚さＴ₂₀₈のＳｉ格子２１６は、厚さＴ₂₁₄のＢＬ格子２１４よりも、柔軟性がはるかに小さい。したがって、格子定数Ａ₂₁₄とＡ₂₁₆との間の差は、より柔軟性のあるＢＬ格子２１４が、Ｓｉ格子２１６に順応するように下部界面２１８において圧縮されることを強制する。下部界面２１８におけるＢＬ格子２１４に対する圧縮応力または力２２０は、厚さＴ₂₁₄を通して、Ｓ／Ｄ格子２１３との上部界面２１７における上面２２２に伝えられ得る。ＢＬ格子２１４の上面２２２に伝達される圧縮力２２０は、上部界面２１７におけるＢＬ格子２１４とより大きいＳ／Ｄ格子２１３との適応に影響を及ぼすであろう。そのような圧縮力２２０の影響は、Ｓｉ格子２１６との不整合によって引き起こされるＢＬ格子２１４上に加えられる圧縮力を軽減するために、下部界面２１８においてＢＬ格子２１４に損傷を与えることによって欠陥２２４を意図的に作成することによって回避される。ＢＬ格子２１４は、ＢＬ格子がエピタキシー中に欠陥２２４に順応するにつれて、上面２２２において十分に緩和される（すなわち、最小圧縮または膨張応力を有する）。上面２２２において十分に緩和されているＢＬ格子２１４は、Ｇｅのより高いパーセントのためにより大きいＳ／Ｄ格子２１３に、より良く適応することができる。欠陥を挿入することの一代替では、圧縮力は、ＳｉとＳｉＧｅとの交互層を含む超格子構造（図示せず）によって軽減され得る。下部界面２１８における圧縮力２２０は、超格子構造の層間の界面を通して続かず、したがって、上部界面２１７に存在しない。

【0021】

[0026] この点について、バッファ層２０６は、Ｓｉ基板２０８からＳ／Ｄ格子２１３をバッファ（buffer）し（たとえば、分離し）、Ｓ／Ｄ格子２１３の第２のＧｅ割合が４５％を超えることを可能にする。Ｓ／Ｄ格子２１３における第２のＧｅ割合に対する限界は、Ｓ／Ｄ格子２１３の格子定数Ａ₂₁₃とＢＬ格子２１４の格子定数Ａ₂₁₄との間の差に依存する。いくつかの例では、Ｓ／Ｄ格子２１３におけるＧｅの第２の割合は４６％よりも大きい。いくつかの例では、Ｓ／Ｄ格子２１３におけるＧｅの第２の割合は６０％よりも大きい。いくつかの例では、Ｓ／Ｄ格子におけるＧｅの第２の割合は、最高１００％（すなわち、完全にＧｅ）であり得る。Ｇｅの第２の割合を増加させることは、Ｓ／Ｄ格子２１３をより大きくし、これは、Ｎ形ウェル２１０の圧縮を増加させる。圧縮の増加は、Ｎ形ウェル２１０を通る伝導率Ｃ₂₁₀を改善し、これは、ＰＦＥＴ２００の性能を増加させる。Ｓ／Ｄ格子２１３においてＧｅの割合を１０％だけ増加させることは、ＰＦＥＴ２００の性能を５％だけ増加させることができる。

【0022】

[0027] ＰＦＥＴ２００の性能の増加を提供することに加えて、バッファ層２０６は、ＮＦＥＴ２０４の性能に対する利益をも提供する。ＮＦＥＴ２０４は、Ｐ形ウェル２２６の両側にソース２２８Ｓとドレイン２２８Ｄとを含む。Ｐ形ウェル２２６は、Ｎチャネル（図示せず）が、ＮＦＥＴ２０４の動作中にその中に形成されるので、本明細書では「チャネル領域２２６」とも呼ばれる。Ｐ形ウェル２２６は、三価不純物（trivalent impurity）でドープされた半導体層２１２から形成される。半導体層２１２は、Ｐ形ウェル２２６の両側から除去され、ソース２２８Ｓおよびドレイン２２８Ｄは、半導体層２１２が除去されたＰ形ウェル２２６の両側に形成される。Ｐ形ウェル２２６（チャネル領域２２６）の電子移動度（electron mobility）は、引張（tensile）（引張り（pulling））応力とともに増加する。各側からＰ形ウェル２２６に引張応力を提供するために、ＮＦＥＴ２０４のソース２２８Ｓおよびドレイン２２８Ｄは、Ｓｉと別の元素（element）２３２との複合物２３０から形成される。一例では、複合物２３０中の別の元素２３２は、リン（Ｐ：phosphorous）であり得る。複合物２３０は、シリコンリン（ＳｉＰ）格子２３４を含む。元素２３２は、ソース２２８Ｓおよびドレイン２２８ＤにおけるＳｉＰ格子２３４の格子定数Ａ₂₃₄が、Ｐ形ウェル２２６におけるＰウェル格子２３６の格子定数Ａ₂₃₆よりも小さくなるように選択される。したがって、ソース２２８Ｓおよびドレイン２２８ＤのＳｉＰ格子２３４は、Ｐ形ウェル２２６の各側で引っ張る。

【0023】

[0028] Ｐ形ウェル２２６のＰウェル格子２３６は、Ｓｉ格子２１６の格子定数Ａ₂₁₆に範囲が近い格子定数Ａ₂₃₆を有する。Ｐ形ウェル２２６は、バッファ層２０６上に配設され、１００～５００オングストローム（angstrom）の厚さＴ₂₂₆にされる。ＢＬ格子２１４における１５％Ｇｅにより、格子定数Ａ₂₁₄は、Ｐウェル格子２３６の格子定数Ａ₂₃₆よりも大きい。ＢＬ格子２１４が、Ｐウェル格子２３６よりもサイズが大きいことと、Ｐウェル格子２３６よりも大きい厚さＴ₂₁₄を有することとにより、Ｐウェル格子２３６は、Ｐウェル格子２３６がＢＬ格子２１４に適応するように拡大することを強制する追加の引張応力を受ける。バッファ層２０６によって加えられる追加の引張応力は、Ｐ形ウェル２２６における電子移動度をさらに増加させて、ＮＦＥＴ２０４の性能を増加させる。したがって、ＰＦＥＴ２００とＮＦＥＴ２０４の両方の性能は、ＣＭＯＳデバイス２０２にバッファ層２０６を組み込むことによって改善される。

【0024】

[0029] 図３は、増加された性能のためにバッファ層２０６上にＰＦＥＴ２００とＮＦＥＴ２０４とを含むＣＭＯＳデバイス２０２を作製する方法３００を示すフローチャートである。方法３００は、図４Ａ～図４Ｉ中の作製段階４００Ａ～４００Ｉを参照しながら説明される。図２中のＣＭＯＳデバイス２０２に対応する図４Ａ～図４Ｉ中の特徴は、図２の場合のように標示される。図４Ａに示されている第１の作製段階４００Ａは、図２に示されているＳｉ基板２０８を含む。この例におけるＳｉ基板２０８は、約１００ミクロンの厚さＴ₂₀₈を有するが、より薄いかまたはより厚いことがある。

【0025】

[0030] 図４Ｂに示されている第２の作製段階４００Ｂを参照すると、方法３００は、Ｓｉ基板２０８上にバッファ層２０６を形成することを含み、バッファ層２０６は、Ｓｉと第１の割合のＧｅとを備える（ブロック３０２）。バッファ層２０６は、少なくとも１ミクロンの厚さＴ₂₁₄に形成される。いくつかの例では、厚さＴ₂₁₄は、０．９ミクロンから１．５ミクロンまでの範囲内にあるか、またはより大きくなり得る。Ｓｉ基板２０８のＳｉ格子２１６とバッファ層２０６のＢＬ格子２１４との間の格子不整合により、Ｓｉ格子２１６は、下部界面２１８においてＢＬ格子２１４上に圧縮ひずみを誘起する。したがって、方法３００は、バッファ層２０６におけるひずみを緩和することを含む（ブロック３０４）。一例では、バッファ層２０６におけるひずみを緩和することは、バッファ層２０６とＳｉ基板２０８との下部界面２１８においてバッファ層２０６のＢＬ格子２１４における欠陥２２４を作成することと、バッファ層２０６をアニールすること（すなわち、熱処理すること）とを含む。

【0026】

[0031] 方法３００は、バッファ層２０６上に半導体層２１２を形成することをさらに含む（ブロック３０６）。一例では、半導体層２１２を形成することは、半導体層２１２を１００オングストローム（Ａ）～５００Ａの厚さＴ₂₁₂に形成することを含む。別の例では、半導体層２１２を形成することは、半導体層２１２をドープすることをさらに含み得る。たとえば、ＰＦＥＴ２００（図示せず）が形成されるべきである半導体層２１２のエリア４０２Ｐにおいて、半導体層２１２は、五価不純物（たとえば、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）など）を添加することによってＮ形材料になるようにドープされ得る。ＮＦＥＴ２０４（図示せず）が形成されるべきである半導体層２１２のエリア４０２Ｎにおいて、半導体層２１２は、三価不純物（たとえば、ホウ素（Ｂ）、ガリウム（Ｇ）、インジウム（Ｉｎ）など）を添加することによってＰ形半導体になるようにドープされ得る。

【0027】

[0032] 図４Ｃ中の第３の作製段階４００Ｃの図に示されているように、方法３００は、半導体層２１２上にゲート４０３を形成することを含む（ブロック３０８）。一例では、ゲート４０３は、半導体層２１２のエリア４０２Ｐ中に配設される。ゲート４０３を形成することは、側壁４０４を形成することと、誘電体層（dielectric layer）４０６を形成することと、導電性ゲート４０８を形成することとを含み得る。第３の作製段階４００Ｃの図に示されているように、方法は、一例では、ＮＦＥＴ２０４のためのエリア４０２Ｎにおいて半導体層２１２上にゲート４０９を形成することをさらに含み得る。方法３００は、ゲート４０３とゲート４０９との間に分離トレンチ（isolation trench）４１０を形成することと、分離トレンチ４１０が、半導体層２１２を通ってバッファ層２０６に延びる、絶縁体（たとえば、シリコン酸化物）などのシャロートレンチ分離（ＳＴＩ：shallow trench isolation）材料で分離トレンチ４１０を充填することとをさらに含み得る。分離トレンチ４１０は、ＢＬ格子２１４の厚さＴ₂₁₄の一部分を通って延びる。

【0028】

[0033] 第４の作製段階４００Ｄの図４Ｄ中の図に示されているように、方法３００は、ゲート４０３の第１の側に第１の凹部４１２Ｓを形成し、ゲート４０３の第２の側に第２の凹部４１２Ｄを形成することを含み、第１の凹部４１２Ｓおよび第２の凹部４１２Ｄは各々、半導体層２１２を通ってバッファ層２０６に延びる（ブロック３１０）。一例では、ゲート４０３の下の半導体層２１２の部分４１４は、図２中のＮ形ウェル２１０である。第１の凹部（first recess）４１２Ｓおよび第２の凹部４１２Ｄは、たとえば、ウェットおよび／またはドライエッチングによって除去され得る。第１の凹部４１２Ｓおよび第２の凹部４１２Ｄを形成することは、バッファ層２０６の上面２２２を露出する。

【0029】

[0034] 第５の作製段階４００Ｅの図４Ｅ中の図は、方法３００が、第１の凹部４１２Ｓおよび第２の凹部４１２Ｄにおいて、ＳｉとＧｅとの複合物（composite）４１６を形成することをさらに含み、複合物４１６は、Ｇｅの第１の割合よりも大きい第２の割合のＧｅを備え、ここにおいて、第２の割合は少なくとも４６％Ｇｅであることを示す（ブロック３１２）。一例では、複合物４１６は、Ｎ形ウェル２１０の第１の側の第１の凹部４１２Ｓと第２の側の第２の凹部４１２ＤとにおけるＳ／Ｄ格子２１３である。一例では、複合物４１６は、Ｎ形ウェル２１０と直接接触する。一例では、複合物４１６は、エピタキシーによって、半導体層２１２の少なくとも厚さＴ₂₁₂まで成長させられる。

【0030】

[0035] 第６の作製段階４００Ｆの図４Ｆ中の図に示されているように、方法３００は、ゲート４０９の第１の側の半導体層２１２において第３の凹部（third recess）４１８Ｓを形成し、ゲート４０９の第２の側の半導体層２１２において第４の凹部（fourth recess）４１８Ｄを形成することをさらに含み得、第３の凹部４１８Ｓおよび第４の凹部４１８Ｄは各々、半導体層２１２に延びるが、半導体層２１２を通って延びない。言い換えれば、第３の凹部４１８Ｓおよび第４の凹部４１８Ｄは、半導体層２１２の厚さＴ₂₁₂をずっと通しては延びない。一例では、ゲート４０９の下の半導体層２１２の部分４２０は、図２中のＰ形ウェル２２６である。第３の凹部４１８Ｓおよび第４の凹部４１８Ｄは、たとえば、ウェットおよび／またはドライエッチングによって除去され得る。第３の凹部４１８Ｓおよび第４の凹部４１８Ｄを形成した後に、半導体層２１２の厚さＴ₄₂₂が、バッファ層２０６の上面２２２上に残る。

【0031】

[0036] 第７の作製段階４００Ｇの図４Ｇ中の図は、方法３００が、第３の凹部４１８Ｓおよび第４の凹部４１８Ｄにおいて、Ｓｉと別の元素２３２との複合物２３０を形成することをさらに含み得、複合物２３０が、半導体層２１２の格子定数Ａ₂₁₂よりも小さい格子定数を備えることを示す。一例では、別の元素はリンであり、複合物２３０はＳｉとＰとの複合物である。複合物２３０は、Ｐ形ウェル２２６の第１の側および第２の側に形成される。一例では、複合物２３０は、Ｐ形ウェル２２６と直接接触する。Ｓｉと別の元素２３２との複合物２３０は、半導体層２１２の厚さＴ₄₂₂だけバッファ層２０６から離される。

【0032】

[0037] 図４Ｈは、ＣＭＯＳデバイス２０２を作製する方法３００の第８の作製段階４００Ｈの図である。この点について、方法は、エリア４０２Ｐおよびエリア４０２Ｎの上に誘電体層４３８を形成することと、誘電体層４３８を通る垂直コンタクト４４０を形成することとを含む。垂直コンタクト４４０は、ソース２１１Ｓ、ゲート４０３、ドレイン２００Ｄ、ドレイン２２８Ｄ、ゲート４０９、およびソース２２８Ｓの各々に電気的接続を提供する。

【0033】

[0038] ＣＭＯＳデバイス２０２を作製する方法の第９の作製状態４００Ｉを示す図４Ｉでは、ＰＦＥＴ２００およびＮＦＥＴ２０４の垂直コンタクト４４０を回路（図示せず）に相互接続するために、第２の誘電体層４４２を形成すること、および第２の誘電体層４４２において金属ルーティング（metal routing）４４４を形成すること。

【0034】

[0039] 図５は、１つまたは複数の集積回路（ＩＣ）５０２から形成された無線周波数（ＲＦ）構成要素（component）を含む例示的なワイヤレス通信デバイス５００を示し、ここにおいて、ＩＣ５０２のいずれかは、図２および図４Ａ～図４Ｉに示されている、ならびに本明細書で開示される態様のいずれかによる、ＳｉＧｅ複合物バッファ層上に形成され、増加された性能のためにＰＦＥＴソースおよびドレインにおけるＳｉＧｅ複合物中に４５％よりも大きいＧｅを含む、ＰＦＥＴとＮＦＥＴとを含む、例示的なＣＭＯＳデバイスを含むことができる。ワイヤレス通信デバイス５００は、例として、上記のデバイスのいずれかを含むか、または上記のデバイスのいずれかにおいて提供され得る。図５に示されているように、ワイヤレス通信デバイス５００は、トランシーバ５０４とデータプロセッサ５０６とを含む。データプロセッサ５０６は、データとプログラムコードとを記憶するためのメモリを含み得る。トランシーバ５０４は、双方向通信をサポートする送信機５０８と受信機５１０とを含む。概して、ワイヤレス通信デバイス５００は、任意の数の通信システムと周波数帯域とのための任意の数の送信機５０８および／または受信機５１０を含み得る。トランシーバ５０４の全部または一部分は、１つまたは複数のアナログＩＣ、ＲＦＩＣ、混合信号ＩＣなどの上に実装され得る。

【0035】

[0040] 送信機５０８または受信機５１０は、スーパーヘテロダインアーキテクチャまたは直接変換アーキテクチャを用いて実装され得る。スーパーヘテロダインアーキテクチャでは、信号は、複数の段階においてＲＦとベースバンドとの間で周波数変換され、たとえば、ある段階においてＲＦから中間周波数（ＩＦ）に周波数変換され、次いで別の段階においてＩＦからベースバンドに周波数変換される。直接変換アーキテクチャでは、信号は、１つの段階においてＲＦとベースバンドとの間で周波数変換される。スーパーヘテロダインアーキテクチャおよび直接変換アーキテクチャは、異なる回路ブロックを使用し、および／または異なる要件を有し得る。図５中のワイヤレス通信デバイス５００では、送信機５０８および受信機５１０は、直接変換アーキテクチャを用いて実装される。

【0036】

[0041] 送信経路では、データプロセッサ５０６は、送信されるべきデータを処理し、送信機５０８にＩおよびＱアナログ出力信号を提供する。例示的なワイヤレス通信デバイス５００では、データプロセッサ５０６は、さらなる処理のために、データプロセッサ５０６によって生成されたデジタル信号を、ＩおよびＱアナログ出力信号、たとえば、ＩおよびＱ出力電流に変換するためのデジタルアナログ変換器（ＤＡＣ）５１２（１）、５１２（２）を含む。

【0037】

[0042] 送信機５０８内で、低域フィルタ５１４（１）、５１４（２）は、前のデジタルアナログ変換によって引き起こされた望ましくない信号を除去するために、それぞれ、ＩおよびＱアナログ出力信号をフィルタ処理する。増幅器（ＡＭＰ）５１６（１）、５１６（２）は、それぞれ、低域フィルタ５１４（１）、５１４（２）からの信号を増幅し、ＩおよびＱベースバンド信号を提供する。アップコンバータ５１８は、アップコンバートされた信号５２４を提供するために、ミキサ５２０（１）、５２０（２）を通して、送信（ＴＸ）局部発振器（ＬＯ）信号生成器５２２からのＩおよびＱ ＴＸ ＬＯ信号を用いてＩおよびＱベースバンド信号をアップコンバートする。フィルタ５２６は、周波数アップコンバージョンによって引き起こされた望ましくない信号ならびに受信周波数帯域中の雑音を除去するために、アップコンバートされた信号５２４をフィルタ処理する。電力増幅器（ＰＡ）５２８は、所望の出力電力レベルを取得するためにフィルタ５２６からのアップコンバートされた信号５２４を増幅し、送信ＲＦ信号を提供する。送信ＲＦ信号は、デュプレクサまたはスイッチ５３０を通してルーティングされ、アンテナ５３２を介して送信される。

【0038】

[0043] 受信経路では、アンテナ５３２は、基地局によって送信された信号を受信し、受信ＲＦ信号を提供し、受信ＲＦ信号は、デュプレクサまたはスイッチ５３０を通してルーティングされ、低雑音増幅器（ＬＮＡ）５３４に提供される。デュプレクサまたはスイッチ５３０は、受信（ＲＸ）信号がＴＸ信号から分離されるように、特定のＲＸ－ＴＸデュプレクサ周波数分離（frequency separation）を用いて動作するように設計される。受信ＲＦ信号は、ＬＮＡ５３４によって増幅され、所望のＲＦ入力信号を取得するためにフィルタ５３６によってフィルタ処理される。ダウンコンバージョンミキサ５３８（１）、５３８（２）は、ＩおよびＱベースバンド信号を生成するために、フィルタ５３６の出力を、ＲＸ ＬＯ信号生成器５４０からのＩおよびＱ ＲＸ ＬＯ信号（すなわち、ＬＯ＿ＩおよびＬＯ＿Ｑ）と混合する。ＩおよびＱベースバンド信号は、データプロセッサ５０６に提供されるＩおよびＱアナログ入力信号を取得するために、ＡＭＰ５４２（１）、５４２（２）によって増幅され、低域フィルタ５４４（１）、５４４（２）によってさらにフィルタ処理される。この例では、データプロセッサ５０６は、アナログ入力信号を、データプロセッサ５０６によってさらに処理されるべきデジタル信号に変換するためのアナログデジタル変換器（ＡＤＣ）５４６（１）、５４６（２）を含む。

【0039】

[0044] 図５のワイヤレス通信デバイス５００では、ＴＸ ＬＯ信号生成器５２２は、周波数アップコンバージョンのために使用されるＩおよびＱ ＴＸ ＬＯ信号を生成し、ＲＸ ＬＯ信号生成器５４０は、周波数ダウンコンバージョンのために使用されるＩおよびＱ ＲＸ ＬＯ信号を生成する。各ＬＯ信号は、特定の基本周波数をもつ周期信号である。ＴＸ位相ロックループ（ＰＬＬ）回路５４８は、データプロセッサ５０６からタイミング情報を受信し、ＴＸ ＬＯ信号生成器５２２からのＴＸ ＬＯ信号の周波数および／または位相を調整するために使用される制御信号を生成する。同様に、ＲＸ ＰＬＬ回路５５０は、データプロセッサ５０６からタイミング情報を受信し、ＲＸ ＬＯ信号生成器５４０からのＲＸ ＬＯ信号の周波数および／または位相を調整するために使用される制御信号を生成する。

【0040】

[0045] 図２および図４Ａ～図４Ｉに示されている、ならびに本明細書で開示される態様のいずれかによる、ＳｉＧｅ複合物バッファ層上に形成され、増加された性能のためにＰＦＥＴソースおよびドレインにおけるＳｉＧｅ複合物中に４５％よりも大きいＧｅを含む、ＰＦＥＴとＮＦＥＴとを含む、例示的なＣＭＯＳデバイスを各々含むワイヤレス通信デバイス５００は、任意のプロセッサベースデバイスにおいて提供されるか、またはそれに組み込まれ得る。例は、限定はしないが、セットトップボックスと、エンターテインメントユニットと、ナビゲーションデバイスと、通信デバイスと、固定ロケーションデータユニットと、モバイルロケーションデータユニットと、全地球測位システム（ＧＰＳ）デバイスと、モバイルフォンと、セルラーフォンと、スマートフォンと、セッション開始プロトコル（ＳＩＰ）フォンと、タブレットと、ファブレットと、サーバと、コンピュータと、ポータブルコンピュータと、モバイルコンピューティングデバイスと、ウェアラブルコンピューティングデバイス（たとえば、スマートウォッチ、ヘルストラッカーまたはフィットネストラッカー、アイウェアなど）と、デスクトップコンピュータと、携帯情報端末（ＰＤＡ）と、モニタと、コンピュータモニタと、テレビジョンと、チューナーと、無線機と、衛星無線機と、音楽プレーヤと、デジタル音楽プレーヤと、ポータブル音楽プレーヤと、デジタルビデオプレーヤと、ビデオプレーヤと、デジタルビデオディスク（ＤＶＤ）プレーヤと、ポータブルデジタルビデオプレーヤと、自動車と、ビークル構成要素と、アビオニクスシステムと、ドローンと、マルチコプターとを含む。

【0041】

[0046] この点について、図６は、図２および図４Ａ～図４Ｉに示されている、ならびに本明細書で開示されるいずれかの態様による、ＳｉＧｅ複合物バッファ層上に形成され、増加された性能のためにＰＦＥＴソースおよびドレインにおけるＳｉＧｅ複合物中に４５％よりも大きいＧｅを含む、ＰＦＥＴとＮＦＥＴとを含む、例示的なＣＭＯＳデバイスを含むプロセッサベースシステム６００の一例を示す。この例では、プロセッサベースシステム６００は、各々が１つまたは複数のプロセッサ６０４を含む、ＣＰＵまたはプロセッサコアと呼ばれることもある、１つまたは複数の中央プロセッサユニット（ＣＰＵ）６０２を含む。（１つまたは複数の）ＣＰＵ６０２は、一時的に記憶されたデータへの高速アクセスのための、（１つまたは複数の）プロセッサ６０４に結合されたキャッシュメモリ６０６を有し得る。一例として、（１つまたは複数の）プロセッサ６０４は、図２および図４Ａ～図４Ｉに示されている、ならびに本明細書で開示されるいずれかの態様による、ＳｉＧｅ複合物バッファ層上に形成され、増加された性能のためにＰＦＥＴソースおよびドレインにおけるＳｉＧｅ複合物中に４５％よりも大きいＧｅを含む、ＰＦＥＴとＮＦＥＴとを含む、例示的なＣＭＯＳデバイスを含むことができる。（１つまたは複数の）ＣＰＵ６０２は、システムバス６０８に結合され、プロセッサベースシステム６００中に含まれるマスタデバイスとスレーブデバイスとを相互結合することができる。よく知られているように、（１つまたは複数の）ＣＰＵ６０２は、システムバス６０８を介してアドレスと、制御と、データ情報とを交換することによって、これらの他のデバイスと通信する。たとえば、（１つまたは複数の）ＣＰＵ６０２は、スレーブデバイスの一例としてのメモリコントローラ６１０にバストランザクション要求を通信することができる。図６に示されていないが、複数のシステムバス６０８が提供され得、ここにおいて、各システムバス６０８は、異なるファブリック（fabric）を構成する。

【0042】

[0047] 他のマスタデバイスおよびスレーブデバイスが、システムバス６０８に接続され得る。図６に示されているように、これらのデバイスは、例として、メモリコントローラ６１０と１つまたは複数のメモリアレイ６１４とを含むメモリシステム６１２と、１つまたは複数の入力デバイス６１６と、１つまたは複数の出力デバイス６１８と、１つまたは複数のネットワークインターフェースデバイス６２０と、１つまたは複数のディスプレイコントローラ６２２とを含むことができる。メモリシステム６１２、１つまたは複数の入力デバイス６１６、１つまたは複数の出力デバイス６１８、１つまたは複数のネットワークインターフェースデバイス６２０、および１つまたは複数のディスプレイコントローラ６２２の各々は、図２および図４Ａ～図４Ｉに示されている、ならびに本明細書で開示される態様のいずれかによる、ＳｉＧｅ複合物バッファ層上に形成され、増加された性能のためにＰＦＥＴソースおよびドレインにおけるＳｉＧｅ複合物中に４５％よりも大きいＧｅを含む、ＰＦＥＴとＮＦＥＴとを含む、例示的なＣＭＯＳデバイスを含むことができる。（１つまたは複数の）入力デバイス６１６は、限定はしないが、入力キー、スイッチ、音声プロセッサなどを含む、任意のタイプの入力デバイスを含むことができる。（１つまたは複数の）出力デバイス６１８は、限定はしないが、オーディオ、ビデオ、他の視覚インジケータなどを含む、任意のタイプの出力デバイスを含むことができる。（１つまたは複数の）ネットワークインターフェースデバイス６２０は、ネットワーク６２４との間のデータの交換を可能にするように構成された任意のデバイスであり得る。ネットワーク６２４は、限定はしないが、ワイヤードまたはワイヤレスネットワーク、プライベートまたは公衆ネットワーク、ローカルエリアネットワーク（ＬＡＮ）、ワイヤレスローカルエリアネットワーク（ＷＬＡＮ）、ワイドエリアネットワーク（ＷＡＮ）、ＢＬＵＥＴＯＯＴＨ（登録商標）ネットワーク、およびインターネットを含む、任意のタイプのネットワークであり得る。（１つまたは複数の）ネットワークインターフェースデバイス６２０は、所望される任意のタイプの通信プロトコルをサポートするように構成され得る。

【0043】

[0048] （１つまたは複数の）ＣＰＵ６０２はまた、１つまたは複数のディスプレイ６２６に送られる情報を制御するために、システムバス６０８を介して（１つまたは複数の）ディスプレイコントローラ６２２にアクセスするように構成され得る。（１つまたは複数の）ディスプレイコントローラ６２２は、１つまたは複数のビデオプロセッサ６２８を介して表示されるべき情報を（１つまたは複数の）ディスプレイ６２６に送り、１つまたは複数のビデオプロセッサ６２８は、表示されるべき情報を（１つまたは複数の）ディスプレイ６２６に適したフォーマットに処理する。（１つまたは複数の）ディスプレイ６２６は、限定はしないが、陰極線管（ＣＲＴ）、液晶ディスプレイ（ＬＣＤ）、プラズマディスプレイ、発光ダイオード（ＬＥＤ）ディスプレイなどを含む、任意のタイプのディスプレイを含むことができる。（１つまたは複数の）ディスプレイコントローラ６２２、（１つまたは複数の）ディスプレイ６２６、および／または（１つまたは複数の）ビデオプロセッサ６２８は、図４、図８、および図９のいずれかに示されている、ならびに本明細書で開示される態様のいずれかによる、改善された性能および信頼性のために均一性を増加させるための、読取りワード線回路を含むＣＩＭビットセル回路物理的レイアウトの配向において配設されたＣＩＭビットセル回路を含む例示的なＣＩＭビットセルアレイ回路を含むことができる。

【0044】

[0049] 本明細書で開示される態様に関して説明される、様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムは、電子ハードウェアとして実装されるか、メモリまたは別のコンピュータ可読媒体に記憶され、プロセッサまたは他の処理デバイスによって実行される命令として実装されるか、あるいはその両方の組合せとして実装され得ることを当業者はさらに諒解されよう。本明細書で説明されるマスタデバイスおよびスレーブデバイスは、例として、任意の回路、ハードウェア構成要素、ＩＣ、またはＩＣチップにおいて採用され得る。本明細書で開示されるメモリは、任意のタイプおよびサイズのメモリであり得、所望される任意のタイプの情報を記憶するように構成され得る。この互換性を明確に示すために、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップが、上記では概してそれらの機能に関して説明された。そのような機能がどのように実装されるかは、特定の適用例、設計選択、および／または全体的なシステムに課される設計制約に依存する。当業者は、説明された機能を特定の適用例ごとに様々な方法で実装し得るが、そのような実装の決定は、本開示の範囲からの逸脱を生じるものと解釈されるべきではない。

【0045】

[0050] 本明細書で開示される態様に関して説明された様々な例示的な論理ブロック、モジュール、および回路は、プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）または他のプログラマブル論理デバイス、個別ゲートまたはトランジスタ論理、個別ハードウェア構成要素、あるいは本明細書で説明された機能を実施するように設計されたそれらの任意の組合せを用いて実装または実施され得る。プロセッサはマイクロプロセッサであり得るが、代替として、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、または状態機械であり得る。プロセッサはまた、コンピューティングデバイスの組合せ（たとえば、ＤＳＰとマイクロプロセッサとの組合せ、複数のマイクロプロセッサ、ＤＳＰコアと連携する１つまたは複数のマイクロプロセッサ、または任意の他のそのような構成）として実装され得る。

【0046】

[0051] 本明細書で開示される態様は、ハードウェアで実施され、および、ハードウェアに記憶され、たとえば、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、読取り専用メモリ（ＲＯＭ）、電気的プログラマブルＲＯＭ（ＥＰＲＯＭ）、電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ（登録商標））、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ－ＲＯＭ、または当技術分野において知られている任意の他の形態のコンピュータ可読媒体中に存在し得る命令で実施され得る。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替として、記憶媒体はプロセッサと一体であり得る。プロセッサおよび記憶媒体はＡＳＩＣ中に存在し得る。ＡＳＩＣはリモート局中に存在し得る。代替として、プロセッサおよび記憶媒体は、個別構成要素としてリモート局、基地局、またはサーバ中に存在し得る。

【0047】

[0052] また、本明細書の例示的な態様のいずれかにおいて説明された動作ステップは、例および説明を与えるために説明されたことに留意されたい。説明された動作は、図示されたシーケンス以外の多数の異なるシーケンスで実施され得る。さらに、単一の動作ステップで説明された動作は、実際は、いくつかの異なるステップで実施され得る。さらに、例示的な態様において説明された１つまたは複数の動作ステップは組み合わせられ得る。フローチャート図に示された動作ステップは、当業者には容易に明らかになるように、多数の異なる修正を受け得ることを理解されたい。情報および信号が様々な異なる技術および技法のいずれかを使用して表され得ることも当業者は理解されよう。たとえば、上記の説明全体にわたって言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁界または磁性粒子、光場または光学粒子、あるいはそれらの任意の組合せによって表され得る。

【0048】

[0053] 本開示についての以上の説明は、いかなる当業者も本開示を作成または使用することができるように与えられる。本開示への様々な修正は当業者には容易に明らかであり、本明細書で定義された一般原理は他の変形形態に適用され得る。したがって、本開示は、本明細書で説明された例および設計に限定されるものではなく、本明細書で開示された原理および新規の特徴に一致する最も広い範囲を与えられるべきである。

【0049】

[0054] 実装例が、以下の番号付けされた条項において説明される。
１． シリコン基板と、
シリコン基板上に配設されたバッファ層と、バッファ層が第１の割合のゲルマニウム（a first percentage of germanium）を備える、
バッファ層上に配設されたトランジスタと
を備える、半導体デバイスであって、トランジスタが、
半導体材料を備えるチャネル領域と、
チャネル領域上に配設されたゲートと、
チャネル領域の第１の側に配設されたソースと、
チャネル領域の第２の側に配設されたドレインと
を備え、
ここにおいて、
ソースおよびドレインが各々、第２の割合のゲルマニウム（a second percentage of germanium）を備えるシリコンゲルマニウム（ＳｉＧｅ）複合物を備え、第２の割合が第１の割合よりも大きい、
半導体デバイス。
２． ゲルマニウムの第２の割合が少なくとも４６パーセントである、条項１に記載の半導体デバイス。
３． ゲルマニウムの第２の割合が６０パーセントよりも大きい、条項１または２に記載の半導体デバイス。
４． ソースおよびドレインが三価不純物でドープされる、条項１から３のいずれか１つに記載の半導体デバイス。
５． ゲルマニウムの第１の割合が１５パーセントである、条項１から４のいずれか１つに記載の半導体デバイス。
６． バッファ層が少なくとも１ミクロンの厚さを備える、条項１から５のいずれか１つに記載の半導体デバイス。
７． チャネル領域の半導体材料が、１００～５００オングストロームの厚さを備え、
ソースおよびドレインが各々、チャネル領域の半導体材料の厚さに等しいかまたはそれよりも大きい厚さを備える、
条項１から６のいずれか１つに記載の半導体デバイス。
８． チャネル領域、ソース、およびドレインが、バッファ層の直上にある、条項１から７のいずれか１つに記載の半導体デバイス。
９． バッファ層上に第２のトランジスタをさらに備え、第２のトランジスタが、
バッファ層上のシリコン層と、
シリコン層の第２のチャネル領域上に配設された第２のゲートと、
第２のゲートの一方の側に配設され、第２のゲートの一方の側のシリコン層に埋め込まれた第２のソースと、
第２のゲートの別の側に配設され、第２のゲートの別の側のシリコン層に埋め込まれた第２のドレインと
を備える、条項１から８のいずれか１つに記載の半導体デバイス。
１０． トランジスタが、Ｐ形電界効果トランジスタ（ＦＥＴ）（ＰＦＥＴ）を備え、
第２のトランジスタが、Ｎ形ＦＥＴ（ＮＦＥＴ）を備える、
条項９に記載の半導体デバイス。
１１． 第２のトランジスタの第２のソースおよび第２のドレインが、シリコンとリンとを備える、
条項９または１０に記載の半導体デバイス。
１２． 無線周波数（ＲＦ）フロントエンドモジュール（front end module）に組み込まれる、条項１から１１のいずれか１つに記載の半導体デバイス。
１３． セットトップボックスと、エンターテインメントユニットと、ナビゲーションデバイスと、通信デバイスと、固定ロケーションデータユニットと、モバイルロケーションデータユニットと、全地球測位システム（ＧＰＳ）デバイスと、モバイルフォンと、セルラーフォンと、スマートフォンと、セッション開始プロトコル（ＳＩＰ）フォンと、タブレットと、ファブレットと、サーバと、コンピュータと、ポータブルコンピュータと、モバイルコンピューティングデバイスと、ウェアラブルコンピューティングデバイスと、デスクトップコンピュータと、携帯情報端末（ＰＤＡ）と、モニタと、コンピュータモニタと、テレビジョンと、チューナーと、無線機と、衛星無線機と、音楽プレーヤと、デジタル音楽プレーヤと、ポータブル音楽プレーヤと、デジタルビデオプレーヤと、ビデオプレーヤと、デジタルビデオディスク（ＤＶＤ）プレーヤと、ポータブルデジタルビデオプレーヤと、自動車と、ビークル構成要素と、アビオニクスシステムと、ドローンと、マルチコプターとからなるグループから選択されたデバイスに組み込まれる、条項１から１２のいずれか１つに記載の半導体デバイス。
１４． 半導体デバイスを作製する方法であって、方法は、
シリコン基板上にバッファ層を形成することと、バッファ層が、シリコンと第１の割合のゲルマニウムとを備える、
バッファ層におけるひずみを緩和することと、
バッファ層上に半導体層を形成することと、
半導体層上に第１のゲートを形成することと、
第１のゲートの第１の側に第１の凹部を形成し、第１のゲートの第２の側に第２の凹部を形成することと、第１の凹部および第２の凹部が各々、半導体層を通ってバッファ層に延びる、
第１の凹部においておよび第２の凹部において、シリコンとゲルマニウムとの第１の複合物を形成することと、第１の複合物が、ゲルマニウムの第１の割合よりも高い第２の割合のゲルマニウムを備える、
を備える、方法。
１５． ゲルマニウムの第２の割合が少なくとも４６パーセントである、条項１４に記載の方法。
１６． ひずみを緩和することが、
バッファ層とシリコン基板との界面においてバッファ層における欠陥を作成することと、
バッファ層をアニールすることと
をさらに備える、条項１４または１５に記載の方法。
１７． 半導体層を形成することが、半導体層を１００オングストローム～５００オングストロームの厚さに形成することをさらに備える、条項１４から１６のいずれか１つに記載の方法。
１８． バッファ層を形成することが、バッファ層を１ミクロンの厚さに形成することをさらに備える、条項１４から１７のいずれか１つに記載の方法。
１９． 半導体層上に第２のゲートを形成することと、
第２のゲートの一方の側の半導体層において第３の凹部を形成することと、
第２のゲートの別の側の半導体層において第４の凹部を形成することと、
第３の凹部においておよび第４の凹部において、シリコンと別の元素との第２の複合物（second composite）を形成することと、第２の複合物が、第２のゲートの下の半導体層の格子定数よりも小さい格子定数を備える、
をさらに備える、条項１４から１８のいずれか１つに記載の方法。
２０． シリコンと別の元素との第２の複合物が、半導体層の一部分によってバッファ層から離される、
条項１９に記載の方法。
２１． 第１のゲートと第２のゲートとの間に分離トレンチを形成すること、分離トレンチが、半導体層を通ってバッファ層に延びる、
をさらに備える、条項１９または２０に記載の方法。

【図1】

【図2】

【図3】

【図4A】

【図4B】

【図4C】

【図4D】

【図4E】

【図4F】

【図4G】

【図4H】

【図4I】

【図5】

【図6】

【国際調査報告】