特表 2024-507541 チップセンサのためのオープンパッケージ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-02-20

(54)【発明の名称】チップセンサのためのオープンパッケージ

(51)【国際特許分類】

   H01L 23/02 20060101AFI20240213BHJP

【ＦＩ】

H01L23/02 G

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2023550606

(86)(22)【出願日】2022-02-18

(85)【翻訳文提出日】2023-10-16

(86)【国際出願番号】 US2022016891

(87)【国際公開番号】W WO2022182575

(87)【国際公開日】2022-09-01

(31)【優先権主張番号】63/152,375

(32)【優先日】2021-02-23

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】17/363,200

(32)【優先日】2021-06-30

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】507107291

【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド

(74)【代理人】

【識別番号】230129078

【弁護士】

【氏名又は名称】佐藤 仁

(72)【発明者】

【氏名】アーネスト ゲオルグ ミュルナー

(72)【発明者】

【氏名】マイケル リューデルス

(57)【要約】

 記載される例において、デバイス（３００）が相互接続基板（３０８）を含み、相互接続基板（３０８）は、相互接続基板を介したアパーチャ（３１０）を有する。オンチップ要素（３２２）を有する集積回路（ＩＣ）ダイ（３２０）が、オンチップ要素がアパーチャと整合されアパーチャに面した状態で、相互接続基板上に搭載される。ＩＣダイは、相互接続基板の一方の側のみにモールド化合物（３０６）を用いてオーバーモールドされ、その結果、アパーチャにはモールド化合物がないままであり、オンチップ要素の周囲環境へのアクセスを可能にする。

【特許請求の範囲】

【請求項1】

デバイスであって、
第１の表面及び反対の第２の表面を有する相互接続基板であって、前記第１の表面及び前記第２の表面を介して延在するアパーチャを有する前記相互接続基板と、
第１の側及び反対の第２の側を有する集積回路（ＩＣ）ダイであって、前記ＩＣが、前記ＩＣの前記第１の側の周辺領域によって囲まれたオンチップ要素を有しており、前記相互接続基板が前記アパーチャ内に露出された前記オンチップ要素を有する場合に前記ＩＣダイの前記第１の側が前記第２の側に結合される、前記ＩＣダイと、
前記ＩＣダイの前記第２の側と前記相互接続基板の前記第２の表面の一部とを覆う封止材料であって、露出表面を有する前記封止材料と、
を含み、
前記デバイスが第１の表面及び反対の第２の表面を有し、前記デバイスの前記第１の表面が前記相互接続基板の前記第１の表面であり、前記デバイスの前記第２の表面が前記封止材料の前記露出表面の一部であり、そのため前記アパーチャが前記デバイスの前記第１の表面を貫通している、
デバイス。

【請求項2】

請求項１に記載のデバイスであって、前記ＩＣダイの前記第１の表面と前記相互接続基板の前記第２の表面との間の前記オンチップ要素の前記周辺領域にシーリング材料をさらに含む、デバイス。

【請求項3】

請求項２に記載のデバイスであって、前記シーリング材料が金属リングである、デバイス。

【請求項4】

請求項２に記載のデバイスであって、前記シーリング材料が硬化エポキシである、デバイス。

【請求項5】

請求項１に記載のデバイスであって、各々、第１の表面と反対の第２の表面とを有するリードフレームコンタクトをさらに含み、前記リードフレームコンタクトの前記第１の表面が、前記相互接続基板の前記第２の表面に結合され、前記リードフレームコンタクトの前記第２の表面が、前記デバイスの前記第２の表面の一部である、デバイス。

【請求項6】

請求項５に記載のデバイスであって、前記ＩＣダイの前記第１の表面と前記相互接続基板の前記第２の表面との間の前記オンチップ要素の前記周辺領域にシーリング材料をさらに含む、デバイス。

【請求項7】

請求項１に記載のデバイスであって、前記オンチップ要素がオンチップセンサ要素である、デバイス。

【請求項8】

請求項１に記載のデバイスであって、前記オンチップ要素がオンチップアクチュエータ要素である、デバイス。

【請求項9】

請求項６に記載のデバイスであって、前記デバイスがＱＦＮ（ｑｕａｄ ｆｌａｔ ｎｏ-ｌｅａｄ）パッケージであり、前記アパーチャが前記ＱＦＮパッケージの頂部表面を貫通している、デバイス。

【請求項10】

請求項１に記載のデバイスであって、前記相互接続基板の前記第１の表面及び前記相互接続基板の前記第２の表面が平坦な表面である、デバイス。

【請求項11】

デバイスを製造する方法であって、前記方法が、
第１の表面及び反対の第２の表面を有する相互接続基板を製造することであって、前記相互接続基板が前記第２の表面上にコンタクトパッドを有することと、
前記第１の表面及び前記第２の表面を介して延在するアパーチャを前記相互接続基板に形成することと、
集積回路（ＩＣ）ダイ上のオンチップ要素が前記アパーチャ内で露出され、前記ＩＣダイ上のボンドパッドが前記相互接続基板の前記第２の表面上の前記コンタクトパッドの一部に結合されるように、前記ＩＣダイを前記相互接続基板の前記第２の表面上に搭載することと、
前記オンチップ要素の周りの前記ＩＣダイの周辺領域を前記相互接続基板の前記第２の表面にシーリングすることと、
前記相互接続基板の前記第１の表面と前記アパーチャとにモールド化合物がないように保ちながら、前記ＩＣダイと前記相互接続基板の前記第２の表面の一部とを前記モールド化合物でオーバーモールドすることと、
を含む、方法。

【請求項12】

請求項１１に記載の方法であって、相互接続基板を製造することが、
コンタクトパッド及び第１の閉鎖構造を有するリードを形成するため、支持基板上に金属の第１の層をエッチングすることと、
ビア及び第２の閉鎖構造を形成するため、前記第１の金属層に重なる第２の金属層をエッチングすることであって、前記第２の閉鎖構造が、金属閉鎖構造を形成するように前記第１の閉鎖構造と整合されることと、
前記第１及び第２の金属層を絶縁材料で覆うことと、
前記絶縁材料の一部を除去することによって前記相互接続基板の前記第１の表面をつくることと、
前記支持基板を除去して、前記コンタクトパッドの表面と前記相互接続基板の前記第１の表面とは反対の前記絶縁材料の一部の表面とを露出させることによって、前記相互接続基板の前記第２の表面をつくることと、
を含む、方法。

【請求項13】

請求項１２に記載の方法であって、アパーチャを形成することが、
前記相互接続基板の前記第１の表面上に、前記金属閉鎖構造の一部を露出させるエッチングマスクをつくることと、
残留要素を囲む閉鎖空間をつくるため、金属閉鎖構造を完全にエッチングすることと、
前記残留要素を除去することと、
を含む、方法。

【請求項14】

請求項１１に記載の方法であって、アパーチャを形成することが、前記相互接続基板を介する穴を機械加工することを含む、方法。

【請求項15】

請求項１１に記載の方法であって、前記ＩＣダイの前記周辺領域を前記第２の表面にシーリングすることが、前記ＩＣダイの前記周辺領域と前記相互接続基板の前記第２の表面との間にアンダーフィル材料を挿入することを含む、方法。

【請求項16】

請求項１１に記載の方法であって、前記ＩＣダイの周辺領域を前記第２の表面にシーリングすることが、前記ＩＣダイ上の閉鎖金属リングを前記相互接続基板にはんだ付けすることを含む、方法。

【請求項17】

請求項１１に記載の方法であって、
前記ＩＣダイを前記モールド化合物でオーバーモールドする前に、リードフレーム上のリードフレームコンタクトを前記相互接続基板上の前記コンタクトパッドの別の部分に結合することと、
前記ＩＣダイをオーバーモールドした後の前記リードフレームコンタクトの表面と、前記リードフレームと、前記相互接続基板の前記第１の表面の一部とを露出させることと、
をさらに含む、方法。

【請求項18】

請求項１１に記載の方法であって、複数のデバイスを形成するために、複数の相互接続基板が並列に製造及びオーバーモールドされ、オーバーモールドされた後に前記複数のデバイスを分離することを更に含む、方法。

【請求項19】

デバイスを製造する方法であって、前記方法が、
コンタクトパッド及び第１の閉鎖構造を有するリードを形成するため、支持基板上に金属の第１の層をエッチングすることと、
ビア及び第２の閉鎖構造を形成するため、前記第１の金属層に重なる第２の金属層をエッチングすることであって、前記第２の閉鎖構造が、金属閉鎖構造を形成するように前記第１の閉鎖構造と整合されることと、
前記第１及び第２の金属層を絶縁材料で覆うことと、
前記絶縁材料の一部を除去することによって相互接続基板の第１の表面をつくることと、
前記相互接続基板の前記第１の表面上に、前記金属閉鎖構造の一部を露出させるエッチングマスクをつくることと、
残留要素を囲む閉鎖空間をつくるため、前記金属閉鎖構造を完全にエッチングすることと、
前記支持基板を除去して、前記コンタクトパッドの表面と前記相互接続基板の前記第１の表面とは反対の前記絶縁材料の一部の表面とを露出させることによって、前記相互接続基板の第２の表面をつくることと、
前記相互接続基板を介して第１の表面から前記反対の第２の表面まで延在するアパーチャを形成するために前記残留要素を除去することと、
を含む、方法。

【請求項20】

請求項１９に記載の方法であって、
集積回路（ＩＣ）ダイ上のオンチップ要素が前記アパーチャ内で露出され、前記ＩＣダイ上のボンドパッドが前記相互接続基板の前記第２の表面上の前記コンタクトパッドの一部に結合されるように、前記ＩＣダイを前記相互接続基板の前記第２の表面上に搭載すること、
前記オンチップ要素の周りの前記ＩＣダイの周辺領域を、前記相互接続基板の前記第２の表面にシーリングすることと、
前記相互接続基板の前記第１の表面とアパーチャとに前記モールド化合物がないように保ちながら、前記ＩＣダイと前記相互接続基板の前記第２の表面の一部とを前記モールド化合物でオーバーモールドすることと、
を更に含む、方法。

【発明の詳細な説明】

【技術分野】

【0001】

本願は、チップ上のセンサのための環境アクセスを可能にするオープンキャビティを有する集積回路チップのためのパッケージに関する。

【背景技術】

【0002】

湿度センサ、ガスセンサ、ｐＨセンサ、光センサ、ＭＥＭＳ（微小電気機械）センサなど、チップの表面又はチップのバルク内にセンサ要素がある集積回路（ＩＣ）チップセンサは、物理的／周囲環境材料がセンサに到達して測定され得るようにするために、パッケージ内の開口を必要とする。

【0003】

パッケージ内にオープンキャビティをモールドすることができるフィルムアシストモールディング（ＦＡＭ）のような手法は、妥当な価格の解決策を達成するために、困難で高価な設定を必要とする。パッケージ内に開口を提供するセラミックパッケージは、多くの用途に対して法外な価格となっている。

【発明の概要】

【0004】

説明する例において、デバイスが、相互接続基板を介したアパーチャを有する相互接続基板を含む。オンチップ要素を有する集積回路（ＩＣ）ダイが、オンチップ要素がアパーチャと整合されアパーチャに面した状態で、相互接続基板上に搭載される。ＩＣダイは、相互接続基板の一方の側のみにモールド化合物を用いてオーバーモールドされ、その結果、アパーチャにはモールド化合物がないままであり、オンチップ要素が周囲環境にアクセスすることが可能となる。

【図面の簡単な説明】

【0005】

【図1】相互接続基板が、オンチップセンサを周囲環境に露出させるためのアパーチャを含む、例示のデバイスの等角図である。

【0006】

【図2】例示のフィルムアシストモールディング手法の断面図である。

【0007】

【図3】相互接続基板が、オンチップセンサを露出させるためのアパーチャを含む、例示のデバイスの断面図である。

【0008】

【図4】別の例示のデバイスの断面図であり、相互接続基板が、フリップチップ構成でオンチップセンサを露出させるためのアパーチャを含む。

【0009】

【図5A】例示の相互接続基板におけるアパーチャの製造を図示する底面図である。

【図5B】例示の相互接続基板におけるアパーチャの製造を図示する底面図である。

【図5C】例示の相互接続基板におけるアパーチャの製造を図示する底面図である。

【0010】

【図6A】例示の相互接続基板の製造を図示する。

【図6B】例示の相互接続基板の製造を図示する。

【図6C】例示の相互接続基板の製造を図示する。

【図6D】例示の相互接続基板の製造を図示する。

【図6E】例示の相互接続基板の製造を図示する。

【図6F】例示の相互接続基板の製造を図示する。

【図6G】例示の相互接続基板の製造を図示する。

【図6H】例示の相互接続基板の製造を図示する。

【図6I】例示の相互接続基板の製造を図示する。

【図6J】例示の相互接続基板の製造を図示する。

【図6K】例示の相互接続基板の製造を図示する。

【0011】

【図7】シーリングリングを備える例示の相互接続基板の底面図である。

【0012】

【図8A】オンチップセンサを露出させるためのアパーチャを有する、例示のデバイスのアセンブリ及び封止を図示する。

【図8B】オンチップセンサを露出させるためのアパーチャを有する、例示のデバイスのアセンブリ及び封止を図示する。

【図8C】オンチップセンサを露出させるためのアパーチャを有する、例示のデバイスのアセンブリ及び封止を図示する。

【図8D】オンチップセンサを露出させるためのアパーチャを有する、例示のデバイスのアセンブリ及び封止を図示する。

【図8E】オンチップセンサを露出させるためのアパーチャを有する、例示のデバイスのアセンブリ及び封止を図示する。

【図8F】オンチップセンサを露出させるためのアパーチャを有する、例示のデバイスのアセンブリ及び封止を図示する。

【図8G】オンチップセンサを露出させるためのアパーチャを有する、例示のデバイスのアセンブリ及び封止を図示する。

【0013】

【図9】個片化前のいくつかの封止されたデバイスを図示する、例示の相互接続基板のストリップの断面図である。

【0014】

【図10】オンチップセンサを含む例示のデバイスの概略図である。

【発明を実施するための形態】

【0015】

図面において、一貫性のため同様の要素は同様の参照符号によって示されている。

【0016】

「モールド相互接続基板」としても知られる多層配路可能リードフレーム（ＲＬＦ）相互接続基板は、低コストのパッケージを可能にするパッケージング技術である。ＲＬＦ相互接続基板を製作するために困難な又は高価な細工は必要とされず、これにより、迅速なプロトタイピング及びパッケージ変形の容易な作成が可能になる。多層の能力は、封止されたパッケージのピンアウトに柔軟性を提供する。

【0017】

ＲＬＦは配路されたリードにパターン化され、絶縁材料で覆われた、１つ又はそれ以上の導電層を有する相互接続基板を形成するために、一連の付加的な処理工程を用いて製造される相互接続基板である。集積回路（ＩＣ）ダイを相互接続基板上に搭載することができ、次いでＲＬＦ及びＩＣダイを封止してＩＣデバイスを形成する。

【0018】

例示のＲＬＦ相互接続基板は、１つの表面から反対の表面まで相互接続基板を貫通するアパーチャをつくるように構成される。アパーチャは、センサ要素を含むＩＣダイが相互接続基板に取り付けられる前に形成される。アパーチャ内で露出したセンサ要素を備えるＩＣダイを取り付けた後、チップの裏側のみがオーバーモールドされる。このようにして、センサ要素は周囲環境に露出され、一方、センサ要素表面上の直接エッチングなどの処理工程は回避される。

【0019】

図１は、オンチップセンサ１２２を露出させるためのアパーチャ１１０を有する、例示のセンサデバイス１００の等角図である。アパーチャ１１０は、ＩＣダイ１２０を相互接続基板１０８に取り付ける前に、相互接続基板１０８を介して形成される。アパーチャ１１０は、表面１０９から、ＩＣダイ１２０が搭載される反対の表面（この図では見えない）まで、相互接続基板１０８を貫通する。この例では、リードフレームが相互接続基板１０８に結合されて、１０４で示されるような、パッケージコンタクトのセットを提供する。ＩＣ１２０及び相互接続基板１０８の裏側のみが、モールド化合物１０６でオーバーモールドされて、センサデバイス１００を形成する。相互接続基板１０８の表面１０９には、モールド化合物がないままである。

【0020】

この例では、センサデバイス１００が、より大きなシステムの一部として印刷回路基板（ＰＣＢ）１０２上に搭載される。ＰＣＢ１０２は、既知の又は後に開発されるＰＣＢ技術を用いて製造される。センサデバイス１００は、はんだリフローなどの既知の又は後の技術を用いて、ボンドパッドに結合され、それによってＰＣＢ１０２内の回路トレースに結合される。別の例において、セラミック基板、可撓性フィルム基板など、別のタイプのシステム基板をＰＣＢ１０２の代わりに用いることができる。

【0021】

この例では、アパーチャ１１０がデバイス１００の頂部側に配置されて、デバイス１００がＰＣＢ又は他のタイプのシステム基板上に搭載された後にセンサ要素１２２が周囲環境に露出されることを可能にする。

【0022】

図２は、例示のフィルムアシストモールディング手法の断面図である。この例では、オンチップセンサ要素２０４を有するＩＣダイ２０２が、リードフレームダイ取り付けパッド（ＤＡＰ）２０６上に搭載され、ボンドワイヤ２０８によってリード２０７に結合される。次いで、ＩＣダイ２０２及びＤＡＰ２０６は下側モールド２１０及び上側モールド２１２を用いてオーバーモールドされ、その中にモールド化合物がポート２１６を介して射出されて、ＩＣダイ２０２及びＤＡＰ２０６を囲む空間２００を充填し、パッケージ化されたセンサデバイスを形成する。この例では、非粘着性エチレンテトラフルオロエチレン（ＥＴＦＥ）の薄膜２１４が離型剤として用いられる。

【0023】

上側モールド２１２の一部２１８が、センサ要素２０４にほぼ接するように
構成される。ＥＴＦＥ薄膜２１４は、上側モールド２１８とオンチップセンサ２０４との間の残りの空間をシーリングする。このようにして、オンチップセンサ２０４が周囲環境に露出されることを可能にするアパーチャが形成される。

【0024】

しかしながら、ＦＡＭプロセスを用いてセンサデバイスを製造することは、必要とされる上側モールド及び下側モールドをつくるために、困難かつ高価な設定を必要とする。

【0025】

図３は例示のデバイス３００の断面図であり、相互接続基板３０８は、ＩＣダイ３２０上に位置するオンチップセンサ３２２を周囲環境に露出させるためのアパーチャ３１０を含む。例示のデバイス３００は、例示のデバイス１００（図１）と同様である。

【0026】

相互接続基板３０８は、導電層がパターン化されて相互接続リード線を形成する、導電材料及び絶縁材料のいくつかの層を含む。この例では、層３１１及び層３１３は、リード線及びコンタクトパッドにパターン化される導電層である。例えば、リード線３１５は、リード層３１１内の様々なリード線を表す。コンタクトパッド３１６は、リード層３１１内の様々なコンタクトパッドを表す。ビア層３１２内には、層３１１内のリード線と層３１３内のリード線との間を接続するためのビアが形成される。絶縁材料３１４が、リード線間に配置されて、それらを互いに絶縁する。この例では、断熱材料は「Ａｊｉｎｏｍｏｔｏ(商標)Ｂｕｉｌｄ－ｕｐ Ｆｉｌｍ（ＡＢＦ）」である。相互接続基板３０８を製造するためのプロセスは、以下でより詳細に説明する。

【0027】

相互接続基板３０８の頂部表面から相互接続基板３０８の反対の底部表面まで延在するアパーチャ３１０が、相互接続基板３０８内に製造される。アパーチャ３１０の位置はＩＣダイ３２０が相互接続基板３０８に結合されるとき、センサ要素３２２の場所と整合するように選択される。

【0028】

この例では、ＩＣダイ３２０は、ＩＣダイ３２０の各ボンドパッド上に形成された銅ポストを有する。ポスト３２４は、これらの銅ポストを表す。銅ポストは、シリコンダイ上にポストを形成するための既知の又は後に開発される手法を用いて製造される。ＩＣダイ３２０は、銅ポストをそれぞれのリード線にはんだ付けすることによって相互接続基板に結合される。例えば、銅ポスト３２４は、既知の又は後に開発されるダイ取り付け手法を用いて相互接続リード線３１５にはんだ付けされる。

【0029】

この例では、センサ３２２を囲む連続銅リング３２５が、銅ポスト３２４などの銅ポストと共にＩＣ３２０上に製造される。銅リング３２５は、相互接続基板３０８の層３１１内に製造される銅リング３１６と整合するように位置決めされる。銅リング３２５は、銅ポストが、既知の又は後に開発されるダイ取り付け手法を用いてリード線にはんだ付けされるのと同時に、銅リング３１６にはんだ付けされる。このようにして、センサ要素３２２の周りの周辺領域のＩＣダイと相互接続基板３０８の底部表面との間にシールが形成される。このシールはＩＣダイ３２０がモールド化合物３０６でオーバーモールドされるときに、モールド化合物がアパーチャ３１０に入ることを防止する。

【0030】

この例では、リードフレームが、リードフレームコンタクト３０４、３０５によって表されるリードフレームコンタクトのセットを有する。リードフレームコンタクトは、銅ポスト３２４と同様に、はんだを用いて相互接続基板３０８に結合される。デバイス３００がモールド化合物３０６でオーバーモールドされた後、リードフレームの支持部材がトリミングされて、リードフレームコンタクト３０４、３０５が残される。これらのリードフレームコンタクトにより、ＰＣＢ１０２（図１）などのＰＣＢ上に、ＰＣＢから離れる方向を向いたアパーチャ３１０を備えて、デバイス３００を取り付けることができる。

【0031】

ＩＣダイ３２０は、デバイス３００の底部外側表面３０７を形成するために、一方の側のみにオーバーモールドされる。相互接続基板３０８の頂部表面３０９にはモールド化合物がないままであり、頂部表面３０９は、デバイス３００の反対の頂部表面外側表面となる。このようにして、アパーチャ３１０には、モールド化合物がないままである。

【0032】

図４は別の例示のデバイス４００の断面図であり、相互接続基板４０８は、ＩＣダイ４２０内に位置するオンチップセンサ４２２を周囲環境に露出させるためのアパーチャ４１０を含む。この例では、ＩＣダイ４２０はフリップチップ構成で搭載される。相互接続基板４０８は、相互接続リード線４１５などの相互接続リード線を形成するために導電層がパターン化される導電材料及び絶縁材料の層４１１～４１４を有する相互接続基板３０８（図３）と同様である。

【0033】

相互接続基板４０８の頂部表面から相互接続基板４０８の反対の底部表面まで延在するアパーチャ４１０が、相互接続基板４０８内に製造される。アパーチャ４１０の位置はＩＣダイ４２０が相互接続基板４０８に結合されるとき、センサ要素４２２の場所と整合するように選択される。

【0034】

この例では、ＩＣダイ４２０は、ＩＣダイ４２０の各ボンドパッド上に形成された銅ポストを有する。ポスト４２４は、これらの銅ポストを表す。銅ポストは、シリコンダイ上にポストを形成するための既知の又は後に開発される手法を用いて製造される。ＩＣダイ４２０は、銅ポストをそれぞれのリード線にはんだ付けすることによって相互接続基板に結合される。例えば、銅ポスト４２４は相互接続リード線４１５にはんだ付けされる。

【0035】

この例では、連続シール４３０が、センサ要素４２２の周りの周辺領域のＩＣダイ４２０と相互接続基板４０８の頂部表面との間に形成される。この例では、シール４３０が、ＩＣダイ４２０と相互接続基板４０８との間の間隙を充填するために設置される低粘度エポキシアンダーフィルである。低粘度エポキシは、例えば、シリンジを用いて設置することができる。低粘度エポキシは、毛細管現象によってＩＣダイ４２０と相互接続基板４０８との間の間隙に吸引される。硬化後、このシールは、
ＩＣダイ４２０がモールド化合物４０６でオーバーモールドされるときに、モールド化合物がアパーチャ４１０に入ることを防止する。

【0036】

ＩＣダイ４２０は、デバイス４００の頂部外側表面４０７を形成するために、一方の側のみにオーバーモールドされる。相互接続基板４０８の底部表面４０９にはモールド化合物がないままであり、底部表面４０９は、デバイス４００の反対の底部表面外側表面となる。このようにして、アパーチャ４１０にはモールド化合物がないままである。

【0037】

この例では、コンタクト４０４、４０５などのコンタクトのセットが層４１４内に形成される。リード層４１３及びビア層４１２内のビアは、コンタクト４０４、４０５をリード層４１１内のそれぞれのリード線に結合する。コンタクト４０４、４０５は、ＰＣＢに面するアパーチャ４１０を有するＰＣＢ１０２（図１）などのＰＣＢ上にデバイス４００が取り付けられることを可能にする。この場合、センサ要素４２２が周囲環境に露出されることを可能にするために、アパーチャ４１０と整合された穴がＰＣＢ内に必要とされ得る。

【0038】

図５Ａ～図５Ｃは、例示の相互接続基板５００におけるアパーチャ５１０の製造を図示する底面図である。例示の相互接続基板５００は、相互接続基板１０８（図１）、相互接続基板３０８（図３）、及び相互接続基板４０８（図４）と同様である。

【0039】

図５Ａは、図１に示されるようなＰＣＢ１０２などの、別の基板に相互接続基板を結合するために用いられ得る相互接続基板５００の底部表面上に露出され、概して５０４、５０５で示される銅コンタクトパッドのセットを図示する。この例では、相互接続基板の絶縁層が、ＡＢＦを用いて製造される。

【0040】

図６Ａ～図６Ｋを参照してより詳細に説明するように、相互接続基板５００の各層上に、銅シリンダ５２４が銅リングのスタックとして製造される。この例では円形リングとして示されているが、他の例において閉鎖構造５２４が楕円形、正方形、矩形などの他の形状を有する可能性がある。残留要素５２６は、銅円筒５２４によって囲まれている。

【0041】

図５Ｂは、残留要素５２６を囲む空の円筒形空間５２５を形成するためにエッチングプロセスを用いて銅シリンダ５２４を除去した後の相互接続基板５００を図示する。

【0042】

図５Ｃは、アパーチャ５１０を形成するために残留要素５２６を除去した後の相互接続基板５００を図示する。

【0043】

図６Ａ～図６Ｋは、相互接続基板１０８（図１）、相互接続基板３０８（図３）、及び相互接続基板４０８（図４）に類似する、例示の相互接続基板５００（図５Ｃ）の製造を図示する。配路可能なリード相互接続基板を製造するための既知の又は後に開発される手法を用いて、相互接続基板を製造することができる。例えば、２００２年のＭｉｃｈａｅｌ Ｍ. Ｌｉｕの「半導体パッケージのためのモールドされた相互接続基板（ＭＩＳ）技術」を参照されたい。以下に、相互接続基板を製造するための手法について簡単に説明する。

【非特許文献1】“Ｍｏｌｄｅｄ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｓｕｂｓｔａｔｅ （ＭＩＳ） Ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｐａｃｋａｇｅｓ，” Ｍｉｃｈａｅｌ Ｍ． Ｌｉｕ， ２０２０．

【0044】

図６Ａは、相互接続基板が上に製造される、金属キャリア６０２の断面図を示す。この例では、単一のデバイスのための相互接続基板が示されている。相互接続基板のセットが、基板のストリップ又は基板のシートとして同時に配置されて製造されてもよい。次いで、基板は、完全なデバイスの製造後に分離される。

【0045】

図６Ｂは、金属キャリア６０２上にめっきされ、次いでリソグラフィプロセスを用いてパターン化され、エッチングされて、例えば、ＩＣ上のボンドパッドに結合するための相互接続及びボンドパッドを提供するために、様々な構成の水平相互接続リード線のセットを形成する、銅などの金属層６０４を図示する。この例では、閉鎖リング５２４－１がアパーチャの輪郭を開始するために設けられている。

【0046】

図６Ｃは、銅などの第２の金属層６０６を図示し、これは、垂直相互接続を形成するための垂直ビアのセットを形成するために、めっきされ、パターン化され、エッチングされる。単一層の相互接続の場合、ビアは、外部接触に用いられてもよい。複数層の相互接続の場合、ビアは、第１の相互接続層上の相互接続リードを第２の相互接続層上のそれぞれの相互接続リードに接続し得る。この例では、第２の閉鎖リング５２４－２が第１のリング５２４－１の頂部上に製造される。

【0047】

図６Ｄは、第１の相互接続層６０４及びビア層６０６の上に形成される絶縁層６０８を図示する。この例では、絶縁層６０８はＡＢＦである。別の例において、絶縁層６０８が、例えば、エポキシモールド化合物であってもよい。

【0048】

図６Ｅは、絶縁層６０８を研削することによって生成される平坦化された頂部表面６１０を図示する。このようにして、ビアの頂部及びリング５２４－２の頂部が露出される。

【0049】

図６Ｆは、銅などの第２の相互接続層６１４を示し、これは、平坦化された表面６１０上にめっきされ、次いで、リソグラフィプロセスを用いてパターン化され、エッチングされて、様々な構成の水平相互接続リード線の第２のセットを形成する。相互接続層６１４内の相互接続リードが、ビア層６０６内のビアの頂部に接続することができる。この例では、第３の閉鎖リング５２４－３が第２のリング５２４－２の上に製造される。

【0050】

図６Ｇは、銅などの第２の金属層６０６を図示し、これは、めっきされ、パターン化され、エッチングされて、垂直相互接続を形成するための垂直ビアのセットを形成する。これらのビアは、外部接触に用いることができる。この例では、第４の閉鎖リング５２４－４が第３のリング５２４－３の頂部上に製造される。

【0051】

図６Ｈは、第２の相互接続層６１４及びビア層６１６の上に形成される第２の絶縁層６１８を図示する。この例では、絶縁層６１８はＡＢＦである。別の例において、絶縁層が、例えば、エポキシモールド化合物であってもよい。

【0052】

図６Ｉは、絶縁層６１８を研削することによって生成される平坦化された頂部表面６２０を図示する。このようにして、ビアの頂部が露出される。同様に、シリンダ５２４の頂部が露出される。シリンダ５２４は、リング５２４－１、５２４－２、５２４－３、５２４－４を含み、残留要素５２６を囲む。

【0053】

図６Ｊは、エッチングプロセスを用いて銅シリンダ５２４を除去した後の残留要素５２６を囲む空の円筒形空間５２５を図示する。エッチングマスクが、表面６２０上につくられ、次いで、金属シリンダ５２４の頂部のみを露出させるようにパターン化される。次いで、金属シリンダ５２４は、完全な金属エッチングプロセスによって除去される。

【0054】

図６Ｋは、平坦化された頂部表面６２０の反対側にある平坦化された底部表面６２２を図示する。底部表面６２２は、水平相互接続及びダイ取り付けパッドを露出させるために、このときにはモールド／ビルドアップされている相互接続基板の下のキャリア６０２のバルクをエッチング又は研削することによって形成される。露出したダイ取り付けパッドには、ＮｉＰｄＡｕ、Ｃｕ＋ＯＳＰ、及び／又は事前めっきリードフレーム（ＰＰＦ）構成などの表面仕上げが施されてもよい。キャリア６０２が除去されると、残留要素５２６は自由になり、除去されて、上側表面６２０及び底部表面６２２を介して延在するアパーチャ５１０を曝露させる。

【0055】

このようにして、対向する平坦表面を有する２層相互接続基板が製造される。同じプロセス工程を用いて、アパーチャ５１０が相互接続基板内に製造される。他の例において、付加的な相互接続層が同様の方式で製造され得る。別の例において、単一層の相互接続基板が同様の方式で製造されてもよい。

【0056】

図７は、例示の相互接続基板３０８（図３）の底面図であり、継続的なシーリングリング３１６（図３参照）をより詳しく示す。シーリングリング３１６は、相互接続基板３０８の第１の相互接続層３１１においてパターン化され、エッチングされる。図３について説明したように、シーリングリング３１６は、ＩＣ３２０（図３）上の銅リング３２５（図３）などのＩＣ上に製造された整合銅リングと整合するように構成される。この例では、銅リング３１６及び銅リング３２５（図３）は円形である。別の例において、長円形、正方形、矩形などの異なる形状を製造することもできる。

【0057】

図８Ａ～図８Ｇは、オンチップセンサ８２２を露出させるためのアパーチャ８１０を有する、例示のデバイス８００のアセンブリ及び封止を図示する。この例では、相互接続基板８０８が相互接続基板４０８（図４）に類似する。相互接続基板は、エッチングされて凹部をつくる各外周側の領域８４０を含み、凹部は、その後、金などの導電性材料でめっきされて、各コンタクトパッドのためのはんだ湿潤性側面領域を形成する。

【0058】

図８Ａは、図６Ａ～図６Ｋに図示するように製造されたアパーチャ８１０を含む、例示の相互接続基板８０８の断面図であり、図８Ｂは等角図である。

【0059】

図８Ｃは、オンチップセンサ８２２を有する、例示のＩＣダイ８２０の断面図である。ＩＣダイ８２０はＩＣ８２０を相互接続基板８０８にはんだ付けすることを容易にするために、はんだペーストで頂部が覆われた隆起銅ポスト８２４を含む。

【0060】

図８Ｄは、既知の又は後に開発される手法を用いて例示の相互接続基板８０８にはんだ付けされた後の例示のＩＣ８２０の断面図であり、図８Ｅは等角図である。

【0061】

この例では、シーリング化合物の連続シール８３０が、ＩＣ８２０の底部表面と相互接続８０８の頂部表面との間のセンサ要素８２２の周りのＩＣ８２０の周りの周辺領域に設置される。この例では、シール８３０は、ＩＣダイ８２０と相互接続基板８０８との間の間隙を充填するために設置された低粘度エポキシアンダーフィルである。このシールは、ＩＣダイ８２０がモールド化合物８０６でオーバーモールドされるときに、モールド化合物がアパーチャ８１０に入ることを防止する。

【0062】

図８Ｆは、完成した例示のセンサデバイス８００の断面図であり、図８Ｇは等角図である。モールド化合物８０６は、ＩＣダイ８２０の頂部表面及び相互接続基板８０８の頂部表面の一部のみの上にオーバーモールドされる。モールド化合物８０６はセンサデバイス８００の頂部表面を形成し、相互接続基板８０８の底部表面は、センサデバイス８００の反対の底部表面を形成する。センサ要素８２２の周りのＩＣダイ８２０の周辺領域の周りの連続シール８３０は、オーバーモールドプロセス中にモールド化合物８０６がアパーチャ８１０に入ることを防止する。このようにして、アパーチャ８１０は、オーバーモールドが実施された後、デバイス８００の外側表面を貫通する。

【0063】

このようにして、センサ要素のための下向きのアパーチャを有するフリップチップ構成でＩＣダイが搭載されたＱＦＮ（ｑｕａｄ ｆｌａｔ ｎｏ-ｌｅａｄ）パッケージとしてセンサ要素が製造される。この例では、センサデバイスがＰＣＢ上に搭載される場合、センサデバイスの周りの環境へのオンチップセンサのアクセスを提供するために、ＰＣＢ内に穴が設けられる。

【0064】

別の実施例において、コンタクト３０４、３０５（図３）を有するリードフレームなどの補助リードフレームを用いて、上向き構成のオンチップセンサ要素を有するＩＣダイをパッケージ化するために、同様の処理を用いることができる。

【0065】

図９は、例示の相互接続基板のストリップ９０８の断面図であり、個片化前のいくつかの封止されたデバイス９００１、９００２、９００３を図示する。この例では、個々のＩＣダイ８２０が、既知の又は後に開発されるダイ取り付け手法を用いて相互接続基板ストリップ９０８に取り付けられる。

【0066】

この例では、シーリング化合物８３０の連続シールが、ＩＣ８２０の底部表面と相互接続ストリップ９０８の頂部表面との間のセンサ要素８２２の周りの各ＩＣ８２０の周りの周辺領域に設置される。この例では、シールは、各ＩＣダイ８２０と相互接続基板９０８との間の間隙を充填するように設置された低粘度エポキシアンダーフィルである。このシールは、ＩＣダイ８２０がモールド化合物８０６でオーバーモールドされるときに、モールド化合物がアパーチャ８１０に入ることを防止する。

【0067】

次いで、ストリップ全体が、モールド化合物９０６でオーバーモールドされる。各ＩＣダイ８２０の周りの周辺領域におけるシールに起因して、アパーチャ領域８１０にはモールド化合物がないままである。

【0068】

次いで、オーバーモールドされた後、ストリップは、ソーイングによって又は他の既知のもしくは後に開発される個片化技術によって個片化される。

【0069】

図１０は、オンチップセンサを含む、例示のセンサデバイス１０００の概略図である。この例では、センサデバイス１０００が、オンチップ相対湿度（ＲＨ）センサ１０２２とオンチップ温度センサとを含む。相対湿度センサ１０２２は、センサデバイスのパッケージ内のアパーチャを介して周囲環境に露出される必要がある。例示の相互接続基板３０８（図３）又は相互接続基板４０８（図４）などの相互接続基板を介して、アパーチャが設けられる。この例では、アナログ／デジタル変換器（ＡＤＣ）１０５１が、ＲＨセンサ１０２２及び温度センサ１０２３からのアナログ信号サンプルをデジタルデータサンプルに変換し、次いで、デジタルデータサンプルは、論理１０５２によってローカルレジスタに格納される。この例では、集積回路間（Ｉ２Ｃ）インターフェースが、デバイス１０００のコンタクトパッドに結合された外部デバイスがセンサデータサンプルにアクセスすることを可能にするように構成される。
他の実施例

【0070】

説明される例において、センサデバイスが、ＩＣダイと相互接続基板との間の間隙を充填するためにエポキシアンダーフィルを用いて相互接続基板にシーリングされるＩＣダイを有する。別の説明される例において、ＩＣダイ上に形成されるリングが、ＩＣダイと相互接続基板との間の間隙をシーリングするために用いられる。いずれの場合も、ＩＣダイは、センサ要素を下に向けたフリップチップ構成で搭載される。いずれかのシーリング構成も、封止されたパッケージ内でセンサ要素が上向きとされ得るように、補助リードフレームと共に用いられてもよい。

【0071】

説明される例において、オンチップセンサが周囲環境へアクセスし得るように、センサデバイスが丸いアパーチャ備えて提供される。他の例において、アパーチャは、長円形、正方形、矩形などの異なる形状であってもよい。

【0072】

説明される例において、アパーチャが、誘電体で充填される中心コアを有する閉鎖金属形状によって画定される。閉鎖金属形状をエッチング除去した後、誘電体コアは除去される。別の例において、閉鎖金属形状は中実の金属であってもよく、その結果、金属形状がエッチング除去された後、アパーチャが曝露される。

【0073】

説明される例において、オンチップセンサ要素を備えるＩＣダイが説明される。他の例において、ＩＣダイは、チップパッケージの外部の環境と相互作用しなければならない、オンチップアクチュエータ要素又は他のタイプのオンチップ要素を有する。例えば、そのようなオンチップ要素は、超音波トランスデューサ、レーザエミッタ、微小電気機械（ＭＥＭＳ）アクチュエータ、変形可能ミラーなどとし得る。

【0074】

説明された例において、相互接続基板は、モールド相互接続基板としても知られるＲＬＦであり、これは一連の付加的な処理工程を用いて製造され、配路されたリードにパターン化され、絶縁材料で覆われた、１つ又は複数の導電層を有する相互接続基板を形成する。別の例において、相互接続基板が、多層セラミック相互接続基板、シリコンベースの相互接続基板など、他の既知の又は後に開発される技法を用いて製造され得る。

【0075】

説明される実施例において、相互接続基板が、銅めっき及びＡＢＦ絶縁材料を用いて製造される。他の例において、導電材料と絶縁材料との異なる組み合わせが用いられてもよい。例えば、エポキシ絶縁材料を用いることができる。

【0076】

説明される例において、アパーチャが、相互接続リードを形成するために用いられるのと同じプロセス工程を用いて、例示の相互接続基板内に形成される。別の例において、穿孔、レーザー切断、スタンピングなどによって穴を機械加工することによって基板が完成した後に、例示の基板にアパーチャを形成してもよい。

【0077】

説明される例において、相互接続基板の表面は、平坦な表面を形成するために平坦に研削される。別の例において、オーバーモールドプロセス中にモールド化合物がアパーチャに入るのを防ぐために、アパーチャの外周の周りに連続シールを形成することができるように表面が十分に平坦である限り、研削は必要ない場合がある。

【0078】

記載された例において、クワッドフラットノーリードパッケージが形成される。他の例において、オンチップセンサ要素のためのアパーチャが、クワッドフラットパック、デュアルフラットパック、デュアルフラットノーリード、デュアルインラインなど、パッケージの外側表面を形成する相互接続基板内に貫通する、様々なタイプのパッケージが形成され得る。

【0079】

本記載において、「結合する」という用語及びその派生語は、間接的、直接的、光学的、及び／又はワイヤレスの電気的接続を意味する。したがって、第１のデバイスが第２のデバイスに結合する場合、その接続は、直接的な電気的接続を介するもの、他のデバイス及び接続を介する間接電気接続を介するもの、光学信号接続を介するものなどであり得る。

【0080】

本発明の特許請求の範囲内で、説明した例示の実施例に改変が成され得、他の実施例が可能である。

【図1】

【図2】

【図3】

【図4】

【図5A】

【図5B】

【図5C】

【図6A】

【図6B】

【図6C】

【図6D】

【図6E】

【図6F】

【図6G】

【図6H】

【図6I】

【図6J】

【図6K】

【図7】

【図8A】

【図8B】

【図8C】

【図8D】

【図8E】

【図8F】

【図8G】

【図9】

【図10】

【国際調査報告】