特表 2024-507600 非対称の閾値電圧を有するナノシート金属酸化膜半導体電界効果トランジスタ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-02-21

(54)【発明の名称】非対称の閾値電圧を有するナノシート金属酸化膜半導体電界効果トランジスタ

(51)【国際特許分類】

   H01L 21/336 20060101AFI20240214BHJP

   H01L 21/8238 20060101ALI20240214BHJP

【ＦＩ】

H01L29/78 301G

H01L29/78 301Y

H01L27/092 D

H01L29/78 301H

H01L29/78 301Z

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2022563097

(86)(22)【出願日】2022-02-22

(85)【翻訳文提出日】2022-10-17

(86)【国際出願番号】 CN2022077293

(87)【国際公開番号】W WO2022183938

(87)【国際公開日】2022-09-09

(31)【優先権主張番号】17/188,426

(32)【優先日】2021-03-01

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】390009531

【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション

【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ

【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ

(74)【代理人】

【識別番号】100112690

【弁理士】

【氏名又は名称】太佐 種一

(74)【代理人】

【識別番号】100120710

【弁理士】

【氏名又は名称】片岡 忠彦

(72)【発明者】

【氏名】安藤 崇志

(72)【発明者】

【氏名】シエ、ルイロン

(72)【発明者】

【氏名】レズニチェク、アレクサンダー

(72)【発明者】

【氏名】チャン、ジンギュン

【テーマコード（参考）】

5F048

5F140

【Ｆターム（参考）】

5F048AC03

5F048BA14

5F048BA20

5F048BB05

5F048BB08

5F048BB09

5F048BC03

5F048BD06

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5F048BF07

5F140AA05

5F140AA21

5F140AB03

5F140AB05

5F140BA01

5F140BA05

5F140BB05

5F140BB06

5F140BC12

5F140BD04

5F140BD05

5F140BD07

5F140BD11

5F140BD12

5F140BD13

5F140BE09

5F140BF05

5F140BF06

5F140BF10

5F140BF16

5F140BF20

5F140BF25

5F140BF27

5F140BF28

5F140BF30

5F140BF42

5F140BG03

5F140BG08

5F140BG27

5F140BH06

5F140BH47

5F140BK18

(57)【要約】

半導体構造体および半導体構造体を形成する方法は、半導体基板上のチャネル・ナノシート間に位置する内部スペーサであって、内部スペーサの第１の部分が半導体構造体の第１の側に位置し、内部スペーサの第２の部分が第１の側とは反対側の第２の側に位置し、第１の側の内部スペーサの第１の部分は、内部スペーサの第１の部分の中央上面から外方へ延びる突出領域を含む、内部スペーサと、内部スペーサに直接接触する金属ゲート・スタックであって、内部スペーサの第１の部分は、第１の側の閾値電圧を増大させるために、金属ゲート・スタックをピンチオフする突出領域を含む、金属ゲート・スタックとを備える。

【特許請求の範囲】

【請求項1】

半導体構造体であって、
半導体基板上のチャネル・ナノシート間に位置する内部スペーサであって、前記内部スペーサの第１の部分が前記半導体構造体の第１の側に位置し、前記内部スペーサの第２の部分が前記第１の側とは反対側の第２の側に位置し、前記第１の側の前記内部スペーサの前記第１の部分は、前記内部スペーサの前記第１の部分の中央上面から外方へ延びる突出領域を含む、前記内部スペーサと、
前記内部スペーサに直接接触する金属ゲート・スタックであって、前記内部スペーサの前記第１の部分は、前記第１の側の閾値電圧を増大させるために、前記金属ゲート・スタックをピンチオフする前記突出領域を含む、前記金属ゲート・スタックと
を備える、半導体構造体。

【請求項2】

前記内部スペーサの前記第１の部分によって前記金属ゲート・スタックから分離された、前記第１の側に前記チャネル・ナノシートの側壁に沿って位置するソース領域と、
前記第２の側の前記内部スペーサの前記第２の部分によって前記金属ゲート・スタックから分離された、前記第２の側に前記チャネル・ナノシートの反対側の側壁に沿って位置するドレイン領域と
をさらに備える、請求項１に記載の半導体構造体。

【請求項3】

前記突出領域はＴ字形内部スペーサを提供し、前記突出領域と前記チャネル・ナノシートとの間の空間が、前記金属ゲート・スタックの内側窒化物層の厚さの２倍未満である、請求項１に記載の半導体構造体。

【請求項4】

オフセット・スペーサに隣接して前記金属ゲート・スタック上方に金属ゲートをさらに備える、請求項１に記載の半導体構造体。

【請求項5】

前記半導体構造体はＮＦＥＴデバイスを含み、前記金属ゲート・スタックは、前記内側窒化物層と外側窒化物層との間に位置するドープ遷移金属層によって形成された３層ゲート金属スタックを含み、前記ドープ遷移金属層は、アルミニウム・ドープ遷移金属炭化物を含む、請求項３に記載の半導体構造体。

【請求項6】

前記突出領域は、前記閾値電圧を増大させるために、前記内側窒化物層をピンチオフして、前記第１の側における前記ドープ遷移金属層の堆積を防ぐ、請求項５に記載の半導体構造体。

【請求項7】

前記半導体構造体はＰＦＥＴデバイスを含み、前記金属ゲート・スタックは前記内側窒化物層を含む、請求項３に記載の半導体構造体。

【請求項8】

前記突出領域は、閾値電圧を増大させるために、前記内側窒化物層をピンチオフして、前記第１の側における前記内側窒化物層の有効金属厚さを減少させる、請求項７に記載の半導体構造体。

【請求項9】

前記チャネル・ナノシートはシリコンを含み、前記内部スペーサは、ＳｉＮ、ＳｉＣ、ＳｉＯＣ、ＳｉＣＮ、ＢＮ、ＳｉＢＮ、ＳｉＢＣＮ、ＳｉＯＣＮ、およびＳｉＯｘＮｙのうちの少なくとも１つを含む、請求項１に記載の半導体構造体。

【請求項10】

半導体構造体であって、
半導体基板上の分離領域上方の複数のチャネル・ナノシートと、
前記複数のチャネル・ナノシートの各々の間の内部スペーサであって、前記内部スペーサの第１の部分が前記半導体構造体の第１の側に位置し、前記内部スペーサの第２の部分が前記第１の側とは反対側の第２の側に位置し、前記第１の側の前記内部スペーサの前記第１の部分は、前記内部スペーサの前記第１の部分の中央上面から外方へ延びる突出領域を含む、前記内部スペーサと、
前記第１の側に前記複数のチャネル・ナノシートの側壁に沿って位置するソース領域から、前記内部スペーサの前記第１の部分によって分離された金属ゲート・スタックであって、前記金属ゲート・スタックは、前記第２の側に前記複数のチャネル・ナノシートの反対側の側壁に沿って位置するドレイン領域から、前記内部スペーサの前記第２の部分によって分離され、前記内部スペーサの前記第１の部分の前記突出領域は、前記第１の側の閾値電圧を増大させるために、前記金属ゲート・スタックをピンチオフする、前記金属ゲート・スタックと
を備える、半導体構造体。

【請求項11】

前記突出領域はＴ字形内部スペーサを提供し、前記突出領域と前記チャネル・ナノシートとの間の空間が、前記金属ゲート・スタックの内側窒化物層の厚さの２倍未満である、請求項１０に記載の半導体構造体。

【請求項12】

オフセット・スペーサに隣接して前記金属ゲート・スタック上方に金属ゲートをさらに備える、請求項１０に記載の半導体構造体。

【請求項13】

前記半導体構造体はＮＦＥＴデバイスを含み、前記金属ゲート・スタックは、前記内側窒化物層と外側窒化物層との間に位置するドープ遷移金属層によって形成された３層ゲート金属スタックを含み、前記ドープ遷移金属層は、アルミニウム・ドープ遷移金属炭化物を含む、請求項１１に記載の半導体構造体。

【請求項14】

前記突出領域は、前記閾値電圧を増大させるために、前記内側窒化物層をピンチオフして、前記第１の側における前記ドープ遷移金属層の堆積を防ぐ、請求項１３に記載の半導体構造体。

【請求項15】

前記半導体構造体はＰＦＥＴデバイスを含み、前記金属ゲート・スタックは前記内側窒化物層を含む、請求項１１に記載の半導体構造体。

【請求項16】

前記突出領域は、前記閾値電圧を増大させるために、前記内側窒化物層をピンチオフして、前記第１の側における前記内側窒化物層の有効金属厚さを減少させる、請求項１５に記載の半導体構造体。

【請求項17】

前記複数のチャネル・ナノシートはシリコンを含み、前記内部スペーサは、ＳｉＮ、ＳｉＣ、ＳｉＯＣ、ＳｉＣＮ、ＢＮ、ＳｉＢＮ、ＳｉＢＣＮ、ＳｉＯＣＮ、およびＳｉＯｘＮｙのうちの少なくとも１つを含む、請求項１０に記載の半導体構造体。

【請求項18】

半導体構造体を形成する方法であって、
ナノシート・スタックを半導体基板上に形成することであって、ダミー・ゲートがオフセット・スペーサに隣接して前記ナノシート・スタック上方に位置し、前記ナノシート・スタックは、犠牲ナノシートおよびチャネル・ナノシートの交互配列を含み、前記犠牲ナノシートは、第１のナノシートと第３のナノシートとの間に位置する第２のナノシートを含み、前記第１のナノシートおよび前記第３のナノシートは、前記第２のナノシートの第２のゲルマニウム濃度よりも低い第１のゲルマニウム濃度を有する、前記形成することと、
前記犠牲ナノシートを選択的にエッチングすることであって、前記第１のゲルマニウム濃度が低いことにより、前記第１のナノシートおよび前記第３のナノシートは前記第２のナノシートよりもゆっくりとエッチングされて、前記ナノシート・スタックの両側にくぼみ領域を形成し、前記くぼみ領域は、前記犠牲ナノシートの残りの第２のナノシートに向かって細くなる形状を有する、前記エッチングすることと
を含む、方法。

【請求項19】

前記犠牲ナノシートの両側に第１の内部スペーサを形成することであって、前記第１の内部スペーサは前記くぼみ領域を実質的に埋める、前記形成することと、
第１の凹部を形成するために、前記半導体構造体の第１の側に位置する前記第１の内部スペーサの第１の部分を選択的に除去することであって、前記第１の内部スペーサの第２の部分が、前記第１の側とは反対側の前記半導体構造体の第２の側に残る、前記除去することと、
前記犠牲ナノシートの前記両側に、前記チャネル・ナノシートに直接接触して第２の内部スペーサを形成することであって、前記第２の内部スペーサの第１の部分が、前記第１の側の前記第１の凹部を実質的に埋め、前記第１の側の前記第２の内部スペーサの前記第１の部分は、前記第２の内部スペーサの前記第１の部分の中央上面から前記犠牲ナノシートの残りの第２の層に向かって延びる突出領域を有する、前記形成することと
をさらに含む、請求項１８に記載の方法。

【請求項20】

前記第１の側に前記チャネル・ナノシートの側壁および前記第２の内部スペーサに沿ってソース領域を形成し、前記第２の側に前記チャネル・ナノシートの反対側の側壁および前記第２の内部スペーサに沿ってドレイン領域を形成することをさらに含む、請求項１９に記載の方法。

【請求項21】

前記ダミー・ゲートおよび前記犠牲ナノシートを除去することと、
前記第１の内部スペーサの残りの部分を前記第２の側から除去することであって、前記ダミー・ゲート、前記犠牲ナノシート、および前記第１の内部スペーサの前記残りの部分を除去することによって、第２の凹部を形成する、前記除去することと、
ゲート誘電体および仕事関数金属を前記第２の凹部内にコンフォーマルに堆積させることであって、前記第２の内部スペーサの前記突出領域は、前記第１の側に位置する前記仕事関数金属の一部をピンチオフして、前記第１の側の閾値電圧を増大させる非対称の仕事関数金属分布を形成する、前記堆積させることと
をさらに含む、請求項２０に記載の方法。

【請求項22】

前記第２の側に保護有機平坦化層を形成することと、
前記第１の内部スペーサを前記第１の側から除去することと、
前記保護有機平坦化層を前記第２の側から除去することと
をさらに含む、請求項２１に記載の方法。

【請求項23】

前記チャネル・ナノシートはシリコンを含み、前記第１のナノシート、前記第２のナノシート、および前記第３のナノシートはシリコン・ゲルマニウムを含み、前記第１のナノシートおよび前記第３のナノシートの前記第１のゲルマニウム濃度は２５％ゲルマニウムを含み、前記第２のナノシートの前記第２のゲルマニウム濃度は３５％ゲルマニウムを含む、請求項１８に記載の方法。

【請求項24】

前記第２の内部スペーサは、ＳｉＮ、ＳｉＣ、ＳｉＯＣ、ＳｉＣＮ、ＢＮ、ＳｉＢＮ、ＳｉＢＣＮ、ＳｉＯＣＮ、およびＳｉＯｘＮｙのうちの少なくとも１つを含む、請求項１９に記載の方法。

【請求項25】

前記突出領域はＴ字形内部スペーサを提供し、前記突出領域と前記チャネル・ナノシートとの間の空間が、前記仕事関数金属の窒化物層の厚さの２倍未満である、請求項２１に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、一般に、相補型金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）・デバイスの分野に関し、より詳細には、非対称の閾値電圧を有するナノシートＭＯＳＦＥＴに関する。

【背景技術】

【0002】

最近の半導体デバイス作製プロセスにおいて、電界効果トランジスタ（ＦＥＴ）などの多数の半導体デバイスが、単一のウエハ上に組み立てられている。ナノシートＦＥＴを含む非平面デバイス・アーキテクチャは、平面デバイスと比べてデバイス密度が高く、性能が高い。ナノシートＦＥＴでは、従来のＦＥＴとは対照的に、ゲート・スタック（ｇａｔｅ ｓｔａｃｋ）が各ナノシートの周囲全体を包み込んで、チャネル領域のより完全な空乏（ｄｅｐｌｅｔｉｏｎ）を可能にし、短チャネル効果を低減させる。また、ナノシート・デバイスで使用されるラップアラウンド・ゲート構造体（ｗｒａｐ－ａｒｏｕｎｄ ｇａｔｅ ｓｔｒｕｃｔｕｒｅ）は、駆動電流が増大したときであっても、活性領域の漏れ電流のより優れた管理を可能にすることができる。しかしながら、電気特性を向上させるために平面ＦＥＴで使用される横方向非対称チャネル（ｌａｔｅｒａｌ ａｓｙｍｍｅｔｒｉｃ ｃｈａｎｎｅｌ）（ＬＡＣ）ドーピング・プロファイルを、積層ナノシートＦＥＴで実現することは困難であり得る。

【発明の概要】

【0003】

本開示の実施形態によれば、半導体構造体は、半導体基板上のチャネル・ナノシート間に位置する内部スペーサ（ｉｎｎｅｒ ｓｐａｃｅｒ）であって、内部スペーサの第１の部分が半導体構造体の第１の側に位置し、内部スペーサの第２の部分が第１の側とは反対側の第２の側に位置し、第１の側の内部スペーサの第１の部分は、内部スペーサの第１の部分の中央上面から外方へ延びる突出領域を含む、内部スペーサと、内部スペーサに直接接触する金属ゲート・スタックであって、内部スペーサの第１の部分は、第１の側の閾値電圧を増大させるために、金属ゲート・スタックをピンチオフ（ｐｉｎｃｈ ｏｆｆ）する突出領域を含む、金属ゲート・スタックとを備える。

【0004】

本開示の別の実施形態によれば、半導体構造体は、半導体基板上の分離領域上方の複数のチャネル・ナノシートと、複数のチャネル・ナノシートの各々の間に位置する内部スペーサであって、内部スペーサの第１の部分が半導体構造体の第１の側に位置し、内部スペーサの第２の部分が第１の側とは反対側の第２の側に位置し、第１の側の内部スペーサの第１の部分は、内部スペーサの第１の部分の中央上面から外方へ延びる突出領域を含む、内部スペーサとを備える。半導体構造体は、第１の側に複数のチャネル・ナノシートの側壁に沿って位置するソース領域から、内部スペーサの第１の部分によって分離された金属ゲート・スタックをさらに備え、金属ゲート・スタックは、第２の側に複数のチャネル・ナノシートの反対側の側壁に沿って位置するドレイン領域から、内部スペーサの第２の部分によって分離され、内部スペーサの第１の部分の突出領域は、第１の側の閾値電圧を増大させるために、金属ゲート・スタックをピンチオフする。

【0005】

本開示のさらに別の実施形態によれば、半導体構造体を形成する方法は、ナノシート・スタックを半導体基板上に形成することであって、ダミー・ゲートが、オフセット・スペーサに隣接してナノシート・スタック上方に位置し、ナノシート・スタックは、犠牲ナノシートおよびチャネル・ナノシートの交互配列（ａｌｔｅｒｎａｔｉｎｇ ｓｅｑｕｅｎｃｅ）を含み、犠牲ナノシートは、第１のナノシートと第３のナノシートとの間に位置する第２のナノシートを含み、第１のナノシートおよび第３のナノシートは、第２のナノシートの第２のゲルマニウム濃度よりも低い第１のゲルマニウム濃度を有する、形成することと、犠牲ナノシートを選択的にエッチングすることとを含む。第１のゲルマニウム濃度が低いことにより、第１のナノシートおよび第３のナノシートは第２のナノシートよりもゆっくりとエッチングされて、ナノシート・スタックの両側にくぼみ領域（ｉｎｄｅｎｔａｔｉｏｎ ｒｅｇｉｏｎ）を形成し、くぼみ領域は、犠牲ナノシートの残りの第２のナノシートに向かって細くなる形状を有する。

【0006】

例として示され、本発明を限定するものではない以下の詳細な説明は、添付図面と併せて最もよく理解されよう。

【図面の簡単な説明】

【0007】

【図1】本開示の実施形態による、半導体基板上に形成されたナノシート・スタックを示す半導体構造体の断面図である。

【図2】本開示の実施形態による、犠牲ナノシートを凹ませた（ｒｅｃｅｓｓ）後の、半導体構造体の断面図である。

【図3】本開示の実施形態による、第１の内部スペーサを形成した後の、半導体構造体の断面図である。

【図4】本開示の実施形態による、犠牲ナノシートの残りの部分を除去した後の、半導体構造体の断面図である。

【図5】本開示の実施形態による、保護有機平坦化層（ｐｒｏｔｅｃｔｉｖｅ ｏｒｇａｎｉｃ ｐｌａｎａｒｉｚａｔｉｏｎ ｌａｙｅｒ）を形成し、第１の内部スペーサの一部を除去した後の、半導体構造体の断面図である。

【図6】本開示の実施形態による、保護有機平坦化層を除去し、第２の内部スペーサを形成した後の、半導体構造体の断面図である。

【図7】本開示の実施形態による、ソース領域およびドレイン領域を形成した後の、半導体構造体の断面図である。

【図8】本開示の実施形態による、ダミー・ゲートおよび犠牲ナノシートを除去した後の、半導体構造体の断面図である。

【図9】本開示の実施形態による、第１の内部スペーサの残りの部分を除去した後の、半導体構造体の断面図である。

【図10A】本開示の実施形態による、ゲート・スタックおよび金属充填物（ｍｅｔａｌ ｆｉｌｌ）を堆積させた後の、半導体構造体の断面図である。

【図10B】本開示の実施形態による、ゲート・スタックおよび金属充填物を堆積させた後の、半導体構造体の断面図である。

【発明を実施するための形態】

【0008】

図面は必ずしも縮尺通りではない。図面は概略図に過ぎず、本発明の特定のパラメータを表すことを意図していない。図面は、本発明の典型的な実施形態のみを示すことを意図している。図中、同様の番号は同様の要素を示す。

【0009】

本明細書では、特許請求される構造体および方法の詳細な実施形態が開示される。しかしながら、開示される実施形態は、様々な形態で実施可能な、特許請求される構造体および方法の説明に過ぎないことを理解されたい。しかしながら、本発明は、多くの異なる形態で実施可能であり、本明細書に記載の例示的な実施形態に限定されるものと解釈すべきではない。本説明では、本実施形態が不必要に曖昧にならないように、周知の特徴および技術の詳細を省略することがある。

【0010】

以下の説明の目的で、「上」、「下」、「右」、「左」、「垂直」、「水平」、「上部」、「下部」などの用語およびそれらの派生語は、図面内で方向付けされているような、開示された構造体および方法に関連するものとする。「上方」、「上にある」、「上に」、「上部に」、「上に位置決めされた」、または「上部に位置決めされた」などの用語は、第１の構造体などの第１の要素が第２の構造体などの第２の要素上に存在し、第１の要素と第２の要素との間に界面構造体などの介在する要素が存在してもよいことを意味する。用語「直接接触」は、第１の構造体などの第１の要素と第２の構造体などの第２の要素とが、２つの要素の界面に中間の導電層、絶縁層、または半導体層なしで接続されていることを意味する。

【0011】

本発明の実施形態の提示が不明瞭にならないようにするために、以下の詳細な説明において、当技術分野で知られている一部の処理ステップまたは動作が、提示および例示の目的で１つにまとめられていることがあり、場合によっては、詳細には説明されていないことがある。また、当技術分野で知られている一部の処理ステップまたは動作についてまったく説明されていないこともある。以下の説明は、むしろ本発明の様々な実施形態の特有の特徴または要素に重点を置いていることを理解されたい。

【0012】

開示される実施形態は、シリコン・ナノシートおよびシリコン・ゲルマニウム・ナノシートを有する例示的なナノシートＦＥＴアーキテクチャの詳細な説明を含むが、本明細書に記載の教示の実施は、本明細書に記載の特定のＦＥＴアーキテクチャに限定されないことを理解されたい。むしろ、本発明の実施形態は、現在知られているまたは後に開発される任意の他のタイプのＦＥＴデバイスと共に実施することができる。

【0013】

集積回路の作製は、より小型で高密度の集積回路を製造するための努力を続けており、５ｎｍノード技術およびそれを超える技術の実行可能な代替案として、ナノシートＦＥＴがある。前述したように、特に、ナノシートＦＥＴのゲート・スタックが各ナノシートの周囲全体を包み込んで、チャネル領域のより完全な空乏を可能にし、短チャネル効果を低減させる。これにより、平面デバイスと比べてデバイス密度を高め、性能を高めることができる。

【0014】

ナノシートＦＥＴは、スタックに配置された異なる半導体材料の薄い交互層（ナノシート）を含むことが多い。通常、ナノシートは、ナノシート・フィンにパターニングされる。ナノシート・フィンがパターニングされると、ゲート・スタックがナノシート・フィンのチャネル領域上に形成され、ソース／ドレイン領域がゲート・スタックに隣接して形成される。一部のデバイスでは、ゲート・スタックまたはソース／ドレイン領域が形成されると、エッチング・プロセスが行われて、異種材料のうちの１つのナノシート層をフィンから選択的に除去する。エッチング・プロセスにより、ナノシート・フィンの層のアンダカットおよび宙吊り（ｓｕｓｐｅｎｓｉｏｎ）を生じて、ゲートオールアラウンド型デバイスを形成するために使用可能なナノシートまたはナノワイヤを形成する。

【0015】

従来のＭＯＳＦＥＴ製造では、デバイスの電気特性を向上させるために、横方向非対称チャネル（ＬＡＣ）ドーピング・プロファイル法が実施されている。ＬＡＣ ＭＯＳＦＥＴの場合、チャネル領域のソース側のドーピング濃度は、ドレイン側のドーピング濃度よりも高い。したがって、不均一なチャネル・ドーピングにより、デバイスの動作中、チャネル領域のソース側におけるチャネル電位遷移（ｃｈａｎｎｅｌ ｐｏｔｅｎｔｉａｌ ｔｒａｎｓｉｔｉｏｎ）は、ドレイン側におけるチャネル電位遷移よりもはるかに急になる。チャネル領域のソース側近くのこのような急な電位分布は、横方向チャネル電界（ｌａｔｅｒａｌ ｃｈａｎｎｅｌ ｅｌｅｃｔｒｉｃ ｆｉｅｌｄ）を強化し、したがってキャリア移動度（ｃａｒｒｉｅｒ ｍｏｂｉｌｉｔｙ）を高める。しかしながら、従来技術の短チャネル・デバイス（例えば、ナノシート）において不均一なチャネル・ドーピング・プロファイルを実施することは、デバイス領域が小さいため、非常に困難になり得る。したがって、積層ナノシートＦＥＴにおいてチャネルの一部にハロー領域（ｈａｌｏ ｒｅｇｉｏｎ）を自己整合方式（ｓｅｌｆ－ａｌｉｇｎｅｄ ｍａｎｎｅｒ）で導入するための代替設計および技術が必要である。

【0016】

したがって、本開示の実施形態は、チャネル領域のソース側近くで仕事関数金属（ｗｏｒｋ ｆｕｎｃｔｉｏｎ ｍｅｔａｌ）をピンチオフすることによって、チャネル領域にわたる非対称の閾値電圧分布を実現する、積層ナノシート相補型金属酸化膜半導体（ＣＭＯＳ）構造体を提供する。これにより得られる非対称の仕事関数金属分布は、金属ゲートのパターニングを必要とすることなく、チャネル領域のソース側の閾値電圧を増大させることによって、デバイスの性能を向上させる。チャネルにわたる非対称の閾値電圧分布を実現するために仕事関数金属をピンチオフする１つの方法として、非対称の内部スペーサを形成することが挙げられる。以下で、図１～図１０Ｂの添付図面を参照しながら、非対称の閾値電圧分布を有する積層ナノシート構造体を実現するために非対称の内部スペーサを形成することができる実施形態について、詳細に説明する。

【0017】

図１を参照すると、本開示の実施形態による、ナノシート・スタック１０８を含む半導体構造体１００の断面図が示されている。ナノシート・スタック１０８は、シリコン・ゲルマニウム（ＳｉＧｅ）犠牲ナノシート１１０、１１２、１１４（以下「犠牲ナノシート」）およびシリコン（Ｓｉ）・チャネル・ナノシート１２０（以下「チャネル・ナノシート」）の交互配列から形成されている。ナノシート・スタック１０８は、半導体基板１０２（例えば、シリコン）上に形成された酸化物分離層１０６に形成されている。図示を簡単にするために、限定する意図なく、１５の交互の犠牲ナノシート１１０、１１２、１１４およびチャネル・ナノシート１２０の配列が図１に示されている。しかしながら、設計要件を満たすために、任意の数の犠牲ナノシート１１０、１１２、１１４およびチャネル・ナノシート１２０を半導体構造体１００に形成することができる。

【0018】

１つまたは複数の実施形態において、犠牲ナノシート１１０、１１２、１１４およびチャネル・ナノシート１２０の交互配列は、所望の数および所望の厚さのナノシートが実現されるまで、１つの層をエピタキシャル成長させた後に次の層をエピタキシャル成長させることによって形成される。エピタキシャル材料は、気体前駆体または液体前駆体から成長させることができる。エピタキシャル材料は、気相エピタキシ（ＶＰＥ）、分子線エピタキシ（ＭＢＥ）、液相エピタキシ（ＬＰＥ）、または他の適切なプロセスを使用して成長させることができる。トランジスタのタイプに応じて、ドーパント、すなわちｎ型ドーパント（例えば、リンもしくはヒ素）またはｐ型ドーパント（例えば、ホウ素もしくはガリウム）を添加することにより、堆積中に、エピタキシャル・シリコン、シリコン・ゲルマニウム、もしくは炭素ドープ・シリコン（Ｓｉ：Ｃ）・シリコン、またはその組合せをドープする（その場ドープする（ｉｎ－ｓｉｔｕ ｄｏｐｅｄ））ことができる。

【0019】

用語「エピタキシャル成長もしくはエピタキシャル堆積またはその両方」および「エピタキシャル形成された、もしくはエピタキシャル成長させた、またはその両方」は、別の半導体材料（結晶性材料）の堆積面における半導体材料（結晶性材料）の成長であって、成長している半導体材料（結晶性オーバレイヤ）が、堆積面の半導体材料（シード材料）と実質的に同じ結晶特性を有する成長を意味する。エピタキシャル堆積プロセスでは、堆積面の原子の結晶配列と向きを整合させるべく堆積原子が半導体基板の堆積面を動き回るのに十分なエネルギーを有して堆積原子が堆積面に到着するように、原料ガスによって供給される化学反応物を制御することができ、システム・パラメータが設定される。したがって、エピタキシャル成長させた半導体材料は、そのエピタキシャル成長させた材料が形成された堆積面と実質的に同じ結晶特性を有する。例えば、｛１００｝方位の結晶面に堆積させたエピタキシャル成長させた半導体材料は、｛１００｝方位をとる。一部の実施形態において、エピタキシャル成長プロセスもしくはエピタキシャル堆積プロセスまたはその両方が、半導体表面での形成に対して選択的であり、一般に、二酸化ケイ素表面または窒化ケイ素表面などの露出した表面には材料を堆積させない。

【0020】

一部の実施形態において、エピタキシャル半導体材料を堆積させるためのガス源は、シリコン含有ガス源、ゲルマニウム含有ガス源、またはこれらの組合せを含む。例えば、エピタキシャル・シリコン層は、シラン、ジシラン、トリシラン、テトラシラン、ヘキサクロロジシラン、テトラクロロシラン、ジクロロシラン、トリクロロシラン、メチルシラン、ジメチルシラン、エチルシラン、メチルジシラン、ジメチルジシラン、ヘキサメチルジシラン、およびこれらの組合せからなる群から選択されたシリコン・ガス源から堆積させることができる。エピタキシャル・ゲルマニウム層は、ゲルマン、ジゲルマン、ハロゲルマン、ジクロロゲルマン、トリクロロゲルマン、テトラクロロゲルマン、およびこれらの組合せからなる群から選択されたゲルマニウム・ガス源から堆積させることができる。一方、エピタキシャル・シリコン・ゲルマニウム合金層は、このようなガス源の組合せを利用して形成することができる。水素、窒素、ヘリウム、およびアルゴンのようなキャリア・ガスを使用することができる。

【0021】

ある実施形態によれば、（第１のまたは下部）犠牲ナノシート１１０および（第３のまたは上部）犠牲ナノシート１１４は、約２５％Ｇｅの第１のゲルマニウム（Ｇｅ）濃度を有するシリコン・ゲルマニウム（ＳｉＧｅ）を含み、犠牲ナノシート１１０と犠牲ナノシート１１４との間に位置する（第２のまたは中間）犠牲ナノシート１１２は、約３５％Ｇｅの第２のゲルマニウム濃度を有して形成される。以下で詳細に説明するように、異なるＧｅ濃度により、犠牲ナノシート１１０、１１４と犠牲ナノシート１１２との間で異なるエッチング速度を有することができる。

【0022】

ある実施形態によれば、ナノシート・スタック１０８を形成する犠牲ナノシート１１０、１１２、１１４およびチャネル・ナノシート１２０の交互配列に、既知の処理技術が適用されている。例えば、既知の処理技術は、ナノシート・スタック１０８上にフィン・ハード・マスク（図示せず）を形成することを含むことができる。フィン・ハード・マスクは、例えば、化学蒸着（ＣＶＤ）、プラズマ強化ＣＶＤ（ＰＥＣＶＤ）、または誘電体堆積のための任意の適切な技術を使用して、最初にハード・マスク材料（例えば、窒化ケイ素）をナノシート・スタック１０８に堆積させることによって形成することができる。次に、堆積したハード・マスク材料を、複数の個々のフィン・ハード・マスクにパターニングする。ハード・マスクのパターニングは、半導体デバイスのチャネル領域を形成するために使用される所望の設置面積およびチャネル・ナノシート１２０の位置に相応する。例示的な実施形態によれば、反応性イオン・エッチング（ＲＩＥ）を使用して、犠牲ナノシート１１０、１１２、１１４およびチャネル・ナノシート１２０の交互配列をエッチングし、図１に示すようなナノシート・スタック１０８を形成する。

【0023】

引き続き図１を参照すると、ダミー・ゲート１３０およびハード・マスク（ＨＭ）１４０が、ナノシート・スタック１０８の上および周りに形成されている。具体的には、当業者に知られているように、ダミー・ゲート１３０は、ナノシート・スタック１０８の上部および側壁（図示せず）に形成されている。１つまたは複数の実施形態において、ダミー・ゲート１３０はアモルファス・シリコン（ａ－Ｓｉ）から形成され、ハード・マスク１４０は、窒化ケイ素（ＳｉＮ）、酸化ケイ素、酸化物／窒化物スタック、または同様の材料および構成から形成されている。ハード・マスク１４０は、通常、ダミー・ゲート１３０上に形成されて、エッチング・ストップ（ｅｔｃｈ ｓｔｏｐ）として作用する。

【0024】

図示するように、オフセット・スペーサ（ｏｆｆｓｅｔ ｓｐａｃｅｒ）１５０が、ダミー・ゲート１３０およびハード・マスク１４０の側壁に沿って形成されている。オフセット・スペーサ１５０は、スペーサ・プルダウン形成プロセス（ｓｐａｃｅｒ ｐｕｌｌ ｄｏｗｎ ｆｏｒｍａｔｉｏｎ ｐｒｏｃｅｓｓ）を使用して形成することができる。オフセット・スペーサ１５０は、スペーサ材料の堆積と、それに続く堆積したスペーサ材料の指向性ＲＩＥとを含む、側壁イメージ転写（ＳＩＴ）スペーサ形成プロセスを使用して形成することもできる。オフセット・スペーサ１５０の幅寸法は、オフセット・スペーサ１５０とハード・マスク１４０とが初期幅（ｗ）を定義するように選択される。

【0025】

当業者に知られているように、オフセット・スペーサ１５０をマスクとして使用して、図示するように、オフセット・スペーサ１５０およびダミー・ゲート１３０の下に存在しない犠牲ナノシート１１０、１１２、１１４およびチャネル・ナノシート１２０の部分を凹ませる。例えば、ＲＩＥプロセスを使用して、オフセット・スペーサ１５０およびダミー・ゲート１３０の下に存在しない犠牲ナノシート１１０、１１２、１１４およびチャネル・ナノシート１２０の部分を凹ませることができる。図示しないが、通常、犠牲ナノシート１１０、１１２、１１４およびチャネル・ナノシート１２０は、溝（図示せず）を形成して酸化物分離層１０６内に凹んでいる。ダミー・ゲート置換ステップ（ｄｕｍｍｙ ｇａｔｅ ｒｅｐｌａｃｅｍｅｎｔ ｓｔｅｐ）（以下で詳細に説明する）の前にフィン・エッチングが行われているので、本明細書に記載の半導体デバイス作製プロセスを、フィンの第１のプロセスと呼ぶことができる。

【0026】

次に図２を参照すると、本開示の実施形態による、犠牲ナノシート１１０、１１２、１１４を凹ませた後の、半導体構造体１００の断面図が示されている。本実施形態において、例えば、塩化水素（ＨＣＬ）ガス等方性エッチングなどの等方性エッチング・プロセスを、半導体構造体１００において行って、犠牲ナノシート１１０、１１２、１１４を凹ませることができる。選択される等方性エッチング・プロセスは、シリコンを攻撃することなくシリコン・ゲルマニウムをエッチングできることが好ましい。

【0027】

前述したように、犠牲ナノシート１１０、１１４のゲルマニウム濃度は、犠牲ナノシート１１２のゲルマニウム濃度よりも低い。したがって、エッチング・プロセス中、より高いゲルマニウム濃度を有して形成された犠牲ナノシート１１２は、より低いゲルマニウム濃度を有して形成された犠牲ナノシート１１０、１１４よりも速くエッチングされる。これにより、図示するように、犠牲ナノシート１１２の凹部またはくぼみ領域２０２がより深くなる。言い換えると、犠牲ナノシート１１０、１１４のゲルマニウム濃度が低いため、これらの層は、犠牲ナノシート１１２よりもゆっくりとエッチングされて、くぼみ領域２０２を形成する。犠牲ナノシート１１０、１１４のシリコン・ゲルマニウムの残りの部分を含む領域２０４は、エッチング・プロセス後も半導体構造体１００に存在し得ることに留意されたい。犠牲ナノシート１１０、１１４と犠牲ナノシート１１２とのエッチング速度の差により、くぼみ領域２０２は必然的に、図示のように犠牲ナノシート１１２に向かって細くなる形状を有する。

【0028】

次に図３を参照すると、本開示の実施形態による、第１の内部スペーサ３２０を形成した後の、半導体構造体１００の断面図が示されている。本実施形態において、第１の内部スペーサ３２０は、例えば、くぼみ領域２０２（図２）をピンチオフする内部スペーサ材料のコンフォーマルな堆積（ｃｏｎｆｏｒｍａｌ ｄｅｐｏｓｉｔｉｏｎ）によって形成することができる。第１の内部スペーサ３２０を形成する内部スペーサ材料は、例えば、二酸化ケイ素（ＳｉＯ_２）を含む。

【0029】

次に、ウェット・エッチングなどの等方性エッチングを行って、図示のように、第１の内部スペーサ３２０を凹ませる。第１の内部スペーサ３２０を凹ませると、オフセット・スペーサ１５０の下およびチャネル・ナノシート１２０の上に位置する犠牲ナノシート１１０、１１４の残りの部分（例えば、図２の領域２０４）が露出する。等方性エッチング・プロセス中に、半導体構造体１００の他の領域からの過剰な内部スペーサ材料を除去することができることに留意されたい。

【0030】

次に図４を参照すると、本開示の実施形態による、第１の内部スペーサ３２０を凹ませた後に露出した、オフセット・スペーサ１５０の下およびチャネル・ナノシート１２０の上の犠牲ナノシート１１０、１１４の残りの部分を除去した後の、半導体構造体１００の断面図が示されている。

【0031】

図示のように、オフセット・スペーサ１５０の下およびチャネル・ナノシート１２０の上に位置する犠牲ナノシート１１０、１１４の露出した残りの部分は、半導体構造体１００から（すなわち、図２の領域２０４の露出した部分から）選択的に除去されて、その後に形成されるソース／ドレイン・エピ領域（ｓｏｕｒｃｅ／ｄｒａｉｎ ｅｐｉ ｒｅｇｉｏｎ）に対するＳｉＧｅ放出のダメージ（ＳｉＧｅ ｒｅｌｅａｓｅ ｄａｍａｇｅ）を防ぐ。例示的な実施形態において、例えば、塩化水素（ＨＣＬ）ガス等方性エッチングなどの等方性エッチング・プロセスを行って、オフセット・スペーサ１５０の下およびチャネル・ナノシート１２０の上の犠牲ナノシート１１０、１１４の露出した残りの部分を除去することができる。図示のように、犠牲ナノシート１１０、１１４の一部は、ダミー・ゲート１３０、チャネル・ナノシート１２０の内部領域、および酸化物分離層１０６に接触したままであってよい。

【0032】

次に図５を参照すると、本開示の実施形態による、保護有機平坦化層（ＯＰＬ）５２０を形成し、第１の内部スペーサ３２０の一部を保護ＯＰＬ５２０とは反対側の半導体構造体１００の第１の側から除去した後の、半導体構造体１００の断面図が示されている。

【0033】

保護ＯＰＬ５２０は、その後のエッチング・プロセス中に下層のダメージを効果的に防ぐことができる有機平坦化材料を堆積させることによって形成される。ある実施形態によれば、保護ＯＰＬ５２０は、図示のように、半導体構造体１００の第１の側から第１の内部スペーサ３２０を除去するために使用されるエッチング・プロセス中に、第１の側とは反対側の半導体構造体１００の第２の側を保護する。以下で説明するように、ソース・ドレイン領域が、半導体構造体１００の第１の側に形成され、ドレイン領域が、半導体構造体１００の反対側の第２の側に形成される。

【0034】

保護ＯＰＬ５２０は、必ずしも限定されないが、Ｃ、Ｈ、およびＮを含む有機ポリマーを含むことができる。ある実施形態によれば、ＯＰＬ材料はシリコン（Ｓｉ）を含まなくてよい。別の実施形態によれば、ＯＰＬ材料は、Ｓｉおよびフッ素（Ｆ）を含まなくてよい。本明細書で説明するように、材料の原子レベルが当技術分野で使用可能な分析方法により検出可能な微量レベル（ｔｒａｃｅ ｌｅｖｅｌ）以下であるとき、材料は原子を含まない。保護ＯＰＬ５２０を形成するＯＰＬ材料の非限定的な例として、ＪＳＲ ＨＭ８００６、ＪＳＲ ＨＭ８０１４、ＡＺ ＵＭ１０Ｍ２、Ｓｈｉｎ Ｅｔｓｕ ＯＤＬ １０２、または他の同様の市販の材料が挙げられる。保護ＯＰＬ５２０は、例えば、スピン・コーティングによって、堆積させることができ、化学機械研磨（ＣＭＰ）などの平坦化プロセスがそれに続く。

【0035】

保護ＯＰＬ５２０を形成した後、例えば、希釈ＨＦなどのウェット・エッチング・プロセスを使用して、第１の内部スペーサ３２０の一部を選択的に除去する。第１の内部スペーサ３２０の一部を半導体構造体１００の第１の側から除去することにより、第１の凹部５１０を形成する。第１の内部スペーサ３２０の一部を半導体構造体１００の第１の側から除去した後、図６に示すように、保護ＯＰＬ５２０を除去する。

【0036】

次に図６を参照すると、本開示の実施形態による、保護ＯＰＬ５２０を除去し、第２の内部スペーサ６４０を形成した後の、半導体構造体１００の断面図が示されている。実施形態において、保護ＯＰＬ５２０は、例えば、トレース・ポイント検出（ｔｒａｃｅ ｐｏｉｎｔ ｄｅｔｅｃｔｉｏｎ）を含むＯＰＬ ＲＩＥを使用して、除去することができる。

【0037】

第１の内部スペーサ３２０と同様に、第２の内部スペーサ６４０は、内部スペーサ材料のコンフォーマルな堆積によって形成することができる。ある実施形態によれば、第２の内部スペーサ６４０を形成する内部スペーサ材料は、例えば、ＳｉＮ、ＳｉＣ、ＳｉＯＣ、ＳｉＣＮ、ＢＮ、ＳｉＢＮ、ＳｉＢＣＮ、ＳｉＯＣＮ、ＳｉＯｘＮｙ、およびこれらの組合せを含む。ＲＩＥ、ウェット・エッチング、または等方性気相ドライ・エッチングを含むエッチング・プロセスを行って、過剰な内部スペーサ材料を半導体構造体１００から除去することができる。

【0038】

第２の内部スペーサ６４０は、半導体構造体１００の主な内部スペーサを構成することに留意されたい。１つまたは複数の実施形態において、第１の内部スペーサ３２０を形成するスペーサ材料は、第２の内部スペーサ６４０を形成するスペーサ材料に対してエッチングの選択性を与えることに基づいて選択される。図示するように、半導体構造体１００の第１の側の第２の内部スペーサ６４０は、図２に示すくぼみ領域２０２に対応する第１の凹部５１０（図５）を実質的に埋める。

【0039】

図示するように、第２の内部スペーサ６４０は、内部スペーサ６４０の中央上面から残りの犠牲ナノシート１１２に向かって外方へ延びる突出領域６１２を含む。突出領域６１２は、突出領域６１２とチャネル・ナノシート１２０との間の空間が、その後に形成される窒化物層（例えば、図１０Ａに示す内側窒化物層１０１０）の厚さの２倍未満となるように形成されたＴ字形内部スペーサを提供する。それにより得られる第２の内部スペーサ６４０の非対称の形状は、以下で詳細に説明するように、半導体構造体１００の第１の側すなわちソース側にその後に形成される窒化物層をピンチオフすることができる。

【0040】

例示的な実施形態において、第２の内部スペーサ６４０の厚さは、約５ｎｍ～約１０ｎｍで変化することができ、その範囲にわたっているが、５ｎｍ未満および１０ｎｍ超の厚さであってもよい。第２の内部スペーサ６４０の突出領域６１２の厚さは、約２ｎｍ～約５ｎｍで変化することができるが、２ｎｍ未満および５ｎｍ超の厚さであってもよい。

【0041】

次に図７を参照すると、本開示の実施形態による、ソース領域７２０およびドレイン領域７２２を形成した後の、半導体構造体１００の断面図が示されている。

【0042】

製造プロセスのこのステップで、ソース領域７２０およびドレイン領域７２２は、エピタキシャル層成長プロセスを使用して、チャネル・ナノシート１２０の露出端部に形成される。その場ドーピング（ＩＳＤ）または外部ドーピング（ｅｘ－ｓｉｔｕ ｄｏｐｉｎｇ）を適用して、ソース領域７２０およびドレイン領域７２２をドーピングすることができ、それにより、半導体デバイスの必要な接合部を形成する。ほぼすべての半導体トランジスタが、接合部の形成に基づいている。接合部は、加えられるバイアスに応じて、電流を遮断することができ、電流を流すことができる。接合部は通常、反対の極性を有する２つの半導体領域を互いに接触させることによって形成される。最も一般的な接合部はｐ－ｎ接合部であり、これは、ホールが多いｐ型シリコン片（ｐ－ｔｙｐｅ ｐｉｅｃｅ ｏｆ ｓｉｌｉｃｏｎ）と電子が多いｎ型シリコン片との接触部から構成される。ｎ型ＦＥＴおよびｐ型ＦＥＴは、必要な接合部を形成するために、異なる型のドーパントをデバイスの選択された領域に注入する（ｉｍｐｌａｎｔ）ことによって形成される。ｎ型デバイスは、ヒ素（Ａｓ）またはリン（Ｐ）を注入することによって形成することができ、ｐ型デバイスは、ホウ素（Ｂ）を注入することによって形成することができる。

【0043】

半導体構造体１００の第１の側は、ソース領域７２０が位置する側（すなわち、ソース側）に対応することを理解されたい。同様に、半導体構造体１００の第２の側（第１の側とは反対側）は、ドレイン領域７２２が位置する側（すなわち、ドレイン側）に対応する。

【0044】

ソース領域７２０およびドレイン領域７２２を形成した後、レベル間誘電体（ＩＬＤ）層７３０が形成されて、半導体構造体１００内のゲート構造体と他の存在するデバイスとの間の空隙を埋める。ＩＬＤ層７３０は、例えば、誘電体材料のＣＶＤによって形成することができる。ＩＬＤ層７３０を形成するための誘電体材料の非限定的な例として、酸化ケイ素、窒化ケイ素、水素化シリコン炭素酸化物、シリコン・ベースの低ｋ誘電体、流動性酸化物、多孔誘電体、または多孔有機誘電体を含む有機誘電体が挙げられる。ＩＬＤ層７３０を堆積させた後、半導体構造体１００においてＣＭＰプロセスを行って、図示のようにダミー・ゲート１３０の上面を露出させる。

【0045】

次に図８を参照すると、本開示の実施形態による、ダミー・ゲート１３０および犠牲ナノシート１１０、１１４を除去した後の、半導体構造体１００の断面図が示されている。

【0046】

ダミー・ゲート１３０および（ＳｉＧｅ）犠牲ナノシート１１０、１１４は、例えば、ＲＩＥまたは化学的酸化物除去（ＣＯＲ）を含む既知のエッチング・プロセスによって除去することができる。ゲートラスト作製プロセスでは、除去されたダミー・ゲート１３０は、その後、当技術分野で知られているように、金属ゲート（図示せず）に置き換えられる。ダミー・ゲート１３０および犠牲ナノシート１１０、１１４は、半導体構造体１００の第２の側に残っている第１の内部スペーサ３２０に対して選択的に除去されることに留意されたい。

【0047】

次に図９を参照すると、本開示の実施形態による、第１の内部スペーサ３２０の残りの部分を除去した後の、半導体構造体１００の断面図が示されている。本実施形態において、例えばＲＩＥまたはウェット・エッチングなどの既知のエッチング・プロセスを使用して、第１の内部スペーサ３２０の残りの部分を半導体構造体１００の第２の側またはドレイン側から除去することができる。ダミー・ゲート１３０（図７）、犠牲ナノシート１１０、１１４（図７）、および第１の内部スペーサ３２０（図８）を除去した後、第２の凹部９１０が半導体構造体１００に形成される。

【0048】

第１の内部スペーサ３２０（図８）の残りの部分を半導体構造体１００のドレイン側から除去した後、第２の内部スペーサ６４０の非対称の構成を、半導体構造体１００において視覚的に認識することができる。図示するように、半導体構造体１００の第１の（ソース）側の第２の内部スペーサ６４０は、第２の凹部９１０に向かって延びる突出領域６１２を含み、一方、半導体構造体１００の第２の（ドレイン）側の第２の内部スペーサ６４０は突出領域６１２を有していない。前述したように、半導体構造体１００のソース側の突出領域６１２は、以下で詳細に説明するように、その後に形成される窒化物層をピンチオフすることができるＴ字形内部スペーサ構成を提供する。

【0049】

次に図１０Ａ、図１０Ｂを参照すると、本開示の実施形態による、ゲート・スタックおよび金属充填物を堆積させた後の、半導体構造体１００の断面図が示されている。当業者に知られているように、置換金属ゲート（ｒｅｐｌａｃｅｍｅｎｔ ｍｅｔａｌ ｇａｔｅ）またはゲートラスト作製プロセスでは、ダミー・ゲート１３０（図７）は、ｎ型またはｐ型金属ゲート・スタックに置き換えられる。

【0050】

ある実施形態によれば、図１０Ａは、ｎ型電界効果トランジスタ（ＮＦＥＴ）・デバイスに適したゲート誘電体および仕事関数金属を堆積させた後の、半導体構造体１００を示す。図示を容易にするために、ゲート誘電体は図示されていない。本実施形態において、内側窒化物層１０１０と外側窒化物層１０３０との間に位置するドープ遷移金属層１０２０によって形成された３層ゲート金属スタックが、第２の凹部９１０（図９）内に連続してコンフォーマルに堆積されている。

【0051】

内側窒化物層１０１０は、任意の適切な堆積プロセスを使用して、第２の凹部９１０（図９）内にコンフォーマルに形成することができる。一部の実施形態において、内側窒化物層１０１０は、ＡＬＤを使用してコンフォーマルに堆積される。一部の実施形態において、内側窒化物層１０１０は窒化チタン（ＴｉＮ）を含む。内側窒化物層１０１０の厚さは、約１ｎｍ～約２ｎｍで変化し得る。

【0052】

ドープ遷移金属層１０２０は、内側窒化物層１０１０に形成される。一部の実施形態において、ドープ遷移金属層１０２０は、ＡＬＤを使用して堆積される。一部の実施形態において、ドープ遷移金属層１０２０は、アルミニウム・ドープ遷移金属炭化物を含む。一部の実施形態において、ドープ遷移金属層１０２０は、遷移金属を含む前駆体と炭化アルミニウムを含む前駆体との交互パルス（ａｌｔｅｒｎａｔｉｎｇ ｐｕｌｓｅ）を有するハイブリッドＡＬＤ／ＣＶＤプロセスを使用して形成される。本実施形態において、ドープ遷移金属層１０２０は、例えば、アルミニウム・ドープ炭化チタン（ＴｉＡｌＣ）から形成される。ドープ遷移金属層１０２０の厚さは、約３ｎｍ～約５ｎｍで変化し得る。

【0053】

当業者に知られているように、アルミニウム（Ａｌ）を含む金属の存在により、デバイスの閾値電圧が低下することがある。Ｔ字形の第２の内部スペーサ６４０を形成することにより、内側窒化物層１０１０は、半導体構造体１００のソース側でピンチオフされ、それにより、ドープ遷移金属層１０２０からのＡｌを含む金属の堆積を防ぐ。したがって、図１０Ａに示す内部スペーサ－ゲート金属スタック構成は、半導体構造体１００の第１の側すなわちソース側の閾値電圧を高くする、非対称の仕事関数金属分布を有する横方向非対称チャネル（ＬＡＣ）構造体を提供する。これにより、追加の金属パターニングなしで、デバイスの短チャネル性能を向上させることができる。

【0054】

外側窒化物層１０３０は、内側窒化物層１０１０と同様の方法で、ドープ遷移金属層１０２０上にコンフォーマルに形成することができる。一部の実施形態において、外側窒化物層１０３０は、ＡＬＤを使用してコンフォーマルに堆積される。一部の実施形態において、外側窒化物層２０６は窒化チタン（ＴｉＮ）を含む。外側窒化物層１０１０の厚さは、約１ｎｍ～約２ｎｍで変化し得る。

【0055】

一部の実施形態において、ゲート誘電体（図示せず）が、チャネル・ナノシート１２０と内側窒化物層１０１０との間に形成される。ゲート誘電体は、例えば、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、窒化ホウ素、高ｋ材料、またはこれらの材料の任意の組合せから形成することができる。高ｋ材料の例として、限定されないが、酸化ハフニウム、ハフニウム・シリコン酸化物、ハフニウム・シリコン酸窒化物、酸化ランタン、ランタン・アルミニウム酸化物、酸化ジルコニウム、ジルコニウム・シリコン酸化物、ジルコニウム・シリコン酸窒化物、酸化タンタル、酸化チタン、バリウム・ストロンチウム・チタン酸化物、バリウム・チタン酸化物、ストロンチウム・チタン酸化物、酸化イットリウム、酸化アルミニウム、鉛・スカンジウム・タンタル酸化物、および鉛亜鉛ニオブ酸塩などの金属酸化物が挙げられる。高ｋ材料は、ランタンおよびアルミニウムなどのドーパントをさらに含むことができる。一部の実施形態において、ゲート誘電体は、約１ｎｍ～約３ｎｍで変化する厚さを有することができる。

【0056】

別の実施形態によれば、図１０Ｂは、ｐ型電界効果トランジスタ（ＰＦＥＴ）・デバイスに適した仕事関数金属を堆積させた後の、半導体構造体１００を示す。本実施形態において、窒化物層１０１２が、第２の凹部９１０（図９）内にコンフォーマルに堆積される。窒化物層１０１２は、任意の適切な堆積プロセスを使用して、凹部９１０（図９）内にコンフォーマルに形成することができる。一部の実施形態において、窒化物層１０１２は、ＡＬＤを使用してコンフォーマルに堆積される。一部の実施形態において、窒化物層１０１２は窒化チタン（ＴｉＮ）を含む。窒化物層１０１２の厚さは、約３ｎｍ～約５ｎｍで変化し得る。図１０Ａを参照して前述したように、ゲート誘電体（図示せず）を、チャネル・ナノシート１２０と窒化物層１０１２との間に形成することができる。

【0057】

半導体構造体１００がＰＦＥＴデバイスである実施形態において、アルミニウム（Ａｌ）を含む金属は、ゲート金属スタックに含まれない。したがって、これらの実施形態において、非対称の閾値電圧プロファイルは、半導体構造体１００のソース側とドレイン側との有効金属厚さの差によって生じる。言い換えると、半導体構造体１００のソース側の（金属）窒化物層１０１２の有効厚さは、半導体構造体１００のドレイン側の窒化物層１０１２の有効厚さよりも小さい。このように半導体構造体１００のソース側の有効金属厚さが小さいことは、第２の内部スペーサ６４０の突出領域６１２によって生じる。

【0058】

したがって、非対称の仕事関数金属分布および（第１の）ソース側の高い閾値電圧を有する横方向非対称チャネル（ＬＡＣ）構造体を、半導体構造体１００がＰＦＥＴデバイスである実施形態において実現することができる。上記の図１０Ａで説明したＮＦＥＴデバイスと同様に、追加の金属パターニングなしで、デバイスの短チャネル性能を向上させることができる。

【0059】

引き続き図１０Ａ、図１０Ｂを一緒に参照すると、当業者に知られているように、第２の凹部９１０（図９）内に対応する（ｐ型またはｎ型）仕事関数金属を堆積させた後、図示のように、導電性ゲート層１０４０が、半導体構造体１００において、最上窒化物層の上方に堆積される。導電性ゲート層１０４０は、金属（例えば、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ルテニウム（Ｒｕ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、白金（Ｐｔ）、スズ（Ｓｎ）、銀（Ａｇ）、金（Ａｕ））、導電性金属化合物材料（例えば、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、炭化タンタル（ＴａＣ）、炭化チタン（ＴｉＣ）、チタン・アルミニウム炭化物（ＴｉＡｌＣ）、ケイ化タングステン（ＷＳｉ）、窒化タングステン（ＷＮ）、酸化ルテニウム（ＲｕＯ_２）、ケイ化コバルト（ＣｏＳｉ）、ケイ化ニッケル（ＮｉＳｉ））、遷移金属アルミナイド（例えば、Ｔｉ_３Ａｌ、ＺｒＡｌ）、ＴａＣ、ＴａＭｇＣ、またはこれらの材料の任意の適切な組合せであってよい。様々な実施形態において、導電性ゲート層１０４０は、堆積中または堆積後に取り込まれるドーパントをさらに含むことができる。任意の既知の堆積プロセスを使用して、導電性ゲート層１０４０を形成することができる。ＣＭＰなどの平坦化プロセスは、一般に、導電性ゲート層１０４０を堆積させた後に、半導体構造体１００において行われる。

【0060】

最後に、提案された実施形態により、ソース領域とドレイン領域との間に非対称の閾値電圧プロファイルを有する半導体構造体を形成することができ、それにより、デバイス性能を向上させることができ、ナノシート技術のさらなるスケーリングを可能にすることができる。

【0061】

本発明の様々な実施形態の説明は、例示の目的で提示されてきたが、網羅的であること、または開示された実施形態に限定されることは意図されていない。多くの修正および変形形態が、記載された実施形態の範囲から逸脱しないことは、当業者には明らかであろう。本明細書で使用される用語は、実施形態の原理、市場で見られる技術に対する実際の適用または技術的改善を最もよく説明するために、または当業者が本明細書に開示される実施形態を理解できるようにするために選択された。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10A】

【図10B】

【国際調査報告】