特表 2024-507644 二層配列に基づく電気メモリスタデバイス

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-02-21

(54)【発明の名称】二層配列に基づく電気メモリスタデバイス

(51)【国際特許分類】

   H10B 63/00 20230101AFI20240214BHJP

   H10N 70/20 20230101ALI20240214BHJP

【ＦＩ】

H10B63/00

H10N70/20

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2023540887

(86)(22)【出願日】2022-02-22

(85)【翻訳文提出日】2023-07-04

(86)【国際出願番号】 IB2022051532

(87)【国際公開番号】W WO2022185144

(87)【国際公開日】2022-09-09

(31)【優先権主張番号】17/189,173

(32)【優先日】2021-03-01

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】390009531

【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション

【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ

【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ

(74)【代理人】

【識別番号】100112690

【弁理士】

【氏名又は名称】太佐 種一

(74)【代理人】

【識別番号】100120710

【弁理士】

【氏名又は名称】片岡 忠彦

(74)【復代理人】

【識別番号】100118599

【弁理士】

【氏名又は名称】村上 博司

(74)【復代理人】

【識別番号】100160738

【弁理士】

【氏名又は名称】加藤 由加里

(74)【復代理人】

【識別番号】100114591

【弁理士】

【氏名又は名称】河村 英文

(72)【発明者】

【氏名】オフライン，バート ヤン

(72)【発明者】

【氏名】ブラガリア，ヴァレリア

(72)【発明者】

【氏名】ホルスト，フォルカート

(72)【発明者】

【氏名】ラ ポルタ，アントニオ

(72)【発明者】

【氏名】ダンジェル，ロジャー

(72)【発明者】

【氏名】ジュビン，ダニエル

【テーマコード（参考）】

5F083

【Ｆターム（参考）】

5F083FZ10

5F083JA39

5F083JA40

5F083JA60

5F083KA01

5F083KA05

5F083LA12

5F083LA16

5F083PR21

(57)【要約】

電気メモリスタデバイスは、層構造を有する。層構造は、２つの電極と、前記２つの電極をつなぐ二層材料配列を備える。前記二層材料配列は、例えば、前記２つの電極と直接接触するように前記２つの電極によって挟まれてもよい。前記二層材料配列は、ＨｆＯ_ｙ層（式中、ｙは１．３±０．１≦ｙ＜１．９±０．１を満たす）と、前記ＨｆＯ_ｙ層と直接接触するＷＯ_ｘ層（式中、ｘは２．５±０．１≦ｘ＜２．９±０．１を満たす）を含む。この二層配列は、ＨｆＯ_ｙとＷＯ_ｘのサブストイキオメトリ層を含み、前記ＷＯ_ｘ層は有利には単斜晶相に多結晶構造を持ち、前記ＨｆＯ_ｙ層は好ましくはアモルファスである。
【選択図】図１

【特許請求の範囲】

【請求項1】

２つの電極と、
前記２つの電極をつなぎ、ＨｆＯ_ｙ層（式中、ｙは１．３±０．１≦ｙ＜１．９±０．１を満たす）及び前記ＨｆＯ_ｙ層と直接接触するＷＯ_ｘ層（式中、ｘは２．５±０．１≦ｘ＜２．９±０．１を満たす）を備える二層材料配列と
を備える層構造を有する電気メモリスタデバイス。

【請求項2】

前記ＷＯ_ｘ層が、単斜晶相に多結晶構造を有する請求項１に記載の電気メモリスタデバイス。

【請求項3】

前記ＨｆＯ_ｙ層と前記ＷＯ_ｘ層が、前記二層材料配列の平均平面に対して垂直な方向に沿って積層され、
前記ＷＯ_ｘ層の結晶粒の平均寸法が、前記方向に沿って２０ｎｍ以上であり、かつ前記二層材料配列の前記平均平面において、１０ｎｍ以上である、
請求項２に記載の電気メモリスタデバイス。

【請求項4】

前記ＷＯ_ｘ層が、１０^－２ｏｈｍ-ｃｍと１０^２ｏｈｍ-ｃｍの間にある電気抵抗率を有する請求項３に記載の電気メモリスタデバイス。

【請求項5】

前記ＨｆＯ_ｙ層が、アモルファスである請求項３に記載の電気メモリスタデバイス。

【請求項6】

前記２つの電極のそれぞれが、Ｐｔ、Ｗ、及びＴｉＮのうちの１つ以上を含む請求項１に記載の電気メモリスタデバイス。

【請求項7】

前記２つの電極が、それぞれ層として形成された第１電極と第２電極を含み、
前記第１電極が前記ＨｆＯ_ｙ層と直接接触し、第２電極が前記ＷＯ_ｘ層と直接接触しており、
前記電気メモリスタデバイスが、前記第１電極を支持する基板と、前記第２電極と電気通信する電気コンタクトと、前記第２電極を埋め込む電気絶縁層とを更に備える、
請求項１に記載の電気メモリスタデバイス。

【請求項8】

前記基板が、シリコンを含み、
前記電気メモリスタデバイスが、前記電気絶縁層及び前記ＨｆＯ_ｙ層に形成されたビアを通して、前記第１電極と電気通信する追加の電気コンタクトを更に備え、前記追加の電気コンタクトが、前記第２電極に関して前記基板に対向して延びる請求項７に記載の電気メモリスタデバイス。

【請求項9】

前記ＷＯ_ｘ層の厚さが、１０ｎｍと１００ｎｍの間である請求項１に記載の電気メモリスタデバイス。

【請求項10】

前記ＨｆＯ_ｙ層の厚さが、３ｎｍと１０ｎｍの間である請求項９に記載の電気メモリスタデバイス。

【請求項11】

前記２つの電極のうち１つ又はそれぞれの厚さが、１０ｎｍと１００ｎｍの間である請求項１０に記載の電気メモリスタデバイス。

【請求項12】

各電気メモリスタデバイスが、２つの電極と、前記２つの電極をつなぎ、ＨｆＯ_ｙ層（式中、ｙは１．３±０．１≦ｙ＜１．９±０．１を満たす）及び前記ＨｆＯ_ｙ層と直接接触するＷＯ_ｘ層（式中、ｘは２．５±０．１≦ｘ＜２．９±０．１を満たす）を備える二層材料配列とを備える層構造を有する複数の電気メモリスタデバイスと、
前記複数の電気メモリスタデバイスを動作可能とするために、前記複数の電気メモリスタデバイスに接続された入力回路と、
動作時に前記複数の電気メモリスタデバイスの電気伝導度によって影響を受ける電気信号を感知するように構成され、前記複数の電気メモリスタデバイスに接続された読み出し回路と
を備える装置。

【請求項13】

複数の入力ラインと複数の出力ラインとを含むクロスバーアレイ構造を有する人工ニューラルネットワークハードウェアとして構成され、
前記クロスバーアレイ構造の前記複数の入力ラインと前記複数の出力ラインが、複数の接合点で相互接続され、各接合点が、前記複数の電気メモリスタデバイスの１つを含み、前記電気メモリスタデバイスが、前記人工ニューラルネットワークハードウェアのシナプス素子として構成される請求項１２に記載の装置。

【請求項14】

基板を用意するステップと、
前記基板の上に延びて前記基板と電気接触する第１電極と、前記第１電極の上に延びて前記第１電極と電気通信するＨｆＯ_ｙ層（式中、ｙは１．３±０．１≦ｙ＜１．９±０．１を満たす）と、前記ＨｆＯ_ｙ層と直接接触するＷＯ_ｘ層（式中、ｘは２．５±０．１≦ｘ＜２．９±０．１を満たす）と、前記ＷＯ_ｘ層の上に延びて前記ＷＯ_ｘ層と電気通信する第２電極とを得るステップと
を含む、電気メモリスタデバイスの作製方法。

【請求項15】

前記第１電極層と前記ＨｆＯ_ｙ層のそれぞれが、原子層堆積によって得られ、前記ＨｆＯ_ｙ層が、前記第１電極層を空気にさらすことなく前記第１電極層に続いて堆積される請求項１４に記載の方法。

【請求項16】

前記ＷＯ_ｘ層が、
タングステン層を得るために真空中でタングステンをスパッタリングするステップと、
ＷＯ_３層を得るために前記タングステン層を３００℃と４５０℃の間の温度で酸化するステップと、
ＷＯ_ｘ層を得るために、得られたＷＯ_３層を還元するステップと
によって得られる請求項１５に記載の方法。

【請求項17】

堆積された前記タングステン層が、７ｎｍの厚さを有し、
前記タングステン層を酸化するための温度と時間が、２３ｎｍの厚さを有するＷＯ_３層を得るために選択される請求項１６に記載の方法。

【請求項18】

前記温度が、前記ＷＯ_３層におけるＷＯ_３の結晶化温度である請求項１７に記載の方法。

【請求項19】

前記第２電極が、スパッタリングによりＴｉＮ電極として得られる請求項１４に記載の方法。

【請求項20】

前記ＴｉＮ電極をＳｉＯ_２で被覆するステップと、
スパッタ堆積により、前記ＴｉＮ電極と直接接触するタングステン電気コンタクトを得るステップと
を更に含む請求項１９に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、一般的には、電気メモリスタデバイス(electrical memristive device)及びそのようなデバイスを含む装置、特に人工ニューラルネットワークハードウェア装置及びそのようなデバイスの作製方法の分野に関するものである。特に、本発明は、ＨｆＯ_ｙ及びＷＯ_ｘのサブストイキオメトリ層の二層配列を備える電気メモリスタデバイスに向けられ、前記ＷＯｘ層は単斜晶相に多結晶構造を有する。

【背景技術】

【0002】

機械学習は、人間又は動物の脳にある生物学的なニューラルネットワークにヒントを得た計算モデルである人工ニューラルネットワーク（ＡＮＮ）を利用することが多い。ＡＮＮは、人工ニューロンと呼ばれる接続されたユニット又はノードのセットを含む。信号は、シナプスと同様に、人工ニューロン間の接続（エッジとも呼ばれる）に沿って伝達される。すなわち、信号を受け取った人工ニューロンは、その信号を処理後、接続されたニューロンに信号を送る。接続の重み（シナプスの重みとも呼ばれる）は、接続とノードに関連付けられる。各ニューロンは幾つかの入力を持つことができ、接続の重みは各入力（その特定の接続の重み）に帰着する。このような重みは、学習が進むにつれて調整される。

【0003】

多層パーセプトロン、ディープニューラルネットワーク、及び畳み込みニューラルネットワーク等のフィードフォワードニューラルネットワークに始まる、多くの種類のニューラルネットワークが知られている。更に、スパイキングニューラルネットワーク等の新しいタイプのニューラルネットワークも出現している。ニューラルネットワークは、典型的には、ソフトウェアで実行される。しかし、ニューラルネットワークは、電気信号又は光信号を処理するハードウェア（例えば、シナプス相互接続操作を行うためのクロスバーアレイ構造として）でも実行されることがある。すなわち、ハードウェアで実行されたＡＮＮは、（訓練目的もしくは推論目的又は両目的で）ＡＮＮを実行するために主に特別に設計されているという点で、古典的なコンピュータ（汎用又は特定目的のコンピュータ）とは明らかに異なる物理機械である。

【0004】

行列演算（特にバックプロパゲーションＡＮＮアルゴリズム）をメモリスタのクロスバーアレイで処理することは、ソフトウェアで実行されたＡＮＮと比較して、ハードウェアで実行されたＡＮＮの性能と効率を改善する可能性がある。シナプス素子の特性は、ハードウェアで実行されたＡＮＮの性能への鍵となっている。

【0005】

ニューロモルフィックハードウェア装置で使用されるシナプス素子は、例えば、相変化メモリ（ＰＣＭ）デバイス、抵抗ランダムアクセスメモリ（ＲＲＡＭ）、又は磁気ランダムアクセスメモリ（ＳＲＡＭ）等のメモリスタデバイスを典型的には含む。メモリスタは、電流の流れを制御し、その導電状態を記憶する非線形２端子電気コンポーネントである。更に、メモリスタの抵抗は、デバイスに加えられた電気信号の履歴に依存する。また、低バイアス（Ｖ＜０．３Ｖ）で読み出しを行うとき、メモリスタは、電源がなくても記憶を保持し、小さな電気信号でも状態を変化させない限り、不揮発性である。

【0006】

メモリスタデバイスは、典型的にはナノスケールのメモリデバイスとして具現化されている。このようなメモリデバイスの最近の進歩は、この技術を産業的応用にますます関連付けている。例えば、メモリスタデバイスは、ブレイン・インスパイヤード・コンピューティングやメムコンピューティング(memcomputing)等の新しいコンピューティングパラダイムを構成するブロックとして使用することができる。特に、上述のように、このようなデバイスは、抵抗処理ユニットのクロスバーアレイ構造等、ハードウェアで実行されたＡＮＮに使用することができる。しかし、必要とされる高いプログラミング電力、ノイズ、及びメモリスタの抵抗ドリフト等、克服すべき重要な課題が存在する。

【発明の概要】

【課題を解決するための手段】

【0007】

第１のアスペクトによれば、本発明は、層構造を有する電気メモリスタデバイス（又はメモリスタ）として具現化される。層構造は、２つの電極と、２つの電極をつなぐ二層材料配列とを備える。二層材料配列は、例えば、２つの電極によって挟まれ、２つの電極と直接接触してもよい。二層材料配列は、ＨｆＯ_ｙ層（式中、ｙは１．３±０．１≦ｙ＜１．９±０．１を満たす）と、ＨｆＯ_ｙ層と直接接触するＷＯ_ｘ層（式中、ｘは２．５±０．１≦ｘ＜２．９±０．１を満たす）を含む。すなわち、ＨｆＯ_ｙ層とＷＯ_ｘ層の二層配列は、ＨｆＯ_２とＷＯ_３のサブストイキオメトリ層を含み、メモリスタの特性にたまたま有利な影響を与える。

【0008】

好ましい実施形態では、ＷＯ_ｘ層は単斜晶相の多結晶構造を有し、ＷＯ_ｘ層の結晶粒（grain、グレイン）の平均寸法は、二層材料配列の平均平面で１０ｎｍ以上であり、垂直方向で２０ｎｍ以上である。ＨｆＯ_ｙ層は、好ましくはアモルファスである。

【0009】

別のアスペクトによれば、本発明は、上述のような複数の電気メモリスタデバイスを含む装置として具現化される。装置は、動作時に、複数の電気メモリスタデバイスを動作できるように、複数の電気メモリスタデバイスに接続された入力回路を更に含む。装置は、読み出し回路を更に含み、この読み出し回路は、複数の電気メモリスタデバイスに接続されている。読み出し回路は、動作中に、複数の電気メモリスタデバイスの電気伝導度（電気コンダクタンス）によって影響を受ける電気信号を感知するように構成される。

【0010】

装置は、好ましくは、人工ニューラルネットワークハードウェアとして構成され、複数の電気メモリスタデバイスは、シナプス素子として機能する。装置は、複数の入力ラインと複数の出力ラインとを有するクロスバーアレイ構造を含み、複数の入力ラインと複数の出力ラインは複数の接合点で相互接続され、各々が複数の電気メモリスタデバイスの１つを含む。

【0011】

最後のアスペクトによれば、本発明は、電気メモリスタデバイスを作製する方法として具現化される。この方法は、基板を用意するステップと、前記基板の上に延びて前記基板と電気的に接触する第１電極と、前記第１電極の上に延びて前記第１電極と電気通信するＨｆＯ_ｙ層と、前記ＨｆＯ_ｙ層と直接接触するＷＯ_ｘ層と、前記ＷＯ_ｘ層の上に延びて前記ＷＯ_ｘ層と電気通信する第２電極とを連続して得るステップを含む。本発明の第１のアスペクトと同様に、ｘ及びｙは、２．５±０．１≦ｘ＜２．９±０．１及び１．３±０．１≦ｙ＜１．９±０．１を満たす。

【0012】

好ましくは、第１電極層及びＨｆＯ_ｙ層のそれぞれは、原子層堆積によって得られる。ＨｆＯ_ｙ層は、第１電極層を空気にさらすことなく、第１電極層に続いて堆積される。また、ＷＯ_ｘ層は、好ましくは、タングステン層を得るために真空中でタングステンをスパッタリングするステップと、ＷＯ_３層を得るために３００℃と４５０℃の間の温度で前記タングステン層を酸化するステップと、ＷＯ_ｘ層を得るために、得られたＷＯ_３を還元するステップとにより得られる。

【0013】

本発明のこれら及び他の目的、特徴及び利点は、添付の図面と関連して読まれる、本発明の例示的な実施形態の以下の詳細な説明から明らかになるであろう。図解は、当業者が詳細な説明と関連して本発明を理解するのを容易にするために、明確にするためのものである。

【図面の簡単な説明】

【0014】

【図1】図１は、第１の実施形態に係る、縦型配置の２端子電気メモリスタデバイスの２次元断面図である。

【図2】図２は、第２の実施形態に係る、平面配置の２端子電気メモリスタデバイスの２次元断面図である。

【図3】図３は、実施形態における、図１に示すようなデバイスを含む接合点を持つクロスバーアレイ構造を有する人工ニューラルネットワークハードウェアとして構成された装置のコンポーネントの立体図である。

【図4】図４は、実施形態における、電気メモリスタデバイスの高レベルな作製ステップを示すフローチャートである。

【発明を実施するための形態】

【0015】

添付の図面は、実施形態に関わるデバイス及び装置、又はその一部を簡略化して示したものである。図面に描かれた技術的特徴は、必ずしも縮尺通りではない。図中の類似又は機能的に類似な要素には、特に断りのない限り、同じ数字が割り当てられている。

【0016】

次に、本発明を具現化したデバイス、装置及び作製方法を、非限定的な例によって説明する。

【0017】

本作製方法及びその変形を総称して「本方法」と称する。すべての参照Ｓｎは、図４のフローチャートの作製ステップを指し、参照数字は、図１～３に示すようなデバイス又は装置の物理的な部品又はコンポーネントに関係する。

【0018】

図１及び図２を参照して、電気メモリスタデバイス１、２、又はメモリスタに関する本発明のアスペクトを最初に説明する。基本的に、デバイス１、２は、層構造、すなわち、材料のナノスケール層の積層を有する。積層は、特に、層又は層部分として形成される２つの電極１１、１２を含む。また、層構造は、２つの電極を電気的につなぐ二層材料配列を含む。二層配列は、ＨｆＯ_ｙ層１４とＷＯ_ｘ層１５を含み、ＷＯ_ｘ層１５はＨｆＯ_ｙ層１４と直接に接触している。重要なのは、ＨｆＯ_ｙ層とＷＯ_ｘ層のそれぞれが、サブストイキオメトリ層であることである。

【0019】

すなわち、ｙは１．３±０．１≦ｙ＜１．９±０．１であり、ｘは２．５±０．１≦ｘ＜２．９±０．１である。例えば、二層配列は、ｙとｘが１．５±０．１≦ｙ＜１．７±０．１及び２．６±０．１≦ｘ＜２．８±０．１である層を含み得る。精度である０．１は、最後の桁で与えられる。換言すれば、ｘは厳密に３より小さく、ｙは厳密に２より小さい、すなわち、層の予想されるストイキオメトリに対応する値である。

【0020】

エネルギー分散型Ｘ線分光法（ＥＤＸ）分析及び透過型電子顕微鏡（ＴＥＭ）分析により補完されたＸ線光電子分光法は、サブストイキオメトリ（ｘ＜２．９±０．１及びｙ＜１．９±０．１）の程度を特徴付けるために使用できる。本発明者らが実現したように、得られたデバイスは、特に、メモリとして、又はハードウェアで実行された人工ニューラルネットワーク（ＡＮＮ）のシナプス要素として使用するために、顕著に改善された特性を有するようである。特に、上記のようなサブストイキオメトリＷＯ_ｘ／ＨｆＯ_ｙ二層配列に基づくメモリスタデバイスは、アナログ抵抗変化、ノイズ、又はＳＥＴ動作の抑制された偶然性に関して、改善された性能が得られることを可能にする。

【0021】

このような改良の実際の理由は、一部不明なままである。物理的なメカニズムは、ＷＯ_ｘ層１５と、ＨｆＯ_ｙ層１４に形成された導電性フィラメントとの間の酸素交換に関係している。界面の酸素交換、結晶粒界を通るドリフト、欠陥、及びＷＯ_ｘ層における価数変化に関係する、複雑な現象が働いている。ＷＯ_ｘ層は良好なイオン導電体として機能し、適切な不揮発性抵抗性スイッチング特性を有する。

【0022】

積層は、本発明の別のアスペクトを参照して後述するように、原子層堆積、スパッタリング、及び急速熱酸化アニールを用いてかなり容易に作製することができる。

【0023】

本発明のメモリスタデバイスは、特に抵抗変化型メモリ（ＲＲＡＭ）デバイスとして使用することができる。典型的なＴｉ／ＨｆＯ_２ ＲＲＡＭデバイスと比較して、本デバイスは、高抵抗状態（ＨＲＳ）と低抵抗状態（ＬＲＳ）との間のより緩やかな移動を生じる。また、本デバイス１、２は、プログラミング信号（例えば、電圧バイアスのパルス）の印加により、より調整可能な状態（ＨＲＳ及びＬＲＳ）を生じる。更に、異なるプログラム状態において、大きなドリフトは観察されない（０．２％未満）。

【0024】

このようなデバイスの動作は、非常にシンプルである。本デバイスは、ハードウェアへの統合に従順である。特に、本デバイス１、２は、クロスバーアレイ構造におけるシナプス要素の重みを記憶及び修正するために、ニューロモルフィック回路におけるシナプス要素として有利に使用することができる。

【0025】

このすべてを、次に、本発明の特定の実施形態を参照しながら、詳細に説明する。まず始めに、ＷＯ_ｘ層１５は、好ましくは、単斜晶相に多結晶構造を有する。このような多結晶配列は、ＴＥＭ分析により確認された。多結晶構造は、結晶粒界(grain boundary)を生じる。そのような結晶粒(grain)、及びその寸法は、現在のところ、本デバイスの特性に重要な役割を果たす（かつ有利に寄与する）と考えられている。

【0026】

図１及び図２に見られるように、ＨｆＯ_ｙ層１４及びＷＯ_ｘ層１５は、積層方向ｚ、すなわち二層材料配列の平均平面に垂直な方向に沿って積層される。好ましい実施形態では、多結晶ＷＯ_ｘ層１５は、ＷＯ_ｘ層１５の結晶粒の平均寸法が、前記積層方向に沿って２０ｎｍ以上であり、かつ二層材料配列の平均平面において１０ｎｍ以上であるように処理される。結晶粒径は、例えば、ＴＥＭ画像から容易に測定することができる。スケール（ＴＥＭ画像に組み込まれている）は、結晶粒径を測定するために使用できる。同じことを幾つかのＴＥＭ画像について繰り返すことができる（ＴＥＭは局所的な特性評価技術である）。

【0027】

上記のような多結晶材料１５は、ＷＯ_ｘ層１５が、１０^－２Ω・ｃｍと１０^２Ω・ｃｍとの間である電気抵抗率ρを有することを可能にする。すなわち、この層の抵抗率は、最大４桁まで変化することができ、これは、後述する用途におけるように、ＨＲＳとＬＲＳとの間でデバイスを切り替えるのに適切である。抵抗率は、ホール測定から、例えばｖａｎ ｄｅｒ Ｐａｕｗ法を用いて測定できることに留意されたい。

【0028】

多結晶構造を有するＷＯ_ｘ層１５とは対照的に、ＨｆＯ_ｙ層１４は、好ましくはアモルファスであるように作製される。これは、Ｘ線回折分析によって確認され、Ｘ線スペクトルは、いかなる実質的な回折ピークも示さない。また、その場合のＴＥＭ画像には、結晶粒は確認できない。アモルファスＨｆＯ_ｙ層１４に頼ることは、安定性と耐久性の両方に関して、デバイス１、２の性能に有利な影響を与えるようである。変形例では、結晶性ＨｆＯ層を使用することができるが、入手がより困難であると考えられる。

【0029】

実施形態では、電極１１、１２は、不活性金属で作られている。そのような電極は、好ましくは、図１及び図２で想定されるように、層又は層部分として形成される。例えば、２つの電極１１、１２の各々は、Ｐｔ、Ｗ及びＴｉＮ等の１種以上の金属を含むか、又は実質的に構成されていてもよい。不活性金属は、アルミニウム等の金属とは反対に、化学的に活性でない金属を指す。

【0030】

図１及び図２に示すデバイス１、２の各々は、２つの電極１１、１２を含み、第１電極１１は層として形成され、第２電極１２は層部分として形成される。２つの電極のそれぞれは、その対向する側で、二層配列に直接接触している。第１電極１１は、ＨｆＯ_ｙ層１４に（ＨｆＯ_ｙ層１４の下方で）直接接触しており、第２電極１２は、ＷＯ_ｘ層１５に（ＷＯ_ｘ層１５の上方で）直接接触している。すなわち、電極層１４、１５は、二層配列１４、１５を挟んでいる。

【0031】

図１及び図２に示すデバイス１、２は、第１電極１１を支持する基板１０、１０ａを更に備える。基板１０、１０ａは、デバイス１、２に機械的安定性を与え、更にデバイス１を（図１で想定されるように、電極層１１を介して）接地する役割を果たすことができる。デバイス１、２は、第２電極１２と電気通信する電気コンタクト１６を更に含む。図１及び図２の例では、電気コンタクト１６は、電極１２の上にパターン形成されている。更に、電気絶縁層１７が第２電極１２を埋め込んでいる。

【0032】

例えば、２つの電極１１、１２の各々は、非常に反応性の高い材料であるＴｉＮを含んでもよい。しかし、これらの電極１１、１２は、当該電極を覆い又は埋め込む隣接材料によって保護されている。すなわち、第１電極１１は、片側が基板１０（図１）又は絶縁層１８（図２）によって被覆され、反対側がＨｆＯ_ｙ層１４によって被覆されている。同様に、第２電極１２は、片側がＷＯ_ｘ層１５によって、反対側が上部電気コンタクト１６及び絶縁材料１７によって被覆されている（図１及び図２）。

【0033】

電気絶縁層１７、１８は、図４のフローで想定したように、典型的には、ＳｉＯ_２を含み、又はＳｉＯ_２からなる。電気コンタクト１６（上側）は、上部電極１２の望ましくない酸化を防止するため上部電極１２を部分的に被覆し、上部電極１２は、そうでなければＳｉＯ_２層１７に埋め込まれている。変形例では、電気絶縁層１７、１８は、ＳｉＮ等の別の材料を含んでもよい。

【0034】

基板１０は、例えば、（図１で想定されるように）高濃度ドープシリコンを含んでもよく、その場合、第２電極への電気的接触が、ドープシリコン基板を介して確保され得るようにする。印加された電気信号は、上部電気コンタクト１６（例えば、タングステン製）から基板１０に流れる。電気伝導度値は、デバイスの出力で（電極１２と基板１０を介して）読み取ることができる。

【0035】

変形例では、デバイスは、図２に示されるように、平面デバイス２として構成されてもよい。この場合、基板１０ａは、シリコンを含むか、又は実質的にシリコンで構成されてもよい。しかし、追加の絶縁層１８が、例えば、基板１０ａを酸化することによって、基板１０ａの上に提供される。図１のように、電気コンタクト１６は、第２電極１２（例えば、ＴｉＮ）の上にパターン形成され、第２電極１２は、そうでなければＳｉＯ_２１７に埋められる。デバイス２は、更に追加の電気コンタクト１９を備え、第１電極１１との電気通信を確実にする。電気コンタクト１９が第１電極１１に到達するように、電気絶縁層１７及びＨｆＯ_ｙ層１４を貫通してビアが形成される。コンタクト１９は、そうでなければ、上から接触するように、第２電極１２に関して、基板１０に対向して延びる。

【0036】

本デバイス１、２は、典型的には、ナノスケールデバイスとして作製される。ＷＯ_ｘ層１５の厚さは、好ましくは、１０ｎｍと１００ｎｍとの間である。好ましい実施形態では、ＨｆＯ_ｙ層１４の厚さは３ｎｍと１０ｎｍとの間であり、２つの電極１１、１２の各々の厚さは好ましくは１０ｎｍと１００ｎｍとの間である。それでも、電極層１１、１２の１つ又は各々は、より厚くすることができ、これは、使用される作製プロセス及び意図される用途に依存する。層１１、層１２、層１４、層１５の厚さは、添付の図面において、積層方向ｚに沿って測定される。デバイスの横方向寸法は、典型的には２０ｎｍより大きく、横方向寸法は、添付図面において（ｘ、ｙ）平面に平行な方向で測定される。上記の厚さは、ＥＤＸによって決定され、ＴＥＭ分析及びＸ線反射率測定によって確認されている。このような寸法は、以下に説明するような装置に容易に組み込むことが可能である。

【0037】

次に、図４のフローチャートを参照して、上述したような電気メモリスタデバイス１、２の作製方法に関する、本発明の別のアスペクトを説明する。

【0038】

まず、基板１０、１０ａを用意する、ステップＳ１０。次に、以下に説明するように、各種層１１、１４、１５、１２を連続して得るＳ２０～Ｓ５０。

【0039】

第１電極１１が、例えば、層として得られ、基板１０、１０ａと電気的に接触して基板１０、１０ａの上に延びる（ステップＳ２０）。この層１１は、図１において想定されるように、場合により基板１０と直接接触していてもよい。そうでなければ、図２のように、中間酸化物層１８を基板１０ａ上に形成してもよい（ステップＳ１５）。

【0040】

次に、第１電極１１の上に延び、第１電極１１と電気通信している、ＨｆＯ_ｙ層１４が得られる。先に述べたように、ｙは、１．３±０．１≦ｙ＜１．９±０．１を満たす。ＨｆＯ_ｙ層１４は、好ましくは、電極１１と直接接触している。次に、ＷＯ_ｘ層１５（式中、ｘは２．５±０．１≦ｘ＜２．９±０．１を満たす）を得る。層１５は、先に喚起されたような酸素交換を可能にするために、ＨｆＯ_ｙ層１４と直接接触しなければならない。続いて、第２電極１２が、例えば、層部分として形成される。第２電極１２がＷＯ_ｘ層１５と電気通信するように、電極１２は、ＷＯ_ｘ層１５の上に延びる。ＷＯ_ｘ層１５は、図１及び図２において想定されるように、通常、電極１２と直接接触している。

【0041】

好ましい実施形態では、第１電極層１１及びＨｆＯ_ｙ層１４の各々は、原子層堆積（ＡＬＤ）によってＳ２０及びＳ３０において得られる。ＨｆＯ_ｙ層は、第１電極層１１に続いて、例えば直後に、第１電極層１１を空気にさらすことなく、Ｓ３０において堆積される。その目的は、先に述べたように、好ましくはＴｉＮを含む第１電極１１の酸化を防止することである。得られたＨｆＯ_ｙ層１４は、通常、アモルファスで準絶縁性（quasi-insulating）であり、すなわち、どのような印加（ゼロでない）電圧バイアスに対しても、小さな漏れ電流が層全体に発生する。

【0042】

ＷＯ_ｘ層１５は、好ましくは、後述する３つのステップのプロセスＳ４２～Ｓ４６を経て得られる。まず、タングステンを真空中でスパッタリングし（ステップＳ４２）、その結果、タングステン層を形成する。次に、タングステン層は、少なくとも３００℃の温度で酸化される（ステップＳ４４）。その結果、ＷＯ_３層となる。例えば、特に好ましい実施形態では、ステップＳ４２は、７ｎｍの厚さを有するタングステン層を達成するように実行される。その後、Ｓ４４においてタングステン層を酸化するための温度と時間は、２３ｎｍの厚さを有するＷＯ_３層を得るように選択される。ステップＳ４４の完了時に得られたＷＯ_３層は、その後還元されて（ステップＳ４６）、ＷＯ_ｘ層１５（式中、ｘはｘ＜３を満たす）を得る。

【0043】

酸化ステップＳ４４は、通常、Ｏ_２の雰囲気下、オーブン内で、制御された温度で、制御された時間内で実現される。その後の還元Ｓ４６は、同じオーブン内で実現できる。ＷＯ_３層は、好ましくは、Ａｒ（又はＮ）及びＨ_２を含むガス中で還元Ｓ４６される。このプロセスは、先に述べたような結晶粒の平均寸法にて、単斜晶相の多結晶ＷＯ_ｘ層を得るように制御できる。この目的のために、多結晶の単斜晶のＷＯ_３層を得るように、ステップＳ４４を実行する温度をＷＯ_３層の結晶化温度として選択できる。このような結晶化温度は、膜厚及びアニール時間の長さに依存して、典型的には３００℃と６００℃との間である。しかし、本文脈で適用される温度は、プロセスがＣＭＯＳ互換性を保つように、好ましくは３００℃と４５０℃との間である。変形例では、ＷＯ_ｘ層は、ＡＬＤ又は他の既知の堆積技術によって得ることができる。

【0044】

第１電極と同様に、第２電極１２は、例えば、ＴｉＮ電極（又は別の不活性金属）としてＳ５０において得ることができ、これは、最も好都合には、スパッタリングによって達成される。そして、これも先に述べたように、ＴｉＮ電極は、好ましくは、絶縁材料１７、例えばＳｉＯ_２で、Ｓ６０において被覆(clad)される。必要であれば、次に、電気コンタクト１６の挿入を可能にするように、絶縁材料１７にトレンチを開けることができ、電気コンタクト１６が上部電極１２に到達する。この電気コンタクト１６は、ステップＳ７０においてスパッタ堆積により得られ、ＴｉＮ電極に直接接触する。このコンタクト１６は、必要に応じて、標準的な加工技術を使用して更にパターン形成することができる。

【0045】

本作製方法の上記実施形態を簡潔に説明した。すなわち、高レベルの作製ステップのみが記載されている。しかしながら、上記のステップは、当該技術分野における通常のように、層を正確に構造化するために、通常のリソグラフィステップによって補完される必要があるかもしれない。

【0046】

好ましい作製フローを図４に示す。まず、高濃度ドープ（ｎ－ドープ）シリコン基板１０を用意する（ステップＳ１０）。次に、ＡＬＤプロセスを使用して、第１ＴｉＮ電極１１を堆積し（ステップＳ２０）、次にＨｆＯ_ｙ層１４を堆積する（ステップＳ３０）。ＨｆＯ_ｙ層は、その酸化を防ぐために、ＴｉＮを空気に触れさせることなく、ＴｉＮ電極を堆積した直後に堆積する。次に、７ｎｍのタングステン層を、真空中（酸素は存在すべきでない）でスパッタリングして得る（Ｓ４２）。次に、タングステン層を高温（すなわち、３００℃と４５０℃との間、例えば、いまだにＣＭＯＳ互換である３５０℃）で酸化する（Ｓ４４）。ステップＳ４４で使用する時間と温度を適切に制御することにより、タングステン層は、２３ｎｍの厚さのＷＯ_３の層に変化する。前述のように、酸化Ｓ４４は、好ましくは、ＷＯ_３層の結晶化温度で行われ、多結晶の単斜晶ＷＯ_３を得る。この層は、その後、Ａｒ＋Ｈ_２のガス中で還元され、先に述べたような結晶粒径を有するサブストイキオメトリＷＯ_ｘ層を得る（Ｓ４６）。次に、ＷＯ_ｘ層１５の上にスパッタリングにより第２ＴｉＮ電極１２を得る（Ｓ５０）。次に、電極１２は、ステップＳ６０で、ＳｉＯ_２被覆材（cladding）１７に埋め込まれる。絶縁層１７は、例えば、プラズマエンハンスド化学気相成長（ＰＥＣＶＤ）により得ることができる。その後、被覆材１７は、必要に応じて、例えば、物理的研磨もしくは化学的研磨又は両研磨によって、更に処理してもよい。前記したように、ＳｉＯ_２の代わりにＳｉＮを使用することができる。必要であれば、トレンチを更に開けてもよい。続いて、タングステンの上部電気コンタクト１６のスパッタ堆積が行われる（Ｓ７０）。上部電気コンタクト１６は、適切な電気コンタクトパッド１６を得るために、必要に応じて、更にパターン形成されてもよい。

【0047】

平面デバイス２（例えば図２に示されたもの）の作製プロセスは、図１に示す垂直デバイス１の作製に使用されるプロセスと実質的に類似しているが、図４において点線枠で示すように、追加のステップＳ１５、Ｓ８０、Ｓ９０が必要である。すなわち、シリコン基板１０ａを用いるＳ１０を開始し、Ｓ１５において、シリコン基板１０ａを酸化して、シリコン基板１０ａの上にＳｉＯ_２層１８を得る。最終的には、Ｓ８０において、ＨｆＯ_ｙ層１４とその下のＳｉＯ_２層１８にビアを開け、下部電極１１を上からアクセスできるようにする。最後に、ステップＳ９０において、追加の電気コンタクト１９（例えば、タングステンの）のスパッタ堆積が行われる。第１コンタクト１６と同様に、第２コンタクト１９は、デバイス２を接続するための適切なコンタクトパッドを得るために、更に処理してもよい。

【0048】

このような作製プロセスは、後述するような装置を作製するプロセスに容易に挿入することができる。

【0049】

次に、図３を参照して、本発明の最後のアスペクトを説明するが、これは、装置１００に関する。この装置は、上述したような複数の電気メモリスタデバイス１、２を備える。また、本装置は、入力回路１５０を更に含み、入力回路１５０は、動作時に、電気メモリスタデバイス１、２を動作できるように、適切な電気コネクタ１５５を介して電気メモリスタデバイス１、２に接続される。更に、本装置は、その出力において、同じくデバイス１、２に接続される、読み出し回路１６０を更に含む。読み出し回路は、デバイス１、２からの電気信号を感知するように構成される。動作時に、そのような信号は、電気的メモリスタデバイス１、２の現在の電気伝導度によって影響を受ける。一般に、このような装置１００は、メモリとして使用できる。

【0050】

コントローラ１７０（すなわち、プログラミング回路）及び処理装置（図示せず）のような更なるコンポーネントが、後に明らかになる理由により、必要とされ得る。図３において、入力回路１５０、読み出し回路１６０、及びコントローラ１７０は、典型的には、電気伝導体１５５及び１６５によって形成される接続構造とともに、同じ処理コアの一部を形成することを意味することに留意されたい。しかしながら、変形例では、コンポーネント１５０、１６０、及び１７０は、例えば、別々のチップ上に提供され得る。

【0051】

実施形態では、装置１００は、図３に想定されるように、ＡＮＮハードウェアとして構成される。装置１００は、入力ライン１５５及び出力ライン１６５を含むクロスバーアレイ構造を有する。入力ライン１５５と出力ライン１６５は、通常のように、接合点で相互接続される。しかしながら、本実施例では、各接合点は、先に説明したような電気メモリスタデバイス１を含む。電気メモリスタデバイス１は、このように、ＡＮＮハードウェアのシナプス要素として構成される。電気メモリスタデバイスは、好ましくは、入力ラインと出力ラインとの間の接続を容易にするために、（図１に示すように）垂直な構成を有する。

【0052】

図３に示されるような装置１００の動作は、それ自体既知である。シナプス更新機能は、図３に描かれているようなＡＮＮハードウェアを訓練する際に最も要求の厳しいタスクであり、性能の良いシナプス素子を必要とする。本明細書でも提案されているように、特に不揮発性の抵抗変化を通してシナプスの動作をエミュレートするために、数多くの電子デバイスのコンセプトが提案されている。ナノメートルの厚さのＨｆＯ_ｙ層のフィラメント伝導に基づくシナプスデバイスは、シナプスの重みを表現する有望な候補である。このようなＲＲＡＭデバイスをクロスバーアレイに配置することは、各層が多数のニューロンを含む可能性のあるＡＮＮ層間で、アナログのシナプス信号処理を可能にする。ＨｆＯ_ｙをベースとしたＲＲＡＭデバイスは、ＣＭＯＳ互換性があり、緩やかな抵抗変化、デバイスの安定性と信頼性、消費電力、及び拡張性に関して優れた可能性を有する。特に、緩やかな抵抗変化の厳密な制御が、ＲＲＡＭのコンダクタンスの微細な制御と信頼性の高い変化を実現するために不可欠である。

【0053】

Ｔｉ／ＨｆＯ_２ ＲＲＡＭデバイスでは、例えば、Ｔｉ膜がＨｆＯ_２層の酸素捕捉層として機能する。フィラメント形成後、界面酸化還元反応は、外部からの電気刺激によって正確に制御することが難しく、その結果、ＨＲＳとＬＲＳに特徴的な突然のプログラミングが発生する。Ｔｉ／ＨｆＯ_２システムの典型的なＤＣセット／リセット動作は、ＬＲＳとＨＲＳとの間の突然の移動を示す。本明細書で提案するように、ＨｆＯ_ｙ＜２膜（ＨｆＯ_２層の代わりに）と酸素交換層として機能する、適切に設計された薄いＷＯ_ｘ膜で、Ｔｉ層を置き換えることにより、著しい改善を得ることができる。ＷＯ_ｘ結晶マトリックスは、良好なイオン伝導体として作用し、適切で不揮発性の抵抗スイッチング特性を示す。Ｔｉ／ＨｆＯ_２ ＲＲＡＭと比較して、ＷＯ_ｘ／ＨｆＯ_ｙ積層に基づくＲＲＡＭは、ＨＲＳからＬＲＳへの移動がより緩やかで、プログラミング電圧パルスの適用によりＨＲＳ及びＬＲＳがより調整可能であることがわかる。更に、異なるプログラム状態において、大きなドリフトは観察されない（０．２％未満）。

【0054】

図３の例では、Ｎ本の入力ライン１５５とＭ本の出力ライン１６５によって、クロスバーアレイ構造が形成されている。この例では、描写の都合上、５本の入力ラインと５本の出力ラインのみが描かれている。しかし、実際には、数百（又は数千）の入力ラインが関与するであろう。同様に、数百（又は数千）本の出力ラインが使用されるであろう。ある用途では、ＮがＭと異なることを要求してもよい。入力ラインと出力ラインは、接合点において、Ｎ×Ｍ個の電子デバイスを介して相互接続されており、これらの電子デバイスは、それぞれ、前述のようなメモリスタデバイス１を含む。

【0055】

コントローラ１７０は、有利には、アナログ回路であってよい。コントローラは、デバイス１が、値を記憶するために、又はより正確には、そのような値として解釈可能な特性（例えば、電気伝導度）を有するために、入力回路１５０を介して、デバイス１をプログラムするために使用される。デバイス１は、それに応じて、シナプスの重みを記憶するようにプログラムされ得る。コントローラ１７０は、入力ライン１５５に入力信号を結合する（例えば、電圧バイアスを印加する）ために、入力回路１５０を場合によっては備えてもよい。変形例では、図３で想定されるように、入力信号を入力ライン１５５に結合するために、別個のアナログ回路１５０（コントローラ１７０とは異なる）が使用されてもよい。

【0056】

読み出し回路１６０は、装置１の出力において、Ｍ個の出力ライン１６５から得られるＭ個の出力信号（例えば、電流）を読み出すように構成される。読み出しは、典型的には、入力ライン１５５の各々に結合された信号（例えば、電流）を考慮する、乗累算（multiply-accumulate）演算に従って行われる。実行される乗累算演算に従って、デバイス１の各々に記憶された値が読み出しに影響を与える。乗累算演算は、典型的には、入力ラインに結合された信号が、接合点においてデバイス１上に記憶された値によってそれぞれ乗算されるという結果をもたらす。

【0057】

図３に示すアーキテクチャは、多層ネットワークではなく、ＡＮＮのノードの単層に対応するものであることに留意されたい。このアーキテクチャは、原理的には、場合によって拡張（又は積み重ね）することができ、幾つかの接続された層を実現する（したがって、多層ネットワークを表現することができる）。すなわち、図３に示すような幾つかのクロスバーアレイ構造が、コアからコア（core to core）通信バスを介して場合によっては相互接続されてもよい。変形例では、同じＡＮＮハードウェアが、各ＡＮＮ層をエミュレートするために使用される。それでも、クロスバーアレイ構造は、例えばデジタル処理装置を含むプロセッサに接続することができ、必要な層操作を連続的に実行するために必要なすべての情報を受け渡す。回路１５０～１７０のそれぞれ又はいずれかは、信号を翻訳するために適切な変換器が提供されると仮定して、デジタル処理ユニットとして場合によっては具現化されてもよいことに留意されたい。しかし、効率上の理由から、アナログ回路に依存することが好ましい。

【0058】

デバイス１に記録された重みは、推論目的では一定であるが（デバイス１の安定性から恩恵を受ける）、学習目的では反復的に再プログラムする必要があり、そのため、例えばバックプロパゲーションアルゴリズムによって達成される更新が必要となる。重みの更新の計算は、通常、外部の処理装置によって実行される。クロスバーアレイ構造（複数可）は、大きなベクトル・行列の乗算を伴う基本的な演算（すなわち、フォワード評価のための行列ベクトル積、バックワード評価のための転置行列と誤差勾配(error gradient)ベクトルの積、及び重み更新のためのベクトル外積）をすべて実行するために使用される。学習段階の間、コントローラ（例えば、アナログ回路）１７０は、選択された学習アルゴリズムに従ってデバイス１に記憶されたシナプス重みを変更するために、デバイス１を再プログラムするために使用される。図３に示すような構造体１００は、学習と推論の両方の目的で機能することができる。

【0059】

完全性のために、そしてニューラルネットワークを超えて、我々は、図３に示されるようなクロスバーアレイ構造も、決定木演算を捕捉する行列演算を実行するために使用され得ることに注目する。より一般的には、本デバイス１、２は、様々な用途においてメモリ素子又は電子コンポーネントとして使用できる。特に、このようなデバイスは、回路を含むシリコンＣＭＯＳウェハ上に場合によっては共集積されてもよい。

【0060】

本発明は、限られた数の実施形態、変形例及び添付の図面を参照して説明されてきたが、本発明の範囲から逸脱することなく、様々な変更がなされ、同等物が代替され得ることは、当業者には理解されよう。特に、所定の実施形態、変形例、又は図面に記載された特徴（装置等又は方法等）は、本発明の範囲から逸脱することなく、別の実施形態、変形例、又は図面の別の特徴と組み合わせることができ、又は置き換えることができる。したがって、添付の特許請求の範囲の範囲内にとどまる、上記の実施形態又は変形例のいずれかに関して記載された特徴の様々な組み合わせが、想定され得る。また、特定の状況又は材料を本発明の教示に適合させるために、その範囲から逸脱することなく、多くの小さな修正を行うことができる。それ故、本発明は開示された特定の実施形態に限定されるのではなく、本発明が添付の請求項の範囲に入るすべての実施形態を含むことが意図される。また、上記で明示的に触れた以外の多くの他の変形例が想定され得る。例えば、特に、基板、電極、及び絶縁（誘電）層については、本明細書で明示的に触れた以外の材料が想定され得る。

【図1】

【図2】

【図3】

【図4】

【国際調査報告】