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特表2024-508001プロセスおよび供給電圧変動に対する遅延感度を低減するための調整可能な電流ソース／シンクを有するインバータベースの遅延素子
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-02-21
(54)【発明の名称】プロセスおよび供給電圧変動に対する遅延感度を低減するための調整可能な電流ソース／シンクを有するインバータベースの遅延素子
(51)【国際特許分類】
H03L 7/081 20060101AFI20240214BHJP
H03L 7/099 20060101ALI20240214BHJP
【ＦＩ】
H03L7/081
H03L7/099 150
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2023552258
(86)(22)【出願日】2022-02-18
(85)【翻訳文提出日】2023-08-28
(86)【国際出願番号】 US2022016994
(87)【国際公開番号】W WO2022186998
(87)【国際公開日】2022-09-09
(31)【優先権主張番号】17/194,084
(32)【優先日】2021-03-05
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】595020643
【氏名又は名称】クゥアルコム・インコーポレイテッド
【氏名又は名称原語表記】ＱＵＡＬＣＯＭＭ ＩＮＣＯＲＰＯＲＡＴＥＤ
(74)【代理人】
【識別番号】110003708
【氏名又は名称】弁理士法人鈴榮特許綜合事務所
(72)【発明者】
【氏名】フェルチュ、マイケル
(72)【発明者】
【氏名】セトゥラム、アシュウィン
【テーマコード（参考）】
5J106
【Ｆターム（参考）】
5J106AA04
5J106CC01
5J106CC21
5J106CC52
5J106CC59
5J106DD24
5J106DD32
5J106GG01
5J106KK31
5J106KK37
(57)【要約】
遅延素子（３００）が、第１の制御電圧（ＶＢＰ）を受信するように構成されたゲートを有する、第１のセットの電界効果トランジスタ、ＦＥＴ（Ｍ１Ｎ）と、第１の電圧レール（ＶＤＤ）と第１のノード（ｎ１）との間で、それぞれ、第１のセットのＦＥＴ（Ｍ１Ｎ）と直列に結合された第２のセットのＦＥＴ（／ＭＳＮ）と、第２のセットのＦＥＴは、それぞれ、相補セレクト信号（／ＳＮ）のセットを受信するように構成されたゲートを含み、それぞれ、非相補セレクト信号（ＳＮ）のセットを受信するように構成されたゲートを含む第３のセットのＦＥＴ（ＭＳＮ）と、第２のノード（ｎ２）と第２の電圧レール（ＶＳＳ）との間で、それぞれ、第３のセットのＦＥＴと直列に結合された第４のセットのＦＥＴ（Ｍ４Ｎ）と、第４のセットのＦＥＴは、第２の制御電圧（ＶＢＮ）を受信するように構成されたゲートを含み、第１のノードと第２のノードとの間に結合されたインバータ（３１０）と、インバータは、入力信号（Ｓｉ）を受信するように構成された入力と、出力信号（Ｓｏ）を生成するように構成された出力と、を含む、を含む。
【選択図】図３
【選択図】図３
【特許請求の範囲】
【請求項1】
装置であって、遅延素子を備え、前記遅延素子は、
互いに結合されかつ第１の制御電圧を受信するように構成された第１のセットのゲートを含む、第１のセットの電界効果トランジスタ（ＦＥＴ）と、
第１の電圧レールと第１のノードとの間で、それぞれ、前記第１のセットのＦＥＴと直列に結合された第２のセットのＦＥＴと、ここにおいて、前記第２のセットのＦＥＴは、それぞれ、相補セレクト信号のセットを受信するように構成された第２のセットのゲートを含み、
第３のセットのＦＥＴと、ここにおいて、前記第３のセットのＦＥＴは、それぞれ、非相補セレクト信号のセットを受信するように構成された第３のセットのゲートを含み、
第２のノードと第２の電圧レールとの間で、それぞれ、前記第３のセットのＦＥＴと直列に結合された第４のセットのＦＥＴと、ここにおいて、前記第４のセットのＦＥＴは、互いに結合されかつ第２の制御電圧を受信するように構成された第４のセットのゲートを含み、
前記第１のノードと前記第２のノードとの間に結合されたインバータと、ここにおいて、前記インバータは、入力信号を受信するように構成された入力と、出力信号を生成するように構成された出力と、を含む、
を備える、装置。
【請求項2】
プロセス速度決定回路と、前記プロセス速度決定回路に結合された入力と、前記第２および第３のセットのＦＥＴのそれぞれ前記第２および第３のセットのゲートに結合された出力と、を含むコントローラと、
をさらに備える、請求項１に記載の装置。
【請求項3】
前記第１、第２、第３、および第４のセットのＦＥＴに関連するプロセス速度を示すプロセス速度信号を生成するように構成されたプロセス速度決定回路と、前記プロセス速度信号に基づいて、前記相補セレクト信号のセットおよび前記非相補セレクト信号のセットを生成するように構成されたコントローラと、
をさらに備える、請求項１に記載の装置。
【請求項4】
前記コントローラは、第１の速度（first speed）を示す前記プロセス速度信号に基づいて、前記第２および第３のセットのＦＥＴの第１の数量（first amount）をオンにするように、前記相補セレクト信号のセットおよび前記非相補セレクト信号のセットを生成することと、
前記第１の速度より低い第２の速度（second speed）を示す前記プロセス速度信号に基づいて、前記第２および第３のセットのＦＥＴの第２の数量（second speed）をオンにするように、前記相補セレクト信号のセットおよび前記非相補セレクト信号のセットを生成することと、ここにおいて、前記第１の数量は、前記第２の数量より少ない、
を行うように構成される、請求項３に記載の装置。
【請求項5】
前記第１の電圧レールまたは前記第２の電圧レールのうちの少なくとも１つに結合された出力を含む供給電圧ジェネレータと、前記供給電圧ジェネレータの前記出力に結合された入力と、前記第２および第３のセットのＦＥＴのそれぞれ前記第２および第３のセットのゲートに結合された出力と、を含むコントローラと、
をさらに備える、請求項１に記載の装置。
【請求項6】
前記第１の電圧レールと前記第２の電圧レールとの間の供給電圧差を生成するように構成された供給電圧ジェネレータと、前記供給電圧差に基づいて、前記相補セレクト信号のセットおよび前記非相補セレクト信号のセットを生成するように構成されたコントローラと、
をさらに備える、請求項１に記載の装置。
【請求項7】
前記コントローラは、前記供給電圧差が第１のレベル（first level）にあることに基づいて、前記第２および第３のセットのＦＥＴの第１の数量をオンにするように、前記相補セレクト信号のセットおよび前記非相補セレクト信号のセットを生成することと、
前記供給電圧差が前記第１のレベルより低い第２のレベル（second level）にあることに基づいて、前記第２および第３のセットのＦＥＴの第２の数量をオンにするように、前記相補セレクト信号のセットおよび前記非相補セレクト信号のセットを生成することと、ここにおいて、前記第１の数量は、前記第２の数量より少ない、
を行なうように構成される、請求項６に記載の装置。
【請求項8】
前記第１および第４のＦＥＴのそれぞれ前記第１および第４のセットのゲートに結合された出力を含む制御回路をさらに備える、請求項１に記載の装置。
【請求項9】
前記第１および第２の制御電圧を生成するように構成された制御回路をさらに備える、請求項１に記載の装置。
【請求項10】
前記制御回路は、前記出力信号と前記入力信号との間に特定の遅延を生成するために、前記第１および第２の制御電圧を生成するように構成される、請求項９に記載の装置。
【請求項11】
前記制御回路は、前記相補信号のセットおよび前記非相補信号のセットに基づいて、前記第１および第２の制御電圧を生成するように構成される、請求項９に記載の装置。
【請求項12】
前記制御回路は、クロック分配回路（ＣＤＣ）を備える、請求項９に記載の装置。
【請求項13】
前記ＣＤＣは、基準信号を受信するように構成された第１の入力を含む位相検出器と、
前記位相検出器の少なくとも１つの出力にそれぞれ結合された少なくとも１つの入力を含むチャージポンプと、ここにおいて、前記チャージポンプは、前記第２の制御電圧を生成するように構成された出力を含み、
前記チャージポンプの前記出力に結合された入力と、前記第１の制御電圧を生成するように構成された出力と、を含む第１の制御電圧ジェネレータと、
リング発振器であって、
前記チャージポンプの前記出力および前記第１の制御電圧ジェネレータの前記出力にそれぞれ結合された第１のセットの入力と、
前記相補信号のセットおよび前記非相補信号のセットをそれぞれ受信するように構成された第２のセットの入力と、
を備えるリング発振器と、
前記リング発振器の出力に結合された入力と、前記位相検出器の第２の入力に結合された出力と、を含む分周器と、
を備える、請求項１２に記載の装置。
【請求項14】
前記リング発振器は、前記遅延素子でそれぞれ構成された遅延素子のリングを備える、請求項１３に記載の装置。
【請求項15】
前記遅延素子でそれぞれ構成された、カスケード接続された遅延素子のセットをそれぞれ備える、少なくとも１つの調整可能な遅延線をさらに備える、請求項１に記載の装置。
【請求項16】
前記相補セレクト信号のセットおよび前記非相補セレクト信号のセットのうちの少なくとも１つは、動作中にオンにされる前記第２および第３のセットの前記ＦＥＴのうちの対応する少なくとも１つを維持するように固定される、請求項１に記載の装置。
【請求項17】
方法であって、遅延素子に関連付けられたプロセス速度または前記遅延素子に与えられる供給電圧を決定することと、ここにおいて、前記遅延素子は、第１の電圧レールと第２の電圧レールとの間に直列に結合された、電流ソース、インバータ、および電流シンクを備え、
前記プロセス速度または前記供給電圧に基づいて、前記電流ソースおよび前記電流シンクのサイズを設定するための制御信号を与えることと、
前記インバータの入力に印加される入力信号と、前記インバータの出力において生成される出力信号との間の遅延を設定するために、前記電流ソースおよび前記電流シンクに電流制御電圧を与えることと、
を備える方法。
【請求項18】
前記制御信号を与えることは、前記プロセス速度に反比例して、前記電流ソースおよび前記電流シンクの前記サイズを設定することを備える、請求項１７に記載の方法。
【請求項19】
前記制御信号を与えることは、前記供給電圧に反比例して、前記電流ソースおよび前記電流シンクの前記サイズを設定することを備える、請求項１７に記載の方法。
【請求項20】
前記電流ソースおよび前記電流シンクの前記サイズを設定した後に、前記電流制御電圧を設定することをさらに備える、請求項１７に記載の方法。
【請求項21】
装置であって、遅延素子に関連付けられたプロセス速度または前記遅延素子に与えられる供給電圧を決定するための手段と、ここにおいて、前記遅延素子は、第１の電圧レールと第２の電圧レールとの間に直列に結合された、電流ソース、インバータ、および電流シンクを備え、
前記プロセス速度または前記供給電圧に基づいて、前記電流ソースおよび前記電流シンクのサイズを設定するための制御信号を与えるための手段と、
前記インバータの入力に印加される入力信号と、前記インバータの出力において生成される出力信号との間の遅延を設定するために、前記電流ソースおよび前記電流シンクに電流制御電圧を与えるための手段と、
を備える装置。
【請求項22】
前記制御信号を与えるための前記手段は、前記プロセス速度に反比例して、前記電流ソースおよび前記電流シンクの前記サイズを設定するための手段を備える、請求項２１に記載の装置。
【請求項23】
前記制御信号を与えるための前記手段は、前記供給電圧に反比例して、前記電流ソースおよび前記電流シンクの前記サイズを設定するための手段を備える、請求項２１に記載の装置。
【請求項24】
前記電流制御電圧を設定するための前記手段は、前記電流ソースおよび前記電流シンクの前記サイズを設定するための前記手段が前記サイズを設定した後に、前記電流制御電圧を設定するように構成される、請求項２１に記載の装置。
【請求項25】
ワイヤレス通信デバイスであって、メモリデバイスと、
前記メモリデバイスに結合されたメモリインターフェースと、ここにおいて、前記メモリインターフェースは、複数の遅延素子を備え、前記複数の遅延素子は、
互いに結合されかつ第１の制御電圧を受信するように構成された第１のセットのゲートを含む、第１のセットの電界効果トランジスタ（ＦＥＴ）と、
第１の電圧レールと第１のノードとの間で、それぞれ、前記第１のセットのＦＥＴと直列に結合された第２のセットのＦＥＴと、ここにおいて、前記第２のセットのＦＥＴは、それぞれ、相補セレクト信号のセットを受信するように構成された第２のセットのゲートを含み、
第３のセットのＦＥＴと、ここにおいて、前記第３のセットのＦＥＴは、それぞれ、非相補セレクト信号のセットを受信するように構成された第３のセットのゲートを含み、
第２のノードと第２の電圧レールとの間で、それぞれ、前記第３のセットのＦＥＴと直列に結合された第４のセットのＦＥＴと、ここにおいて、前記第４のセットのＦＥＴは、互いに結合されかつ第２の制御電圧を受信するように構成された第４のセットのゲートを含み、
前記第１のノードと前記第２のノードとの間に結合されたインバータと、ここにおいて、前記インバータは、入力信号を受信するように構成された入力と、出力信号を生成するように構成された出力と、を含む、
をそれぞれ備え、
前記メモリインターフェースに結合された少なくとも１つのデジタル信号処理コアと、
前記少なくとも１つのデジタル信号処理コアに結合されたトランシーバと、
前記トランシーバに結合された少なくとも１つのアンテナと、
を備えるワイヤレス通信デバイス。
【請求項26】
プロセス速度決定回路と、前記プロセス速度決定回路に結合された入力と、前記第２および第３のセットのＦＥＴのそれぞれ前記第２および第３のセットのゲートに結合された出力と、を含むコントローラと、
をさらに備える、請求項２５に記載のワイヤレス通信デバイス。
【請求項27】
前記第１、第２、第３、および第４のセットのＦＥＴに関連するプロセス速度を示すプロセス速度信号を生成するように構成されたプロセス速度決定回路と、前記プロセス速度信号に基づいて、前記相補セレクト信号のセットおよび前記非相補セレクト信号のセットを生成するように構成されたコントローラと、
をさらに備える、請求項２５に記載のワイヤレス通信デバイス。
【請求項28】
前記メモリインターフェースは、供給電圧ジェネレータと、
前記供給電圧ジェネレータの出力に結合された入力と、前記第２および第３のセットのＦＥＴのそれぞれ前記第２および第３のセットのゲートに結合された出力と、を含むコントローラと、
をさらに備える、請求項２５に記載のワイヤレス通信デバイス。
【請求項29】
前記メモリインターフェースは、前記第１の電圧レールと前記第２の電圧レールとの間の供給電圧差を生成するように構成された供給電圧ジェネレータと、
前記供給電圧差に基づいて、前記相補セレクト信号のセットおよび前記非相補セレクト信号のセットを生成するように構成されたコントローラと、
をさらに備える、請求項２５に記載のワイヤレス通信デバイス。
【請求項30】
前記メモリインターフェースは、前記第１および第４のＦＥＴのそれぞれ前記第１および第４のセットのゲートに結合された出力を含む制御回路をさらに備える、請求項２５に記載のワイヤレス通信デバイス。
【発明の詳細な説明】
【関連出願の相互参照】
【0001】
[0001] 本特許出願は、以下に完全に記載されているかのように、かつすべての適用可能な目的のために、参照により本明細書に組み込まれている、２０２１年３月５日に出願され、本出願の譲受人に譲渡された係属中の米国非仮出願第１７／１９４，０８４号の優先権を主張する。
【技術分野】
【0002】
[0002] 本開示の態様は、一般に信号遅延素子に関し、詳細には、プロセスおよび供給電圧変動（supply voltage variation）に対する遅延感度（delay sensitivity）を低減または制御するための調整可能な電流ソース／シンクを有するインバータベースの遅延素子（delay element）に関する。
【背景技術】
【0003】
[0003] 集積回路（ＩＣ）は、様々な動作を実行するために複数の遅延素子を含み得る。例えば、遅延素子は、データ信号を対応するクロック信号に、および／またはその逆など、２つ以上の信号を時間的に揃えるために使用され得る。遅延素子はまた、クロック信号を生成するために、リング発振器（ring oscillator）などの発振器において使用され得、これは、シーケンシャルデータ回路によって使用される実質的に周期的なタイミング信号であり得る。このような遅延素子のパフォーマンスは、本開示において重要である。
【発明の概要】
【0004】
[0004] 以下は、１つまたは複数の実装形態の基本的な理解を提供するために、そのような実装形態の簡略化された概要を提示する。この概要は、すべての企図される実装形態の広範な概観ではなく、また、すべての実装形態の主要または重要な要素を特定することも、任意またはすべての実装形態の範囲を定めることも意図しない。その唯一の目的は、後に提示されるより詳細な説明への前置きとして、簡略化された形で１つまたは複数の実装形態のいくつかの概念を提示することである。
【0005】
[0005] 本開示の一態様は、装置（apparatus）に関する。この装置は、以下を含む遅延素子を含む：互いに結合されかつ第１の制御電圧（first control voltage）を受信するように構成された第１のセットのゲート（gate）を含む、第１のセットの電界効果トランジスタ（ＦＥＴ：field effect transistor）と、第１の電圧レール（first voltage rail）と第１のノード（first node）との間で、それぞれ、第１のセットのＦＥＴと直列に結合された第２のセットのＦＥＴと、ここにおいて、第２のセットのＦＥＴは、それぞれ、相補セレクト信号（complementary select signal）のセットを受信するように構成された第２のセットのゲートを含み、第３のセットのＦＥＴと、ここにおいて、第３のセットのＦＥＴは、それぞれ、非相補セレクト信号（non-complementary select signal）のセットを受信するように構成された第３のセットのゲートを含み、第２のノード（second node）と第２の電圧レール（second voltage rail）との間で、それぞれ、第３のセットのＦＥＴと直列に結合された第４のセットのＦＥＴと、ここにおいて、第４のセットのＦＥＴは、互いに結合されかつ第２の制御電圧（second control voltage）を受信するように構成された第４のセットのゲートを含み、第１のノードと第２のノードとの間に結合されたインバータ（inverter）、ここにおいて、インバータは、入力信号（input signal）を受信するように構成された入力（input）と、出力信号（output signal）を生成するように構成された出力（output）と、を含む。
【0006】
[0006] 本開示の別の態様は、方法に関する。この方法は、遅延素子に関連付けられたプロセス速度（process speed）または遅延素子に与えられる供給電圧（supply voltage）を決定することと、ここにおいて、遅延素子は、第１の電圧レールと第２の電圧レールとの間に直列に結合された、電流ソース（current source）、インバータ、および電流シンク（current sink）を備え、プロセス速度または供給電圧に基づいて、電流ソースおよび電流シンクのサイズ（size）を設定するための制御信号を与えることと、インバータの入力に印加される入力信号と、インバータの出力において生成される出力信号との間の遅延（delay）を設定するために、電流ソースおよび電流シンクに電流制御電圧（current control voltage）を与えることと、を含む。
【0007】
[0007] 本開示の別の態様は、装置に関する。この装置は、遅延素子に関連付けられたプロセス速度または遅延素子に与えられる供給電圧を決定するための手段と、ここにおいて、遅延素子は、第１の電圧レールと第２の電圧レールとの間に直列に結合された、電流ソース、インバータ、および電流シンクを備え、プロセス速度または供給電圧に基づいて、電流ソースおよび電流シンクのサイズを設定するための制御信号を与えるための手段と、インバータの入力に印加される入力信号と、インバータの出力において生成される出力信号との間の遅延を設定するために、電流ソースおよび電流シンクに電流制御電圧を与えるための手段と、を含む。
【0008】
[0008] 本開示の別の態様は、ワイヤレス通信デバイス（wireless communication device）に関する。このワイヤレス通信デバイスは、メモリデバイス（memory device）と、メモリデバイスに結合されたメモリインターフェース（memory interface）と、を含み、ここにおいて、メモリインターフェースは、複数の遅延素子を備え、複数の遅延素子は、互いに結合されかつ第１の制御電圧を受信するように構成された第１のセットのゲートを含む、第１のセットの電界効果トランジスタ（ＦＥＴ）と、第１の電圧レールと第１のノードとの間で、それぞれ、第１のセットのＦＥＴと直列に結合された第２のセットのＦＥＴと、ここにおいて、第２のセットのＦＥＴは、それぞれ、相補セレクト信号のセットを受信するように構成された第２のセットのゲートを含み、第３のセットのＦＥＴと、ここにおいて、第３のセットのＦＥＴは、それぞれ、非相補セレクト信号のセットを受信するように構成された第３のセットのゲートを含み、第２のノードと第２の電圧レールとの間で、それぞれ、第３のセットのＦＥＴと直列に結合された第４のセットのＦＥＴと、ここにおいて、第４のセットのＦＥＴは、互いに結合されかつ第２の制御電圧を受信するように構成された第４のセットのゲートを含み、第１のノードと第２のノードとの間に結合されたインバータと、ここにおいて、インバータは、入力信号を受信するように構成された入力と、出力信号を生成するように構成された出力と、を含む、をそれぞれ含む。このワイヤレス通信デバイスは、メモリインターフェースに結合された少なくとも１つのデジタル信号処理コア（digital signal processing core）と、少なくとも１つのデジタル信号処理コアに結合されたトランシーバ（transceiver）と、トランシーバに結合された少なくとも１つのアンテナ（antenna）と、さらに含み得る。
【0009】
[0009] 前述の目的および関連する目的を達成するために、１つまたは複数の実装形態は、以下で十分に説明されかつ特許請求の範囲において具体的に示される特徴を含む。以下の説明および添付の図面は、１つまたは複数の実装形態のある特定の例示的な態様を詳細に示す。しかしながら、これらの態様は、様々な実装形態の原理が用いられ得る様々な方法のうちのごく一部を示すものであり、本説明の実装形態は、すべてのこのような態様およびそれらの同等物を含むように意図される。
【図面の簡単な説明】
【0010】
【発明を実施するための形態】
【0011】
[0019] 添付の図面に関連して以下に記載される詳細な説明は、様々な構成の説明として意図され、本明細書で説明される概念が実施され得る唯一の構成を表すようには意図されない。詳細な説明は、様々な概念の完全な理解を提供することを目的とした特定の詳細を含む。しかしながら、これらの概念が、これらの特定の詳細なしで実施され得ることは、当業者には明らかであろう。いくつかの事例では、周知の構造および構成要素が、このような概念を曖昧にすることを避けるために、ブロック図形式で示される。
【0012】
[0020] 図１は、本開示の一態様による、インバータベースの遅延素子１００（電流枯渇インバータ（current starved inverter）とも呼ばれる）の概略図を例示する。遅延素子１００は、ｐ型金属酸化膜半導体電界効果トランジスタ（ＰＭＯＳ ＦＥＴ）Ｍ１として構成された電流ソースと、ＰＭＯＳ ＦＥＴ Ｍ２およびｎ型金属酸化膜半導体電界効果トランジスタ（ＮＭＯＳ ＦＥＴ）Ｍ３を含むインバータ１１０と、ＮＭＯＳ ＦＥＴ Ｍ４として構成された電流シンクと、を含み、すべてが、上側電圧レールＶＤＤと下側電圧レールＶＳＳ（例えば、接地）との間に直列に結合または接続されている。
【0013】
[0021] インバータ１１０のＰＭＯＳ ＦＥＴ Ｍ２およびＮＭＯＳ ＦＥＴ Ｍ３のゲートは、互いに結合され、遅延されるべき入力信号Ｓｉを受信するための遅延素子１００への入力として機能する。インバータ１１０のＰＭＯＳ ＦＥＴ Ｍ２およびＮＭＯＳ ＦＥＴ Ｍ３のドレインは、互いに結合され、入力信号の遅延されたバージョンである出力信号Ｓｏを生成するための遅延素子１００の出力として機能する。電流ソースＰＭＯＳ ＦＥＴ Ｍ１および電流シンクＮＭＯＳ ＦＥＴ Ｍ２は、それぞれ、遅延素子１００の特定の遅延（particular delay）を設定するために、制御電圧（control voltage）ＶＢＰおよびＶＢＮを受信するためのゲートを含む。
【0014】
[0022] 遅延素子１００の遅延は、プルダウン遅延（Ｔｄｏｗｎ）と合計されたプルアップ遅延（Ｔｕｐ）に関連する。プルアップ遅延（Ｔｕｐ）は、以下の関係によって与えられ得る：
【0015】
【数1】
【0016】
ここで、ＣＬは、遅延素子１００の出力に与えられる負荷キャパシタンスであり、Ｉｕｐは、プルアップ電流であり、Ｍは、ＰＭＯＳ ＦＥＴ Ｍ１のサイズ（例えば、有効チャネル幅対チャネル長比（Ｗ／Ｌ））であり、μｐは、ＰＭＯＳ ＦＥＴ Ｍ１におけるキャリア（正孔）の移動度であり、ＶＴＨｐは、ＰＭＯＳ ＦＥＴ Ｍ１の閾値電圧であり、ＶＢＰは、ＰＭＯＳ ＦＥＴ Ｍ１のゲートに印加される制御電圧である。代替として、ＰＭＯＳ ＦＥＴ Ｍ１は、並列に結合された、同一サイズをそれぞれ有する複数のＰＭＯＳ ＦＥＴで構成され得、Ｍは、オンにされる（アクティブ化される）ＰＭＯＳ ＦＥＴの数を指し得る。
【0017】
[0023] 同様に、プルダウン遅延（Ｔｄｏｗｎ）は、以下の関係によって与えられ得る：
【0018】
【数2】
【0019】
ここで、ＣＬは、遅延素子１００の出力に与えられる負荷キャパシタンスであり、Ｉｄｏｗｎは、プルダウン電流であり、Ｍは、ＮＭＯＳ ＦＥＴ Ｍ４のサイズ（Ｗ／Ｌ）であり、μｎは、ＮＭＯＳ ＦＥＴ Ｍ４におけるキャリア（電子）の移動度であり、ＶＴＨｎは、ＮＭＯＳ ＦＥＴ Ｍ４の閾値電圧であり、ＶＢＮは、ＮＭＯＳ ＦＥＴ Ｍ４のゲートに印加される制御電圧である。代替として、ＮＭＯＳ ＦＥＴ Ｍ４は、並列に結合された、同一サイズをそれぞれ有する複数のＮＭＯＳ ＦＥＴで構成され得、Ｍは、オンにされる（アクティブ化される）ＮＭＯＳ ＦＥＴの数を指し得る。
【0020】
[0024] Ｔｄｏｗｎ（以下の説明は、Ｔｕｐにも適用可能である）を考慮し、ＦＥＴ Ｍ１およびＭ４のサイズが実質的に同じ（例えば、プロセス公差内）であると仮定すると、負荷キャパシタンスＣＬが比較的高く、キャリアの移動度μｎが比較的低い場合の低速プロセスコーナー（slow process corner）では、特定のターゲット遅延Ｔｄｏｗｎを達成するために、ゲート電圧と閾値電圧の差ＶＢＮ－ＶＴＨｎは、式２に従って比較的高くなり得る。負荷キャパシタンスＣＬが比較的低く、キャリアの移動度μｎが比較的高い場合の高速プロセスコーナー（fast process corner）では、同じターゲット遅延Ｔｄｏｗｎを達成するために、ゲート電圧と閾値電圧の差ＶＢＮ－ＶＴＨｎは、式２に従って比較的低くなるべきである。ゲート電圧と閾値電圧の差ＶＢＮ－ＶＴＨは、対応するＦＥＴの駆動とも呼ばれ得る。
【0021】
[0025] 図２は、遅延素子１００の遅延と、ＮＭＯＳ ＦＥＴ Ｍ４のゲート制御電圧と閾値電圧との間の差ＶＢＮ－ＶＴＨｎ（駆動）との間の関係を図示するグラフを例示する。ｙ軸すなわち垂直軸は、遅延をピコ秒（ｐｓ）で表し、ｘ軸すなわち水平軸は、ＮＭＯＳ ＦＥＴ Ｍ４のゲート制御電圧と閾値電圧との間の電圧差ＶＢＮ－ＶＴＨｎをミリボルト（ｍｖ）で表す。ＰＭＯＳ ＦＥＴ Ｍ１の閾値電圧とゲート制御電圧との間の電圧差ＶＴＨｐ－ＶＢＰは、（例えば、ＴｕｐがＴｄｏｗｎに実質的に等しくなるように）ＶＢＮ－ＶＴＨｎのものと同様であり得ることを理解されたい。
【0022】
[0026] 実線プロットは、１２という比較的大きいデバイスサイズＭを有する比較的低速なプロセスコーナーに関し、一点鎖線プロットは、同じく１２であるデバイスサイズＭを有する比較的高速なプロセスコーナーに関し、大きい破線プロットは、２個（２）というより小さいデバイスサイズＭを有する高速プロセスコーナーに関する。この例では、水平の小さい破線プロットによって表されるように、遅延素子１００についてのターゲット遅延は、３８ｐｓであり、垂直の破線プロットは、ターゲット遅延線をＮＭＯＳ ＦＥＴ Ｍ４の対応する駆動（ＶＢＮ－ＶＴＨｎ）にマッピングする。
【0023】
[0027] 低速プロセスコーナー（実線プロット）では、３８ｐｓのターゲット遅延を達成するためのＶＢＮ－ＶＴＨｎは、約４２５ｍＶであり、低速プロセスコーナーのプロットは、プロットの傾きを表す太線によって示されるように、その領域においては比較的平坦であり、これは、閾値電圧ＶＴＨｎ変動に対する遅延の感度が比較的小さいことを意味することに留意されたい。
【0024】
[0028] 一方、高速プロセスコーナー／大きいＭ（一点鎖線プロット）では、３８ｐｓの遅延を達成するためのＶＢＮ－ＶＴＨｎは、約８０ｍＶであり、高速プロセスコーナー／大きいＭのプロットは、対応する太い傾斜線によって示されるように、その領域においては比較的高い傾斜を有し、これは、閾値電圧ＶＴＨｎ変動に対する遅延の感度が比較的高いことを意味する。
【0025】
[0029] したがって、ＶＢＮ－ＶＴＨｎが高いほど、閾値電圧ＶＴＨ変動に対する遅延の感度が低くなる。閾値電圧ＶＴＨは、集積回路（ＩＣ）ダイにわたって著しく異なり得るので、高速コーナーでは、ＩＣの異なる領域に位置する遅延素子の結果として生じる遅延の著しい変動があり得る。
【0026】
[0030] 要約すると、再び図２および式２を参照すると、高速コーナーにある場合、ＦＥＴ Ｍ１およびＭ４の有効サイズＭは、より小さくされ得、ＶＢＮ－ＶＴＨｎは、より高くされ得る。図２に例示されるように、大きい破線プロットは、より小さいＭ（例えば、Ｍ＝２）を有する高速プロセスコーナーに関する。したがって、３８ｐｓのターゲット遅延を使用すると、より小さいデバイスサイズＭ＝２を有する高速コーナーでは、ＶＢＮ－ＶＴＨｎは、約３７０ｍＶであり、これは、高速コーナーおよびより大きいデバイスサイズＭ＝１２のものと比較して、（対応する太い傾斜線によって示されるように）比較的平坦な領域にある。したがって、閾値電圧ＶＴＨ変動に対する遅延の感度は、比較的小さい。
【0027】
[0031] したがって、プロセスコーナーに基づいてＭを調整することによって（例えば、低速コーナー→高いＭ、高速コーナー→低いＭ）、閾値電圧変動に対する遅延に対する感度は、ＩＣ全体にわたってインスタンス化された遅延素子について小さく保たれ得る。
【0028】
[0032] 図３は、本開示の別の態様による、インバータベースの遅延素子３００の概略図を例示する。遅延素子３００は、互いに結合されかつ第１の制御電圧ＶＢＰを受信するように構成された第１のセットのゲートを含む、第１のセットのＰＭＯＳ ＦＥＴ Ｍ１０～Ｍ１Ｎを含み、ここで、Ｎは、整数である。遅延素子３００は、上側電圧レールＶＤＤと第１のノードｎ１との間で、それぞれ、第１のセットのＦＥＴ Ｍ１０～Ｍ１Ｎと直列に結合または接続された第２のセットのＰＭＯＳ ＦＥＴ
【0029】
【数3】
【0030】
をさらに含む。第２のセットのＦＥＴ
【0031】
【数4】
【0032】
は、それぞれ、相補セレクト信号
【0033】
【数5】
【0034】
のセットを受信するように構成された第２のセットのゲートを含む。
【0035】
[0033] 遅延素子３００は、第３のセットのＦＥＴ ＭＳ０～ＭＳＮをさらに含み、ここにおいて、第３のセットのＦＥＴ ＭＳ０～ＭＳＮは、それぞれ、非相補セレクト信号Ｓ０～ＳＮのセットを受信するように構成された第３のセットのゲートを含む。追加として、遅延素子３００は、第２のノードｎ２と下側電圧レール（例えば、接地）との間で、それぞれ、第３のセットのＦＥＴ ＭＳ０～ＭＳＮと直列に結合された第４のセットのＦＥＴ Ｍ４０～Ｍ４Ｎを含む。第４のセットのＦＥＴ Ｍ４０～Ｍ４Ｎは、互いに結合されかつ第２の制御電圧ＶＢＮを受信するように構成された第４のセットのゲートを含む。
【0036】
[0034] 遅延素子３００はまた、ゲートが遅延されるべき入力信号Ｓｉを受信するために入力において互いに結合され、ドレインが入力信号Ｓｉの遅延されたバージョンである出力信号Ｓｏを生成するために出力において互いに結合された状態で、ノードｎ１とｎ２の間に直列に結合または接続されたＰＭＯＳ ＦＥＴ Ｍ２およびＮＭＯＳ ＦＥＴ Ｍ３を含むインバータ３１０を含む。
【0037】
[0035] 低速プロセスコーナーでは、電流ソース（例えば、オンにされたＰＭＯＳ ＦＥＴ
【0038】
【数6】
【0039】
の数）および電流シンク（例えば、オンにされたＮＭＯＳ ＦＥＴ ＭＳ０～ＭＳＮの数）の有効サイズＭは、比較的大きく設定され得る。したがって、相補セレクト信号
【0040】
【数7】
【0041】
のセットおよび非相補セレクト信号Ｓ０～ＳＮのセットは、それぞれ、ＰＭＯＳ ＦＥＴ
【0042】
【数8】
【0043】
のセットおよびＮＭＯＳ ＦＥＴ ＭＳ０～ＭＳＮのセットのうちの多数またはすべてをオンにするように構成され得る。例えば、特定の比較的低速なプロセス速度で、Ｎ＝１１であるケースでは、ＰＭＯＳ ＦＥＴ
【0044】
【数9】
【0045】
およびＮＭＯＳ ＦＥＴ ＭＳ０～ＭＳＮのオンにされる数は９個（９）であり得、オフにされる数は３個（３）であり得る。このようなケースでは、相補セレクト信号
【0046】
【数10】
【0047】
のセットおよび非相補セレクト信号Ｓ０～Ｓ８のセットは、それぞれ、ＶＳＳおよびＶＤＤ電位にあり、相補セレクト信号
【0048】
【数11】
【0049】
のセットおよび非相補セレクト信号Ｓ９～Ｓ１１のセットは、それぞれ、ＶＤＤおよびＶＳＳ電位にある。あるいは、別のケースでは、ＰＭＯＳ ＦＥＴ
【0050】
【数12】
【0051】
およびＮＭＯＳ ＦＥＴ ＭＳ０～ＭＳＮのすべてがオンにされ、このケースでは、相補セレクト信号
【0052】
【数13】
【0053】
のセットおよび非相補セレクト信号Ｓ０～Ｓ１１のセットは、それぞれ、ＶＳＳおよびＶＤＤ電位にある。
【0054】
[0036] 高速プロセスコーナーでは、電流ソース（例えば、オンにされたＰＭＯＳ ＦＥＴ
【0055】
【数14】
【0056】
の数）および電流シンク（例えば、オンにされたＮＭＯＳ ＦＥＴ ＭＳ０～ＭＳＮの数）の有効サイズＭは、比較的小さく設定され得る。したがって、相補セレクト信号
【0057】
【数15】
【0058】
のセットおよび非相補セレクト信号Ｓ０～ＳＮのセットは、それぞれ、ＰＭＯＳ ＦＥＴ
【0059】
【数16】
【0060】
のセットおよびＮＭＯＳ ＦＥＴ ＭＳ０～ＭＳＮのセットのうちのほんの少数だけをオンにするように構成され得る。例えば、特定の比較的高速なプロセス速度で、Ｎ＝１１であるケースでは、ＰＭＯＳ ＦＥＴ
【0061】
【数17】
【0062】
およびＮＭＯＳ ＦＥＴ ＭＳ０～ＭＳＮのオンにされる数は３個（３）であり得、オフにされる数は９個（９）であり得る。このようなケースでは、相補セレクト信号
【0063】
【数18】
【0064】
のセットおよび非相補セレクト信号Ｓ０～Ｓ２のセットは、それぞれ、ＶＳＳおよびＶＤＤ電位にあり、相補セレクト信号
【0065】
【数19】
【0066】
のセットおよび非相補セレクト信号Ｓ３～Ｓ１１のセットは、それぞれ、ＶＤＤおよびＶＳＳ電位にある。高速プロセスコーナーのケースでオンにされるＦＥＴの数は、低速プロセスコーナーのケースでオンにされるＦＥＴの数より少ない。
【0067】
[0037] ＰＭＯＳ ＦＥＴ
【0068】
【数20】
【0069】
およびＮＭＯＳ ＦＥＴ ＭＳ０～ＭＳＮの各々は、実質的に同じサイズを有するように構成され得る。したがって、単一のＰＭＯＳ ＦＥＴ
【0070】
【数21】
【0071】
および単一のＮＭＯＳ ＦＥＴ（ＭＳ０～ＭＳＮのうちの１つ）がオンにされる場合、電流ソース／電流シンクの有効サイズＭは、１個（１）に正規化され得る。このようなケースでは、例えば、９個（９）のＰＭＯＳ ＦＥＴ
【0072】
【数22】
【0073】
およびＮＭＯＳ ＦＥＴ ＭＳ０およびＭＳ８がオンにされ、３個（３）のＰＭＯＳ ＦＥＴ
【0074】
【数23】
【0075】
およびＮＭＯＳ ＦＥＴ ＭＳ９およびＭＳ１１がオフにされる場合、電流ソース／電流シンクの有効サイズＭは、９個（９）である。示されたように、ＰＭＯＳ ＦＥＴ
【0076】
【数24】
【0077】
およびＮＭＯＳ ＦＥＴ ＭＳ０～ＭＳＮが実質的に同じサイズを有するように構成される場合、オンにされるＰＭＯＳ ＦＥＴ
【0078】
【数25】
【0079】
の数は、オンにされるＮＭＯＳ ＦＥＴ ＭＳ０～ＭＳＮの数と同じであり得る。しかしながら、ＰＭＯＳ ＦＥＴ
【0080】
【数26】
【0081】
およびＮＭＯＳ ＦＥＴ ＭＳ０～ＭＳＮのサイズは、実質的に同じに構成される必要はないことを理解されたい。
【0082】
[0038] さらに、相補セレクト信号
【0083】
【数27】
【0084】
のセットおよび非相補セレクト信号Ｓ０～ＳＮのセットのすべてが、対応するＰＭＯＳ ＦＥＴ
【0085】
【数28】
【0086】
およびＮＭＯＳ ＦＥＴ ＭＳ０～ＭＳＮをオンおよびオフにするように構成可能であり得るが、これらセレクト信号のうちの１つまたは複数が、動作中、対応する１つまたは複数のＦＥＴをオンに維持するように固定され得ることを理解されたい。例えば、Ｎ＝１１であるケースを再び考慮すると、すべての使用ケースに対してオンである最小数のＰＭＯＳ ＦＥＴ
【0087】
【数29】
【0088】
およびＮＭＯＳ ＦＥＴ ＭＳ０～ＭＳＮが存在することが決定され得る。したがって、対応するセレクト信号は、ＰＭＯＳ ＦＥＴのケースでは、ゲート電圧をＶＳＳに固定し、ＮＭＯＳ ＦＥＴのケースでは、ゲート電圧をＶＤＤに固定することなどによって、そのような最小数のＦＥＴをオンに保つように構成され得る。
【0089】
[0039] 図４は、本開示の別の態様による、例となる遅延線システム４００のブロック／概略図を例示する。遅延線システム４００は、遅延線（delay line）４０５と、プロセス速度決定回路（process speed determination circuit）４５０と、遅延感度コントローラ（delay sensitivity controller）４６０と、遅延制御回路（delay control circuit）４７０と、を含む。
【0090】
[0040] 遅延線４０５は、カスケード接続された遅延素子（cascaded delay elements）４０８－１～４０８－Ｊのセットを含み、これらの各々は、前述した遅延素子３００と同様に構成され得る。例えば、遅延線４０５は、上側電圧レールＶＤＤと下側電圧レールＶＳＳとの間に直列に結合または接続された、電流ソース４１０－１と、インバータ４２０－１と、電流シンク４３０－１と、を含む第１の遅延素子４０８－１を含む。電流ソース４１０－１は、制御信号
【0091】
【数30】
【0092】
によって制御され、ここで、
【0093】
【数31】
【0094】
部分は、遅延感度目的のために電流ソースのサイズを制御し、
【0095】
【数32】
【0096】
部分は、遅延設定目的のために電流ソースの駆動を制御する。同様に、電流シンク４３０－１は、制御信号ＳＶによって制御され、ここで、Ｓ部分は、遅延感度目的のために電流シンクのサイズを制御し、Ｖ部分は、遅延設定目的のために電流シンクの駆動を制御する。
【0097】
[0041] 残りのカスケード接続された遅延素子４０８－２～４０８－Ｊも同様に構成され、それぞれ、上側電圧レールＶＤＤと下側電圧レールＶＳＳとの間に直列に結合または接続された、電流ソース４１０－２～４１０－Ｊと、インバータ４２０－２～４２０－Ｊと、電流シンク４３０－２～４３０－Ｊと、を含む。添え字Ｊは、整数であり得る。遅延線４０５が入力信号を遅延させて出力信号を生成するために使用される場合、入力信号は、インバータ４２０－１の入力に印加され得、出力信号は、インバータ４２０－Ｊの出力において生成され得る。遅延線４０５がリング発振器において使用される場合、インバータ４２０－Ｊの出力は、インバータ４２０－１の入力に結合され、ここで、Ｊは、このケースでは奇数の整数である。
【0098】
[0042] プロセス速度決定回路４５０は、（例えば、遅延線４０５の電流ソース、インバータ、および電流シンクを形成するＦＥＴに関連する）遅延線４０５を含むＩＣのプロセス速度を示すプロセス速度信号（process speed signal）ＰＳを生成するように構成される。一例として、プロセス速度決定回路４５０は、その周波数がＩＣのプロセス速度に関連する発振信号を生成するように構成されたリング発振器であり得る。例えば、比較的高い周波数は、比較的高速なプロセス速度を示し、比較的低い周波数は、比較的低速なプロセス速度を示す。
【0099】
[0043] 遅延感度コントローラ４６０は、プロセス速度決定回路４５０の出力に結合された入力を含む。遅延感度コントローラ４６０は、プロセス速度信号ＰＳに基づいて、それぞれ、電流ソースサイズ設定制御信号
【0100】
【数33】
【0101】
および電流シンクサイズ設定制御信号Ｓを生成するように構成される。したがって、遅延感度コントローラ４６０は、遅延線４０５の電流ソースおよび電流シンクに（例えば、遅延線４０５の電流ソースおよび電流シンクを形成するＦＥＴのゲートに）結合された出力を含む。
【0102】
[0044] 前述されたように、遅延線４０５に関連付けられた遅延感度を低減または制御するために、遅延線４０５の遅延素子４０８－１～４０８－Ｊの電流ソースおよび電流シンクのサイズは、プロセス速度信号に反比例して設定され得る。すなわち、プロセス速度信号ＰＳが比較的低いプロセス速度を示す場合、電流ソースおよび電流シンクのサイズは、比較的大きく設定され得る。プロセス速度信号ＰＳが比較的高いプロセス速度を示す場合、電流ソースおよび電流シンクのサイズは、比較的低く設定され得る。２つのサイズレベル（例えば、高いおよび低い）より多くのサイズレベルが存在し得、複数のレベル（例えば、非常に高い、高い、中間、低い、非常に低い）が存在し得ることを理解されたい。したがって、遅延感度コントローラ４６０は、プロセス速度をサイズ設定制御信号（size setting control signal）
【0103】
【数34】
【0104】
にマッピングするために、式またはテーブルを使用し得る。
【0105】
[0045] 遅延制御回路４７０は、遅延線４０５の特定の遅延を制御または設定するために、遅延線４０５の電流ソースおよび電流シンクの駆動を設定するための第１および第２の制御電圧ＶＢＰおよびＶＢＮを生成するように構成される。したがって、遅延制御回路４７０は、遅延線４０５の電流ソースおよび電流シンクに（例えば、遅延線４０５の電流ソースおよび電流シンクを形成するＦＥＴのゲートに）結合された出力を含む。遅延制御回路４７０は、サイズ設定制御信号
【0106】
【数35】
【0107】
に基づいて（例えば、あるいは、サイズ設定制御信号
【0108】
【数36】
【0109】
が遅延感度コントローラ４６０によって決定された後に）、制御信号ＶＢＰおよびＶＢＮを生成し得る。
【0110】
[0046] 図５は、本開示の別の態様による、例となる遅延線システム５００のブロック／概略図を例示する。遅延線システム５００は、遅延線５０５と、供給電圧ジェネレータ（supply voltage generator）５５０と、遅延感度コントローラ５６０と、遅延制御回路（delay control circuit）５７０と、を含む。
【0111】
[0047] 遅延線５０５は、カスケード接続された遅延素子５０８－１～５０８－Ｋのセットを含み、これらの各々は、前述した遅延素子３００と同様に構成され得る。例えば、遅延線５０５は、上側電圧レールＶＤＤと下側電圧レールＶＳＳとの間に直列に結合または接続された、電流ソース５１０－１と、インバータ５２０－１と、電流シンク５３０－１と、を含む第１の遅延素子５０８－１を含む。電流ソース５１０－１は、制御信号
【0112】
【数37】
【0113】
によって制御され、ここで、
【0114】
【数38】
【0115】
部分は、遅延感度目的のために電流ソースのサイズを制御し、
【0116】
【数39】
【0117】
部分は、遅延設定目的のために電流ソースの駆動を制御する。同様に、電流シンク５３０－１は、制御信号ＳＶによって制御され、ここで、Ｓ部分は、遅延感度目的のために電流シンクのサイズを制御し、Ｖ部分は、遅延設定目的のために電流シンクの駆動を制御する。
【0118】
[0048] 残りのカスケード接続された遅延素子５０８－２～５０８－Ｋも同様に構成され、それぞれ、上側電圧レールＶＤＤと下側電圧レールＶＳＳとの間に直列に結合または接続された、電流ソース５１０－２～５１０－Ｋと、インバータ５２０－２～５２０－Ｋと、電流シンク５３０－２～５３０－Ｋと、を含む。添え字Ｋは、整数であり得る。遅延線５０５が入力信号を遅延させて出力信号を生成するために使用される場合、入力信号は、インバータ５２０－１の入力に印加され得、出力信号は、インバータ５２０－Ｋの出力において生成され得る。遅延線５０５がリング発振器において使用される場合、インバータ５２０－Ｋの出力は、インバータ５２０－１の入力に結合され、ここで、Ｋは、このケースでは奇数の整数である。
【0119】
[0049] 供給電圧ジェネレータ５５０は、遅延線５０５の上側電圧レールのための供給電圧ＶＤＤを生成するように、またはより正確には、上側電圧レールと下側電圧レールとの間の供給電圧差（supply voltage difference）（ＶＤＤ－ＶＳＳ）を設定するように構成される。これは、異なる周波数または帯域幅に対して遅延線５０５を動作させるために行われ得る。例えば、遅延線５０５を比較的高い周波数または帯域幅で動作させるためには、供給電圧差（ＶＤＤ－ＶＳＳ）は、遅延線５０５の遅延を低減するために、比較的高く設定され得る。逆に、遅延線５０５を比較的低い周波数または帯域幅で動作させるためには、供給電圧差（ＶＤＤ－ＶＳＳ）は、電力消費を低減するために、比較的低く設定され得る。
【0120】
[0050] 遅延感度コントローラ５６０は、供給電圧ジェネレータ５５０の出力に結合された入力を含む。遅延感度コントローラ５６０は、供給電圧差（ＶＤＤ－ＶＳＳ、または、ＶＳＳが接地などの特定の電位に固定され得るので、ＶＤＤ）に基づいて、それぞれ、電流ソースサイズ設定制御信号
【0121】
【数40】
【0122】
および電流シンクサイズ設定制御信号Ｓを生成するように構成される。したがって、遅延感度コントローラ５６０は、遅延線５０５の電流ソースおよび電流シンクに（例えば、遅延線５０５の電流ソースおよび電流シンクを形成するＦＥＴのゲートに）結合された出力を含む。
【0123】
[0051] 前述されたように、遅延線５０５に関連付けられた遅延感度を低減または制御するために、遅延線５０５の遅延素子の電流ソースおよび電流シンクのサイズは、供給電圧差ＶＤＤ－ＶＳＳに反比例して設定され得る。すなわち、供給電圧差ＶＤＤ－ＶＳＳが比較的低い（例えば、より低い周波数アプリケーションのためのものである）場合、電流ソースおよび電流シンクのサイズは、比較的大きく設定され得る。供給電圧差ＶＤＤ－ＶＳＳが比較的高い（例えば、より高い周波数アプリケーションのためのものである）場合、電流ソースおよび電流シンクのサイズは、比較的低く設定され得る。同様に、２つのサイズレベル（例えば、高いおよび低い）より多くのサイズレベルが存在し得、複数のレベル（例えば、非常に高い、高い、中間、低い、非常に低い）が存在し得ることを理解されたい。したがって、遅延感度コントローラ５６０は、供給電圧差ＶＤＤ－ＶＳＳをサイズ設定制御信号
【0124】
【数41】
【0125】
にマッピングするために、式またはテーブルを使用し得る。
【0126】
[0052] 遅延制御回路５７０は、遅延線５０５の特定の遅延を制御または設定するために、遅延線５０５の電流ソースおよび電流シンクの駆動を設定するための第１および第２の制御電圧ＶＢＰおよびＶＢＮを生成するように構成される。したがって、遅延制御回路５７０は、遅延線５０５の電流ソースおよび電流シンクに（例えば、遅延線５０５の電流ソースおよび電流シンクを形成するＦＥＴのゲートに）結合された出力を含む。遅延制御回路５７０は、サイズ設定制御信号
【0127】
【数42】
【0128】
に基づいて（例えば、あるいは、サイズ設定制御信号
【0129】
【数43】
【0130】
が遅延感度コントローラ５６０によって決定された後に）、制御信号ＶＢＰおよびＶＢＮを生成し得る。
【0131】
[0053] 図６は、前述したインバータベースの遅延素子を使用する、例となるメモリインターフェース６００のブロック図を例示する。一例として、メモリインターフェース６００は、ＤＤＲ５または別のバージョンなどの、ダブルデータレート（ＤＤＲ）メモリインターフェースであり得る。メモリインターフェース６００は、粗遅延ユニット（coarse delay unit）６３０と、細密遅延ユニット（fine delay unit）６４０と、デューティサイクル調整器ユニット（duty cycle adjuster unit）６５０と、を含む調整可能な遅延線（adjustable delay line）６２０のインバータベースの遅延素子に対して実質的に同じ遅延を設定するための制御電圧ＶＢＰおよびＶＢＮを生成するように構成されたクロック分配回路（ＣＤＣ）６１０を含む。メモリインターフェース６００は、それぞれ、ＣＤＣ６１０の遅延素子および調整可能な遅延線６２０の遅延素子の電流ソースおよび電流シンクのサイズを設定するための、相補信号（complementary signal）
【0132】
【数44】
【0133】
のセットおよび非相補信号（non-complementary signal）Ｓのセットを生成するように構成された遅延感度コントローラ６１５をさらに含む。
【0134】
[0054] データ信号ＤＱまたはクロック（「ストローブ（strobe）」と呼ばれることもある）信号ＤＱＳが、調整可能な遅延線６２０の入力に印加され得る。調整可能な遅延線６２０は、出力Ｔｘ／Ｒｘにおいて出力データ信号を生成するために、制御電圧ＶＢＰおよびＶＢＮならびに相補信号
【0135】
【数45】
【0136】
のセットおよび非相補信号Ｓのセットに基づいて、データ信号ＤＱまたはクロック信号ＤＱＳを遅延させるように構成される。調整可能な遅延線６２０は、ビット０など、メモリインターフェース６００の特定のビットに関連付けられ得る。メモリインターフェース６００は、並列ビット（例えば、６４ビットまたはその他）を含み得、各ビットの各データ信号ＤＱおよびクロック信号ＤＱＳについて調整可能な遅延線が存在することを理解されたい。各ビットについての一対の調整可能な遅延線は、データ信号ＤＱをクロック信号ＤＱＳに時間的に揃えるためのものであり、これにより、クロックＤＱＳは、データ抽出のために受信機においてデータ信号ＤＱをサンプリングするために使用され得る。
【0137】
[0055] 粗遅延ユニット６３０は、カスケード接続された遅延素子６３２のセットを含み、これらのうちの１つまたは複数が、粗遅延ユニット６３０の遅延を設定するためにバイパスされ得る。粗遅延ユニット６３０は、データ信号ＤＱまたはクロック信号ＤＱＳを受信するように構成された入力遅延素子６３２－１を含む。粗遅延ユニット６３０の遅延素子６３２－１、６３２－２などの各々は、前述した遅延素子３００、４０８－１～４０８－Ｊ、およびまたは５０８－１～５０８－Ｋのいずれかで（per any）構成され得る。説明されたように、遅延素子の各々は、遅延感度コントローラ６１５によって生成される相補信号
【0138】
【数46】
【0139】
のセットおよび非相補信号Ｓのセットと、ＣＤＣ６１０によって生成される制御電圧ＶＢＰおよびＶＢＮと、によって制御されるように構成され得る。
【0140】
[0056] 細密遅延ユニット６４０は、入力遅延素子６４２－ｉと、出力遅延素子６４２－ｏと、選択可能なシャントキャパシタ（shunt capacitor）Ｃのセットと、を含む。入力遅延素子６４２－ｉは、粗遅延ユニット６３０の出力に結合された入力と、出力遅延素子６４２－ｏの入力に結合された出力と、を含む。選択可能なシャントキャパシタのセットは、入力遅延素子６４２－ｉの出力（出力遅延素子６４２－ｏの入力）と、下側電圧レール（例えば、接地）との間に選択的に結合される。細密遅延ユニット６４０の遅延量は、選択されたシャントキャパシタＣの数に関連する。細密遅延ユニット６４０の入力遅延素子６４２－ｉおよび出力遅延素子６４２－ｏの各々は、前述した遅延素子３００、４０８－１～４０８－Ｊ、およびまたは５０８－１～５０８－Ｋのいずれかで構成され得る。説明されたように、遅延素子６４２－ｉおよび６４２－ｏの各々は、前述されたように、遅延感度コントローラ６１５によって生成される相補信号
【0141】
【数47】
【0142】
のセットおよび非相補信号Ｓのセットと、ＣＤＣ６１０によって生成される制御電圧ＶＢＰおよびＶＢＮと、によって制御されるように構成され得る。
【0143】
[0057] デューティサイクル調整器６５０は、第１の遅延素子「１」６５２と、第２の遅延素子「２」６５４と、マルチプレクサ６５６と、を含む。第１および第２の遅延素子６５２および６５４は、細密遅延ユニット６４０の出力（例えば、出力遅延素子６４２－ｏの出力）に結合されたそれぞれの入力を含む。第１および第２の遅延素子６５２および６５４は、それぞれ、マルチプレクサ６５６の入力に結合された出力を含む。第２の遅延素子の出力はまた、マルチプレクサ６５６のセレクト入力にも結合される。マルチプレクサ６５６は、調整可能な遅延線６２０の出力信号を生成するように構成された出力を含む。第１および第２の遅延素子６２６および６５４は、カスケード接続された遅延素子のセットを備え得、前述した遅延素子３００、４０８－１～４０８－Ｊ、およびまたは５０８－１～５０８－Ｋのうちのいずれかでそれぞれ構成される。すなわち、各遅延素子は、前述されたように、遅延感度コントローラ６１５によって生成される相補信号
【0144】
【数48】
【0145】
のセットおよび非相補信号Ｓのセットと、ＣＤＣ６１０によって生成される制御電圧ＶＢＰおよびＶＢＮと、によって制御されるように構成される。第１および第２の遅延素子６５２および６５４は、細密遅延ユニット６４０の出力における信号に異なる遅延を適用し得る。
【0146】
[0058] 図７は、本開示の別の態様による、例となるクロック分配回路（ＣＤＣ）７００のブロック図を例示する。ＣＤＣ７００は、前述したメモリインターフェース６００のＣＤＣ６１０の例となる実装形態であり得る。ＣＤＣ７００は、位相ロックループ（ＰＬＬ：phase locked loop）として構成され得る。例えば、ＣＤＣ７００は、位相検出器（phase detector）７１０と、チャージポンプ（charge pump）７２０と、ＶＢＰ制御電圧ジェネレータ（control voltage generator）７３０と、リング発振器（ring oscillator）７４０と、分周器（frequency divider）７５０と、を含む。
【0147】
[0059] 位相検出器７１０は、（例えば、水晶発振器から）基準信号（reference signal）（ＲＥＦ）を受信するように構成された第１の入力（first input）と、分周器７５０からフィードバック信号（ＦＢ）を受信するために、分周器７５０の出力に結合された第２の入力と、を含む。位相検出器７１０は、チャージポンプ７２０の少なくとも１つの入力にそれぞれ結合された、「ＵＰ」および「ＤＮ」出力などの少なくとも１つの出力を含む。チャージポンプ７２０は、調整可能な遅延線６２０などの調整可能な遅延線およびリング発振器７４０の遅延素子のリングの電流シンクを制御するために、第２の制御電圧ＶＢＮを生成するように構成された出力を含む。位相検出器７１０は、チャージポンプ７２０に、第２の制御電圧ＶＢＮを増大させるために、ＵＰ出力において信号をアサート（assert）することと、チャージポンプ７２０に、第２の制御電圧ＶＢＮを低減させるために、ＤＮ出力において信号をアサートすることと、を行うように構成される。位相検出器７１０は、基準信号とフィードバック信号とを、実質的に周波数および位相で揃えるために、ＵＰ信号およびＤＮ信号を生成する。
【0148】
[0060] ＶＢＰジェネレータ７３０は、調整可能な遅延線６２０などの調整可能な遅延線およびリング発振器７４０の遅延素子のリングの電流ソースを制御するために、第２の制御電圧ＶＢＮに基づいて、第１の制御電圧ＶＢＰを生成する。シャントキャパシタＣは、それぞれ、リング発振器信号に関連付けられたノイズおよび周波数成分を低減するために、チャージポンプ７２０の出力とＶＢＰ制御電圧ジェネレータ７３０の出力との間に結合される。リング発振器７４０の遅延素子は、前述した任意の遅延素子３００、４０８－１～４０８－Ｊ、およびまたは５０８－１～５０８－Ｋで構成され得る。したがって、リング発振器７４０の各遅延素子は、例えば遅延感度コントローラ６１５によって生成される相補信号
【0149】
【数49】
【0150】
のセットおよび非相補信号Ｓのセットと、それぞれ、ＶＢＰジェネレータ７３０およびチャージポンプ７２０によって生成される制御電圧ＶＢＰおよびＶＢＮと、によって制御されるように構成される。リング発振器７４０によって生成された信号は、分周器７５０に与えられ、これは、フィードバック信号を生成するために、リング発振器信号を周波数分割する。
【0151】
[0061] 図８は、本開示の別の態様による、信号を遅延させる例となる方法８００のフロー図を例示する。方法８００は、遅延素子に関連付けられたプロセス速度または遅延素子に与えられる供給電圧を決定すること、ここにおいて、遅延素子は、第１の電圧レールと第２の電圧レールとの間に直列に結合された、電流ソース、インバータ、および電流シンクを備える（ブロック８１０）、を含む。遅延素子に関連付けられたプロセス速度または遅延素子に与えられる供給電圧を決定するための手段の例は、プロセス速度決定回路４５０および／または供給電圧ジェネレータ５５０を含む。
【0152】
[0062] 方法８００は、プロセス速度または供給電圧に基づいて、電流ソースおよび電流シンクのサイズを設定するための制御信号を与えること（ブロック８２０）をさらに含む。プロセス速度または供給電圧に基づいて、電流ソースおよび電流シンクのサイズを設定するための制御信号を与えるための手段の例は、遅延感度コントローラ４６０、５６０、および６１５のいずれかを含む。
【0153】
[0063] 追加として、方法８００は、インバータの入力に印加される入力信号と、インバータの出力において生成される出力信号との間の遅延を設定するために、電流ソースおよび電流シンクに電流制御電圧を与えること（ブロック８３０）を含む。インバータの入力に印加される入力信号と、インバータの出力において生成される出力信号との間の遅延を設定するために、電流ソースおよび電流シンクに電流制御電圧を与えるための手段の例は、遅延制御回路４７０、５７０、ＣＤＣ６１０、およびＣＤＣ７００のいずれかを含む。
【0154】
[0064] 方法８００によれば、制御信号を与えることは、決定されたプロセス速度に反比例して、電流ソースおよび電流シンクのサイズを設定することを含み得る。決定されたプロセス速度に反比例して、電流ソースおよび電流シンクのサイズを設定するための手段の例は、遅延感度コントローラ４６０、５６０、および６１５のいずれかを含む。さらに、方法８００によれば、制御信号を与えることは、供給電圧に反比例して、電流ソースおよび電流シンクの前記サイズを設定することを含み得る。供給電圧に反比例して、電流ソースおよび電流シンクのサイズを設定するための手段の例は、遅延感度コントローラ４６０、５６０、および６１５のいずれかを含む。追加として、方法８００は、電流ソースおよび電流シンクのサイズを設定した後に、電流制御電圧を設定することを含み得る。電流ソースおよび電流シンクのサイズを設定した後に、電流制御電圧を設定するための手段の例は、遅延制御回路と遅延感度コントローラのいずれかの間のインタラクションを含む。
【0155】
[0065] 図９は、本開示の別の態様による、例となるワイヤレス通信デバイス９００のブロック図を例示する。ワイヤレス通信デバイス９００は、システムオンチップ（ＳＯＣ）として構成され得る集積回路（ＩＣ）９１０と、メモリインターフェース９３０（例えば、ＤＤＲメモリインターフェース）と、メモリデバイス９４０と、トランシーバ９５０と、少なくとも１つのアンテナ９６０と、を含む。メモリインターフェース９３０は、少なくとも部分的に、前述したメモリインターフェース６００で構成され得る。したがって、メモリインターフェース９３０は、遅延素子３００または遅延素子４０８－１～４０８－Ｍもしくは５０８－１～５０８－Ｍのいずれかで構成された遅延素子を含み得る。
【0156】
[0066] 少なくとも１つのアンテナ９６０は、無線周波数（ＲＦ）受信信号をワイヤレスに受信し、ＲＦ送信信号をワイヤレスに送信するように構成される。トランシーバ９５０は、ＲＦ受信信号をベースバンド（ＢＢ）受信信号に変換し、ベースバンド（ＢＢ）送信信号をＲＦ送信信号に変換するように構成される。１つまたは複数のデジタル信号処理コア９２０は、第１のセットのデータを生成するために、ベースバンド（ＢＢ）受信信号を処理することと、第２のセットのデータに基づいて、ベースバンド（ＢＢ）送信信号を生成することと、を行なうように構成され得る。
【0157】
[0067] １つまたは複数のデジタル信号処理コア９２０は、第１のセットのデータをメモリデバイス９４０に記憶するように構成され得、それによって、メモリインターフェース９３０は、１つまたは複数のデジタル信号処理コア９２０からメモリデバイス９４０へ第１のセットのデータを転送するのを支援する。１つまたは複数のデジタル信号処理コア９２０は、メモリデバイス９４０からの第２のセットのデータにアクセスするように構成され得、それによって、メモリインターフェース９３０は、メモリデバイス９４０から１つまたは複数のデジタル信号処理コア９２０へ第２のセットのデータを転送するのを支援する。
【0158】
[0068] 本開示の先の説明は、いかなる当業者であっても、本開示の製造または使用を可能にするように提供される。本開示への様々な変更は、当業者には容易に明らかとなり、本明細書で定義した一般原理は、本開示の趣旨または範囲から逸脱することなく、他の変形形態に適用され得る。したがって、本開示は、本明細書で説明された例に限定されるようには意図されず、本明細書で開示された原理および新規の特徴に合致する最も広い範囲を与えられることとなる。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【手続補正書】
【提出日】2023-08-28
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
装置であって、遅延素子と、前記遅延素子は、
互いに結合されかつ第１の制御電圧を受信するように構成された第１のセットのゲートを含む、第１のセットの電界効果トランジスタ（ＦＥＴ）と、
第１の電圧レールと第１のノードとの間で、それぞれ、前記第１のセットのＦＥＴと直列に結合された第２のセットのＦＥＴと、ここにおいて、前記第２のセットのＦＥＴは、それぞれ、相補セレクト信号のセットを受信するように構成された第２のセットのゲートを含み、
第３のセットのＦＥＴと、ここにおいて、前記第３のセットのＦＥＴは、それぞれ、非相補セレクト信号のセットを受信するように構成された第３のセットのゲートを含み、
第２のノードと第２の電圧レールとの間で、それぞれ、前記第３のセットのＦＥＴと直列に結合された第４のセットのＦＥＴと、ここにおいて、前記第４のセットのＦＥＴは、互いに結合されかつ第２の制御電圧を受信するように構成された第４のセットのゲートを含み、
前記第１のノードと前記第２のノードとの間に結合されたインバータと、ここにおいて、前記インバータは、入力信号を受信するように構成された入力と、出力信号を生成するように構成された出力と、を含む、
を備え、
前記第１、第２、第３、および第４のセットのＦＥＴのプロセス速度を示すプロセス速度信号を生成するように構成された第１のリング発振器と、
前記プロセス速度信号に基づいて、前記相補セレクト信号のセットおよび前記非相補セレクト信号のセットを生成するように構成されたコントローラと、
を備える装置。
【請求項2】
前記コントローラは、第１の速度を示す前記プロセス速度信号に基づいて、前記第２および第３のセットのＦＥＴの第１の数量をオンにするように、前記相補セレクト信号のセットおよび前記非相補セレクト信号のセットを生成することと、
前記第１の速度より低い第２の速度を示す前記プロセス速度信号に基づいて、前記第２および第３のセットのＦＥＴの第２の数量をオンにするように、前記相補セレクト信号のセットおよび前記非相補セレクト信号のセットを生成することと、ここにおいて、前記第１の数量は、前記第２の数量より少ない、
を行うように構成される、請求項１に記載の装置。
【請求項3】
前記第１の電圧レールまたは前記第２の電圧レールのうちの少なくとも１つに結合された出力を含む供給電圧ジェネレータをさらに備え、ここにおいて、前記コントローラは、前記供給電圧ジェネレータの前記出力に結合された入力と、前記第２および第３のセットのＦＥＴのそれぞれ前記第２および第３のセットのゲートに結合された出力と、を含む、請求項１に記載の装置。
【請求項4】
装置であって、
遅延素子と、前記遅延素子は、
互いに結合されかつ第１の制御電圧を受信するように構成された第１のセットのゲートを含む、第１のセットの電界効果トランジスタ（ＦＥＴ）と、
第１の電圧レールと第１のノードとの間で、それぞれ、前記第１のセットのＦＥＴと直列に結合された第２のセットのＦＥＴと、ここにおいて、前記第２のセットのＦＥＴは、それぞれ、相補セレクト信号のセットを受信するように構成された第２のセットのゲートを含み、
第３のセットのＦＥＴと、ここにおいて、前記第３のセットのＦＥＴは、それぞれ、非相補セレクト信号のセットを受信するように構成された第３のセットのゲートを含み、
第２のノードと第２の電圧レールとの間で、それぞれ、前記第３のセットのＦＥＴと直列に結合された第４のセットのＦＥＴと、ここにおいて、前記第４のセットのＦＥＴは、互いに結合されかつ第２の制御電圧を受信するように構成された第４のセットのゲートを含み、
前記第１のノードと前記第２のノードとの間に結合されたインバータと、ここにおいて、前記インバータは、入力信号を受信するように構成された入力と、出力信号を生成するように構成された出力と、を含む、
を備え、
前記第１の電圧レールと前記第２の電圧レールとの間の供給電圧差を生成するように構成された供給電圧ジェネレータと、
前記供給電圧差に基づいて、前記相補セレクト信号のセットおよび前記非相補セレクト信号のセットを生成するように構成されたコントローラと、
を備える装置。
【請求項5】
前記コントローラは、前記供給電圧差が第１のレベルにあることに基づいて、前記第２および第３のセットのＦＥＴの第１の数量をオンにするように、前記相補セレクト信号のセットおよび前記非相補セレクト信号のセットを生成することと、
前記供給電圧差が前記第１のレベルより低い第２のレベルにあることに基づいて、前記第２および第３のセットのＦＥＴの第２の数量をオンにするように、前記相補セレクト信号のセットおよび前記非相補セレクト信号のセットを生成することと、ここにおいて、前記第１の数量は、前記第２の数量より少ない、
を行なうように構成される、請求項４に記載の装置。
【請求項6】
前記第１および第４のＦＥＴのそれぞれ前記第１および第４のセットのゲートに結合された出力を含む制御回路をさらに備える、請求項１に記載の装置。
【請求項7】
前記第１および第２の制御電圧を生成するように構成された制御回路をさらに備える、請求項１に記載の装置。
【請求項8】
前記制御回路は、前記出力信号と前記入力信号との間に特定の遅延を生成するために、前記第１および第２の制御電圧を生成するように構成される、請求項７に記載の装置。
【請求項9】
前記制御回路は、前記相補信号のセットおよび前記非相補信号のセットに基づいて、前記第１および第２の制御電圧を生成するように構成される、請求項７に記載の装置。
【請求項10】
前記制御回路は、クロック分配回路（ＣＤＣ）を備える、請求項７に記載の装置。
【請求項11】
前記ＣＤＣは、基準信号を受信するように構成された第１の入力を含む位相検出器と、
前記位相検出器の少なくとも１つの出力にそれぞれ結合された少なくとも１つの入力を含むチャージポンプと、ここにおいて、前記チャージポンプは、前記第２の制御電圧を生成するように構成された出力を含み、
前記チャージポンプの前記出力に結合された入力と、前記第１の制御電圧を生成するように構成された出力と、を含む第１の制御電圧ジェネレータと、
第２のリング発振器であって、
前記チャージポンプの前記出力および前記第１の制御電圧ジェネレータの前記出力にそれぞれ結合された第１のセットの入力と、
前記相補信号のセットおよび前記非相補信号のセットをそれぞれ受信するように構成された第２のセットの入力と、
を備える第２のリング発振器と、
前記第２のリング発振器の出力に結合された入力と、前記位相検出器の第２の入力に結合された出力と、を含む分周器と、
を備える、請求項１０に記載の装置。
【請求項12】
前記第２のリング発振器は、前記遅延素子でそれぞれ構成された遅延素子のリングを備える、請求項１１に記載の装置。
【請求項13】
前記遅延素子でそれぞれ構成された、カスケード接続された遅延素子のセットをそれぞれ備える、少なくとも１つの調整可能な遅延線をさらに備える、請求項１に記載の装置。
【請求項14】
前記相補セレクト信号のセットおよび前記非相補セレクト信号のセットのうちの少なくとも１つは、動作中にオンにされる前記第２および第３のセットの前記ＦＥＴのうちの対応する少なくとも１つを維持するように固定される、請求項１に記載の装置。
【請求項15】
方法であって、遅延素子におけるデバイスのプロセス速度を示す信号を生成するようにリング発振器を動作させることと、ここにおいて、前記遅延素子は、第１の電圧レールと第２の電圧レールとの間に直列に結合された、電流ソース、インバータ、および電流シンクを備え、
前記プロセス速度に基づいて、前記電流ソースおよび前記電流シンクのサイズを設定するための制御信号を与えることと、
前記インバータの入力に印加される入力信号と、前記インバータの出力において生成される出力信号との間の遅延を設定するために、前記電流ソースおよび前記電流シンクに電流制御電圧を与えることと、
を備える方法。
【請求項16】
前記制御信号を与えることは、前記プロセス速度に反比例して、前記電流ソースおよび前記電流シンクの前記サイズを設定することを備える、請求項１５に記載の方法。
【請求項17】
前記制御信号を与えることは、前記遅延素子に供給される供給電圧に反比例して、前記電流ソースおよび前記電流シンクの前記サイズを設定することを備える、請求項１５に記載の方法。
【請求項18】
前記電流ソースおよび前記電流シンクの前記サイズを設定した後に、前記電流制御電圧を設定することをさらに備える、請求項１５に記載の方法。
【請求項19】
装置であって、遅延素子におけるデバイスのプロセス速度を示す信号を生成するためのリング発振器手段と、ここにおいて、前記遅延素子は、第１の電圧レールと第２の電圧レールとの間に直列に結合された、電流ソース、インバータ、および電流シンクを備え、
前記プロセス速度に基づいて、前記電流ソースおよび前記電流シンクのサイズを設定するための制御信号を与えるための手段と、
前記インバータの入力に印加される入力信号と、前記インバータの出力において生成される出力信号との間の遅延を設定するために、前記電流ソースおよび前記電流シンクに電流制御電圧を与えるための手段と、
を備える装置。
【請求項20】
前記制御信号を与えるための前記手段は、前記プロセス速度に反比例して、前記電流ソースおよび前記電流シンクの前記サイズを設定するための手段を備える、請求項１９に記載の装置。
【請求項21】
前記制御信号を与えるための前記手段は、前記遅延素子に供給される供給電圧に反比例して、前記電流ソースおよび前記電流シンクの前記サイズを設定するための手段を備える、請求項１９に記載の装置。
【請求項22】
前記電流制御電圧を設定するための前記手段は、前記電流ソースおよび前記電流シンクの前記サイズを設定するための前記手段が前記サイズを設定した後に、前記電流制御電圧を設定するように構成される、請求項１９に記載の装置。
【請求項23】
ワイヤレス通信デバイスであって、メモリデバイスと、
前記メモリデバイスに結合されたメモリインターフェースと、ここにおいて、前記メモリインターフェースは、複数の遅延素子を備え、前記複数の遅延素子は、
互いに結合されかつ第１の制御電圧を受信するように構成された第１のセットのゲートを含む、第１のセットの電界効果トランジスタ（ＦＥＴ）と、
第１の電圧レールと第１のノードとの間で、それぞれ、前記第１のセットのＦＥＴと直列に結合された第２のセットのＦＥＴと、ここにおいて、前記第２のセットのＦＥＴは、それぞれ、相補セレクト信号のセットを受信するように構成された第２のセットのゲートを含み、
第３のセットのＦＥＴと、ここにおいて、前記第３のセットのＦＥＴは、それぞれ、非相補セレクト信号のセットを受信するように構成された第３のセットのゲートを含み、
第２のノードと第２の電圧レールとの間で、それぞれ、前記第３のセットのＦＥＴと直列に結合された第４のセットのＦＥＴと、ここにおいて、前記第４のセットのＦＥＴは、互いに結合されかつ第２の制御電圧を受信するように構成された第４のセットのゲートを含み、
前記第１のノードと前記第２のノードとの間に結合されたインバータと、ここにおいて、前記インバータは、入力信号を受信するように構成された入力と、出力信号を生成するように構成された出力と、を含む、
をそれぞれ備え、
前記メモリインターフェースに結合された少なくとも１つのデジタル信号処理コアと、
前記少なくとも１つのデジタル信号処理コアに結合されたトランシーバと、
前記トランシーバに結合された少なくとも１つのアンテナと、
前記第１、第２、第３、および第４のセットのＦＥＴのプロセス速度を示すプロセス速度信号を生成するように構成されたリング発振器と、
前記プロセス速度信号に基づいて、前記相補セレクト信号のセットおよび前記非相補セレクト信号のセットを生成するように構成されたコントローラと、
を備えるワイヤレス通信デバイス。
【請求項24】
前記メモリインターフェースは、供給電圧ジェネレータをさらに備え、ここにおいて、前記コントローラは、前記供給電圧ジェネレータの出力に結合された入力と、前記第２および第３のセットのＦＥＴのそれぞれ前記第２および第３のセットのゲートに結合された出力と、を含む、
請求項２３に記載のワイヤレス通信デバイス。
【請求項25】
前記メモリインターフェースは、前記第１の電圧レールと前記第２の電圧レールとの間の供給電圧差を生成するように構成された供給電圧ジェネレータをさらに備え、ここにおいて、前記コントローラは、前記供給電圧差に基づいて、前記相補セレクト信号のセットおよび前記非相補セレクト信号のセットを生成するように構成される、
請求項２３に記載のワイヤレス通信デバイス。
【請求項26】
前記メモリインターフェースは、前記第１および第４のセットのＦＥＴのそれぞれ前記第１および第４のセットのゲートに結合された出力を含む制御回路をさらに備える、請求項２３に記載のワイヤレス通信デバイス。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】０１５８
【補正方法】変更
【補正の内容】
【0158】
[0068]本開示の先の説明は、いかなる当業者であっても、本開示の製造または使用を可能にするように提供される。本開示への様々な変更は、当業者には容易に明らかとなり、本明細書で定義した一般原理は、本開示の趣旨または範囲から逸脱することなく、他の変形形態に適用され得る。したがって、本開示は、本明細書で説明された例に限定されるようには意図されず、本明細書で開示された原理および新規の特徴に合致する最も広い範囲を与えられることとなる。
以下に本願の出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］ 装置であって、
遅延素子を備え、前記遅延素子は、
互いに結合されかつ第１の制御電圧を受信するように構成された第１のセットのゲートを含む、第１のセットの電界効果トランジスタ（ＦＥＴ）と、
第１の電圧レールと第１のノードとの間で、それぞれ、前記第１のセットのＦＥＴと直列に結合された第２のセットのＦＥＴと、ここにおいて、前記第２のセットのＦＥＴは、それぞれ、相補セレクト信号のセットを受信するように構成された第２のセットのゲートを含み、
第３のセットのＦＥＴと、ここにおいて、前記第３のセットのＦＥＴは、それぞれ、非相補セレクト信号のセットを受信するように構成された第３のセットのゲートを含み、
第２のノードと第２の電圧レールとの間で、それぞれ、前記第３のセットのＦＥＴと直列に結合された第４のセットのＦＥＴと、ここにおいて、前記第４のセットのＦＥＴは、互いに結合されかつ第２の制御電圧を受信するように構成された第４のセットのゲートを含み、
前記第１のノードと前記第２のノードとの間に結合されたインバータと、ここにおいて、前記インバータは、入力信号を受信するように構成された入力と、出力信号を生成するように構成された出力と、を含む、
を備える、装置。
［Ｃ２］ プロセス速度決定回路と、
前記プロセス速度決定回路に結合された入力と、前記第２および第３のセットのＦＥＴのそれぞれ前記第２および第３のセットのゲートに結合された出力と、を含むコントローラと、
をさらに備える、Ｃ１に記載の装置。
［Ｃ３］ 前記第１、第２、第３、および第４のセットのＦＥＴに関連するプロセス速度を示すプロセス速度信号を生成するように構成されたプロセス速度決定回路と、
前記プロセス速度信号に基づいて、前記相補セレクト信号のセットおよび前記非相補セレクト信号のセットを生成するように構成されたコントローラと、
をさらに備える、Ｃ１に記載の装置。
［Ｃ４］ 前記コントローラは、
第１の速度（first speed）を示す前記プロセス速度信号に基づいて、前記第２および第３のセットのＦＥＴの第１の数量（first amount）をオンにするように、前記相補セレクト信号のセットおよび前記非相補セレクト信号のセットを生成することと、
前記第１の速度より低い第２の速度（second speed）を示す前記プロセス速度信号に基づいて、前記第２および第３のセットのＦＥＴの第２の数量（second speed）をオンにするように、前記相補セレクト信号のセットおよび前記非相補セレクト信号のセットを生成することと、ここにおいて、前記第１の数量は、前記第２の数量より少ない、
を行うように構成される、Ｃ３に記載の装置。
［Ｃ５］ 前記第１の電圧レールまたは前記第２の電圧レールのうちの少なくとも１つに結合された出力を含む供給電圧ジェネレータと、
前記供給電圧ジェネレータの前記出力に結合された入力と、前記第２および第３のセットのＦＥＴのそれぞれ前記第２および第３のセットのゲートに結合された出力と、を含むコントローラと、
をさらに備える、Ｃ１に記載の装置。
［Ｃ６］ 前記第１の電圧レールと前記第２の電圧レールとの間の供給電圧差を生成するように構成された供給電圧ジェネレータと、
前記供給電圧差に基づいて、前記相補セレクト信号のセットおよび前記非相補セレクト信号のセットを生成するように構成されたコントローラと、
をさらに備える、Ｃ１に記載の装置。
［Ｃ７］ 前記コントローラは、
前記供給電圧差が第１のレベル（first level）にあることに基づいて、前記第２および第３のセットのＦＥＴの第１の数量をオンにするように、前記相補セレクト信号のセットおよび前記非相補セレクト信号のセットを生成することと、
前記供給電圧差が前記第１のレベルより低い第２のレベル（second level）にあることに基づいて、前記第２および第３のセットのＦＥＴの第２の数量をオンにするように、前記相補セレクト信号のセットおよび前記非相補セレクト信号のセットを生成することと、ここにおいて、前記第１の数量は、前記第２の数量より少ない、
を行なうように構成される、Ｃ６に記載の装置。
［Ｃ８］ 前記第１および第４のＦＥＴのそれぞれ前記第１および第４のセットのゲートに結合された出力を含む制御回路をさらに備える、Ｃ１に記載の装置。
［Ｃ９］ 前記第１および第２の制御電圧を生成するように構成された制御回路をさらに備える、Ｃ１に記載の装置。
［Ｃ１０］ 前記制御回路は、前記出力信号と前記入力信号との間に特定の遅延を生成するために、前記第１および第２の制御電圧を生成するように構成される、Ｃ９に記載の装置。
［Ｃ１１］ 前記制御回路は、前記相補信号のセットおよび前記非相補信号のセットに基づいて、前記第１および第２の制御電圧を生成するように構成される、Ｃ９に記載の装置。
［Ｃ１２］ 前記制御回路は、クロック分配回路（ＣＤＣ）を備える、Ｃ９に記載の装置。
［Ｃ１３］ 前記ＣＤＣは、
基準信号を受信するように構成された第１の入力を含む位相検出器と、
前記位相検出器の少なくとも１つの出力にそれぞれ結合された少なくとも１つの入力を含むチャージポンプと、ここにおいて、前記チャージポンプは、前記第２の制御電圧を生成するように構成された出力を含み、
前記チャージポンプの前記出力に結合された入力と、前記第１の制御電圧を生成するように構成された出力と、を含む第１の制御電圧ジェネレータと、
リング発振器であって、
前記チャージポンプの前記出力および前記第１の制御電圧ジェネレータの前記出力にそれぞれ結合された第１のセットの入力と、
前記相補信号のセットおよび前記非相補信号のセットをそれぞれ受信するように構成された第２のセットの入力と、
を備えるリング発振器と、
前記リング発振器の出力に結合された入力と、前記位相検出器の第２の入力に結合された出力と、を含む分周器と、
を備える、Ｃ１２に記載の装置。
［Ｃ１４］ 前記リング発振器は、前記遅延素子でそれぞれ構成された遅延素子のリングを備える、Ｃ１３に記載の装置。
［Ｃ１５］ 前記遅延素子でそれぞれ構成された、カスケード接続された遅延素子のセットをそれぞれ備える、少なくとも１つの調整可能な遅延線をさらに備える、Ｃ１に記載の装置。
［Ｃ１６］ 前記相補セレクト信号のセットおよび前記非相補セレクト信号のセットのうちの少なくとも１つは、動作中にオンにされる前記第２および第３のセットの前記ＦＥＴのうちの対応する少なくとも１つを維持するように固定される、Ｃ１に記載の装置。
［Ｃ１７］ 方法であって、
遅延素子に関連付けられたプロセス速度または前記遅延素子に与えられる供給電圧を決定することと、ここにおいて、前記遅延素子は、第１の電圧レールと第２の電圧レールとの間に直列に結合された、電流ソース、インバータ、および電流シンクを備え、
前記プロセス速度または前記供給電圧に基づいて、前記電流ソースおよび前記電流シンクのサイズを設定するための制御信号を与えることと、
前記インバータの入力に印加される入力信号と、前記インバータの出力において生成される出力信号との間の遅延を設定するために、前記電流ソースおよび前記電流シンクに電流制御電圧を与えることと、
を備える方法。
［Ｃ１８］ 前記制御信号を与えることは、前記プロセス速度に反比例して、前記電流ソースおよび前記電流シンクの前記サイズを設定することを備える、Ｃ１７に記載の方法。
［Ｃ１９］ 前記制御信号を与えることは、前記供給電圧に反比例して、前記電流ソースおよび前記電流シンクの前記サイズを設定することを備える、Ｃ１７に記載の方法。
［Ｃ２０］ 前記電流ソースおよび前記電流シンクの前記サイズを設定した後に、前記電流制御電圧を設定することをさらに備える、Ｃ１７に記載の方法。
［Ｃ２１］ 装置であって、
遅延素子に関連付けられたプロセス速度または前記遅延素子に与えられる供給電圧を決定するための手段と、ここにおいて、前記遅延素子は、第１の電圧レールと第２の電圧レールとの間に直列に結合された、電流ソース、インバータ、および電流シンクを備え、
前記プロセス速度または前記供給電圧に基づいて、前記電流ソースおよび前記電流シンクのサイズを設定するための制御信号を与えるための手段と、
前記インバータの入力に印加される入力信号と、前記インバータの出力において生成される出力信号との間の遅延を設定するために、前記電流ソースおよび前記電流シンクに電流制御電圧を与えるための手段と、
を備える装置。
［Ｃ２２］ 前記制御信号を与えるための前記手段は、前記プロセス速度に反比例して、前記電流ソースおよび前記電流シンクの前記サイズを設定するための手段を備える、Ｃ２１に記載の装置。
［Ｃ２３］ 前記制御信号を与えるための前記手段は、前記供給電圧に反比例して、前記電流ソースおよび前記電流シンクの前記サイズを設定するための手段を備える、Ｃ２１に記載の装置。
［Ｃ２４］ 前記電流制御電圧を設定するための前記手段は、前記電流ソースおよび前記電流シンクの前記サイズを設定するための前記手段が前記サイズを設定した後に、前記電流制御電圧を設定するように構成される、Ｃ２１に記載の装置。
［Ｃ２５］ ワイヤレス通信デバイスであって、
メモリデバイスと、
前記メモリデバイスに結合されたメモリインターフェースと、ここにおいて、前記メモリインターフェースは、複数の遅延素子を備え、前記複数の遅延素子は、
互いに結合されかつ第１の制御電圧を受信するように構成された第１のセットのゲートを含む、第１のセットの電界効果トランジスタ（ＦＥＴ）と、
第１の電圧レールと第１のノードとの間で、それぞれ、前記第１のセットのＦＥＴと直列に結合された第２のセットのＦＥＴと、ここにおいて、前記第２のセットのＦＥＴは、それぞれ、相補セレクト信号のセットを受信するように構成された第２のセットのゲートを含み、
第３のセットのＦＥＴと、ここにおいて、前記第３のセットのＦＥＴは、それぞれ、非相補セレクト信号のセットを受信するように構成された第３のセットのゲートを含み、
第２のノードと第２の電圧レールとの間で、それぞれ、前記第３のセットのＦＥＴと直列に結合された第４のセットのＦＥＴと、ここにおいて、前記第４のセットのＦＥＴは、互いに結合されかつ第２の制御電圧を受信するように構成された第４のセットのゲートを含み、
前記第１のノードと前記第２のノードとの間に結合されたインバータと、ここにおいて、前記インバータは、入力信号を受信するように構成された入力と、出力信号を生成するように構成された出力と、を含む、
をそれぞれ備え、
前記メモリインターフェースに結合された少なくとも１つのデジタル信号処理コアと、
前記少なくとも１つのデジタル信号処理コアに結合されたトランシーバと、
前記トランシーバに結合された少なくとも１つのアンテナと、
を備えるワイヤレス通信デバイス。
［Ｃ２６］ プロセス速度決定回路と、
前記プロセス速度決定回路に結合された入力と、前記第２および第３のセットのＦＥＴのそれぞれ前記第２および第３のセットのゲートに結合された出力と、を含むコントローラと、
をさらに備える、Ｃ２５に記載のワイヤレス通信デバイス。
［Ｃ２７］ 前記第１、第２、第３、および第４のセットのＦＥＴに関連するプロセス速度を示すプロセス速度信号を生成するように構成されたプロセス速度決定回路と、
前記プロセス速度信号に基づいて、前記相補セレクト信号のセットおよび前記非相補セレクト信号のセットを生成するように構成されたコントローラと、
をさらに備える、Ｃ２５に記載のワイヤレス通信デバイス。
［Ｃ２８］ 前記メモリインターフェースは、
供給電圧ジェネレータと、
前記供給電圧ジェネレータの出力に結合された入力と、前記第２および第３のセットのＦＥＴのそれぞれ前記第２および第３のセットのゲートに結合された出力と、を含むコントローラと、
をさらに備える、Ｃ２５に記載のワイヤレス通信デバイス。
［Ｃ２９］ 前記メモリインターフェースは、
前記第１の電圧レールと前記第２の電圧レールとの間の供給電圧差を生成するように構成された供給電圧ジェネレータと、
前記供給電圧差に基づいて、前記相補セレクト信号のセットおよび前記非相補セレクト信号のセットを生成するように構成されたコントローラと、
をさらに備える、Ｃ２５に記載のワイヤレス通信デバイス。
［Ｃ３０］ 前記メモリインターフェースは、前記第１および第４のＦＥＴのそれぞれ前記第１および第４のセットのゲートに結合された出力を含む制御回路をさらに備える、Ｃ２５に記載のワイヤレス通信デバイス。
以下に本願の出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］ 装置であって、
遅延素子を備え、前記遅延素子は、
互いに結合されかつ第１の制御電圧を受信するように構成された第１のセットのゲートを含む、第１のセットの電界効果トランジスタ（ＦＥＴ）と、
第１の電圧レールと第１のノードとの間で、それぞれ、前記第１のセットのＦＥＴと直列に結合された第２のセットのＦＥＴと、ここにおいて、前記第２のセットのＦＥＴは、それぞれ、相補セレクト信号のセットを受信するように構成された第２のセットのゲートを含み、
第３のセットのＦＥＴと、ここにおいて、前記第３のセットのＦＥＴは、それぞれ、非相補セレクト信号のセットを受信するように構成された第３のセットのゲートを含み、
第２のノードと第２の電圧レールとの間で、それぞれ、前記第３のセットのＦＥＴと直列に結合された第４のセットのＦＥＴと、ここにおいて、前記第４のセットのＦＥＴは、互いに結合されかつ第２の制御電圧を受信するように構成された第４のセットのゲートを含み、
前記第１のノードと前記第２のノードとの間に結合されたインバータと、ここにおいて、前記インバータは、入力信号を受信するように構成された入力と、出力信号を生成するように構成された出力と、を含む、
を備える、装置。
［Ｃ２］ プロセス速度決定回路と、
前記プロセス速度決定回路に結合された入力と、前記第２および第３のセットのＦＥＴのそれぞれ前記第２および第３のセットのゲートに結合された出力と、を含むコントローラと、
をさらに備える、Ｃ１に記載の装置。
［Ｃ３］ 前記第１、第２、第３、および第４のセットのＦＥＴに関連するプロセス速度を示すプロセス速度信号を生成するように構成されたプロセス速度決定回路と、
前記プロセス速度信号に基づいて、前記相補セレクト信号のセットおよび前記非相補セレクト信号のセットを生成するように構成されたコントローラと、
をさらに備える、Ｃ１に記載の装置。
［Ｃ４］ 前記コントローラは、
第１の速度（first speed）を示す前記プロセス速度信号に基づいて、前記第２および第３のセットのＦＥＴの第１の数量（first amount）をオンにするように、前記相補セレクト信号のセットおよび前記非相補セレクト信号のセットを生成することと、
前記第１の速度より低い第２の速度（second speed）を示す前記プロセス速度信号に基づいて、前記第２および第３のセットのＦＥＴの第２の数量（second speed）をオンにするように、前記相補セレクト信号のセットおよび前記非相補セレクト信号のセットを生成することと、ここにおいて、前記第１の数量は、前記第２の数量より少ない、
を行うように構成される、Ｃ３に記載の装置。
［Ｃ５］ 前記第１の電圧レールまたは前記第２の電圧レールのうちの少なくとも１つに結合された出力を含む供給電圧ジェネレータと、
前記供給電圧ジェネレータの前記出力に結合された入力と、前記第２および第３のセットのＦＥＴのそれぞれ前記第２および第３のセットのゲートに結合された出力と、を含むコントローラと、
をさらに備える、Ｃ１に記載の装置。
［Ｃ６］ 前記第１の電圧レールと前記第２の電圧レールとの間の供給電圧差を生成するように構成された供給電圧ジェネレータと、
前記供給電圧差に基づいて、前記相補セレクト信号のセットおよび前記非相補セレクト信号のセットを生成するように構成されたコントローラと、
をさらに備える、Ｃ１に記載の装置。
［Ｃ７］ 前記コントローラは、
前記供給電圧差が第１のレベル（first level）にあることに基づいて、前記第２および第３のセットのＦＥＴの第１の数量をオンにするように、前記相補セレクト信号のセットおよび前記非相補セレクト信号のセットを生成することと、
前記供給電圧差が前記第１のレベルより低い第２のレベル（second level）にあることに基づいて、前記第２および第３のセットのＦＥＴの第２の数量をオンにするように、前記相補セレクト信号のセットおよび前記非相補セレクト信号のセットを生成することと、ここにおいて、前記第１の数量は、前記第２の数量より少ない、
を行なうように構成される、Ｃ６に記載の装置。
［Ｃ８］ 前記第１および第４のＦＥＴのそれぞれ前記第１および第４のセットのゲートに結合された出力を含む制御回路をさらに備える、Ｃ１に記載の装置。
［Ｃ９］ 前記第１および第２の制御電圧を生成するように構成された制御回路をさらに備える、Ｃ１に記載の装置。
［Ｃ１０］ 前記制御回路は、前記出力信号と前記入力信号との間に特定の遅延を生成するために、前記第１および第２の制御電圧を生成するように構成される、Ｃ９に記載の装置。
［Ｃ１１］ 前記制御回路は、前記相補信号のセットおよび前記非相補信号のセットに基づいて、前記第１および第２の制御電圧を生成するように構成される、Ｃ９に記載の装置。
［Ｃ１２］ 前記制御回路は、クロック分配回路（ＣＤＣ）を備える、Ｃ９に記載の装置。
［Ｃ１３］ 前記ＣＤＣは、
基準信号を受信するように構成された第１の入力を含む位相検出器と、
前記位相検出器の少なくとも１つの出力にそれぞれ結合された少なくとも１つの入力を含むチャージポンプと、ここにおいて、前記チャージポンプは、前記第２の制御電圧を生成するように構成された出力を含み、
前記チャージポンプの前記出力に結合された入力と、前記第１の制御電圧を生成するように構成された出力と、を含む第１の制御電圧ジェネレータと、
リング発振器であって、
前記チャージポンプの前記出力および前記第１の制御電圧ジェネレータの前記出力にそれぞれ結合された第１のセットの入力と、
前記相補信号のセットおよび前記非相補信号のセットをそれぞれ受信するように構成された第２のセットの入力と、
を備えるリング発振器と、
前記リング発振器の出力に結合された入力と、前記位相検出器の第２の入力に結合された出力と、を含む分周器と、
を備える、Ｃ１２に記載の装置。
［Ｃ１４］ 前記リング発振器は、前記遅延素子でそれぞれ構成された遅延素子のリングを備える、Ｃ１３に記載の装置。
［Ｃ１５］ 前記遅延素子でそれぞれ構成された、カスケード接続された遅延素子のセットをそれぞれ備える、少なくとも１つの調整可能な遅延線をさらに備える、Ｃ１に記載の装置。
［Ｃ１６］ 前記相補セレクト信号のセットおよび前記非相補セレクト信号のセットのうちの少なくとも１つは、動作中にオンにされる前記第２および第３のセットの前記ＦＥＴのうちの対応する少なくとも１つを維持するように固定される、Ｃ１に記載の装置。
［Ｃ１７］ 方法であって、
遅延素子に関連付けられたプロセス速度または前記遅延素子に与えられる供給電圧を決定することと、ここにおいて、前記遅延素子は、第１の電圧レールと第２の電圧レールとの間に直列に結合された、電流ソース、インバータ、および電流シンクを備え、
前記プロセス速度または前記供給電圧に基づいて、前記電流ソースおよび前記電流シンクのサイズを設定するための制御信号を与えることと、
前記インバータの入力に印加される入力信号と、前記インバータの出力において生成される出力信号との間の遅延を設定するために、前記電流ソースおよび前記電流シンクに電流制御電圧を与えることと、
を備える方法。
［Ｃ１８］ 前記制御信号を与えることは、前記プロセス速度に反比例して、前記電流ソースおよび前記電流シンクの前記サイズを設定することを備える、Ｃ１７に記載の方法。
［Ｃ１９］ 前記制御信号を与えることは、前記供給電圧に反比例して、前記電流ソースおよび前記電流シンクの前記サイズを設定することを備える、Ｃ１７に記載の方法。
［Ｃ２０］ 前記電流ソースおよび前記電流シンクの前記サイズを設定した後に、前記電流制御電圧を設定することをさらに備える、Ｃ１７に記載の方法。
［Ｃ２１］ 装置であって、
遅延素子に関連付けられたプロセス速度または前記遅延素子に与えられる供給電圧を決定するための手段と、ここにおいて、前記遅延素子は、第１の電圧レールと第２の電圧レールとの間に直列に結合された、電流ソース、インバータ、および電流シンクを備え、
前記プロセス速度または前記供給電圧に基づいて、前記電流ソースおよび前記電流シンクのサイズを設定するための制御信号を与えるための手段と、
前記インバータの入力に印加される入力信号と、前記インバータの出力において生成される出力信号との間の遅延を設定するために、前記電流ソースおよび前記電流シンクに電流制御電圧を与えるための手段と、
を備える装置。
［Ｃ２２］ 前記制御信号を与えるための前記手段は、前記プロセス速度に反比例して、前記電流ソースおよび前記電流シンクの前記サイズを設定するための手段を備える、Ｃ２１に記載の装置。
［Ｃ２３］ 前記制御信号を与えるための前記手段は、前記供給電圧に反比例して、前記電流ソースおよび前記電流シンクの前記サイズを設定するための手段を備える、Ｃ２１に記載の装置。
［Ｃ２４］ 前記電流制御電圧を設定するための前記手段は、前記電流ソースおよび前記電流シンクの前記サイズを設定するための前記手段が前記サイズを設定した後に、前記電流制御電圧を設定するように構成される、Ｃ２１に記載の装置。
［Ｃ２５］ ワイヤレス通信デバイスであって、
メモリデバイスと、
前記メモリデバイスに結合されたメモリインターフェースと、ここにおいて、前記メモリインターフェースは、複数の遅延素子を備え、前記複数の遅延素子は、
互いに結合されかつ第１の制御電圧を受信するように構成された第１のセットのゲートを含む、第１のセットの電界効果トランジスタ（ＦＥＴ）と、
第１の電圧レールと第１のノードとの間で、それぞれ、前記第１のセットのＦＥＴと直列に結合された第２のセットのＦＥＴと、ここにおいて、前記第２のセットのＦＥＴは、それぞれ、相補セレクト信号のセットを受信するように構成された第２のセットのゲートを含み、
第３のセットのＦＥＴと、ここにおいて、前記第３のセットのＦＥＴは、それぞれ、非相補セレクト信号のセットを受信するように構成された第３のセットのゲートを含み、
第２のノードと第２の電圧レールとの間で、それぞれ、前記第３のセットのＦＥＴと直列に結合された第４のセットのＦＥＴと、ここにおいて、前記第４のセットのＦＥＴは、互いに結合されかつ第２の制御電圧を受信するように構成された第４のセットのゲートを含み、
前記第１のノードと前記第２のノードとの間に結合されたインバータと、ここにおいて、前記インバータは、入力信号を受信するように構成された入力と、出力信号を生成するように構成された出力と、を含む、
をそれぞれ備え、
前記メモリインターフェースに結合された少なくとも１つのデジタル信号処理コアと、
前記少なくとも１つのデジタル信号処理コアに結合されたトランシーバと、
前記トランシーバに結合された少なくとも１つのアンテナと、
を備えるワイヤレス通信デバイス。
［Ｃ２６］ プロセス速度決定回路と、
前記プロセス速度決定回路に結合された入力と、前記第２および第３のセットのＦＥＴのそれぞれ前記第２および第３のセットのゲートに結合された出力と、を含むコントローラと、
をさらに備える、Ｃ２５に記載のワイヤレス通信デバイス。
［Ｃ２７］ 前記第１、第２、第３、および第４のセットのＦＥＴに関連するプロセス速度を示すプロセス速度信号を生成するように構成されたプロセス速度決定回路と、
前記プロセス速度信号に基づいて、前記相補セレクト信号のセットおよび前記非相補セレクト信号のセットを生成するように構成されたコントローラと、
をさらに備える、Ｃ２５に記載のワイヤレス通信デバイス。
［Ｃ２８］ 前記メモリインターフェースは、
供給電圧ジェネレータと、
前記供給電圧ジェネレータの出力に結合された入力と、前記第２および第３のセットのＦＥＴのそれぞれ前記第２および第３のセットのゲートに結合された出力と、を含むコントローラと、
をさらに備える、Ｃ２５に記載のワイヤレス通信デバイス。
［Ｃ２９］ 前記メモリインターフェースは、
前記第１の電圧レールと前記第２の電圧レールとの間の供給電圧差を生成するように構成された供給電圧ジェネレータと、
前記供給電圧差に基づいて、前記相補セレクト信号のセットおよび前記非相補セレクト信号のセットを生成するように構成されたコントローラと、
をさらに備える、Ｃ２５に記載のワイヤレス通信デバイス。
［Ｃ３０］ 前記メモリインターフェースは、前記第１および第４のＦＥＴのそれぞれ前記第１および第４のセットのゲートに結合された出力を含む制御回路をさらに備える、Ｃ２５に記載のワイヤレス通信デバイス。
【国際調査報告】