特表 2024-508675 センサアレイ、センサアレイを動作させるための方法、およびセンサアレイを動作させるための方法を実行するためのコンピュータプログラム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-02-28

(54)【発明の名称】センサアレイ、センサアレイを動作させるための方法、およびセンサアレイを動作させるための方法を実行するためのコンピュータプログラム

(51)【国際特許分類】

   A61B 5/388 20210101AFI20240220BHJP

   H03M 3/02 20060101ALI20240220BHJP

   A61B 5/294 20210101ALI20240220BHJP

   A61B 5/311 20210101ALI20240220BHJP

【ＦＩ】

A61B5/388

H03M3/02

A61B5/294

A61B5/311

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2023547613

(86)(22)【出願日】2021-11-08

(85)【翻訳文提出日】2023-10-03

(86)【国際出願番号】 EP2021080979

(87)【国際公開番号】W WO2022167112

(87)【国際公開日】2022-08-11

(31)【優先権主張番号】21155294.8

(32)【優先日】2021-02-04

(33)【優先権主張国・地域又は機関】EP

(81)【指定国・地域】

(71)【出願人】

【識別番号】523297505

【氏名又は名称】アルベルト－ルートヴィヒス－ウニヴェルジテート フライブルク

【氏名又は名称原語表記】Ａｌｂｅｒｔ－Ｌｕｄｗｉｇｓ－Ｕｎｉｖｅｒｓｉｔａｅｔ Ｆｒｅｉｂｕｒｇ

【住所又は居所原語表記】Ｆｒｉｅｄｒｉｃｈｓｔｒａｓｓｅ ３９ ７９０９８ Ｆｒｅｉｂｕｒｇ，Ｇｅｒｍａｎｙ

(74)【代理人】

【識別番号】100134119

【弁理士】

【氏名又は名称】奥町 哲行

(72)【発明者】

【氏名】ヴェンドラー・ダニエル

(72)【発明者】

【氏名】デドリゴ・ダニエル

(72)【発明者】

【氏名】マノリ・イアノス

【テーマコード（参考）】

4C127

5J064

【Ｆターム（参考）】

4C127AA04

4C127DD01

4C127GG11

4C127KK07

4C127LL08

5J064BA03

5J064BA06

5J064BC05

5J064BC06

5J064BC10

5J064BC11

5J064BC15

5J064BC16

(57)【要約】

センサアレイは、プローブ信号を提供するためのベースと、複数のモジュール式記録サイトとを備える。複数のモジュール式記録サイトの各モジュール式記録サイトは、信号を受信し、インサイチュアナログデジタル変換器を使用して信号をデジタルセンサ信号に変換し、通信インターフェースを使用してデジタルセンサ信号をベースに提供するように構成されている。複数のモジュール式記録サイトの通信インターフェースは、互いにおよびベースに直列に接続され、各インサイチュアナログデジタル変換器は、第１の動作モードおよび第２の動作モードにおいて動作するように構成されている。ベースは、複数のモジュール式記録サイトから複数のデジタルセンサ信号を受信し、複数のデジタルセンサ信号を処理してプローブ信号を提供するように構成されている。
【選択図】図１３

【特許請求の範囲】

【請求項1】

センサアレイ（２０００）であって、
プローブ信号（１１２）を提供するためのベース（１１０、２１０、３３０、９６６、１３１０、２１００）と、
複数（１２０、２２０）のモジュール式記録サイト（１２２_１から１２２_ｎ、１２２_ｅ；２２４_１から２２４_ｎ；３２０_１から３２０_ｎ；３２１_１から３２１_３；４００；５００、５１４；９００；２２００）であって、前記複数（１２０、２２０）のモジュール式記録サイト（１２２_１から１２２_ｎ、１２２_ｅ；２２４_１から２２４_ｎ；３２０_１から３２０_ｎ；３２１_１から３２１_３；４００；５００、５１４；９００；２２００）の各モジュール式記録サイト（１２２_１から１２２_ｎ、１２２_ｅ；２２４_１から２２４_ｎ；３２０_１から３２０_ｎ；３２１_１から３２１_３；４００；５００、５１４；９００；２２００）が、
ＣＭＯＳ基板（２２１０）と、
アナログ信号（１３２_１から１３２_ｎ、１３０）を受信するように構成された少なくとも１つのセンサ素子（２２２０）と、
前記アナログ信号（１３２_１から１３２_ｎ、１３０）をデジタルセンサ信号（１３４_１から１３４_ｎ）に変換するように構成されたインサイチュアナログデジタル変換器（２２６_１から２２６_ｎ）と、
前記デジタルセンサ信号（１３４_１から１３４_ｎ）を前記ベース（１１０、２１０、３３０、９６６、１３１０、２１００）に提供するように構成された通信インターフェース（２２３０）と、を備え、
前記複数（１２０、２２０）のモジュール式記録サイト（１２２_１から１２２_ｎ、１２２_ｅ；２２４_１から２２４_ｎ；３２０_１から３２０_ｎ；３２１_１から３２１_３；４００；５００、５１４；９００；２２００）の前記通信インターフェース（２２８_１から２２８_ｎ、３２８_１から３２８_ｎ、４４０、４６０、５５０、２２３０）が、互いにおよび前記ベース（１１０、２１０、３３０、９６６、１３１０、２１００）に直列に接続され、
各インサイチュアナログデジタル変換器（２２６）が、第１の量子化設定を使用して前記アナログ信号（１３２）の第１の量子化を実行し、前記第１の量子化から残差（２２５）を取得するために第１の動作モード（２２７ａ）において動作し、前記アナログデジタル変換器（２２６）の同じ要素に対して第２の異なる量子化設定を使用して前記残差（２２５）の第２の量子化を実行するために第２の動作モード（２２７ｂ）において動作するように構成されている、センサアレイ。

【請求項2】

各インサイチュアナログデジタル変換器（２２６）が、信号入力（２２４０）を備え、前記第１の動作モード（２２７ａ）において前記信号入力（２２４０）と前記信号（１３２）との間に接続（２２４２）を提供し、前記第２の動作モード（２２７ｂ）において前記信号入力（２２４０）を前記信号（１３２）から切断する（２２４４）ように構成されている、請求項１に記載のセンサアレイ。

【請求項3】

前記第１の動作モード（２２７ａ）および前記第２の動作モード（２２７ｂ）が、前記アナログデジタル変換器のデルタシグマ変調器のフィードバックループに印加される増幅、前記デルタシグマ変調器のサンプリングレート、および／または前記デルタシグマ変調器におけるサンプリングのために適用される信号形状の観点から互いに異なる、請求項１または２に記載のセンサアレイ。

【請求項4】

前記第２の動作モード（２２７ｂ）において、アナログデジタル変換器のデルタシグマ変調器の積分器および／または量子化器および／またはフィードバックＤＡＣが、前記第１の動作モード（２２７ａ）に関して再使用される、請求項１から３のいずれか一項に記載のセンサアレイ。

【請求項5】

デジタルアナログ変換器のデルタシグマ変調器が、入力－フィードフォワード経路の不在下で実装される、請求項１から４のいずれか一項に記載のセンサアレイ。

【請求項6】

前記アナログ信号（１３２_１から１３２_ｎ、１３０）が生体信号である、請求項１から５のいずれか一項に記載のセンサアレイ（２０００）。

【請求項7】

前記複数（１２０、２２０）のモジュール式記録サイト（１２２_１から１２２_ｎ、１２２_ｅ；２２４_１から２２４_ｎ；３２０_１から３２０_ｎ；３２１_１から３２１_３；４００；５００、５１４；９００；２２００）の各モジュール式記録サイト（１２２_１から１２２_ｎ、１２２_ｅ；２２４_１から２２４_ｎ；３２０_１から３２０_ｎ；３２１_１から３２１_３；４００；５００、５１４；９００；２２００）が、前記ベース（１１０、２１０、３３０、９６６、１３１０、２１００）から構成データを受信するように構成された通信インターフェース（２２８_１から２２８_ｎ、３２８_１から３２８_ｎ、４４０、４６０、５５０、２２３０）を備え、前記モジュール式記録サイト（１２２_１から１２２_ｎ、１２２_ｅ；２２４_１から２２４_ｎ；３２０_１から３２０_ｎ；３２１_１から３２１_３；４００；５００、５１４；９００；２２００）が、前記受信した構成データに基づいて前記モジュール式記録サイト（１２２_１から１２２_ｎ、１２２_ｅ；２２４_１から２２４_ｎ；３２０_１から３２０_ｎ；３２１_１から３２１_３；４００；５００、５１４；９００；２２００）の前記動作に関するパラメータを適合させるように構成されている、請求項１から６のいずれか一項に記載のセンサアレイ（２０００）。

【請求項8】

前記複数（１２０、２２０）のモジュール式記録サイト（１２２_１から１２２_ｎ、１２２_ｅ；２２４_１から２２４_ｎ；３２０_１から３２０_ｎ；３２１_１から３２１_３；４００；５００、５１４；９００；２２００）の各モジュール式記録サイト（１２２_１から１２２_ｎ、１２２_ｅ；２２４_１から２２４_ｎ；３２０_１から３２０_ｎ；３２１_１から３２１_３；４００；５００、５１４；９００；２２００）が、通信インターフェース（２２８_１から２２８_ｎ、３２８_１から３２８_ｎ、４４０、４６０、５５０、２２３０）を備え、前記通信インターフェース（２２８_１から２２８_ｎ、３２８_１から３２８_ｎ、４４０、４６０、５５０、２２３０）がシリアルインターフェースを備え、
前記複数（１２０、２２０）のモジュール式記録サイト（１２２_１から１２２_ｎ、１２２_ｅ；２２４_１から２２４_ｎ；３２０_１から３２０_ｎ；３２１_１から３２１_３；４００；５００、５１４；９００；２２００）の前記通信インターフェース（２２８_１から２２８_ｎ、３２８_１から３２８_ｎ、４４０、４６０、５５０、２２３０）が、前記ベース（１１０、２１０、３３０、９６６、１３１０、２１００）から前記センサアレイのセンサアレイエンドポイント（２３０、３１０）への順方向経路（３５２）と、前記センサアレイエンドポイント（２３０、３１０）から前記ベース（１１０、２１０、３３０、９６６、１３１０、２１００）への逆方向経路（３５４）とを含むシリアル通信チェーンにおいて互いに接続され、第１のモジュール式記録サイト（１２２_１から１２２_ｎ、１２２_ｅ；２２４_１から２２４_ｎ；３２０_１から３２０_ｎ；３２１_１から３２１_３；４００；５００、５１４；９００；２２００）および隣接する第２のモジュール式記録サイト（１２２_１から１２２_ｎ、１２２_ｅ；２２４_１から２２４_ｎ；３２０_１から３２０_ｎ；３２１_１から３２１_３；４００；５００、５１４；９００；２２００）の各ペアについて、前記第１のモジュール式記録サイト（１２２_１から１２２_ｎ、１２２_ｅ；２２４_１から２２４_ｎ；３２０_１から３２０_ｎ；３２１_１から３２１_３；４００；５００、５１４；９００；２２００）の前記通信インターフェース（２２８_１から２２８_ｎ、３２８_１から３２８_ｎ、４４０、４６０、５５０、２２３０）が、前記順方向経路（３５２）に接続され、前記第２のモジュール式記録サイト（１２２_１から１２２_ｎ、１２２_ｅ；２２４_１から２２４_ｎ；３２０_１から３２０_ｎ；３２１_１から３２１_３；４００；５００、５１４；９００；２２００）の前記通信インターフェース（２２８_１から２２８_ｎ、３２８_１から３２８_ｎ、４４０、４６０、５５０、２２３０）が、前記逆方向経路（３５４）に接続される、請求項１から７のいずれか一項に記載のセンサアレイ（２０００）。

【請求項9】

前記ベース（１１０、２１０、３３０、９６６、１３１０、２１００）が、前記複数（１２０、２２０）のモジュール式記録サイト（１２２_１から１２２_ｎ、１２２_ｅ；２２４_１から２２４_ｎ；３２０_１から３２０_ｎ；３２１_１から３２１_３；４００；５００、５１４；９００；２２００）から合成センサ信号を受信するように構成され、前記合成センサ信号が、前記モジュール式記録サイト（１２２_１から１２２_ｎ、１２２_ｅ；２２４_１から２２４_ｎ；３２０_１から３２０_ｎ；３２１_１から３２１_３；４００；５００、５１４；９００；２２００）のそれぞれの前記デジタルセンサ信号（１３４_１から１３４_ｎ）を含む、請求項１から８のいずれか一項に記載のセンサアレイ（２０００）。

【請求項10】

前記複数（１２０、２２０）のモジュール式記録サイト（１２２_１から１２２_ｎ、１２２_ｅ；２２４_１から２２４_ｎ；３２０_１から３２０_ｎ；３２１_１から３２１_３；４００；５００、５１４；９００；２２００）の各モジュール式記録サイト（１２２_１から１２２_ｎ、１２２_ｅ；２２４_１から２２４_ｎ；３２０_１から３２０_ｎ；３２１_１から３２１_３；４００；５００、５１４；９００；２２００）が、前記信号（１３２_１から１３２_ｎ、１３０）を前記デジタルセンサ信号（１３４_１から１３４_ｎ）に直接変換するように構成された積分器（３２４_１から３２４_ｎ、４２０、５１０、９２１）および量子化器（３２５_１から３２５_ｎ、４３０、５２０、９２８）を備える、請求項１から９のいずれか一項に記載のセンサアレイ（２０００）。

【請求項11】

前記複数（１２０、２２０）のモジュール式記録サイト（１２２_１から１２２_ｎ、１２２_ｅ；２２４_１から２２４_ｎ；３２０_１から３２０_ｎ；３２１_１から３２１_３；４００；５００、５１４；９００；２２００）の各モジュール式記録サイト（１２２_１から１２２_ｎ、１２２_ｅ；２２４_１から２２４_ｎ；３２０_１から３２０_ｎ；３２１_１から３２１_３；４００；５００、５１４；９００；２２００）が、隣接するモジュール式記録サイト（１２２_１から１２２_ｎ、１２２_ｅ；２２４_１から２２４_ｎ；３２０_１から３２０_ｎ；３２１_１から３２１_３；４００；５００、５１４；９００；２２００）とは無関係に前記信号（１３２_１から１３２_ｎ、１３０）を前記デジタルセンサ信号（１３４_１から１３４_ｎ）に変換するように構成されている、請求項１から１０のいずれか一項に記載のセンサアレイ（２０００）。

【請求項12】

前記複数（１２０、２２０）のモジュール式記録サイト（１２２_１から１２２_ｎ、１２２_ｅ；２２４_１から２２４_ｎ；３２０_１から３２０_ｎ；３２１_１から３２１_３；４００；５００、５１４；９００；２２００）が、軸方向に沿って配置され、前記軸方向に沿ってアレイを形成し、
前記軸方向に垂直な第１の垂直方向に沿った前記ベース（１１０、２１０、３３０、９６６、１３１０、２１００）の延長部が、最大で、前記第１の垂直方向に沿った前記複数（１２０、２２０）のモジュール式記録サイト（１２２_１から１２２_ｎ、１２２_ｅ；２２４_１から２２４_ｎ；３２０_１から３２０_ｎ；３２１_１から３２１_３；４００；５００、５１４；９００；２２００）の延長部であり、
前記軸方向に垂直な第２の垂直方向に沿った前記ベース（１１０、２１０、３３０、９６６、１３１０、２１００）の延長部が、最大で、前記第２の垂直方向に沿った前記複数（１２０、２２０）のモジュール式記録サイト（１２２_１から１２２_ｎ、１２２_ｅ；２２４_１から２２４_ｎ；３２０_１から３２０_ｎ；３２１_１から３２１_３；４００；５００、５１４；９００；２２００）の延長部である、請求項１から１１のいずれか一項に記載のセンサアレイ（２０００）。

【請求項13】

前記センサアレイ（２０００）の軸方向延長部に垂直な平面内の前記複数（１２０、２２０）のモジュール式記録サイト（１２２_１から１２２_ｎ、１２２_ｅ；２２４_１から２２４_ｎ；３２０_１から３２０_ｎ；３２１_１から３２１_３；４００；５００、５１４；９００；２２００）の断面が、前記モジュール式記録サイト（１２２_１から１２２_ｎ、１２２_ｅ；２２４_１から２２４_ｎ；３２０_１から３２０_ｎ；３２１_１から３２１_３；４００；５００、５１４；９００；２２００）の数とは無関係である、請求項１から１２のいずれか一項に記載のセンサアレイ（２０００）。

【請求項14】

前記センサアレイ（２０００）が、前記複数（１２０、２２０）のモジュール式記録サイト（１２２_１から１２２_ｎ、１２２_ｅ；２２４_１から２２４_ｎ；３２０_１から３２０_ｎ；３２１_１から３２１_３；４００；５００、５１４；９００；２２００）を備える１つまたは複数の列を備える、請求項１から１３のいずれか一項に記載のセンサアレイ（２０００）。

【請求項15】

前記複数のモジュール式記録サイトの第１のサブセットが、第１の半導体基板上に配置されており、前記複数のモジュール式記録サイトの隣接する隣接する第２のサブセットが、第２の半導体基板上に配置されており、前記第１の半導体基板と前記第２の半導体基板とが、間隙を介して離間しており、少なくとも１本の導電ラインによって電気的に接続されている、請求項１から１４のいずれか一項に記載のセンサアレイ（２０００）。

【請求項16】

前記少なくとも１つの導電ラインが、可撓性基板上または可撓性基板内に配置される、請求項１から１５のいずれか一項に記載のセンサアレイ（２０００）。

【請求項17】

前記ベース（１１０、２１０、３３０、９６６、１３１０、２１００）が、前記プローブ信号（１１２）を提供するための有線出力インターフェース（２１８、２６０、３４０、９４２、９６２）を備え、前記有線出力インターフェース（２１８、２６０、３４０、９４２、９６２）のチャネルの数が、前記モジュール式記録サイト（１２２_１から１２２_ｎ、１２２_ｅ；２２４_１から２２４_ｎ；３２０_１から３２０_ｎ；３２１_１から３２１_３；４００；５００、５１４；９００；２２００）の数とは無関係であり、且つ前記センサアレイ（２０００）の軸方向延長部に垂直な平面内の前記複数（１２０、２２０）のモジュール式記録サイト（１２２_１から１２２_ｎ、１２２_ｅ；２２４_１から２２４_ｎ；３２０_１から３２０_ｎ；３２１_１から３２１_３；４００；５００、５１４；９００；２２００）の断面とは無関係である、請求項１から１６のいずれか一項に記載のセンサアレイ（２０００）。

【請求項18】

前記複数（１２０、２２０）のモジュール式記録サイト（１２２_１から１２２_ｎ、１２２_ｅ；２２４_１から２２４_ｎ；３２０_１から３２０_ｎ；３２１_１から３２１_３；４００；５００、５１４；９００；２２００）が、前記センサアレイ（２０００）の前記ベース（１１０、２１０、３３０、９６６、１３１０、２１００）とセンサアレイエンドポイント（２３０、３１０）との間に配置され、前記センサアレイ（２０００）が針を形成する、請求項１から１７のいずれか一項に記載のセンサアレイ（２０００）。

【請求項19】

前記複数（１２０、２２０）のモジュール式記録サイト（１２２_１から１２２_ｎ、１２２_ｅ；２２４_１から２２４_ｎ；３２０_１から３２０_ｎ；３２１_１から３２１_３；４００；５００、５１４；９００；２２００）のうちのモジュール式記録サイト（１２２_１から１２２_ｎ、１２２_ｅ；２２４_１から２２４_ｎ；３２０_１から３２０_ｎ；３２１_１から３２１_３；４００；５００、５１４；９００；２２００）が、ハウジングを備え、前記ハウジングが、前記信号（１３２_１から１３２_ｎ、１３０）を受信するためのセンサ部（２２２_１から２２２_ｎ、３２２_１から３２２_ｎ、４１０、４１０_１から４１０_４、５１１、９６４、２２２０）を備え、隣接するモジュール式記録サイト（１２２_１から１２２_ｎ、１２２_ｅ；２２４_１から２２４_ｎ；３２０_１から３２０_ｎ；３２１_１から３２１_３；４００；５００、５１４；９００；２２００）の前記ハウジングのセンサ部（２２２_１から２２２_ｎ、３２２_１から３２２_ｎ、４１０、４１０_１から４１０_４、５１１、９６４、２２２０）から前記センサ部（４１０）を絶縁するための絶縁部（９６８）を備える、請求項１から１８のいずれか一項に記載のセンサアレイ（２０００）。

【請求項20】

前記複数（１２０、２２０）のモジュール式記録サイト（１２２_１から１２２_ｎ、１２２_ｅ；２２４_１から２２４_ｎ；３２０_１から３２０_ｎ；３２１_１から３２１_３；４００；５００、５１４；９００；２２００）のうちのモジュール式記録サイト（１２２_１から１２２_ｎ、１２２_ｅ；２２４_１から２２４_ｎ；３２０_１から３２０_ｎ；３２１_１から３２１_３；４００；５００、５１４；９００；２２００）が、ハウジングを備え、前記ハウジングが、前記信号（１３２_１から１３２_ｎ、１３０）を受信するための２つ以上のセンサ部（２２２_１から２２２_ｎ、３２２_１から３２２_ｎ、４１０、４１０_１から４１０_４、５１１、９６４、２２２０）を備え、且つ各センサ部（２２２_１から２２２_ｎ、３２２_１から３２２_ｎ、４１０、４１０_１から４１０_４、５１１、９６４、２２２０）を前記２つ以上のセンサ部（２２２_１から２２２_ｎ、３２２_１から３２２_ｎ、４１０、４１０_１から４１０_４、５１１、９６４、２２２０）のうちの別のセンサ部から絶縁するための絶縁部（９６８）を備える、請求項１から１９のいずれか一項に記載のセンサアレイ（２０００）。

【請求項21】

前記センサアレイ（２０００）の少なくとも１つのモジュール式記録サイト（１２２_１から１２２_ｎ、１２２_ｅ；２２４_１から２２４_ｎ；３２０_１から３２０_ｎ；３２１_１から３２１_３；４００；５００、５１４；９００；２２００）が、少なくとも第１および第２のセンサ素子（２２２_１から２２２_ｎ、３２２_１から３２２_ｎ、４１０、４１０_１から４１０_４、５１１、９６４、２２２０）を用いて前記信号をサンプリングし、前記第１および第２のセンサ素子（２２２_１から２２２_ｎ、３２２_１から３２２_ｎ、４１０、４１０_１から４１０_４、５１１、９６４、２２２０）の出力を前記デジタルセンサ信号に多重化するように構成されている、請求項１から２０のいずれか一項に記載のセンサアレイ（２０００）。

【請求項22】

前記複数（１２０、２２０）のモジュール式記録サイト（１２２_１から１２２_ｎ、１２２_ｅ；２２４_１から２２４_ｎ；３２０_１から３２０_ｎ；３２１_１から３２１_３；４００；５００、５１４；９００；２２００）の各モジュール式記録サイト（１２２_１から１２２_ｎ、１２２_ｅ；２２４_１から２２４_ｎ；３２０_１から３２０_ｎ；３２１_１から３２１_３；４００；５００、５１４；９００；２２００）が、アナログ部分（３６０、９２０）とデジタル部分（３５０、９１０）とに分割され、
前記アナログ部分（３６０、９２０）および前記デジタル部分（３５０、９１０）が、別個の供給経路（２１４、３３４、３３５、３３７、５１４）を備え、
前記デジタル部分（３５０、９１０）が、第１の導電性素子（３９０、９３０）によって前記アナログ部分（３６０、９２０）から遮蔽され、
前記アナログ部分（３６０、９２０）および前記デジタル部分（３５０、９１０）を前記センサ素子（２２２_１から２２２_ｎ、３２２_１から３２２_ｎ、４１０、４１０_１から４１０_４、５１１、９６４、２２２０）から遮蔽するように、前記センサ素子（２２２_１から２２２_ｎ、３２２_１から３２２_ｎ、４１０、４１０_１から４１０_４、５１１、９６４、２２２０）のコネクタ（２５０、３２３）を取り囲むように第２の導電性素子（３９２）が配置され、
前記アナログ部分（３６０、９２０）が、前記センサ素子（２２２_１から２２２_ｎ、３２２_１から３２２_ｎ、４１０、４１０_１から４１０_４、５１１、９６４、２２２０）によって受信された前記信号（１３２_１から１３２_ｎ、１３０）を前記デジタルセンサ信号（１３４_１から１３４_ｎ）に変換するように構成され、
前記アナログ部分（３６０、９２０）および前記デジタル部分（３５０、９１０）が、前記デジタルセンサ信号（１３４_１から１３４_ｎ）を前記デジタル部分（３５０、９１０）に提供するために結合され、
前記デジタル部分（３５０、９１０）が、前記デジタルセンサ信号（１３４_１から１３４_ｎ）を前記ベース（１１０、２１０、３３０、９６６、１３１０、２１００）に提供するように構成されている、請求項１から２１のいずれか一項に記載のセンサアレイ（２０００）。

【請求項23】

前記センサアレイ（２０００）が、生物医学的センサアレイ（２０００）、特にニューロンプローブ（２０００）である、請求項１から２２のいずれか一項に記載のセンサアレイ（２０００）。

【請求項24】

各モジュール式記録サイトにおいて、前記生体信号におけるオフセットを補償するように構成されたオフセット補償回路をさらに備える、請求項１から２３のいずれか一項に記載のセンサアレイ。

【請求項25】

前記複数のモジュール式記録サイト（２２００）のうちのモジュール式記録サイト（２２００）によって得られる前記デジタルセンサ信号（１３４）のデータレートを低減させるように構成されたデータ圧縮ユニット（４０００）をさらに備える、請求項１から２４のいずれか一項に記載のセンサアレイ。

【請求項26】

前記データ圧縮ユニット（４０００）が、第１の時間インスタンスの間に前記モジュール式記録サイト（２２００）によって得られた第１のデジタルセンサ信号（１３４ａ）と、第２の後の時間インスタンスの間に前記モジュール式記録サイト（２２００）によって得られた第２のデジタルセンサ信号（１３４ｂ）との間の差（４１００ａ）を決定するように構成されている、請求項２５に記載のセンサアレイ。

【請求項27】

前記データ圧縮ユニット（４０００）が、前記モジュール式記録サイト（２２００）によって得られた前記デジタルセンサ信号（１３４）の２つの連続するサンプル（４１１０）間の差（４１００ｂ）を決定するように構成されている、請求項２５に記載のセンサアレイ。

【請求項28】

前記データ圧縮ユニット（４０００）が、差（４１００）を決定してデルタ信号またはデルタ値を取得するように構成され、前記ベース（２１００）が、前記デルタ信号または前記デルタ値に基づいて前記プローブ信号（１１２）を提供するように構成されている、請求項２６または２７に記載のセンサアレイ。

【請求項29】

前記ベース（２１００）が、前記データ圧縮ユニット（４０００）を備え、前記データ圧縮ユニット（４０００）が、前記複数のモジュール式記録サイト（２２００）から前記ベース（２１００）に提供される各デジタルセンサ信号（１３４）のそれぞれのデータレートを低減するように構成されている、請求項２５から２８のいずれか一項に記載のセンサアレイ。

【請求項30】

前記モジュール式記録サイト（２２００）が、前記データ圧縮ユニット（４０００）を備える、請求項２５から２８のいずれか一項に記載のセンサアレイ。

【請求項31】

各モジュール式記録サイト（２２００）が、前記それぞれのインサイチュアナログデジタル変換器（２２６）によって提供される前記デジタルセンサ信号（１３４）のワードサイズを縮小するように構成された縮小要素（４２００）を備える、請求項２５から３０のいずれか一項に記載のセンサアレイ。

【請求項32】

各モジュール式記録サイト（２２００）について、前記それぞれの縮小要素（４２００）が、所定数の上位ビットを省略することによって前記それぞれのデジタルセンサ信号（１３４）のワードサイズを縮小するように構成されている、請求項２５から３１のいずれか一項に記載のセンサアレイ。

【請求項33】

第１の量子化設定を使用してアナログ信号の第１の量子化を実行し、前記第１の量子化から残差（２２５）を取得するために第１の動作モード（２２７ａ）において動作し、前記アナログデジタル変換器の第２の異なる量子化設定を使用して前記残差（２２５）の第２の量子化を実行するために第２の動作モード（２２７ｂ）において動作するように構成された連続時間デルタシグマ変調器を備えるアナログデジタル変換器。

【請求項34】

請求項３３に記載のアナログデジタル変換器を備えるニューロンプローブ。

【請求項35】

オフセット補償回路をさらに備え、前記補償回路が前記アナログ信号のオフセットを補償するように構成されている、請求項３４に記載のニューロンプローブ。

【請求項36】

請求項１から３２のいずれか一項に記載のセンサアレイ（２０００）を動作させるための方法であって、以下のステップ、すなわち、
前記センサアレイ（２０００）の複数（１２０、２２０）のモジュール式記録サイト（１２２_１から１２２_ｎ、１２２_ｅ；２２４_１から２２４_ｎ；３２０_１から３２０_ｎ；３２１_１から３２１_３；４００；５００、５１４；９００；２２００）のうちのモジュール式記録サイト（１２２_１から１２２_ｎ、１２２_ｅ；２２４_１から２２４_ｎ；３２０_１から３２０_ｎ；３２１_１から３２１_３；４００；５００、５１４；９００；２２００）のセンサによる信号（１３２_１から１３２_ｎ、１３０）の記録ステップと、
各アナログデジタル変換器を第１の動作モード（２２７ａ）および第２の動作モード（２２７ｂ）において動作させてそれぞれのデジタルセンサ信号を得ることによる、前記センサアレイ（２０００）の前記複数（１２０、２２０）のモジュール式記録サイト（１２２_１から１２２_ｎ、１２２_ｅ；２２４_１から２２４_ｎ；３２０_１から３２０_ｎ；３２１_１から３２１_３；４００；５００、５１４；９００；２２００）を使用した前記信号（１３２_１から１３２_ｎ、１３０）の複数のデジタルセンサ信号（１３４_１から１３４_ｎ）への変換ステップと、
前記センサアレイ（２０００）の前記複数（１２０、２２０）のモジュール式記録サイト（１２２_１から１２２_ｎ、１２２_ｅ；２２４_１から２２４_ｎ；３２０_１から３２０_ｎ；３２１_１から３２１_３；４００；５００、５１４；９００；２２００）の前記通信インターフェース（２２８_１から２２８_ｎ、３２８_１から３２８_ｎ、４４０、４６０、５５０、２２３０）を使用した前記センサアレイ（２０００）の前記ベース（１１０、２１０、３３０、９６６、１３１０、２１００）への複数のデジタルセンサ信号（１３４_１から１３４_ｎ）の提供ステップと、
前記センサアレイ（２０００）の前記ベース（１１０、２１０、３３０、９６６、１３１０、２１００）を有する前記センサアレイ（２０００）の前記複数（１２０、２２０）のモジュール式記録サイト（１２２_１から１２２_ｎ、１２２_ｅ；２２４_１から２２４_ｎ；３２０_１から３２０_ｎ；３２１_１から３２１_３；４００；５００、５１４；９００；２２００）からの前記複数のデジタルセンサ信号（１３４_１から１３４_ｎ）の受信ステップと、
プローブ信号（１１２）を取得するための、前記センサアレイ（２０００）の前記ベース（１１０、２１０、３３０、９６６、１３１０、２１００）による前記複数のデジタルセンサ信号（１３４_１から１３４_ｎ）の処理ステップと、
遠隔装置用の前記センサアレイ（２０００）の前記ベース（１１０、２１０、３３０、９６６、１３１０、２１００）への前記プローブ信号（１１２）を提供ステップと、を含む、方法。

【請求項37】

コンピュータ上で実行されると、請求項３６に記載の方法を実行するためのプログラムコードを有するコンピュータプログラム。

【発明の詳細な説明】

【技術分野】

【0001】

本発明にかかる実施形態は、ニューロンプローブなどのセンサアレイ、センサアレイを動作させるための方法、およびセンサアレイを動作させるための方法を実行するためのコンピュータプログラムに関する。

【背景技術】

【0002】

生物医学測定技術などのセンサ用途では、多くの場合、体内の多数の（１００を超える）センサ信号が外部電子機器に接触されて搬送されなければならない。これは、特に、脳組織内のニューロン信号を検出するための装置に、可能な限り大きい多数の小型センサおよび電極がそれぞれ取り付けられているニューロンセンサの場合である。信号は、信号を処理および記憶することができるコンピュータ制御システムに外部に運ばれる。そのようなニューロンセンサシステムは、神経科学において、または一般に脳活動研究を扱う応用分野において適用される。

【0003】

典型的には、ニューロン針は、複数の電極と、信号を針の上端のベースに搬送する導電性トレースとからなる。この端部には、信号を外部信号処理装置に搬送するためのケーブルが取り付けられている。典型的には、信号調整は、前置増幅器、フィルタおよびアナログデジタル変換器のチェーンからなる。受動針では、能動読み出し電子回路は針内に実装されていないが、電子回路は、能動針内のベースに部分的または完全に統合されている。

【0004】

ニューロン信号は、２つの主なタイプ、すなわち、最大数ミリボルトの振幅を有する低周波信号（局所電場電位）と、最大数百ミリボルトの振幅を有する高周波信号（活動電位）とに分けられることができる。

【0005】

振幅は非常に小さいため、特に信号を外部に搬送する導体が数センチメートルの長さを有する場合、干渉源の影響を受けやすい。

【0006】

ライン容量などの寄生効果によって、異なる信号が１つの針で互いに干渉する可能性があり、その結果、元のソース／電極は、もはや識別されることができない（クロストーク）。

【0007】

ニューロン針を典型的には脳組織に導入しなければならないという要件は、適用のための別の重要な態様をもたらす：脳組織への外科的導入中の組織損傷は、最小限に抑えられるべきである。そのため、針は、可能な限り小さい断面積を有する必要がある。これはシャンクについてこれまでうまく実現されてきたが、これまでに公開された全てのニューロン針は、そのサイズのために脳組織に埋め込むことができない大きなベースを有する。したがって、最大導入深さは、針の長さに制限される。

【0008】

ニューロン信号を評価するための別の手順は、多電極アレイ（ＭＥＡ）の使用である。そのようなシステムでは、脳切片がニューロンセンサの二次元アレイ上に配置されることができ、脳切片の神経活動が測定されることができる。

【0009】

一般に、記載された用途に使用されることができる異なる設計の多数のニューロンプローブが既に存在する。全ての既知のシステムは、電子統合の程度に基づいて分類されることができる。

【0010】

ニューロン評価システムは、３つのグループに分けられることができる。
１つのグループは、電子機器のない受動システムを備える。そのようなシステムは、電極および導体からなり、導体は、センサからの信号を外部インターフェースに導く。主に可撓性基板上に、複数の異なる実装が存在する。概要は、［１］に見出すことができる。これらのシステムは、少数の電極に限定される。

【0011】

別のグループは、受動電子システムを備える。受動ＣＭＯＳセンサシステムでは、能動評価電子機器は実装されず、特定のセンサ素子（例えば、電極）と出力接点につながる導体のうちの１つとの接続を可能にする電子制御スイッチングのみが実装される。評価電子機器は、システムの外部に配置される。同時に読み出されることができる電極の数は、ベース上の接点の数によって制限される。論文［２］および［３］は、ニューロン針を記載しているが、論文［４］は、受動概念に基づく二次元ＭＥＡシステムを紹介している。

【0012】

第３のグループは、能動電子システムを備える。能動針では、評価電子機器の一部がチップに集積される［５、６］。ここで、信号チェーン（例えば、信号増幅器、アナログデジタル変換、デジタル処理／インターフェース）は、ベースに集積される。［２］および［３］と同様に、シャンク自体は、選択された電極からのニューロン信号をベースに搬送する電子制御スイッチおよび前置増幅器を含む。しかしながら、同様の能動ＭＥＡシステムが［７］に記載されている。センサノードを選択するためのスイッチに加えて、評価回路の一部がセンサアレイ（フィルタおよび前置増幅器）に集積される。アナログからデジタルへの変換は、検知領域外である。

【0013】

既知の解決策は欠点を示す。全ての既知の解決策は、非常に大きなベース（検知領域外の電子機器）を有し、したがって、ニューロン針の場合、組織に完全に没入されることはできない。さらに、ベースのサイズは、侵襲的な外科的処置を必要とする。並列に読み出されることができるセンサノード（例えば、電極）の数は、電極からベース電子機器にアナログ信号を搬送するためのシャンク幅および利用可能な面積にそれぞれ依存する。信号を外部に搬送するために、他の解決策は、多くの端子を有し、したがって取り扱いが困難である。受動針では、端子の数は、同時に読み出されることができる電極の数に正比例する。

【0014】

既知の解決策は、センサからベースに感受性ニューロン信号を搬送する。したがって、外部干渉源に対して特に敏感であり、チャネル間のクロストークの影響を受けやすい。受動システムと比較して、能動的概念は、現場（インサイチュ／電極下）で信号を予め増幅することによって信号の完全性を改善する。全ての既知の概念は、任意の数の電極を同時に読み出すのに適していない。さらにまた、シャンク内の導体は、依然としてアナログ信号を導き、アナログ信号は、実際には増幅されるが、外乱に完全には反応しない。

【0015】

電極の数が増加するにつれて、従来の装置は、プローブのベースに多数の相互接続部を必要とするか、または減少した数の電極のみを同時に読み出すことを可能にする［８、３］。

【0016】

生物医学的測定方法の使用では、身体機能を監視するために多数のセンサが同時に読み出されることが多い。特に、これは、センサが脳組織に侵襲的に挿入される、神経科学の分野、または脳活動の検出に関する。これらのニューロンプローブは、個々のニューロンの活性を確実に検出することができるように、５０μｍ未満のピッチを有する電極が可能な限り多く存在すべきシャンクを有する。単一ニューロンのこれらのスパイク様事象は、活動電位（ＡＰ）と呼ばれ、３００Ｈｚから１０ｋＨｚの周波数範囲を有する。対照的に、いくつかのニューロンからなるか、またはそれを含み、脳組織によってフィルタリングされる信号は、局所電場電位（ＬＦＰ）と呼ばれる。これらは、典型的には、０．５Ｈｚから１ｋＨｚの周波数範囲で発生する。一般に、受動プローブと能動プローブとを区別することができる。受動プローブでは、直接的な信号調整は行われない。シャンク上には、いわゆるベース内のパッドに接続され、外部測定手段に接続され得る電極のみが存在する。能動的完全集積プローブでは、完全な信号調整チェーンがオンチップで実装される。アナログニューロン信号は、シャンクに沿ってベースに配線され、そこで信号調整の大部分が行われる。電子機器の集積度が高いため、ベースには大きなシリコン面積が必要である。したがって、プローブは、脳組織を損傷することなく脳組織に完全に没入されることができない。国際公開第２０１９１５４９８９号パンフレット［１３］には、プローブのシャンク上で完全な信号調整が行われ、全てのセンサ／チャネルが同時に読み出される概念が記載されている。これは、ベースおよびシャンクが、プローブが組織を著しく損傷することなく脳組織に完全に没入され得るように、等しい幅で寸法決めされることを可能にする。これは、高い信号品質および高い空間分解能によって脳深部領域のニューロン信号の検出を可能にする。したがって、この概念は、電極密度に関する要件を満たし、プローブのシャンクに統合されることができる可能な限り小さいシリコン面積を有するアナログフロントエンド（ＡＦＥ）を必要とする。同時に、ノイズは、小さな大きさのニューロン信号を確実に検出することができるように非常に低くなければならない。温度要件（＜１℃の組織内の温度上昇）を満たすために、フロントエンドの電力消費、またはシャンク内の電力密度は、非常に低くなければならない。

【0017】

一般に、ニューロン信号の検出のための多数のアナログフロントエンドが存在し、一部は既にニューロンプローブに統合されている。［５］は、その信号調整チェーンが、前置増幅器と、ＡＰおよびＬＦＰ用の増幅器を有する別個のフィルタと、マルチプレクサと、逐次比較レジスタ（ＳＡＲ）アナログデジタル変換器（ＡＤＣ）とからなるか、またはそれらを含むＡＦＥを記載している。プローブのシャンク上に統合された前置増幅器を除いて、残りの構成要素は、プローブのベース内に配置される。［６］では、［５］とは対照的に、いくつかの電極がベースへのラインを共有するように、シャンク上の前置増幅器の後にマルチプレクサが実装される。さらに、多重化による帯域幅の増加によるノイズを低減するために、［５］と同様に、リセットを伴う積分器がベース内のさらなる信号調整の前に配置される。

【0018】

［１０］は、パイプライン構成において接続された２つの連続時間インクリメンタルデルタシグマ（ＩΔΣ）ＡＤＣに基づくＡＦＥを記載している。この場合、まず、第１のＡＤＣによって入力信号の粗量子化が行われる。残りの量子化誤差は、第２のＡＤＣの入力信号として使用され、それに応じて精密量子化が行われる。ＡＦＥには前置増幅器やアンチエイリアシングフィルタは不要である。

【0019】

［１１］は、連続時間デルタのデルタシグマＡＤＣに基づくシステムを記載している。これは、低雑音増幅器を含み、プログラマブル増幅器およびＡＤＣがそれに続く。

【0020】

［１２］は、ニューロンプローブのシャンクに既に実装されているＡＦＥを記載している。これは、フロントエンドを表す面積効率的な連続時間一次ＩΔΣＡＤＣを用いて、信号調整チェーンを最小化することによって実現された。

【0021】

［１２］を除いて、記載された方法の全ては、トランジスタレベルでかなりのシリコン面積を必要とするため、面積要件を満たしながらニューロンプローブのシャンク上に統合されることはできない。

【0022】

方法［５］および［６］の信号調整チェーンは、シャンク上にそれらを全て統合することができるには多すぎる構成要素を備える。対照的に、［１０］に提示されているシステムの信号調整は、２つのＡＤＣからなる。しかしながら、記載されたアーキテクチャは、必要とされるシリコン面積のために不適切である。この場合、対応するデシメーションフィルタなしで、ＩΔΣＡＤＣの変調器のみがシリコンに実装されている。［１１］のニューロンＡＦＥは、やはり面積要件が大きすぎる。

【0023】

［１２］のＡＦＥは、シリコン面積をほとんど必要とせず、プローブのベースに既に統合されている。しかしながら、電極密度が低すぎて、個々のニューロンの活性を確実に検出することができない。さらに、記載された一次ＩΔΣＡＤＣ ＡＦＥは、シャンク内の出力密度の増加をもたらす。使用中に十分に高い分解能を得るためには、高いサンプリングレートが必要であり、高い電力消費につながる。例えば、時間多重化方法または他の回路技術を使用してＡＦＥの面積をさらに減少させることが可能であった場合、電力密度は、さらに増加する。これは、脳組織の温度条件に関して問題となる。さらに、他の既知の解決策と比較して、ＡＰの周波数帯域におけるノイズレベルが増加する。米国特許第５４１０３１０号明細書［１４］のような離散時間法もまた、システムがノイズ要件を満たすために積分コンデンサを非常に大きく選択する必要があるため、この用途には適さない。その結果、可能な限り小さい面積での実装が保証されることができず、電極密度に関する要件が満たされることができない。

【0024】

したがって、ベースのサイズを縮小し、任意の数のセンサノードの同時読み出しを可能にすることと複雑さとの間のより良好な妥協を可能にする概念を得ることが望ましい。

【0025】

本発明の目的は、高い空間分解能で脳深部領域の脳活動を記録するための信号調整システムを提供することである。本発明は、専用アーキテクチャを有するＡＦＥのシステム設計と、可能な限り小さいシリコン面積、可能な限り低い電力消費、および十分に高い線形性を有しながら可能な限り低いノイズを有するニューロンプローブのシャンク上に統合されることができるトランジスタレベルでの実装とを含む。このシステムは、１Ｄ電極アレイだけでなく、２Ｄおよび３Ｄ多電極アレイにも適している。

【0026】

適用範囲は、脳活動の読み出しに限定されず、バイオセンサ、微小電気機械システム、または画像センサなどの高分解能ＡＤＣが必要とされる他のセンサシステムの動作にも適している。

【発明の概要】

【0027】

本発明の第１の態様によれば、本出願の発明者らは、ニューロン信号の検出において高い信号品質および高い空間分解能を達成しようとするときに遭遇する１つの問題が、高い電極密度が必要とされ、同時にニューロンプローブのシャンクに統合された構成要素が、シャンクにおいて小さい面積消費および非常に低い電力密度の要件を満たさなければならないという事実に起因することを認識した。本出願の第１の態様によれば、この困難は、異なる量子化設定を有する２つのモードにおいて動作するように構成された２段階インサイチュアナログデジタル変換器を使用することによって克服される。発明者らは、従来の一次システムと比較して、粗量子化および精密量子化による多段階法を用いることでオーバーサンプリング比が低減されることができることを見出した。同時に、システムが双方のモードにおいて１つの積分器を使用すれば十分であるため、面積が維持されることができる。これは、合計で、少ない要素数で低い量子化誤差が得られ、これにより、小さな要素および低いチップサイズを可能にし、これはバイオメトリックプローブの分野において特に有利であるという考えに基づいている。

【0028】

したがって、本発明の第１の態様によれば、センサアレイは、プローブ信号を提供するためのベースと、複数のモジュール式記録サイトとを備える。複数のモジュール式記録サイトの各モジュール式記録サイトは、ＣＭＯＳ基板と、アナログ信号を受信／検出するように構成された少なくとも１つのセンサ素子と、アナログ信号をデジタルセンサ信号に変換するように構成されたインサイチュアナログデジタル変換器と、デジタルセンサ信号をベースに提供するように構成された通信インターフェースとを備える。複数のモジュール式記録サイトの通信インターフェースは、互いにおよびベースに対して直列に接続される。例えば、ベースは、複数のモジュール式記録サイトから複数のデジタルセンサ信号を受信し、複数のデジタルセンサ信号を処理してプローブ信号を提供するように構成されている。各インサイチュアナログデジタル変換器は、第１の量子化設定を使用して信号の第１の量子化を実行し、第１の量子化から残差を取得するために第１の動作モードにおいて動作し、アナログデジタル変換器の同じ要素に対して第２の異なる量子化設定を使用して残差の第２の量子化を実行するための第２の動作モードにおいて動作するように構成されている。

【0029】

通信インターフェースによって実現されるシリアル接続とは、複数のモジュール式記録サイトの全てのモジュール式記録サイトが同時に読み出されることができることを意味する。この場合、通信インターフェースは、例えば、通常動作モードにある。各モジュール式記録サイトの各通信インターフェースは、例えば、複数のデジタルセンサ信号のシーケンス（例えば、シーケンスは、各モジュール式記録サイトからのデジタルセンサ信号を含む）においてそれぞれのデジタルセンサ信号を転送し、シーケンス内のそれぞれのデジタルセンサ信号の位置は、他の各モジュール式記録サイトの位置に対するそれぞれのモジュール式記録サイトの位置に対応する。このようにして、各モジュール式記録サイトのデジタルセンサ信号は、隣接するモジュール式記録サイトのデジタルセンサ信号にリンクされることができ、ベースに搬送されることができる。そのようにして、例えば、複数のモジュール式記録サイトのうちの１つのモジュール式記録サイトから複数のモジュール式記録サイトのうちの隣接するモジュール式記録サイトへの接続の数は非常に少なく保たれ、干渉を受けやすいアナログ信号（例えば、各モジュール式記録サイトによって受信された生体信号）は、ベースに転送されない。全ての信号は、現場で（例えば、各モジュール式記録サイトで）直接デジタル化（これは、例えば、複数のモジュール式記録サイトのうちのモジュール式記録サイトによって受信された各生体信号がデジタルセンサ信号に変換されることを意味する）され、通信インターフェースによってベースにシリアルに送信されるため、センサアレイは、非常に少数のラインのみをベースに必要とする。したがって、センサアレイは、デジタルセンサ信号をベースに転送するために、複数のモジュール式記録サイトの各モジュール式記録サイトからの低減されたライン数しか必要としないため、複雑さを低減するだけでなく、センサアレイのベースおよびシャンクのサイズも低減する。複数のモジュール式記録サイトの通信インターフェースを互いにおよびベースに対して直列接続することは、センサアレイを任意の数のモジュール式記録サイトに接触させることも可能にする。

【0030】

実施形態によれば、各インサイチュアナログデジタル変換器は、信号入力を含み、第１の動作モードにおいて信号入力と信号との間に接続を提供し、第２の動作モードにおいて信号入力を信号から切断するように構成されている。インサイチュアナログデジタル変換器は、信号入力と信号との接続と切断とを切り替えるように構成されたスイッチを備え得る。これは、第１の動作モードでは粗量子化によって信号が量子化されることができ、第２の動作モードにおいて信号を切断することによって、第１の動作モードにおける信号の量子化から残った量子化誤差が精密量子化によって量子化されることができるという考えに基づく。これは、信号品質を向上させる。

【0031】

実施形態によれば、第１の動作モードおよび第２の動作モードは、アナログデジタル変換器のデルタシグマ変調器、デルタシグマ変調器のサンプリングレート、および／またはデルタシグマ変調器におけるサンプリングのために適用される信号形状のフィードバックループ内で印加される増幅の点で互いに異なる。例えば、第２の動作モードの場合、増幅率が低減され得て、サンプリングレートが増加され得て、および／または異なる信号形状が精密量子化に使用され得る。したがって、これは、統合ステージまたは積分器および／または量子化器および／またはデルタシグマ変調器のフィードバックデジタルアナログ変換器を異なる粒度で再使用することを可能にし、それにより、合計で、少ない数の要素で低い量子化誤差が得られ、それにより、小さな要素および低いチップサイズを可能にし、これはバイオメトリックプローブの分野において特に有利である。

【0032】

実施形態によれば、第２の動作モードでは、アナログデジタル変換器、すなわちインサイチュアナログデジタル変換器のデルタシグマ変調器の積分器および／または量子化器および／またはフィードバックＤＡＣが、第１の動作モードに関して再使用される。これは、インサイチュアナログデジタル変換器のいくつかの要素が再使用されても、異なる量子化レベルが達成されることができるという考えに基づいている。これは、特に、オーバーサンプリングレート、したがって消費電力の低減、およびそれぞれのモジュール式記録サイトの少なくとも１つのセンサ素子によって検出されたアナログ信号のアナログデジタル変換のためのプローブシャンク上の必要な面積の低減という利点を有する。したがって、各モジュール式記録サイトは、非常に小さく実現されることができ、その結果、センサアレイが挿入される材料の損傷を防止または低減する薄いセンサアレイをもたらす。

【0033】

実施形態によれば、デジタルアナログ変換器のデルタシグマ変調器は、入力フィードフォワードパスがない状態で実装される。換言すれば、モジュール式記録サイトのインサイチュアナログデジタル変換器は、入力－フィードフォワード経路を有しないデルタシグマ変調器を備えることができる。入力フィードフォワードのないアーキテクチャは、信号経路を最小化し、したがってセンサアレイのサイズを縮小するために使用される。

【0034】

本発明の発見は、測定されるアナログ信号、特に生物医学的信号、例えば生化学的信号、より具体的にはニューロン、筋肉、脳、または耳および／もしくは眼などの身体の他の部分から取得可能なニューロン信号などの生体信号を、局所的に、すなわち電極の場所でデジタルセンサ信号に変換することによって、デジタルセンサ信号が得られ得ることである。例えば、複数のモジュール式記録サイトの各モジュール式記録サイトにおいて、それぞれのインサイチュアナログデジタル変換器は、緊密なパッケージングを実現するそれぞれの少なくとも１つのセンサ素子の下に実装されてもよい。複数のモジュール式記録サイトのうちのモジュール式記録サイトによって受信された生体信号がモジュール式記録サイトにおいてデジタルセンサ信号に直接変換される場合、より効率的であり、複雑さを低減する。したがって、アナログセンサ信号の代わりにデジタルセンサ信号がベースに提供されることができる。読み出し電子回路の（当該技術分野で述べられているような）信号調整チェーンは、前置増幅、増幅およびフィルタリングを省略することによって低減され、生体信号（例えば、センサ信号）の直接ローカルアナログデジタル変換によって置き換えられる。デジタルセンサ信号（それぞれデジタルデータ）のみが、複数のモジュール式記録サイトの各モジュール式記録サイトからベースに（例えば、シャンクに沿って）搬送されないため、各モジュール式記録サイト（例えば、センサ）間で（ほぼ）クロストークが測定されることができず、光源または電磁場などの外部干渉源に対して高い堅牢性がある。したがって、デジタルセンサ信号は、歪みに対して堅牢であり、および／または小さな通信インターフェースを可能にする複数のさらなる信号と組み合わせられ得る。さらに、測定のためのセンサ素子を担持する記録サイトの数が多い可能性があるにもかかわらず、小さなベースが得られる。

【0035】

アナログ信号は、各モジュール式記録サイトによってデジタルセンサ信号に直接変換され、したがって、信号調整は、各モジュール式記録サイトによって既に行われている。したがって、信号を処理するための構成要素がほとんど必要とされないため、ベースが小さいサイズで実装されることができる。この実施形態では、ベースのサイズが低減されることができるだけでなく、センサアレイの複雑さが低くされることができ、任意の数のモジュール式記録サイトに同時に接触されて読み出されることができる。

【0036】

複数のモジュール式記録サイトの各モジュール式記録サイトは、例えば生体信号を受信する。生体信号は、生体信号からデジタルセンサ信号への変換がアナログデジタル変換によって行われるようにアナログ信号である。これは、例えば、各モジュール式記録サイトに実装されたアナログデジタル変換器、例えばインサイチュアナログデジタル変換器によって実現される。ベースは、複数のモジュール式記録サイトの各モジュール式記録サイトからデジタルセンサ信号を受信する。それにより、例えば、ベースが当該技術分野において述べられている能動センサアレイのようなアナログデジタル変換器を備える必要はない。したがって、ベースは、例えば、当該技術分野で述べられているセンサアレイのベースと比較して、例えば、全ての記録サイトおよび／またはＡＤＣ（アナログデジタル変換器）のための導体、および／またフィルタおよび／または増幅器のような構成要素をほとんど必要としないため、例えば、小さいサイズで実装される。複数のモジュール式記録サイトの各モジュール式記録サイトによって生体信号をデジタルセンサ信号に直接変換することは、複数のモジュール式記録サイトの任意の数のモジュール式記録サイトに接触することが可能になる。

【0037】

実施形態では、複数のモジュール式記録サイトの各モジュール式記録サイトは、通信インターフェースを備える。通信インターフェースは、例えば、ベースから構成データを受信することができる。受信した構成データに基づいて、モジュール式記録サイトは、例えば、モジュール式記録サイトの動作に関するパラメータを適合させることができる。構成データは、例えば、各モジュール式記録サイトの状態に関する情報、例えばモジュール式記録サイトのオン状態またはオフ状態を保持することができる。したがって、どのモジュール式記録サイトが記録すべきか、したがって信号を受信すべきかが選択されることができる。例えば、構成データの形態で受信されることができる情報は、アナログからデジタルへの変換のスケーリングの変更、例えば、インサイチュアナログデジタル変換器の２つの異なる動作モードの量子化設定を含み得る。通信インターフェースは、各モジュール式記録サイトとベースとの間の通信を可能にするインターフェースである。この場合、通信インターフェースは、例えば、構成モードで動作する。

【0038】

実施形態では、通信インターフェースは、シリアルインターフェースを備える。複数のモジュール式記録サイトの通信インターフェースは、例えば、ベースからセンサアレイのセンサアレイエンドポイントへの順方向経路およびセンサアレイエンドポイントからベースへの逆方向経路を含むシリアル通信チェーンで互いに接続される。ここで、センサアレイエンドポイントは、生物医学的センサアレイエンドポイント、特に先端である。

【0039】

第１のモジュール式記録サイトおよび直接隣接する第２のモジュール式記録サイトを疎なる各ペアについて、第１のモジュール式記録サイトの通信インターフェースは、往路に接続され、第２のモジュール式記録サイトの通信インターフェースは、復路に接続される。各モジュール式記録サイトおよび時計からのデジタルセンサ信号は、例えば、あるモジュール式記録サイトから次のモジュール式記録サイト（例えば、直接隣接するモジュール式記録サイト）に転送される。クロックは、例えば、あるモジュール式記録サイトから別のモジュール式記録サイトへ僅かに遅延され、デジタル供給ノイズを拡散し、ピーク電流消費を低減する。

【0040】

モジュール式記録サイトは、例えば、順方向チェーンおよび順方向クロックに接続された第１のモジュール式記録サイトと、逆方向チェーンおよび逆方向クロックに接続された第２のモジュール式記録サイトとを備える２つのモジュール式記録サイトのブロックにグループ化される。したがって、例えば、全ての第２のモジュール式記録サイトのシリアルインターフェースは、順方向チェーンに接続／結合され、他の全てのモジュール式記録サイトのシリアルインターフェースは、逆方向チェーンに接続／結合される。第１のチェーンおよび第２のチェーンは、デジタルセンサ信号がベースに転送されるようにベースに結合される。あるいは、順方向および逆方向チェーンにモジュール式記録サイトの対を使用する代わりに、２の倍数（例えば、順方向チェーンに接続された最初の２つおよび逆方向チェーンに接続された２番目の２つの４つのモジュール式記録サイト、または順方向チェーンに接続された最初の３つおよび逆方向チェーンに接続された２番目の３つの６つのモジュール式記録サイト）が使用されてもよく、または一方向に１つのチェーンのみを有する単一のモジュールのみが使用されてもよい。１つのチェーンのみの後者の場合、全てのモジュール式記録サイトが順方向チェーンに接続されている場合には、チェーンの端部からベースまでの追加のデジタルワイヤが逆方向経路として機能してもよく、全てのモジュール式記録サイトが逆方向チェーンに接続されている場合には、ベースからチェーンの端部までの追加のデジタルワイヤが順方向経路として機能しなければならない。順方向経路および逆方向経路上のモジュール式記録サイトのペアを使用する実装は、順方向経路または逆方向経路のいずれか１つの経路のみが使用されるが必須ではない単一のモジュール解決策と比較して効率的である。したがって、各モジュール式記録サイトによって提供される各デジタルセンサ信号は、ベースに非常に迅速に転送されることができ、実施形態によれば、各モジュール式記録サイトとベースとの間でデジタル信号のみが交換される。各モジュール式記録サイトを各モジュール式記録サイトおよびベースと接続する順方向チェーンおよび逆方向チェーンの実装のために、複数のモジュール式記録サイトが同時に読み出されることが可能であり、ベースに転送された各デジタルセンサ信号は、特定のモジュール式記録サイトに割り当てられることができる。

【0041】

実施形態では、ベースは、複数のモジュール式記録サイトから合成センサ信号を受信するように構成され、合成センサ信号は、モジュール式記録サイトのそれぞれのデジタルセンサ信号を含む。合成センサ信号は、例えば、各モジュール式記録サイトの各デジタルセンサ信号のシーケンス（例えば、複数のセンサ信号のシーケンス）、または各モジュール式記録サイトの各デジタルセンサ信号と各モジュール式記録サイトの各デジタルセンサ信号との重ね合わせである。複数のモジュール式記録サイトの各モジュール式記録サイトをベースに接続し、結合されたデジタルセンサ信号をベースに転送する１つのデジタルデータバスしか必要とされないため、この実装は、例えば、センサアレイの複雑さを低減し、ベースのサイズを低減することができる。

【0042】

実施形態では、複数のモジュール式記録サイトの各モジュール式記録サイトは、例えばインサイチュアナログデジタル変換器として、連続時間多段階インクリメンタルデルタシグマアナログデジタル変換器を備える。最大の生体信号、特にニューロン信号でさえ数ミリボルトの範囲にすぎず、必要とされる線形性が低いため、Ｇｍ－Ｃ（コンデンサＣと組み合わせた増幅器の相互コンダクタンスＧｍを使用する積分器）ベースのインクリメンタルデルタシグマアナログデジタル変換器を使用した直接変換（例えば、各モジュール式記録サイトによる）が各モジュール式記録サイトにおいて実装されることができる。一次変調器の積分器および比較器は、複数の量子化ステップにおいて再使用されることができるため、連続時間マルチステップインクリメンタルＡＤＣは、ハードウェア共有および拡張されたカウント技術を活用し、最小シリコン領域での実装を可能にする。複数のモジュール式記録サイトの各モジュール式記録サイトによる連続時間多段階インクリメンタルデルタシグマアナログデジタル変換器の使用は、各モジュール式記録サイトによる受信信号が各モジュール式記録サイトにおいて直接デジタルセンサ信号に変換されることができるという利点を有する。したがって、各モジュール式記録サイトからベース（ほぼ）鈍感なデジタルセンサ信号、電磁干渉またはクロストークが送信される。これにより、センサアレイは、非常に正確になる。この実施形態の別の利点は、複数のモジュール式記録サイトの各モジュール式記録サイトからベースに転送される信号が、従来技術のようにセンサアレイの代わりに既にデジタル化されており、信号のデジタルセンサ信号への変換がベースに実装され、これによりベースを非常に大きくするが、本発明にかかるセンサアレイではベースのサイズが小さくなることができることである。連続時間デルタシグマ変換器は、固有の低域通過伝達特性が知られている。したがって、追加の回路ブロックとしての専用のアンチエイリアスフィルタの必要性が省略されることができるため、より多くの電流および追加の面積が節約されることができる。したがって、センサアレイの複雑さは低い。

【0043】

実施形態では、複数のモジュール式記録サイトの各モジュール式記録サイトは、積分器と、量子化器と、信号をデジタルセンサ信号に直接変換するように構成された異なる利得係数を有する少なくとも２つのフィードバック経路とを備える。積分器は、例えば、ＯＴＡ－Ｃ積分器（それぞれ、演算相互コンダクタンス増幅器＋コンデンサ）、すなわち２段階インクリメンタルデルタシグマＡＤＣである。しかしながら、より多くの量子化ステップを有するＡＤＣを実装することも実現可能であり（より多くの量子化ステップは、異なる利得係数を有するより多くのフィードバック経路を意味する）、これはセンサアレイの異なる設計に対してより最適であり得る。単一分岐ＯＴＡ－Ｃ積分器の出力は、量子化器、すなわち比較器および出力ラッチに接続され、電流および／または電圧フィードバックのためにスイッチを駆動する。複数のモジュール式記録サイトの各モジュール式記録サイトの積分器は、積分された信号を得るために、信号を受信し、信号を積分するように構成されている。複数のモジュール式記録サイトの各モジュール式記録サイトの量子化器は、ラッチされた比較器および出力ラッチを備える。ラッチされた比較器は、積分された信号を受信し、積分された信号を量子化するように構成されている。出力ラッチは、比較器出力および量子化ステップに基づいて、積分器への電流および／または電圧フィードバックのためのフィードバックスイッチを駆動するように構成されている。デジタルレベルの入力信号において動作するフィードバック電流およびフィードバックスイッチのノイズは、主要なノイズ要因と比較して無視できる。Ｇｍ－Ｃ積分器による実装は、例えば、さらに、需要領域が非常に小さいという利点を有する。各モジュール式記録サイトによって積分器および量子化器を直接使用することの別の利点は、前置増幅器が不要であることである。積分器および量子化器を用いると、各モジュール式記録サイトによって信号がデジタルセンサ信号に直接変換されることができる。したがって、デジタルセンサ信号は、複数のモジュール式記録サイトの各モジュール式記録サイトからベースに転送される。センサアレイでは、従来技術のように、生体信号は、アナログ信号としてベースに転送され、したがって前置増幅器が必要である。

【0044】

実施形態では、複数のモジュール式記録サイトの各モジュール式記録サイトは、隣接するモジュール式記録サイトとは無関係に信号をデジタルセンサ信号に変換するように構成されている。これは、複数のモジュール式記録サイトの各モジュール式記録サイトによって受信された信号が、アナログ信号として、例えば次のモジュール式記録サイトに、または直接ベースに転送される必要がなく、代わりに各モジュール式記録サイトによってデジタルセンサ信号に直接変換されるという利点を有する。したがって、センサアレイは、電磁干渉またはクロストークにほとんど影響されない。

【0045】

実施形態では、複数のモジュール式記録サイトのうちの１つのモジュール式記録サイトは、信号を検出するように構成された少なくとも１つのセンサ素子を備える。センサ素子は、電極、光学センサおよび／または化学センサであってもよい。例えば、３つのセンサ素子を有する１つのモジュール式記録サイトを有することも可能である。これは、例えば、複数のセンサ素子が、アナログ信号をデジタルセンサ信号に変換するための複数のモジュール式記録サイトのうちの１つのモジュール式記録サイト内の電子回路を共有することを意味する。したがって、構成要素の数が低減され、したがって、センサアレイのサイズも低減される。

【0046】

実施形態では、複数のモジュール式記録サイトは、軸方向に沿って配置され、軸方向に沿ってアレイを形成する。軸方向に垂直な第１の垂直方向に沿ったベースの延長部は、最大で、第１の垂直方向に沿った複数のモジュール式記録サイトの延長部である。軸方向に垂直な第２の垂直方向に沿ったベースの延長部は、最大で、第２の垂直方向に沿った複数のモジュール式記録サイトの延長部である。これは、例えば、ベースから全てのモジュール式記録サイトを通って（複数のモジュール式記録サイトを通って）最後のモジュール式記録サイトまでの軸に垂直な断面が変化する必要がないことを意味する。これは、ベースの断面に影響を及ぼすことなく、センサアレイの複数のモジュール式記録サイトに対して任意の数のモジュール式記録サイトを選択することができるという利点を有する。したがって、ベースは、例えば、複数のモジュール式記録サイトのうちのモジュール式記録サイトのそれぞれと同じ断面を有することができる。これにより、ベースを組織内に完全に埋設することができる。したがって、センサアレイは、組織のより深くに配置されることができ、侵襲的な外科手術が最小限に抑えられ得る。この実施形態は、ベースのサイズがモジュール式記録サイトの数によって変化しないことを意味しない。ベースの大きさは、例えば、一次元的に（僅かに）変化することができる。

【0047】

実施形態では、センサアレイの軸方向延長部に垂直な平面における複数のモジュール式記録サイトの断面は、モジュール式記録サイトの数とは無関係である。これは、より多くのモジュール式記録サイトがセンサアレイに付加されても、各モジュール式記録サイトの断面が変化しないことを意味することができるが、外科的処置が、例えば、複数のモジュール式記録サイトにわたってベースから最後のモジュール式記録サイトまで減少する断面を有するセンサアレイを有することが必要な場合、複数のモジュール式記録サイトの各モジュール式記録サイトの断面を変化させることが可能であり得る。実施形態は、多数のモジュール式記録サイトであっても小さなベースを可能にするが、ベースのサイズは、モジュール式記録サイトの数によって変化し得る。ベースのサイズは、例えば、モジュール式記録サイトの数を増やすと、一次元で（僅かに）変化することができる。

【0048】

実施形態では、センサアレイは、複数のモジュール式記録サイトを備える１つまたは複数の列を備える。モジュール概念は、二次元アレイまたは１つもしくは複数の列を有する針の形態など、複数のモジュール式記録サイトの任意の配置の実現を可能にする。複数のモジュール式記録サイトのモジュール概念の利点は、各モジュール式記録サイトに対する複数のモジュール式記録サイトの各モジュール式記録サイトの配置が非常に柔軟であることである。これにより、例えば、２列のセンサアレイが実現されることができる。したがって、センサアレイは、より大きな領域から信号を記録することができる。グローバルアナログ信号経路は存在せず、設計の高いモジュール性に起因して、より長いプローブまたはプローブジオメトリの任意の用途固有の変更は、同一の性能を提供する。

【0049】

実施形態では、ベースは、プローブ信号を提供するための有線出力インターフェースを備える。有線出力インターフェースのチャネルの数は、モジュール式記録サイトの数とは無関係であり、センサアレイの軸方向延長部に垂直な平面における複数のモジュール式記録サイトの断面とは無関係である。この実装により、センサアレイの複雑さが低減されることができる。センサアレイの複雑さを低減する理由は、例えば、任意の数のモジュール式記録サイトを有するが、外部装置に対するベースにおいて同じ有線出力インターフェースを有するセンサアレイを形成することができるためである。

【0050】

実施形態では、複数のモジュール式記録サイトは、ベースとセンサアレイのセンサアレイエンドポイントとの間に配置され、センサアレイは、針を形成する。ここで、センサアレイエンドポイントは、生物医学的センサアレイエンドポイント、特に先端である。したがって、センサアレイを組織に入れるための外科的処置がより容易になる。先端の実装により、センサアレイを組織内に埋め込むことがより容易になる。

【0051】

実施形態では、複数のモジュール式記録サイトのうちのモジュール式記録サイトは、ハウジングを備え、ハウジングは、信号を受信するためのセンサ部を備え、隣接するモジュール式記録サイトのハウジングのセンサ部からセンサ部を絶縁するための絶縁部を備える。ハウジングは、生体適合性であり得て、したがって、センサアレイは、合併症なしに組織に埋め込まれることができる。２つのモジュール式記録サイトの間の絶縁部により、１つのモジュール式記録サイトからの受信信号を別のモジュール式記録サイトからの受信信号から分離することが可能である。絶縁部によって、１つのモジュール式記録サイトによる受信信号が１つのモジュール式記録サイトから他のサイトにジャンプし、それによって、受信信号をセンサアレイによって位置特定することができなくなることを防止することができる。絶縁部により、例えば、センサアレイによって１つのモジュール式記録サイトによって受信信号を位置特定することができる。

【0052】

実施形態によれば、複数のモジュール式記録サイトのうちのモジュール式記録サイトは、ハウジングを備え、ハウジングは、信号を受信するための２つ以上のセンサ部を備え、各センサ部を２つ以上のセンサ部のうちの別のセンサ部から絶縁するための絶縁部を備える。２つ以上のセンサ部の各センサ部は、信号を受信することができ、各センサ部は、例えば、個々の信号を生成する。個々の信号は、互いに同じとすることができ、または少なくとも部分的に異なることができる。したがって、例えば、モジュール式記録サイトが３つのセンサ部を含む場合、３つの個々の信号（例えば、受信信号から、３つのセンサ部によって生成され、センサ部は、電極またはセンサ素子とも呼ばれることができる）は、全て同じであり、全てが互いに異なるか、または２つが同じであり、１つが他の２つとは異なる。したがって、２つ以上のセンサ部によって受信される１つの信号は、例えば、センサ部の位置に応じて、２つ以上の個別の信号をもたらすことができる。第１のセンサ部が、例えば、第２のセンサ部よりも信号源の近くに配置されている場合、第１のセンサ部は、実施形態によれば、第２のセンサ部によって生成された第２の個別信号よりも高い振幅を有する第１の個別信号を生成する。少なくとも２つのセンサ部を互いに絶縁することによって、２つ以上のセンサ部が互いに相互作用して不正確な個々のセンサを生成することが防止され得る。したがって、受信信号の非常に正確な位置特定および分析が達成されることができる。

【0053】

実施形態では、複数のモジュール式記録サイトの各モジュール式記録サイトは、アナログ部分とデジタル部分とに分割される。アナログ部分およびデジタル部分は、別個の供給経路を備える。デジタル部分は、第１の導電性素子によってアナログ部分から遮蔽される。これは、例えば、アナログ部分が、電磁干渉を遮断する（それに対する堅牢性を高める）ように構成されたシールド（低インピーダンス接地シールド）によってデジタル部分から分離されることを意味する。第２の導電性素子は、アナログ部分およびデジタル部分をセンサ素子から遮蔽するように、センサ素子のコネクタを取り囲むように配置される。換言すれば、第２の導電性素子は、例えば、センサ方向においてアナログ部分およびデジタル部分も覆うシールドである。アナログ部分は、センサ素子によって受信された生体信号をデジタルセンサ信号に変換するように構成されている。アナログ部分およびデジタル部分は、デジタルセンサ信号をデジタル部分に提供するために結合される。デジタル部分は、デジタルセンサ信号をベースに提供するように構成されている。センサアレイ全体は、例えば、電磁干渉に対する堅牢性を高め、デジタルノイズ結合を低減するために上部（センサの方向においてアナログ部分およびデジタル部分をそれぞれ覆う平面）も覆う、別個の供給経路および低インピーダンス接地シールドを間に有するデジタル部分およびアナログ部分に（ベースから最後のモジュール式記録サイトまで）一次元に沿って分離される。

【0054】

実施形態によれば、センサアレイは、各モジュール式記録サイトに、例えば、Ｇｍ－Ｃ積分器内の追加のカレントステアリング型デジタルアナログ変換器またはそのダイナミックレンジを拡大するインサイチュアナログデジタル変換器の入力におけるレベルシフタを使用して、アナログ信号（例えば、生体信号）内のオフセット（例えば、電極のようなセンサ素子間の電気化学的電位差）を補償するように構成されたオフセット補償回路を備える。

【0055】

実施形態によれば、センサアレイは、各モジュール式記録サイトに、例えば、インサイチュアナログデジタル変換器の入力トランジスタおよび負荷トランジスタに適用される「チョッパ」法を使用して、インサイチュアナログデジタル変換器の積分器出力基準電流のオフセット（例えば、精密変換中に入力が切断されたときの電流分岐の不整合）を補償するように構成されたオフセット補償回路を備える。オフセットは、特に第２の動作モードおよび後続の動作モードにおいて、精密量子化の分解能を制限する可能性がある。したがって、オフセットを補償することによって、高分解能が達成されることができる。

【0056】

実施形態は、アナログ信号の量子化を実行するための複数の動作モードにおいて、例えば、第１の量子化設定を使用してアナログ信号の第１の量子化を実行するための第１の動作モードにおいて、第１の量子化設定から残差を取得するための２つのモードにおいて、アナログデジタル変換器の第２の異なる量子化設定を使用して残差の第２の量子化を実行するための第２の動作モードにおいて動作するように構成された連続時間デルタシグマ変調器を備えるアナログデジタル変換器に関する。例えば、４つのモードにおいて、第１の量子化設定を使用してアナログ信号の第１の量子化を実行し、第１の量子化から第１の残差を取得するように第１の動作モードにおいて、アナログデジタル変換器の第２の異なる量子化設定を使用して第１の残差の第２の量子化を実行し、第２の量子化から第２の残差を取得するために第２の動作モードにおいて動作するように、アナログデジタル変換器の第３の異なる量子化設定を使用して第２の残差の第３の量子化を実行し、第３の量子化から第３の残差を取得するために第３の動作モードにおいて動作するように、およびアナログデジタル変換器の第４の異なる量子化設定を使用して第３の残差の第４の量子化を実行するために第４の動作モードにおいて動作するように構成されている。換言すれば、第ｎの動作モード（２≦ｎ≦ｍの場合、ここで、ｍは、アナログデジタル変換器の動作モードの最大数である）では、先行する動作モードによって得られた残差、すなわち第（ｎ－１）の動作モードにおいて得られた第（ｎ－１）の残差が量子化されて第ｎの残差を得る。

【0057】

別の実施形態は、例えばニューロンプローブのモジュール式記録サイトに、および／またはニューロンのプローブのベースに、上述したアナログデジタル変換器を備えるニューロンプローブに関する。

【0058】

実施形態によれば、ニューロンプローブは、例えばニューロンプローブのモジュール式記録サイトに、および／またはニューロンのプローブのベースにオフセット補償回路をさらに備える。補償回路は、例えば、Ｇｍ－Ｃ積分器内の追加のカレントステアリング型デジタルアナログ変換器またはそのダイナミックレンジを拡大するインサイチュアナログデジタル変換器の入力におけるレベルシフタを使用して、アナログ信号（例えば、生体信号）内のオフセット（例えば、電極のようなセンサ素子間の電気化学的電位差）を補償するように構成されている。

【0059】

実施形態によれば、ニューロンプローブは、例えばニューロンプローブのモジュール式記録サイトに、および／またはニューロンのプローブのベースにオフセット補償回路をさらに備える。補償回路は、例えば、インサイチュアナログデジタル変換器の入力トランジスタおよび負荷トランジスタに適用される「チョッパ」法を使用して、インサイチュアナログデジタル変換器の積分器出力基準電流のオフセット（例えば、精密変換中に入力（理想的にはゼロ差動入力）が切断されたときの電流分岐の不整合）を補償するように構成されている。オフセットは、特に第２の動作モードおよび後続の動作モードにおいて、精密量子化の分解能を制限する可能性がある。したがって、オフセットを補償することによって、高分解能が達成されることができる。

【0060】

ニューロンプローブは、上述したセンサアレイと同じ考慮事項に基づいている。ニューロンプローブは、上述したセンサアレイに関しても説明されている全ての特徴および機能を用いて完成されることができる。

【0061】

実施形態によれば、センサアレイを動作させるための方法は、以下のステップ、すなわち、センサアレイの複数のモジュール式記録サイトのうちのモジュール式記録サイトのセンサによって信号を記録するステップと、それぞれのデジタルセンサ信号を取得するために、第１の動作モードおよび第２の動作モードにおいて各アナログデジタル変換器を動作させることによって、センサアレイの複数のモジュール式記録サイトを使用して信号を複数のデジタルセンサ信号に変換するステップと、センサアレイの複数のモジュール式記録サイトの通信インターフェースを使用して複数のデジタルセンサ信号をセンサアレイのベースに提供するステップと、センサアレイの複数のモジュール式記録サイトからセンサアレイのベースによって複数のデジタルセンサ信号を受信するステップと、プローブ信号を取得するためにセンサアレイのベースによって複数のデジタルセンサ信号を処理するステップと、遠隔装置用のセンサアレイのベースによってプローブ信号を提供するステップと、を含む。

【0062】

本方法は、上述したセンサアレイまたはニューロンプローブと同じ考慮事項に基づいている。

【0063】

本方法は、センサアレイまたはニューロンプローブに関しても説明されている全ての特徴および機能を用いて完成されることができる。

【0064】

実施形態によれば、コンピュータ上で実行されると、上述した方法を実行するためのプログラムコードを含むコンピュータプログラムが作成される。

【0065】

図面は必ずしも縮尺通りではなく、代わりに、一般に本発明の原理を説明することに重点が置かれている。以下の説明では、本発明の様々な実施形態が、以下の図面を参照して説明される。

【図面の簡単な説明】

【0066】

【図1】本発明の実施形態にかかるニューロンプローブの概略図を示している。

【図2a】本発明の実施形態にかかる先端を有するニューロンプローブの概略ブロック図を示している。

【図2b】図２ａに示すニューロンプローブの概略斜視図を示している。

【図3a】本発明の実施形態にかかるシールドを有するニューロンプローブの概略ブロック図を示している。

【図3b】図３ａに示すニューロンプローブの概略斜視図を示している。

【図3c】本発明の実施形態にかかるセグメント化ニューロンプローブの概略斜視図を示している。

【図4a】本発明の実施形態にかかるモジュール式記録サイトの概略ブロック図を示している。

【図4b】本発明の実施形態にかかる４つのセンサ素子を有するモジュール式記録サイトの概略ブロック図を示している。

【図5a】本発明の実施形態にかかるアナログデジタル変換器を有するモジュール式記録サイトの回路図を示している。

【図5b】本発明の実施形態にかかるモジュール式記録サイトの構成要素（Ｇｍ－Ｃ積分器、ラッチされた比較器、および出力ラッチ）の回路図を示している。

【図6a】本発明の実施形態にかかるニューロンプローブによって測定されたＤＮＬ／ＩＮＬ（微分非線形性／積分非線形性）インビトロ測定データによる図を示している。

【図6b】本発明の実施形態にかかるニューロンプローブによって測定されたインビトロパワースペクトル密度プロットによる図を示している。

【図6c】本発明の実施形態にかかるニューロンプローブによって測定されたインビトロ測定データの統計的ノイズ分布による図を示している。

【図7】本発明の実施形態にかかるニューロンプローブを用いたインビトロ測定セットアップの概略図を示している。

【図8】本発明の実施形態にかかるニューロンプローブを用いた光遺伝学的適用のための測光および放射測定光感度測定を示している。

【図9】本発明の実施形態にかかるＣＭＯＳチップおよびニューロンプローブの顕微鏡写真を示している。

【図10a】従来技術にかかるニューロンプローブの概略図を示している。

【図10b】本発明の実施形態によるニューロンプローブの概略図を示している。

【図11】従来技術にかかるニューロンプローブの概略図を示している。

【図12】本発明の実施形態にかかるニューロンプローブを含む異なるニューロンプローブの比較を示している。

【図13】２段階インサイチュアナログデジタル変換器を有するセンサアレイの実施形態を示している。

【図14a】インサイチュアナログデジタル変換器の２つの動作モードの実施形態を示している。

【図14b】インサイチュアナログデジタル変換器の２つの動作モードの実施形態を示している。

【図14c】インサイチュアナログデジタル変換器の２つの動作モードの実施形態を示している。

【図15】インサイチュアナログデジタル変換器の制御信号のタイミング図を示している。

【図16】インサイチュアナログデジタル変換器の概略図を示している。

【図17】インサイチュアナログデジタル変換器の積分器の概略図を示している。

【図18】２段階インサイチュアナログデジタル変換器を有するセンサアレイのシステムアーキテクチャを概略的に示している。

【図19a】２段階インサイチュアナログデジタル変換器の動作を示している。

【図19b】２段階インサイチュアナログデジタル変換器の動作を示している。

【図19c】２段階インサイチュアナログデジタル変換器の動作を示している。

【図19d】２段階インサイチュアナログデジタル変換器の動作を示している。

【図19e】２段階インサイチュアナログデジタル変換器の動作を示している。

【図20a】２段階インサイチュアナログデジタル変換器のトランジスタレベル実装を示している。

【図20b】２段階インサイチュアナログデジタル変換器に統合されたオフセット補償によって補償可能なローカルオフセットの図を示している。

【図21a】本明細書に記載のセンサアレイによって測定された測定データを示している。

【図21b】本明細書に記載のセンサアレイによって測定された測定データを示している。

【図21c】本明細書に記載のセンサアレイによって測定された測定データを示している。

【図22】ローカルオフセット補償を備えるセンサアレイを有する測定システムの実験的セットアップを示している。

【図23】最先端のニューロンプローブを本明細書で提案されるセンサアレイと比較する表を示している。

【図24】電極オフセット補償ありおよびなしのフロントエンドのレイアウトとともに、センサアレイプロトタイプの顕微鏡写真を示している。

【図25】ＣＭＯＳニューロンプローブに統合可能な信号調整の様々な選択肢を示している。

【図26】２段階インサイチュアナログデジタル変換器および関連する測定データを含むセンサアレイを有する測定システムの実施形態を示している。

【図27】データ圧縮ユニットを有するセンサアレイの実施形態を示している。

【図28】データ圧縮ユニットによって得られる差の選択肢を示している。

【図29】データ圧縮ユニットを備えるセンサアレイを有する測定システムの実施形態を示している。

【図30】縮小要素を備えるセンサアレイの実施形態を示している。

【図31】データ圧縮ユニットを備えるセンサアレイを有する測定システムの詳細図を示している。

【図32】初期基準掃引のフロー図を示している。

【図33a】一次ＩΔΣＡＤＣの従来のデシメーションフィルタを示している。

【図33b】デシメーションフィルタに統合された７ビットデルタ符号化を示している。

【図34】データ圧縮ユニットを備えるセンサアレイを有する測定システムの概略図を示している。

【図35】図３４に示すセットアップによって得られた測定結果を示している。

【図36】４段階アナログデジタル変換器の実施形態を示している。

【発明を実施するための形態】

【0067】

等しいまたは同等の要素または同等または均等の機能を有する要素は、異なる図で発生する場合であっても、同等または均等の参照符号によって以下の説明で示されている。

【0068】

以下の説明では、本発明の実施形態のより完全な説明を提供するために、複数の詳細が示されている。しかしながら、本発明の実施形態がこれらの特定の詳細なしで実施されることができることは当業者にとって明らかであろう。他の例では、本発明の実施形態を曖昧にすることを回避するために、周知の構造および装置が詳細ではなくブロック図の形態で示されている。さらに、以下に説明する異なる実施形態の特徴は、特に明記しない限り、互いに組み合わせることができる。

【0069】

以下では、本発明の実施形態を参照する。実施形態は、本発明を実装する１つの可能性としてニューロンプローブに関連して説明される。限定するものではないが、以下に記載される説明はまた、他のセンサアレイ、特に生物医学的センサアレイに関する。そのような生物医学的センサアレイの例は、ヒトまたは動物の網膜に関連して使用され得る光学センサアレイである。例えば、そのようなセンサアレイは、信号を受信するように構成され得る。以下では、記載された例は、モジュール式記録サイトによって受信される信号として生体信号を指し得るが、例はこれに限定されず、一般に、例えば光信号または電気信号などの他のタイプのアナログ信号に関する。生体信号は、継続的に測定および監視されることができる生物内の任意の信号であり得る。生体信号という用語は、生体電気信号を指すために使用され得るが、電気信号（例えば、電気化学的にトリガされる）および電気化学信号または光信号などの非電気信号の双方を指し得る。生体信号は、特に電気信号であってもよく、または少なくとも電気信号を含んでもよく、信号は、生化学反応および／または光学信号もしくは刺激に基づく。センサアレイは、そのような生体信号を検出し得て、それに基づいてセンサ信号を提供し得る。したがって、記載された例は、ニューロン信号を受信するように構成され得るニューロンプローブを指し得るが、例はこれに限定されない。

【0070】

図１は、本発明の実施形態にかかるニューロンプローブ１００の概略図を示している。ニューロンプローブ１００は、プローブ信号１１２を提供するように構成されたベース１１０、すなわち生物医学センサーベース、特にニューロンプローブベースを備える。ニューロンプローブ１００はまた、複数の１２０個のモジュール式記録サイトを備える。複数の１２０個のモジュール式記録サイトは、モジュール式記録サイト１２２_１から１２２_ｎを備える。サブインデックスｎは、例えば、少なくとも２、好ましくは少なくとも１０、より好ましくは少なくとも５０、例えば５０、７０、１００またはそれ以上の整数、例えば１４４であり、サブインデックスｎが１４４を超える任意の整数であることも可能である。便宜上、各モジュール式記録サイトは、１２２_ｅによって識別される。複数のモジュール式記録サイト１２０の各モジュール式記録サイト１２２_ｅは、ニューロン信号または生体信号１３０を受信するように構成され、各モジュール式記録サイト１２２_ｅは、ニューロン信号１３２_１から１３２_ｎを受信することができる。ニューロン信号１３２_１から１３２_ｎは、ニューロン信号１３２_１から１３２_ｎのうちの少なくとも２つを含むことができ、これらは互いに類似しているか、同じであるか、または全てのニューロン信号１３２_１から１３２_ｎが互いに異なる。複数のモジュール式記録サイト１２０の各モジュール式記録サイト１２２_ｅは、受信したニューロン信号１３２_１から１３２_ｎをデジタルセンサ信号１３４_１から１３４_ｎに変換するように構成されている。複数のモジュール式記録サイト１２０の各モジュール式記録サイト１２２_ｅは、それぞれのデジタルセンサ信号１２２_１から１２２_ｎをベース１１０に提供するように構成されている。ベース１１０は、複数のデジタルセンサ信号１２２_１から１２２_ｎを複数の１２０個のモジュール式記録サイトから受信し、複数のデジタルセンサ信号１３４_１から１３４_ｎを処理してプローブ信号１１２を提供するように構成されている。

【0071】

ニューロンプローブ１００は、インビボ神経活動の高密度深部脳記録のための組織貫入プローブとして使用され得て、プローブシャンク上の電子的統合のレベルによる制限を克服する。能動プローブは、従来技術では、インサイチュで信号品質を改善し、寄生効果を低減するために使用されるが、これらの信号を電極から読み出し電子回路が広い領域に位置するベースにルーティングする必要がある［４、６］。ニューロンプローブ１００は、複数のモジュール式記録サイト１２０の各モジュール式記録サイト１２２_ｅにおいて、受信したニューロン信号１３２_１から１３２_ｎをデジタルセンサ信号１３４_１から１３４_ｎに変換することを含み、その結果、ベース１１０は、この構成要素を必要とせず、したがってベース１１０は、小さな領域に実装されることができる。

【0072】

図２ａは、ニューロンプローブ２００のブロック図を示し、図２ｂは、ニューロンプローブ２００の概略図を示している。

【0073】

図２ａのニューロンプローブ２００は、ベース２１０と、複数の２２０個のモジュール式記録サイト、例えば先端２３０とを備える。複数の２２０個のモジュール式記録サイトの各モジュール式記録サイト２２４_１から２２４_ｎは、センサ素子２２２_１から２２２_ｎと、インサイチュアナログデジタル変換器２２６_１から２２６_ｎと、双方向シリアルデジタルデータバス２２８_１から２２８_ｎとを備える。ニューロンプローブ２００のベース２１０は、基準２１２と、電源２１４と、デジタルインターフェース／制御ユニット２１６と、周辺インターフェース／接点２１８（パッド）とを備え、基準２１２は、例えば、モジュール式記録サイト２２４_１から２２４_ｎのそれぞれに接地電位または任意の基準電位を提供し、電源２１４は、モジュール式記録サイト２２４_１から２２４_ｎのそれぞれに電力を提供し、電源２１４は、基準２１２とアナログデジタル変換器２２６_１から２２６_ｎの差動入力を形成し、デジタルインターフェース／制御ユニット２１６は、モジュール式記録サイト２２４_１から２２４_ｎのそれぞれの各双方向シリアルデジタルデータバス２２８_１から２２８_ｎに接続され、例えば、各モジュール式記録サイト２２４_１から２２４_ｎの各インサイチュアナログデジタル変換器２２６_１から２２６_ｎの動作を調整することを可能にする構成データを複数のモジュール式記録サイト２２０に提供するように構成されている。先端２３０の主な機能は、例えば、組織内に容易に入り込むことである。複数のモジュール式記録サイト２２０は、例えば、異なるセンサ素子２２２_ｅから２２２_ｎによってニューロン信号を受信することができる。

【0074】

図２ａは、モジュール式読み出し回路としてのニューロンプローブ２００の概略構成を示している。モジュール式記録サイト２２４_１から２２４_ｎは任意の数であり、センサまたはセンサ素子２２２_１から２２２_ｎ、任意に（電圧としてニューロンパルスを受信する）電極、光学センサまたは化学センサを備えてもよい。各モジュール式記録サイト２２４_１から２２４_ｎは、センサ素子２２２_１から２２２_ｎを介してニューロン信号を受信し、受信したニューロン信号をインサイチュアナログデジタル変換器２２６_１から２２６_ｎによってデジタルセンサ信号に変換し、このデジタルセンサ信号を双方向シリアルデジタルデータバス２２８_１から２２８_ｎ内でベース２１０のデジタルインターフェース／制御ユニット２１６に転送するように構成されている。デジタルインターフェース／制御ユニット２１６は、双方向シリアルデジタルデータバス２２８_１から２２８_ｎを介して複数のモジュール式記録サイト２２４_１から２２４_ｎから複数のデジタルセンサ信号を受信し、プローブ信号を周辺インターフェース／接点２１８に提供するように複数のデジタルセンサ信号を処理するように構成され、それによって周辺インターフェース／接点２１８は、外部装置と接続し、プローブ信号を外部装置に送信するように構成されている。

【0075】

図２ｂは、ニューロンプローブ２００の概略図を示している。ニューロンプローブ２００は、複数のモジュール式記録サイト２２４_１から２２４_ｎを備え、各モジュール式記録サイト２２４_１から２２４_ｎは、センサ素子２２２_１から２２２_ｎを備える。センサ素子２２２_１から２２２_ｎは、各センサ素子２２２_１から２２２_ｎの下方の電子機器２４０にセンサ接触領域２５０によって接続されている。ニューロンプローブの一端に、ニューロンプローブは、例えば、周辺インターフェース／接点２１８として使用されるパッド２６０を備える。周辺インターフェース／接点２１８により、プローブは、ケーブルに接続され、それによって遠隔装置に接続される。センサ素子２２２_１から２２２_ｎは、例えば、ニューロン信号を受信し、センサ接触領域２５０上のニューロン信号をセンサ素子２２２_１から２２２_ｎの下方の電子機器２４０に転送することができる。各センサ素子２２２_１から２２２_ｎの下方の電子機器２４０は、例えば、受信したニューロン信号を処理し、ニューロン信号を（デジタル）センサ信号に変換することができる。

【0076】

図３ａは、ニューロンプローブ３００のブロック図を示し、図３ｂは、ニューロンプローブ３００の概略図を示している。

【0077】

図３ａのニューロンプローブ３００は、例えば、図２ａの先端２３０と同じ機能を有する先端３１０を備える。複数のモジュール式記録サイト３２０_１から３２０_ｎは、図２ａおよび図２ｂのモジュール式記録サイト２２４_１から２２４_ｎのそれぞれと同じ機能を実装し得る。ニューロンプローブ３００は、例えば、図２ａのベース２１０または図１のベース１１０と同じ機能を有することができるベース３３０をさらに備える。各モジュール式記録サイト３２０_１から３２０_ｎは、センサ素子３２２_１から３２２_ｎを備える。センサ素子３２２_１から３２２_ｎは、例えば、図２ａおよび図２ｂのセンサ素子２２２_１から２２２_ｎと同じ機能を有することができる。各モジュール式記録サイト３２０_１から３２０_ｎはまた、積分器３２４_１から３２４_ｎと、量子化器３２５_１から３２５_ｎと、カウンタ３２６_１から３２６_ｎと、双方向シリアルデジタルデータバス３２８とを備え、双方向シリアルデジタルデータバス３２８は、例えば、図２ａの双方向シリアルデジタルデータバス２２８_１から２２８_ｎと同じ機能を有することができる。双方向シリアルデジタルデータバス３２８は、各モジュール式記録サイト３２０_１から３２０_ｎについて、通信インターフェース３２８を備えることができ、通信インターフェース３２８は、構成モード３２８_１ａから３２８_ｎａまたは通常動作モード３２８_１ｂから３２８_ｎｂのいずれかとすることができる。

【0078】

換言すれば、複数のモジュール式記録サイトの各モジュール式記録サイト３２０_１から３２０_ｎのデジタル部分３５０は、例えば、シリアルインターフェースによってその隣接ノードに接続された通信インターフェース３２８_１から３２８_ｎ（例えば、各隣接するモジュール式記録サイトの通信インターフェース３２８_１から３２８_ｎ）を備える。そのようにして、変換された結果（例えば、デジタルセンサ信号）は、隣接ノードの結果にリンクされることができ、システム全体（例えば、ニューロンプローブ３００）の外部端末（例えば、ベース３３０またはベースに接続された外部装置）に搬送されることができる。そのようにして、例えば、複数のモジュール式記録サイトのうちの１つのモジュール式記録サイト３２０_１から３２０_ｎから複数のモジュール式記録サイトのうちの隣接するモジュール式記録サイト３２０_１から３２０_ｎへの接続の数（モジュール式記録サイト３２０_１から３２０_ｎは、例えば、センサチャネルとも理解されることができる）は、可能な限り低く保たれ、干渉の影響を受けやすいアナログ信号（例えば、各モジュール式記録サイト３２０_１から３２０_ｎによって受信されたニューロン信号）は、外部に（例えば、ベースまたはベースに接続された外部装置に）またはベース３３０（例えば、外部）からモジュール式記録サイト３２０_１から３２０_ｎ（例えば、センサノードとしても理解される）に搬送されない。全てのニューロン信号（これは電極信号またはセンサ信号であり得る）は現場で（例えば、各モジュール式記録サイト３２０_１から３２０_ｎ上で）直接デジタル化されるため（これは、例えば、複数のモジュール式記録サイト３２０_１から３２０_ｎのうちのモジュール式記録サイト３２０_１から３２０_ｎによって受信された各ニューロン信号がデジタルセンサ信号に変換されることを意味する）、ニューロンプローブ３００（それぞれ、システム）は、外部への非常に少数のラインのみを必要とする（これは、例えば、ベース３３０から外部装置へのラインを含むことができるが、例えば、各モジュール式記録サイト３２０_１から３２０_ｎからベース３３０へのラインを含むこともできる）。したがって、ニューロンプローブ３００は、デジタルセンサ信号をベース３３０に転送するために必要なのは、複数のモジュール式記録サイト３２０_１から３２０_ｎの各モジュール式記録サイト３２０_１から３２０_ｎまでのラインの数が少なくて済むため、複雑さを低減するだけでなく、ニューロンプローブ３００のベース３３０およびシャンク（例えば、先端３１０を有する複数のモジュール式記録サイト３２０_１から３２０_ｎ）のサイズも低減する。複数のモジュール式記録サイト３２０_１から３２０_ｎの通信インターフェース３２８_１から３２８_ｎを互いにおよびベースに直列に接続することはまた、ニューロンプローブを任意の数のモジュール式記録サイト３２０_１から３２０_ｎ（それぞれ、センサノード）に接触させることも可能にする。

【0079】

モジュール式記録サイト３２０_１から３２０_ｎのそれぞれからのデジタルセンサ信号のそれぞれは、合成センサ信号としてベース３３０に転送されることができる。各モジュール式記録サイト３２０_１から３２０_ｎは、例えば、変換されたニューロン信号をデジタルセンサ信号として双方向シリアルデジタルデータバス３２８に提供する。次いで、デジタルセンサ信号は、デジタルデータバス３２８によって、複数のモジュール式記録サイトの全てのデジタルセンサ信号の合成センサ信号としてベース３３０に転送され、ベース３３０は、合成センサ信号を処理してプローブ信号を提供する。

【0080】

実施形態によれば、図１、図２および図３に示すニューロンプローブ１００、２００および３００は、非限定的な例として、ニューロン信号を含み得て、したがって図３に関する以下の説明ではセンサアレイ３００と呼ばれる、記載されたアナログ生体信号の代替として、またはそれに加えて、光信号または電気信号などのアナログ信号を受信するように構成されたセンサアレイとして見ることができる。

【0081】

センサアレイ３００は、実施形態によれば、ピクセルレベルＡＤＣ（ＡＤＣ＝アナログデジタル変換器）であり、これは、例えば、各モジュール式記録サイト３２０_１から３２０_ｎにおいてアナログ信号をデジタル信号に変換する光センサを表す。本発明のセンサアレイ３００は、自己完結型アナログデジタル変換に関して既知の光学センサに関して最適化されている。既知のセンサは、電流（フォトダイオード）から時間への変換（パルスの時間間隔）に基づく。閾値に到達するのに必要な時間それぞれのパルスの時間間隔は、同時に全てのセンサノットまたはノードで既知のセンサにおいて測定され、その結果、センサ間に並列リンクをもたらし、直列リンクは不可能になる。センサアレイ３００の実施形態のような直列リンクは、例えば、面積効率の良いおよび／または安価なセンサをもたらす。

【0082】

ニューロンプローブ３００のベース３３０は、例えば、図２ａの基準２１２と同じ機能を有することができる基準３３１と、例えば、図２ａの電源２１４と同じ機能を有することができる電源３３４と、例えば、図２ａのデジタルインターフェース／制御ユニット２１６と同じ機能を有することができるデジタルインターフェース／制御ユニット３３９とを備え得る。ベース３３０はまた、例えば、図２ａの周辺インターフェース／接点２１８と同じ機能を有することができるパッド／デジタル４線インターフェース３４０を備える。ニューロンプローブ３００の先端３１０は、例えば、第１の供給バッファ３１２および第２の供給バッファ３１４を備える。

【0083】

各変換器（モジュール式記録サイト３２０_１から３２０_ｎ）は、デジタル部分３５０およびアナログ部分３６０を備え、最小面積消費のために構成されている。システム（例えば、ニューロンプローブ３００）は、モジュール方式で構成され、各電極（センサ素子３２２_１から３２２_ｎ）の信号は、隣接する電極（センサ素子３２２_１から３２２_ｎ）から独立したデジタル出力信号に局所的に変換される。

【0084】

このようにして、隣接するモジュール（センサチャネル／モジュール式記録サイト３２０_１から３２０_ｎ）への接続数は可能な限り低く保たれ、干渉を受けやすいアナログ信号は、外部に、または外部からセンサノード（センサ素子３２２_ｎから３２２_ｎ）に転送されない。全ての電極信号（ニューロン信号）は、現場で直接デジタル化（デジタル信号に変換）されるため、システム（例えば、ニューロンプローブ３００）は、外部への（例えば、外部装置への）非常に少数のラインのみを必要とする。

【0085】

ニューロンプローブ３００の各モジュール式記録サイト３２０_１から３２０_ｎは、センサ素子３２２_１から３２２_ｎによってニューロン信号を受信し、最初に積分器３２４_１から３２４_ｎによってニューロン信号を積分し、量子化器３２５_１から３２５_ｎを使用して量子化することによって、受信したニューロン信号をデジタルセンサ信号に変換することができる。双方向シリアルデジタルデータバス３２８により、各モジュール式記録サイト３２０_１から３２０_ｎのデジタルセンサ信号は、各モジュール式記録サイト３２０_１から３２０_ｎからベース３３０のデジタルインターフェース／制御ユニット３３９に転送され、デジタルセンサ信号はデジタルインターフェース／制御ユニット３３９によってプローブ信号に処理され、プローブ信号は、パッド／デジタル４線インターフェース３４０を介して外部装置に転送される。

【0086】

プローブ全体（ニューロンプローブ３００）は、その長さに沿って、別個の供給経路、および任意にその間に低インピーダンス接地シールド３９０を有するデジタル部分３５０およびアナログ部分３６０に分離されており、これもまたＥＭＩ（電磁干渉）に対する堅牢性を高め、デジタルノイズ結合を低減するために上部を覆う。

【0087】

供給経路は、電源３３４を用いて実現されることができる。アナログ部分３６０の供給経路は、例えば、任意の供給バッファ３３５_ａを有する電圧Ｖ_ＤＤ，Ａ３３５および接地電圧Ｖ_ＳＳ３３６を含む。デジタル部分の供給経路は、例えば、接地電圧Ｖ_ＳＳ３３６を有する電圧Ｖ_ＤＤ，Ｄ３３７を含む。デジタル部分３５０は、シリアルインターフェース（通信インターフェース３２８_１から３２８_ｎ）により、その隣接ノード（隣接する記録サイト３２０_１から３２０_ｎ）と接続され得る。そのようにして、変換された結果は、隣接ノード（隣接するモジュール式記録サイト３２０_１から３２０_ｎ）の結果にリンクされてもよく、システム全体に対する外部端末（例えば、外部装置またはベース３３０）に搬送されてもよい。構成データは、例えば、ノード（例えば、モジュール式記録サイト３２０_１から３２０_ｎ）のオン／オフを切り替えるため、またはそのスケーリングを変更するために、同じインターフェース（通信インターフェース３２８_１から３２８_ｎ）を介して各センサノード（モジュール式記録サイト３２０_１から３２０_ｎ）にリンクされた方法で搬送されることができる。ベース３３０は、例えば、全ての記録サイト（モジュール式記録サイト３２０_１から３２０_ｎ）にグローバル電圧バイアスＶ_ＢＩＡＳを提供する基準トランジスタ３３２と、構成モードと通常動作モード（読み出しモード）との間の切り替えを可能にし、内部データ（例えば、デジタルセンサ信号）および構成チェーンを外部ユニット（例えば、外部装置）に転送する有限状態機械とを含む。構成モード３２８_１ａから３２８_ｎａと通常動作モード３２８_１ｂから３２８_ｎｂとの（通信インターフェース３２８_１から３２８_ｎの）切り替えは、例えば別の制御信号によって制御される。構成モード３２８_１ａから３２８_ｎａでは、設定は、例えば双方向シリアルデジタルデータバス３２８を介して転送され、各モジュール式記録サイト３２０_１から３２０_ｎによって適合されることができる記憶装置の読み出しが可能であり、一方、通常動作モード３２８_１ｂから３２８_ｎｂでは、変換器（モジュール式記録サイト３２０_１から３２０_ｎ）のデジタル出力（デジタルセンサ信号）は、例えば記憶装置に書き込まれる。記憶装置は、揮発性または不揮発性の記憶装置であってもよく、例えば、情報を記憶するための複数のトランジスタ素子を備えてもよい。実施形態によれば、構成モード３２８_１ａから３２８_ｎａの構成データおよび通常動作モード３２８_１ｂから３２８_ｎｂのデジタルデータは、双方向シリアルデジタルデータバス３２８を直接使用することによって、記憶装置を使用せずに各モジュール式記録サイト３２０_１から３２０_ｎとベース３３０との間で送信され得る。

【0088】

デジタル側３５０では、グローバル信号はルーティングされる必要はない：チェーン信号およびクロックは、あるブロック（双方向シリアルデジタルデータバス３２８）から次のブロックに転送され得る。クロックは、各モジュール式記録サイト３２０_１から３２０_ｎから各モジュール式記録サイト３２０_１から３２０_ｎまで僅かに遅延され、デジタル供給ノイズを拡散し、ピーク電流消費を低減する。記録サイト（モジュール式記録サイト３２０_１から３２０_ｎ）は、順方向チェーン３５２に接続されたＡＤＣ（アナログデジタル変換器）と、逆方向チェーン３５４およびクロックとのブロックにグループ化される。アナログ部分３６０では、プローブ全体に２つのグローバル基準ライン、すなわち本体基準電圧Ｖ_ＢＯＤＹ３３３ａおよびＶ_ＢＩＡＳ３３３ｂのみが存在してもよい。バイアス電圧（Ｖ_ＤＤを基準とする）は、外部ソースからのノイズ除去を強化するために、大きな寄生容量を伴って電源３３４に送られる。

【0089】

換言すれば、モジュール式記録サイト３２０_１から３２０_ｎは、例えば、２つのモジュール式記録サイト（ＡＤＣ、例えば積分器３２４_１から３２４_ｎのそれぞれと量子化器３２５_１から３２５_ｎのそれぞれとを備えるアナログデジタル変換器）のブロックにグループ化され、第１のＡＤＣを備える一方のモジュール式記録サイトは、順方向チェーン３５２および順方向クロックに接続され、第２のＡＤＣを備える他方のモジュール式記録サイトは、逆方向チェーン３５４および逆方向クロックに接続される。したがって、全ての第２のモジュール式記録サイトのシリアルインターフェース（通信インターフェース３２８_１から３２８_ｎ）は、例えば、第１のチェーン（例えば、順方向チェーン３５２）に接続／結合され、他の全てのモジュール式記録サイトのシリアルインターフェースは、第２のチェーン（例えば、逆方向チェーン３５４）に接続／結合される。第１のチェーンおよび第２のチェーンは、デジタルセンサ信号がベースに転送されるようにベースに結合される。

【0090】

アナログデジタル変換器（例えば、積分器３２４_１から３２４_ｎは、量子化器３２５_１から３２５_ｎに結合される）は、供給電圧（例えば、電源３３４の接地Ｖ_ＳＳ３３６を有する電源電圧Ｖ_ＤＤ，Ａ３３５）の干渉に対しておおむね堅牢であるように、差動入力を用いて構成され得る。供給電圧（例えば、電源３３４）とは別に、２つのさらなるグローバルライン（例えば、ジョイント）が使用されてもよく、全てのセンサノード（モジュール式記録サイト３２０_１から３２０_ｎ）によって共有されてもよい。

【0091】

・制御電圧（例えば、基準電圧Ｖ_ＢＩＡＳ３３３ｂ）：各回路は、例えば内部に一定数の一定の基準電位および設定電流を必要とする。全ての電流および電位は、例えば、グローバルラインとして全てのセンサノード（モジュール式記録サイト３２０_１から３２０_ｎ）に分配されるグローバル調整電圧（例えば、制御電圧Ｖ_ＢＩＡＳ３３３ｂ）から導出される。全てのセンサモジュール（モジュール式記録サイト３２０_１から３２０_ｎ）が接続されるグローバルラインであるため、大きな寄生容量を備え得る。これは、このラインを介したノイズの結合の可能性にプラスの効果をもたらす。さらに、差動読み出しの原理により、（例えば、制御電圧Ｖ_ＢＩＡＳ３３３ｂにおける）ノイズが抑制される。この制御電圧（例えば、基準電圧Ｖ_ＢＩＡＳ３３３ｂ）は、試験のために使用されてもよいが、原則として、それ（例えば、基準電圧Ｖ_ＢＩＡＳ３３３ｂ）は、必ずしもグローバル接続である必要はなく、機能は、例えば、各電極（センサ素子３２２_１から３２２_ｎ）の下方に実装されることができる。

【0092】

・基準電圧（例えば、基準電圧Ｖ_ＢＯＤＹ３３３ａ）：差動入力の一方側は、例えば、センサ（電極／センサ素子３２２_１から３２２_ｎ）に接続される一方で、第２の入力は、例えば、基準電圧（例えば、基準電圧Ｖ_ＢＯＤＹ３３３ａ）に接続される。Ｖ_ＢＯＤＹ（基準電圧Ｖ_ＢＯＤＹ３３３ａ）に対する可能性のある干渉は、全てのセンサノード（モジュール式記録サイト）上で等しく検出されることができ、したがって、デジタル後処理において除外されることができる。

【0093】

最大のニューロン信号でさえも数十ミリボルトの範囲内にあり、必要とされる線形性は低いため、例えば、各電極（センサ素子３２２_１から３２２_ｎ）の下方の連続時間ｇｍ－Ｃベースのインクリメンタルデルタシグマアナログデジタル変換器を使用する直接変換（例えば、積分器３２４_１から３２４_ｎは、量子化器３２５_１から３２５_ｎに結合される）は、最小のシリコン面積での実装を可能にする一次変調器を使用して実装され得て、これは、ただ１つの積分器３２４_１から３２４_ｎおよびコンデンサ、正確な時定数、したがってローカルバイアスが不要であるためである。デシメーションは、単純なリップルカウンタ３２６_１から３２６_ｎを使用して達成され得る。単一分岐ＯＴＡ－Ｃ積分器３２４_１から３２４_ｎの出力は、例えば、量子化器３２５_１から３２５_ｎ、すなわち比較器および出力ラッチに接続され、電流フィードバックのためのスイッチを駆動する。

【0094】

以下では、ニューロンプローブ３００などの実施形態にかかるニューロンプローブの具体例が与えられる。この例は、ニューロンプローブを実装するために使用されるパラメータのいくつかの具体的な値を含む。値は非限定的な例としてのみ理解されるべきであり、したがって、それらは実施形態を限定するものではなく、単に本発明のより良い理解に適しているにすぎない。さらなる、異なる、または他の構成要素を使用することによって、異なる電圧、電流、および／またはデータレートなどの他の値が得られ得ることは明らかである。

【0095】

ＡＤＣ（アナログデジタル変換器）のデジタル部分３５０は、例えば、デシメータ、すなわちリップルカウンタ３２６_１から３２６_ｎ、１１ｂ（１１ビット）変換結果のための２つのレジスタ、および２ｂ（２ビット）構成レジスタからなるか、またはそれらを備える。例によれば、ＡＤＣは、１０ｂの結果をもたらす１０２４サイクルにわたって実行され得る。ＯＴＡ、ＯＴＡ出力（例えば、積分器３２４_１から３２４_ｎの出力）およびカウンタ３２６_１から３２６_ｎをリセットする前に、結果がデータバスを使用して送信され得る。例えば、最終的な変換エラーを表す比較器の最後の結果が１０ビットの結果に１１番目のビットとして付加され、得られた１１ビットがデータチェーン上に置かれ得る。例えば、ビットシーケンスは、双方向シリアルデジタルデータバス３２８の記憶装置に記憶され得る。代替的または追加的に、各モジュール式記録サイト３２０_１から３２０_ｎのデジタルセンサ信号のビットシーケンスは、双方向シリアルデジタルデータバス３２８を使用して直接送信されてもよい。ラッチと比較器との間のタイミング違反を回避するために、後続のセル（モジュール式記録サイト３２０_１から３２０_ｎ）の遅延クロックがラッチに使用される。読み出し中、デジタルデータ（複数のデジタルセンサ信号）は、モジュール式記録サイト３２０_１から３２０_ｎを通ってシフトされ、ニューロンプローブ３００は、２つの可能性のあるチェーン（順方向チェーン３５２および逆方向チェーン３５４）を使用し、それらのそれぞれは、少なくとも１５Ｍビット／秒または少なくとも２０Ｍビット／秒、例えば２０．４８Ｍビット／秒などの同じまたは異なるデータレートを使用し得る。例えば、双方のチェーン（順方向チェーン３５２および逆方向チェーン３５４）は、２０．４８Ｍビット／秒のビットレート、すなわちｆ_ｓ＝２０．４８ＭＨｚを使用し得る。ベース３３０内のＦＳＭは、例えば、所与の例においてフロントエンドにおいて４０．９６Ｍビット／秒をもたらす時間多重化によって、双方のチェーンの出力を単一のデータストリームに結合し得る。ベース３３０は、低電力素子であってもよく、１Ｗ未満、１００ｍＷ未満、またはさらには１００μＷ未満、例えば３７μＷを消費してもよく、記録サイト（モジュール式記録サイト３２０_１から３２０_ｎ）あたりの電力消費量は、１Ｗ未満、１００ｍＷ未満、またはさらには１００μＷ未満、例えば３９．１４μＷをもたらしてもよく、そのうちの１Ｗ未満、１００ｍＷ未満、またはさらには１００μＷ未満、例えば１２．７７μＷがアナログ部分３６０によって消費される。

【0096】

１１ｂのＡＤＣ（例えば、積分器３２４_１から３２４_ｎは、量子化器３２５_１から３２５_ｎに結合される）は、領域ごとにノイズ性能を最適化するように設計されてもよく、したがって、可能な限り多くの領域がノイズに重要な構成要素、すなわち入力専用である（専用面積は、所与の例では、１７１μｍ^２など、１０００μｍ^２未満、または５００μｍ^２未満、または２００μｍ^２未満であるべきである）および負荷トランジスタ（専用面積は、所与の例では、１４４μｍ^２など、１０００μｍ^２未満、または５００μｍ^２未満、または２００μｍ^２未満であるべきである）。小さな領域のみが、例えば、グローバルバイアスラインから導出されるフィードバック電流シンクに専用である。フィードバック電流は、３つの異なる範囲、例えば、±１５ｍＶの１つの範囲、±３０ｍＶの第２の範囲および±５５ｍＶの第３の範囲、または±１３ｍＶの１つの範囲、±２５ｍＶの第２の範囲および±５０ｍＶの第３の範囲、または±１２ｍＶの１つの範囲、±２３ｍＶの第２の範囲および±４６ｍＶの第３の範囲、例えば±１１．２５ｍＶ、±２２．５ｍＶまたは±４５ｍＶに構成されることができるＡＤＣ（例えば、積分器３２４_１から３２４_ｎは、量子化器３２５_１から３２５_ｎに結合される）のフルスケール（ＦＳ）を決定する。

【0097】

図３ｂは、ニューロンプローブ３００の３Ｄビューを有するシステムレベルの概略図を示している。ニューロンプローブ３００のハウジングは、場合により、不動態化層（ハウジングを外部から覆い、ハウジングに電気絶縁を提供する）を備える。不動態化層は、（例えば、パッド３４０および／または電極の位置において）ハウジングを通過する電気信号を可能にする１つまたは複数の領域を確保し得て、パッド３４０（図３ｂでは、１つのパッドのみが示されているが、ニューロンプローブ３００は、２つ以上のパッド３４０によって実装されることもできる）および電極（センサ素子３２２_１から３２２_ｎ）のみは、不動態化層を含まなくてもよい。読み出し電子回路の信号チェーンは、前置増幅、増幅およびフィルタリングを省略することによって小さくなり、センサ信号（ニューロン信号）のローカルアナログデジタル変換によって置き換えられることができる。これにより、各センサ（電極／センサ素子３２２_１から３２２_ｎ）の下方に直接シャンク上にアナログデジタル変換器が実装されることができる。センサ素子３２２_１から３２２_ｎは、電極接点３２３によって各センサ素子３２２_１から３２２_ｎの下方の電子機器に結合されてもよい。

【0098】

各モジュール式記録サイト３２０_１から３２０_ｎは、アナログ部分３６０とデジタル部分３５０とに分割されてもよい。デジタル部分３５０は、第１の導電性素子３９０によってアナログ部分３６０から遮蔽されてもよく、導電性素子は、電磁干渉を遮断するように構成されている。導電性素子は、例えば、低インピーダンスの接地シールドとすることができる。センサ素子３２２_１から３２２_ｎからアナログ部分３６０およびデジタル部分３５０を遮蔽するように、センサ素子３２２_１から３２２_ｎのコネクタ（電極接点３２３）を囲むように第２の導電性素子３９２が配置されている。各センサ素子３２２_１から３２２_ｎの下方で、基準３３１は、制御電圧Ｖ_ＢＩＡＳ３３３ｂおよび基準電圧Ｖ_ＢＯＤＹ３３３ａによって実装されることができる。電源３３４は、例えば、アナログ電源電圧Ｖ_ＤＤ，Ａ３３５および接地電圧Ｖ_ＳＳ３３６として実装されることができる。

【0099】

アナログ部分３６０の少なくとも一部およびデジタル部分３５０の少なくとも一部は、例えば、ニューロン信号を受信するように構成されたセンサ素子３２２_１から３２２_ｎによって覆われている。実施形態では、センサ素子３２２_１から３２２_ｎは、デジタル部分３５０およびアナログ部分３６０を中心として覆うが、センサ素子３２２_１から３２２_ｎがデジタル部分３５０のみまたはアナログ部分３６０のみを覆うことも可能である。

【0100】

この実施形態では、針プローブのモジュール式のスケーラブルなアーキテクチャが実現され、これは、シャンクに沿ってノイズに敏感なアナログ信号をルーティングまたは事前バッファリングする代わりに、例えば、各電極（センサ素子３２２_１から３２２_ｎ）の下方でのアナログデジタル変換を統合する。そのような統合に使用される領域は任意であり、統合される機能によって影響され得る。例えば、２００×２００μｍ^２未満、１５０×１５０μｍ^２未満、または１００×１００μｍ^２未満、例えば７０×７０μｍ^２の面積が使用され得る。この設計は、プローブ（例えば、ニューロンプローブ３００）の上部に追加の読み出し回路を必要とせず、デジタル４線インターフェース３４０と接続する。ニューロンプローブ３００は、再構成可能な１１．５ｍｍニューロンプローブ（しかしながら、１１．５ｍｍ超、１４ｍｍ超、または２０ｍｍ超のより大きなプローブを有することも可能である）として実装され得て、例えば１４４個の統合された記録サイト（モジュール式記録サイト３２０_１から３２０_ｎ）による組織損傷を最小限に抑えるために、上から下に（例えば、最後のモジュール式記録サイト３２０_ｎから最初のモジュール式記録サイト３２０_１まで、またはアレイの軸方向延長部に沿ってベース３３０まで）７０μｍの一定の幅３７０（幅３７０は、例えば、１００μｍ未満、９０μｍ未満または７５μｍ未満である）および５０μｍの厚さ３８０（厚さ３８０は、例えば、１００μｍ未満、８０μｍ未満または６０μｍ未満である）を特徴とし、脳深部記録用途のために組織に完全に没入されることができる。

【0101】

複数のモジュール式記録サイト３２０_１から３２０_ｎは、軸方向に沿って配列され、軸方向に沿ってアレイを形成する。軸方向に垂直な第１の垂直方向に沿った延長部は、幅３７０として理解され、軸方向に垂直な第２の垂直方向に沿った延長部は、厚さ３８０として理解される。

【0102】

実施形態では、複数のモジュール式記録サイト３２０_１から３２０_ｎは、例えば、軸方向に沿って配置され、軸方向に沿ってアレイを形成する。軸方向に垂直な第１の垂直方向に沿ったベース３３０の延長部は、例えば、最大でも複数のモジュール式記録サイト３２０_１から３２０_ｎの第１の垂直方向に沿った延長部である。軸方向に垂直な第２の垂直方向に沿ったベース３３０の延長部は、例えば、多くとも第２の垂直方向に沿った複数のモジュール式記録サイトの延長部である。

【0103】

換言すれば、複数のモジュール式記録サイト３２０_１から３２０_ｎの軸方向におけるベース３３０の伸びは、複数のモジュール式記録サイト３２０_１から３２０_ｎの軸方向における複数のモジュール式記録サイト３２０_１から３２０_ｎの伸び以下であってもよい。複数のモジュール式記録サイト３２０_１から３２０_ｎの軸に垂直な方向におけるベース３３０の伸びは、複数のモジュール式記録サイト３２０_１から３２０_ｎの軸に垂直な方向における複数のモジュール式記録サイト３２０_１から３２０_ｎの伸び以下であってもよい。

【0104】

換言すれば、ベースから全てのモジュール式記録サイト３２０_１から３２０_ｎを通って（複数のモジュール式記録サイト３２０_１から３２０_ｎを通って）最後のモジュール式記録サイト３２０_ｎまでの軸に垂直な断面は、変化する必要はない。これは、ベース３３０の断面に影響を与えることなく、ニューロンプローブの複数のモジュール式記録サイト３２０_１から３２０_ｎに対して任意の数のモジュール式記録サイト３２０_１から３２０_ｎを選択することができるという利点を有する。したがって、ベース３３０は、例えば、複数のモジュール式記録サイト３２０_１から３２０_ｎのうちのモジュール式記録サイト３２０_１から３２０_ｎのそれぞれと同じ断面を有することができる。これにより、ベース３３０を組織内に完全に埋設／没入することができる。したがって、ニューロンプローブ３００を組織内により深く配置することができ、侵襲的外科的処置を最小限に抑えることができる。

【0105】

モジュール概念は、例えば、１列または複数列を有する針の二次元アレイの形態など、センサノード（モジュール式記録サイト３２０_１から３２０_ｎ）の任意の配置の実現を可能にする。各モジュール式記録サイト３２０_１から３２０_ｎは、少なくとも１行または１列に配置され、互いに接続されてもよい。再び図３ｂを参照すると、ニューロンプローブ３００は、軸方向に沿って配置された複数のモジュール式記録サイトの単一行を含み得る。実施形態によれば、ニューロンプローブ３００は、モジュール式記録サイト３２０_１から３２０_ｎの複数の行またはラインを含み得る。１行または１列内で、モジュール式記録サイト３２０_１から３２０_ｎは、並列通信を回避し、それによって小型通信エンティティを可能にするように、互いに直列に配置されてもよい。したがって、軸方向に沿ったニューロンプローブ３００の軸方向延長部は、少なくとも、その方向に沿って配置されたいくつかのモジュール式記録サイト３２０_１から３２０_ｎによって影響され得る。対照的に、モジュール式記録サイト３２０_１から３２０_ｎの数は、軸方向に垂直な１つまたは複数の方向に沿ったニューロンプローブ３００の行／列の伸長に影響を与えないか、または全く影響を与えない可能性がある。

【0106】

デジタルデータのみがシャンクに沿って搬送され、敏感な信号が存在しないため、センサ間（例えば、各センサ素子３２２_１から３２２_ｎの間）または各モジュール式記録サイト３２０_１から３２０_ｎの間で測定されることができるクロストークは少なく、またはクロストークさえもなく、光源または電磁場などの外部干渉源に対して高い堅牢性がある。

【0107】

外側へのラインの数は、それぞれ電極（センサ素子３２２_１から３２２_ｎ）および／またはセンサモジュールの数（例えば、モジュール式記録サイト３２０_１から３２０_ｎの数）から独立していてもよく、および／またはシャンクの幅３７０から独立していてもよい。

【0108】

針のベース３３０は、シャンクと同じ幅３７０を有し得るため、さらなる損傷を引き起こすことなくシャンクの長さを超えて組織に導入されることができる。したがって、従来の針と比較して、より深い脳領域が測定されることができる。

【0109】

ニューロンプローブ３００は、例えば、１４４個の記録サイトの並列読み出しのために各電極の下方に統合されたモジュール式アーキテクチャおよびデルタシグマＡＤＣ（アナログデジタル変換器）を有する完全に没入可能な深脳ニューロンプローブを表すことができる。

【0110】

図３ｃは、本発明のセンサアレイの実施形態を表すセグメント化プローブ３００の概略３Ｄビューを示し、セグメント化プローブ３００は、図３ａおよび図３ｂに示すニューロンプローブ３００の特徴および機能を備えることができる。図３ｃに示すセグメント化プローブ３００は、以下にさらに説明するように、モジュール式記録サイトの位置決めおよびセンサ素子（センサ素子は、センサ部または電極として記載されることもできる）の配置に関して、図３ａおよび図３ｂのニューロンプローブ３００とは異なる。図３ｃでは、図３ａおよび図３ｂに示す要素と比較して、同等または均等の要素、または同等または均等の機能を有する要素は、異なる図で発生する場合であっても、同等または均等の参照符号によって示されている。

【0111】

実施形態によれば、図３ｃに示すセグメント化プローブ３００は、セグメント３２１_１から３２１_３のうちの少なくとも２つ、少なくとも３つ、少なくとも４つ、またはさらにはそれ以上の数、例えば１０、２０などを備え、各セグメント３２１_１から３２１_３は、いくつかのセンサ素子３２２_１から３２２_３０を備え得る。例えば、３×４構成に配置された１２個のセンサ素子３２２_１から３２２_１２または３２２_１３から３２２_２４、または３×２構成に配置された６個のセンサ素子３２２_２５から３２２_３０を備えるものとして示されているが、記載された実施形態の範囲内で、任意の異なる数のセンサ素子および／または任意の異なる構成が実装され得る。セグメント化プローブ３００の先端には、第１のセグメント３２１_１が配置され、次いで第２のセグメント３２１_２、次いで第３のセグメント３２１_３が配置され、例えば、ベースがセグメント化プローブ３００の端部に配置される前に、より多くのセグメントが配置されることができる。

【0112】

実施形態によれば、センサアレイ、すなわちセグメント化プローブ３００は、例えばセグメント３２１_１から３２１_３またはセンサ素子３２２_１から３２２_３０によって表される複数のモジュール式記録サイトを備える。例えば、一方のセンサ素子３２２_１から３２２_３０は、一方のモジュール式記録サイトを表すことができ、および／または２つ以上のセンサ素子３２２_１から３２２_３０のグループは、一方のモジュール式記録サイトを表すことができ、一方のモジュール式記録サイトは、例えば、一方のアナログデジタル変換器を備える。

【0113】

実施形態によれば、複数のモジュール式記録サイトの第１のサブセットは、第１の半導体基板３２９_１上に配置され、複数のモジュール式記録サイトの隣接する隣接する第２のサブセットは、第２の半導体基板３２９_２上に配置され、第１の半導体基板３２９_１と第２の半導体基板３２９_２とは、間隙を介して離間しており、少なくとも１つの導電ライン３８６_１から３８６_６によって電気的に接続されている。第１のセグメント３２１_１が１つのモジュール式記録サイトを表す場合、これは、例えば、セグメント３２１_１が複数のモジュール式記録サイトの第１のサブセットであることを意味し、モジュール式記録サイトは、１２個のセンサ部３２２_１から３２２_１２および１つのアナログデジタル変換器を備える。センサ素子３２２_１３から３２２_２４またはセンサ素子のグループ（例えば、２×２、３×１、１×３、３×２など）が第２の半導体基板３２９_２上に２つ以上のモジュール式記録サイトを表す場合、これは、例えば、２つ以上のモジュール式記録サイトが第２のサブセットを表すことを意味する。したがって、例えば、第２の半導体基板３２９_２上の第２のサブセットは、各モジュール式記録サイトが、例えば３×１構成を有する３つのセンサ素子３２２_１３から３２２_１５、３２２_１６から３２２_１８、３２２_１９から３２２_２１および３２２_２２から３２２_２４を備える場合、４つのモジュール式記録サイトを備え、４つのモジュール式記録サイトのそれぞれは、１つのアナログデジタル変換器を備える。図３ｃには、３つの半導体基板３２９_１から３２９_３が示されており、これらは、半導体基板なしで間隙によって離間されている。

【0114】

実施形態によれば、少なくとも１つの導電ライン３８６_１から３８６_６は、可撓性基板３８５の上または中に配置される。

【0115】

実施形態によれば、セグメント３２１_１から３２１_３は、可撓性ポリマーケーブルのように、可撓性基板３８５上に配置される。セグメント化プローブ３００の可撓性を改善し、プローブを曲げるかまたはねじることによってセグメント化プローブ３００に起こり得る損傷を低減するために、セグメント３２１_１から３２１_３の間の間隙が調整されることができる。間隙が大きいほど、例えば、セグメント化プローブ３００は、より柔軟である。

【0116】

実施形態によれば、セグメント３２１_１から３２１_３は、各セグメント３２１_１から３２１_３を可撓性ポリマーケーブル３８５に接続する接点を備え、それにより、可撓性ポリマーケーブルは、セグメントを例えば直列に相互接続する。実施形態によれば、信号および／または電源が、可撓性ポリマーケーブル３８５を介してベースによって各セグメント３２１_１から３２１_３に提供され、各セグメント３２１_１から３２１_３は、例えば、可撓性ポリマーケーブル３８５によってベースに信号を送信するように構成され、セグメント３２１_１から３２１_３は、例えば、可撓性ポリマーケーブル３８５によって直列に接続される。各セグメント３２１_１から３２１_３は、例えば、いくつかのインターフェースまたは接点３２８_１、３２８_２、３３１、３３５、３３６および／または３３８を備える。６つの接点を有するものとして示されているが、任意の数の接点、すなわち多かれ少なかれ、信号を送信し、および／または電力供給を提供するように実装され得るため、実施形態はこれに限定されない。例えば、第１の接点３３１は、基準、例えば基準電圧を表し、第２の接点３３８は、クロックを表し、第３の接点３２８_１は、データ入力を表し、第４の接点３２８_２は、データ出力を表し、第５の接点３３５は、電圧供給を表し、第６の接点３３６は、接地、例えば接地電圧を表す。

【0117】

実施形態によれば、セグメント３２１_１から３２１_３は、ＣＭＯＳシリコン基板３２９_１から３２９_３を備えることができ、提案されたセンサアレイの電子機器、すなわちセグメント化プローブが実装される。任意に、６つの接点または６つの接点３３１、３３８、３２８_１、３２８_２、３３５および／または３３６のうちの少なくともいくつかは、シリコン貫通ビアとして実現されることができる。

【0118】

図４ａは、モジュール式記録サイト４００のブロック図を示し、モジュール式記録サイト４００は、図１のモジュール式記録サイト１２２_１から１２２_ｎのそれぞれ、図２ａおよび図２ｂのモジュール式記録サイト２２４_１から２２４_ｎのそれぞれ、ならびに図３ａおよび図３ｂのモジュール式記録サイト３２０_１から３２０_ｎのそれぞれと同じ機能を有する。モジュール式記録サイト４００は、例えば、図３ａのニューロンプローブ３００のセンサ素子３２２_１から３２２_ｎのそれぞれと同じ機能を有することができるセンサ素子４１０を備える。センサ素子４１０は、例えば、連続時間Ｇｍ－Ｃデルタシグマ変調器４２０に結合される。時間連続Ｇｍ－Ｃデルタシグマ変調器４２０は、例えば、図３ａの積分器３２４_１から３２４_ｎと同じ機能を有することができる。連続時間Ｇｍ－Ｃデルタシグマ変調器４２０は、例えば、センサ素子４１０への接続およびグローバル基準４２２への接続を含む差動入力を有することができる。グローバル基準４２２は、例えば、神経活動が測定される脳組織の基準電位を表す図３ａの基準３３１の基準電圧Ｖ_ＢＯＤＹ３３３ａからなるか、またはそれを含むことができる。連続時間Ｇｍ－Ｃデルタシグマ変調器は、例えば、出力信号を量子化器４３０に転送するように構成されている。量子化器４３０は、例えば、図３ａの各量子化器３２５_１から３２５_ｎと同じ機能を有することができる。量子化器４３０は、制御ユニット４４０に結合されてもよく、制御ユニット４４０は、例えば、制御信号４４２と相互作用することができる。制御ユニット４４０は、構成モジュール４５０および記憶装置４６０に結合され得る。

【0119】

モジュール式記録サイト４００のセンサ素子４１０は、例えば、ニューロン信号を受信し、ニューロン信号を連続時間Ｇｍ－Ｃデルタシグマ変調器４２０に転送することができる。次いで、連続時間Ｇｍ－Ｃデルタシグマ変調器４２０は、例えば、ニューロン信号を積分し、積分されたニューロン信号を量子化器４３０に送信することができ、量子化器４３０は、例えば、積分されたニューロン信号をデシメートし、ニューロン信号をデジタルセンサ信号に変換することができる。制御ユニット４４０は、例えば、通常動作モードまたは構成モードのいずれかにあるように構成されている。制御信号４４２は、どのモードが適切であるかを制御ユニット４４０に伝え得る。制御ユニットが通常動作モードで動作するとき、量子化器４３０からのデジタル化されたセンサ信号は、記憶装置４６０に書き込まれ、デジタルデータバス４６２によってベースに転送され得る。制御ユニット４４０が構成モードにおいて動作するとき、制御ユニット４４０は、構成パラメータを構成モジュール４５０に送信し得て、それによって、構成モジュール４５０は、例えば、連続時間Ｇｍ－Ｃデルタシグマ変調器４２０のスケーリングが変更されるなど、各モジュール式記録サイトを動作させるためのパラメータを変更することができる。

【0120】

換言すれば、通信インターフェース（例えば、制御ユニット４４０および記憶装置４６０）は、例えば、構成モードまたは通常動作モードのいずれかで動作することができる。構成モードと通常動作モードとの間の切り替えは、例えば、別個の制御信号によって実行されることができる。構成モードでは、各モジュール式記録サイトの設定は、例えば、受信した構成データから読み出され、モジュール式記録サイト４００の動作に関するパラメータを適合させるために各モジュール式記録サイトによって使用されることができる。複数のモジュール式記録サイトの各モジュール式記録サイトの通信インターフェースの通常動作モードでは、デジタルセンサ信号がベースに転送されることができる。各モジュール式記録サイトに通信インターフェースを実装することにより、各モジュール式記録サイトを個別に動作させ、ニューロン信号のデジタルセンサ信号への変換に関するパラメータを変更することが可能である。

【0121】

例えば、記憶装置４６０（記憶装置４６０は、例えば、トランジスタである）を備えるデジタルデータバス４６２は、複数のモジュール式記録サイトの各モジュール式記録サイトの通信インターフェースを、互いにおよびベースに対して直列に結合する。なお、制御信号４４２用のラインとデジタルデータバス４６２用のラインとは、必ずしも個別のラインである必要はない。例えば、データバス４６２を使用して制御信号４４２を送信することができる。通信インターフェースが通常動作モードにある場合、ニューロン信号から複数のモジュール式記録サイトの各モジュール式記録サイトによって変換されたデジタルセンサ信号は、例えば、デジタルデータバス４６２の記憶装置４６０に書き込まれることができる。そして、デジタルデータバス４６２は、例えば、デジタルセンサ信号とともに記憶装置をベースに転送する。複数のモジュール式記録サイトの各モジュール式記録サイトの通信インターフェースは、互いにおよびベースに対して直列に接続される。これは、各モジュール式記録サイトの各通信インターフェースがそれぞれのデジタルセンサ信号をデジタルデータバス４６２の記憶装置４６０に書き込むことを意味することができ、その結果、各モジュール式記録サイトのデジタルセンサ信号は、他の各モジュール式記録サイトの位置に対する各モジュール式記録サイトの位置にそれぞれ順番に配置される。別個の制御信号を用いて、通信インターフェースは、そのモードを通常動作モード（デジタルセンサ信号が各モジュール式記録サイトからベースに転送される）から構成モード（構成データがベースから各モジュール式記録サイトに転送される）に変更することができる。したがって、このモジュール式システムの概念は、例えば、任意の数のモジュール式記録サイト（例えば、任意のトポロジーまたは幾何学的形状のニューロン電極）を最小限の複雑さ、小さいサイズのベースと接触させ、同時にモジュール式記録サイトを読み出すことを可能にする。

【0122】

換言すれば、アナログデジタル変換器（それぞれ、モジュール式記録サイト４００）のアーキテクチャは、時間連続Ｇｍ－Ｃデルタシグマ変調器のアーキテクチャに似ている。時間連続デルタシグマ変調器は、電力需要が低減されていることで知られている。Ｇｍ－Ｃ積分器４２０を用いた実装は、面積需要が非常に小さくなり得るという利点をさらに有する。さらにまた、これらの変換器は、暗黙のアンチエイリアシングフィルタ効果を含むことが知られている。したがって、追加の回路ブロックとしての専用のアンチエイリアスフィルタの必要性が省略されることができるため、より多くの電力および面積が節約されることができる。そのような変換器および回路アーキテクチャの使用は、信号チェーンを低減し、アナログデジタル変換器をセンサ素子４１０の真下に置くことを可能にする。

【0123】

図４ｂは、モジュール式記録サイト４００のブロック図を示し、モジュール式記録サイト４００は、図４ａに示すモジュール式記録サイト４００の特徴および機能を備えることができる。図４ｂに示すモジュール式記録サイト４００は、センサ素子に関して図４ａのモジュール式記録サイト４００とは異なり、図４ａのモジュール式記録サイト４００は、実施形態によれば、少なくとも第２のセンサ素子、例として、図４ａのようにただ１つのセンサ素子４１０の代わりに４つのセンサ素子４１０_１から４１０_２を備える。４つのセンサ素子の数は、説明のためだけに選択され、記載された実施形態の範囲を限定するものではない。少なくとも１０または少なくとも１５など、任意の他の適切な数の２つ以上、３つ以上、５つ以上またはさらに高い数が実装されてもよい。図４ｂでは、図４ａに示す要素と比較して、同等または均等の要素、または同等または均等の機能を有する要素は、異なる図で発生する場合であっても、同等または均等の参照符号によって示されている。センサ素子４１０_１から４１０_４は、センサ部または電極として理解されることもできる。

【0124】

少なくとも２つのセンサ素子４１０_１および４１０_２は、信号を受信するように適合されている。２つ以上のセンサ素子４１０_１から４１０_４は、例えば、４つのセンサ素子４１０_１から４１０_４を表す２×２センサマトリックスに配置される。実施形態によれば、あるモジュール式記録サイト４００の全てのセンサ素子４１０_１から４１０_４は、同じ信号を検出することができ、それによって、各センサ素子４１０_１から４１０_４は、例えば、モジュール式記録サイト４００におけるセンサ素子４１０_１から４１０_４の異なる位置に対する同じ信号の依存性に基づいて、同じ信号に関連付けられた異なる個別の信号を生成する。すなわち、同じ信号、例えば生体信号は、異なるセンサ素子４１０_１から４１０_４において受信され、センサ素子４１０_１から４１０_４は、本発明の他の実施形態に関連して説明したのと同じ生体信号に基づく個々の異なる信号を提供する。

【0125】

したがって、実施形態によれば、モジュール式記録サイト４００は、受信信号に関連する４つの個別の信号を処理するように構成されている。個々の信号は、互いに異なることができ、または個々の信号の少なくとも一部は、同じとすることができる。積分器４２０は、少なくともセンサ素子４１０_１および４１０_２の個々の信号を時系列的に積分し得て、それによって、モジュール式記録サイト４００が、２つ以上のセンサ素子に基づいて出力信号を順次提供すること、すなわち、センサ素子４１０_１および４１０_２によって収集された情報を時間多重化することを可能にする。これは、提供されたアナログ電子信号をデジタル信号に変換するための各構成要素を設けることなく、センサ素子４１０_１および４１０_２によって検知された信号のより高い分解能および／またはオーバーサンプリングを可能にし得る。

【0126】

実施形態によれば、図４ｂは、モジュール式記録サイト４００の実装を示し、一方のアナログデジタル変換器（例えば、Ｇｍ－Ｃ積分器４２０および量子化器４３０）は、２つ以上のセンサ素子４１０_１から４１０_４によって提供される２つ以上の個体を変換するように構成されている。アナログデジタル変換器は、例えば、センサ素子４１０_１から４１０_４の出力を選択的に変換するように構成されている。時間多重化は、複雑さを最小限に抑えるために広く使用されている方法である。４つのセンサ素子を有する記載された実施形態によれば、４倍高速のアナログデジタル変換器（図４ａと比較した場合）は、図４ａに関して記載されたアナログデジタル変換器がただ１つの信号を変換するのと同時に、４つのセンサ素子４１０_１から４１０_４によって受信された信号をサンプリングおよび量子化することができる。すなわち、追加の変換器を個別に配置する代わりに、より高い変換速度が使用されてセンサ素子のセットをグループ化し得る。

【0127】

すなわち、プローブの１つ、複数、または全てのモジュール式記録サイトは、少なくとも第１および第２のセンサ素子によって生体信号をサンプリングし、第１および第２のセンサ素子の出力をデジタルセンサ信号に多重化するように構成されてもよい。時間多重化の代わりに、または時間多重化に加えて、異なるまたはさらなる多重化の概念、例えば周波数多重化が実装されてもよい。

【0128】

図５ａは、モジュール式記録サイト５００のブロック図を示し、図５ｂは、電流フィードバックを有するＧｍ－Ｃ積分器５１０、ラッチされた比較器５２０、および出力ラッチ５３０の回路図を示している。

【0129】

図５ａのモジュール式記録サイト５００は、Ｇｍ－Ｃ積分器５１０を備え、Ｇｍ－Ｃ積分器５１０は、例えば、センサ素子５１１（例えば、電極）および基準電圧Ｖ_ＢＯＤＹ５１２への接触を含む差動入力を有する。積分器５１０は、制御電圧Ｖ_ＢＩＡＳ５１３によって制御され、供給電圧Ｖ_ＤＤ５１４に接続され、フルスケールのモード選択５１６が適用されることができる。センサ素子５１１は、例えば、図３ａまたは図３ｂのセンサ素子３２２_１から３２２_ｎのそれぞれと同じ機能を有することができ、基準電圧Ｖ_ＢＯＤＹ５１２は、例えば、図３ａまたは図３ｂの基準電圧３３３ａと同じ機能を有することができ、供給電圧５１４は、例えば、図３ａまたは図３ｂの供給電圧Ｖ_ＤＤ，Ａ３３５と同じ機能を有することができ、制御電圧Ｖ_ＢＩＡＳ５１３は、例えば、図３ａまたは図３ｂの制御電圧３３３ｂと同じ機能を有することができる。積分器５１０は、量子化器５２０に結合された差出力を有し、量子化器５２０は、例えば、図３ａの量子化器３２５_１から３２５_ｎのそれぞれと同じ機能を有することができる。量子化器５２０から、フィードバック電流５２８が積分器５１０に結合され、ビットストリームがカウンタ５３０に送られることができ、カウンタ５３０は、例えば、図３ａのカウンタ３２６_１から３２６_ｎのそれぞれと同じ機能を有することができる。

【0130】

量子化器５２０は、リセット５２２、クロック５２４、および遅延クロック５２６を備えることができ、遅延クロック５２６は、チェーン内の次の側（次のモジュール式記録サイト）に接続する。リセット５２２は、例えば、トランジスタを切り替えて量子化器５２０をリセットする。したがって、例えば、量子化器５２０によって、デジタル化されたセンサ信号は、隣接するモジュール式記録サイトのデジタルセンサ信号に対して遅延される。カウンタ５３０は、例えば、リセット５３２およびクロック５３４を有する十ビットカウンタである。カウンタ５３０は、例えば、デジタルセンサ信号をラッチ５４０（これは、例えば、図４ａおよび図４ｂからの記憶装置４６０の機能を有する）に書き込む。次に、デジタルセンサ信号は、ラッチ５４０から結果レジスタ５５０に書き込まれ、結果レジスタ５５０は、例えば、図４ａおよび図４ｂからの記憶装置４６０と同じ機能を有することができる。入力５５２を介して、ベースから到来するデータチェーンは、結果レジスタ５５０に入り、出力５５４を介してラッチ５４０から追加のデジタルセンサ信号を受信した後に離れる。

【0131】

図５ｂでは、図５ａのブロック図がより詳細に示されている。Ｇｍ－Ｃ積分器は、例えば、２つのグローバルアナログ線（基準電圧Ｖ_ＢＯＤＹ５１２および制御電圧Ｖ_ＢＩＡＳ５１３）に接続される。積分器はまた、例えば、供給電圧Ｖ_ＤＤ５１４を含み、供給電圧５１４は、第１の出力５１４ａから第１の入力５１４ｂへの電流および第２の出力５１４ｃから第２の入力５１４ｄへの電流を生成する。積分器５１０は、センサ素子５１１（例えば、電極）に接続されてもよく、例えば、リセットモジュール５１６を備えることができる。積分器５１０は、例えば、第１の差動出力５１７と第１の差動入力５１７ａとの間の接続および第２の差動出力５１８と第２の差動入力５１８ａとの間の接続によってラッチされた比較器５７０と結合する。ラッチされた比較器５７０は、例えば、リセット５２２、第１のクロック５２４ａ、第２のクロック５２４ｂ、第３のクロック５２４ｃおよび遅延クロック５２６を備え、第１のクロック５２４ａ、第２のクロック５２４ｂ、第３のクロック５２４ｃおよび／または遅延クロック５２６は、周期的に動作し、例えば同じ信号が供給される。ラッチされた比較器５７０は、電源電圧Ｖ_ＤＤ５１４によって出力ラッチ５８０に接続されている。出力ラッチ５８０は、フィードバック出力５２８ａとフィードバック入力５２８ｂとの間の接続によって積分器５１０に接続されている。

【0132】

フィードバック電流シンク（例えば、フィードバック出力５２８ａとフィードバック入力５２８ｂとの間の接続）は、例えば、グローバルバイアスライン（制御電圧５１３）から導出される。フィードバック電流は、例えば、±１１．２５ｍＶ、±２２．５ｍＶまたは±４５ｍＶに構成されることができるＡＤＣのフルスケール（ＦＳ）を決定する。比較器出力（例えば、フィードバック出力５２８ａ）に応じて、電流は、ＯＴＡ（積分器５１０）の左または右の低インピーダンスカスケードノードのいずれかに注入され得る。非対称フィードバックによって引き起こされるコモンモードリップルは、９５ｆＦのＭＩＭ積分容量（第１のＭＩＭ（金属／絶縁体／金属）積分容量５１９ａおよび第２のＭＩＭ積分容量５１９ｂであって、第１のＭＩＭ積分容量５１９ａおよび第２のＭＩＭ積分容量５１９ｂは、それぞれ、例えば７×３．５μｍ^２など、例えば２０×１０μｍ^２、１５×７μｍ^２または１０×４μｍ^２未満の面積を占有し、例えば９５ｆＦなど、２０ｆＦから２００ｆＦ、５０ｆＦから１５０ｆＦまたは８０ｆＦから１００ｆＦの範囲内の容量を有することができる）をＶ_ＣＭＦＢ５９０に接続することによって低減され、差動比較器入力によって拒絶され得る。デジタルレベルの入力信号において動作し得るフィードバック電流源およびフィードバックスイッチのノイズは、主要なノイズ要因と比較して無視できる。コモンモードフィードバックの面積および精度に対する制約は厳しくはなく、第１に、ノイズは、回路の微分特性によって相殺され、第２に、比較器入力（例えば、第１の入力５１７ａおよび第２の入力５１８ａ）において正確なコモンモードが必要とされないためである。差動対の相互コンダクタンスは、例えば、４．２μＳなど、１μＳから２０μＳ、２μＳから１０μＳまたは３μＳから５μＳの範囲内にあるように、熱雑音を考慮することによって決定され得る。測定された最大ＳＮＲは、３００ｄＢ、２００ｄＢまたは１００ｄＢ未満、例えば６５．６ｄＢ（ＦＳ＝±４５ｍＶ）であり得て、例えばＶ_ＰＰ＝１０ｍＶ（ＦＳ＝±１１．２５ｍＶ）における５％、１％または０．５％未満、例えば０．２２％などのＴＨＤが、この例によれば１．５μＡのテール電流に対して得られる。

【0133】

換言すれば、複数のモジュール式記録サイトの各モジュール式記録サイトの積分器５１０は、統合されたニューロン信号を得るために、ニューロン信号を受信し、ニューロン信号を統合するように構成されている。複数のモジュール式記録サイトの各モジュール式記録サイトの量子化器５２０は、ラッチされた比較器５７０および出力ラッチ５８０を備える。ラッチされた比較器５７０は、積分されたニューロン信号を受信し、積分されたニューロン信号を量子化するように構成されている。出力ラッチ５８０は、比較器出力ラッチ５８０に基づいて、積分器５１０へのフィードバック電流５２８のためのスイッチを駆動するように構成されている。比較器出力ラッチ５８０に応じて、電流は、ＯＴＡの左または右の低インピーダンスカスケードノードのいずれかに注入される（ＯＴＡは、コンデンサとともに積分器の例である）。

【0134】

図５ｂは、例えば、インクリメンタルデルタシグマシステムレベルの概略的且つトランジスタレベルの実装（例えば、ただ１つのフルスケールモードのフィードバック電流源が示される：Ｉ_ＦＢＮ（第１の出力５１４ａから第１の入力５１４ｂまで）、Ｉ_ＦＢＰ（第２の出力５１４ｃから第２の入力５１４ｄまで））を示している。

【0135】

図６ａ、図６ｂおよび図６ｃは、本明細書に記載の実施形態にかかるニューロンプローブによって得られ得るインビトロ測定の図を示している。実施形態に関連して与えられた電子パラメータ、サイズまたは数を考慮した測定結果も特定の詳細も、特に明記しない限り、与えられた教示を限定するのに適していない。他の構成、パラメータ、数、またはサイズが、本実施形態の範囲内で実装され得ることは明らかである。

【0136】

図６ａは、ＦＳ＝±４５ｍＶについて測定されたＤＮＬ／ＩＮＬ（微分非線形性／積分非線形性）を示している。ＦＳは、±１１．２５ｍＶ、±２２．５ｍＶまたは±４５ｍＶに構成されることができるＡＤＣ（アナログデジタル変換器）のフルスケールを意味する。

【0137】

図６ｂは、前半６１０がＬＦＰ帯域（局所電場電位の帯域）に対応し、第２の部分６２０がＡＰ帯域（活動電位の帯域）に対応するインビトロパワースペクトル密度プロットを示している。図６ｂはまた、複数のノイズコーナー６３０を示している。

【0138】

図６ｃは、統計的ノイズ分布（３８４の記録サイト－複数のプローブ）を示している。ＦＳ＝±１１．２５ｍＶの統計的ノイズ分布が黒色で示され、ＦＳ＝±２２．５ｍＶの統計的ノイズ分布が薄黒色で示され、ＦＳ＝±４５ｍＶの統計的ノイズ分布が灰色で示されている。最上段の図は全帯域幅を示し、中段の図は局所電場電位帯域を示し、下段の図は活動電位帯域を示している。ＡＤＣ（実施形態にかかるニューロンプローブの各モジュール式記録サイト内のアナログデジタル変換器）は、ＦＳモードに応じて、２４０Ｈｚから５９０Ｈｚのフリッカーノイズコーナーを有する１０ｋＨｚの入力信号帯域幅をカバーする。２種類のニューロン信号、すなわち局所電場電位（ＬＦＰ、１から３００Ｈｚ）および活動電位（ＡＰ、０．３から１０ｋＨｚ）の周波数帯域のノイズは、それぞれ、８．１μＶｒｍｓおよび１３．４μＶｒｍｓである（ＦＳ＝±１１．２５ｍＶ）。全ての測定はインビトロで行われ、すなわち、電極および電解質表面界面から生じるノイズも含み、いかなる追加の遮蔽もない。

【0139】

図７は、ＤＣ（直流）コントローラ／アーチファクトフィルタおよびデジタル後処理を示すインビトロ測定セットアップを示している。測定は、事前に記録されたデータ（海馬）による刺激に由来する。右上の写真は、脳切片活性記録用の２つの針プローブを備えたインビトロＭＥＡアダプタを示している。ニューロンプローブ７００（これは、例えば、ニューロンプローブ１００、２００および３００と同じ機能を有することができる）は、本体電圧Ｖ_ＢＯＤＹ７０４を有するリン酸緩衝生理食塩水７０２に入れられる。ニューロンプローブ７００は、可撓性ケーブルを介してフィールドプログラマブルゲートアレイ７１０（ＦＰＧＡ）に接続されている。ＦＰＧＡ７１０は、ＵＳＢ（ユニバーサルシリアルバス）を介して後処理ユニット７２０に接続されている。後処理ユニット７２０は、ＤＣコントローラアーチファクトフィルタ７２２、ＬＦＰフィルタ７２４、およびＡＰフィルタ７２６を備える。

【0140】

以下では、測定例について簡単に説明する。全てのＡＤＣ（実施形態にかかるニューロンプローブの各モジュール式記録サイト内のアナログデジタル変換器）の平均データが使用されて、生理食塩水における適用およびアーチファクト信号の相殺のために適切な本体電圧を駆動する。測定された信号は、デジタル後処理によって低周波局所電場電位（ＬＦＰ）と高周波活動電位（ＡＰ）とに分離される。

【0141】

図８は、光遺伝学的用途のための測光および放射測定光感度測定（全ての照射された記録サイトの平均ノイズ）を示している（比較のために、約５００ルクスの照度は、典型的なオフィス照明に相当し、約１００００ルクスから完全な昼間の照明に相当する）。光遺伝学的刺激中、外部光源は、脳組織を特異的に励起し、したがって活動が誘発されることができ、これは、ニューロンプローブによって検出されることができる。一般に、光パルスはまた、ニューロンのプローブアーチファクト信号を生成する。本明細書に記載のニューロンプローブの設計は、光学的破壊を大きく受けないように実装される。

【0142】

パルス（２０Ｈｚまたは１ｋＨｚの周波数でオン／オフ）広帯域光源８１０（λ＝４００ｎｍから１０００ｎｍ）は、中性密度フィルタ８３０を介して能動針プローブ８００（能動針プローブ８００は、例えば、ニューロンプローブ１００、２００および３００と同じ機能を有することができる）にビーム８２０を送信し得て、能動針プローブ８００は、リンガー溶液８４０に配置される。右図では、第１の曲線８５０は、高周波（例えば、１ｋＨｚ）に対応し、第２の曲線８５２は、低周波（例えば、２０Ｈｚ）に対応する。図にはまた、全帯域幅ノイズ限界８５４も示されている。差動対（差動トランジスタ対は、信号経路において差動シグナリングを生成するために２つの入力トランジスタが使用される回路技術を記載する）の双方の入力トランジスタが電極の下方に配置された実施形態にかかるニューロンプローブの遮蔽およびレイアウトの（上述したような）概念は、ニューロン細胞の光遺伝学的刺激の強い要件である照明アーチファクトを抑制する［９］。パルス広帯域光源に対する感度測定値が図８に示されている。光励起中の結果として生じる信号シフトは、電極表面へのフォトニック効果と一致するが、下層のＣＭＯＳ回路は、性能をさらに低下させない。

【0143】

図９は、ケーブル上でのポストＣＭＯＳ処理（供給電圧は、オフチップで密に一緒になっている）後のＣＭＯＳチップおよび最終針プローブ（実施形態にかかるニューロンプローブについての例）を示す顕微鏡写真を示している。パッドは、例えば、電極特性評価（例えば、サイクリックボルタンメトリーまたは電気化学インピーダンス分光法）に使用され、読み出しに必ずしも必要ではない。本発明にかかるニューロンプローブの一方のモジュール式記録サイト９００は、シールド９３０によって分離されたデジタル部分９１０とアナログ部分９２０とに分離されることができる。アナログ部分９２０は、例えば、Ｇｍ積分器９２１、ＣＭＦＢ９２２（Ｃ９２３、ＣＭＯＳ負荷９２４、スイッチ９２５、電流バイアス９２６、Ｖ_Ｂ９２７、量子化器９２８、および構成モジュール９２９）を備える。

【0144】

ニューロンプローブ９４０は、任意の第１の電極９４２を備え、第１の電極（例えば、Ｐｔ電極）は、電極特性評価のためにＶ_ＲＥＦパッドに直接接続されることができる。ニューロンプローブ９６０は、パッド９６２およびセンサ素子９６４を備え、パッド９６２は、例えば、ニューロンプローブ９６０を外部装置に接続するための接点である。ニューロンプローブ９５０は、パッド９６２、センサ素子９６４、ベース９６６、および任意のＳｉ_３Ｎ_４－ＳｉＯ_２不動態化を含み、パッド９６２は、例えばニューロンプローブ９６０を外部装置に接続するための接点であり、センサ素子９６４は、例えばＰｔ電極（白金電極）であり、Ｓｉ_３Ｎ_４－ＳｉＯ_２不動態化は、各センサ素子９６４の間に絶縁部９６８を形成する。ニューロンのプローブは、ＣＭＯＳ作製後に分離される。

【0145】

顕微鏡写真は、例えば、先端からベースまで７０μｍの一定の幅および５０μｍの厚さを有する完全に移植可能なプローブを示している。ベースの長さは、例えば、電極の数に依存しない。クロック周波数がＡＤＣのｆｓに等しいため、記録サイトの最大数は、チェーンのデータレートによってのみ制限され得る。各ＡＤＣは、例えば、２０ｋＳ／秒を送達し、長さを、例えば、チェーンあたり９３個の電極に制限する。例示的なプローブは、例えば、２つのデータチェーン（それぞれが、例えば９３個のモジュール式記録サイトを有する）を使用する。しかしながら、複数のチェーンを有する拡張は、デジタル部分に僅かな複雑さしか追加しない。グローバルアナログニューロン信号経路は、存在しなくてもよく、設計の高いモジュール性に起因して、より長いプローブまたはプローブジオメトリの任意の用途固有の修正は、同一の性能を提供する。技術スケーリングは、プローブ領域の半分がデジタル回路専用であるため、電力散逸およびプローブ幅を大幅に低減する。

【0146】

図１０ａは、当該技術分野において述べられているようなニューロンプローブ１０００の概略図を示している。図１０ｂは、本発明の実施形態にかかるニューロンプローブ１１００を示している。全ての既知の解決策は、非常に大きなベース１０１０を有し、したがって、組織に完全に埋め込まれることはできない。さらに、ベース１０１０のサイズは、侵襲的な外科的処置を必要とする。ニューロンプローブ１１００により、これらの問題が克服されることができる。したがって、本発明にかかるニューロンプローブは、従来の解決策よりも明らかに優れていることが分かる。

【0147】

図１１は、ベース１１１０、シャンク１１２０および信号処理ユニット１１３０を備えた最新技術にかかるニューロンプローブを示している。信号処理ユニット１１３０は、信号増幅器１１３２と、アナログデジタル変換１１３４と、デジタル処理／インターフェース１１３６と、コンピュータ１１３８とを備える。

【0148】

本明細書に記載のニューロンプローブでは、信号増幅器１１３２およびアナログ／デジタル変換１１３４を省略することにより、信号処理ユニット１１３０の構成要素の数が低減されることができる。例えば、ニューロンプローブは、各モジュール式記録側にそれらの構成要素を既に含む。したがって、本発明にかかるニューロンプローブは、従来の解決策よりも明らかに優れていることが分かる。

【0149】

図１２は、本出願において提示されるニューロンプローブ１３００（本発明の実施形態）と比較した、当該技術分野において述べられているようなニューロンプローブ（ニューロンプローブ１２１２、１２２２、１２３２、１２４２および１２５２）を示している。本明細書に記載のニューロンプローブ１３００は、非常に小さなベース１３１０を備えることが分かる。ベース１３１０は、ベース１２１０、１２２０、１２３０、１２４０および１２５０よりもはるかに小さく実装されてもよい。したがって、ニューロンプローブ１３００は、ニューロンプローブ１２１２、１２２２、１２３２、１２４２および１２５２よりもはるかに容易且つ深く組織に埋め込まれることができる。したがって、本発明にかかるニューロンプローブは、従来の解決策よりも明らかに優れていることが分かる。

【0150】

いくつかの実施形態は、積分器および比較器または量子化器を使用するアナログデジタル変換に関連して説明されているが、具体例では、Ｇｍ－Ｃベースのインクリメンタルデルタシグマアナログデジタル変換器、すなわち一次デルタシグマ変調器に関連して説明され、以下に説明される実施形態は、再構成可能な連続時間インクリメンタルデルタシグマ変換器、すなわちインサイチュアナログデジタル変換器２２６（２２６_１から２２６_ｎを参照）を使用することによるアナログデジタル変換の有利な実装形態をさらに提供し、これは、粗量子化のために第１の動作モード２２７ａ（２２７ａ_１から２２７ａ_ｎを参照）で動作し、精密量子化のために第２の動作モード２２７ｂ（２２７ｂ_１から２２７ｂ_ｎを参照）で動作する、すなわち、第１の動作モード２２７ａの残差２２５（２２５_１から２２５_ｎを参照）を量子化する。例えば図１３を参照されたい。

【0151】

第１の動作モード２２７ａおよび第２の動作モード２２７ｂは、例えば、デルタシグマ変換器のフィードバックに実装される増幅率を考慮して、使用されるサンプリングレートを考慮して、および／または、フィードバックデジタルアナログ変換器２２６に使用される信号形状または信号タイプを考慮して、互いに異なってもよい。

【0152】

以下に説明するセンサアレイは、上述した実施形態のうちの１つに関して説明した特徴および／または機能を備え得る。これらの実施形態は、限定することなく、例えば、従来のＡＤＣ素子を置き換えるために、またはアナログデジタル変換を変更するために、上述した実施形態と組み合わせられ得る。しかしながら、単一のアナログ信号１３２（１３２_１から１３２_ｎを参照）を量子化するために異なる動作モード２２７（２２７ａおよび２２７ｂを参照）におけるデルタシグマ変調器の要素を再使用する利点、アナログ信号１３２の合成結果を得るために互いに組み合わされるべき異なる動作モード２２７の結果は、ニューラルプローブまたはプローブに限定されず、アナログデジタル変換を使用する任意の他の用途、例えば、センサ用途、通信用途などで使用されてもよい。

【0153】

図１３は、ベース２１００および複数のモジュール式記録サイト２２００（２２００_１から２２００_ｎを参照）を備えるセンサアレイ２０００の実施形態を示している。ベース２１００および複数のモジュール式記録サイト２２００は、互いに隣接する第１の方向２０５０に沿って配置され、ベース２１００は、複数のモジュール式記録サイト２２００が続く第１の要素を表し得る。位置合わせされた要素、例えばベース２１００および複数のモジュール式記録サイト２２００は、互いに接続されてセンサアレイ２０００を形成する。

【0154】

複数のモジュール式記録サイト２２００の各モジュール式記録サイト２２００は、ＣＭＯＳ基板２２１０（２２１０_１から２２１０_ｎを参照）と、少なくとも１つのセンサ素子２２２０（２２２０_１から２２２０_ｎを参照）と、インサイチュアナログデジタル変換器２２６と、通信インターフェース２２３０（２２３０_１から２２３０_ｎを参照）とを備える。

【0155】

インサイチュアナログデジタル変換器２２６および通信インターフェース２２３０のようなモジュール式記録サイト２２００の電気部品は、ＣＭＯＳ基板２２１０内に集積されてもよく、少なくとも１つのセンサ素子２２２０の表面の下方に配置されてもよい。少なくとも１つのセンサ素子２２２０の表面が一体化され得るハウジングは、外部の影響から電子部品を遮蔽することができる。

【0156】

少なくとも１つのセンサ素子２２２０は、アナログ信号１３２を受信する、例えば検出するように構成されている。例えば、センサアレイ２０００の周囲に生体信号１３０が発生する可能性があり、これは複数のモジュール式記録サイト２２００のうちの少なくとも１つによって検出されることができる。モジュール式記録サイト２２００のセンサ素子２２２０は、生体信号１３０をアナログ信号１３２として検出してもよく、アナログ信号１３２は、それぞれのモジュール式記録サイト２２００の位置における生体信号１３０を、例えば、同じ特性を有するが、伝搬損失のために減衰した振幅を有するものとして表す。それぞれの少なくとも１つのセンサ素子２２２０は、アナログ信号１３２をインサイチュアナログデジタル変換器２２６に直接転送するように、または処理されたアナログ信号をインサイチュアナログデジタル変換器２２６に提供するように構成された前処理手段に転送するように構成されてもよい。

【0157】

それぞれのインサイチュアナログデジタル変換器２２６は、アナログ信号１３２をデジタルセンサ信号１３４（１３４_１から１３４_ｎを参照）に変換するように構成されている。各インサイチュアナログデジタル変換器２２６は、第１の量子化設定を使用してそれぞれのアナログ信号１３２の第１の量子化を実行し、第１の量子化から残差２２５を取得するために第１の動作モード２２７ａにおいて動作し、それぞれのインサイチュアナログデジタル変換器２２６の同じ要素に対して第２の異なる量子化設定を使用して残差２２５の第２の量子化を実行するために第２の動作モード２２７ｂにおいて動作するように構成されている。インサイチュアナログデジタル変換器２２６は、デジタルセンサ信号１３４をさらなる処理手段に、または直接通信インターフェース２２３０に提供するように構成されてもよい。

【0158】

通信インターフェース２２３０は、デジタルセンサ信号１３４またはさらなる処理されたデジタルセンサ信号をベース２１００に提供するように構成されている。複数のモジュール式記録サイト２２００の通信インターフェース２２３０は、互いにおよびベース２１００に対して直列に接続されている。

【0159】

ベース２１００は、プローブ信号１１２を提供するように構成されている。プローブ信号１１２は、通信インターフェース２２３０によって提供されるデジタルセンサ信号１３４に対応し得る。あるいは、ベース２１００は、通信インターフェース２２３０によって提供されるデジタルセンサ信号１３４に基づいてプローブ信号１１２を決定するように構成されてもよい。

【0160】

センサアレイ２０００は、図１４から図３５に関して以下に説明する特徴および／または機能を備え得る。センサアレイ２０００は、例えば、特に、図２７から図３５に関してより詳細に説明するように、データ圧縮ユニット４０００および任意に縮小要素４２００をさらに備え得る。

【0161】

実施形態は、拡張された計数およびハードウェア再使用を有する２段階インクリメンタルデルタシグマ変換器２２６に基づく、完全に没入可能なニューロンプローブのための、例えば０．００３７８ｍｍ^２の面積を有する小型のスケーラブルなニューロン記録フロントエンドを提供する。

【0162】

したがって、実施形態は、いくつかの実施形態にかかるニューロンプローブに組み込まれるデルタシグマ変調器に関する。例えば、そのようなデルタシグマ変調器は、モジュール式記録サイト２２００または異なる場所、例えばベース２１００に含まれてもよい。

【0163】

さらなる実施形態によれば、アナログデジタル変換器２２６は、ニューロンプローブなしで使用されてもよい。

【0164】

ニューロンプローブは、１つ、または複数、または全てのアナログデジタル変換器２２６、例えば各モジュール式記録サイト２２００において、インサイチュアナログデジタル変換器２２６が、第１の量子化設定を使用して生体信号、すなわちアナログ信号１３２の第１の量子化を実行し、第１の量子化から残差２２５を取得するために、第１の動作モード２２７ａにおいて動作し、アナログデジタル変換器２２６の同じ要素に対して第２の異なる量子化設定を使用して残差２２５の第２の量子化を実行するために第２の動作モード２２７ｂにおいて動作するように構成されるように実装されてもよい。したがって、アナログデジタル変換のために、モードに応じて異なる設定を適用することによって、増幅要素および／またはサンプリング要素などの要素が双方の動作モード２２７において使用されることができる。これは、第１の動作モード２２７ａにおいて使用される要素、２つ以上の要素または全ての要素が第２の動作モード２２７ｂにおいて再使用されることができるため、アナログデジタル変換器２２６の全ての構成要素に必要な小さな面積をもたらす。

【0165】

実施形態によれば、量子化設定は、アナログデジタル変換時に適用される増幅または利得に対応する。第１の増幅または利得の例は、１、１未満または１超であり得る。第２の量子化設定の増幅、利得の例は、異なる値、例えば、１に対して１／１６、１／８、または１／４などのより低い値、または第１の量子化設定の増幅値であってもよい。

【0166】

実施形態によれば、量子化設定は、アナログデジタル変換において適用されるサンプリングレートに対応する。第１の量子化設定の第１のサンプリングレートの例は、１の正規化値および／または１ＭＨｚ以下、少なくとも１．５ＭＨｚ、または２．７２ＭＨｚ以上などの少なくとも２ＭＨｚの絶対値を含み得る。第２の量子化設定の例示的な第２のサンプリングレートは、第１のサンプリングレートに関して少なくとも５、少なくとも８、またはそれ以上の正規化された値、例えば、２．７２ＭＨｚの８倍であり得る２１．７６ＭＨｚを含み得る。例えば、第１の設定に関して第２の設定のサンプリングレートの８倍にしたがって、第１の利得の１／８である第２の利得が選択されてもよく、関係値として８をレンダリングする。あるいは、異なる関係値が選択されてもよく、または関係値が選択されなくてもよい。

【0167】

実施形態によれば、量子化設定は、アナログデジタル変換においてサンプリングに適用される信号形状に対応する。第１の量子化設定の例示的な第１の信号は、非ゼロ復帰パルス形状フィードバック信号を含んでもよく、一方、第２の量子化設定の第２の信号は、例えば１２．５％のデューティサイクルを有し、したがって関係値に対応するゼロ復帰フィードバック信号を含んでもよい。

【0168】

実施形態によれば、第１の量子化設定は、１の増幅、２．７２ＭＨｚのサンプリングレート、非ゼロ復帰パルス形状フィードバック信号としての信号形状を含んでもよく、第２の量子化設定は、１／８の増幅／利得、２１．７６ＭＨｚのサンプリングレート、アナログデジタル変換器の要素「デジタルアナログ変換器」ＤＡＣを制御するための１２．５％のデューティサイクルを有するゼロ復帰フィードバック信号としての信号形状を含んでもよい。１つまたは複数のパラメータに対して異なる値が選択されてもよい。

【0169】

実施形態によれば、例えば図１４ａから図１４ｃを参照すると、センサアレイ２０００は、インサイチュアナログデジタル変換器２２６のそれぞれまたは少なくとも一方が信号入力２２４０を含むように実装されてもよく、第１の動作モード２２７ａにおいて信号入力２２４０とアナログ信号１３２、例えば生体信号との間に接続２２４２を提供し、第２の動作モード２２７ｂにおいて信号入力２２４０をアナログ信号１３２、例えば生体信号から切断２２４４するように構成されている。

【0170】

実施形態に応じて、第１の動作モード２２７ａおよび第２の動作モード２２７ｂは、アナログデジタル変換器２２６のデルタシグマ変調器２２５０のフィードバックループ内に印加される増幅２２４５ａ／２２４５ｂ、デルタシグマ変調器２２５０のサンプリングレート２２４８、および／または、デルタシグマ変調器２２５０におけるフィードバックＤＡＣ２２４６ａ／２２４６ｂのパルス形状を考慮して互いに異なる。

【0171】

例えば、フィードバックＤＡＣ２２４６ａ／２２４６ｂのパルス形状として、非ゼロ復帰およびゼロ復帰が実施形態において使用され得る。

【0172】

図１４ａおよび図１４ｂは、動作モード２２７ａおよび２２７ｂの双方で同じＤＡＣが使用される実施形態を示している。第１の動作モード２２７ａにおいて非ゼロ復帰（ＮＲＺ）パルス形状を仮定すると、ＮＲＺ ＤＡＣを使用しながら第２の動作モード２２７ｂにおいてフィードバック利得を調整する代わりに、フィードバック信号の形状が変更されることができ、その結果、ＤＡＣ２２４６ａは、再構成なしに双方の動作モード２２７ａおよび２２７ｂに使用されることができ、したがってシリコン面積が節約されることができる。この目的のために、パルス幅が第２の動作モードＭ_２２２７ｂにおけるクロックサイクルの数に依存する第２の動作モード２２７ｂにおいてゼロ復帰パルス形状が使用され得る。別の選択肢は、第２の動作モード２２７ｂにおいてサンプリング周波数２２４８を増加させることであり、これにより、同じＤＡＣ２２４６ａが再構成なしに双方の動作モード２２７ａおよび２２７ｂにおいて再使用されることを可能にし、したがってシリコン面積を節約することを可能にする。

【0173】

２段階インクリメンタルデルタシグマ変換器、すなわちインサイチュアナログデジタル変換器２２６のフィードバック経路内の増幅２２４５ａが１であり、Ｍ_２＝８であり、サンプリング周波数２２４８が２．７２ＭＨｚであり、第１の動作モード２２７ａの非ゼロ復帰フィードバック信号であると仮定すると、増幅２２４５ｂは、第２の動作モード２２７ｂにおける精密量子化のために係数Ｍ_２だけ低減され、すなわち増幅２２４５ｂは、１／８であり、またはサンプリング周波数２２４８は、係数Ｍ_２だけ増加され、すなわちサンプリング周波数２２４８は、２１．７６ＭＨｚであり、または１００％／Ｍ_２のデューティサイクルを有するゼロ復帰信号が使用され、すなわちデューティサイクルは、１２．５％であり、または上述した方法の組み合わせ、例えば、第２の位相、すなわち第２の動作モード２２７ｂにおける増幅２２４５ｂは、１／４であり、サンプリング周波数２２４８は、５．４４ＭＨｚであり、または増幅２２４５ｂは、１／４であり、ゼロ復帰フィードバック信号のデューティサイクルは、５０％である。

【0174】

実施形態に応じて、第２の動作モード２２７ｂでは、アナログデジタル変換器２２６の積分器２２６０および／または量子化器２２７０および／またはデルタシグマ変調器２２５０のフィードバックＤＡＣ２２４６が、第１の動作モード２２７ａに対して再使用される。フィードバックＤＡＣ２２４６ａを再使用する場合、図１４ａおよび図１４ｂに示すように、フィードバックＤＡＣ２２４６ｂが省略されて、インサイチュアナログデジタル変換器２２６に必要なシリコン面積を低減することができる。

【0175】

換言すれば、以下のとおりである：
実施形態は、多段階連続時間インクリメンタルデルタシグマアナログデジタル変換器に基づいてニューラル信号を記録するためのアナログフロントエンドを提供する。

【0176】

アナログフロントエンドのアーキテクチャは、一次および高次ΔΣシステムの利点を組み合わせた多段階連続時間ＩΔΣＡＤＣ、すなわちインサイチュアナログデジタル変換器２２６に基づいている。これは、従来の一次システムと比較して、粗量子化および精密量子化による多段階法を用いることでオーバーサンプリング比が低減されることができることを意味する。同時に、システムが量子化プロセスの異なる段階、すなわち第１の動作モード２２７ａおよび第２の動作モード２２７ｂのために再使用されることができる１つの積分器２２６０を使用すれば十分であるため、面積が維持されることができる。連続時間ＡＤＣのシステムアーキテクチャは、図１４の量子化プロセスの異なる位相、すなわち第１の動作モード２２７ａおよび第２の動作モード２２７ｂについて示されており、一方、図１５は、制御信号のタイミング図を示している。ここで、Ｍ_１およびＭ_２は、それぞれ、粗量子化時および精密量子化時のクロックサイクル数に相当する。システム、例えばセンサアレイ２０００は、構成可能なＩΔΣ変調器２２５０およびデシメーションフィルタ２２９０から構成されてもよい。粗量子化のプロセスのために、変調器２２５０は、位相１ ２２７ａ（図１４ａを参照）における従来のΔΣ変調器として構成されている。入力フィードフォワード経路は、信号経路の数を最小にするために省略される。しかしながら、これにより、積分器２２６０だけでなく、入力信号１３２にも量子化誤差が記憶される。

【0177】

位相１ ２２７ａからの残りの量子化誤差のみが位相２ ２２７ｂの開始時に積分器に残ることを保証するために、入力信号ｕ_ｉｎ（ｔ）１３２は、位相１ ２２７ａの最後のクロックサイクルにおいて切断２２４４される（図１４ｂを参照）。位相２ ２２７ｂにおいて、ΔΣ変調器２２５０は、係数Ｍ_２に応じてフィードバック経路における利得２２４５が低減されるように構成されている（図１４ｃを参照）。利得２２４５を低減させる代わりに、サンプリングレート２２４８が増加されることができ、波形が変更されることができ、または方法の組み合わせが使用されることができる。積分器２２６０および比較器２２７０は、精密量子化に再使用される。

【0178】

図１４は、多段階連続時間インクリメンタルデルタシグマアナログデジタル変換器２２６のシステムレベルの設計を示している：（ａ）位相１ ２２７ａでは、再構成可能ΔΣ変調器２２５０は、従来のΔΣ変調器２２５０として２２４２に接続されている。（ｂ）位相１ ２２７ａの最後のクロックサイクルでは、入力信号１３２は、量子化誤差、例えば残差量子化誤差のみが位相２ ２２７ｂの積分器２２６０に残ることを保証するために切断される２２４４。（ｃ）フィードバック経路における利得２２４５は、位相２ ２２７ｂにおける精密量子化に適合される。

【0179】

この位相、すなわち第２の動作モード２２７ｂの間、積分器２２６０ｙ（ｔ）の記憶値は、ＡＤＣの中心値に向かって積分される。この際、比較器２２７０の出力に生じる１秒および０秒の数がカウントされる。その結果は、粗量子化の結果に加算される。さらにまた、精密量子化の残りの部分は、位相２ ２２７ｂの最後のクロックサイクルにおいて評価され、１ビットの分解能がさらに得られる。この目的のために、残差値ｙ（ｔ）の符号がチェックされ、その結果が前のものに添付される。その後、変調器２２５０がリセットされ、新たなアナログデジタル変換が開始されることができる。システム、すなわち、インサイチュアナログデジタル変換器２２６の分解能は、それぞれの位相２２７ａおよび２２７ｂにおけるクロックサイクルの数によって与えられ、ＥＮＯＢ＝ｌｏｇ_２（Ｍ_１）＋ｌｏｇ_２（Ｍ_２）＋１である。

【0180】

図１４の２段階アーキテクチャは、例えば図３６の２２４６ｃおよび２２４６ｄなどの追加のフィードバック経路を含むことによって、複数の段階、例えば４段階に拡張されることができる。システムの分解能は、ステップの数に応じて、ＥＮＯＢ＝ＥＮＯＢ_Ｐ１＋ＥＮＯＢ_Ｐ２＋ＥＮＯＢ_Ｐ３＋ＥＮＯＢ_Ｐ４＋１と与えられ、ＯＳＲ＝Ｍ_１＋Ｍ_２＋Ｍ_３＋Ｍ_４＋２（Ｍ_１、Ｍ_２、Ｍ_３、Ｍ_４は、各相のクロックサイクル数を示す）である。４つの動作モードの場合、ＡＤＣ２２６は、第３の動作モードおよび第４の動作モードにおいて第１の動作モード２２７ａおよび第２の動作モード２２７ｂに加えて動作するように構成されることができ、第１の動作モードによって取得された残差信号は、第１の残差信号を表し得て、ＡＤＣは、第２の量子化から第２の残差を取得するように構成されている。ＡＤＣ２２６は、アナログデジタル変換器の第３の異なる量子化設定を使用して第２の残差の第３の量子化を実行し、第３の量子化から第３の残差を取得するために第３の動作モードで動作し、アナログデジタル変換器の第４の異なる量子化設定を使用して第３の残差の第４の量子化を実行するための第４の動作モードで動作するように構成されている。第１の量子化は、粗量子化を表し得て、量子化は、各動作モードによってますます細かくなり、第４の量子化は、最も精密な量子化を表す。そのような多次ＡＤＣ２２６では、オーバーサンプリング比は、２段階ＡＤＣ２２６と比較してさらに低減されることができ、同時に、面積は、システムが全てのモードにおいて１つの積分器および量子化器を使用するのに十分であるため、大幅に増加しない。複数の動作モードを可能にするために、追加のフィードバック経路のみが追加されてもよい。

【0181】

図１６のフロントエンドアーキテクチャは、１１ビットの分解能および１３６のオーバーサンプリング比（Ｍ_１＝１２８、Ｍ_２＝８）で可能な限り最小の領域のための差動ｇｍ－Ｃ積分器２２６０に基づいている。フィードバックのために、位相１（Ｉ_ＦＢ１）、すなわち第１の動作モード２２７ａ、および位相２（Ｉ_ＦＢ２）、すなわち第２の動作モード２２７ｂについて、２つの電流源がそれに応じて使用される。デシメーションフィルタ２２９０は、リップルキャリー加算器を１つずつ用いて、各相のサイクル数に応じて実現される。

【0182】

図１６は、ｇｍ－Ｃ積分器２２６０に基づく２段階連続時間ＩΔΣＡＤＣ２２６のフロントエンドアーキテクチャを示している。

【0183】

トランジスタレベルの実装の中心は、図１７に示すｇｍ－Ｃ積分器２２６０である。出力コモンモードを制御するための追加の増幅器の代わりに、積分器出力によってバイアスされる交差結合負荷トランジスタＴ_Ｌが使用され、したがって面積および電力を節約する。出力コモンモード電圧は、負荷トランジスタＴ_ＬのＶ_ＧＳによって画定される。回路のノイズを最小化するために、または負荷トランジスタの面積を低減するために、位相１ ２２７ａにおいて「チョッパ」方法が使用される。位相２ ２２７ｂに対する入力信号１３２を切断するために、差動入力対の２つの入力トランジスタＴ_ＩＮは、それぞれ２つの単位トランジスタに分割される。単位トランジスタのうちの１つは、それぞれ、左または右の電流経路に切り替えられることができる。位相２ ２２７ｂにおいて入力トランジスタを交差結合することによって、差動出力電流が相殺される。位相２ ２２７ｂにおけるオフセットは、精密量子化の分解能を制限することができるため、残りのオフセットを最小にするように、この位相２２７ｂにおける入力トランジスタおよび負荷トランジスタにも「チョッパ」法が適用される。

【0184】

多段階量子化方法により、オーバーサンプリング比は、同じ分解能を有する従来の一次ＩΔΣシステムと比較して、（２Ｍ_１Ｍ_２）／（Ｍ_１＋Ｍ_２）の係数によって低減されることができ、第２の動作モード２２７ｂにおけるハードウェア再使用に起因して、同様のシリコン領域上の電力消費の大幅な低減をもたらすことができる。これは、消費電力の大幅な低減をもたらし、積分器２２６０および比較器２２７０が全ての位相２２７ａおよび２２７ｂに使用されるため、シリコン面積が増加しない。電力が低減されるため、温度要件に違反することなく時間多重化方法が採用されることができる。そのような方法により、チャネル当たりの面積がさらに低減されることができる。離散時間システムとは対照的に、ｇｍ－Ｃ積分器２２６０に基づく連続時間の実装は、可能な限り小さい面積の小さな積分コンデンサおよび低ノイズによってシステム、例えばセンサアレイ２０００を実現することを可能にする。ＡＤＣの固有の低域通過挙動に起因して、追加のアンチエイリアシングフィルタが陳腐化する。さらにまた、入力トランジスタを交差結合することは、入力信号１３２を切断する２２４４ために入力の前に追加の入力トランジスタまたはマルチプレクサを追加する必要性を回避することによって面積を節約する。さらに、高インピーダンス入力ノードＶｉｎにおいてスイッチングする必要性を回避する。

【0185】

本明細書において提案されるフロントエンドアーキテクチャは、他の概念と比較して面積、ノイズ、および電力消費が大幅に低減されることができるという利点を有する。

【0186】

換言すれば、０．００３７８ｍｍ^２の可能なサイズを有するフロントエンド、したがって拡張された計数およびハードウェア再使用を有する２段階インクリメンタルデルタシグマ変換器２２６に基づく完全に没入可能なニューロンプローブのためのスケーラブルなニューロン記録フロントエンドが記載される。

【0187】

電子機器の組織透過性プローブへの広範な統合は、信号品質を改善し、インビボ神経活動の高密度記録のための寄生効果を低減する。プローブシャンク［５］、［６］、［１１］に信号チェーンの一部のみを実装する受動ニューロンプローブまたは装置とは対照的に、完全に没入可能な皮質下プローブは、脳深部領域におけるニューロン信号の記録を可能にする［１２］。これは、インサイチュで脳活動を直接デジタル化し、したがって大きなベースを回避し、プローブが等しい幅のベースおよびシャンクを有することを可能にすることによって達成される。しかしながら、これは、プローブシャンクにおける空間分解能の低下および出力密度の増加を伴う。完全に没入可能なプローブの概念を進めるために、面積だけでなくチャネル当たりの電力も低減し、したがって電力密度の増加による組織の過熱を回避するニューロン記録フロントエンドアーキテクチャが必要である。この文献は、最新技術と比較してノイズおよび線形性性能を向上させながら、これらの目的を達成するモジュール式ニューロン記録フロントエンド、すなわちセンサアレイ２０００を提示する。

【0188】

図１８は、可変数のカスケード接続されたモジュール式記録サイト２２００を有する完全に没入可能なプローブ２０００のシステムアーキテクチャを示し、１１ビットのアナログデジタル変換器２２６、すなわち現場電極オフセット補償２２８５（ｏｓ ｃｏｍｐ）を伴うインサイチュＡ／Ｄ変換のためのものが、各電極、すなわちセンサ素子２２２０の下方に統合されている。各記録サイト２２００は、拡張された計数技術およびハードウェア再使用を有する連続時間２段階インクリメンタルΔΣ（ＩΔΣ）ＡＤＣを特徴とし、これは、低インピーダンスシールド３９０を挟んでアナログ部分３６０およびデジタル部分３５０に厳密に分割される。デジタル領域３５０は、デジタル化されたニューラル信号の構成および読み出しのためのシフトレジスタを含む。各記録サイト２２００は、通信インターフェース２２３０と、デシメーションフィルタ２２９０と、制御信号を生成するように構成された制御ユニット２２９５とを備えることができる。通信インターフェース２２３０は、例えば、データチェーンおよび構成チェーンを備える。図１８は、フレキシブルな数の記録サイト２２００を有する完全に没入可能なニューロンプローブ２０００に統合されたニューロン記録フロントエンドのシステムレベルの設計、および等しい幅のベース２１００およびシャンク２１５０を有するプローブ２０００の図を示している。ベース２１００は、４線インターフェース（クロック、制御、データ入力およびデータ出力）を介して制御可能な有限状態機械を有する回路を備える。さらに、回路は、カレントミラー基準（外部電流源）を有するバイアス回路を備える。チャネルの数にかかわらず、ベースは、９個のパッドのみを備える。

【0189】

図１９ａに示す２段階変換器フロントエンドの動作は、２段階の位相２２７ａおよび２２７ｂに分割され、Ｍ_１およびＭ_２は、クロックサイクルのそれぞれの持続時間を示し、図１４および図１５ならびにさらなる詳細についての対応する説明も参照されたい。図１９ａは、タイミング図２００２を有する２段階インクリメンタルΔΣＡＤＣ ２２６のブロック図と、１つの変換の期間にわたる量子化器２２７０の入力ｙ（ｔ）の図２００４とを示している。連続時間２段階インクリメンタルΔΣ変換器は、ローパスの伝達特性を有する。面積を維持しながらＯＳＲが低減され、再構成フィルタ２２８０は、単純なアップカウンタである。図１９ｂから図１９ｅは、量子化器２２７０の入力ｙ（ｔ）の図２００４とともに、インサイチュアナログデジタル変換器２２６の２つの動作モード２２７ａおよび２２７ｂをより詳細に示している。

【0190】

図１９ｂは、第１の動作モード２２７ａの実施形態を示している。インサイチュアナログデジタル変換器２２６は、粗量子化のΔΣとして構成されている。システムの分解能は、ＥＮＯＢ_Ｐ１＝ｌｏｇ_２（Ｍ_１）によって与えられ、ここで、Ｍ_１は、第１の動作モード２２７ａのサイクル数である。インサイチュアナログデジタル変換器２２６は、信号経路を最小化するための入力フィードフォワードを含まない。量子化誤差および信号は、積分器２２６０に記憶される。

【0191】

図１９ｃは、第１の動作モード２２７ａの最後のクロックサイクルを示している。入力信号１３２は、インサイチュアナログデジタル変換器２２６の信号入力２２４０から切断される。第２の動作モード２２７ｂについては、残差量子化誤差のみが残る。量子化器２２７０の入力ｙ（ｔ）は、以下のように決定されることができる：

図１９ｄは、第２の動作モード２２７ｂの実施形態を示している。量子化器２２７０の入力ｙ（ｔ）は、ゼロに向かって積分することによって評価される。第１の動作モード２２７ａにおいて使用された積分器２２６０および比較器２２７０は、第２の動作モード２２７ｂにおいて再使用される。フィードバック利得２２４５ｂは、第１の動作モード２２７ａのフィードバック利得２２４５ａと比較して、第２の動作モード２２７ｂのサイクル数Ｍ_２だけ低減される。システムの分解能は、ＥＮＯＢ_Ｐ２＝ｌｏｇ_２（Ｍ_２）によって与えられる。

【0192】

図１９ｅは、第２の動作モード２２７ｂの最後のクロックサイクルを示している。第２の動作モード２２７ｂの最後のクロックサイクルでは、第２の動作モード２２７ｂの残差が評価され、量子化器２２７０の符号入力ｙ（ｔ）をチェックすることによって分解能の１つの追加ビットをもたらす。システムの分解能は、ＥＮＯＢ＝ｌｏｇ_２（Ｍ_１）＋ｌｏｇ_２（Ｍ_２）＋１によって与えられ、ＯＳＲ＝Ｍ_１＋Ｍ_２である。ＯＳＲは、一次ＩΔΣＡＤＣと比較して（２Ｍ_１Ｍ_２／Ｍ_１＋Ｍ_２）だけ低減される。

【0193】

図２０ａは、電流フィードバックを有する再構成可能最小面積Ｇｍ－Ｃ積分器２２６０および電極オフセット補償のための任意のＩＤＡＣ２２４６を有するインクリメンタルΔΣ変調器２２５０のトランジスタレベルの実装を示している。量子化器利得は定義されていないため、時定数は重要ではない。面積は、時定数、すなわちＣ_ｉｎｔを低減することによって最小化される。図２０ａにおける２段階ＩΔΣＡＤＣ２２６は、Ｇｍ－Ｃ積分器２２６０によって実現され、オーバーサンプリング比は、１３６（Ｍ_１＝１２８、Ｍ_２＝８）である。したがって、ＯＳＲは、一次ＩΔΣＡＤＣと比較して約１５倍低減される。リセットされた動的ラッチ比較器の出力ビットストリームは、再構成フィルタに供給され、フィードバック電流源（Ｉ_ＦＢ１またはＩ_ＦＢ２＝Ｉ_ＦＢ１／Ｍ_２）、すなわち、積分器２２６０の左または右分岐から電流を排出するＮＭＯＳフィードバックを制御するために使用される。ダミー経路は、フィードバック電流が変換位相間、すなわち動作モード２２７ａと２２７ｂとの間で切り替えられるときの過渡応答を向上させるために含まれる。追加のＣＭＦＢ増幅器を使用する代わりに、交差結合負荷トランジスタＴ_Ｌは、ＯＴＡ出力によって自己バイアスされ、したがって面積および電力を節約する。位相１ ２２７ａにおけるＮＭＯＳ負荷トランジスタを周波数ｆ_ｃｈｏｐ＝３４０ｋＨｚ（ｆ_ｃｈｏｐはｆ_ｃｈｎを表す）によるチョッピングは、フリッカノイズを低減する。ｆ_ｃｈｏｐは、ＩΔΣリセット周波数ｆ_ｒｓｔ＝２０ｋＨｚの倍数であるため、チョッピングによって生じるスペクトル成分は、変換器の伝達特性によって抑制され、ＤＣに折り畳まれる、すなわち、ＡＰ／ＬＦＰの周波数帯域内のスペクトル成分を回避する。周波数ｆ_ｃｈｏｐは、ベースにおけるｆ_ｓの２の整数分周のべき乗によって生成される。第２の変換位相中に入力を切断するときの高インピーダンスＯＴＡ入力におけるスイッチングを回避するために、Ｇｍ＝２１．７μＳを有するＰＭＯＳ入力トランジスタのそれぞれは、２つの単位トランジスタＴ_ＩＮに分けられ／分割され、それぞれのうちの１つが反対の電流分岐に切り替えられることができ、すなわちそれぞれのうちの１つが左右の分岐に切り替えられることができる。これは、高インピーダンス入力におけるスイッチングを回避する。これらの単位トランジスタをクロスカップリングすることにより、ＯＴＡの差動出力電流が相殺される。カスコードトランジスタＴ_ＣＮおよびＴ_ＣＰは、高インピーダンス出力を保護するために実装される。Ｇｍ－Ｃ積分器２２６０は、ノイズクリティカル入力および負荷トランジスタを有し得る。さらに、位相２における残差オフセットは、入力における電流分岐をチョッピングすることによって最小化され、ＯＴＡ電流源は、サンプル周波数ｆ_ｓによって負荷する。位相２における積分オフセットは、精密変換の分解能を制限しないために＜＜ＦＳ／（２Ｍ_２）であるべきである。再構成フィルタ２２８０は、７ｂ（ビット）および３ｂリップルキャリー加算器からなるか、またはそれを備え、その結果は、最後の変換サイクルから生じるＬＳＢとマージされる。７ｂリップルキャリアカウンタは、第１の動作モード２２７ａに使用され、３ｂリップルキャリアカウンタは、第２の動作モード２２７ｂに使用される。１１ｂの結果は、例えば通信インターフェース２２３０によって、隣接するＡＤＣの結果レジスタにカスケード接続されたシフトレジスタに記憶される。インサイチュアナログデジタル変換器は、１１ビットの分解能を有する。各フロントエンドは、オフセット補償およびＡＤＣをオン／オフにするための５つの構成ビットを含む。用途および電極材料［１２］に応じて、ＡＤＣのフルスケール（ＦＳ）入力範囲を超える電極間の電気化学的オフセット変動が発生する可能性がある。ＦＳ範囲は、未処理電極を有するＤＣ結合完全没入型ニューロンプローブを使用したインビボ測定に基づいて画定された［１２］。これにより、±６０ｍＶのＦＳは、電極間の全ての電気化学的オフセットを確実にカバーすることができる。しかしながら、ポストＣＭＯＳ電極堆積技術の改善は、ローカルオフセットをさらに低減することが期待される。したがって、以下の２つのプロトタイプが設計されている：フルスケール（ＦＳ）が±７ｍＶであり、電極ピッチが３５μｍであり、ローカルオフセット変動が少ない用途のためのコンパクトな高密度記録サイト、および最大±６０ｍＶのオフセットおよび５５μｍのピッチをカバーする追加の４ｂ ＩＤＡＣ２２４６を備えたより汎用的なフロントエンド。図２０ｂも参照されたい。ニューロン信号は、ＡＤＣフルスケール範囲内にある必要がある。８、１２、および２４個の電極を有する異なるプロトタイプチップが製造され、試験されている。システムのモジュール性により、［１２］におけるように、記録サイトの数は、電極数以上まで容易に増加されることができる。しかしながら、この特定のプロトタイプ実行では、プローブの長さは、利用可能なＣＭＯＳレチクルによって制限されていた。２段階ＩΔΣＡＤＣ２２６は、１０ｋＨｚ（ｆ_ｒｓｔ＝２０ｋＨｚ、ｆ_ｓ＝２．７２ＭＨｚ）の帯域幅を有し得る。

【0194】

第１の動作モード２２７ａについての差動出力電流は、Ｉ_ｏｕｔ＝Ｇｍ_ｉｎ・（Ｖ_{ｅｌｅｃｔｒｏｄｅ}－Ｖ_ＢＯＤＹ）にしたがって決定されることができ、第２の動作モード２２７ｂについては、Ｉ_ｏｕｔ≒０にしたがって決定されることができる。

【0195】

図２０ａのオフセット補償用のＩＤＡＣ２２４６、図１８のｏｓ ｃｏｍｐ２２８５は、アナログ信号１３２内のオフセット、例えば生体信号を補償するように構成され得る。そのようなオフセット補償回路は、例えば、各モジュール式記録サイト２２００に配置されてもよいが、少なくとも部分的に、ベース２１００および／または異なる場所に配置されてもよい。オフセット補償回路は、アナログデジタル変換器２２６の変換フルスケール窓に一致するように入力信号１３２がＤＣオフセットを考慮して適合されるようにオフセットを補償するように構成されてもよい。それにより、例えばローカル変動、例えばｐＨ値に起因して身体内で起こり得る、隣接するセンサ間のオフセットが補償され得る。

【0196】

図２１ａは、デシメーション後の測定された伝達特性を、オフセット補償を伴うＡＤＣのノイズおよび線形性性能、すなわち、例えばＩＤＡＣを使用したオフセット補償を伴う２段階インクリメンタルΔΣＡＤＣ２２６の性能メトリックとともに示している。統計的ノイズ分布は、１６個の記録サイト２２００（２つの８チャネルチップ）にわたって測定される。１０ｋＨｚの全帯域幅における平均積分ノイズは、４．９μＶｒｍｓになり、一方、局所電場電位（ＬＦＰ、０．５Ｈｚ～１ｋＨｚ）および活動電位（ＡＰ、０．３Ｈｚ～１０ｋＨｚ）の周波数帯域における平均ノイズは、それぞれ、２．７２μＶｒｍｓおよび４．３７μＶｒｍｓになる。非線形性測定は、－０．８４／＋０．４４ＬＳＢのＤＮＬおよび－１．７２／＋２．５５ＬＳＢのＩＮＬを示す。０．０７８％のＴＨＤが、１０ｍＶｐｐの振幅を有する１ｋＨｚの入力信号について測定される。各ＡＤＣは、８．５９μＷの電力消費を有し、そのうち２．６７μＷがデジタル回路（デシメーション、コントローラ、および重複しないクロック発生器、例えば、ＮＭＯＳおよびＰＭＯＳトランジスタのための２つの重複しないクロック発生器）によって消費される。デジタルデータインターフェース、例えば通信インターフェース、およびデータ送信は、チャネルごとに追加の６．３５μＷを必要とする。

【0197】

図２１ｂは、オフセット補償のためのＩＤＡＣを有しない１２個の記録サイト２２００を備えるセンサアレイ２０００について、デシメーション後の測定されたｓｉｎｃ形状の伝達特性をノイズとともに示している。チャネルあたりの消費電力は、１３．９４μＷである。チョッピングアーチファクトが約４０ｄＢだけ低減されることが分かる。

【0198】

図２１ｃは、オフセット補償またはＡＤＣのダイナミックレンジの増加のためのＩＤＡＣを有する８つの記録サイト２２００を含むセンサアレイ２０００の測定されたノイズを示している。チャネルあたりの消費電力は、１４．９４μＷである。ＳＮＤＲのピークは、５７．５ｄＢ付近であることが分かる。

【0199】

提案されたシステムの機能性は、図２２に示す実験的セットアップによるオフセット補償を備えた８チャネルプロトタイプの生理食塩水において検証される。事前に記録されたニューロン信号は、アルミニウム基準電極を介して生理食塩水に印加され、グローバル基準コントローラによって調整された基準電位も印加された［１２］。予め記録されたニューロン信号は、プロトタイププローブを用いて測定される。ＣＭＯＳ製造プロセスからの１１×１１μｍ^２のサイズを有する標準的なＡｌＣｕパッドは、記録電極として、すなわちセンサ素子として機能した。記録された信号は、デジタル後処理によってＡＰおよびＬＦＰにおいて分離される。図は、約３ｍＶのＬＦＰの最大振幅がＡＤＣのフルスケールによって十分にカバーされることを示している。しかしながら、ｙ軸上の数字によって分かるように、ＡＤＣへの入力信号の実際の値は、数１０ミリボルトの正および負の電圧をカバーする広い範囲にわたって広がる。チャネル１および２は隣接しているが、それらはローカル電気化学的オフセットに大きな差を有し、それにもかかわらず、ＡＤＣのダイナミックレンジの拡張によって局所的に補償される。これは、グローバル基準の自動制御と組み合わせたローカルオフセット補償の有効性を実証する。このシステムによって記録された信号は、デジタル後処理によってＡＰおよびＬＦＰにおいて分離される。

【0200】

提示されたモジュール式ニューロン記録フロントエンドは、オフセット補償なしで０．００３７８ｍｍ^２およびオフセット補償ありで０．００４６２ｍｍ^２の面積で０．１８μｍ ＣＭＯＳ技術において実装される。これは、５８．０４ｄＢおよび５７ｄＢのＳＮＤＲに対して４．０４ｆＪ／Ｃ・ｓ・ｍｍ^２および５．９７ｆｊ／Ｃ・ｓ・ｍｍ^２のＥ－ＡチャネルＦｏＭ［１１］をもたらす。双方のバージョンは、図２３の最先端のニューラルプローブと比較され、提示されたアーキテクチャが、他の完全に統合されたプローブ設計と比較して最大２３％小さいシリコン面積で２～３倍小さい電力／チャネルを達成することを示している。ＡＰ帯域およびＬＦＰ帯域のノイズは、それぞれ３１～３８％および６５～７０％低減される。ニューロンプローブのプロトタイプの顕微鏡写真は、電極オフセット補償ありおよびなしの双方のフロントエンドのレイアウトとともに図２４に示されている。単位セル、すなわちモジュール式記録サイト２２００は、電極オフセット補償なしでほぼ１０８×３５μｍ^２の寸法を有し、電極オフセット補償ありで８４×５５μｍ^２の寸法を有する。集積デジタル回路は、総面積の最大６７％を占めるため、提示された設計は、技術および供給スケーリングから強く利益を得る。図２４は、１０個のボンドパッドを備えるベース２１００を有するセンサアレイを示し、ここでは９個のみが現在使用されている。

【0201】

図２５は、ベース２１００と、複数のセンサ素子２２２０を備えるシャンク２１５０とを有するＣＭＯＳニューロンプローブを概略的に示している。さらに、図２５は、ＣＭＯＳニューロンプローブに統合可能な信号調整のための異なる選択肢を示している。受動ニューロンプローブ２０１０は、オンチップ信号調整、少数の並列読み出しチャネル、および高い空間分解能（多重化あり）を有しない。ＥＭＩおよびクロストークに敏感な信号は、シャンク２１５０内にルーティングされる。さらに、受動ニューロンプローブ２０１０は、多数の相互接続のために大きなベースを有する。能動ニューロンプローブ２０２０は、オンチップでの完全な信号調整を有し、高い空間分解能および増加した並列読み出しチャネル数を有する。クロストークおよびＥＭＩの影響を受けにくいバッファ信号が、シャンク２１５０内にルーティングされる。さらに、能動ニューロンプローブ２０２０は、集積電子回路に起因して大きなベースを有する。本明細書において提案される完全に没入可能なニューロンプローブ２０００は、最小化された信号調整チェーン、インサイチュＡ／Ｄ変換、記録サイトの数に依存しない小さなベース、および完全な並列読み出しを有する。敏感な信号は、シャンク２１５０内にルーティングされない。しかしながら、空間分解能は困難である。特に有利なのは、シリコン面積／電極ピッチの低減、消費電力の低減、およびノイズ性能の向上である。

【0202】

図２６は、センサアレイ２０００およびグローバル基準コントローラ３１００を備えるシステム３０００、例えば制御システムを示している。グローバル基準コントローラ３１００は、全てのチャネル、すなわちセンサアレイ２０００の記録サイト２２００の平均値を決定し、組織３２００に印加される基準電位を制御するように構成されている。図３３００は、完全に没入可能なニューロンプローブを使用した非ヒト霊長類の運動皮質におけるインビボ測定を示している［１２］。図３３００は、電極オフセットの分散、すなわちローカルオフセットを示している。図３４００に示すように、±５０ｍＶのオフセット補償で十分であり、例えば、センサアレイ２０００のインサイチュアナログデジタル変換器２２６のＩＤＡＣに実装される。

【0203】

結論：
－２段階ＩΔΣＡＤＣに基づくニューロン記録フロントエンド
・一次ＩΔΣＡＤＣの同じ分解能におけるＯＳＲの低減、したがって電力消費の低減
・ハードウェア再使用による最小シリコン面積
－完全に没入可能なニューロンプローブプロトタイプ
・±６０ｍＶオフセット補償／４ビット構成可能
・完全に統合されたニューロンプローブの最小消費電力
・完全に統合されたニューロンプローブの最良のノイズ性能
－回路の最大６７％がデジタルセルによってカバーされているため、プロセス技術および供給によって非常にスケーラブルである
図２７は、ベース２１００および複数のモジュール式記録サイト２２００を備えるセンサアレイ２０００を示している。複数のモジュール式記録サイトの各モジュール式記録サイト２２００は、ＣＭＯＳ基板２２１０と、少なくとも１つのセンサ素子２２２０と、インサイチュアナログデジタル変換器２２６とを備える。特徴は、センサアレイのうちの１つまたは複数に関して上述したような機能を有することができる。しかしながら、センサ素子２２２０は、少なくともアナログ信号１３２を受信するように構成され、インサイチュアナログデジタル変換器２２６は、少なくとも、それぞれのアナログ信号１３２をそれぞれのデジタルセンサ信号１３４に変換するように構成されている。特に、インサイチュアナログデジタル変換器２２６は、上述した異なる方法において実装されることができる。

【0204】

ベース２１００は、複数のモジュール式記録サイト２２００によって提供されるデジタルセンサ信号１３４に基づいてプローブ信号１１２を提供するように構成されている。ベース２１００は、各モジュール式記録サイト２２００からそれぞれのデジタルセンサ信号１３４を受信し得て、プローブ信号１１２と同じ信号を提供するように構成されることができる。あるいは、デジタルセンサ信号１３４は、プローブ信号１１２を取得するためにさらに処理される。

【0205】

さらに、センサアレイ２０００は、複数のモジュール式記録サイト２２００_１のうちのモジュール式記録サイト２２００によって得られるデジタルセンサ信号１３４_１のデータレートを低減するように構成されたデータ圧縮ユニット４０００、例えばデータ圧縮機を備える。インサイチュアナログデジタル変換器２２６は、デジタルセンサ信号１３４_１をデータ圧縮ユニット４０００に直接提供するように構成され得る。あるいは、モジュール式記録サイト２２００および／またはベース２１００は、デジタルセンサ信号１３４_１をデータ圧縮ユニット４０００に提供する前にそれを処理するための追加の処理手段を備えてもよい。

【0206】

図２７に示すように、データ圧縮ユニット４０００は、モジュール式記録サイト２２００_１またはベース２１００に、例えば統合されてまたは組み込まれて実装されることができる。

【0207】

実施形態によれば、データ圧縮ユニット４０００は、第１の時点ｔ_１の間にモジュール式記録サイト２２００_１によって取得された第１のデジタルセンサ信号１３４ａ_１と、第２の後の時点ｔ_２の間にモジュール式記録サイト２２００_１によって取得された第２のデジタルセンサ信号１３４ｂ_１との間の差４１００ａを決定するように構成されている。図２８を参照されたい。データ圧縮ユニット４０００は、例えば、差４１００ａを決定するために２つのデジタルセンサ信号１３４ａ_１および１３４ｂ_１を重ね合わせるように構成されている。差４１００ａは、デルタ信号または残差信号を表し得る。差４１００ａは、第２のデジタルセンサ信号１３４ｂ_１と関連付けられることができる。換言すれば、差４１００ａは、第２のデジタルセンサ信号１３４ｂ_１のデルタ符号化バージョンを表すことができる。したがって、データ圧縮ユニット４０００はまた、デルタエンコーダと理解されることもできる。データ圧縮ユニット４０００は、現在のデジタルセンサ信号１３４と適時に先行するデジタルセンサ信号１３４との間の差４１００ａを決定することによって、現在の、例えば現在のデジタルセンサ信号１３４のデータレートを低減するように構成され得て、双方のデジタルセンサ信号１３４は、同じモジュール式記録サイト２２００_１によって取得される。適時に先行するデジタルセンサ信号１３４は、データ圧縮ユニット４０００に記憶されてもよく、データ圧縮ユニット４０００は、例えば、現在のデジタルセンサ信号１３４に関連付けられた差４１００ａの決定後に、モジュール式記録サイト２２００_１によって取得された後続のデジタルセンサ信号１３４に関連付けられた差４１００ａの決定のために、適時に先行するデジタルセンサ信号１３４を現在のデジタルセンサ信号１３４と置き換えるように構成されてもよい。

【0208】

図２８にも示す代替の実施形態によれば、データ圧縮ユニット４０００は、モジュール式記録サイト２２００_１によって得られたデジタルセンサ信号１３４_１（例えば、参照符号１３４ａ_１によって図２８に示されている）の２つの連続するサンプル４１１０_１および４１１０_２間の差４１００ｂを決定するように構成されている。差４１００ｂは、デルタ値または残差値を表し得る。２つの連続サンプル４１１０_１および４１１０_２は、第１のサンプル４１１０_１および第２のサンプル４１１０_２によって表され、第２のサンプル４１１０_２は、第１のサンプル４１１０_１の後にモジュール式記録サイト２２００_１によって得られる。差４１００ｂは、第２のサンプル４１１０_２と関連付けられることができる。換言すれば、差４１００ｂは、第２のサンプル４１１０_２のデルタ符号化バージョンを表すことができる。したがって、データ圧縮ユニット４０００はまた、デルタエンコーダと理解されることもできる。適時に先行するサンプル４１１０（例えば、第１のサンプル４１１０_１）は、データ圧縮ユニット４０００に記憶されてもよく、データ圧縮ユニット４０００は、デジタルセンサ信号１３４_１の後続サンプル４１１０_３に関連付けられた差４１００ｂを決定するために、例えば、現在のサンプル４１１０に関連付けられた差４１００ｂの決定後に、適時に先行するサンプル４１１０を現在のサンプル４１１０（例えば、第２のサンプル４１１０_２）と置き換えるように構成されてもよい。

【0209】

実施形態によれば、ベース２１００は、例えば差４１００ａなどのデルタ信号、または例えば差４１００ｂなどのデルタ値に基づいてプローブ信号１１２を提供するように構成されている。好ましくは、ベース２１００は、差４１００ａなどのデルタ信号、または差４１００ｂなどのデルタ値をプローブ信号１１２として提供するように構成されている。

【0210】

実施形態によれば、ベース２１００に統合されたデータ圧縮ユニット４０００は、複数のモジュール式記録サイト２２００の各モジュール式記録サイト２２００からそれぞれのデジタルセンサ信号１３４を受信し、それぞれのデジタルセンサ信号１３４のそれぞれのデータレートを低減するように構成されることができる。複数のモジュール式記録サイト２２００によって提供される各デジタルセンサ信号１３４について、データ圧縮ユニット４０００は、上述したように差４１００ａまたは４１００ｂを取得するように構成されることができる。差４１００ａは、例えば、複数のモジュール式記録サイト２２００のうちの同じモジュール式記録サイト２２００によって得られ、そこから提供されるデジタルセンサ信号１３４の間で常に決定され、例えば、同じモジュール式記録サイト２２００から受信された２つの連続するデジタルセンサ信号１３４の間の差４１００ａである。

【0211】

別の実施形態によれば、複数のモジュール式記録サイト２２００のうちの第１のモジュール式記録サイト２２００_１は、データ圧縮ユニット４０００を備え、複数のモジュール式記録サイト２２００のうちの第２のモジュール式記録サイト２２００_２は、さらなるデータ圧縮ユニットを備える。さらなるデータ圧縮ユニットは、データ圧縮ユニット４０００に関して上述したような特徴および／または機能を備えることができる。

【0212】

実施形態によれば、複数のモジュール式記録サイト２２００の各モジュール式記録サイト２２００は、データ圧縮ユニット４０００に関して上述したのと同じ特徴および／または機能を有するデータ圧縮ユニットを備えることができる。したがって、各モジュール式記録サイト２２００は、低減されたデータレートによってそれぞれのデジタルセンサ信号１３４をベース２１００に提供することができる。

【0213】

実施形態によれば、複数のモジュール式記録サイト２２００の各モジュール式記録サイト２２００は、前述のセンサアレイのうちの１つに関して説明したように、通信インターフェース（例えば、２２８、３２８、４４０、４６０、５５０および／または２２３０）をさらに備えることができる。それぞれの通信インターフェースは、それぞれのモジュール式記録サイトがデータ圧縮ユニット４０００を備えるか否かに応じて、それぞれのデジタルセンサ信号１３４またはデジタルセンサ信号１３４に低減されたデータレートをベース２１００に提供するように構成され得る。

【0214】

このセンサアレイ２０００は、デジタルデルタ符号化に基づくローカルデジタル化を用いて完全集積ＣＭＯＳニューロンプローブにおけるデータレートの低減を可能にする。インビボ実験中に記録されたニューロン信号、すなわちアナログ信号１３２の分析は、データ圧縮ユニット４０００によって実行されるデータ圧縮、例えばデルタ符号化が、例えばインサイチュアナログデジタル変換器２２６_１のフルスケール±１１．２５ｍＶおよび１１ビットの分解能に対してデータレートを３６％低減させることができることを明らかにした。デルタ符号化は、オフチップで決定されるか、またはプローブのシャンク、すなわちセンサアレイ２０００上の各センサ素子２２２０の下方、例えば電極の下方に配置されたインサイチュアナログデジタル変換器２２６_１、例えばインクリメンタルデルタシグマＡＤＣのデシメーションフィルタに直接統合されることができる。１８０ｎｍ技術における合成によるフィルタの面積推定は、デルタ符号化を使用する場合に３４％の面積の低減をもたらした。

【0215】

任意に、複数のモジュール式記録サイト２２００のうちの１つまたは複数のモジュール式記録サイト２２００のそれぞれは、図３０に関してより詳細に説明するように、縮小要素４２００をさらに備える。

【0216】

図２９は、図２７および図２８に関して説明したセンサアレイ２０００を備える測定システム３０００を示している。さらに、測定システム３０００は、基準電極３１５０と、基準電極３１５０の基準電圧を制御するように構成された基準制御ユニット３１００とを備える。測定システム３０００は、センサアレイ２０００のインサイチュアナログデジタル変換器２２６に実装されることができるオフセット補償を決定するように構成され得る。

【0217】

実施形態によれば、センサアレイ２０００のデータ圧縮ユニット４０００、またはデータ圧縮ユニット４０００を備える複数のデータ圧縮ユニットは、複数のモジュール式記録サイト２２００によって提供される各デジタルセンサ信号１３４について、それぞれの差４１００ａまたは４１００ｂを決定するように構成され、それぞれの元々受信されたアナログセンサ信号１３２を表すそれぞれの生データ、例えば再構成値、再構成信号、復号値または復号信号は、それぞれの差４１００ａまたは４１００ｂに基づいて決定可能である。

【0218】

ＤＣ結合ニューロンプローブ２０００内の基準電極の電位を制御するためには、例えば、圧縮されていない生データが必要である。デルタ符号化は非可逆であるため、調整を可能にするために初期基準掃引が提示される。これは、リン酸緩衝生理食塩水における測定によって検証される。

【0219】

実施形態によれば、初期ステップにおいて、基準制御ユニット３１００は、複数のモジュール式記録サイト２２００の各モジュール式記録サイト２２００について、それぞれの差４１００ａまたは４１００ｂがゼロに等しくなるまで、基準電極３１５０の基準電圧を変更するように構成されている。次に、さらなるステップにおいて、基準制御ユニット３１００は、基準電極３１５０の基準電圧を構成可能なインクリメンタルによってさらに変更し、基準電圧ごとに、複数の再構成値の平均を取得し、複数の再構成値の平均が所定の値に等しくなるまで基準電圧のさらなる変更を実行するように構成されている。初期ステップの初期化時に、複数のモジュール式記録サイト２２０に関連するデルタ値は、既に全てゼロに等しくすることができる。この場合、基準制御ユニット３１００は、さらなるステップに進むように構成される。

【0220】

測定システム３０００および基準掃引に関するさらなる選択肢の詳細は、図３１および図３２に関して説明される。

【0221】

図３０は、ベース２１００および複数のモジュール式記録サイト２２００を備えるセンサアレイ２０００を示している。複数のモジュール式記録サイトの各モジュール式記録サイト２２００は、ＣＭＯＳ基板２２１０と、少なくとも１つのセンサ素子２２２０と、インサイチュアナログデジタル変換器２２６とを備える。特徴は、センサアレイのうちの１つまたは複数に関して上述したような機能を有することができる。しかしながら、センサ素子２２２０は、少なくともアナログ信号１３２を受信するように構成され、インサイチュアナログデジタル変換器２２６は、少なくとも、それぞれのアナログ信号１３２をデジタルセンサ信号１３４に変換するように構成されている。特に、インサイチュアナログデジタル変換器２２６は、上述した異なる方法において実装されることができる。さらに、センサアレイ２０００は、本明細書に記載の他のセンサアレイのさらなる特徴および／または機能を備えることができることに留意されたい。

【0222】

複数のモジュール式記録サイトの各モジュール式記録サイト２２００は、それぞれのモジュール式記録サイト２２００のそれぞれのインサイチュアナログデジタル変換器２２６によって提供されるそれぞれのデジタルセンサ信号１３４のワードサイズを縮小するように構成された縮小要素４２００をさらに備える。例えば、各モジュール式記録サイト２２００について、それぞれの縮小要素４２００は、それぞれのインサイチュアナログデジタル変換器２２６の分解能よりも小さいワードサイズを有するそれぞれのデジタルセンサ信号を提供するように構成されることができる。低減されたワードサイズは、インサイチュアナログデジタル変換器２２６の分解能を表す第２のビット数４２１０ｂよりも小さい第１のビット数４２１０ａ、例えば１１ビット分解能で６ビット低減されたワードサイズに対応する。

【0223】

実施形態によれば、各モジュール式記録サイト２２００について、それぞれの縮小要素４２００は、それぞれのデジタルセンサ信号１３４が少なくとも６つの下位ビットによって表されるように、所定数の上位ビットを省略することによって、例えば、所定数の上位ビットを省略することによって、それぞれのデジタルセンサ信号１３４のワードサイズを縮小するように構成されている。

【0224】

本明細書において提案されるセンサアレイ、特に図２７および図２８に関して説明されたセンサアレイは、以下により詳細に説明するように、インビボデータを評価するために使用されることができる。

【0225】

ニューロン信号を用いて、低周波局所電場電位（ＬＦＰ、０．５Ｈｚ～１ｋＨｚ）と高周波活動電位（ＡＰ、３００Ｈｚ～１０ｋＨｚ）との間で区別が従来行われている。［１２］、［１６－１８］を参照されたい。プローブの読み出し電子回路の値の範囲は、［１２］において±１１．２５ｍＶ、±２２．５ｍＶおよび±４５ｍＶによって指定されているが、純粋なニューロン信号用には設計されておらず、個々の電極間の電気化学的電位差の変動をカバーすることができるように設計されている。しかしながら、例えばニューロンプローブを用いた侵襲的方法によって測定可能なニューロン信号の最大振幅は、１ｍＶによって指定される［２０］。したがって、読み出しシステムの全ダイナミックレンジは、関心対象の信号に必要とされず、デルタ値を考慮することによってデジタル化されたニューロン信号の可能な圧縮が期待される。

【0226】

デルタ符号化がインサイチュΔΣＡＤＣフロントエンドを有するニューロン読み出しシステムのための適切な圧縮方法であるかどうか、およびビット単位のどのワード幅、すなわちワードサイズがデルタデータ転送に十分であるかについて述べることができるように、インビボ実験からのデータセットは、最初にそれらのデルタ値に関して統計的に分析される。２０ｋＨｚのサンプリングレートによって評価された生データの統計パラメータ（標準偏差σおよび最大デルタ値Δ_ｍａｘ）、値の範囲（ＦＳ）および最下位ビット（ＬＳＢ）が表１に示されている。データセットｎｃ－ｍ１、ｎｃ－ｍ２およびｎｃ－ｍ３は、完全に没入可能なＣＭＯＳプローブ［１２］を用いて非ヒト霊長類の運動皮質に記録され、データセットＨＣ２（ｅｃ０１３．５２７）［２１］がラットの海馬に記録された

【0227】

【表1】

表１：２０ｋＨｚのサンプリングレートで記録された利用可能なインビボ実験からの生データの統計分析。

【0228】

しかしながら、この場合、標準偏差は、１２σの範囲を考慮しても、全ての最大デルタ値に到達するわけではないため、意味がない。後者はＡＰに関連付けられており、これは生データのデジタル後処理、すなわち対応する周波数範囲におけるバンドパスフィルタリングによって明らかになる。ニューロンの不応期のために、ＡＰは、約５００Ｈｚの周波数限界で散発的にしか発生しない。しかしながら、それらの特徴的な形状のために、それらはより大きな変化率を有する。一方、ＬＦＰは、ゆっくりとしか変化しないため、標準偏差は低く、最大デルタ値は大きい。デルタ符号化では、最大の信号変化が検出されることができることを保証する必要がある。表１のデータ評価によれば、これは、６ビットのデータワード＋符号ビット、すなわちビット数６＋符号ビットに対応するワードサイズで、３４３μＶの最大デルタ値に対して可能である。この場合、±１１．２５ｍＶの値範囲および１１ビットの分解能を有するプローブ、すなわちセンサアレイ２０００が参照される［１２］。これにより、約７００μＶ／サンプルの信号変化率が検出されることができ、データレートは、３６％低減されることができる。

【0229】

図３１は、各記録チャネルにおいて、例えばデータ圧縮ユニット４０００によって実行されるデルタ符号化を伴うＩΔΣＡＤＣ２２６フロントエンドに基づく、Ｎ個のチャネル、すなわちモジュール式記録サイト２２００を有するニューロン読み出しシステムを示している。グローバル基準３１５０は、デルタ値によって制御可能である。インサイチュＩΔΣＡＤＣフロントエンド、ならびに各記録チャネルに統合されたデルタ符号化、および外部基準閉ループ制御、例えば基準制御ユニット３１００を有するプローブ、例えばセンサアレイ２０００を備える全ニューロン読み出しシステム、例えば測定システム３０００が図３１に示されている。各記録チャネルに統合されたデルタ符号化は、例えば、複数のデータ圧縮ユニット４０００によって実現され、各データ圧縮ユニット４０００は、例えば、複数のモジュール式記録サイトの各モジュール式記録サイト２２００がデータ圧縮ユニット４０００を備えるように、センサアレイ２０００のモジュール式記録サイト２２００に統合される。基準制御ユニット３１００は、ニューロン信号、すなわちアナログ信号１３２がＡＤＣ、すなわちインサイチュアナログデジタル変換器２２６の値の範囲内にあることを確実にするために、組織３２００と電気読み出しシステム［１２］および［１８］の入力、例えばセンサ素子２２２０から受信したアナログ信号１３２との間の電気化学的電位差を補償するために使用される。この目的のために、全ての、または選択されたチャネル（例えば、モジュール式記録サイト２２００）の復号された平均値が決定され、補償電圧が、統合されたコントローラ、例えば基準制御ユニット３１００を介して基準電極３１５０に印加される。フロントエンドの入出力信号に関して、デジタル積分器は、閉ループ制御システムにおいてハイパス挙動をもたらす。積分器の増幅率を設定することにより、ハイパスフィルタのカットオフ周波数が制御されることができ、電極２２２０のハーフセル電位などの読み出しチャネルの相互信号が所望の周波数まで補償されることができる。

【0230】

しかしながら、デルタ符号化は、非可逆圧縮方法であり、時変信号に関する情報のみを含む。ＡＣ結合読み出しシステム［１６、１７］の場合、この情報の損失は関連しないが、この情報は、そのような基準閉ループ制御［１２］および［１８］を有するＤＣ結合システムに必要である。ＤＣ部分または初期オフセットに関する情報が失われ、前記情報は、補償電圧を正確に閉ループ制御するために不可欠である。デルタ符号化と組み合わせた基準閉ループ制御の機能性を保証するために、図３２のフロー図にしたがって初期基準掃引３５００が実行される。この目的のために、復号は最初に非活性化され、読み出しチャネルのうちの１つ、すなわち複数のモジュール式記録サイト２２００のうちの１つが非ゼロデルタ値を転送するかどうかが検証される（３５１０）。これが該当する場合、補償電圧、すなわち基準電圧は、全てのデルタ値がゼロに対応するまで、すなわち全てのチャネルがＡＤＣ２２６の値の範囲外になるまで一方向に制御される（３５２０）。続いて３５３０、復号の開始値が閉ループ制御の方向にしたがって設定され、復号が起動され、復号された平均値、すなわち再構成された値の平均が所望の目標値に対応するまで、反対方向に固定インクリメンタルで閉ループ制御される。最初にゼロに対応する全てのデルタ値の場合、復号は既に開始時に活性化されることができる。しかしながら、基準電極３１５０および捕捉電極の材料、すなわちセンサ素子２２２０、ならびに組織３２００のｐＨ値によって電気化学的電位が変化するため、ＡＤＣ２２６の値の範囲は、３５４０について探索されなければならない。この目的のために、非ゼロデルタ値が転送されるまで、１つの方向に指定されたインクリメンタルで制御が実行される。これにより、復号の開始値が設定され、目標値３５３０に閉ループ制御される。前述の符号化は、データ圧縮ユニット４０００によるモジュール式記録サイト２２００によって取得されたデジタルセンサ信号１３４のデータレートの低減に対応し、復号は、低減されたデータレート、例えば差４１００を有するデジタルセンサ信号に基づくデジタルセンサ信号１３４の再構成に対応する。このような符号化および復号は、複数のモジュール式記録サイト２２００によって提供される全てのデジタルセンサ信号１３４に対して実行されることができる。

【0231】

換言すれば、基準掃引３５００において、基準制御ユニット３１００は、基準電極３１５０の基準電圧を、
初期ステップ３５０５において、所定の基準電圧を基準電極３１５０に印加することと、
複数の差４１００が得られるように、複数の記録サイト２２００の各モジュール式記録サイト２２００について、それぞれの差４１００をデータ圧縮ユニット４０００から取得することと、
複数の差４１００の全ての差４１００がゼロに等しいかどうかをチェックする（３５１０）ことと、によって制御するように構成されており、
複数の差の全ての差がゼロである場合、基準制御ユニット３１００は、
ゼロに等しくない少なくとも１つの差４１００がデータ圧縮ユニット４０００から得られるまで、構成可能なインクリメンタルによって第１の方向に基準電圧を変更し（３５４０）、
次いで、基準電圧を第１の方向に変更し続け（３５３０）、平均が所定の値に等しくなるまで、データ圧縮ユニット４０００によって決定された複数の差４１００に基づいて再構築された信号の平均を取得し、任意に、
次いで、基準制御（例えば、Ｐ、Ｉ、Ｄ、ＰＩ、ＰＤ、またはＰＩＤ制御）を自動的に実行し、すなわち、方向およびインクリメンタルはもはや予め決定されていないように構成され、
複数の差４１００のうちの少なくとも１つがゼロに等しくない場合、基準制御ユニット３１００は、
複数のモジュール式記録サイト２２００の各モジュール式記録サイト２２００について、ゼロに等しい差４１００がデータ圧縮ユニット４０００から得られるまで、構成可能なインクリメンタルによって第２の方向に基準電圧を変更し（３５２０）、
次いで、第２の方向とは反対の方向に基準電圧を変更し（３５３０）、平均が所定値に等しくなるまで、データ圧縮ユニット４０００によって決定された複数の差４１００に基づいて再構築された信号の平均を取得し、任意に、
次いで、基準制御（例えば、Ｐ、Ｉ、Ｄ、ＰＩ、ＰＤ、またはＰＩＤ制御）を自動的に実行し、すなわち、方向およびインクリメンタルはもはや予め決定されていないように構成されている。

【0232】

図３３（ａ）に示すように、１１ビットの分解能を有する一次ＩΔΣＡＤＣのデシメーションフィルタ２２９０は、単純なアップカウンタおよび結果レジスタによって実現されることができる［１２］。後者は、データをベース２１００に転送するために必要である。しかしながら、図３３（ｂ）に示すように、デルタ符号化が直接デシメーションフィルタ２２９０に統合されてもよい。図３３（ｂ）に示す実施形態によれば、データ圧縮ユニット４０００は、モジュール式記録サイト２２００のインサイチュアナログデジタル変換器２２６のデシメーションフィルタ２２９０に統合されることができる。この場合、デジタル実装の合成による面積推定は、７ビット符号化について１８５９μｍ^２、すなわち、１８０ｎｍのＣＭＯＳ技術において約２１％のフィルタの面積の増加をもたらした。デルタ符号化４０００をデシメーションフィルタ２２９０に直接統合する代わりに、プローブ２０００の外部でそれが決定されてもよい。しかしながら、これは、１１ビットの生データ、すなわちデジタルセンサ信号１３４が転送されることを必要としない。デルタ値を計算するときに転送ビットが上位値ビットに排他的に影響を及ぼすため、７ＬＳＢで十分である。この２の補数にしたがって、（－２^６，．．．，０，．．．２^６－１）・ＬＳＢの範囲の信号変化がカバーされることを可能にし、図３３（ａ）のデシメーションフィルタ２２９０は、６ビットのアップカウンタと７ビットの結果レジスタによって実現され得る。そのようなデシメーションフィルタ２２９０は、図３０において述べた縮小要素４２００に対応することができる。このデジタル実装の合成による面積推定は、９９９μｍ^２、すなわち従来のフィルタと比較して約３４％の面積減少をもたらした。

【0233】

基準閉ループ制御および初期基準掃引によるデルタ転送の概念を検証するために、図２９、図３１および図３２に関連して説明した概念がフィールドプログラマブルゲートアレイ（ＦＰＧＡ）上に実装され、図３４におけるセットアップにしたがってリン酸緩衝生理食塩水（ＰＢＳ）中のニューロンＣＭＯＳプローブ２０００［１２］によって試験された。図３４は、Ｓｐａｒｔａｎ－６ ＦＰＧＡを備えたインターフェースボード、プローブとＦＰＧＡとの間のデータ転送のための可撓性ケーブル、およびＰＢＳ中のニューロンＣＭＯＳプローブ［１２］を備えた試験ボードからなる測定セットアップを示している。

【0234】

使用されるプローブ２０００の場合、デシメーションフィルタ２２９０が１４４個のチャネル２２００のそれぞれのシャンク上に統合されているため、１１ビットの生データ１３４が最初にプローブ２０００からＦＰＧＡに転送され、そこで基準電圧を制御するためのデルタ値４１００が決定された。符号化および復号されたデータ、ならびに初期基準掃引３５００中の基準電極３１５０における電圧は、図３５の測定結果に示されており、それらは提案された概念を検証する。図３５は、デルタ符号化およびＦＰＧＡに実装された初期基準掃引３５００を使用した、ＰＢＳ中の１４４チャネルおよび±１１．２５ｍＶ［１２］の値範囲を有するニューロンＣＭＯＳプローブによる測定を示している。この場合、初期化３５０５では、全ての入力信号が±１１．２５ｍＶモードにおいて構成された捕捉チャネル２２００の値の範囲外であった。当初、基準電圧は１．７Ｖであり、補償状態では０．６８Ｖであった。

【0235】

いくつかの態様が装置の文脈で説明されたが、これらの態様は、対応する方法の説明も表すことは明らかであり、ブロックまたは装置は、方法ステップまたは方法ステップの特徴に対応する。同様に、方法ステップの文脈で説明された態様は、対応する装置の対応するブロックまたは項目または機能の説明も表す。方法ステップの一部または全ては、例えば、マイクロプロセッサ、プログラム可能なコンピュータ、または電子回路などのハードウェア装置によって（または使用して）実行され得る。いくつかの実施形態では、最も重要な方法ステップのうちの１つまたは複数が、そのような装置によって実行され得る。

【0236】

特定の実装要件に応じて、本発明の実施形態は、ハードウェアまたはソフトウェアで実装されることができる。実装は、電子的に読み取り可能な制御信号が記憶され、それぞれの方法が実行されるようにプログラム可能なコンピュータシステムと協働する（または協働することができる）、フロッピーディスク、ＤＶＤ、ブルーレイ、ＣＤ、ＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリなどのデジタル記憶媒体を使用して行われることができる。したがって、デジタル記憶媒体は、コンピュータ可読であり得る。

【0237】

本発明にかかるいくつかの実施形態は、本明細書に記載された方法の１つが実行されるように、プログラム可能なコンピュータシステムと協調することができる電子的に読み取り可能な制御信号を有するデータキャリアを備える。

【0238】

一般に、本発明の実施形態は、プログラムコードを備えたコンピュータプログラム製品として実装されることができ、プログラムコードは、コンピュータプログラム製品がコンピュータ上で実行されるときに方法の１つを実行するために動作する。プログラムコードは、例えば、機械可読キャリアに記憶されてもよい。

【0239】

他の実施形態は、機械可読キャリアに記憶された、本明細書に記載された方法の１つを実行するためのコンピュータプログラムを備える。

【0240】

換言すれば、本発明の方法の実施形態は、したがって、コンピュータプログラムがコンピュータ上で実行されるときに、本明細書に記載の方法の１つを実行するためのプログラムコードを有するコンピュータプログラムである。

【0241】

したがって、本発明の方法のさらなる実施形態は、本明細書に記載された方法の１つを実行するためのコンピュータプログラムをその上に記録して含むデータキャリア（またはデジタル記憶媒体、またはコンピュータ可読媒体）である。データキャリア、デジタル記憶媒体、または記録された媒体は、通常、有形および／または非一時的である。

【0242】

したがって、本発明の方法のさらなる実施形態は、本明細書に記載された方法の１つを実行するためのコンピュータプログラムを表すデータストリームまたは信号のシーケンスである。データストリームまたは信号のシーケンスは、例えば、インターネットなどのデータ通信接続を介して転送されるように構成されてもよい。

【0243】

さらなる実施形態は、本明細書に記載された方法の１つを実行するように構成または適合された処理手段、例えば、コンピュータ、またはプログラマブルロジックデバイスを備える。

【0244】

さらなる実施形態は、本明細書に記載された方法のうちの１つを実行するためのコンピュータプログラムをその上にインストールしたコンピュータを備える。

【0245】

本発明にかかるさらなる実施形態は、本明細書に記載された方法の１つを実行するためのコンピュータプログラムを受信機に（例えば、電子的または光学的に）転送するように構成された装置またはシステムを備える。受信機は、例えば、コンピュータ、モバイル装置、メモリ装置などであり得る。装置またはシステムは、例えば、コンピュータプログラムを受信機に転送するためのファイルサーバを含み得る。

【0246】

いくつかの実施形態では、プログラマブルロジックデバイス（例えば、フィールドプログラマブルゲートアレイ）が使用されて、本明細書に記載された方法の機能のいくつかまたは全てを実行し得る。いくつかの実施形態では、フィールドプログラマブルゲートアレイは、本明細書に記載された方法の１つを実行するためにマイクロプロセッサと協調し得る。一般に、方法は、好ましくは、任意のハードウェア装置によって実行される。

【0247】

本明細書に記載された装置は、ハードウェア装置を使用して、またはコンピュータを使用して、またはハードウェア装置とコンピュータの組み合わせを使用して実装され得る。

【0248】

本明細書に記載された装置、または本明細書に記載された装置の任意の構成要素は、少なくとも部分的にハードウェアおよび／またはソフトウェアで実装され得る。

【0249】

本明細書に記載された方法は、ハードウェア装置を使用して、またはコンピュータを使用して、またはハードウェア装置とコンピュータの組み合わせを使用して実行され得る。

【0250】

本明細書に記載された方法、または本明細書に記載された装置の任意の構成要素は、ハードウェアおよび／またはソフトウェアによって少なくとも部分的に実行され得る。

【0251】

上述した実施形態は、本発明の原理を単に例示するものである。本明細書に記載された構成および詳細の変更および変形は、当業者にとって明らかであろうことが理解される。したがって、本明細書の実施形態の説明および説明として提示された特定の詳細によってではなく、差し迫った特許請求の範囲によってのみ限定されることが意図されている。

【先行技術文献】

【非特許文献】

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[20] Rikky Muller, Brain-computer interfaces: Fundamentals to future technologies, 2021 IEEE International Solid-State Circuits Conference (ISSCC) Tutorial

【0272】

[21] Collaborative Research in Computational Neuroscience - Data sharing, web: https://crcns.org/ (besucht am 03/02/2021)

【図1】

【図2a-2b】

【図3a-3b】

【図3c】

【図4a】

【図4b】

【図5a】

【図5b】

【図6a】

【図6b】

【図6c】

【図7】

【図8】

【図9】

【図10a】

【図10b】

【図11】

【図12】

【図13】

【図14a】

【図14b】

【図14c】

【図15】

【図16】

【図17】

【図18】

【図19a】

【図19b】

【図19c】

【図19d】

【図19e】

【図20a(1)】

【図20a(2)】

【図20b】

【図21a】

【図21b】

【図21c】

【図22】

【図23】

【図24】

【図25】

【図26(1)】

【図26(2)】

【図27】

【図28(1)】

【図28(2)】

【図29】

【図30】

【図31】

【図32】

【図33a】

【図33b】

【図34】

【図35】

【図36】

【国際調査報告】