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特表2024-508862基板にメモリセル、高電圧デバイス、及び論理デバイスを備えた半導体デバイスを形成する方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-02-28
(54)【発明の名称】基板にメモリセル、高電圧デバイス、及び論理デバイスを備えた半導体デバイスを形成する方法
(51)【国際特許分類】
H10B 41/42 20230101AFI20240220BHJP
H10B 41/40 20230101ALI20240220BHJP
H01L 21/336 20060101ALI20240220BHJP
H10B 41/30 20230101ALI20240220BHJP
【ＦＩ】
H10B41/42
H10B41/40
H01L29/78 371
H10B41/30
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2023552520
(86)(22)【出願日】2021-06-08
(85)【翻訳文提出日】2023-10-23
(86)【国際出願番号】 US2021036311
(87)【国際公開番号】W WO2022186852
(87)【国際公開日】2022-09-09
(31)【優先権主張番号】202110226090.6
(32)【優先日】2021-03-01
(33)【優先権主張国・地域又は機関】CN
(31)【優先権主張番号】17/339,880
(32)【優先日】2021-06-04
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】500147506
【氏名又は名称】シリコン ストーリッジ テクノロージー インコーポレイテッド
【氏名又は名称原語表記】ＳＩＬＩＣＯＮ ＳＴＯＲＡＧＥ ＴＥＣＨＮＯＬＯＧＹ， ＩＮＣ．
(74)【代理人】
【識別番号】110000626
【氏名又は名称】弁理士法人英知国際特許商標事務所
(72)【発明者】
【氏名】ソン、グオ シャン
(72)【発明者】
【氏名】ワン、チュンミン
(72)【発明者】
【氏名】シン、レオ
(72)【発明者】
【氏名】リウ、シアン
(72)【発明者】
【氏名】ドー、ナン
【テーマコード（参考）】
5F083
5F101
【Ｆターム（参考）】
5F083EP02
5F083EP25
5F083EP28
5F083EP30
5F083EP33
5F083EP42
5F083EP47
5F083EP48
5F083EP72
5F083ER03
5F083ER09
5F083ER14
5F083ER19
5F083GA27
5F083JA04
5F083JA32
5F083JA33
5F083JA35
5F083NA01
5F083PR03
5F083PR05
5F083PR33
5F083PR40
5F083PR43
5F083PR46
5F083PR53
5F083PR56
5F083ZA28
5F101BA04
5F101BB04
5F101BC02
5F101BD22
5F101BD34
5F101BE07
5F101BH04
5F101BH13
(57)【要約】
半導体基板の上面を、第１及び第２のエリア内では陥凹させるが、第３のエリア内では陥凹させないステップと、３つのエリア内に第１の導電層を形成するステップと、３つのエリア内全てに第２の導電層を形成するステップと、第２のエリアから第１及び第２の導電層、並びに第１のエリアから第１及び第２の導電層の部分を除去するステップであって、浮遊ゲートの上方に制御ゲートを各々備えるスタック構造の対を結果としてもたらす、除去するステップと、３つのエリア内全てに第３の導電層を形成するステップと、第１及び第２のエリア内に保護層を形成するステップと、第３のエリアから第３の導電層を除去するステップと、第３のエリア内にダミー導電性材料のブロックを形成するステップと、第１及び第２のエリア内でエッチングを行って、選択ゲート及びＨＶゲートを形成するステップと、ダミー導電性材料のブロックを金属材料のブロックと置き換えるステップと、によって半導体デバイスを形成する方法。
【選択図】図１７
【選択図】図１７
【特許請求の範囲】
【請求項1】
半導体デバイスを形成する方法であって、第１のエリア、第２のエリア、及び第３のエリアを含む、半導体材料の基板を提供するステップと、
前記第３のエリア内の前記基板の上面に対して、前記第１のエリア内の前記基板の上面及び前記第２のエリア内の前記基板の上面を陥凹させるステップと、
前記第１、第２、及び第３のエリア内の前記上面の上方に配設され、前記第１、第２、及び第３のエリア内の前記上面から絶縁された第１の導電層を形成するステップと、
前記第１、第２、及び第３のエリア内の前記第１の導電層に絶縁層を形成するステップと、
前記第１及び第２のエリア内の前記絶縁層を薄くすることなく、前記第３のエリア内の前記絶縁層を薄くするステップと、
前記第１、第２及び第３のエリア内の前記絶縁層及び前記第１の導電層を貫通して前記基板内に達するトレンチを形成するステップと、
前記トレンチを絶縁材料で充填するステップと、
前記トレンチを前記充填するステップの後に、前記第１、第２及び第３のエリアから前記絶縁層を除去するステップと、
前記第１、第２及び第３のエリア内の前記第１の導電層の上方に配設され、前記第１、第２及び第３のエリア内の前記第１の導電層から絶縁された第２の導電層を形成するステップと、
前記第１のエリア内の前記第１及び第２の導電層の一部を選択的に除去し、前記第２及び第３のエリアから前記第１及び第２の導電層を完全に除去するために、１回以上のエッチングを実行するステップであって、前記１回以上のエッチングは、前記第１のエリア内にスタック構造の複数の対をもたらし、前記スタック構造の各々は、前記第１の導電層の浮遊ゲートの上方に配設され、前記第１の導電層の浮遊ゲートから絶縁された前記第２の導電層の制御ゲートを含む、１回以上のエッチングを実行するステップと、
前記スタック構造の複数の対のうちの１対の間に各々配設された第１のソース領域を前記基板内に形成するステップと、
前記第１、第２、及び第３のエリア内の前記基板の前記上面の上方に配設され、前記第１、第２、及び第３のエリア内の前記基板の前記上面から絶縁された第３の導電層を形成するステップと、
前記第１及び第２のエリア内の前記第３の導電層の上方に保護絶縁層を形成するステップと、
前記保護絶縁層を前記形成するステップの後に、前記第３のエリアから前記第３の導電層を除去するステップと、
前記第３のエリアからの前記第３の導電層を前記除去するステップの後に、前記第３のエリア内の前記上面の上方に配設され、前記第３のエリア内の前記上面から絶縁されたダミー導電性材料のブロックを形成するステップと、
前記第３のエリア内の前記ダミー導電性材料のブロックを前記形成するステップの後に、各々が前記スタック構造のうちの１つに隣接して配設された前記第３の導電層の複数の選択ゲートを形成し、各々が前記第２のエリア内の前記基板の前記上面の上方に配設され、前記第２のエリア内の前記基板の前記上面から絶縁された前記第３の導電層の複数のＨＶゲートを形成するために、前記保護絶縁層の部分並びに前記第１及び第２のエリア内の前記第３の導電層の部分をエッチングするステップと、
各々が前記選択ゲートのうちの１つに隣接する第１のドレイン領域を前記基板内に形成するステップと、
各々が前記ＨＶゲートのうちの１つに隣接する第２のソース領域を前記基板内に形成するステップと、
各々が前記ＨＶゲートのうちの１つに隣接する第２のドレイン領域を前記基板内に形成するステップと、
各々が前記ダミー導電性材料のブロックのうちの１つに隣接する第３のソース領域を前記基板内に形成するステップと、
各々が前記ダミー導電性材料のブロックのうちの１つに隣接する第３のドレイン領域を前記基板内に形成するステップと、
前記ダミー導電性材料のブロックの各々を金属材料のブロックと置き換えるステップと、
を含む、方法。
【請求項2】
前記金属材料のブロックの各々は、高Ｋ絶縁材料の層によって前記第３のエリア内の前記基板の前記上面から絶縁される、請求項１に記載の方法。
【請求項3】
前記置き換えるステップの前に、前記ダミー導電性材料のブロックの各々が、高Ｋ絶縁材料の層によって前記第３のエリア内の前記基板の前記上面から絶縁され、前記置き換えるステップは、前記高Ｋ絶縁材料の層の前記金属材料のブロックの各々を形成するステップを更に含む、請求項１に記載の方法。
【請求項4】
前記スタック構造の対の各々について、前記第３の導電層の消去ゲートが、前記スタック構造の対の間に配設され、前記ソース領域のうちの１つの上方に配設され、前記ソース領域のうちの１つから絶縁される、請求項１に記載の方法。
【請求項5】
前記第１、第２、及び第３の導電層の各々は、ポリシリコン又はアモルファスシリコンで形成される、請求項１に記載の方法。
【請求項6】
前記第１、第２、及び第３のドレイン領域、並びに前記第２及び第３のソース領域にシリサイドを形成するステップを更に含む、請求項１に記載の方法。
【請求項7】
前記置き換えるステップの前に、前記選択ゲート、前記消去ゲート、及び前記ＨＶゲートにシリサイドを形成するステップを更に含む、請求項４に記載の方法。
【請求項8】
前記スタック構造の各々について、前記制御ゲートは、ＯＮＯ絶縁層によって前記浮遊ゲートから絶縁される、請求項１に記載の方法。
【請求項9】
前記ダミー導電性材料のブロックを形成するステップは、前記導電性材料のブロックに論理絶縁層を形成し、前記論理絶縁層にハードマスク層を形成するステップを含むことを特徴とする、請求項１に記載の方法。
【請求項10】
前記置き換えるステップの前に、前記第１、第２、及び第３のエリア内に流動性材料の層を形成するステップと、
前記ハードマスク層を露出させるために、前記流動性材料の層の一部を除去するステップと、
前記ハードマスク層を除去するステップと
前記流動性材料の層を除去するステップと、を更に含む、請求項９に記載の方法。
【請求項11】
前記選択ゲート、前記消去ゲート、及び前記ＨＶゲートにシリサイドを形成するステップであって、前記論理絶縁層が前記導電性材料のブロックへのシリサイドの形成を防止する、形成するステップを更に含む、請求項１０に記載の方法。
【請求項12】
半導体デバイスを形成する方法であって、第１のエリア、第２のエリア、及び第３のエリアを含む、半導体材料の基板を提供するステップと、
前記第３のエリア内の前記基板の上面に対して、前記第１のエリア内の前記基板の上面及び前記第２のエリア内の前記基板の上面を陥凹させるステップと、
前記基板の上方に絶縁層を形成するステップと、
前記第１及び第２のエリア内の前記絶縁層を薄くすることなく、前記第３のエリア内の前記絶縁層を薄くするステップと、
前記第１、第２及び第３のエリア内の前記絶縁層を貫通して前記基板内に達するトレンチを形成するステップと、
前記トレンチを絶縁材料で充填するステップと、
前記トレンチを前記充填するステップの後に、前記第１及び第２のエリアから前記絶縁層を除去するステップと、
前記第１及び第２内の前記上面の上方に配設され、前記第１及び第２内の前記上面から絶縁された第１の導電層を形成するステップと、
前記第１及び第２のエリア内の前記第１の導電層の上方に配設され、前記第１及び第２のエリア内の前記第１の導電層から絶縁された第２の導電層を形成するステップと、
前記第１のエリア内の前記第１及び第２の導電層の一部を選択的に除去し、前記第２のエリアから前記第１及び第２の導電層を完全に除去するために、１回以上のエッチングを実行するステップであって、前記１回以上のエッチングは、前記第１のエリア内にスタック構造の複数の対をもたらし、前記スタック構造の各々は、前記第１の導電層の浮遊ゲートの上方に配設され、前記第１の導電層の浮遊ゲートから絶縁された前記第２の導電層の制御ゲートを含む、１回以上のエッチングを実行するステップと、
前記スタック構造の複数の対のうちの１対の間に各々配設された第１のソース領域を前記基板内に形成するステップと、
前記第１及び第２のエリア内の前記基板の前記上面の上方に配設され、前記第１及び第２のエリア内の前記基板の前記上面から絶縁された第３の導電層を形成するステップと、
前記第１及び第２のエリア内の前記第３の導電層の上方に保護絶縁層を形成するステップと、
前記保護絶縁層を前記形成するステップの後に、前記第３のエリアから前記保護絶縁層を除去するステップと、
前記第３のエリアからの前記保護絶縁層を前記除去するステップの後に、前記第３のエリア内の前記上面の上方に配設され、前記第３のエリア内の前記上面から絶縁されたダミー導電性材料のブロックを形成するステップと、
前記第３のエリア内の前記ダミー導電性材料のブロックの前記形成するステップの後に、各々が前記スタック構造のうちの１つに隣接して配設された前記第３の導電層の複数の選択ゲートを形成し、各々が前記第２のエリア内の前記上面の上方に配設され、前記第２のエリア内の前記上面から絶縁された前記第３の導電層の複数のＨＶゲートを形成するために、前記保護絶縁層の部分並びに前記第１及び第２のエリア内の前記第３の導電層の部分をエッチングするステップと、
各々が前記選択ゲートのうちの１つに隣接する第１のドレイン領域を前記基板内に形成するステップと、
各々が前記ＨＶゲートのうちの１つに隣接する第２のソース領域を前記基板内に形成するステップと、
各々が前記ＨＶゲートのうちの１つに隣接する第２のドレイン領域を前記基板内に形成するステップと、
各々が前記ダミー導電性材料のブロックのうちの１つに隣接する第３のソース領域を前記基板内に形成するステップと、
各々が前記ダミー導電性材料のブロックのうちの１つに隣接する第３のドレイン領域を前記基板内に形成するステップと、
前記ダミー導電性材料のブロックの各々を金属材料のブロックと置き換えるステップと、
を含む、方法。
【請求項13】
前記金属材料のブロックの各々は、高Ｋ絶縁材料の層によって前記第３のエリア内の前記上面から絶縁される、請求項１２に記載の方法。
【請求項14】
前記スタック構造の対の各々について、前記第３の導電層の消去ゲートが、前記スタック構造の対の間に配設され、前記ソース領域のうちの１つの上方に配設され、前記ソース領域のうちの１つから絶縁される、請求項１２に記載の方法。
【請求項15】
前記第１、第２、及び第３のドレイン領域、前記第２及び第３のソース領域、前記選択ゲート、前記消去ゲート、並びに前記ＨＶゲートにシリサイドを形成するステップを更に含む、請求項１４に記載の方法。
【請求項16】
前記スタック構造の各々について、前記制御ゲートは、ＯＮＯ絶縁層によって前記浮遊ゲートから絶縁される、請求項１２に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
（優先権の主張）
本出願は、２０２１年３月１日に出願され「Ｍｅｔｈｏｄ Ｏｆ Ｆｏｒｍｉｎｇ Ａ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅ Ｗｉｔｈ Ｍｅｍｏｒｙ Ｃｅｌｌｓ，Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｄｅｖｉｃｅｓ Ａｎｄ Ｌｏｇｉｃ Ｄｅｖｉｃｅｓ Ｏｎ Ａ Ｓｕｂｓｔｒａｔｅ」と題する中国特許出願第２０２１１０２２６０９０．６号、及び２０２１年６月４日に出願され「Ｍｅｔｈｏｄ Ｏｆ Ｆｏｒｍｉｎｇ Ａ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅ Ｗｉｔｈ Ｍｅｍｏｒｙ Ｃｅｌｌｓ，Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｄｅｖｉｃｅｓ Ａｎｄ Ｌｏｇｉｃ Ｄｅｖｉｃｅｓ Ｏｎ Ａ Ｓｕｂｓｔｒａｔｅ」と題する米国特許出願第１７／３３９，８８０号の優先権を主張する。
本出願は、２０２１年３月１日に出願され「Ｍｅｔｈｏｄ Ｏｆ Ｆｏｒｍｉｎｇ Ａ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅ Ｗｉｔｈ Ｍｅｍｏｒｙ Ｃｅｌｌｓ，Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｄｅｖｉｃｅｓ Ａｎｄ Ｌｏｇｉｃ Ｄｅｖｉｃｅｓ Ｏｎ Ａ Ｓｕｂｓｔｒａｔｅ」と題する中国特許出願第２０２１１０２２６０９０．６号、及び２０２１年６月４日に出願され「Ｍｅｔｈｏｄ Ｏｆ Ｆｏｒｍｉｎｇ Ａ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅ Ｗｉｔｈ Ｍｅｍｏｒｙ Ｃｅｌｌｓ，Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｄｅｖｉｃｅｓ Ａｎｄ Ｌｏｇｉｃ Ｄｅｖｉｃｅｓ Ｏｎ Ａ Ｓｕｂｓｔｒａｔｅ」と題する米国特許出願第１７／３３９，８８０号の優先権を主張する。
【0002】
（発明の分野）
本発明は、埋め込み型不揮発性メモリセルを備えた半導体デバイスに関する。
本発明は、埋め込み型不揮発性メモリセルを備えた半導体デバイスに関する。
【背景技術】
【0003】
シリコン半導体基板に形成された不揮発性メモリ半導体デバイスは、周知である。例えば、米国特許第６，７４７，３１０号、同第７，８６８，３７５号、及び同第７，９２７，９９４号は、半導体基板に形成された４つのゲート（浮遊ゲート、制御ゲート、選択ゲート、及び消去ゲート）を備えたメモリセルを開示し、これらは、全ての目的に対して参照により本明細書に組み込まれる。ソース及びドレイン領域は、基板への拡散埋め込み領域として形成され、基板においてそれらの間にチャネル領域を画定する。浮遊ゲートは、チャネル領域の第１の部分の上方に配設され、第１の部分の導電率を制御し、選択ゲートは、チャネル領域の第２の部分の上方に配設され、第２の部分の導電率を制御し、制御ゲートは、浮遊ゲートの上方に配設され、消去ゲートは、ソース領域の上方に、かつ浮遊ゲートに横方向に隣接して配設される。
【0004】
また、不揮発性メモリセルと同じ基板に低電圧論理デバイス及び高電圧論理デバイスを形成することも知られている。例えば、全ての目的に対して参照により本明細書に組み込まれる、米国特許第９，２７６，００５号を参照されたい。高Ｋ誘電体及び金属ゲートなどの新しいゲート材料も、性能を高めるために使用される。しかしながら、メモリセルを形成することにおける処理ステップは、同時に作製される論理デバイスに悪影響を与える場合があり、逆もまた同様である。
【0005】
同じ基板にメモリセル、低電圧論理デバイス、及び高電圧デバイスを含むデバイスを作製する改善された方法が必要とされている。
【発明の概要】
【0006】
上述した問題及び必要性は、半導体デバイスを形成する方法によって対処され、この方法は、
第１のエリア、第２のエリア、及び第３のエリアを含む、半導体材料の基板を提供するステップと、
第３のエリア内の基板の上面に対して、第１のエリア内の基板の上面及び第２のエリア内の基板の上面を陥凹させるステップと、
第１、第２、及び第３のエリア内の上面の上方に配設され、第１、第２、及び第３のエリア内の上面から絶縁された第１の導電層を形成するステップと、
第１、第２、及び第３のエリア内の第１の導電層に絶縁層を形成するステップと、
第１及び第２のエリア内の絶縁層を薄くすることなく、第３のエリア内の絶縁層を薄くするステップと、
第１、第２及び第３のエリア内の絶縁層及び第１の導電層を貫通して基板内に達するトレンチを形成するステップと、
トレンチを絶縁材料で充填するステップと、
トレンチの充填ステップの後に、第１、第２及び第３のエリアから絶縁層を除去するステップと、
第１、第２及び第３のエリア内の第１の導電層の上方に配設され、第１、第２及び第３のエリア内の第１の導電層から絶縁された第２の導電層を形成するステップと、
１回以上のエッチングを実行して、第１のエリア内の第１及び第２の導電層の一部を選択的に除去し、第２及び第３のエリアから第１及び第２の導電層を完全に除去するステップであって、１回以上のエッチングは、第１のエリア内にスタック構造の複数の対をもたらし、スタック構造の各々は、第１の導電層の浮遊ゲートの上方に配設され、第１の導電層の浮遊ゲートから絶縁された第２の導電層の制御ゲートを含む、ステップと、
スタック構造の複数の対のうちの１対の間に各々配設された第１のソース領域を基板内に形成するステップと、
第１、第２、及び第３のエリア内の基板の上面の上方に配設され、第１、第２、及び第３のエリア内の基板の上面から絶縁された第３の導電層を形成するステップと、
第１及び第２のエリア内の第３の導電層の上方に保護絶縁層を形成するステップと、
保護絶縁層の形成ステップの後に、第３のエリアから第３の導電層を除去するステップと、
第３のエリアからの第３の導電層の除去ステップの後に、第３のエリア内の上面の上方に配設され、第３のエリア内の上面から絶縁されたダミー導電性材料のブロックを形成するステップと、
第３のエリア内のダミー導電性材料のブロックの形成ステップの後に、保護絶縁層の部分並びに第１及び第２のエリア内の第３の導電層の部分をエッチングして、各々がスタック構造のうちの１つに隣接して配設された第３の導電層の複数の選択ゲートを形成し、各々が第２のエリア内の基板の上面の上方に配設され、第２のエリア内の基板の上面から絶縁された第３の導電層の複数のＨＶゲートを形成するステップと、
各々が選択ゲートのうちの１つに隣接する第１のドレイン領域を基板内に形成するステップと、
各々がＨＶゲートのうちの１つに隣接する第２のソース領域を基板内に形成するステップと、
各々がＨＶゲートのうちの１つに隣接する第２のドレイン領域を基板内に形成するステップと、
各々がダミー導電性材料のブロックのうちの１つに隣接する第３のソース領域を基板内に形成するステップと、
各々がダミー導電性材料のブロックのうちの１つに隣接する第３のドレイン領域を基板内に形成するステップと、
ダミー導電性材料のブロックの各々を金属材料のブロックと置き換えるステップと、
を含む。
第１のエリア、第２のエリア、及び第３のエリアを含む、半導体材料の基板を提供するステップと、
第３のエリア内の基板の上面に対して、第１のエリア内の基板の上面及び第２のエリア内の基板の上面を陥凹させるステップと、
第１、第２、及び第３のエリア内の上面の上方に配設され、第１、第２、及び第３のエリア内の上面から絶縁された第１の導電層を形成するステップと、
第１、第２、及び第３のエリア内の第１の導電層に絶縁層を形成するステップと、
第１及び第２のエリア内の絶縁層を薄くすることなく、第３のエリア内の絶縁層を薄くするステップと、
第１、第２及び第３のエリア内の絶縁層及び第１の導電層を貫通して基板内に達するトレンチを形成するステップと、
トレンチを絶縁材料で充填するステップと、
トレンチの充填ステップの後に、第１、第２及び第３のエリアから絶縁層を除去するステップと、
第１、第２及び第３のエリア内の第１の導電層の上方に配設され、第１、第２及び第３のエリア内の第１の導電層から絶縁された第２の導電層を形成するステップと、
１回以上のエッチングを実行して、第１のエリア内の第１及び第２の導電層の一部を選択的に除去し、第２及び第３のエリアから第１及び第２の導電層を完全に除去するステップであって、１回以上のエッチングは、第１のエリア内にスタック構造の複数の対をもたらし、スタック構造の各々は、第１の導電層の浮遊ゲートの上方に配設され、第１の導電層の浮遊ゲートから絶縁された第２の導電層の制御ゲートを含む、ステップと、
スタック構造の複数の対のうちの１対の間に各々配設された第１のソース領域を基板内に形成するステップと、
第１、第２、及び第３のエリア内の基板の上面の上方に配設され、第１、第２、及び第３のエリア内の基板の上面から絶縁された第３の導電層を形成するステップと、
第１及び第２のエリア内の第３の導電層の上方に保護絶縁層を形成するステップと、
保護絶縁層の形成ステップの後に、第３のエリアから第３の導電層を除去するステップと、
第３のエリアからの第３の導電層の除去ステップの後に、第３のエリア内の上面の上方に配設され、第３のエリア内の上面から絶縁されたダミー導電性材料のブロックを形成するステップと、
第３のエリア内のダミー導電性材料のブロックの形成ステップの後に、保護絶縁層の部分並びに第１及び第２のエリア内の第３の導電層の部分をエッチングして、各々がスタック構造のうちの１つに隣接して配設された第３の導電層の複数の選択ゲートを形成し、各々が第２のエリア内の基板の上面の上方に配設され、第２のエリア内の基板の上面から絶縁された第３の導電層の複数のＨＶゲートを形成するステップと、
各々が選択ゲートのうちの１つに隣接する第１のドレイン領域を基板内に形成するステップと、
各々がＨＶゲートのうちの１つに隣接する第２のソース領域を基板内に形成するステップと、
各々がＨＶゲートのうちの１つに隣接する第２のドレイン領域を基板内に形成するステップと、
各々がダミー導電性材料のブロックのうちの１つに隣接する第３のソース領域を基板内に形成するステップと、
各々がダミー導電性材料のブロックのうちの１つに隣接する第３のドレイン領域を基板内に形成するステップと、
ダミー導電性材料のブロックの各々を金属材料のブロックと置き換えるステップと、
を含む。
【0007】
半導体デバイスを形成する方法が、
第１のエリア、第２のエリア、及び第３のエリアを含む、半導体材料の基板を提供するステップと、
第３のエリア内の基板の上面に対して、第１のエリア内の基板の上面及び第２のエリア内の基板の上面を陥凹させるステップと、
基板の上方に絶縁層を形成するステップと、
第１及び第２のエリア内の絶縁層を薄くすることなく、第３のエリア内の絶縁層を薄くするステップと、
第１、第２及び第３のエリア内の絶縁層を貫通して基板内に達するトレンチを形成するステップと、
トレンチを絶縁材料で充填するステップと、
トレンチの充填ステップの後に、第１及び第２のエリアから絶縁層を除去するステップと、
第１及び第２内の上面の上方に配設され、第１及び第２内の上面から絶縁された第１の導電層を形成するステップと、
第１及び第２のエリア内の第１の導電層の上方に配設され、第１及び第２のエリア内の第１の導電層から絶縁された第２の導電層を形成するステップと、
１回以上のエッチングを実行して、第１のエリア内の第１及び第２の導電層の一部を選択的に除去し、第２のエリアから第１及び第２の導電層を完全に除去するステップであって、１回以上のエッチングは、第１のエリア内にスタック構造の複数の対をもたらし、スタック構造の各々は、第１の導電層の浮遊ゲートの上方に配設され、第１の導電層の浮遊ゲートから絶縁された第２の導電層の制御ゲートを含む、ステップと、
スタック構造の複数の対のうちの１対の間に各々配設された第１のソース領域を基板内に形成するステップと、
第１及び第２のエリア内の基板の上面の上方に配設され、第１及び第２のエリア内の基板の上面から絶縁された第３の導電層を形成するステップと、
第１及び第２のエリア内の第３の導電層の上方に保護絶縁層を形成するステップと、
保護絶縁層の形成ステップの後に、第３のエリアから保護絶縁層を除去するステップと、
第３のエリアからの保護絶縁層の除去ステップの後に、第３のエリア内の上面の上方に配設され、第３のエリア内の上面から絶縁されたダミー導電性材料のブロックを形成するステップと、
第３のエリア内のダミー導電性材料のブロックの形成ステップの後に、保護絶縁層の部分並びに第１及び第２のエリア内の第３の導電層の部分をエッチングして、各々がスタック構造のうちの１つに隣接して配設された第３の導電層の複数の選択ゲートを形成し、各々が第２のエリア内の上面の上方に配設され、第２のエリア内の上面から絶縁された第３の導電層の複数のＨＶゲートを形成するステップと、
各々が選択ゲートのうちの１つに隣接する第１のドレイン領域を基板内に形成するステップと、
各々がＨＶゲートのうちの１つに隣接する第２のソース領域を基板内に形成するステップと、
各々がＨＶゲートのうちの１つに隣接する第２のドレイン領域を基板内に形成するステップと、
各々がダミー導電性材料のブロックのうちの１つに隣接する第３のソース領域を基板内に形成するステップと、
各々がダミー導電性材料のブロックのうちの１つに隣接する第３のドレイン領域を基板内に形成するステップと、
ダミー導電性材料のブロックの各々を金属材料のブロックと置き換えるステップと、
を含むことができる。
第１のエリア、第２のエリア、及び第３のエリアを含む、半導体材料の基板を提供するステップと、
第３のエリア内の基板の上面に対して、第１のエリア内の基板の上面及び第２のエリア内の基板の上面を陥凹させるステップと、
基板の上方に絶縁層を形成するステップと、
第１及び第２のエリア内の絶縁層を薄くすることなく、第３のエリア内の絶縁層を薄くするステップと、
第１、第２及び第３のエリア内の絶縁層を貫通して基板内に達するトレンチを形成するステップと、
トレンチを絶縁材料で充填するステップと、
トレンチの充填ステップの後に、第１及び第２のエリアから絶縁層を除去するステップと、
第１及び第２内の上面の上方に配設され、第１及び第２内の上面から絶縁された第１の導電層を形成するステップと、
第１及び第２のエリア内の第１の導電層の上方に配設され、第１及び第２のエリア内の第１の導電層から絶縁された第２の導電層を形成するステップと、
１回以上のエッチングを実行して、第１のエリア内の第１及び第２の導電層の一部を選択的に除去し、第２のエリアから第１及び第２の導電層を完全に除去するステップであって、１回以上のエッチングは、第１のエリア内にスタック構造の複数の対をもたらし、スタック構造の各々は、第１の導電層の浮遊ゲートの上方に配設され、第１の導電層の浮遊ゲートから絶縁された第２の導電層の制御ゲートを含む、ステップと、
スタック構造の複数の対のうちの１対の間に各々配設された第１のソース領域を基板内に形成するステップと、
第１及び第２のエリア内の基板の上面の上方に配設され、第１及び第２のエリア内の基板の上面から絶縁された第３の導電層を形成するステップと、
第１及び第２のエリア内の第３の導電層の上方に保護絶縁層を形成するステップと、
保護絶縁層の形成ステップの後に、第３のエリアから保護絶縁層を除去するステップと、
第３のエリアからの保護絶縁層の除去ステップの後に、第３のエリア内の上面の上方に配設され、第３のエリア内の上面から絶縁されたダミー導電性材料のブロックを形成するステップと、
第３のエリア内のダミー導電性材料のブロックの形成ステップの後に、保護絶縁層の部分並びに第１及び第２のエリア内の第３の導電層の部分をエッチングして、各々がスタック構造のうちの１つに隣接して配設された第３の導電層の複数の選択ゲートを形成し、各々が第２のエリア内の上面の上方に配設され、第２のエリア内の上面から絶縁された第３の導電層の複数のＨＶゲートを形成するステップと、
各々が選択ゲートのうちの１つに隣接する第１のドレイン領域を基板内に形成するステップと、
各々がＨＶゲートのうちの１つに隣接する第２のソース領域を基板内に形成するステップと、
各々がＨＶゲートのうちの１つに隣接する第２のドレイン領域を基板内に形成するステップと、
各々がダミー導電性材料のブロックのうちの１つに隣接する第３のソース領域を基板内に形成するステップと、
各々がダミー導電性材料のブロックのうちの１つに隣接する第３のドレイン領域を基板内に形成するステップと、
ダミー導電性材料のブロックの各々を金属材料のブロックと置き換えるステップと、
を含むことができる。
【0008】
本発明の他の目的及び特徴は、明細書、特許請求の範囲、添付図面を精読することによって明らかになるであろう。
【0009】
【0010】
【0011】
【0012】
【0013】
【0014】
【0015】
【0016】
【図面の簡単な説明】
【0017】
【図1A】メモリセルを形成することにおけるステップを示すメモリセルエリアの断面図である。
【図1B】ＨＶデバイスを形成することにおけるステップを示すＨＶエリアの断面図である。
【図1C】論理デバイスを形成することにおけるステップを示す論理エリアの断面図である。
【図2A】メモリセルを形成することにおけるステップを示すメモリセルエリアの断面図である。
【図2B】ＨＶデバイスを形成することにおけるステップを示すＨＶエリアの断面図である。
【図2C】論理デバイスを形成することにおけるステップを示す論理エリアの断面図である。
【図3A】メモリセルを形成することにおけるステップを示すメモリセルエリアの断面図である。
【図3B】ＨＶデバイスを形成することにおけるステップを示すＨＶエリアの断面図である。
【図3C】論理デバイスを形成することにおけるステップを示す論理エリアの断面図である。
【図4A】メモリセルを形成することにおけるステップを示すメモリセルエリアの断面図である。
【図4B】ＨＶデバイスを形成することにおけるステップを示すＨＶエリアの断面図である。
【図4C】論理デバイスを形成することにおけるステップを示す論理エリアの断面図である。
【図5A】メモリセルを形成することにおけるステップを示すメモリセルエリアの断面図である。
【図5B】ＨＶデバイスを形成することにおけるステップを示すＨＶエリアの断面図である。
【図5C】論理デバイスを形成することにおけるステップを示す論理エリアの断面図である。
【図6A】メモリセルを形成することにおけるステップを示すメモリセルエリアの断面図である。
【図6B】ＨＶデバイスを形成することにおけるステップを示すＨＶエリアの断面図である。
【図6C】論理デバイスを形成することにおけるステップを示す論理エリアの断面図である。
【図7A】メモリセルを形成することにおけるステップを示すメモリセルエリアの断面図である。
【図7B】ＨＶデバイスを形成することにおけるステップを示すＨＶエリアの断面図である。
【図7C】論理デバイスを形成することにおけるステップを示す論理エリアの断面図である。
【図8A】メモリセルを形成することにおけるステップを示すメモリセルエリアの断面図である。
【図8B】ＨＶデバイスを形成することにおけるステップを示すＨＶエリアの断面図である。
【図8C】論理デバイスを形成することにおけるステップを示す論理エリアの断面図である。
【図9A】メモリセルを形成することにおけるステップを示すメモリセルエリアの断面図である。
【図9B】ＨＶデバイスを形成することにおけるステップを示すＨＶエリアの断面図である。
【図9C】論理デバイスを形成することにおけるステップを示す論理エリアの断面図である。
【図10A】メモリセルを形成することにおけるステップを示すメモリセルエリアの断面図である。
【図10B】ＨＶデバイスを形成することにおけるステップを示すＨＶエリアの断面図である。
【図10C】論理デバイスを形成することにおけるステップを示す論理エリアの断面図である。
【図11A】メモリセルを形成することにおけるステップを示すメモリセルエリアの断面図である。
【図11B】ＨＶデバイスを形成することにおけるステップを示すＨＶエリアの断面図である。
【図11C】論理デバイスを形成することにおけるステップを示す論理エリアの断面図である。
【図12A】メモリセルを形成することにおけるステップを示すメモリセルエリアの断面図である。
【図12B】ＨＶデバイスを形成することにおけるステップを示すＨＶエリアの断面図である。
【図12C】論理デバイスを形成することにおけるステップを示す論理エリアの断面図である。
【図13A】メモリセルを形成することにおけるステップを示すメモリセルエリアの断面図である。
【図13B】ＨＶデバイスを形成することにおけるステップを示すＨＶエリアの断面図である。
【図13C】論理デバイスを形成することにおけるステップを示す論理エリアの断面図である。
【図14A】メモリセルを形成することにおけるステップを示すメモリセルエリアの断面図である。
【図14B】ＨＶデバイスを形成することにおけるステップを示すＨＶエリアの断面図である。
【図14C】論理デバイスを形成することにおけるステップを示す論理エリアの断面図である。
【図15A】メモリセルを形成することにおけるステップを示すメモリセルエリアの断面図である。
【図15B】ＨＶデバイスを形成することにおけるステップを示すＨＶエリアの断面図である。
【図15C】論理デバイスを形成することにおけるステップを示す論理エリアの断面図である。
【図16A】メモリセルを形成することにおけるステップを示すメモリセルエリアの断面図である。
【図16B】ＨＶデバイスを形成することにおけるステップを示すＨＶエリアの断面図である。
【図16C】論理デバイスを形成することにおけるステップを示す論理エリアの断面図である。
【図17】完成したメモリセルを示すメモリセルエリアの断面図である。
【図18】完成したＨＶデバイスを示すＨＶエリアの断面図である。
【図19】完成した論理デバイスを示す論理エリアの断面図である。
【図20A】代替実施形態におけるメモリセルを形成するステップを示すメモリセルエリアの断面図である。
【図20B】代替実施形態におけるＨＶデバイスを形成するステップを示すＨＶエリアの断面図である。
【図20C】代替実施形態における論理デバイスを形成するステップを示す論理エリアの断面図である。
【図21A】代替実施形態におけるメモリセルを形成するステップを示すメモリセルエリアの断面図である。
【図21B】代替実施形態におけるＨＶデバイスを形成するステップを示すＨＶエリアの断面図である。
【図21C】代替実施形態における論理デバイスを形成するステップを示す論理エリアの断面図である。
【図22A】代替実施形態におけるメモリセルを形成するステップを示すメモリセルエリアの断面図である。
【図22B】代替実施形態におけるＨＶデバイスを形成するステップを示すＨＶエリアの断面図である。
【図22C】代替実施形態における論理デバイスを形成するステップを示す論理エリアの断面図である。
【図23A】代替実施形態におけるメモリセルを形成するステップを示すメモリセルエリアの断面図である。
【図23B】代替実施形態におけるＨＶデバイスを形成するステップを示すＨＶエリアの断面図である。
【図23C】代替実施形態における論理デバイスを形成するステップを示す論理エリアの断面図である。
【図24A】代替実施形態におけるメモリセルを形成するステップを示すメモリセルエリアの断面図である。
【図24B】代替実施形態におけるＨＶデバイスを形成するステップを示すＨＶエリアの断面図である。
【図24C】代替実施形態における論理デバイスを形成するステップを示す論理エリアの断面図である。
【図25A】代替実施形態におけるメモリセルを形成するステップを示すメモリセルエリアの断面図である。
【図25B】代替実施形態におけるＨＶデバイスを形成するステップを示すＨＶエリアの断面図である。
【図25C】代替実施形態における論理デバイスを形成するステップを示す論理エリアの断面図である。
【発明を実施するための形態】
【0018】
本発明は、同じ半導体基板にメモリセル、低電圧論理デバイス、及び高電圧論理デバイスを同時に形成することによって半導体デバイスを形成するプロセスである。以下に説明するプロセスは、基板１０の１つ以上のメモリセルエリア２（第１のエリア又はＭＣエリア２とも称される）内にメモリセル、基板１０の１つ以上の高電圧論理デバイスエリア４（第２のエリア又はＨＶエリア４とも称される）内に高電圧論理デバイス、及び基板１０の１つ以上の低電圧論理デバイスエリア６（第３のエリア又は論理エリア６とも称される）内に低電圧論理デバイスを形成するステップを含む。本プロセスは、ＭＣエリア２内にメモリセルの対、ＨＶエリア４内に高電圧論理デバイス、及び論理エリア６内に低電圧論理デバイスを同時に形成することに関して説明される。しかしながら、各エリア内の複数のそのようなデバイスが、同時に形成されてもよい。基板１０は、半導体材料（例えば、シリコン）の基板である。
【0019】
ＭＣエリア２についての図１Ａ～図１６Ａ、ＨＶエリア４についての図１Ｂ～図１６Ｂ、論理エリア６についての図１Ｃ～図１６Ｃを参照すると、半導体デバイスを作製するプロセスにおけるステップの断面図が示されている。このプロセスは、ＭＣエリア２及びＨＶエリア４におけるシリコン基板１０の上面１０ａを、論理エリア６に対して凹部量Ｒだけ陥凹させることによって始まる。基板上面１０ａを陥凹させるステップは、基板上面１０ａに二酸化ケイ素（本明細書では「酸化物」とも称される）層を形成し、酸化物層に窒化ケイ素（本明細書では「窒化物」とも称される）層を形成することによって行われてもよい。フォトリソグラフィマスキングステップを実行して、フォトレジストでＭＣ及びＨＶエリア２／４ではなく論理エリア６を覆う（すなわち、３つのエリア全てにわたってフォトレジストを形成し、フォトレジストの一部を選択的に露出し、フォトレジストの一部を選択的に除去し、下地構造の露出した部分（この場合、ＭＣ及びＨＶエリア２／４内の窒化物層）を残す一方、下地構造の他の部分（この場合、論理エリア６内の窒化物層）をフォトレジストによって覆われたままにする）。窒化物及び酸化物エッチングを行い、これらの層をＭＣ及びＨＶエリア２／４から除去し、これらのエリア内の上面１０ａを露出したままにする。フォトレジスト除去後、熱酸化を行って、ＭＣ及びＨＶエリア２／４内の上面１０ａの露出した部分に酸化物層を形成するが、論理エリア６内の上面１０ａは影響を受けない（窒化物層及び酸化物層によって保護される）。この熱酸化プロセスは、ＭＣ及びＨＶエリア２／４内の基板１０のシリコンの一部を消費し、これらのエリア内の上面１０ａを凹部量Ｒだけ効果的に低下させる。次いで、窒化物及び酸化物のエッチングを使用して、全ての酸化物層及び窒化物層を除去し、図１Ａ、図１Ｂ及び図１Ｃに示す構造を得る。ＭＣ及びＨＶエリア２／４内の上面１０ａは、論理エリア内６の上面１０ａに対して凹部量Ｒ（例えば、～３００Ａ）だけ陥凹される。
【0020】
次に、酸化物層１２が上面１０ａに形成される（例えば、堆積又は熱成長などによって）。その後、酸化物層１２にポリシリコン層などの導電層１４（すなわち、第１の導電層）を形成する。導電層１４は、代わりに、その場ドープ又は非ドープのいずれかのアモルファスシリコンであってもよい。導電層１４にポリシリコン又はアモルファスシリコンが使用される場合、埋め込み及びアニールを実行する。酸化物層１８が導電層１４に形成され、続いて窒化物層２０が酸化物層１８に形成される。次いで、フォトリソグラフィマスキングステップを実行して、ＭＣ及びＨＶエリア２／４をフォトレジスト２１で覆うが、論理エリア６は露出したままにする（すなわち、フォトレジスト２１は、マスキングステップの一部として論理エリア６から除去される）。次に、図２Ａ、図２Ｂ及び図２Ｃに示すように、窒化物エッチングを使用して、論理エリア６内の窒化物層２０を薄くする（すなわち、厚さを減少させる）（例えば、好ましくは、エッチングの時間を、エッチングによって論理エリア６の窒化物層２０が凹部量Ｒにほぼ等しい量だけ薄くなり、その結果、３つのエリア２／４／６全ての窒化物層２０の上面が実質的に同じ高さになるように設定する）。
【0021】
フォトレジスト２１の除去後、フォトリソグラフィマスキングステップを使用して、各エリアの部分をフォトレジストで選択的に覆う。窒化物、酸化物、ポリシリコン、及び／又はシリコンのエッチングを使用して、窒化物層２０、酸化物層１８、導電層１４、酸化物層１２を貫通してシリコン基板１０内に達するトレンチを形成する。次いで、図３Ａ及び図３Ｂに示すように、酸化物堆積及び窒化物層２０で停止する化学機械研磨（ＣＭＰ）によって、トレンチを酸化物２２で充填する。酸化物２２で充填されたトレンチは、ＭＣエリア２内の活性領域に平行に延在するが、図３Ｃは活性領域のうちの１つの断面図であるため、酸化物２２で充填されたトレンチは図３Ｃには示されていない。酸化物２２は、ＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ、シャロートレンチアイソレーション）酸化物２２とも呼ばれ得る絶縁材料である。ＳＴＩ酸化物２２は、酸化物堆積前の熱酸化によって形成されたライナー酸化物を含むことができる。
【0022】
一連の埋め込みを実行して、各エリア２／４／６（各埋め込み中に他のエリアのうちの１つ以上を保護するフォトレジストを用いる）において基板１０内に所望のウェルを作成し、続いて酸化物のエッチバックを行い、ＳＴＩ酸化物２２を窒化物層２０の上端より下方に陥凹させることができる。次に、窒化物エッチングを使用して、窒化物層２０を除去する。次いで、絶縁層２４が構造の上方に形成される。好ましくは、絶縁層２４は、酸化物／窒化物／酸化物副層（酸化物、窒化物、酸化物堆積及びアニールによって形成された）を有するＯＮＯ複合体層である。しかしながら、絶縁層２４は、代わりに、他の誘電体層の複合体、又は副層を有しない単一の誘電体材料で形成され得る。次に、ポリシリコン層などの導電層２６（すなわち、第２の導電層）が、一例では堆積によって構造に形成される。導電層２６は、代わりに、その場ドープ又は非ドープのいずれかのアモルファスシリコンであってもよい。導電層２６にポリシリコン又は非ドープのアモルファスシリコンが使用される場合、埋め込み及びアニールを実行する。次いで、ハードマスク層２８を導電層２６に形成する。ハードマスク層２８は、窒化物層、ＳｉＣＮ層、又は酸化物層、窒化物層及び／もしくはＳｉＣＮ層の複合体であってもよい。結果として得られた構造を図４Ａ、図４Ｂ、及び図４Ｃに示す。
【0023】
フォトリソグラフィマスキングステップを使用して、構造にフォトレジスト３０を形成し、これをＨＶ及び論理エリア４／６から除去し、ＭＣエリア２から選択的に除去して、ＨＶ及び論理エリア４／６内のハードマスク層２８を露出させ、ＭＣエリア２内のハードマスク層２８の部分のみを露出させる。一連のエッチングを使用して、ハードマスク層２８、導電層２６、及び絶縁層２４の露出した部分を除去し、ＭＣエリア２内のハードマスク層２８、導電層２６、及び絶縁層２４の離間したスタック構造Ｓ１及びＳ２の対は残し、ＨＶ及び論理エリア４／６からはこれらの層を完全に除去する。結果として得られた構造を図５Ａ、図５Ｂ、及び図５Ｃに示す。
【0024】
フォトレジスト３０の除去後、酸化物堆積又は熱酸化及びエッチングを使用して、ＭＣエリア２内のスタックＳ１及びＳ２の側面に沿って酸化物スペーサ３２を形成する。窒化物の堆積及びエッチングを使用して、酸化物スペーサ３２の側面に沿って窒化物スペーサ３４を形成する。酸化物及び窒化物のエッチングは、組み合わされ得る。導電層１４の材料に応じて、ポリシリコンエッチング又はシリコンエッチングなどのエッチングを実行して、導電層１４の露出した部分を除去し、その結果、離間した各スタック構造Ｓ１／Ｓ２は、ＭＣエリア２内の導電層１４の残りからの導電性材料１４ａのブロックを含み、導電層１４は、ＨＶエリア／論理エリア４／６から完全に除去される。図６Ａ、図６Ｂ、及び図６Ｃに示すように、酸化物スペーサ３６を、酸化物堆積及び酸化物異方性エッチングによって、導電性材料１４ａのブロックの露出した端部に沿ってスタック構造Ｓ１／Ｓ２の側面に形成する。
【0025】
フォトリソグラフィマスキングステップを使用して、ＭＣ及び論理エリア２／６をフォトレジストで覆うが、露出したＨＶエリア４を残す。酸化物エッチングを使用して、ＨＶエリア４から酸化物層１２を除去する。フォトレジスト除去後、次いで、絶縁層３８を、熱成長及び／又は堆積によって、ＨＶエリア４内の基板上面１０ａ、並びにＭＣエリア２内の構造の上及び論理エリア６内の絶縁層３８の上部に形成する。絶縁層３８は、酸化物及び／又は酸窒化物であり得、ＨＶデバイスのゲート酸化物として機能する。しかしながら、酸化物層１２の除去及び絶縁層３８との置き換えは任意であり、代わりに酸化物層１２をＨＶデバイスのゲート酸化物の一部又は全体として使用してもよいことに留意されたい。フォトレジストの除去後、フォトレジスト４０を構造に形成し、ＭＣエリア２内のスタックＳ１とＳ２との間のエリア（本明細書ではスタック間エリアと称される）からのみ除去する。埋め込みプロセスを実行して、スタックＳ１とスタックＳ２との間の基板内に（第１の）ソース領域４２を形成する。次いで、酸化物エッチングを使用して、スタック間エリア内の絶縁層３８、酸化物スペーサ３６、及び酸化物層１２を除去する。結果として得られた構造を図７Ａ、図７Ｂ、及び図７Ｃに示す。
【0026】
フォトレジスト４０の除去後、構造にトンネル酸化物４４を形成する。トンネル酸化物４４は、堆積及び／又は熱成長によって形成された酸化物及び／又は酸窒化物であり得る。ソース領域４２におけるより高いドーパントレベルの触媒効果のために、トンネル酸化物４４は、ソース領域４２により厚い部分４４ａを有することができる。フォトリソグラフィマスキングステップを使用して、ＨＶ及び論理エリア４／６、並びにＭＣエリア２内のスタック間エリアをフォトレジストで覆う。スタック構造Ｓ１及びＳ２のスタック間エリア以外のエリア（本明細書ではスタック外エリアと称される）は露出したままである。埋め込みは、この時点で、スタック外エリア内の基板１０の部分（すなわち、後に形成される選択ゲートの下にあるそれらの基板部分）について実行され得る。酸化物エッチングを使用して、スタック外エリア内の酸化物層１２の露出した部分を除去する。フォトレジストの除去後、構造に絶縁層４６を形成する。絶縁層４６は、堆積及び／又は熱成長によって形成された酸化物及び／もしくは酸窒化物又は任意の他の適切な誘電体材料であり得る。絶縁層４６の形成は、トンネル酸化物４４及び絶縁層３８を厚くするか、又はその一部となる。結果として得られた構造を図８Ａ、図８Ｂ、及び図８Ｃに示す。
【0027】
ポリシリコン層などの導電層４８（すなわち、第３の導電層）を構造に形成する。導電層４８は、その場ドープ又は非ドープとすることができ、また代わりにアモルファスシリコンであってもよい。導電層４８に非ドープのポリシリコン又はアモルファスシリコンが使用される場合、ドーピング及びアニールを実行する。化学機械研磨（ＣＭＰ）を行って、構造の上面を平坦化する。図９Ａ、図９Ｂ及び図９Ｃに示すように、更なるエッチバックプロセスを使用して、導電層４８の上面をスタックＳ１及びＳ２の頂部の下方に陥凹させる。
【0028】
この段階で、大部分のメモリセル形成が完了する。保護絶縁層５４をこの構造の上方に形成する。保護絶縁層５４は、酸化物、窒化物、ＳｉＣＮ、又はそれらの組み合わせであることができる。フォトリソグラフィマスキングステップを使用して、ＭＣ及びＨＶエリア２／４をフォトレジストで覆い、一方、論理エリア６を露出したままにする。図１０Ａ、図１０Ｂ及び図１０Ｃ（フォトレジスト除去後）に示すように、１つ以上のエッチングを使用して、論理エリア６内の保護層５４、導電層４８、絶縁層３８及び酸化物層１２を除去する。保護層５４は、この一連のエッチングからＭＣ及びＨＶエリア２／４を保護する。
【0029】
埋め込みをこの時点で実行して、論理エリア６内の基板１０にドープされたＰ及びＮウェルを形成することができる。誘電体層５６は、論理エリア６内の露出した基板上面１０ａに形成される（これは、論理デバイスのゲート誘電体として機能することができる）。誘電体層５６は、酸化ケイ素、酸窒化ケイ素、高Ｋ誘電体層、又はそれらの複合体であり得る。高Ｋ絶縁材料は、二酸化ケイ素の誘電率より大きい誘電率Ｋを有する絶縁材料である。高Ｋ絶縁材料の例としては、ＨｆＯ2、ＺｒＯ2、ＴｉＯ2、Ｔａ2Ｏ5、及びそれらの組み合わせが挙げられる。次いで、ポリシリコン層などのダミー導電層５８を構造の上方に形成する。次いで、窒化物などの絶縁層５９（本明細書では論理絶縁層５９とも称する）及びハードマスク層６０をダミー導電層５８に形成する。フォトリソグラフィマスキングステップを使用して、論理エリア６の選択部分をフォトレジストで覆い、ＭＣ及びＨＶエリア２／４全体、並びに論理エリア６の一部の絶縁層５９及びハードマスク層６０は露出したままにする。次いで、エッチングを使用して、ＭＣエリア、ＨＶエリア、及び論理エリア２／４／６内の絶縁層５９及びハードマスク層６０の露出したエリアを除去する。フォトレジストの除去後、エッチングを使用して、ダミー導電層５８及び誘電体層５６の露出した部分（すなわち、論理エリア６内のハードマスク層６０の残りの部分によって保護されていない全ての部分）を除去し、誘電体層５６に配設されたダミー導電性材料５８のブロックを含む論理エリア６内の論理スタック構造ＬＳ１及びＬＳ２を残す。誘電体スペーサ６２（例えば、窒化物）を、堆積及びエッチングによって論理スタック構造ＬＳ１／ＬＳ２の側面に形成する。この時点で、論理エリア６内の基板１０に埋め込みを実行することができる。結果として得られた構造を図１１Ａ、図１１Ｂ、及び図１１Ｃに示す。
【0030】
フォトリソグラフィマスキングステップを使用して、論理エリア６、ＨＶエリア４の一部、及びＭＣエリア２の一部をフォトレジスト６４で覆う（すなわち、スタック間エリア、スタック構造Ｓ１及びＳ２、並びにスタック構造Ｓ１及びＳ２に直接隣接するスタック外エリアのこれらの部分を覆う）。図１２Ａ、図１２Ｂ、及び図１２Ｃに示すように、エッチングを使用して、保護層５４及び導電層４８の露出した部分を除去する。フォトレジスト６４を除去した後、追加の選択的な埋め込み及びエッチングを、基板１０の異なる露出部分において（すなわち、追加のフォトリソグラフィマスクステップ及び埋め込みによって）実行することができる。例えば、フォトレジストによって論理エリア６を覆い、ＭＣ及びＨＶエリア２／４は露出したままにしてもよく、絶縁層３８及び４６によってのみ覆われた基板１０の部分に埋め込みが施される。フォトリソグラフィマスキングステップを使用して、論理エリア６を覆い、ＭＣ及びＨＶエリア２／４は露出したままにする。次に、エッチングを使用して、絶縁層３８及び４６の露出した部分を薄くし（また保護絶縁層５４も薄くし）、これにより、その後のプロセスで、ＨＶエリア４内へのより良好な埋め込み貫通を提供することができる。結果得られた構造を、図１３Ａ、図１３Ｂ、及び図１３Ｃ（フォトレジスト除去後）に示す。
【0031】
半非共形（semi-nonconformal）層７０をその構造に形成する。この層は、下地トポグラフィの適合性のいく分かを保有するが、垂直表面及び水平表面が接合する場所と比較して、下地トポグラフィの頂部でより薄い。このような様々な厚さを達成するために、流動性材料を使用して層７０を形成することが好ましい。半非共形層７０のための非限定的な材料の一例は、ＢＡＲＣ材料（底部反射防止コーティング）であり、これは、フォトリソグラフィ中のレジスト界面における反射率を低減するために一般的に使用される。ＢＡＲＣ材料は流動性かつ湿潤性であり、酸化物に対するそれらの高い選択性のために最小限のプロセス損傷で容易にエッチング及び除去される。半非共形層７０に使用することができる他の材料には、フォトレジスト又はスピンオンガラス（ＳＯＧ）が含まれる。エッチング（例えば、異方性）を使用して、半非共形層７０の上部をスタック構造Ｓ１／Ｓ２及び導電層４８の残りの部分の保護絶縁層５４、並びに論理スタック構造ＬＳ１／ＬＳ２のハードマスク層６０から除去し、それらを露出させる一方で、絶縁層３８及び４６は半非共形層７０で覆われたままにする（すなわち、半非共形層７０のこの部分は、次のエッチングステップ用のハードマスクとして機能する）。エッチングを使用して、論理スタック構造ＬＳ１／ＬＳ２のハードマスク層６０を除去する。結果として得られた構造を図１４Ａ、図１４Ｂ、及び図１４Ｃに示す。
【0032】
半非共形層７０の除去後、酸化物及び窒化物の堆積、続いてスペーサエッチングを使用して、ＭＣエリア２内のスタック構造Ｓ１／Ｓ２の側面、論理エリア６内のスタック構造ＬＳ１／ＬＳ２の側面、及びＨＶエリア４内の構造の側面に酸化物スペーサ６６及び窒化物スペーサ（図示せず）を形成する。埋め込みを実行して、ＭＣエリア２内の酸化物スペーサ６６に隣接して基板内に（第１の）ドレイン領域７４を、ＨＶエリア４内の酸化物スペーサ６６に隣接して（第２の）ソース領域及び（第２の）ドレイン領域７６／７８を、並びに論理エリア６内の酸化物スペーサ６６に隣接して（第３の）ソース領域及び（第３の）ドレイン領域８０／８２を形成する。任意の所与の領域の埋め込みは、埋め込まれるべきではない他の領域の埋め込みを阻止するためにフォトレジストを形成することによって実行することができる。例えば、同じドーピングタイプの、ＭＣエリア２のドレイン領域７４、ＨＶエリア４のソース／ドレイン領域７６／７８、及び論理エリア６のソース／ドレイン領域８０／８２は、逆のソース／ドレインドーピングタイプのエリアにフォトレジストを形成し、次いでＭＣ、ＨＶ、及び論理エリア２／４／６に単一の埋め込みを実行することによって、同時に形成することができる。この時点で、堆積、マスキングステップ、及びエッチングにより、次のステップで任意のシリサイド化を阻止するために、ブロッキング層８４を形成することができる。ブロッキング層８４によって保護されていないＭＣ及びＨＶエリア２／４の保護絶縁層５４の残りの部分も、上記エッチング中に除去され、導電層４８をその後のシリサイド化に露出させる。次いで、金属堆積及びアニールを実行して、導電層４８、ソース領域７６／８０、及びドレイン領域７４／７８／８２の露出した部分の上面にシリサイド８６を形成する。ブロッキング層８４は、そのような形成が望ましくない任意の部分のシリサイド形成を防止する。任意選択的に、ブロッキング層８４を、ソース／ドレインエリア７４／７６／７８／８０／８２及び／又は導電層４８の選択部分に維持して、これらの選択領域内でのシリサイド形成を阻止してもよい。次に、窒化物エッチングなどのエッチングを用いて、論理エリア６内の酸化物スペーサ６６及び絶縁層５９の窒化物スペーサを除去し（ダミー導電層５８のブロックを露出させ）、ＭＣエリア２内のハードマスク層２８を除去する。結果として得られた構造を図１５Ａ、図１５Ｂ、及び図１５Ｃに示す。
【0033】
層８８（例えば、窒化物）を構造の上方に形成する。次いで、層間誘電体（ＩＬＤ）絶縁材料９０の厚い層を層８８に形成する。ＣＭＰを実行して、ＩＬＤ絶縁材料９０を平坦化及び陥凹させ、論理エリア６内のダミー導電層５８を露出させる。フォトリソグラフィマスキングステップを使用して、ＭＣ及びＨＶエリア２／４をフォトレジストで覆い、論理エリア６を露出したままにする。次に、ポリシリコンエッチングなどのエッチングを使用して、論理エリア６内のダミー導電層５８のブロックを除去する。Ａｌ、Ｔｉ、ＴｉＡｌＮ、ＴａＳｉＮ、ＴａＮ、ＴｉＮ、もしくは他の適切な金属材料であるがこれらに限定されない、又はそれらの複合体などの層を、構造の上方に形成する。次いで、ＣＭＰを実行して、金属ゲート材料層を除去し、論理エリア６内の誘電体層５６に配設された金属材料９４のブロックを残す。最終構造を図１６Ａ、図１６Ｂ、及び図１６Ｃに示す。
【0034】
図１７は、ＭＣエリア２内の最終メモリセル構造を示し、これは、各々が２つのドレイン領域７４から離間したソース領域４２を共有し、それらの間に延在するシリコン１０内のチャネル領域９６を有する、メモリセルの対を含む。各メモリセルは、チャネル領域９６の第１の部分の導電率を制御するためにチャネル領域９６の第１の部分の上方に配設され、チャネル領域９６の第１の部分から絶縁された浮遊ゲート１４ａ（すなわち、導電層１４からの残りの導電性材料のブロック）と、チャネル領域９６の第２の部分の導電率を制御するためにチャネル領域９６の第２の部分の上方に配設され、チャネル領域９６の第２の部分から絶縁された選択ゲート４８ａ（すなわち、ワード線ゲートとも称することができ、導電層４８からの残りのブロック導電性材料である）と、浮遊ゲート１４ａの上方に配設され、浮遊ゲート１４ａから絶縁された制御ゲート２６ａ（すなわち、導電層２６からの残りの導電性材料のブロック）と、ソース領域４２（メモリセルの対によって共有される）の上方に配設され、ソース領域４２から絶縁された消去ゲート４８ｂ（すなわち、導電層４８からの残りの導電性材料のブロック）と、を含む。メモリセルの対は、列方向（ＢＬ方向）に延在し、隣り合う列の間にＳＴＩ酸化物２２を挟んでメモリセルの列が形成される。制御ゲートの行は、メモリセルの行全体にわたって制御ゲート２６ａを相互に接続する、連続制御ゲート線として形成される。選択ゲート４８ａの行は、メモリセルの行全体にわたって選択ゲート４８ａを相互に接続する、連続選択ゲート線として（ワードゲート線としても知られる）形成される。消去ゲート４８ｂの行は、メモリセルの対の行全体にわたって消去ゲート４８ｂを相互に接続する、連続消去ゲート線として形成される。
【0035】
最終ＨＶデバイスを図１８に示す。各ＨＶデバイスは、離間したソース及びドレイン領域７６及び７８を含み、シリコン基板１０のチャネル領域９８がそれらの間に延在する。ＨＶゲート４８ｃ（すなわち、導電層４８からの残りの導電性材料のブロック）は、チャネル領域９８の導電率を制御するために、チャネル領域９８の上方に配設され、チャネル領域９８から絶縁される。
【0036】
最終論理デバイスを図１９に示す。各論理デバイスは、離間したソース及びドレイン領域８０及び８２を含み、シリコン基板１０のチャネル領域１００がそれらの間に延在する。金属ゲート９４のブロックは、チャネル領域１００の導電率を制御するために、チャネル領域１００の上方に配設され、（誘電体層５６によって）チャネル領域１００から絶縁された金属ゲート９４である。
【0037】
同じ基板にメモリセル、ＨＶデバイス、及び論理デバイスを形成する上記方法には、多くの利点がある。メモリセル及びＨＶデバイスの形成は、論理エリア６内に金属ゲート９４が形成される前に完了するので、論理エリア６内の金属ゲート９４は、メモリセル及びＨＶデバイスの形成によって悪影響を受けない。ＭＣ及びＨＶエリア２／４内のゲートを形成するためのプロセスステップは、論理エリア６内のゲートの形成のためのプロセスステップとは別個で独立している（及びそれに対してカスタマイズされ得る）。ＭＣ及びＨＶエリア２／４は、メモリセル及びＨＶデバイスの形成の大部分が完了した後、かつ論理エリア６内の処理の前（すなわち、限定されないが、メモリセル及びＨＶデバイスの形成からの残りの論理エリア６内の層の除去の前、かつダミーポリシリコンの除去を含む論理デバイスの形成に使用された層の堆積及び除去の前）に保護絶縁層５４によって覆われる。基板１０の上面１０ａは、ＭＣ／ＨＶエリア２／４での高さがより高い構造を収容するために（すなわち、論理エリア６での高さがより低い論理デバイスの頂部が、ＭＣ／ＨＶエリア２／４での高さがより高いメモリセル及びＨＶデバイスの頂部よりもわずかに高くなり、かつ、３つのエリア全てにまたがるＣＭＰを処理に使用できるように－例えば、選択ゲート４８ａ及びＨＶゲート４８ｃの頂部が、ＩＬＤ９０のＣＭＰ中にダミー導電層５８と実質的に同じ高さとなるように）、論理エリア６に対してＭＣ及びＨＶエリア２／４で陥凹している。層８８は、金属ゲート９４を形成する際に使用されるＣＭＰからシリサイド化された導電層４８を保護し、導電層２６は、このＣＭＰの停止層として役立つ。シリサイド８６は、ドレイン領域７４、及びソース／ドレイン領域７６／７８、ソース／ドレイン領域８０／８２、選択ゲート４８ａ、消去ゲート４８ｂ、及びＨＶゲート４８ｃの導電率を高める。半非共形層７０は、ハードマスク層６０が論理エリア６から除去されている間、ＭＣ及びＨＶエリア２のソース／ドレイン領域内の酸化物及びシリコンを保護する。メモリセル選択ゲート４８ａ、メモリセル消去ゲート４８ｂ、及びＨＶゲート４８ｃは、単一の導電性材料堆積を使用して形成することができる（すなわち、単一のポリシリコン堆積によって形成された単一のポリシリコン層を使用して、３つのタイプ全てのゲートを形成することができる）。更に、同じポリシリコンエッチングを使用して、各選択ゲート４８ａのエッジの一方及び各ＨＶゲート４８ｃの両方のエッジを画定することができる。（ゲート酸化物として使用される）様々な層４６、１２、３８及び５６の厚さは互いに独立しており、各々がその各々のゲート動作に対して最適化されている。例えば、選択ゲート４８ａの下の絶縁層４６は、浮遊ゲート１４ａの下の酸化物層１２より薄いことが好ましい。
【0038】
窒化物層２０を薄くするための窒化物エッチング（図２Ａ～図２Ｃ及び関連する説明を参照されたい）は、ＭＣ及びＨＶエリア２／４が論理エリア６に対して陥凹した基板上面１０ａを有する（かつ窒化物層２０の下の酸化物層１２／１８及び導電層１４が３つのエリア全てに形成される）場合であっても、窒化物層２０の上面がＭＣ、ＨＶ及び論理エリア２／４／６内で実質的に同じ高さになるようにして、３つのエリア全てにわたって後続の処理をより良好かつより均一にする。スタック構造Ｓ１及びＳ２の頂部の導電層４８を平坦化するために使用されるＣＭＰと、それに続く、スタック構造Ｓ１及びＳ２の頂部の下の導電層４８を陥凹させるためのエッチング（図９Ａ～図９Ｃ及び関連する説明を参照）は、ＭＣ及びＨＶエリア２／４における導電層４８の高さの信頼できる制御を提供し（例えば、ＡＰＣ（自動プロセス制御）を使用して、エッチングプロセス前に導電層４８の厚さを測定し、次いでエッチングのエッチング速度に基づいてエッチング時間を導出し）、従って追加のマスキングステップを回避する。最後に、ＭＣ及びＨＶエリア２／４内の保護絶縁層５４、及び論理エリア６内のハードマスク層６０を、半共形層７０の形成後にエッチングすることによって、シリサイド８６を形成する前の余分なマスキングステップの必要性を省く。
【0039】
図２０Ａ～図２５Ａ、図２０Ｂ～図２５Ｂ、及び図２０Ｃ～図２５Ｃは、図１Ａ～図１Ｃに示す構造から始まる代替実施形態を開示している。酸化物堆積又は熱酸化により、上面１０ａに酸化物層１０１が形成される。酸化物層１０１に窒化物層１０２が形成される。次に、フォトリソグラフィマスキングステップを実行して、ＭＣ及びＨＶエリア２／４をフォトレジスト１０４で覆うが、論理エリア６は露出したままにする。次に、図２０Ａ、図２０Ｂ及び図２０Ｃに示すように、窒化物エッチングを使用して、論理エリア６内の窒化物層１０２を薄くし（すなわち、厚さを減少させ）、窒化物層１０２の上面を３つのエリア全て、すなわちＭＣ、ＨＶ及び論理エリア２／４／６内で実質的に同じ高さにする。
【0040】
フォトレジスト１０４の除去後、フォトリソグラフィマスキングステップを使用して、各エリアの部分をフォトレジストで選択的に覆う。窒化物、酸化物及びシリコンのエッチングを使用して、窒化物層１０２、酸化物層１０１を貫通してシリコン基板１０内に達するトレンチを形成する。フォトレジスト除去後に、図２１Ａ、図２１Ｂ、及び図２１Ｃに示すように、酸化物堆積及び窒化物層１０２で停止する化学機械研磨（ＣＭＰ）によって、トレンチをＳＴＩ酸化物１０６で充填する。ＳＴＩ酸化物１０６は、酸化物堆積前の熱酸化によって形成されたライナー酸化物を含むことができる。
【0041】
次に、フォトリソグラフィマスキングステップを実行して、論理エリアをフォトレジストで覆うが、ＭＣ及びＨＶエリア２／４は露出したままにする。次に、１回以上のエッチングを用いて、ＭＣ及びＨＶエリア２／４から窒化物層１０２及び酸化物層１０１を除去する。フォトレジスト除去後、例えば熱酸化によって、ＭＣ及びＨＶエリア２／４内の基板表面１０ａに酸化物層１０８を形成する。次いで、例えば堆積によって、ポリシリコン層などの導電層１１０を構造に形成する。導電層１１０は、代わりに、その場ドープ又は非ドープのいずれかのアモルファスシリコンであってもよい。層１１０に非ドープのポリシリコン又はアモルファスシリコンが使用される場合、埋め込み及びアニールを実行する。化学機械研磨及びエッチバックを使用して、ＭＣ及びＨＶエリア２／４内の導電層１１０を平坦化及び陥凹させ、論理エリア６から導電層１１０を除去する。次いで、酸化物エッチングを使用して、ＳＴＩ酸化物１０６を陥凹させてもよい。結果として得られた構造を図２２Ａ、図２２Ｂ、及び図２２Ｃに示す。
【0042】
次に、絶縁層２４、導電層２６、ハードマスク層２８、スタック構造Ｓ１及びＳ２、酸化物スペーサ３２、酸化物スペーサ３６、絶縁層３８、ソース領域４２、トンネル酸化物４４、並びに絶縁層４６の形成を、図４Ａ～図８Ａ、図４Ｂ～図８Ｂ、及び図４Ｃ～図８Ｃに関して上述したステップを使用して実行する。結果として得られた構造を図２３Ａ、図２３Ｂ、及び図２３Ｃに示す。次に、上述のような導電層４８の形成（すなわち、堆積、ＣＭＰ及びエッチバック）を実行し、その結果、図２４Ａ～図２４Ｃに示すように、論理エリア６内に窒化物層１０２が存在するため、ＣＭＰによって論理エリア６から導電層４８が完全に除去される。次に、図２５Ａ～図２５Ｃに示すように、保護絶縁層５４を上述のようにＭＣ及びＨＶエリア２／４内の導電層４８に形成し、次いで、エッチングを行って、論理エリア６から絶縁層３８、酸化物層１０１及び窒化物層１０２を除去し、論理エリア６内のＳＴＩ酸化物１０６を陥凹させる。図１１Ａ～図１１Ｃから図１６Ａ～図１６Ｃに関して上述した処理ステップを実行して、構造体を完成させる。この代替実施形態の利点は、より単純でより効率的なエッチングを使用して、ＳＴＩ酸化物１０６で充填されたトレンチを形成することができることである（なぜなら、トレンチは、基板１０に達する前に４つの層を貫通する（図３Ａ～図３Ｃ参照）のではなく、基板１０に達する前に２つの層のみを貫通して（図２１Ａ～図２１Ｃ参照）形成されるからである）。
【0043】
本発明は、上で説明され、本明細書において図示した実施形態に限定されるものではなく、添付の請求の範囲にあるあらゆる全ての変形例も包含することが理解されよう。例えば、本明細書における本発明への言及は、特許請求の範囲又は特許請求項の用語の限定を意図するものではなく、代わりに特許請求の範囲の１つ以上によって網羅され得る１つ以上の特徴に言及するにすぎない。上で説明した材料、プロセス、及び数値の実施例は、単に例示的なものであり、特許請求の範囲を限定するものとみなされるべきではない。更に、特許請求の範囲及び明細書から明らかであるように、全ての方法のステップは、例示又は特許請求した正確な順序で実施される必要はなく、むしろ特許請求の範囲に別段の定めがない限り、任意の順序で本発明のメモリセルエリア及び論理エリアの適切な形成が可能である。最後に、単一層の材料をそのような又は同様の材料の複数層として形成することができ、逆もまた同様である。
【0044】
本明細書で使用される場合、「の上方に（over）」及び「に（ｏｎ）」という用語は両方とも、「に直接」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「に間接的に」（中間材料、要素、又は間隙がそれらの間に配設されている）を包括的に含むことに留意されるべきである。同様に、「隣接する」という用語は、「直接隣接する」（中間材料、要素、又は空間がそれらの間に何ら配設されない）、及び「間接的に隣接する」（中間材料、要素、又は空間がそれらの間に配設される）を含む。例えば、要素を「基板の上方に」形成することは、その要素を基板に直接、中間材料／要素をそれらの間に何ら伴わずに、形成すること、並びにその要素を基板に間接的に、１つ以上の中間材料／要素をそれらの間に伴って、形成することを含み得る。
【図1A】
【図1B】
【図1C】
【図2A】
【図2B】
【図2C】
【図3A】
【図3B】
【図3C】
【図4A】
【図4B】
【図4C】
【図5A】
【図5B】
【図5C】
【図6A】
【図6B】
【図6C】
【図7A】
【図7B】
【図7C】
【図8A】
【図8B】
【図8C】
【図9A】
【図9B】
【図9C】
【図10A】
【図10B】
【図10C】
【図11A】
【図11B】
【図11C】
【図12A】
【図12B】
【図12C】
【図13A】
【図13B】
【図13C】
【図14A】
【図14B】
【図14C】
【図15A】
【図15B】
【図15C】
【図16A】
【図16B】
【図16C】
【図17】
【図18】
【図19】
【図20A】
【図20B】
【図20C】
【図21A】
【図21B】
【図21C】
【図22A】
【図22B】
【図22C】
【図23A】
【図23B】
【図23C】
【図24A】
【図24B】
【図24C】
【図25A】
【図25B】
【図25C】
【手続補正書】
【提出日】2023-10-23
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
半導体デバイスを形成する方法であって、第１のエリア、第２のエリア、及び第３のエリアを含む、半導体材料の基板を提供するステップと、
前記第３のエリア内の前記基板の上面に対して、前記第１のエリア内の前記基板の上面及び前記第２のエリア内の前記基板の上面を陥凹させるステップと、
前記第１、第２、及び第３のエリア内の前記上面の上方に配設され、前記第１、第２、及び第３のエリア内の前記上面から絶縁された第１の導電層を形成するステップと、
前記第１、第２、及び第３のエリア内の前記第１の導電層に絶縁層を形成するステップと、
前記第１及び第２のエリア内の前記絶縁層を薄くすることなく、前記第３のエリア内の前記絶縁層を薄くするステップと、
前記第１、第２及び第３のエリア内の前記絶縁層及び前記第１の導電層を貫通して前記基板内に達するトレンチを形成するステップと、
前記トレンチを絶縁材料で充填するステップと、
前記トレンチを前記充填するステップの後に、前記第１、第２及び第３のエリアから前記絶縁層を除去するステップと、
前記第１、第２及び第３のエリア内の前記第１の導電層の上方に配設され、前記第１、第２及び第３のエリア内の前記第１の導電層から絶縁された第２の導電層を形成するステップと、
前記第１のエリア内の前記第１及び第２の導電層の一部を選択的に除去し、前記第２及び第３のエリアから前記第１及び第２の導電層を完全に除去するために、１回以上のエッチングを実行するステップであって、前記１回以上のエッチングは、前記第１のエリア内にスタック構造の複数の対をもたらし、前記スタック構造の各々は、前記第１の導電層の浮遊ゲートの上方に配設され、前記第１の導電層の浮遊ゲートから絶縁された前記第２の導電層の制御ゲートを含む、１回以上のエッチングを実行するステップと、
前記スタック構造の複数の対のうちの１対の間に各々配設された第１のソース領域を前記基板内に形成するステップと、
前記第１、第２、及び第３のエリア内の前記基板の前記上面の上方に配設され、前記第１、第２、及び第３のエリア内の前記基板の前記上面から絶縁された第３の導電層を形成するステップと、
前記第１及び第２のエリア内の前記第３の導電層の上方に保護絶縁層を形成するステップと、
前記保護絶縁層を前記形成するステップの後に、前記第３のエリアから前記第３の導電層を除去するステップと、
前記第３のエリアからの前記第３の導電層を前記除去するステップの後に、前記第３のエリア内の前記上面の上方に配設され、前記第３のエリア内の前記上面から絶縁されたダミー導電性材料のブロックを形成するステップと、
前記第３のエリア内の前記ダミー導電性材料のブロックを前記形成するステップの後に、各々が前記スタック構造のうちの１つに隣接して配設された前記第３の導電層の複数の選択ゲートを形成し、各々が前記第２のエリア内の前記基板の前記上面の上方に配設され、前記第２のエリア内の前記基板の前記上面から絶縁された前記第３の導電層の複数のＨＶゲートを形成するために、前記保護絶縁層の部分並びに前記第１及び第２のエリア内の前記第３の導電層の部分をエッチングするステップと、
各々が前記選択ゲートのうちの１つに隣接する第１のドレイン領域を前記基板内に形成するステップと、
各々が前記ＨＶゲートのうちの１つに隣接する第２のソース領域を前記基板内に形成するステップと、
各々が前記ＨＶゲートのうちの１つに隣接する第２のドレイン領域を前記基板内に形成するステップと、
各々が前記ダミー導電性材料のブロックのうちの１つに隣接する第３のソース領域を前記基板内に形成するステップと、
各々が前記ダミー導電性材料のブロックのうちの１つに隣接する第３のドレイン領域を前記基板内に形成するステップと、
前記ダミー導電性材料のブロックの各々を金属材料のブロックと置き換えるステップと、
を含む、方法。
【請求項2】
前記金属材料のブロックの各々は、高Ｋ絶縁材料の層によって前記第３のエリア内の前記基板の前記上面から絶縁される、請求項１に記載の方法。
【請求項3】
前記置き換えるステップの前に、前記ダミー導電性材料のブロックの各々が、高Ｋ絶縁材料の層によって前記第３のエリア内の前記基板の前記上面から絶縁され、前記置き換えるステップは、前記高Ｋ絶縁材料の層の前記金属材料のブロックの各々を形成するステップを更に含む、請求項１に記載の方法。
【請求項4】
前記スタック構造の対の各々について、前記第３の導電層の消去ゲートが、前記スタック構造の対の間に配設され、前記ソース領域のうちの１つの上方に配設され、前記ソース領域のうちの１つから絶縁される、請求項１に記載の方法。
【請求項5】
前記第１、第２、及び第３の導電層の各々は、ポリシリコン又はアモルファスシリコンで形成される、請求項１に記載の方法。
【請求項6】
前記第１、第２、及び第３のドレイン領域、並びに前記第２及び第３のソース領域にシリサイドを形成するステップを更に含む、請求項１に記載の方法。
【請求項7】
前記置き換えるステップの前に、前記選択ゲート、前記消去ゲート、及び前記ＨＶゲートにシリサイドを形成するステップを更に含む、請求項４に記載の方法。
【請求項8】
前記スタック構造の各々について、前記制御ゲートは、ＯＮＯ絶縁層によって前記浮遊ゲートから絶縁される、請求項１に記載の方法。
【請求項9】
前記ダミー導電性材料のブロックを形成するステップは、ダミー導電性材料のブロックに論理絶縁層を形成し、前記論理絶縁層にハードマスク層を形成するステップを含むことを特徴とする、請求項４に記載の方法。
【請求項10】
前記置き換えるステップの前に、前記第１、第２、及び第３のエリア内に流動性材料の層を形成するステップと、
前記ハードマスク層を露出させるために、前記流動性材料の層の一部を除去するステップと、
前記ハードマスク層を除去するステップと
前記流動性材料の層を除去するステップと、を更に含む、請求項９に記載の方法。
【請求項11】
前記選択ゲート、前記消去ゲート、及び前記ＨＶゲートにシリサイドを形成するステップであって、前記論理絶縁層が前記ダミー導電性材料のブロックへのシリサイドの形成を防止する、形成するステップを更に含む、請求項１０に記載の方法。
【請求項12】
半導体デバイスを形成する方法であって、第１のエリア、第２のエリア、及び第３のエリアを含む、半導体材料の基板を提供するステップと、
前記第３のエリア内の前記基板の上面に対して、前記第１のエリア内の前記基板の上面及び前記第２のエリア内の前記基板の上面を陥凹させるステップと、
前記基板の上方に絶縁層を形成するステップと、
前記第１及び第２のエリア内の前記絶縁層を薄くすることなく、前記第３のエリア内の前記絶縁層を薄くするステップと、
前記第１、第２及び第３のエリア内の前記絶縁層を貫通して前記基板内に達するトレンチを形成するステップと、
前記トレンチを絶縁材料で充填するステップと、
前記トレンチを前記充填するステップの後に、前記第１及び第２のエリアから前記絶縁層を除去するステップと、
前記第１及び第２内の前記上面の上方に配設され、前記第１及び第２内の前記上面から絶縁された第１の導電層を形成するステップと、
前記第１及び第２のエリア内の前記第１の導電層の上方に配設され、前記第１及び第２のエリア内の前記第１の導電層から絶縁された第２の導電層を形成するステップと、
前記第１のエリア内の前記第１及び第２の導電層の一部を選択的に除去し、前記第２のエリアから前記第１及び第２の導電層を完全に除去するために、１回以上のエッチングを実行するステップであって、前記１回以上のエッチングは、前記第１のエリア内にスタック構造の複数の対をもたらし、前記スタック構造の各々は、前記第１の導電層の浮遊ゲートの上方に配設され、前記第１の導電層の浮遊ゲートから絶縁された前記第２の導電層の制御ゲートを含む、１回以上のエッチングを実行するステップと、
前記スタック構造の複数の対のうちの１対の間に各々配設された第１のソース領域を前記基板内に形成するステップと、
前記第１及び第２のエリア内の前記基板の前記上面の上方に配設され、前記第１及び第２のエリア内の前記基板の前記上面から絶縁された第３の導電層を形成するステップと、
前記第１及び第２のエリア内の前記第３の導電層の上方に保護絶縁層を形成するステップと、
前記保護絶縁層を前記形成するステップの後に、前記第３のエリアから前記保護絶縁層を除去するステップと、
前記第３のエリアからの前記保護絶縁層を前記除去するステップの後に、前記第３のエリア内の前記上面の上方に配設され、前記第３のエリア内の前記上面から絶縁されたダミー導電性材料のブロックを形成するステップと、
前記第３のエリア内の前記ダミー導電性材料のブロックの前記形成するステップの後に、各々が前記スタック構造のうちの１つに隣接して配設された前記第３の導電層の複数の選択ゲートを形成し、各々が前記第２のエリア内の前記上面の上方に配設され、前記第２のエリア内の前記上面から絶縁された前記第３の導電層の複数のＨＶゲートを形成するために、前記保護絶縁層の部分並びに前記第１及び第２のエリア内の前記第３の導電層の部分をエッチングするステップと、
各々が前記選択ゲートのうちの１つに隣接する第１のドレイン領域を前記基板内に形成するステップと、
各々が前記ＨＶゲートのうちの１つに隣接する第２のソース領域を前記基板内に形成するステップと、
各々が前記ＨＶゲートのうちの１つに隣接する第２のドレイン領域を前記基板内に形成するステップと、
各々が前記ダミー導電性材料のブロックのうちの１つに隣接する第３のソース領域を前記基板内に形成するステップと、
各々が前記ダミー導電性材料のブロックのうちの１つに隣接する第３のドレイン領域を前記基板内に形成するステップと、
前記ダミー導電性材料のブロックの各々を金属材料のブロックと置き換えるステップと、
を含む、方法。
【請求項13】
前記金属材料のブロックの各々は、高Ｋ絶縁材料の層によって前記第３のエリア内の前記上面から絶縁される、請求項１２に記載の方法。
【請求項14】
前記スタック構造の対の各々について、前記第３の導電層の消去ゲートが、前記スタック構造の対の間に配設され、前記ソース領域のうちの１つの上方に配設され、前記ソース領域のうちの１つから絶縁される、請求項１２に記載の方法。
【請求項15】
前記第１、第２、及び第３のドレイン領域、前記第２及び第３のソース領域、前記選択ゲート、前記消去ゲート、並びに前記ＨＶゲートにシリサイドを形成するステップを更に含む、請求項１４に記載の方法。
【請求項16】
前記スタック構造の各々について、前記制御ゲートは、ＯＮＯ絶縁層によって前記浮遊ゲートから絶縁される、請求項１２に記載の方法。【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【0021】
フォトレジスト２１の除去後、フォトリソグラフィマスキングステップを使用して、各エリアの部分をフォトレジストで選択的に覆う。窒化物、酸化物、ポリシリコン、及び／又はシリコンのエッチングを使用して、窒化物層２０、酸化物層１８、導電層１４、酸化物層１２を貫通してシリコン基板１０内に達するトレンチを形成する。次いで、図３Ａ及び図３Ｂに示すように、酸化物堆積及び窒化物層２０で停止する化学機械研磨（ＣＭＰ）によって、トレンチを酸化物２２で充填する。酸化物２２で充填されたトレンチは、ＭＣエリア２内の活性領域に平行に延在するが、図３Ａは活性領域のうちの１つの断面図であるため、酸化物２２で充填されたトレンチは図３Ａには示されていない。酸化物２２は、ＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ、シャロートレンチアイソレーション）酸化物２２とも呼ばれ得る絶縁材料である。ＳＴＩ酸化物２２は、酸化物堆積前の熱酸化によって形成されたライナー酸化物を含むことができる。
【国際調査報告】