特表 2024-509432 クロックデータリカバリ回路及びクロックデータリカバリ方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-03-01

(54)【発明の名称】クロックデータリカバリ回路及びクロックデータリカバリ方法

(51)【国際特許分類】

   H03L 7/08 20060101AFI20240222BHJP

   H03L 7/06 20060101ALI20240222BHJP

   H03L 7/081 20060101ALI20240222BHJP

   H04L 7/033 20060101ALI20240222BHJP

【ＦＩ】

H03L7/08 107

H03L7/06 230

H03L7/081 140

H04L7/033 100

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2023553438

(86)(22)【出願日】2021-11-15

(85)【翻訳文提出日】2023-09-01

(86)【国際出願番号】 CN2021130752

(87)【国際公開番号】W WO2022183774

(87)【国際公開日】2022-09-09

(31)【優先権主張番号】202110224295.0

(32)【優先日】2021-03-01

(33)【優先権主張国・地域又は機関】CN

(81)【指定国・地域】

(71)【出願人】

【識別番号】516010548

【氏名又は名称】セインチップス テクノロジー カンパニーリミテッド

(71)【出願人】

【識別番号】519154623

【氏名又は名称】南方科技大学

【氏名又は名称原語表記】ＳＯＵＴＨ ＵＮＩＶＥＲＳＩＴＹ ＯＦ ＳＣＩＥＮＣＥ ＡＮＤ ＴＥＣＨＮＯＬＯＧＹ ＯＦ ＣＨＩＮＡ

【住所又は居所原語表記】Ｎｏ．１０８８，Ｘｕｅｙｕａｎ Ｂｌｖｄ．，Ｘｉｌｉ，Ｎａｎｓｈａｎ Ｄｉｓｔｒｉｃｔ Ｓｈｅｎｚｈｅｎ，Ｇｕａｎｇｄｏｎｇ ５１８０５５，Ｃｈｉｎａ

(74)【代理人】

【識別番号】100112656

【弁理士】

【氏名又は名称】宮田 英毅

(74)【代理人】

【識別番号】100089118

【弁理士】

【氏名又は名称】酒井 宏明

(72)【発明者】

【氏名】潘權

(72)【発明者】

【氏名】肖文博

(72)【発明者】

【氏名】黄奇偉

(72)【発明者】

【氏名】楊君怡

(72)【発明者】

【氏名】丁学偉

(72)【発明者】

【氏名】▲ハオ▼穎麗

【テーマコード（参考）】

5J106

5K047

【Ｆターム（参考）】

5J106AA04

5J106BB02

5J106CC01

5J106CC21

5J106CC31

5J106CC59

5J106DD24

5J106GG14

5J106HH02

5J106KK12

5J106KK39

5K047AA15

5K047GG10

5K047MM46

5K047MM63

(57)【要約】

クロックデータリカバリ回路及びクロックデータリカバリ方法であって、クロックデータリカバリ回路は、クロック信号の位相に基づき入力データを遅延させて位相を揃えるように構成された時間遅延ループ（１００）と、前記時間遅延ループ（１００）に接続され、遅延させた入力データに基づきクロック信号の周波数を調整してクロック信号の周波数と入力データの周波数とを一致させるように構成された周波数ロックループ（２００）と、前記時間遅延ループ（１００）及び前記周波数ロックループ（２００）にそれぞれ接続され、クロック信号に基づき入力データをデシリアライズするように構成されたデシリアライザ（３００）とを備える。

【特許請求の範囲】

【請求項1】

クロック信号の位相に基づき入力データを遅延させて位相を揃えるように構成された時間遅延ループと、
前記時間遅延ループに接続され、遅延させた入力データに基づきクロック信号の周波数を調整してクロック信号の周波数と入力データの周波数とを一致させるように構成された周波数ロックループと、
前記時間遅延ループ及び前記周波数ロックループにそれぞれ接続され、クロック信号に基づき入力データをデシリアライズするように構成されたデシリアライザとを備える
クロックデータリカバリ回路。

【請求項2】

前記時間遅延ループは、順に接続された数値制御遅延ユニット、位相比較器、第１の周波数逓倍器及び第１のアキュムレータを備え、
前記第１のアキュムレータの出力端は、前記数値制御遅延ユニットに接続され、
前記位相比較器は、クロック信号と入力データとの位相を比較するように構成され、
前記数値制御遅延ユニットは、位相の比較結果に基づき入力データを遅延させるように構成され、
前記数値制御遅延ユニットの出力端は、前記デシリアライザにも接続されて、遅延させた入力データを出力する
請求項１に記載のクロックデータリカバリ回路。

【請求項3】

前記周波数ロックループは、順に接続された周波数弁別器、第２の周波数逓倍器、第２のアキュムレータ及び数値制御発振器を備え、
前記数値制御発振器は、それぞれ前記位相比較器、前記周波数弁別器及び前記デシリアライザにクロック信号を出力し、
前記数値制御遅延ユニットの出力端は、前記周波数弁別器にも接続されて、遅延させた入力データを出力する
請求項２に記載のクロックデータリカバリ回路。

【請求項4】

その出力端が前記数値制御発振器に接続されてゼロ位相パルスを出力するパルスジェネレータをさらに備え、
前記数値制御発振器は、受信したゼロ位相パルスに基づき、出力するクロック信号の位相をゼロにする
請求項３に記載のクロックデータリカバリ回路。

【請求項5】

前記パルスジェネレータには、入力データを受信するように構成された入力端が設けられて、入力データの立ち上がりエッジに基づきゼロ位相パルスが生成される
請求項４に記載のクロックデータリカバリ回路。

【請求項6】

前記パルスジェネレータは、前記位相比較器に接続されて、前記位相比較器によるクロック信号と入力データとの位相の比較をトリガする
請求項４に記載のクロックデータリカバリ回路。

【請求項7】

前記パルスジェネレータは、前記周波数弁別器に接続されて、前記周波数弁別器によるクロック信号及び遅延させた入力データに対する周波数判定をトリガする
請求項４に記載のクロックデータリカバリ回路。

【請求項8】

時間遅延ループと、前記時間遅延ループに接続された周波数ロックループと、前記時間遅延ループ及び前記周波数ロックループにそれぞれ接続されたデシリアライザとを備えるクロックデータリカバリ回路に適用されるクロックデータリカバリ方法であって、
前記時間遅延ループによって、クロック信号の位相に基づき入力データを遅延させて位相を揃えるステップと、
前記周波数ロックループによって、遅延させた入力データに基づきクロック信号の周波数を調整して、クロック信号の周波数と入力データの周波数とを一致させるステップと、
前記デシリアライザによって、クロック信号に基づき入力データをデシリアライズするステップとを含む
クロックデータリカバリ方法。

【請求項9】

前記時間遅延ループは、順に接続された数値制御遅延ユニット、位相比較器、第１の周波数逓倍器及び第１のアキュムレータを備え、前記第１のアキュムレータの出力端は、前記数値制御遅延ユニットに接続され、前記数値制御遅延ユニットの出力端は、前記デシリアライザに接続されており、
前記時間遅延ループによって、クロック信号の位相に基づき入力データを遅延させて位相を揃えるステップは、
前記位相比較器によって、クロック信号と入力データとの位相を比較するステップと、
前記数値制御遅延ユニットによって、位相の比較結果に基づき入力データを遅延させて位相を揃えるステップとを含む
請求項８に記載のクロックデータリカバリ方法。

【請求項10】

前記周波数ロックループは、順に接続された周波数弁別器、第２の周波数逓倍器、第２のアキュムレータ及び数値制御発振器を備え、前記数値制御発振器は、それぞれ前記位相比較器、前記周波数弁別器及び前記デシリアライザに接続され、前記数値制御遅延ユニットの出力端は、周波数弁別器にも接続されており、
前記周波数ロックループによって、遅延させた入力データに基づきクロック信号の周波数を調整して、クロック信号の周波数と入力データの周波数とを一致させるステップは、
前記数値制御遅延ユニットによって、遅延させた入力データを前記周波数弁別器に出力するステップと、
前記周波数弁別器によって、クロック信号と遅延させた入力データとの周波数判定を行うステップと、
前記数値制御発振器によって、周波数判定の位相差に基づきクロック信号の周波数を調整するステップとを含む
請求項９に記載のクロックデータリカバリ方法。

【発明の詳細な説明】

【技術分野】

【0001】

本願は、出願番号を２０２１１０２２４２９５．０、出願日を２０２１年３月１日とする中国特許出願に基づくものであって、その優先権を主張し、そのすべての内容を参照により援用する。

【0002】

本願は、通信分野に関し、特に、クロックデータリカバリ回路及びクロックデータリカバリ方法に関する。

【背景技術】

【0003】

一部の技術的解決手段のクロックデータリカバリ回路における位相ロックループでは、位相比較器、チャージポンプ、ループフィルタ及び電圧制御発振器の間の負帰還によって周波数の位相をロックしている。小信号モデル解析において、電圧制御発振器の小信号方程式Ｋ_ＶＣＯ／ｓは積分部であり、位相をロックする過程で常に位相を加算し、フィルタの容量は１／ｓＣであり、充放電の過程で電荷が加算されるため、閉ループシミュレーションに２つの極があることが分かる。２つの極が存在するシステムでは、システムの位相余裕、ゲイン余裕等の安定性に関連する要素を考慮して回路を設計しなければならないため、一部の技術的解決手段における位相ロックループでは、高次安定フィルタを用いて補償することによりシステムの安定性を確保しなければならない。また、一部の技術的解決手段におけるクロックデータリカバリ回路では、周波数ロックループをさらに含むことで周波数をロックするが、周波数ロックループは位相ロックループと協働して動作させなければならず、クロックデータリカバリ回路の回路構造が複雑になっている。

【発明の概要】

【発明が解決しようとする課題】

【0004】

本願の実施例は、クロックデータリカバリ回路及びクロックデータリカバリ方法を提供する。

【課題を解決するための手段】

【0005】

第１の態様において、本願の実施例は、クロック信号の位相に基づき入力データを遅延させて位相を揃えるように構成された時間遅延ループと、前記時間遅延ループに接続され、遅延させた入力データに基づきクロック信号の周波数を調整してクロック信号の周波数と入力データの周波数とを一致させるように構成された周波数ロックループと、前記時間遅延ループ及び前記周波数ロックループにそれぞれ接続され、クロック信号に基づき入力データをデシリアライズするように構成されたデシリアライザとを備えるクロックデータリカバリ回路を提供する。

【0006】

第２の態様において、本願の実施例は、時間遅延ループと、前記時間遅延ループに接続された周波数ロックループと、前記時間遅延ループ及び前記周波数ロックループにそれぞれ接続されたデシリアライザとを備えるクロックデータリカバリ回路に適用されるクロックデータリカバリ方法であって、前記時間遅延ループによって、クロック信号の位相に基づき入力データを遅延させて位相を揃えるステップと、前記周波数ロックループによって、遅延させた入力データに基づきクロック信号の周波数を調整して、クロック信号の周波数と入力データの周波数とを一致させるステップと、前記デシリアライザによって、クロック信号に基づき入力データをデシリアライズするステップとを含むクロックデータリカバリ方法を提供する。

【発明の効果】

【0007】

本願の他の特徴及び利点は明細書で後述し、その一部は明細書から自明となるか、又は本願を実施することにより理解される。本願の目的及び他の利点は、明細書、特許請求の範囲及び図面に特に示す構造によって実現し得ることができる。

【図面の簡単な説明】

【0008】

【図1】本願の一実施例が提供するクロックデータリカバリ回路の構成図である。

【図2】本願の実施例が提供するクロックデータリカバリ回路の数値制御遅延ユニットの回路構成図である。

【図3】本願の実施例が提供する１／４倍周波数逓倍器の回路構成図である。

【図4】本願の実施例が提供する１／４倍周波数逓倍器の回路動作のタイミングチャートである。

【図5】本願の実施例が提供するゼロ位相化及び周波数判定のタイミングチャートである。

【図6】本願の実施例が提供するクロックデータリカバリ方法のフローチャートである。

【図7】本願の別の実施例が提供するクロックデータリカバリ方法のフローチャートである。

【図8】本願さらに別の実施例が提供するクロックデータリカバリ方法のフローチャートである。

【発明を実施するための形態】

【0009】

図面は、本願の技術的解決手段のさらなる理解を提供するためのものであり、明細書の一部をなし、本願の実施例とともに本願の技術的解決手段を説明するために用いられるものであって、本願の技術的解決手段を制限するものではない。

【0010】

以下、図面及び実施例を参照しつつ本願についてさらに説明する。

【0011】

この部分では、本願の具体的な実施例について詳細に説明し、本願の一部の実施例を図示するものとし、図面の役割は、図形を用いて明細書の文字による説明を補って、本願の各技術特徴及び技術的解決手段全体を直感的にイメージによって理解できるようにすることであるが、本願の保護範囲を制限するものと理解してはならない。

【0012】

本願の説明において、第１の、第２のという記載がある場合、技術特徴を区別することのみを目的とし、相対的な重要性を示す若しくは暗示するか、又はそれが指す技術特徴の数量を非明示的に示すか、又はそれが示す技術特徴の前後関係を非明示的に示すものと理解してはならない。

【0013】

本願の説明において、特に明記しない限り、設置する、取り付ける、接続する等の用語は、広義に理解されるべきであって、当業者であれば、技術的解決手段の具体的な内容を組み合わせて上述の用語の本願における具体的な意味を合理的に判断することができる。

【0014】

本願の実施例は、回路構造を簡略化することのできるクロックデータリカバリ回路及びクロックデータリカバリ方法を提供する。

【0015】

以下、図面を参照して本願の実施例をさらに説明する。

【0016】

図１を参照すると、図１は、本願の一実施例が提供するクロックデータリカバリ回路の構成図である。

【0017】

図１に示すように、本願の第１の態様の実施例は、クロック信号の位相に基づき入力データを遅延させて位相を揃えるように構成された時間遅延ループ１００と、時間遅延ループ１００に接続され、遅延させた入力データに基づきクロック信号の周波数を調整してクロック信号の周波数と入力データの周波数とを一致させるように構成された周波数ロックループ２００と、時間遅延ループ１００及び周波数ロックループ２００にそれぞれ接続され、クロック信号に基づき入力データをデシリアライズするように構成されたデシリアライザ３００とを備えるクロックデータリカバリ回路を提供する。

【0018】

本実施例のクロックデータリカバリ回路では、まずクロック信号の位相と入力データの位相とを比較し入力データを遅延させて入力データとクロック信号との位相と揃えることにより、位相積分要素を導入することを避ける。位相を揃えた後、クロック信号の位相と遅延させた入力データの位相とは一致し、遅延させた入力データとクロック信号との周波数とがマッチしない場合、一定時間が経過すると一定の位相差が生じ、遅延させた入力データとクロック信号との周波数とがマッチしないために生じた位相差に基づきクロック信号の周波数を周波数ロックループ２００によって調整して、周波数をロックする目的を達する。入力データの周波数及び位相、並びにクロック信号の周波数及び位相がロックされた後、クロック信号がデシリアライザ３００を通過して入力データがデシリアライズされる。本実施例が提供する技術的解決手段によって、回路システム全体に位相積分要素を導入することを回避することができ、一極だけの絶対安定的なシステムが得られ、回路構造が簡略化される。

【0019】

図１を参照すると、一実施例において、時間遅延ループ１００は、順に接続された数値制御遅延ユニット１１０、位相比較器１２０、第１の周波数逓倍器１３０及び第１のアキュムレータ１４０を備え、第１のアキュムレータ１４０の出力端は、数値制御遅延ユニット１１０に接続され、位相比較器１２０は、クロック信号と入力データとの位相を比較するように構成され、数値制御遅延ユニット１１０は、位相の比較結果に基づき入力データを遅延させるように構成され、数値制御遅延ユニット１１０の出力端は、デシリアライザ３００にも接続されて、遅延させた入力データを出力する。

【0020】

本実施例において、数値制御遅延ユニット１１０の入力端から時間遅延ループ１００に入力データを伝送し、時間遅延ループ１００は、位相比較器１２０によってクロック信号と遅延された入力データとの位相を比較して、数値制御遅延ユニット１１０の時間遅延と注入同期制御ロジックの遅延とを相殺する。

【0021】

図１を参照すると、一実施例において、周波数ロックループ２００は、順に接続された周波数弁別器２１０、第２の周波数逓倍器２２０、第２のアキュムレータ２３０及び数値制御発振器２４０を備え、数値制御発振器２４０は、それぞれ位相比較器１２０、周波数弁別器２１０及びデシリアライザ３００にクロック信号を出力し、数値制御遅延ユニット１１０の出力端は、周波数弁別器２１０にも接続されて、遅延させた入力データを出力する。

【0022】

本実施例において、周波数ロックループ２００は、時間遅延ループ１００がロックされた後に正常に動作を開始し、位相がロックされると、注入同期されたクロック信号と遅延された入力データとの位相が一致し、一定時間が経過すると、クロック信号の周波数と入力データの周波数とがマッチしないために一定の位相差が生じるが、この部分の位相差は、周波数弁別器２１０によって判定することができ、第２の周波数逓倍器２２０を通過した後に第２のアキュムレータ２３０に入力され、さらには数値制御発振器２４０の出力周波数が制御されて、周波数をロックする目的が達成される。位相及び周波数がいずれもロックされた後、クロック信号がデシリアライザを通過してデータがデシリアライズされ、ハーフレートデータが出力される。

【0023】

図１を参照すると、一実施例において、クロックデータリカバリ回路は、その出力端が数値制御発振器２４０に接続されてゼロ位相パルスを出力するパルスジェネレータ４００をさらに備え、数値制御発振器２４０は、受信したゼロ位相パルスに基づき、出力するクロック信号の位相をゼロにする。

【0024】

本実施例において、位相をゼロにすることにより位相をロックし、一定の制御ロジックによってパルス信号を生成し数値制御発振器２４０から出力されるクロック信号の位相をゼロにしているが、この制御方法によって、数値制御発振器２４０に位相積分要素を導入することを避けることができ、一極だけの絶対安定的なシステムが得られ、回路構造を簡略化する絶対安定的なシステムが提供される。

【0025】

図１を参照すると、一実施例において、パルスジェネレータ４００には、入力データを受信するように構成された入力端が設けられて、入力データの立ち上がりエッジに基づきゼロ位相パルスが生成される。

【0026】

本実施例において、パルスジェネレータ４００は、入力データを受信した後、入力データの立ち上がりエッジに基づきゼロ位相パルスを生成して、数値制御発振器２４０から出力されるクロック信号の位相をゼロにする。一定時間ごとに、例えば、数十周期ごとに、パルスジェネレータ４００によってゼロ位相パルスが１回生成されることが理解される。

【0027】

図１を参照すると、一実施例において、パルスジェネレータ４００は、位相比較器１２０に接続されて、位相比較器１２０によるクロック信号と入力データとの位相の比較をトリガする。

【0028】

本実施例において、パルスジェネレータ４００は、数値制御発振器２４０に加えて位相比較器１２０にも接続され、数値制御発振器２４０にゼロ位相パルスを出力した後に、さらに位相比較器１２０にトリガ信号を出力して、位相比較器１２０によるクロック信号と入力データとの位相の比較をトリガし、入力データは、第１の周波数逓倍器１３０及び第１のアキュムレータ１４０を通過した後、数値制御遅延ユニット１１０によってクロック信号と入力データとの位相差に基づき遅延させられ、入力データとクロック信号との位相が揃う。

【0029】

図１を参照すると、一実施例において、パルスジェネレータ４００は、周波数弁別器２１０に接続されて、周波数弁別器２１０によるクロック信号及び遅延させた入力データに対する周波数判定をトリガする。

【0030】

本実施例において、周波数ロックループ２００は、時間遅延ループ１００がロックされた後に動作を開始するため、パルスジェネレータ４００が周波数弁別器２１０に接続されて周波数弁別器２１０にトリガ信号が出力され、周波数弁別器２１０によって、位相がロックされた後にクロック信号と遅延させた入力データとの周波数判定が行われる。周波数弁別器２１０は、位相がロックされる前にクロック信号及び入力データの周波数判定を行ってもよく、つまり、クロック信号と遅延されていない入力データとの周波数判定を行ってもよいが、クロック信号が注入同期されていないため、周波数の判定結果が不正確なものとなることが理解される。

【0031】

上述のクロックデータリカバリ回路において、位相をゼロにして位相を揃え、一定の制御ロジックによってパルス信号を生成し数値制御発振器から出力されるクロックの位相をゼロにし、位相をゼロにした後の一定時間内に周波数判定を行うことによって、位相積分要素が１つ減り、一極だけの絶対安定的なシステムが得られ、回路構造を簡略化する絶対安定的なシステムが提供される。

【0032】

以下、上述の実施例のクロックデータリカバリ回路を基に、クロックデータリカバリ方法の各実施例を示す。

【0033】

図６を参照すると、本願の実施例は、時間遅延ループ１００と、時間遅延ループ１００に接続された周波数ロックループ２００と、時間遅延ループ１００及び周波数ロックループ２００にそれぞれ接続されたデシリアライザ３００とを備える図１に示すクロックデータリカバリ回路に適用されるクロックデータリカバリ方法であって、以下のステップを有することを特徴とするクロックデータリカバリ方法をさらに提供する。

【0034】

ステップＳ６１０：時間遅延ループ１００によって、クロック信号の位相に基づき入力データを遅延させて位相を揃える。

【0035】

ステップＳ６２０：周波数ロックループ２００によって、遅延させた入力データに基づきクロック信号の周波数を調整して、クロック信号の周波数と入力データの周波数とを一致させる。

【0036】

ステップＳ６３０：デシリアライザ３００によって、クロック信号に基づき入力データをデシリアライズする。

【0037】

本実施例が提供するクロックデータリカバリ方法では、まず時間遅延ループ１００によってクロック信号の位相と入力データの位相とを比較し入力データを遅延させて入力データとクロック信号との位相を揃えることにより、位相積分要素を導入することを避ける。位相を揃えた後、クロック信号の位相と遅延させた入力データの位相とは一致し、遅延させた入力データとクロック信号との周波数とがマッチしない場合、一定時間が経過すると一定の位相差が生じ、周波数ロックループ２００によって、遅延させた入力データとクロック信号との周波数とがマッチしないために生じた位相差に基づきクロック信号の周波数を調整して、周波数をロックする目的を達する。入力データの周波数及び位相、並びにクロック信号の周波数及び位相がロックされた後、クロック信号がデシリアライザ３００を通過して入力データがデシリアライズされる。本実施例が提供する技術的解決手段によって、回路システム全体に位相積分要素を導入することを回避することができ、一極だけの絶対安定的なシステムが得られ、回路構造が簡略化される。

【0038】

図１を参照すると、一実施例において、時間遅延ループ１００は、順に接続された数値制御遅延ユニット１１０、位相比較器１２０、第１の周波数逓倍器１３０及び第１のアキュムレータ１４０を備え、第１のアキュムレータ１４０の出力端は、数値制御遅延ユニット１１０に接続され、数値制御遅延ユニット１１０の出力端は、デシリアライザ３００に接続されている。

【0039】

図７を参照すると、時間遅延ループ１００によって、クロック信号の位相に基づき入力データを遅延させて位相を揃えるステップＳ６１０は、以下のステップを含む。

【0040】

ステップＳ７１０：位相比較器１２０によって、クロック信号と入力データとの位相を比較する。

【0041】

ステップＳ７２０：数値制御遅延ユニット１１０によって、位相の比較結果に基づき入力データを遅延させて位相を揃える。

【0042】

本実施例において、数値制御遅延ユニット１１０の入力端から時間遅延ループ１００に入力データを伝送し、時間遅延ループ１００は、位相比較器１２０によってクロック信号と遅延された入力データとの位相を比較し、数値制御遅延ユニット１１０は、位相の比較結果に基づき入力データを遅延させて位相を揃え、数値制御遅延ユニット１１０の時間遅延と注入同期制御ロジックの遅延とを相殺する。

【0043】

図１を参照すると、一実施例において、周波数ロックループ２００は、順に接続された周波数弁別器２１０、第２の周波数逓倍器２２０、第２のアキュムレータ２３０及び数値制御発振器２４０を備え、数値制御発振器２４０は、それぞれ位相比較器１２０、周波数弁別器２１０及びデシリアライザ３００に接続され、数値制御遅延ユニット１１０の出力端は、周波数弁別器２１０にも接続されている。

【0044】

図８を参照すると、周波数ロックループ２００によって、遅延させた入力データに基づきクロック信号の周波数を調整して、クロック信号の周波数と入力データの周波数とを一致させるステップＳ６２０は、以下のステップを含む。

【0045】

ステップＳ８１０：数値制御遅延ユニット１１０によって、遅延させた入力データを周波数弁別器２１０に出力する。

【0046】

ステップＳ８２０：周波数弁別器２１０によって、クロック信号と遅延させた入力データとの周波数判定を行う。

【0047】

ステップＳ８３０：数値制御発振器２４０によって、周波数判定の位相差に基づきクロック信号の周波数を調整する。

【0048】

本実施例において、周波数ロックループ２００は、時間遅延ループ１００がロックされた後に正常に動作を開始するため、数値制御遅延ユニット１１０から遅延させた入力データが周波数弁別器２１０に出力され、位相がロックされると、注入同期されたクロック信号と遅延された入力データとの位相が一致し、一定時間が経過すると、クロック信号の周波数と入力データの周波数とがマッチしないために一定の位相差が生じるが、この部分の位相差は、周波数弁別器２１０によって判定することができ、第２の周波数逓倍器２２０を通過した後に第２のアキュムレータ２３０に入力され、さらには数値制御発振器２４０の出力周波数が制御されて、周波数をロックする目的が達成される。位相及び周波数がいずれもロックされた後、クロック信号がデシリアライザを通過してデータがデシリアライズされ、ハーフレートデータが出力される。

【0049】

次に、図１から図５を参照して、本願の実施形態についてさらに説明する。

【0050】

本願の具体的な実施例が提供するクロックデータリカバリ回路を図１に示す。クロックデータリカバリ回路は、１つの時間遅延ループ１００、１つの周波数ロックループ２００、１つのデシリアライザ３００及びパルスジェネレータ４００を備え、時間遅延ループ１００は、順に接続された数値制御遅延ユニット１１０、位相比較器１２０、第１の周波数逓倍器１３０及び第１のアキュムレータ１４０を備え、第１のアキュムレータ１４０の出力端は、数値制御遅延ユニット１１０に接続され、周波数ロックループ２００は、順に接続された周波数弁別器２１０、第２の周波数逓倍器２２０、第２のアキュムレータ２３０及び数値制御発振器２４０を備え、数値制御発振器２４０は、それぞれ位相比較器１２０、周波数弁別器２１０及びデシリアライザ３００にクロック信号を出力し、数値制御遅延ユニット１１０の出力端は、周波数弁別器２１０及びデシリアライザ３００にも接続され、パルスジェネレータ４００の出力端は、数値制御発振器２４０に接続されてゼロ位相パルスを出力する。

【0051】

システムがロックされた後、数値制御遅延ユニット１１０を通過したデータがデシリアライズされて出力される。時間遅延ループ１００は、位相比較器１２０によってクロック信号Ｐ_０と遅延された入力データＤ_ＤＬＹとの位相を比較して、数値制御遅延ユニット１１０の時間遅延と注入同期制御ロジックの遅延とを相殺する。周波数ロックループ２００は、時間遅延ループ１００の位相がロックされた後に正常に動作を開始し、位相がロックされると、注入同期されたクロック信号Ｐ_０と入力データＤ_ＤＬＹとの位相とが一致し、一定時間が経過すると、クロック信号Ｐ_０の周波数と入力データＤ_ＤＬＹの周波数とがマッチしないために一定の位相差が生じるが、この部分の位相差は、周波数弁別器２１０によって判定することができ、１／１６倍周波数逓倍器を通過した後にデジタルアキュムレータ２３０に入力され、さらには数値制御発振器２４０の出力周波数が制御されて、周波数をロックする目的が達成される。周波数及び位相がいずれもロックされた後、クロック信号がデシリアライザを通過してデータがデシリアライズされ、ハーフレートデータが出力される。位相をゼロにすることにより位相をロックし、一定の制御ロジックによってパルス信号を生成し数値制御発振器２４０から出力されるクロック信号の位相をゼロにしているが、この制御方法によって、数値制御発振器に位相積分要素を導入することが避けられ、一極だけの絶対安定的なシステムが得られ、回路構造を簡略化する絶対安定的なシステムが提供される。

【0052】

図２は、数値制御遅延ユニット１１０の回路構成図である。数値制御遅延ユニット１１０は、２ビットのバイナリコードを用いて異なる信号を選択して粗調整を行い、３１ビットの温度計コードによって微調整を行う。温度計コードの制御ビットは４つの負荷に均等に分配され、温度計コードが変化するときの負荷容量の大きさの差が最小化され、デューティサイクルへの信号の影響が確実に回避される。

【0053】

図３は、１／４倍周波数逓倍器１３０の回路構成図である。クロックデータリカバリ回路の周波数は通常高いため、周波数弁別器又は位相比較器によって得られるデータ周波数も高く、アキュムレータにそのまま入れて処理することができないため、周波数逓倍器で処理をした後でアキュムレータに入れる必要がある。周波数逓倍器の動作原理は、単一データ及びクロック情報を２つのデータに分割するとともに、クロック周波数を以前の半分にするというものである。

【0054】

図４は、１／４倍周波数逓倍器の回路動作のタイミングチャートである。図５は、本願の実施例のゼロ位相化及び周波数判定のタイミングチャートである。ゼロ位相パルスが生成された後、遅延された入力データＤ_ＤＬＹとクロック信号Ｐ_０との位相が一致し、立ち上がりエッジが揃う。位相が一致し、一定時間経過した後、データレートとクロック周波数が一致しないため、位相差が生じ、この位相差の情報に基づき周波数判定を行ってもよい。図５に示す周波数の判定結果は、クロック信号の周波数が高すぎるというものであるため、出力される判定結果は、数値制御発振器２４０の出力周波数を下げるのに用いられる。

【0055】

本願の実施例は、クロックデータリカバリ回路及びクロックデータリカバリ方法を含み、クロックデータリカバリ回路は、クロック信号の位相に基づき入力データを遅延させて位相を揃えるように構成された時間遅延ループと、前記時間遅延ループに接続され、遅延させた入力データに基づきクロック信号の周波数を調整してクロック信号の周波数と入力データの周波数とを一致させるように構成された周波数ロックループと、前記時間遅延ループ及び前記周波数ロックループにそれぞれ接続され、クロック信号に基づき入力データをデシリアライズするように構成されたデシリアライザとを備えるクロックデータリカバリ回路を含む。本実施例が提供する技術的解決手段では、まずクロック信号の位相と入力データの位相とを比較し入力データを遅延させて入力データとクロック信号との位相を揃えることにより、位相積分要素を導入することを避ける。位相を揃えた後、クロック信号の位相と遅延させた入力データの位相とは一致し、遅延させた入力データとクロック信号との周波数とがマッチしない場合、一定時間が経過すると一定の位相差が生じ、周波数ロックループによって、遅延させた入力データとクロック信号との周波数とがマッチしないために生じた位相差に基づきクロック信号の周波数を調整して、周波数をロックする目的を達する。入力データの周波数及び位相、並びにクロック信号の周波数及び位相がロックされた後、クロック信号がデシリアライザを通過して入力データがデシリアライズされる。本実施例が提供する技術的解決手段によって、回路システム全体に位相積分要素を導入することを回避することができ、一極だけの絶対安定的なシステムが得られ、回路構造が簡略化される。

【0056】

以上、図面を参照して本願の実施例を詳細に説明したが、本願は上述の実施例に限定されず、当業者が有する知識の範囲内において、本願の範囲を逸脱することなく様々な変更を加えることができる。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【国際調査報告】