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特表2024-509556埋め込み読み出しを伴うコンパクトなシリコン量子ビットセル
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-03-04
(54)【発明の名称】埋め込み読み出しを伴うコンパクトなシリコン量子ビットセル
(51)【国際特許分類】
H01L 29/06 20060101AFI20240226BHJP
H01L 21/822 20060101ALI20240226BHJP
H10N 60/10 20230101ALI20240226BHJP
H10N 60/00 20230101ALI20240226BHJP
【ＦＩ】
H01L29/06 601D
H01L27/04 F
H01L27/04 L
H01L29/06 601L
H10N60/10 G ZAA
H10N60/00 Z
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2023553704
(86)(22)【出願日】2022-03-04
(85)【翻訳文提出日】2023-09-22
(86)【国際出願番号】 EP2022055531
(87)【国際公開番号】W WO2022189284
(87)【国際公開日】2022-09-15
(31)【優先権主張番号】21161175.1
(32)【優先日】2021-03-08
(33)【優先権主張国・地域又は機関】EP
(81)【指定国・地域】
(71)【出願人】
【識別番号】521435167
【氏名又は名称】クオンタム モーション テクノロジーズ リミテッド
(74)【代理人】
【識別番号】110001416
【氏名又は名称】弁理士法人信栄事務所
(72)【発明者】
【氏名】ゴンザレス－ザルバ，ミゲル フェルナンド
【テーマコード（参考）】
4M113
5F038
【Ｆターム（参考）】
4M113AB11
4M113AC44
4M113AC45
4M113AC50
4M113CA16
4M113CA17
5F038AC00
5F038AZ02
5F038AZ04
5F038EZ02
(57)【要約】
量子ビットの測定または読み出しを行うためのＬＣ共振器回路を有する量子デバイスが開示されている。前記デバイスは、シリコン層６０１と、前記シリコン層６０１の上に配置され、この半導体層と機能性境界面を形成する誘電体層６０３と、前記誘電体層６０３の上に配置された第１の金属領域６１４と、前記誘電体層６０３の上に配置され、前記第１の金属領域６１４から横方向に分離された第２の金属領域６２４とを包含する。前記第１の金属領域６１４、および前記第２の金属領域６２４は、第１の状態と第２の状態を有する量子ビットを形成する二重量子ドットを、前記第１の金属領域６１４、および前記第２の金属領域６２４の下の前記機能性境界面に誘導することが可能となるように電気的に接続するべく配置される。前記二重量子ドットは、前記ＬＣ共振器回路内のキャパシタＣ１を備え、前記二重量子ドットのキャパシタンスは、前記量子ビットの前記状態に依存する。前記第１の金属領域６１４は、前記ＬＣ共振器回路内のインダクタＬ１を備え、前記ＬＣ共振器回路の共振周波数は、前記量子ビットの前記状態に依存し、それにより、前記量子ビットの前記状態を測定または推定することが可能になる。
【選択図】図６
【選択図】図６
【特許請求の範囲】
【請求項1】
量子ビットの測定または読み出しを行うためのＬＣ共振器回路を有する量子デバイスであって、半導体層と、
前記半導体層の上に配置され、前記半導体層と機能性境界面を形成する誘電体層と、
前記誘電体層の上に配置された第１の金属領域と、
前記誘電体層の上に配置され、前記第１の金属領域から横方向に分離された第２の金属領域と、
を包含し、
前記第１の金属領域および前記第２の金属領域は、第１の状態と第２の状態を有する量子ビットを形成する二重量子ドットを、前記第１の金属領域および前記第２の金属領域の下の前記機能性境界面に誘導することが可能となるように電気的に接続するべく配置され、
前記二重量子ドットは、前記ＬＣ共振器回路内のキャパシタを備え、前記二重量子ドットのキャパシタンスは、前記量子ビットの前記状態に依存し、
前記第１の金属領域は、前記ＬＣ共振器回路内のインダクタを備え、
前記ＬＣ共振器回路の共振周波数は、前記量子ビットの前記状態に依存し、それにより、前記量子ビットの前記状態を測定すること、または推定することが可能になる、
量子デバイス。
【請求項2】
前記第１の金属領域は、超電導体を包含する、請求項１に記載の量子デバイス。
【請求項3】
前記ＬＣ共振器回路の共振周波数に対応する周波数において電力を供給するように構成された電源と、前記第１の金属領域および／または第２の金属領域に接続され、前記ＬＣ共振器回路を通る電力伝達を測定するように構成された、前記量子ビットの前記状態を推定するプローブと、
をさらに包含する、請求項１または２に記載の量子デバイス。
【請求項4】
前記第１の金属領域は、前記ＬＣ共振器回路内の第１のインダクタを備え、前記第２の金属領域は、前記ＬＣ共振器回路内の第２のインダクタを備える、請求項１から３のいずれか一項に記載の量子デバイス。
【請求項5】
前記第１の金属領域を覆うマスキング層をさらに包含する、請求項１から４のいずれか一項に記載の量子デバイス。
【請求項6】
前記半導体層はナノワイヤを包含し、前記第１の金属領域および前記第２の金属領域は、前記第１の金属領域および前記第２の金属領域のそれぞれが、前記ナノワイヤの１つのエッジと部分的に重なり、かつ前記ナノワイヤから離れる方向に伸長するそれぞれの部分を含むように前記ナノワイヤの対向する側に配置される、請求項１から５のいずれか一項に記載の量子デバイス。
【請求項7】
前記誘電体層の上に配置される第３および第４の金属領域をさらに包含し、前記第３および第４の金属領域は、前記第３および第４の金属領域のそれぞれが、前記ナノワイヤの１つのエッジと部分的に重なり、かつ前記ナノワイヤから離れる方向に伸長するそれぞれの部分を含むように前記ナノワイヤの対向する側に配置され、
前記第３および第４の金属領域は、前記ナノワイヤの長手方向の軸に沿って前記第１の金属領域および前記第２の金属領域から横方向に分離され、
前記第１の金属領域および前記第２の金属領域は、第１の二重量子ドットを前記第１の金属領域および前記第２の金属領域の下の前記機能性境界面に誘導することが可能となるように電気的に接続するべく配置され、
前記第３および第４の金属領域は、前記第３および第４の金属領域の下の前記機能性境界面に第２の二重量子ドットを誘導することが可能となるように電気的に接続するべく配置される、
請求項６に記載の量子デバイス。
【請求項8】
前記第３および第４の金属領域のそれぞれのインダクタンスは、前記第１の金属領域および前記第２の金属領域のそれぞれのインダクタンスより大きい、請求項７に記載の量子デバイス。
【請求項9】
前記半導体層は、ナノワイヤを包含し、前記第１の金属領域および前記第２の金属領域は、前記ナノワイヤの前記長手方向の軸に沿って横方向に分離される、請求項１から５のいずれか一項に記載の量子デバイス。
【請求項10】
前記誘電体層は、薄い領域と厚い領域を包含し、前記機能性境界面は、前記半導体層と前記誘電体層の前記薄い領域の間に形成される、請求項１から５のいずれか一項に記載の量子デバイス。
【請求項11】
請求項１乃至１０のいずれかに記載のデバイスを使用して量子ビットの測定または読み出しを行うための方法であって、第１および第２のバイアス電位をそれぞれ、前記第１の金属領域および前記第２の金属領域に印加して二重量子ドットを誘導するステップと、第１の状態および第２の状態を有する量子ビットを、前記第１の金属領域および前記第２の金属領域の下の前記機能性境界面に形成するステップと、
を包含し、前記第１および第２のバイアス電位は、実質的に同一であり、さらに、
選択された周波数を伴う信号を前記第１の金属領域に印加するステップと、
前記第１の金属領域および前記第２の金属領域の間にバイアス差を印加するステップと、
前記第１または第２の金属領域における電力伝達を測定するステップと、
を包含し、前記測定は、前記量子ビットの前記状態を測定または推定するために使用される、方法。
【請求項12】
前記選択された周波数は、前記二重量子ドットの前記キャパシタンスが最大のときの前記回路の前記共振周波数である、請求項１１に記載の方法。
【請求項13】
前記方法は、２０ケルビンより低い温度において行われる、請求項１１または１２に記載の方法。
【請求項14】
請求項１乃至１０のいずれかに記載の量子デバイスを組み立てる方法であって、半導体層の上に誘電体層を配置して機能性境界面を形成するステップと、
前記誘電体層の上に第１の金属領域を配置するステップと、
前記誘電体層の上に前記第１の金属領域から横方向に分離して第２の金属領域を配置するステップと、
を包含し、
前記第１の金属領域および前記第２の金属領域は、第１の状態と第２の状態を有する量子ビットを形成する二重量子ドットを、前記第１の金属領域および前記第２の金属領域の下の前記機能性境界面に誘導することが可能となるように電気的に接続するように構成され、
前記二重量子ドットは、前記ＬＣ共振器回路内のキャパシタを備え、前記二重量子ドットのキャパシタンスは、前記量子ビットの前記状態に依存し、
前記第１の金属領域は、前記ＬＣ共振器回路内のインダクタを備え、
前記ＬＣ共振器回路の共振周波数は、前記量子ビットの前記状態に依存し、それにより、前記量子ビットの前記状態を測定すること、または推定することが可能になる、
方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、ＬＣ共振器回路を含む量子デバイスに関する。このデバイスは、量子ビットの測定または読み出しに適する。
【背景技術】
【0002】
近い将来の中間規模の量子コンピューティング、またはＮＩＳＱ時代における量子ビットプロセッサは、５０乃至１００量子ビットを使用することになる可能性がある。量子ビットは、通常、必要プロセッサ・サイズが最小化するように稠密アレイで配置される。
【0003】
量子ビットプロセッサを使用する量子コンピュテーションは、通常、量子ビットに対する操作シーケンスの実施に続く量子ビットのそれぞれの状態の読み出しを必然的に伴う。読み出しは、ＬＣ共振器に電荷センサを結合することによって、またはＬＣ共振器回路内に量子ビットを埋め込むことによって行うことが可能である。しかしながら、量子ビットの状態を読み出すために必要とされる回路は、量子ビット自体のために必要とされる面積と比較すると非常に大きな面積を占有する。各量子ビットのサイズは、使用される材料の特性に依存するが、通常、それによって占有される面積は、１００×１００ｎｍ２から１×１μｍ２までの間とすることができる。対照的に、ＬＣ共振器によって占有される面積は、通常、少なくとも１００×１００μｍ２であり、量子ビットの占有面積の大きさより数桁も大きい。
【発明の概要】
【発明が解決しようとする課題】
【0004】
ＬＣ共振器回路によって占有される比較的大きな面積は、この技術のスケーラビリティに対する著しい制限を引き起こす。読み出し回路のサイズを縮小することが望ましい。
【課題を解決するための手段】
【0005】
本発明の１つの態様は、量子ビットの測定または読み出しを行うためのＬＣ共振器回路を有する量子デバイスを提供する。前記デバイスは、半導体層と、前記半導体層の上に配置され、この半導体層と機能性境界面を形成する誘電体層と、前記誘電体層の上に配置された第１の金属領域と、前記誘電体層の上に配置され、前記第１の金属領域から横方向に分離された第２の金属領域と、を包含する。前記第１の金属領域および前記第２の金属領域は、第１の状態と第２の状態を有する量子ビットを形成する二重量子ドットを、前記第１の金属領域および前記第２の金属領域の下の前記機能性境界面に誘導することが可能となるように電気的に接続するべく配置される。前記二重量子ドットは、前記ＬＣ共振器回路内のキャパシタを備え、前記二重量子ドットのキャパシタンスは、前記量子ビットの前記状態に依存する。前記第１の金属領域は、前記ＬＣ共振器回路内のインダクタを備える。前記ＬＣ共振器回路の共振周波数は、前記量子ビットの前記状態に依存し、それにより、前記量子ビットの前記状態を測定すること、または推定することが可能になる。
【0006】
前記第１の金属領域および前記第２の金属領域は、二重量子ドットを前記第１の金属領域および前記第２の金属領域の下の前記機能性境界面に誘導することが可能となるように電気的に接続するべく配置される。このことは、前記第１の金属領域および前記第２の金属領域に対してバイアス電位を印加することによって達成され、それが電荷担体を局所的に閉じ込めるべく前記第１の金属領域および前記第２の金属領域の近傍における電位ランドスケープを修正する。前記半導体層と前記誘電体層の間の境界面は、通常、機能性部分と非機能性部分を包含する。前記第１の金属領域および／または第２の金属領域に対してバイアス電位が印加されると、前記機能性部分が、通常、前記非機能性部分に関する電界効果より大きな電界効果を有し、その結果、前記第１の金属領域および／または第２の金属領域の下の前記機能性境界面において１つ以上の電荷担体を閉じ込めることが可能になる。前記電荷担体は、前記バイアス電位の極性に応じて電子または正孔とすることができる。
【0007】
前記第１の金属領域は、第１の量子ドットを前記第１の金属領域の下の前記機能性境界面に誘導することが可能となるように電気的に接続するべく配置される。前記第２の金属領域も同様に、第２の量子ドットを前記第２の金属領域の下の前記機能性境界面に誘導することが可能となるように電気的に接続するべく配置される。前記第１の金属領域および前記第２の金属領域のサイズは、前記第１および第２の量子ドットのサイズに、したがってそれらの帯電エネルギ等の電気的特性に影響を及ぼす。帯電エネルギは、前記量子ドットのサイズに反比例し、より小さい金属領域を使用し、より大きな帯電エネルギを伴う、より小さな量子ドットを誘導することが可能である。
【0008】
任意として、前記第１の金属領域または前記第２の金属領域のいずれかに対してバイアス電位を印加して単一量子ドットを誘導することができる。しかしながら、好ましくは前記第１および第２両方の金属領域に対してバイアス電位を印加し、二重量子ドットを誘導する。二重量子ドットは、前記第１の量子ドットおよび前記第２の量子ドットを包含する。前記第１の金属領域および前記第２の金属領域の間の間隔は、前記第１および第２の量子ドットのトンネル結合が可能となるようになされる。
【0009】
前記二重量子ドットは、第１の状態および第２の状態を有する量子ビットを形成する。たとえば、前記第１の状態は、反平行スピン配向を伴う電子を包含することができ、前記第２の状態は、平行スピン配向を伴う電子を包含することができる。この例においては、前記二重量子ドットのスピン動力学の結果として前記第１の状態のキャパシタンスが前記第２の状態のキャパシタンスより高い。前記電子スピンが平行である場合には、前記第１および第２の量子ドットの間におけるトンネリングが、スピンブロッケードに起因して抑圧されるか、またはゼロになることさえある。
【0010】
前記量子ビットの前記状態は、インダクタおよびキャパシタを包含するＬＣ共振器回路を使用して読み出すことが可能である。ＬＣ共振器回路は、そのほかにＬＣタンク回路、ＬＣ共振器、タンク回路、または共振回路として知られているかもしれない。前記ＬＣ共振器回路は、式：ω０＝１／√ＬＣに従う、インダクタンスＬとキャパシタンスＣに依存する共振周波数ω０を有する。前記共振周波数においては、順方向の電力伝達が最大になる。上に述べられているデバイスにおいては、前記二重量子ドットは前記ＬＣ共振器回路内のキャパシタを備える。キャパシタンスは、したがって共振周波数は、前記量子ビットの前記状態に依存する。したがって、前記量子ビットの前記状態を推定することが可能である。
【0011】
上に述べられている量子デバイスにおいては、前記第１の金属領域が二重に機能する。第一には、前記第１の金属領域が、量子ドットを前記第１の金属領域の下の前記機能性境界面に誘導することが可能となるように電気的に接続するべく配置される。第二には、前記第１の金属領域が、前記ＬＣ共振器回路内のインダクタを備える。したがって、追加のインダクタが必要とされない。好ましくは、前記第１の金属領域のみが前記ＬＣ共振器回路内のインダクタを備える。したがって、前記デバイスは、好都合なことに、前記量子ビットの前記状態を測定または推定するコンパクトな量子ビット読み出しメカニズムを提供する。
【0012】
前記デバイスの前記半導体層は、ガリウムヒ素（ＧａＡｓ）、ヒ化インジウム（ＩｎＡｓ）、シリコンゲルマニウム（ＳｉＧｅ）、炭化シリコン（ＳｉＣ）、炭素、またはシリコン等の任意の適切な半導体とすることができる。グラフェンまたはカーボンナノチューブ等の異なる炭素の同素体を使用してもよい。真性シリコン、同位体的に純粋なシリコンＳｉ２８、またはドープ・シリコン等の形態の異なるシリコンを使用することもできる。前記半導体層は任意に、前記半導体層の下に絶縁層をさらに包含する層基板の部分を形成する。前記基板は、前記絶縁層の下に追加の層を包含することができる。一例においては、前記半導体層がシリコン層であり、埋め込み酸化物の上に配置され、さらにそれがシリコン基板の上に配置される。代わりに、前記半導体層の下に絶縁層が存在しなくてもよく、前記半導体層は、バルク半導体基板の部分を形成することができる。
【0013】
前記半導体層の上に配置され、この半導体層と機能性境界面を形成する前記誘電体層は、二酸化シリコン、酸化アルミニウム、無ドープ・ヒ化アルミニウムガリウム（ＡｌＧａＡｓ）等の任意の適切な電気的絶縁材料、またはケイ酸ハフニウム、ケイ酸ジルコニウム、二酸化ハフニウム、および二酸化ジルコニウム等の高い比誘電率κを伴う材料とすることができる。
【0014】
好ましくは、前記第１の金属領域が、超電導体等の担体移動度の高い電導体を包含する。たとえば、前記第１の金属領域は、窒化チタン（ＴｉＮ）、窒化ニオブ（ＮｂＮ）、または窒化ニオブチタン（ＮｂＴｉＮ）を包含することができる。これらの材料は、通常、高い運動インダクタンスを有する。前記ＬＣ共振器回路内のインダクタを備える前記第１の金属領域のインダクタンスは、前記第１の金属領域の材料特性および幾何形状に依存する。前記第１の金属領域のインダクタンスは、通常、１０から１００ナノヘンリーの間であり、好ましくは４０から６０ナノヘンリーの間である。たとえば、前記第１の金属領域の前記インダクタンスを５０ナノヘンリーとすることができる。前記インダクタンスは、前記第１の金属領域の幾何形状に依存する。好都合なことに、前記第１の金属領域が高い運動インダクタンスを伴う材料を包含するときには、前記インダクタをより小さくすることが可能であり、よりコンパクトなデバイスが結果的にもたらされる。
【0015】
前記第１の金属領域の運動インダクタンスは、その幾何形状に依存する。前記運動インダクタンスは、前記第１の金属領域の厚さおよび長さに反比例し、前記第１の金属領域の伸長部分に比例する。したがって、低減された厚さ、より狭い領域、または増加された伸長部分のうちのいずれも前記第１の金属領域の運動インダクタンスを増加することになる。
【0016】
好ましくは、前記第１の金属領域の厚さを１から１０ナノメートルの間にする。より薄い第１の金属領域は、より高い運動インダクタンスを有し、好都合なことには、結果としてそのことが前記第１の金属領域によって占有される面積をより小さくし、よりコンパクトなデバイスの実現を導く。
【0017】
前記第１の金属領域の部分を形成することができる材料等の超電導材料は、臨界温度を有し、それを下回るとその材料の比電気抵抗がゼロに、すなわちその材料が超電導になる。超電導体は、７０ケルビンより低い、好ましくは２０ケルビンより低い、より好ましくは１０ケルビンより低い臨界温度を有することができる。このことは、より低い臨界温度を伴う超電導体が、通常、より高い運動インダクタンスを有するという利点を有する。しかしながら、超電導体の臨界温度は、限定要因ではない。
【0018】
したがって、前記第１の金属領域は、極低温度において前記量子デバイスの前記ＬＣ共振器回路内のインダクタを備え、前記二重量子ドットは、前記ＬＣ共振器回路内のキャパシタを備える。前記量子ビットの前記状態を測定または推定するために、好ましくは前記デバイスが、電源およびプローブをさらに包含する。前記電源は、通常、前記ＬＣ共振器回路の共振周波数に対応する周波数において電力を供給するように構成される。前記電源は、前記第１の金属領域に接続することができる。前記プローブは、前記第１の金属領域および／または第２の金属領域に接続することができ、通常、前記ＬＣ共振器回路を通る電力伝達を測定するように構成される。前記ＬＣ共振器回路を通る電力伝達の測定は、前記量子ビットの前記状態を推定するために使用することが可能である。
【0019】
測定される電力伝達は、たとえば、順方向の電力伝達Ｓ２１とすることができる。この例においては、前記電源が前記第１の金属領域に接続され、前記プローブが前記第２の金属領域に接続される。Ｓ２１は、前記第１および第２のポートの間における関係の決定に使用されるＳパラメータまたは散乱パラメータである。前記ＬＣ共振器回路の前記共振周波数においては、順方向の電力伝達が高い。前記ＬＣ共振器回路の前記共振周波数は、前記量子ビットの前記状態に依存する。
【0020】
別の例においては、前記測定される電力伝達を反射電力伝達Ｓ１１とすることができる。この例においては、前記電源と前記プローブが前記第１の金属領域に接続される。Ｓ１１は、さらなるＳパラメータであり、前記ＬＣ共振器回路の前記共振周波数に依存する。前記ＬＣ共振器回路の前記共振周波数においては、前記反射電力伝達が低い。
【0021】
さらなる例においては、前記電源が第１の金属領域に接続され、プローブが前記第１の金属領域および前記第２の金属領域に接続される。この例においては、前記順方向の電力伝達Ｓ２１および前記反射電力伝達Ｓ１１の両方を測定することが可能である。
【0022】
前記電源は任意に、前記量子ビットの前記第１の状態に対応する前記ＬＣ共振器回路の前記共振周波数において電力を供給するように構成される。したがって、前記量子ビットが前記第１の状態にあれば、前記順方向の電力伝達Ｓ２１が高くなる。前記量子ビットが前記第２の状態にあれば、前記順方向の電力伝達が低くなる。それに代えて、前記電源を、前記量子ビットの前記第２の状態に対応する前記ＬＣ共振器回路の前記共振周波数において電力を供給するように構成することができる。この例においては、前記量子ビットが前記第２の状態にある場合に前記順方向の電力伝達が高くなり、前記量子ビットが前記第１の状態にある場合に低くなる。
【0023】
前記電源は任意に、前記量子ビットの前記第１の状態に対応する前記ＬＣ共振器回路の前記共振周波数において電力を供給するように構成され、前記量子ビットの前記状態を推定するために前記反射電力伝達Ｓ１１が使用される。前記量子ビットの前記第１の状態にあれば、前記反射電力伝達が低くなる。前記量子ビットの前記第２の状態にあれば、前記反射電力伝達が高くなる。前記反射電力伝達のスペクトルは、前記共振周波数において倒立したピークを含む。別の例においては、前記電源は、前記量子ビットの前記第２の状態に対応する前記ＬＣ共振器回路の前記共振周波数において電力を供給するように構成され、前記反射電力伝達は、前記量子ビットの前記状態を推定するために使用される。前記反射電力伝達は、前記量子ビットが前記第２の状態にある場合に低くなり、前記量子ビットが前記第１の状態にある場合に高くなる。
【0024】
好都合なことに、前記デバイスを使用して、前記電力伝達の測定に基づいて前記量子ビットの前記状態を感度よく推定することが可能である。さらにまた前記デバイスは、従来技術との比較において、有意によりコンパクトな量子ビット読み出しメカニズムを提供する。前記二重量子ドットの量子ビットの支持に適した前記第１の金属領域および前記第２の金属領域を包含する量子ビット・ユニット・セルは、約１００ナノメートル×１０マイクロメートルとすることができる。これは、類似の機能を伴う既存のデバイスのおおよそ１０，０００分の１の大きさである。
【0025】
通常、前記ＬＣ共振器回路は、２つの共振周波数を有し、第１の共振周波数は、前記量子ビットの前記第１の状態に対応し、第２の共振周波数は、前記量子ビットの前記第２の状態に対応する。好ましくは、前記共振周波数のうちの前記電源が電力を供給するように構成される方を、前記第１および第２の共振周波数のうちのより低い周波数とする。より低い周波数を選択する利点は、寄生損失の低減である。
【0026】
前記ＬＣ共振器回路の前記共振周波数は、前記回路内の前記インダクタおよびキャパシタによって決定される。任意に、前記第１の金属領域は前記ＬＣ共振器回路内の第１のインダクタを備え、前記第２の金属領域が前記ＬＣ共振器回路内の第２のインダクタを備える。好ましくは、前記第１の金属領域および前記第２の金属領域のみが前記ＬＣ共振器回路内のインダクタを備える。この配置を使用すると、前記量子ビットの読み出しを行う追加のインダクタが必要なくなり、したがって好都合なことに、前記デバイスをよりコンパクトにすることが可能である。前記第１の金属領域および前記第２の金属領域によって提供される第１および第２のインダクタを含むことは、好都合なことに、前記第１または第２の金属領域のいずれかにおいて読み出しを行うことが可能であるという事実に起因して前記第１の金属領域によって提供される第１のインダクタのみを有することに追加される柔軟性を備える。さらにまた、前記第１の金属領域および前記第２の金属領域の両方が前記ＬＣ共振器回路内のインダクタを備え、かつそれらのインダクタが直列であるときには、前記回路の全体的なインダクタンスを増加することが可能である。このことは、特定のインダクタンスについての前記デバイスの寸法をさらに縮小することが可能であるという利点を有する。
【0027】
前記第２の金属領域が前記ＬＣ共振器回路内の第２のインダクタを備える場合には、好ましくは前記第２の金属領域が、前記第１の金属領域と実質的に同一の特徴を有する。たとえば、前記第２の金属領域は、窒化チタン、窒化ニオブ、または窒化ニオブチタン等の高い運動インダクタンスを伴う担体移動度の高い電導体を好ましく包含する。前記第２の金属領域は、前記第１の金属領域に類似する寸法を好ましく有する。このことは、その種のデバイスの製造がより容易になるという利点を有する。
【0028】
前記第１の金属領域および前記第２の金属領域は、横方向に分離されている。前記横方向の間隔は、電気的な分離をもたらす。任意に、前記半導体層の上に配置され、この半導体層と機能性境界面を形成する前記誘電体層は第１の誘電体層であり、前記デバイスは、さらに第２の誘電体層を包含し、前記第２の誘電体層は、少なくとも前記第１の金属領域および前記第２の金属領域の上に配置される。前記第２の誘電体層は、少なくとも部分的に前記第１の金属領域および前記第２の金属領域のエッジの上に重なることができる。前記第１の金属領域を覆う前記第２の誘電体層の部分は、前記第２の金属領域を覆う前記第２の誘電体層の部分から横方向に分離することができる。それに代えて、前記第１の金属領域および前記第２の金属領域の間におけるギャップが閉じられるように、前記第１の金属領域を覆う前記第２の誘電体層の部分を、前記第２の金属領域を覆う前記第２の誘電体層の部分と接続することができる。前記第２の誘電体層は、たとえば、窒化シリコンＳｉ３Ｎ４、酸化アルミニウムＡｌ２Ｏ３、または二酸化シリコンＳｉＯ２とすることができる。前記第２の誘電体層の使用は、好都合なことに、前記第１の金属領域および前記第２の金属領域の前記電気的な分離を向上させることができ、かつ前記第１の金属領域および前記第２の金属領域をダメージから保護することもできる。
【0029】
任意に、前記デバイスはさらに、前記第１の金属領域を覆うマスキング層を包含する。前記マスキング層は、前記第１の金属領域の上に配置することができる。前記マスキング層は任意に、前記第２の金属領域も覆う。前記マスキング層は、たとえばポリシリコン、アルミニウム、酸化シリコン、窒化シリコン、または酸化アルミニウムを包含することができる。マスキング層を含むことの利点は、前記第１の金属領域および前記第２の金属領域の保護である。前記第１の金属領域と前記第２の金属領域の両方の上に前記マスキング層を配置する場合には、前記マスキング層が、前記デバイスの製造プロセスの間および／または前記デバイスの操作の間に生じ得る機械的および電気的ダメージから前記第１の金属領域および前記第２の金属領域を保護することができる。
【0030】
前記デバイスの製造は、相補型金属酸化膜半導体製造プロセスを使用して好ましく行われる。これは、好都合なことに、前記デバイスの製造を容易にする。
【0031】
本発明のこの態様の実装においては、前記半導体層がナノワイヤを包含する。前記ナノワイヤは、ナノワイヤを画定する前記基板の選択的エッチングによって製造することができる。それに代えて、いくつかの例においては、前記ナノワイヤを成長させることができ、たとえば、カーボンナノチューブを成長させることが可能である。前記第１の金属領域および前記第２の金属領域は、前記第１の金属領域および前記第２の金属領域のそれぞれが前記ナノワイヤの１つのエッジと部分的に重なり、かつ前記第１の金属領域および前記第２の金属領域のそれぞれの部分が前記ナノワイヤから離れる方向に伸長するように前記ナノワイヤの対向する側に配置することができる。前記第１の金属領域および前記第２の金属領域のそれぞれの部分は、前記ナノワイヤに対して実質的に垂直な方向に伸長することができる。このことは、好都合なことに、前記製造プロセスを容易にすることができる。
【0032】
それに代えて、前記第１の金属領域および前記第２の金属領域のそれぞれの部分を非線形態様で延ばすことができる。各金属領域の前記運動インダクタンスは、その伸長部分に比例し、したがって、前記第１の金属領域および前記第２の金属領域のそれぞれの前記部分を、蛇行または湾曲した曲がりくねった態様といった非線形態様で延ばすべく配置することは、前記デバイスの占有する面積をより小さくすることができるという利点を有する。別の例においては、前記第１の金属領域および前記第２の金属領域の前記伸長部分が、前記ナノワイヤに関してある角度をなし、前記伸長部分の個々の配置は、前記デバイスの電気的特性に影響を及ぼさない。前記ナノワイヤの上には誘電体層が配置され、前記半導体層と前記第１の金属領域および前記第２の金属領域の間における電気的な分離がもたらされる。
【0033】
好ましくは、前記ナノワイヤの隅における第１および第２の量子ドットの誘導が可能となるように前記第１の金属領域および前記第２の金属領域が位置決めされる。前記二重量子ドットは、前記第１および第２の量子ドットのそれぞれを前記第１の金属領域および前記第２の金属領域のそれぞれの下に包含する。スプリット・ゲート・トランジスタと呼ぶことができるこの配置は、好都合なことに、その幾何形状の結果として強い電荷担体の閉じ込めをもたらし、前記電荷担体は、隅を形成する前記ナノワイヤの２辺によって２次元的に閉じ込められる。前記第１の金属領域および前記第２の金属領域の前記伸長部分の長さは、望ましいインダクタンスに従って選択される。この配置は、容易にそれをスケールアップすることができるというさらなる利点を有する。好ましくは、二重量子ドット・量子ビットの１次元アレイを前記ナノワイヤに沿って支持することが可能となるように前記金属領域が配置される場合に、前記金属領域の前記伸長部分を非線形または前記ナノワイヤに対して実質的に垂直にする。これは、隣接する金属領域を横方向かつ電気的に分離されたまま残すことが可能であり、あらゆるポイントにおいて接触に至らないという利点を有する。さらにまた、その種の構成は、好都合なことに、設計および製造がより容易である。
【0034】
前記デバイスをスケールアップするために、前記デバイスは任意に、前記誘電体層の上に配置される第３および第４の金属領域をさらに包含する。前記第３および第４の金属領域は、上に述べられている前記第１の金属領域および前記第２の金属領域に対応する。前記第３および第４の金属領域は、前記第３および第４の金属領域のそれぞれが前記ナノワイヤの１つのエッジと部分的に重なり、かつ前記ナノワイヤから離れる方向（好ましくは、前記ナノワイヤに対して垂直となる方向）に伸長するそれぞれの部分を含むことができるように前記ナノワイヤの対向する側に配置される。前記第３および第４の金属領域は、前記第１の金属領域および前記第２の金属領域から横方向に前記ナノワイヤの長手方向の軸に沿って好ましく分離される。通常、前記第１の金属領域および前記第２の金属領域は、第１の二重量子ドットを前記第１の金属領域および前記第２の金属領域の下の前記機能性境界面に誘導することが可能となるように電気的に接続するべく配置され、また、前記第３および第４の金属領域は、第２の二重量子ドットを前記第３および第４の金属領域の下の前記機能性境界面に誘導することが可能となるように電気的に接続するべく配置される。
【0035】
このようにして前記デバイスを、１つの次元においてスケーリングすることが可能である。各量子ビット・ユニット・セルが二重量子ドット・量子ビットの支持に適する２つの金属領域を包含する追加の量子ビット・ユニット・セルを、前記ナノワイヤに沿って間隔を空けて位置決めすることが可能である。前記間隔は、規則的または不規則的とすることができる。前記スケーラブルなアーキテクチャは、好都合であり、量子コンピューティングのリサーチ方向および量子ビット処理のための量子デバイスと調和する。
【0036】
任意に、前記第３および第４の金属領域のそれぞれのインダクタンスは、前記第１の金属領域および前記第２の金属領域のそれぞれのインダクタンスより大きい。これを達成するためには、前記第３および第４の金属領域を、前記第１および第２の領域より先まで延ばすか、および／またはより狭くすることができる。それに代えて、前記第３および第４の金属領域を、前記第１および第２の領域より薄く作ることができるが、実際問題としてそれを達成することは、困難なものとなり得る。好ましくは、前記第３および第４の金属領域は前記第１の金属領域および前記第２の金属領域より先まで伸長し、同一の長さを有する。任意に、前記第１の金属領域および前記第２の金属領域は線形態様で前記ナノワイヤに対して実質的に垂直に伸長し、前記第３および第４の金属領域が前記第１の金属領域および前記第２の金属領域の前記伸長部分を超えた領域を占有しないように前記第３および第４の金属領域が非線形態様で伸長する。このようにして前記デバイスを、よりコンパクトに有利に作ることが可能である。
【0037】
前記第１の二重量子ドットは、前記第１の金属領域および前記第２の金属領域を包含し、かつ第１のＬＣ共振器回路を形成する第１の量子ビット・ユニット・セル内の第１の量子ビットを形成する。前記第２の二重量子ドットは、前記第３および第４の金属領域を包含し、かつ第２の共振器回路を形成する第２の量子ビット・ユニット・セル内の第２の量子ビットを形成する。前記第１の金属領域および前記第２の金属領域と前記第３および第４の金属領域の間のインダクタンスにおける差の効果は、前記第１および第２のＬＣ共振器回路の前記共振周波数が異なることである。このことは、前記第１の量子ビットの前記状態と前記第２の量子ビットの前記状態を、周波数ドメインの多重化を使用して同時に測定または推定することが可能であるという利点を提供する。
【0038】
通常、前記デバイスは、さらにソース電極とドレイン電極を包含する。量子ビット・ユニット・セルの１次元アレイを包含するデバイスの場合は、前記ソースおよびドレイン電極が、それぞれ前記アレイの第１および第２の端部に好ましく配置される。たとえば、前記１次元アレイは、ナノワイヤの前記長手方向の軸に沿って１からｎまで、連続的に配置されたｎ個の量子ビット・ユニット・セルを有することができる。この場合においては、前記ソース電極が、好ましく、１番目の量子ビット・ユニット・セルの最近傍に、前記ナノワイヤの前記長手方向の軸に沿って横方向に分離されて配置される。同様に、前記ドレイン電極は、好ましく、ｎ番目の量子ビット・ユニット・セルの最近傍に、前記ナノワイヤの前記長手方向の軸に沿って横方向に分離されて配置される。このことは、単一量子ビット・ユニット・セルを包含するデバイス、すなわちｎ＝１のデバイスについても当て嵌まるとし得る。通常、前記ソースおよびドレイン電極は、バイアス電位の印加が可能となるように電気的に接続されるべく配置される。前記ソースおよび／またはドレイン電極へのバイアス電位の印加は、前記半導体層のコンダクタンスの修正に使用することが可能である。
【0039】
本発明のこの態様の別の実装においては、前記半導体層はナノワイヤを包含し、前記第１の金属領域および前記第２の金属領域は、前記ナノワイヤの前記長手方向の軸に沿って横方向に分離される。前記第１の金属領域および前記第２の金属領域のそれぞれは、前記ナノワイヤの１つのエッジまたは両方のエッジの上に重なることができる。このことは、製造が容易であるという利点を有する。
【0040】
前記第１の金属領域および前記第２の金属領域は、通常、前記ナノワイヤに対して実質的に垂直に伸長する。代わりに、前記第１の金属領域および／または第２の金属領域は、前記デバイスの機能に影響を及ぼすことなく任意の角度で伸長することができる。別の例においては、前記第１の金属領域および／または第２の金属領域が、銃眼模様の態様（ｃｒｅｎｅｌａｔｅｄ ｍａｎｎｅｒ）等の非線形態様で伸長することができる。前記第１の金属領域および前記第２の金属領域の伸長部分は、それらのインダクタンスを定義し、個々のレイアウトは、デバイスの機能に影響を及ぼすことなく設計要件に従って選択することが可能である。実際的な理由から、前記第１の金属領域および前記第２の金属領域の間に重なりがないようにそれらの配置を容易に行うために、前記第１の金属領域および前記第２の金属領域の伸長部分を実質的に垂直にすることが好都合である。
【0041】
任意に、前記第１の金属領域の主要部分は、前記ナノワイヤの、前記第２の金属領域の主要部分と同じ側に伸長する。代わりに、前記第１の金属領域および前記第２の金属領域の前記主要部分は、前記ナノワイヤの対向する側に伸長することができる。前記デバイスは、通常、総面積が低減されるように設計される。
【0042】
この実装においては、前記ソース電極がより前記第１の金属領域の近くに、前記ナノワイヤの前記長手方向の軸に沿って横方向に分離されて好ましく配置される。前記ドレイン電極は、より前記第２の金属領域の近くに、前記ナノワイヤの前記長手方向の軸に沿って横方向に分離されて好ましく配置される。
【0043】
本発明の態様のさらなる実装においては、前記誘電体層が薄い領域と厚い領域を包含する。前記誘電体層は、１つ以上の薄い領域と１つ以上の厚い領域を包含することができる。前記薄い領域および厚い領域は、前記誘電体層が厚さの一様でない連続する層となるように接続することができる。前記薄い領域内の前記誘電体層の厚さは、通常、前記厚い領域内の前記誘電体層の厚さの少なくとも半分である。前記薄い領域は、１から１０ナノメートルまでの間の厚さを有することができる。前記誘電体層の前記厚い領域は、前記第１の金属領域および前記第２の金属領域を前記半導体層から電気的に絶縁する。前記機能性境界面は、前記半導体層と前記誘電体層の前記薄い領域の間に形成される。したがって、前記第１の金属領域および／または第２の金属領域にバイアス電位が印加されるときに前記誘電体層の前記薄い領域の下に閉じ込め領域を誘導することが可能である。このことは、前記デバイスをバルク技術において実装することが可能であるという利点を有する。
【0044】
前記第１の金属領域は、通常、前記誘電体層の薄い領域と前記誘電体層の厚い領域に上敷きされる。前記第１の金属領域にバイアスが印加されると、１つ以上の電荷担体を、前記誘電体層の前記厚い領域の下における電界効果の低減に起因して、前記誘電体層の前記厚い領域ではなく前記薄い領域の下に閉じ込めることが可能になる。前記第２の金属領域もまた、通常、前記誘電体層の薄い領域と厚い領域に上敷きされる。
【0045】
前記デバイスは、前記誘電体層の厚い領域によって取り囲まれた前記誘電体層の実質的に矩形の薄い領域を包含することができる。前記矩形の薄い領域は、通常、３０から２００ナノメートルまでの間で分離されるか、または好ましくは３０から１５０ナノメートルまでの間で分離され、数マイクロメートルにわたって伸長することができる第１のエッジと第２のエッジを包含する。任意に、前記第１の金属領域および前記第２の金属領域は、前記第１の金属領域および前記第２の金属領域のそれぞれが前記矩形の薄い領域の１つのエッジと部分的に重なり、かつ前記薄い領域から離れる方向に伸長し、前記厚い領域の上に重なるそれぞれの部分を含むように、それぞれ前記矩形の薄い領域の前記第１および第２のエッジの上に配置される。通常、第１および第２の量子ドットを、それぞれ前記第１の金属領域および前記第２の金属領域の下の前記誘電体層の前記矩形の薄い領域の前記エッジに誘導することが可能である。
【0046】
前記厚い領域を上敷きする前記第１の金属領域および前記第２の金属領域の前記伸長する部分のレイアウトは、線形または非線形とすることが可能である。前記レイアウトは、通常、前記第１の金属領域および前記第２の金属領域によって占有される面積を低減するべく配置される。前記レイアウトは、製造プロセスを容易にするべく好ましく配置される。
【0047】
前記デバイスは任意に、前記誘電体層の上に配置された前記第３および第４の金属領域をさらに包含する。前記第３および第４の金属領域は、前記第３および第４の金属領域のそれぞれが前記矩形の薄い領域の１つのエッジと部分的に重なり、かつ前記薄い領域から離れる方向に伸長するそれぞれの部分を含むように、それぞれ前記矩形の薄い領域の前記第１および第２のエッジの上に配置することができる。前記それぞれの部分は、前記厚い領域の上に重なる。前記第３および第４の金属領域は、前記第１の金属領域および前記第２の金属領域から横方向に前記矩形の薄い領域の長手方向の軸に沿って好ましく分離される。
【0048】
前記第１の金属領域および前記第２の金属領域は、第１の二重量子ドットを前記第１の金属領域および前記第２の金属領域の下の前記機能性境界面に誘導することが可能となるように電気的に接続するべく配置される。前記第３および第４の金属領域は、第２の二重量子ドットを前記第３および第４の金属領域の下の前記機能性境界面に誘導することが可能となるように電気的に接続するべく配置される。前記機能性境界面は、通常、前記半導体層と前記誘電体層の前記薄い領域の間に形成される。任意に、前記第３および第４の金属領域のそれぞれのインダクタンスは、前記第１の金属領域および前記第２の金属領域のそれぞれのインダクタンスより大きい。
【0049】
別の例においては、前記第１の金属領域および前記第２の金属領域が、前記誘電体層の前記矩形の薄い領域の前記長手方向の軸に沿って横方向に分離される。通常、第１および第２の量子ドットを、前記薄い誘電体層と前記半導体層の間の境界面において前記第１の金属領域および前記第２の金属領域の下に誘導することが可能であり、この境界面は、機能性境界面と呼ばれる。この例においては、前記第１および第２の量子ドットを、前記誘電体層の前記矩形の薄い領域の実質的な中心に形成することができる。
【0050】
本発明の別の態様は、上に述べられている前記量子デバイスを使用して量子ビット測定または読み出しを行うための方法を提供する。前記方法は、第１および第２のバイアス電位をそれぞれ、前記第１の金属領域および前記第２の金属領域に印加して二重量子ドットを誘導するステップと、第１の状態および第２の状態を有する量子ビットを、前記第１の金属領域および前記第２の金属領域の下の前記機能性境界面に形成するステップと、選択された周波数を伴う信号を前記第１の金属領域に印加するステップと、前記第１の金属領域および前記第２の金属領域の間にバイアス差を印加するステップと、前記第１または第２の金属領域における電力伝達を測定するステップと、を包含し、前記測定は、前記量子ビットの前記状態の測定または推定に使用される。
【0051】
この方法においては、前記第１の金属領域および前記第２の金属領域が、二重量子ドットの誘導、および前記量子ビットの前記状態の測定または推定の両方に使用される。好ましくは、前記第１の金属領域が、量子ビットの測定または読み出しを行うために使用される前記ＬＣ共振器回路内の唯一のインダクタである。この二重の機能の結果として、好都合なことに、前記デバイスによって占有される面積を低減することが可能になる。いくつかの実装においては、前記第２の金属領域が、前記ＬＣ共振器回路内の追加のインダクタを備える。
【0052】
任意に、前記第１および第２のバイアス電位を同一にすることが可能であり、たとえば、単一電源を使用して印加することができる。しかしながら、前記第１の金属領域および前記第２の金属領域は、電気的に分離された領域である。
【0053】
前記二重量子ドットは、第１の状態および第２の状態を有する量子ビットを形成する。前記量子ビットは、前記量子ビットの前記状態に依存するキャパシタンスを有する。前記量子ビットは、ＬＣ共振器回路内のキャパシタを形成し、前記第１の金属領域は、前記ＬＣ共振器回路内のインダクタを備える。前記ＬＣ共振器回路の前記共振周波数は、前記量子ビットの前記状態に依存する。前記ＬＣ共振器回路の前記共振周波数においては、前記順方向電力伝達が最大になり、前記反射電力伝達が最小になる。
【0054】
好ましくは前記第１の金属領域に印加される前記選択された周波数が、前記ＬＣ共振器回路の共振周波数に対応する。通常、前記選択された周波数は、前記二重量子ドットの前記キャパシタンスが最大のときの前記ＬＣ共振器回路の前記共振周波数である。これは、たとえば、前記量子ビットの前記第１の状態に対応させることができる。より大きなキャパシタンスは、結果としてより低い共振周波数をもたらす。より低い周波数を有する信号の印加は、通常、結果としてそれがもたらす寄生損失がより低いという利点を有する。
【0055】
前記測定される電力伝達は、順方向電力伝達Ｓ２１または反射電力伝達Ｓ１１とすることができる。好ましくは、前記測定される電力伝達が前記順方向電力伝達であれば、前記方法が、前記第２の金属領域における前記順方向電力伝達の測定を包含する。好ましくは、前記測定される電力伝達が前記反射電力伝達であれば、前記方法が、前記第１の金属領域における前記反射電力伝達の測定を包含する。一例においては、前記信号の前記周波数が、前記量子ビットが前記第１の状態にあるときの前記ＬＣ共振器回路の前記共振周波数に対応する。この例においては、前記量子ビットが前記第１の状態にある場合に前記順方向電力伝達Ｓ２１が高くなり、前記反射電力伝達Ｓ１１が低くなる。それとは逆に、前記量子ビットが前記第２の状態にある場合には、前記順方向電力伝達が低くなり、前記反射電力伝達が高くなる。このようにして、前記第１または第２の金属領域における前記電力伝達の測定を、前記量子ビットの前記状態の測定または推定に使用することが可能である。
【0056】
ここに述べられている方法は、１つの量子ビットの測定を含む。前記デバイスが追加の量子ビットを包含する場合には、前記方法は、さらに、複数の量子ビットの前記状態を読み出すために多重化の方法を伴うことができる。複数の量子ビットを伴うデバイスにおいては、前記方法は、第１および第２のバイアス電位を、それぞれ、第１の二重量子ドットを誘導するべく前記第１の金属領域および前記第２の金属領域に印加し、第１の量子ビットを形成することと、第３および第４のバイアス電位を、それぞれ、第２の二重量子ドットを誘導するべく第３および第４の金属領域に印加し、第２の量子ビットを形成することと、を包含することができる。
【0057】
任意に、前記方法は、時間ドメインの多重化を包含する。前記方法は、第１の時間ｔ０において、第１の選択された周波数を伴う信号を前記第１の金属領域に印加することを包含し得る。前記方法は、前記第１の時間より遅い第２の時間ｔ１、すなわちｔ１＞ｔ０において、第２の選択された周波数を伴う信号を前記第３の金属領域に印加することを包含し得る。前記第２の選択された周波数は、前記第１の選択された周波数と同一であってもよい。前記第２および第４の金属領域のそれぞれにおける前記電力伝達の測定は、前記第１および第２の量子ビットの前記状態を推定するべく順次に行われる。時間ドメインの多重化を行う利点は、前記デバイスおよび前記技術両方のスケーラビリティである。
【0058】
任意に、時間ドメインの多重化の代替として、またはそれとの組み合わせにおいて、前記方法は周波数ドメインの多重化を包含する。周波数ドメインの多重化を行うために、前記第１の金属領域および／または第２の金属領域の前記インダクタンスは、前記第３および／または第４の金属領域の前記インダクタンスと異なる。その結果、それぞれの前記ＬＣ共振器回路の前記共振周波数が異なり、ある範囲の周波数にわたる前記電力伝達の測定を使用して、前記第１の量子ビットと前記第２の量子ビットの前記状態を同時に測定または推定することが可能になる。周波数ドメインの多重化を行う利点は、複数の量子ビットの同時読み出しに起因する処理速度の向上である。
【0059】
好ましくは前記方法が、２０ケルビンより低い温度において、より好ましくは１０ケルビンより低い温度において行われる。好都合なことに、極低温度においては、前記二重量子ドットの占有に対する熱励起の効果が低減される。さらにまた、前記第１の金属領域は、臨界温度Ｔｃより下において超電導となる超電導体を包含することができる。前記臨界温度は、材料に依存するが、通常は低い温度である。したがって、前記第１の金属領域の温度が極低温度であるとき、前記第１の金属領域は、通常、超電導となる。したがって好都合なことに、前記第１の金属領域は、極低温度におけるインダクタとしての使用に適する。
【0060】
本発明のさらなる態様は、上に述べられている量子デバイスを組み立てる方法を提供する。前記方法は、半導体層の上に誘電体層を配置して機能性境界面を形成するステップと、前記誘電体層の上に第１の金属領域を配置するステップと、前記誘電体層の上に前記第１の金属領域から横方向に分離して第２の金属領域を配置するステップと、を包含する。前記第１の金属領域および前記第２の金属領域は、第１の状態と第２の状態を有する量子ビットを形成する二重量子ドットを、前記第１の金属領域および前記第２の金属領域の下の前記機能性境界面に誘導することが可能となるように電気的に接続するように構成される。前記二重量子ドットは、前記ＬＣ共振器回路内のキャパシタを備え、前記二重量子ドットのキャパシタンスは、前記量子ビットの前記状態に依存する。前記第１の金属領域は、前記ＬＣ共振器回路内のインダクタを備える。前記ＬＣ共振器回路の共振周波数は、前記量子ビットの前記状態に依存し、それにより、前記量子ビットの前記状態を測定すること、または推定することが可能になる。
【0061】
好ましくは、前記第１の金属領域が、前記ＬＣ共振器回路内の唯一のインダクタを備える。量子デバイスを組み立てるこの方法は、好都合なことに、量子ビットの読み出しに適したコンパクトなデバイスを結果としてもたらす。
【0062】
任意に、前記第１の金属領域の前記配置は、前記第２の金属領域の前記配置とは異なる処理ステップにおいて行われる。この方法においては、前記第１の金属領域および前記第２の金属領域を、それぞれ窒化チタンおよびポリシリコン等の異なる材料から形成することができる。
【0063】
代わりに、前記第１の金属領域および前記第２の金属領域は、同一の処理ステップにおいて前記誘電体層上に配置される。このことは、製造プロセスを簡略化することが可能であるという利点を有する。この場合においては、通常、前記第１の金属領域および前記第２の金属領域が同一の、窒化ニオブ等の材料またはそのほかの高い運動インダクタンスを伴う材料から作られる。
【0064】
前記方法は、さらに、前記第１の金属領域の上におけるマスキング層の配置を包含することができる。任意に、前記方法は、前記第２の金属領域の上におけるマスキング層の配置も包含する。前記第１の金属領域および前記第２の金属領域をマスキング層で覆う場合には、好都合なことに、それらがダメージから保護される。潜在的なダメージが、追加の処理ステップによって引き起こされることがあり得る。
【0065】
たとえば、前記デバイスは、通常、ソースおよびドレイン電極を含む。前記デバイスを組み立てる前記方法は、任意に、前記ソースおよびドレインのオーム接触を画定するセルフアライメント注入プロセスの実施を含む。このプロセスの間に、前記第１および第２の金属層は、それらが覆われていない限りダメージを受ける可能性がある。
【0066】
本発明の態様は、好都合なことに、前記量子ビット読み出しメカニズムが前記デバイスの前記金属領域内に埋め込まれるコンパクトなデバイス・レイアウトを提供する。前記第１の金属領域は、それを量子ドットの誘導に使用することが可能であり、かつ前記量子ビットの前記状態を推定するために使用される前記ＬＣ共振器回路内のインダクタとしてそれを使用することが可能であることから二重の機能を提供し、このことは、既存のデバイスとの比較において量子ビットの支持および読み出しに必要とされる回路のサイズの４桁に至る縮小を好都合にもたらす。量子ビットの支持および読み出しのための前記回路が占有する面積は、約１００ナノメートル×１０マイクロメートルとし得る。さらにまた、本発明の態様は、複数の量子ビットの処理に適したスケーラブル・デバイス・アーキテクチャへの統合に適する。
【0067】
以下、次に挙げる添付図面を参照して本発明の実施態様を説明する。
【図面の簡単な説明】
【0068】
【図1A】従来技術の量子デバイスの断側面図である。
【図1B】従来技術の量子デバイスの断側面図である。
【図2A】量子デバイスの断側面図である。
【図2B】量子デバイスの断側面図である。
【図3A】量子デバイスの断側面図である。
【図3B】量子デバイスの断側面図である。
【図4A】量子デバイスの平面図である。
【図4B】量子デバイスの平面図である。
【図5】量子デバイスを組み立てる方法を図解したフローチャートである。
【図6】量子デバイスの断側面図である。
【図7】量子デバイスの断側面図である。
【図8】量子ビットの測定または読み出しを行うための方法を図解したフローチャートである。
【図9】量子デバイスを図解した回路図である。
【図10A】第１のキャパシタンスについての周波数の関数として図解した電力伝達のグラフである。
【図10B】第２のキャパシタンスについての周波数の関数として図解した電力伝達のグラフである。
【図11A】量子デバイスの平面図である。
【図11B】量子デバイスの平面図である。
【発明を実施するための形態】
【0069】
図１Ａおよび１Ｂは、従来技術の量子デバイスの断側面図を略図的に図解している。図１Ａに示されているデバイスは、例示的なナノワイヤ・トランジスタである。このナノワイヤ・トランジスタは、二酸化シリコンの層２の上に配置されたシリコン・ナノワイヤ１を包含する。二酸化シリコン層２は、シリコンの層（図示せず）をさらに包含している基板の部分を形成する。二酸化シリコンを包含する誘電体層３が、シリコン・ナノワイヤ１を覆っている。その誘電体層３を窒化チタンの層４が覆っている。窒化チタン層４の厚さは、約５ナノメートルである。ポリシリコンの層５が、窒化チタンの層４を覆っている。ポリシリコン層５は、導電性であり、シリコン・ナノワイヤ１からゲート電極６まで伸長している。ゲート電極６は、導電性のポリシリコン層５へのバイアス電位の印加に使用することが可能な電源（図示せず）に接続される。この方法においては、１つ以上の電荷担体をシリコン・ナノワイヤ１内に閉じ込め、量子ドットを形成することができる。
【0070】
図１Ｂに示されているデバイスは、例示的なプレーナ・トランジスタである。このプレーナ・トランジスタは、シリコン層７と、部分的にシリコン層７を覆う二酸化シリコン層８を包含する。このデバイスは、二酸化シリコン層８内のギャップ内においてシリコン層７の上に堆積された誘電体層３を包含する。この例における誘電体層３は、二酸化シリコンである。別の従来技術の例においては、二酸化シリコン層がシリコン層の上に堆積され、その二酸化シリコン層は、可変層厚である。図１Ｂに示されているデバイスは、図１Ａに示されているものと同様に、さらに、窒化チタン層４と、ゲート電極６に接続されたポリシリコン層５を含む。窒化チタン層４は、誘電体層３を覆い、そのチタン層４をポリシリコン層５が覆う。ポリシリコン層５は、ゲート電極６へ向かって誘電体層３から離れる方向に伸長している。このデバイスを使用すると、導電性のポリシリコン層５にバイアス電位を印加したときに、誘電体層３の下（または、可変層厚の二酸化シリコン層の薄い領域の下）に１つ以上の電荷担体を閉じ込めることが可能である。１つ以上の電荷担体は、量子ドット内に閉じ込められるとし得る。
【0071】
図１Ａおよび１Ｂにおいては、窒化チタン層４を閾値電圧エンジニアリングに使用することが可能である。閾値電圧エンジニアリングは、量子ビットの動作値を適切な値にセットすることが可能となるように閾値電圧をオフセットするために使用される技術である。代替従来技術の例においては、窒化チタン層の厚さが多様となり得るが、通常は１から１０ナノメートルまでの間となる。窒化チタンは、高い運動インダクタンスを伴った材料である。窒化チタン層４のインダクタンスは、幾何形状に依存するが、既存の量子デバイスにおいては、通常、１ナノヘンリーより小さい。
【0072】
図２Ａおよび２Ｂは、本発明の実施態様に従った量子デバイスの断側面図を略図的に図解している。
【0073】
図２Ａに示されているデバイスは、厚い誘電体層２０２の上に配置された半導体層２０１を図解している。この例においては、半導体層２０１がシリコンを包含し、厚い誘電体層２０２が二酸化シリコンＳｉＯ２を包含する。代替例においては、半導体層２０１を、ＧａＡｓ、ＩｎＡｓ、ＳｉＧｅ、グラフェン、カーボンナノチューブ、またはＳｉＣといった任意の適切な半導体とすることができ、また、厚い誘電体層２０２は、酸化シリコン、窒化シリコン、または酸化アルミニウムといった任意の適切な電気的絶縁層とすることができる。厚い誘電体層２０２は、厚い誘電体層２０２の下の、この例においてはシリコンから作られる、さらなる支持層（図示せず）包含する基板の部分を形成する。代替例においては、厚い誘電体層が存在せず、半導体層が基板の部分を形成する。
【0074】
図２Ａのシリコン層２０１は、図２Ａに示されるとおり、紙面に入り込む方向に伸長するシリコン・ナノワイヤを包含する。薄い誘電体層２０３が、シリコン層２０１の上に配置される。薄い誘電体層２０３は、シリコン層２０１の露出側を覆い、熱成長させた二酸化シリコンＳｉＯ２を包含する。金属領域２０４が、薄い誘電体層２０３の上に配置される。薄い誘電体層２０３は、シリコン層２０１と金属領域２０４の間に静電バリアを備える。
【0075】
金属領域２０４は、窒化チタンＴｉＮを包含する。代替例においては、金属領域が、窒化ニオブまたは窒化ニオブチタンを包含することができる。ＴｉＮは、高い運動インダクタンスを伴う超電導材料である。たとえば、ＴｉＮの薄膜の運動インダクタンスは、１０ナノメートルの膜厚について平方当たり２００ピコヘンリーを超えることが可能である。金属領域２０４のインダクタンスは、その寸法に依存する。そのインダクタンスは、金属領域２０４の伸長部分に比例し、金属領域２０４の長さに反比例する。したがって、運動インダクタンスは、金属領域２０４の長さに対する伸長部分の比に比例する。１０ナノメートルの一定の厚さを有するＴｉＮ薄膜については、等しい長さと伸長部分を有する領域のインダクタンスが２００ピコヘンリーを超えることになる。ＴｉＮの運動インダクタンスが高いということは、金属領域を比較的小さくしても高いインダクタンスを伴うインダクタの提供が可能であることを意味する。この例においては、金属領域２０４の厚さが２０ナノメートルである。インダクタンスは、厚さに反比例し、したがって別の例においては、金属領域の厚さを低減することによってインダクタンスを増加することができる。
【0076】
金属領域２０４の長さは、ナノワイヤの長手方向の軸に沿って測定され、この例においては２２ナノメートルであるが、この断面図の中にそれを見ることは可能でない。金属領域２０４は、金属領域２０４の下の半導体層２０１と薄い誘電体層２０３の間の機能性境界面におけるナノワイヤ内に量子ドットを誘導することが可能となるように電気的に接続される。金属領域２０４の長さは、サイズに、したがって、量子ドットの帯電エネルギ等の特性に影響を及ぼす。インダクタンスは、金属領域２０４の長さに反比例する。別の例においては、金属領域の長さを増加することによって量子ドットのサイズを増加することができ、これは、より低い帯電エネルギを有する量子ドットと、低減されたインダクタンスを有する金属領域を結果としてもたらす。
【0077】
金属領域２０４は、ナノワイヤに対して実質的に垂直な第１の方向に伸長する。代替例において、金属領域はナノワイヤから、金属領域とナノワイヤの間に鋭角をなして伸長する。金属領域２０４は、ゲート電極２０６と接触するまで伸長する。金属領域２０４の伸長部分は、第１の方向に沿って測定したときのゲート電極２０６とシリコン層２０１の間の隔たりｄｇである。インダクタンスは、ゲート電極２０６からシリコン層２０１まで電流が通る長さによって定義され、金属領域２０４のインダクタンスは、その伸長部分に比例する。したがって、この例において５０ナノヘンリーのインダクタンスを達成するためには、金属領域２０４の伸長部分を約１０．６マイクロメートルにする。別の例においては、インダクタンスを増加するべく金属領域の伸長部分を増加することができる。
【0078】
それに代えて、金属領域２０４を非線形態様で延ばすことができる。たとえば、厚い誘電体層２０２の表面にわたって金属領域２０４を蛇行させることができる。その結果、この例における金属領域２０４の最遠点が、その金属領域の伸長部分がｄｇであるにもかかわらず、ｄｇより短くなる。このことは、よりコンパクトなデバイスのアーキテクチャの設計に使用することが可能である。
【0079】
図２Ｂに示されているデバイスは、図２Ａに示されているデバイスと同じ構造的特徴を有する。しかしながら、図２Ｂにおいては、半導体層２０１がガリウムヒ素ＧａＡｓを包含し、薄い誘電体層２０３が熱成長させた酸化物を包含する。支持層（図示せず）はＧａＡｓを包含し、厚い誘電体層２０２は、二酸化シリコン、窒化シリコン、または酸化アルミニウムを包含する。それに加えて、図２Ｂのデバイスは、さらにマスキング層２０５を包含する。マスキング層２０５は、金属領域２０４を覆う。この例においては、マスキング層２０５がポリシリコンを包含する。代わりに、マスキング層が、たとえばアルミニウムを包含することができる。マスキング層２０５は、金属層２０４に対するダメージの防止に使用される。図２Ｂに示されているマスキング層２０５は、金属層２０４とゲート電極２０６の間に位置決めされる。マスキング層２０５は導電性であり、その結果、金属層２０４がゲート電極２０６と電気的に接続される。
【0080】
図３Ａおよび３Ｂは、本発明の実施態様に従った量子デバイスの断側面図を略図的に図解している。図３Ａにおけるデバイス基板は、ヒ化インジウムＩｎＡｓを包含する半導体層３０７を包含する。代替例においては、相補型金属酸化膜半導体製造プロセスと互換性のある任意の半導体材料を使用することができる。厚い誘電体層３０８が半導体層３０７を部分的に覆っている。これは、半導体層３０７の上に厚い誘電体層３０８を、ギャップが残るように選択的に堆積させることによって達成することが可能である。代わりに、第１の処理ステップにおいて厚い誘電体層３０８を堆積させて半導体層３０７を完全に覆い、第２の処理ステップにおいて、厚い誘電体層３０８の部分を除去してギャップを形成することができる。厚い誘電体層３０８は、この例において酸化アルミニウムＡｌ２Ｏ３を包含する。代替例においては、厚い誘電体層が二酸化シリコンまたは窒化シリコンを包含する。
【0081】
酸化アルミニウムを包含する薄い誘電体層３０３が、半導体層３０７の上に配置される。別の例においては、薄い誘電体層が、二酸化ハフニウムまたはほかの高い比誘電率を伴う任意の材料を包含する。この例における薄い誘電体層３０３および厚い誘電体層３０８は、別々の処理ステップにおいて堆積される。それに代えて、化学的または物理的プロセスを使用して厚い誘電体層３０８の部分の選択的に除去し、薄い誘電体層３０３の領域を形成することによって薄い誘電体層３０３を形成することもできる。
【0082】
図２Ａおよび２Ｂと同様に、薄い誘電体層３０３の上に金属領域３０４が配置される。図３Ａおよび３Ｂにおいては、金属領域３０４が窒化ニオブＮｂＮを包含する。ＮｂＮは、高い運動インダクタンスを伴う材料である。代替例においては、金属領域３０４が、窒化チタンまたは窒化ニオブチタンを包含することができる。金属領域３０４は、厚い誘電体層３０８に沿って伸長し、ゲート電極３０６との電気的接触に至る。図３Ａおよび３Ｂにおいては、ゲート電極３０６に対するバイアス電位の印加により、量子ドットを金属領域３０４の下の半導体層３０７と薄い誘電体層３０３の間の機能性境界面に誘導することが可能である。
【0083】
図３Ｂに示されているデバイスは、図３Ａに示されているデバイスと同じ構造的特徴を有し、マスキング層３０５をさらに含む。マスキング層３０５は、アルミニウムを包含し、金属領域３０４の上に配置される。別の例においては、マスキング層が、ポリシリコン等の任意の導電性材料を包含する。図３Ｂにおいては、半導体層３０７が二層膜グラフェンを包含する。厚い誘電体層３０８は、半導体層３０７上に選択的に堆積された二酸化アルミニウムを包含する。薄い誘電体層３０３は、厚い誘電体層３０８の堆積に続いて堆積されるか、または成長させた酸化グラフェンを包含する。半導体層３０７は、シリコン基板等の基板上に支持されている。代替例においては、薄い誘電体層が、化学蒸着堆積（ＣＶＤ）等の適切な技術を使用して堆積させることができる酸化アルミニウムまたは酸化シリコンを包含する。
【0084】
図４Ａおよび４Ｂは、本発明の実施態様に従った量子デバイスの平面図を略図的に図解している。これらのデバイスは、それぞれ、ナノワイヤ４０１と電気的に接続されるソース電極４１６およびドレイン電極４２６を包含するトランジスタを包含する。この例においては、ナノワイヤがシリコンを包含する。代替例においては、ナノワイヤがガリウムヒ素、単層または多層カーボンナノチューブ、シリコンゲルマニウム、ヒ化インジウム、グラフェン、または炭化シリコンを包含する。ソースおよびドレイン電極４１６、４２６は、電圧源と電気的に接続される。ソースとドレイン電極４１６、４２６の間へのバイアス差の印加を使用して、シリコン・ナノワイヤ４０１の電気的特性を修正することが可能である。ナノワイヤ４０１は、高ドープ領域４０４と無ドープ領域４０５を含む。
【0085】
さらにデバイスは、それぞれ、第１の金属領域４１４と、第１の金属領域４１４から横方向に分離された第２の金属領域４２４を包含する。ナノワイヤ４０１の無ドープ領域４０５は、第１および第２の金属領域４１４、４２４の下に伸長し、ナノワイヤ４０１のエッジまで至る。ナノワイヤ４０１は、薄い誘電体層（図示せず）によって第１および第２の金属領域４１４、４２４から電気的に分離されている。第１の金属領域は、ＬＣ共振器回路内の第１のインダクタを備え、第２の金属領域は、ＬＣ共振器回路内の第２のインダクタを備える。第１および第２の金属領域は、ＬＣ共振器回路内の唯一のインダクタを備える。追加のオンチップまたはオフチップのインダクタは存在しない。第１および第２の金属領域４１４、４２４は、少なくとも第１および第２の金属層４１４、４２４とナノワイヤ４０１の間に位置決めされた薄い誘電体層（図示せず）によってナノワイヤ４０１から電気的に分離されている。代替例において、薄い誘電体層がナノワイヤの主要部分を覆うことができるか、または第１および第２の金属層の下にだけ配置されるとすることができる。この例における薄い誘電体層は、熱成長させた自然酸化物である。
【0086】
第１および第２の金属領域４１４、４２４は、外部電圧源に接続されるそれぞれのゲート電極（図示せず）と電気的に接続される。電圧源は、二重量子ドットを第１および第２の金属領域４１４、４２４の下の機能性境界面に誘導することが可能となるように第１および第２の金属領域４１４、４２４に電圧を印加するべく使用することが可能である。機能性境界面は、デバイスの幾何形状およびデバイス内の層の電気的特性によって画定される。この例においては、ナノワイヤが、シリコンを包含するさらなる支持層によって支持される厚い誘電体層の上に重なって提供される。機能性境界面は、ナノワイヤの外側表面と、ナノワイヤの上に重なる薄い誘電体層の間である。ナノワイヤの下の厚い誘電体層は、ナノワイヤから離れる電界効果を低減する。機能性境界面に誘導された二重量子ドットは、２つの状態を有する量子ビットを形成し、量子ビットの状態に従って変化する可変キャパシタンスを有する。二重量子ドットは、量子ビットの状態の測定または推定に使用することが可能なデバイスのＬＣ共振器回路内のキャパシタを備える。
【0087】
図４Ａにおいては、第１および第２の金属領域４１４、４２４がナノワイヤ４０１の長手方向の軸に沿って分離されている。代替例においては、ナノワイヤ４０１が、半導体特性について選択された、成長させたカーボンナノチューブに置き換えられる。第１および第２の金属領域４１４、４２４の間の隔たりＳｇｇは、通常、１０から１００ナノメートルまでの間である。隔たりＳｇｇは、バイアス電位の印加時に第１および第２の金属領域４１４、４２４の下に形成される第１および第２の量子ドットの明確な区別が可能となる充分な大きさに構成される。他方において隔たりＳｇｇは、第１および第２の量子ドットをトンネル結合して二重量子ドット・量子ビットを形成することが可能になる充分な小ささで構成される。
【0088】
第１および第２の金属領域４１４、４２４のそれぞれは、長さＬｇと伸長部分ｄｇを有する。通常、第１の金属領域の長さおよび伸長部分は、第２の金属領域のそれと同じである。しかしながら、これは、要件ではなく、金属領域の寸法は、望ましいデバイスのパフォーマンス特性に従って選択することが可能である。第１および第２の金属領域４１４、４２４のインダクタンスは、伸長部分に比例し、長さに反比例する。単位長当たりの運動インダクタンスＬＫは、次式によって決定される。
これにおいてμ０は、真空の透磁率であり、λは、磁場侵入長であり、Ｌｇおよびｔｇは、金属領域の長さおよび厚さである。通常、長さＬｇは、７から１００ナノメートルまでの間であり、伸長部分ｄｇは、１から１００ナノメートルまでの間である。第１および第２の金属領域の厚さｔｇは、通常、１から２０ナノメートルまでの間である。より厚い金属領域は、より低い平方当たりのインダクタンスを有し、したがって、より大きな面積を占有する。しかしながら、より薄い金属領域の製造は、製造の困難に起因して歩留まりが低くなる場合がある。一例においては、金属領域はＴｉＮを包含し、長さが４０ナノメートルで厚さが１０ナノメートルである。この例においては、インダクタンスは、金属領域が伸長するミクロン当たり５ナノヘンリーである。
これにおいてμ０は、真空の透磁率であり、λは、磁場侵入長であり、Ｌｇおよびｔｇは、金属領域の長さおよび厚さである。通常、長さＬｇは、７から１００ナノメートルまでの間であり、伸長部分ｄｇは、１から１００ナノメートルまでの間である。第１および第２の金属領域の厚さｔｇは、通常、１から２０ナノメートルまでの間である。より厚い金属領域は、より低い平方当たりのインダクタンスを有し、したがって、より大きな面積を占有する。しかしながら、より薄い金属領域の製造は、製造の困難に起因して歩留まりが低くなる場合がある。一例においては、金属領域はＴｉＮを包含し、長さが４０ナノメートルで厚さが１０ナノメートルである。この例においては、インダクタンスは、金属領域が伸長するミクロン当たり５ナノヘンリーである。
【0089】
図４Ａにおいては、第１および第２の金属領域４１４、４２４が、ナノワイヤ４０１の両方のエッジの上に重ねられて位置決めされる。第１および第２の金属領域４１４、４２４に対するバイアス電位の印加は、第１および第２の金属領域の下のナノワイヤ４０１内に第１および第２の量子ドットをそれぞれ誘導することが可能である。第１および第２の量子ドットのそれぞれは、ナノワイヤのエッジから離れた、実質的にその中心に位置決めされる。第１および第２の量子ドットのそれぞれにおける電荷担体の閉じ込めは、ナノワイヤ４０１の狭い幅ｗ、それぞれの金属領域の長さＬｇ、およびナノワイヤ４０１と薄い誘電体層（図示せず）の間の機能性境界面を使用して達成される。ナノワイヤ４０１の幅ｗは、通常、３０から１４０ナノメートルの間である。好ましくは、ｗが１００ナノメートルより小さい。この例においては、シリコン・ナノワイヤ４０１の幅ｗが約６０ナノメートルである。ナノワイヤがより狭いほど、閉じ込めがより強くなる。ナノワイヤの適切な幅は、電荷担体の有効質量等の、デバイスに使用される半導体の特性に依存する。
【0090】
代替例においては、第１および第２の金属領域が、ナノワイヤの１つのエッジの上にだけ重ねられて位置決めされ、第１および第２の金属領域のそれぞれは、ナノワイヤの同じエッジの上に重なる。第１および第２の金属領域は、ナノワイヤの長手方向の軸に沿って横方向に分離される。この代替例においては、電荷担体の閉じ込めが、ナノワイヤの隅と金属領域の長さＬｇを使用して達成される。ナノワイヤの幅ｗは、この代替例においては無関係であり、数マイクロメートル以上にすることが可能である。
【0091】
図４Ｂにおいては、第１および第２の金属領域４１４、４２４がナノワイヤ４０１の対向する側に位置決めされる。第１および第２の金属領域４１４、４２４のそれぞれは、ナノワイヤ４０１の１つのエッジと部分的に重なる。第１および第２の金属領域４１４、４２４は、ナノワイヤ４０１の幅に沿って間隔Ｓｖｖだけ分離される。隔たりＳｖｖは、通常、１０から１００ナノメートルまでの間である。間隔Ｓｖｖは、バイアス電位の印加時に第１および第２の金属領域４１４、４２４の下に形成される第１および第２の量子ドットの明確な区別が可能となる充分な大きさに構成される。他方において、間隔Ｓｖｖは、第１および第２の量子ドットをトンネル結合して二重量子ドット・量子ビットを形成することが可能になる充分な小ささで構成される。
【0092】
デバイスのキャパシタンスは、デバイスの幾何形状および量子ビットの状態に依存する。総キャパシタンスは、二重量子ドット・量子ビット、幾何学的キャパシタンス、および寄生キャパシタンスから生じる不定のキャパシタンスからなる。ＬＣ共振器回路の共振周波数は、キャパシタンスに依存する。
【0093】
二重量子ドット・量子ビットは、第１のキャパシタンスを伴う第１の状態と第２のキャパシタンスを伴う第２の状態を有する。第１および第２のキャパシタンス値は異なる。この例においては、電子のスピン配向が量子ビットの第１の状態において反平行であり、量子ビットの第２の状態において平行である。第１の状態においては、第１および第２の量子ドットの間のトンネリングが可能である。第２の状態においては、スピンブロッケードに起因してトンネリングが抑圧される。したがって、第１のキャパシタンスは、第２のキャパシタンスより遙かに大きい。第１のキャパシタンスは、フェムトファラッドの範囲内となり得るが、量子ビットの特性に依存することになる。
【0094】
幾何学的キャパシタンスは、次式を使用して見積もることが可能である。
これにおいてεｄｉｅは、薄い誘電体層の比誘電率であり、Ｌｇおよびｔｇは、それぞれ金属領域の長さおよび厚さであり、Ｓｖｖは、ナノワイヤの長手方向の軸に対して垂直な方向における第１および第２の金属領域の間の間隔である。例示的な値、Ｌｇ＝５０ナノメートル、ｔｇ＝１０ナノメートル、およびＳｖｖ＝１０ナノメートルを使用すると、二酸化シリコンの薄い誘電体層を使用するデバイスについての幾何学的キャパシタンスは、約２アトファラドになる。これは、第１のキャパシタンスより遙かに小さい。
これにおいてεｄｉｅは、薄い誘電体層の比誘電率であり、Ｌｇおよびｔｇは、それぞれ金属領域の長さおよび厚さであり、Ｓｖｖは、ナノワイヤの長手方向の軸に対して垂直な方向における第１および第２の金属領域の間の間隔である。例示的な値、Ｌｇ＝５０ナノメートル、ｔｇ＝１０ナノメートル、およびＳｖｖ＝１０ナノメートルを使用すると、二酸化シリコンの薄い誘電体層を使用するデバイスについての幾何学的キャパシタンスは、約２アトファラドになる。これは、第１のキャパシタンスより遙かに小さい。
【0095】
寄生キャパシタンスは、任意の金属領域と電気的グラウンド状態の間において生じ得る。しかしながら、通常、寄生キャパシタンスは小さく、たとえば、約０．１乃至０．２フェムトファラッドである。寄生キャパシタンスの値は、通常、製造者によって示され、量子ビット測定パラメータを最適化する計算に組み込むことが可能である。キャパシタンスにおける変化は、ＬＣ共振器回路の共振周波数への影響を有し、したがって、測定を行うときには考慮に入れる必要がある。
【0096】
別の例においては、デバイスが、第１および第２の金属層を覆い、かつ任意で第１および第２の金属層の間のギャップを完全に、または部分的に占有する追加の誘電体層を包含する。この追加の誘電体層は、窒化シリコンＳｉ３Ｎ４から作ることができ、近隣の金属領域の間の電気的な分離の確保、および電気的および／または物理的ダメージに対する保護の提供に使用される。この追加の誘電体層は、任意の電気的絶縁材料から作ることもできる。
【0097】
さらなる例においては、第１の金属領域４１４がＴｉＮを包含し、第２の金属領域４２４がポリシリコンを包含する。この例においては、第１の金属領域４１４がＬＣ共振器内のインダクタを備える。しかしながら、第２の金属領域４２４は、インダクタンスに寄与しない。
【0098】
図５は、本発明の実施態様に従った量子デバイスを組み立てる方法を図解している。ステップ５０１において、半導体層の上に誘電体層が配置されて機能性境界面が形成される。誘電体層は、電気的絶縁層を備える。一例においては、半導体層がシリコンを包含し、誘電体層が二酸化シリコンまたは比誘電率の高い二酸化ハフニウム等の材料を包含する。別の例においては、半導体層が、ガリウムヒ素、ヒ化インジウム、シリコンゲルマニウム、グラフェン、カーボンナノチューブ、または炭化シリコンのうちの任意の１つを包含し、誘電体層が、熱成長させた酸化物または原子層堆積を使用して堆積させた高ｋ誘電体材料を包含する。１つの例においては、半導体層が、３０から１４０ナノメートルまでの間の幅を伴うナノワイヤである。別の例においては、半導体層が平坦なプラトー領域であり、誘電体層が薄い領域と厚い領域を包含する。薄い領域の幅は、３０から１４０ナノメートルまでの間である。
【0099】
ステップ５０２においては、第１の金属領域が誘電体層の上に配置される。ステップ５０３においては、第１の金属領域から横方向に分離されて第２の金属領域が誘電体層の上に配置される。横方向の間隔は、通常、１０から１００ナノメートルまでの間である。第１および第２の金属領域は、第１および第２の金属領域の下の機能性境界面にそれぞれ第１および第２の閉じ込め領域を誘導することが可能となるように電気的に接続するべく配置される。第１および第２の閉じ込め領域は、結合されて第１の状態および第２の状態を有する量子ビットを形成する。量子ビットは、可変キャパシタンスを有し、量子ビット状態の測定または推定に使用することが可能なＬＣ共振器回路内のキャパシタを備える。
【0100】
第１および第２の金属領域は、窒化チタン、窒化ニオブ、または窒化ニオブチタン等の高い運動インダクタンスを伴う材料を包含する。第１および第２の金属領域は、ＬＣ共振器回路内の第１および第２のインダクタを備える。代替例においては、第１の金属領域だけがＬＣ共振器回路内のインダクタを備える。ＬＣ共振器回路は、インダクタンスの値と量子ビットの可変キャパシタンスに依存する第１および第２の共振周波数を有する。
【0101】
第１および第２の金属領域の寸法は、それらのインダクタンスに影響する。第１および第２の金属領域の長さは、通常、７から１００ナノメートルまでの間である。長さは、第１および第２の閉じ込め領域のサイズおよびインダクタンスに影響し、より長い第１および第２の金属領域は、結果としてより大きな第１および第２の閉じ込め領域とより低いインダクタンスをもたらすことになる。第１および第２の金属領域は、通常、閉じ込め領域から離れる方向に、第１および第２の金属領域の望ましいインダクタンスに応じて１乃至１００マイクロメートルで伸長する。より大きなインダクタンスが必要とされる場合には、より先まで伸長するべく第１および第２の金属領域が設計される。
【0102】
表１は、窒化チタン（ＴｉＮ）、窒化ニオブ（ＮｂＮ）、および窒化ニオブチタン（ＮｂＴｉＮ）についての平方当たりの運動インダクタンスの値を示している。運動インダクタンスの値は、表１に与えられている厚さについて実験的に決定され、材料の運動インダクタンスの比較を厚さとは独立して提供するべく正規化されている。臨界温度Ｔｃもまた、これら３つの材料について与えられている。ＴｉＮについての実験的な値は、Ｓｈｅａｒｒｏｗ（シーアロウ）ほか著「Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ（アプライド・フィジクス・レターズ）」：第１１３巻、２１２６０１（２０１８年）に掲載された。ＮｂＮについての実験的な値は、Ｈａｙａｓｈｉ（ハヤシ）ほか著「Ｊｏｕｒｎａｌ ｏｆ Ｐｈｙｓｉｃｓ（ジャーナル・オブ・フィジクス）」：Ｃｏｎｆｅｒｅｎｃｅ Ｓｅｒｉｅｓ（カンファレンス・シリーズ）、第５０７巻、０４２０１５（２０１４年）に掲載された。ＮｂＴｉＮについての実験的な値は、Ｓａｍｋｈａｒａｄｚｅ（サムクハラズ）ほか著「Ｐｈｙｓｉｃａｌ Ｒｅｖｉｅｗ Ａｐｐｌｉｅｄ（フィジカル・レビュー・アプライド）」：第５巻、０４４００４（２０１６年）に掲載された。
【0103】
【0104】
ここで、運動インダクタンスの高い任意の材料がこの中で述べられているデバイスの第１および／または第２の金属層としての使用に適することに注意を要する。いくつかの超電導体は高い運動インダクタンスを有している。通常、無秩序超電導体は、より高い平方当たりの運動インダクタンスを有する。さらにまた、より低い臨界温度を伴う超電導体は、通常、より高い運動インダクタンスを有する。
【0105】
インダクタンスに及ぶ第１および第２の金属領域の寸法の効果は、次の表２に与えられている値を使用して知ることが可能である。表２は、窒化チタンを使用して５０ナノヘンリーのインダクタンスを達成するに必要とされる第１および第２の金属領域のそれぞれの厚さｔｇ、長さＬｇ、および伸長部分ｄｇの例示的な値を示している。
【0106】
【0107】
第１および第２の金属領域の配置に続いて、別の例示的な組み立て方法は、第１および第２の金属層を覆うマスキング層を配置するステップをさらに含む。マスキング層は、ポリシリコンまたはアルミニウム等の導電性材料を包含する。このデバイスの製造プロセスは、デバイスのソースおよびドレイン電極を画定するセルフアライメント注入プロセスを伴うことができる。その場合において、マスキング層は、下にある金属領域を保護する。
【0108】
本発明の実施態様に従った量子デバイスは、業界標準の相補型金属酸化膜半導体製造プロセスを使用して製造することが可能である。
【0109】
図６は、本発明の実施態様に従った量子デバイスの断側面図の図解である。図６においては、デバイスがシリコンを包含する基板６００を含んでいる。このデバイスは、基板６００から突出してフィン型電界効果トランジスタＦｉｎＦＥＴを形成するシリコン・フィン６０１を包含する。この例においては、シリコン基板６００がエッチングされ、基板の残りの部分から突出するフィン６０１が形成される。
【0110】
二酸化シリコンを包含する薄い誘電体層６０３がフィン６０１の上に配置される。第１および第２の金属領域６１４、６２４が配置され、フィン６０１の２つのエッジの上に重ねられる。第１および第２の金属領域６１４、６２４は、デバイス内のＬＣ共振器内の第１および第２のインダクタを備える。第１および第２の金属領域６１４、６２４は、それぞれ、第１および第２のゲート電極６１６、６２６へ向かって伸長する。
【0111】
薄い誘電体層６０３とフィン６０１の間に機能性境界面が形成される。薄い誘電体層６０３は、基板６００およびフィン６０１を覆うが、第１および／または第２の金属領域６１４、６２４にバイアスが印加されたときにフィン６０１の幾何形状がフィン６０１の電界効果を強化する。その結果として、第１の量子ドット６１０を、第１の金属領域６１４の下のシリコン・フィン６０１と薄い誘電体層６０３の間の機能性境界面におけるフィン６０１の隅に支持することが可能になる。同様に、第２の量子ドット６２０を、第２の金属領域６２４の下の機能性境界面におけるフィン６０１の隅に支持することが可能である。第１および第２の量子ドット６１０、６２０は、トンネル結合されて二重量子ドットを形成することが可能である。二重量子ドットは、２つの量子状態を有する量子ビットを形成し、デバイスのＬＣ共振器回路内のキャパシタを備える。第１および第２の量子ドット６１０、６２０は、それぞれ、第１および第２の金属領域６１４、６２４に対するバイアス電位の印加によって誘導することが可能である。
【0112】
極低温度においては、第１および第２の量子ドット６１０、６２０のそれぞれを、第１および／または第２の金属領域６１４、６２４への適切なバイアス電位の印加に応答する単一電子の閉じ込めに使用することが可能である。ある特定の条件の下においては、量子ドット６１０、６２０の間を電子が前後にトンネリングすることが可能である。しかしながら、別の特定の条件の下においては、スピンブロッケードに起因してトンネリングが抑圧される。したがって、二重量子ドットは、トンネリングが量子力学的に抑圧されない場合に高いキャパシタンスを伴う可変キャパシタとして振る舞う。この例における二重量子ドットの最大キャパシタンスは、１から１０フェムトファラッドまでの間である。デバイスのキャパシタンスは、量子ビットの状態をはじめ、デバイスの幾何形状および材料特性に依存する。したがって、ＬＣ共振器回路の共振周波数もまた量子ビットの状態に依存する。量子ビットの状態とＬＣ共振器回路の共振周波数の間における関係は、周波数依存電力伝達の測定を通じて量子ビットの状態を推定するために使用することが可能である。
【0113】
図７は、本発明の実施態様に従った量子デバイスの断側面図の図解である。図７においては、デバイスがシリコンを包含する基板７００を含んでいる。非一様な厚さを有する誘電体層７０２、７０３が、基板７００の上敷きされる。誘電体層７０２、７０３は、薄い領域７０３と厚い領域７０２を包含する。この例においては、誘電体層７０２、７０３が、二酸化シリコンを包含する連続した領域である。
【0114】
誘電体層の薄い領域７０３は、実質的に矩形のエリアを占有する。その矩形のエリアは、第１のエッジおよび第２のエッジを有する。デバイスは、第１のエッジにおいて誘電体層の薄い領域７０３の部分と厚い領域７０２の部分の上に重なる第１の金属領域７１４を包含する。またデバイスは、第２のエッジにおいて誘電体層の薄い領域および厚い領域７０２、７０３の部分の上に重なる第２の金属領域７２４を包含する。第１および第２の金属領域７１４、７２４は、この例においてはＮｂＴｉＮを包含する。代替例においては、第１および第２の金属領域がＴｉＮまたはＮｂＮを包含する。第１および／または第２の金属領域にバイアスが印加されたときには、より薄い誘電体層の部分における電界効果がより強くなる。その結果として、第１および第２の金属領域７１４、７２４の下の薄い誘電体層７０３と半導体層７００の間に機能性境界面が形成される。第１および第２の量子ドット７１０、７２０を、それぞれ、第１および第２の金属領域７１４、７２４の下の機能性境界面に誘導することが可能である。
【0115】
別の例においては、断面で示されたときのデバイスが、２つの薄い領域と３つの厚い領域を包含する。薄い領域は、デバイスの異なる領域内において互いに接続することができ、厚い領域もまた、ほかの場所で互いに接続することができる。この例においては、第１の金属領域が第１の厚い領域と第１の薄い領域の上、さらに任意として第２の厚い領域の部分に上敷きされる。第２の金属領域は、第２の薄い領域と第３の厚い領域の上、さらに任意として第２の厚い領域の部分に上敷きされる。第１および第２の金属領域は、それにもかかわらず、電気的かつ物理的に分離されている。
【0116】
図７に示されているデバイスは、二重量子ドットを包含する単一量子ビットを図解している。このデバイスは、量子ビットのアレイを支持するべくスケーリングすることができる。さらなる金属領域を、少なくとも誘電体層の薄い領域内において誘電体層の上に重ねて配置することができる。たとえば、第３および第４の金属領域を、第１および第２の金属領域から横方向に分離させて誘電体層の薄い領域の上に重ねて配置することができる。
【0117】
さらなる修正においては、誘電体層の薄い領域を任意の形状にすることが可能である。通常、それぞれの誘電体層の薄い領域の形状は、２つの平行なエッジを包含する。しかしながら、これらのエッジの間の間隔は、誘電体層の薄い領域の長さに沿って変化させることができる。また薄い領域は、量子ビットの２次元アレイを支持するべく非線形とすることもできる。
【0118】
図８は、本発明の実施態様に従った量子ビットの測定または読み出しを行うための方法を図解している。この方法は、この中に述べられている本発明の実施態様に従ったデバイスのいずれに対しても行うことが可能である。デバイスは、次に詳説する方法のステップを実行する前に、極低温度に冷却される。この例においては、デバイスが４．２ケルビンより低く冷却される。しかしながら、代替例においては、動作温度、すなわち方法の実行が可能な温度が異なることがある。
【0119】
動作温度は、第１の金属領域のために使用する材料に依存する。第１の金属領域が、ＬＣ共振器内のインダクタを提供するのに必要な高い運動インダクタンスの特性を呈するためには、第１の金属領域が、臨界温度Ｔｃより低い温度まで冷却されなければならない。たとえば、見積もられる窒化チタンの臨界温度は、２ケルビンより低く、見積もられる窒化ニオブの臨界温度は、１３乃至１５ケルビンであり、見積もられる窒化ニオブチタンの臨界温度は、９ケルビンである。
【0120】
動作温度は、量子ドットのサイズにも依存する。量子ドット内に電荷担体を閉じ込めるためには、熱エネルギが量子ドットの帯電エネルギより遙かに低くなければならない。より大きな量子ドットは、より小さい帯電エネルギを有することになり、その結果として、電荷担体を閉じ込めるために動作温度をより低くする必要がある。
【0121】
ステップ８０１においては、第１のバイアス電位が第１の金属領域に対して印加され、第２のバイアス電位が第２の金属領域に対して印加される。第１および第２の金属領域は、たとえば図４Ａに示されているとおりに直列に、またはたとえば図４Ｂに示されているとおりに並列に配置されていることがある。第１および第２のバイアス電位は、第１の量子ドットを第１の金属領域の下の半導体層と薄い誘電体層の間の機能性境界面に誘導し、第２の量子ドットを第２の金属領域の下の機能性境界面に誘導するような値になる。この例における第１および第２のバイアス電位は、実質的に同じであり、約０．５ボルトである。第１および第２のバイアス電位の適切な値は、デバイスの幾何形状に依存することになる。
【0122】
極低温度においては、第１および第２のバイアス電位の大きさを、第１および第２の量子ドットのそれぞれに単一電子、またはいくつかの電子を閉じ込めるべく選択することが可能である。この例においては、単一電子が量子ドットのそれぞれに閉じ込められる。
【0123】
第１および第２の量子ドットは、二重量子ドットを形成するようにトンネル結合される。特定の条件の下においては、第１の量子ドットから第２の量子ドットへ、また第２の量子ドットから第１の量子ドットへ単一電子をトンネリングさせることが可能である。２つの量子ドットの間において単一電子がトンネリングするときの二重量子ドットのキャパシタンスは、比較的大きい。
【0124】
二重量子ドットは、第１および第２の量子ドット内の相対的な電子スピン状態によって定義される２つの量子状態を有する量子ビットを形成する。この例においては、電子スピンが反平行であるとき、量子ビットが第１の状態にあり、電子スピンが平行であるときは、量子ビットが第２の状態にある。第２の状態においては、スピンブロッケードに起因してトンネリングが抑圧されることから、第１の量子ビット状態のキャパシタンスの方が第２の量子ビット状態のそれより大きい。
【0125】
ステップ８０２においては、電源を使用して高周波信号が第１の金属領域に対して印加される。この高周波信号の周波数は、二重量子ドットと第１および第２の金属領域を包含するＬＣ共振器回路の共振周波数に対応する。ＬＣ共振器回路の共振周波数は、二重量子ドットのキャパシタンスに依存する。二重量子ドットのキャパシタンスは、上に述べられているとおり、量子ビットの状態に依存する。
【0126】
この例においては、高周波信号の周波数が、量子ビットが第１の状態にあるときのＬＣ共振器回路の共振周波数に対応する。より大きなキャパシタンスは、より低い共振周波数に対応する。より低い周波数信号の印加は、より少ない寄生損失を結果としてもたらす。
【0127】
ステップ８０２においては、高周波励起の振幅が、量子ドットの間のトンネル結合電圧Ｖｉｎよりそれが小さくなるように選択される。したがって、第１および第２の量子ドットの間における電子のトンネリングはない。トンネル結合電圧は、次式によって決定される。
これにおいて、ｅは、電子の電荷であり、αは、ゲートレバーアームであり、Δは、トンネル結合エネルギであり、Ｑは、ＬＣ共振器の品質係数である。ゲートレバーアームは、第１の金属領域の、第１および第２の量子ドットに対するそれぞれのゲート・キャパシタンスと各量子ドットの総キャパシタンスの比の間の差として定義される。一例において、α＝０．５、Δ＝１０μｅＶ、およびＱ＝１０００であるとき、トンネル結合電圧Ｖｉｎ＝１０ ｎＶがもたらされる。
これにおいて、ｅは、電子の電荷であり、αは、ゲートレバーアームであり、Δは、トンネル結合エネルギであり、Ｑは、ＬＣ共振器の品質係数である。ゲートレバーアームは、第１の金属領域の、第１および第２の量子ドットに対するそれぞれのゲート・キャパシタンスと各量子ドットの総キャパシタンスの比の間の差として定義される。一例において、α＝０．５、Δ＝１０μｅＶ、およびＱ＝１０００であるとき、トンネル結合電圧Ｖｉｎ＝１０ ｎＶがもたらされる。
【0128】
ステップ８０３においては、第１および第２の金属領域の間にバイアス差が印加される。そのバイアス差は、ステップ８０１において印加される第１および第２のバイアス電位と比較すると小さい。バイアス差は、トンネル結合電圧より大きい。通常、バイアス差は、数ミリボルトである。バイアス差は、選択されるバイアス差が第１および第２の金属領域の間に存在し、かつ高周波信号が第１の金属領域に印加されているときに、量子ビットが第１の状態にあれば、第１および第２の量子ドットの間を電子が前後にトンネリングすることになり、その結果として高いキャパシタンス状態となるように選択される。それに代わり、量子ビットが第２の状態にある場合には、トンネリングが大きく抑圧されることになり、結果として低いキャパシタンス状態がもたらされる。
【0129】
ステップ８０４においては、第１または第２の金属領域に接続されたプローブを使用してＬＣ共振器回路を通る電力伝達が測定される。量子ビットが第１の状態にあれば、共振周波数が高周波信号の周波数と整合し、電力伝達が高くなる。量子ビットが第２の状態にあれば、電力伝達が低くなる。第１の金属領域に接続されたプローブを使用して反射電力伝達Ｓ１１を測定することが可能である。それに代えて、第２の金属領域に接続されたプローブを使用して順方向電力伝達Ｓ２１を測定することが可能である。
【0130】
この例においては、電力伝達の測定がベクトルネットワークアナライザを使用して行われる。代替例においては、高周波電圧源と電力センサを使用して電力伝達を測定することが可能である。電力センサは、たとえば、ダイオードとすることができる。
【0131】
代替例においては、ステップ８０２における高周波信号が量子ビットの第２の状態の共振周波数に対応する。この例においては、量子ビットが第１の状態にある場合に、回路の共振周波数が高周波信号の周波数と整合しないことになり、電力伝達が低くなる。量子ビットが第２の状態にあれば、電力伝達が高くなる。
【0132】
図９は、本発明の実施態様に従った量子デバイスを表した回路図である。デバイスは、破線のエリアＡの中に表されている。第１の金属領域は、ＬＣ共振器回路内の第１のインダクタンスを伴う第１のインダクタＬ１を備える。第２の金属領域は、ＬＣ共振器回路内の第２のインダクタンスを伴う第２のインダクタＬ２を備える。第１および第２のインダクタＬ１、Ｌ２は、ＬＣ共振器回路内の第１のキャパシタＣ１を備える二重量子ドットと直列である。ここでは、二重量子ドットのキャパシタンスが量子ビットの状態に従って変化することに注意を要する。
【0133】
回路図内には、オフチップ検出エレクトロニクスもまた図解されている。回路の動作周波数を調整する追加の構成要素を使用して回路を操作することが可能である。第２および第３のキャパシタＣ２、Ｃ３は、オフチップ検出エレクトロニクスの寄生キャパシタンスを表す。第２および第３のキャパシタＣ２、Ｃ３は、総寄生キャパシタンスを表し、この例においては、そのキャパシタンスが、第２および第３のキャパシタＣ２、Ｃ３のそれぞれについて約２００フェムトファラッドである。代替例においては、第２のキャパシタＣ２のキャパシタンスと第３のキャパシタＣ３のキャパシタンスが異なるとすることができる。
【0134】
第４および第５のキャパシタＣ４、Ｃ５は、デカップリング・キャパシタを表す。この例においては、第４および第５のキャパシタＣ４、Ｃ５のキャパシタンスのそれぞれが約０．２５ピコファラドである。これらのデカップリング・キャパシタは、デバイスへの最大電力伝達を可能にし、そのことが、量子ビット状態の測定のための最大感度を提供する。第４および第５のキャパシタＣ４、Ｃ５は、共振において回路を通る最大電力伝達の調整に使用することが可能である。
【0135】
さらに回路は、デバイスが量子ビット動作ポイントとなるように第１および第２の金属領域のＤＣバイアスをオフセットするべく使用することが可能な第１および第２のバイアス・ティー（図示せず）を含むことができる。バイアス・ティーのそれぞれは、抵抗がより大きな１メガオームを超える抵抗器を包含することができ、デカップリング・キャパシタとデバイスの間に位置決めすることができる。
【0136】
図９に図解されている回路の共振周波数は、第１および第２のインダクタと、第１、第２、第３、第４、および第５のキャパシタに依存する。最大電力伝達は、回路の共振周波数において生じる。図１０Ａおよび１０Ｂは、順方向電力伝達Ｓ２１を、第１のキャパシタンスの２つの値についての周波数の関数として図解している。回路の応答がシミュレートされている。
【0137】
図１０Ａは、第１のキャパシタンスが１０フェムトファラッドのときの順方向電力伝達を図解している。これらの入力値を使用すると、回路の共振周波数は約５．１５ギガヘルツであることが期待される。第１のキャパシタンスの第２の値、すなわち５フェムトファラッドのときには、図１０Ｂに示されているとおり、回路の共振周波数は約７．２０ギガヘルツであることが期待される。
【0138】
図１１Ａおよび１１Ｂは、本発明の実施態様に従った量子デバイスの平面図を略図的に図解している。これらのデバイスは、それぞれ、外部電源と電気的に接続されるソース電極１００２およびドレイン電極１００３を包含する。これらのデバイスは、複数の量子ビット状態を読み出すために必要となる高周波源および検出器の数を減ずるべく高周波マルチプレクサを包含することができる。
【0139】
図示されているデバイスのアーキテクチャは、１つのナノワイヤ１００１と、複数の量子ビット・ユニット・セル１０２１～１０２４、１０４１～１０４３を図解している。図１１Ａおよび１１Ｂは、高ドープ領域１００４および無ドープ領域１００５を略図的に示す。図１１Ａは、４つの量子ビット・ユニット・セル１０２１～１０２４を図解し、図１１Ｂは、３つの量子ビット・ユニット・セル１０４１～１０４３を図解する。参考のために述べるが、図４Ｂおよび図６は、単一の量子ビット・ユニット・セルを伴う類似のデバイスを図解する。
【0140】
図１１Ａにおいては、ナノワイヤがシリコンゲルマニウム（ＳｉＧｅ）ナノワイヤである。代替例においては、ナノワイヤがヒ化インジウム（ＩｎＡｓ）ナノワイヤである。各量子ビット・ユニット・セル１０２１～１０２４は、ＳｉＧｅナノワイヤ１００１の対向する側に位置決めされた２つの金属領域１０１１～１０１８を包含する。ナノワイヤ１００１の無ドープ領域１００５は、金属領域１０１１～１０１８の下においてナノワイヤ１００１の両エッジまで伸長し、金属領域１０１１～１０１８は、薄い誘電体層（図示せず）によってナノワイヤ１００１から電気的に分離される。第１の量子ビット・ユニット・セル１０２１は、第１および第２の金属領域１０１１、１０１２を包含する。第２の量子ビット・ユニット・セル１０２２は、第３および第４の金属領域１０１３、１０１４を包含する。第３の量子ビット・ユニット・セル１０２３は、第５および第６の金属領域１０１５、１０１６を包含する。第４の量子ビット・ユニット・セル１０２４は、第７および第８の金属領域１０１７、１０１８を包含する。代替例においては、デバイスがさらなる量子ビット・ユニット・セル、またはより少ない量子ビット・ユニット・セルを包含する。ソースとドレイン電極１００２、１００３の間の間隔は、量子ビット・ユニット・セルの数に従って修正することが可能である。各金属領域１０１１～１０１８は、ゲート電極（図示せず）と電気的に接続される。金属領域１０１１～１０１８は、デバイス内の唯一のインダクタを備える。外部インダクタは存在しない。
【0141】
この例においては、量子ビット・ユニット・セルのそれぞれが、実質的に同じ幾何学的特性を有し、その結果として類似する電子特性を有する。たとえば、金属領域１０１１～１０１８のそれぞれは、実質的に同じ長さであり、その結果として実質的に同一のインダクタンスを有する。したがって、量子ビット・ユニット・セル１０２１～１０２４のそれぞれの共振周波数が類似することになる。各量子ビットの状態は、第１の量子ビット・ユニット・セル１０２１内の量子ビット、第２の量子ビット・ユニット・セル１０２２内の量子ビット、第３の量子ビット・ユニット・セル１０２３内の量子ビット、および第４の量子ビット・ユニット・セル１０２４内の量子ビットの測定を順次行うことによって測定または推定することができる。
【0142】
さらにまた、各ペアの金属領域（すなわち、第１および第２の金属領域１０１１、１０１２、第３および第４の金属領域１０１３、１０１４、第５および第６の金属領域１０１５、１０１６、第７および第８の金属領域１０１７、１０１８）の間における間隔は実質的に同じである。このことは、各量子ビット・ユニット・セル１０２１～１０２４内に誘導することが可能な二重量子ドット・量子ビットが、デバイスの不完全性から結果として招かれる変動を計算に組み入れた範囲で類似する電子特性を有するということになる。デバイスの不完全性は、たとえば、材料の瑕疵または処理の不規則性から生じることがある。
【0143】
量子ビット・ユニット・セル１０２１～１０２４は、ナノワイヤ１００１の長手方向の軸に沿って分離される。第３および第４の金属領域は、ナノワイヤの長手方向の軸に沿って第１および第２の金属領域から横方向に分離される。それぞれの隣接する金属領域の間における横方向の間隔は、重なりが存在しないようなものとする。この例においては、量子ビット・ユニット・セルの間における間隔は実質的に同じである。たとえば、第１の量子ビット・ユニット・セル１０２１内の第１の金属領域１０１１および第２の量子ビット・ユニット・セル１０２２内の第３の金属領域１０１３の間における間隔は、１０から１００ナノメートルまでの間である。
【0144】
代替例においては、隣接する量子ビット・ユニット・セルの間における間隔は異なってもよい。たとえば、第１と第３の金属領域１０１１、１０１３の間における間隔を、第３と第５の金属領域１０１３、１０１５の間における間隔より大きくすることができる。しかしながら、ナノワイヤに沿った金属領域の配置は、実質的に対称であり、したがって、第１と第３の金属領域１０１１、１０１３の間における間隔は、第２と第４の金属領域１０１２、１０１４の間における間隔と、製造許容誤差を許容した範囲で同一である。
【0145】
図１１Ｂにおいては、ナノワイヤ１００１がシリコンを包含する。第１の量子ビット・ユニット・セル１０４１が第１および第２の金属領域１０３１、１０３２を包含し、第２の量子ビット・ユニット・セル１０４２が第３および第４の金属領域１０３３、１０３４を包含し、第３の量子ビット・ユニット・セル１０４３が第５および第６の金属領域１０３５、１０３６を包含する。代替例においては、デバイスがさらなる量子ビット・ユニット・セル、またはより少ない量子ビット・ユニット・セルを包含する。各金属領域１０３１～１０３６は、ゲート電極（図示せず）と電気的に接続される。金属領域１０３１～１０３６は、このデバイスのＬＣ共振器回路内の唯一のインダクタである。ナノワイヤ１００１の無ドープ領域１００５は、金属領域１０３１～１０３６の下においてナノワイヤ１００１の両エッジまで伸長し、金属領域１０３１～１０３６は、薄い誘電体層（図示せず）によってナノワイヤ１００１から電気的に分離される。
【0146】
この例においても、図１１Ａに関して説明したように、各量子ビット・ユニット・セル１０４１～１０４３内の金属領域のペアの間における間隔は実質的に同じであり、ナノワイヤの両方のエッジに沿って隣接する金属領域の間における間隔は実質的に同じである。しかしながら、図１１Ｂに示されたデバイスにおいては、各量子ビット・ユニット・セル１０４１～１０４３は、金属領域１０３１～１０３６の伸長部分の相違に起因して異なる共振周波数を有する。この例においては、各ペアの金属領域が、実質的に同じ距離だけ伸長している。このことは、製造プロセスを容易にし、データ抽出を簡略化することができる。この例においては、第１および第２の金属領域１０３１、１０３２の伸長部分がもっとも短い。第３および第４の金属領域１０３３、１０３４は、第１および第２の金属領域１０３１、１０３２よりわずかに先まで伸長する。第５および第６の金属領域１０３５、１０３６は、もっとも先まで伸長する。したがって、第１および第２の金属領域１０３１、１０３２のそれぞれのインダクタンスが第３および第４の金属領域１０３３、１０３４のそれぞれのインダクタンスより小さく、第５および第６の金属領域１０３５、１０３６のそれぞれのインダクタンスがもっとも大きい。
【0147】
代替例においては、第２、第４、および第６の金属領域１０３２、１０３４、１０３６が、実質的に同じ量で伸長し、第１、第３、および第５の金属領域１０３１、１０３３、１０３５だけが異なる伸長部分を有するとすることができる。この配置においては、各量子ビット・ユニット・セルの総インダクタンスがさらに修正される。
【0148】
さらなる例においては、第１、第３、および第５の金属領域１０３１、１０３３、１０３５だけがそれぞれの量子ビット・ユニット・セル１０４１、１０４２、１０４３内の唯一のインダクタを備える。第２、第４、および第６の金属領域１０３２、１０３４、１０３６は、ポリシリコンを包含し、任意のサイズとすることができ、これらのサイズは、ＬＣ共振器回路のインダクタンスに影響を与えない。これにおいても、第１、第３、および第５の金属領域１０３１、１０３３、１０３５が異なる距離で伸長し、ＬＣ共振器回路の間のインダクタンスにおける多様性をもたらすことが可能である。
【0149】
第１、第２、および第３の量子ビット・ユニット・セル１０４１～１０４３の異なるインダクタンス、したがって、異なる共振周波数に起因して、各量子ビットの状態を、周波数ドメインの多重化を使用して測定または推定することができる。
【0150】
図８は、単一量子ビット・ユニット・セルを伴うデバイスのための量子ビットの測定または読み出しを行う方法を記述している。複数の量子ビット・ユニット・セルを伴うデバイスについては、各量子ビット・ユニット・セル内の量子ビットの状態の測定または推定に時間ドメインおよび／または周波数ドメインの多重化を採用することが可能である。
【0151】
たとえば、時間ドメインの多重化の方法を、図１１Ａに示されているデバイス内の量子ビットのそれぞれの状態の測定に使用することができる。この例においては、高周波信号が第１の金属領域に印加され、その後に続いて第１の量子ビット・ユニット・セル内の量子ビットの状態が第２の金属領域において測定されるか、または推定される。その後、高周波信号が第３の金属領域に印加され、第２の量子ビット・ユニット・セル内の量子ビットの状態が第４の金属領域において測定されるか、または推定される。
【0152】
図１１Ｂに示されているデバイスについては、周波数ドメインの多重化の方法を、量子ビットのそれぞれの状態の測定に使用することができる。この例においては、量子ビットのそれぞれの状態を同時に測定または推定することが可能である。
【0153】
代替例においては、時間および周波数ドメインの多重化の方法の組み合わせを採用することができる。たとえば、デバイスは、同じ寸法を伴ういくつかの量子ビット・ユニット・セルと異なる寸法を伴ういくつかの量子ビット・ユニット・セルを包含することができる。使用されるデバイスおよび方法の特定の実装は、望ましいデバイｗスの特性および幾何形状等の何らかの実際的制限に依存することになる。たとえば、２０個の量子ビット・ユニット・セルを伴うデバイスについて言えば、もっとも小さい金属領域のインダクタンスが望ましい値より下になる可能性があり、また、もっとも大きい金属領域のサイズが結果として大きな寄生キャパシタンスをもたらす可能性および／または結果として幾何学的制約をもたらす可能性があることから、異なる２０の伸長部分を有することは適切でないと見られる。
【0154】
上記の内容から分かるように、量子ビットの測定または読み出しを行うためのＬＣ共振器回路を有する量子デバイスが、当該デバイスを使用した量子ビットの測定または読み出しを行うための方法および当該デバイスを組み立てる方法とともに開示されている。デバイス内のＬＣ共振器回路は、キャパシタとインダクタを包含する。インダクタは、高い運動インダクタンスを伴う材料を包含する金属領域によって提供される。金属領域は、１つ以上の電子の閉じ込めに使用することが可能な量子ドットを誘導することにも適している。２つの状態を有する量子ビットを形成する二重量子ドットを、２つの近隣の金属領域を使用して誘導することが可能である。ＬＣ共振器回路内のキャパシタは、量子ビットの状態に依存して変化するキャパシタンスを有する二重量子ドット・量子ビットによって提供される。ＬＣ共振器回路の共振周波数は、そのキャパシタンスに依存する。ＬＣ共振器回路を通る電力伝達は、周波数依存であり、かつ回路の共振周波数において最大になる。量子ビットの状態は、キャパシタンスに影響を及ぼし、またそれが、共振周波数に影響を及ぼす。したがって、回路の共振周波数における電力伝達の測定を、量子ビットの状態を推定するために使用することが可能である。第１の金属領域の二重機能、すなわち量子ドットの誘導およびＬＣ共振器内のインダクタの提供は、第１の金属領域を形成する高い運動インダクタンスを伴う材料の使用とともに、結果として量子ビット読み出しケイパビリティを伴うコンパクトなデバイスをもたらす。
【符号の説明】
【0155】
１ シリコン・ナノワイヤ
２ 二酸化シリコン層
３ 誘電体層
４ 窒化チタン層
５ ポリシリコン層
６ ゲート電極
７ シリコン層
８ 二酸化シリコン層
２０１ 半導体層、シリコン層
２０２ 厚い誘電体層
２０３ 薄い誘電体層
２０４ 金属領域、金属層
２０５ マスキング層
２０６ ゲート電極
３０３ 薄い誘電体層
３０４ 金属領域
３０５ マスキング層
３０６ ゲート電極
３０７ 半導体層
３０８ 厚い誘電体層
４０１ ナノワイヤ
４０４ 高ドープ領域
４０５ 無ドープ領域
４１４ 第１の金属領域、金属層
４１６ ソース電極
４２４ 第２の金属領域、金属層
４２６ ドレイン電極
６００ 基板
６０１ シリコン・フィン、フィン
６０３ 薄い誘電体層
６１０ 第１の量子ドット
６２０ 第２の量子ドット
６１４、６２４ 第１および第２の金属領域
６１６、６２６ 第１および第２のゲート電極
７００ 基板、半導体層
７０２ 厚い領域（誘電体層）
７０３ 薄い領域（誘電体層）
７１０ 第１の量子ドット
７１４ 第１の金属領域
７２０ 第２の量子ドット
７２４ 第２の金属領域
１００１ ナノワイヤ、ＳｉＧｅナノワイヤ
１００２ ソース電極
１００３ ドレイン電極
１００４ 高ドープ領域
１００５ 無ドープ領域
１０１１～１０１８ 金属領域
１０２１～１０２４ 量子ビット・ユニット・セル
１０３１～１０３６ 金属領域
１０４１～１０４３ 量子ビット・ユニット・セル
Ｃ１ 第１のキャパシタ
Ｃ２ 第２のキャパシタ
Ｃ３ 第３のキャパシタ
Ｃ４ 第４のキャパシタ
Ｃ５ 第５のキャパシタ
Ｌ１ 第１のインダクタ
Ｌ２ 第２のインダクタ
２ 二酸化シリコン層
３ 誘電体層
４ 窒化チタン層
５ ポリシリコン層
６ ゲート電極
７ シリコン層
８ 二酸化シリコン層
２０１ 半導体層、シリコン層
２０２ 厚い誘電体層
２０３ 薄い誘電体層
２０４ 金属領域、金属層
２０５ マスキング層
２０６ ゲート電極
３０３ 薄い誘電体層
３０４ 金属領域
３０５ マスキング層
３０６ ゲート電極
３０７ 半導体層
３０８ 厚い誘電体層
４０１ ナノワイヤ
４０４ 高ドープ領域
４０５ 無ドープ領域
４１４ 第１の金属領域、金属層
４１６ ソース電極
４２４ 第２の金属領域、金属層
４２６ ドレイン電極
６００ 基板
６０１ シリコン・フィン、フィン
６０３ 薄い誘電体層
６１０ 第１の量子ドット
６２０ 第２の量子ドット
６１４、６２４ 第１および第２の金属領域
６１６、６２６ 第１および第２のゲート電極
７００ 基板、半導体層
７０２ 厚い領域（誘電体層）
７０３ 薄い領域（誘電体層）
７１０ 第１の量子ドット
７１４ 第１の金属領域
７２０ 第２の量子ドット
７２４ 第２の金属領域
１００１ ナノワイヤ、ＳｉＧｅナノワイヤ
１００２ ソース電極
１００３ ドレイン電極
１００４ 高ドープ領域
１００５ 無ドープ領域
１０１１～１０１８ 金属領域
１０２１～１０２４ 量子ビット・ユニット・セル
１０３１～１０３６ 金属領域
１０４１～１０４３ 量子ビット・ユニット・セル
Ｃ１ 第１のキャパシタ
Ｃ２ 第２のキャパシタ
Ｃ３ 第３のキャパシタ
Ｃ４ 第４のキャパシタ
Ｃ５ 第５のキャパシタ
Ｌ１ 第１のインダクタ
Ｌ２ 第２のインダクタ
【図1A】
【図1B】
【図2A】
【図2B】
【図3A】
【図3B】
【図4A】
【図4B】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10A】
【図10B】
【図11A】
【図11B】
【国際調査報告】