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▶ インターナショナル・ビジネス・マシーンズ・コーポレーションの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-03-04
(54)【発明の名称】異なる構成を有する同じレベルのＭＲＡＭスタック
(51)【国際特許分類】
H10B 61/00 20230101AFI20240226BHJP
H10N 50/10 20230101ALI20240226BHJP
H10N 50/80 20230101ALI20240226BHJP
【ＦＩ】
H10B61/00
H10N50/10 U
H10N50/80 Z
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2023555365
(86)(22)【出願日】2022-03-07
(85)【翻訳文提出日】2023-09-08
(86)【国際出願番号】 EP2022055765
(87)【国際公開番号】W WO2022194598
(87)【国際公開日】2022-09-22
(31)【優先権主張番号】17/205,190
(32)【優先日】2021-03-18
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】390009531
【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ
(74)【代理人】
【識別番号】100112690
【弁理士】
【氏名又は名称】太佐 種一
(74)【代理人】
【識別番号】100120710
【弁理士】
【氏名又は名称】片岡 忠彦
(74)【復代理人】
【識別番号】110000420
【氏名又は名称】弁理士法人ＭＩＰ
(72)【発明者】
【氏名】ミグノット、ヤン
(72)【発明者】
【氏名】ファン デル シュトラテン、オスカー
(72)【発明者】
【氏名】ハウッサメッディン、ディミトリ
【テーマコード（参考）】
4M119
5F092
【Ｆターム（参考）】
4M119AA05
4M119AA06
4M119AA11
4M119AA20
4M119BB01
4M119DD60
5F092AA12
5F092AA20
5F092AB06
5F092AC12
5F092BC04
5F092EA04
(57)【要約】
半導体デバイスが提供される。半導体デバイスは、ベース層と、ベース層上に形成された第１のＭＲＡＭデバイスと、ベース層上に形成された第２のＭＲＡＭデバイスとを含む。第１のＭＲＡＭデバイスは、第２のＭＲＡＭデバイスとは異なる性能特性を有する。
【特許請求の範囲】
【請求項1】
半導体デバイスであって、ベース層（１０２）と、
前記ベース層（１０２）上に形成された第１の磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）デバイスと、
前記ベース層（１０２）上に形成された第２のＭＲＡＭデバイスと、
を備え、
前記第１のＭＲＡＭデバイスが前記第２のＭＲＡＭデバイスとは異なる性能特性を有する、
半導体デバイス。
【請求項2】
前記第１のＭＲＡＭデバイスがキャッシュ・デバイスであり、前記第２のＭＲＡＭデバイスが永続メモリ・デバイスである、請求項１に記載の半導体デバイス。
【請求項3】
前記第１のＭＲＡＭデバイスが第１の底部電極（１０６）と、第１のＭＲＡＭスタック（１０８）と、第１の頂部電極（１１０）とを含み、前記第２のＭＲＡＭデバイスが第２の底部電極（１１８）と、第２のＭＲＡＭスタック（１２０）と、第２の頂部電極（１２２）とを含む、
請求項１に記載の半導体デバイス。
【請求項4】
前記第１の底部電極（１０６）の厚さが前記第２の底部電極（１１８）の厚さとは異なる、請求項３に記載の半導体デバイス。
【請求項5】
前記第１の頂部電極（１１０）の厚さが前記第２の頂部電極（１２２）の厚さとは異なる、請求項３に記載の半導体デバイス。
【請求項6】
前記第１のＭＲＡＭデバイスの限界寸法（ＣＤ）が前記第２のＭＲＡＭデバイスのＣＤとは異なる、請求項１に記載の半導体デバイス。
【請求項7】
前記第１のＭＲＡＭデバイスの全高が前記第２のＭＲＡＭデバイスの全高とは異なる、請求項１に記載の半導体デバイス。
【請求項8】
前記第１のＭＲＡＭスタック（１０８）の厚さが前記第２のＭＲＡＭスタック（１２０）の厚さとは異なる、請求項３に記載の半導体デバイス。
【請求項9】
前記第１のＭＲＡＭデバイスが、前記第１の底部電極（１０６）と、前記第１のＭＲＡＭスタック（１０８）と、前記第１の頂部電極（１１０）の側壁上に形成されたスペーサ層とを含み、前記第２のＭＲＡＭデバイスが、前記第２の底部電極（１１８）と、前記第２のＭＲＡＭスタック（１２０）と、前記第２の頂部電極（１２２）の側壁上に形成された第２のスペーサ層とを含む、
請求項３に記載の半導体デバイス。
【請求項10】
前記第１のＭＲＡＭデバイスおよび前記第２のＭＲＡＭデバイスがそれぞれ、固定磁化層と、絶縁障壁層と、自由磁化層とを含む、請求項１に記載の半導体デバイス。
【請求項11】
半導体デバイスを製造する方法であって、ベース層（１０２）を形成することと、
前記ベース層（１０２）上に第１のＭＲＡＭデバイスを形成することと、
前記ベース層（１０２）上に第２のＭＲＡＭデバイスを形成することと、
を含み、
前記第１のＭＲＡＭデバイスが前記第２のＭＲＡＭデバイスとは異なる性能特性を有する、
方法。
【請求項12】
前記第１のＭＲＡＭデバイスがキャッシュ・デバイスであり、前記第２のＭＲＡＭデバイスが永続メモリ・デバイスである、請求項１１に記載の方法。
【請求項13】
前記第１のＭＲＡＭデバイスを形成することが、第１の底部電極（１０６）を形成することと、前記第１の底部電極（１０６）上に第１のＭＲＡＭスタック（１０８）を形成することと、前記第１のＭＲＡＭスタック（１０８）上に第１の頂部電極（１１０）を形成することとを含み、前記第２のＭＲＡＭデバイスを形成することが、第２の底部電極（１１８）を形成することと、前記第２の底部電極（１１８）上に第２のＭＲＡＭスタック（１２０）を形成することと、前記第２のＭＲＡＭスタック（１２０）上に第２の頂部電極（１２２）を形成することとを含む、
請求項１１に記載の方法。
【請求項14】
前記第１の底部電極（１０６）の厚さが前記第２の底部電極（１１８）の厚さとは異なる、請求項１３に記載の方法。
【請求項15】
前記第１の頂部電極（１１０）の厚さが前記第２の頂部電極（１２２）の厚さとは異なる、請求項１３に記載の方法。
【請求項16】
前記第１のＭＲＡＭデバイスの限界寸法（ＣＤ）が前記第２のＭＲＡＭデバイスのＣＤとは異なる、請求項１１に記載の方法。
【請求項17】
前記第１のＭＲＡＭデバイスの全高が前記第２のＭＲＡＭデバイスの全高とは異なる、請求項１１に記載の方法。
【請求項18】
前記第１のＭＲＡＭスタック（１０８）の厚さが前記第２のＭＲＡＭスタック（１２０）の厚さとは異なる、請求項１３に記載の方法。
【請求項19】
前記第１のＭＲＡＭデバイスが、前記第１の底部電極（１０６）と、前記第１のＭＲＡＭスタック（１０８）と、前記第１の頂部電極（１１０）の側壁上に形成されたスペーサ層とを含み、前記第２のＭＲＡＭデバイスが、前記第２の底部電極（１１８）と、前記第２のＭＲＡＭスタック（１２０）と、前記第２の頂部電極（１２２）の側壁上に形成された第２のスペーサ層とを含む、
請求項１３に記載の方法。
【請求項20】
前記第１のＭＲＡＭデバイスおよび前記第２のＭＲＡＭデバイスがそれぞれ、固定磁化層と、絶縁障壁層と、自由磁化層とを含む、請求項１１に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、電気、電子、およびコンピュータの分野に関する。詳細には、本開示は、異なる構成を有する磁気抵抗ランダム・アクセス・メモリ（「ＭＲＡＭ」）デバイスのセルに関する。
【背景技術】
【0002】
ある特定のＭＲＡＭデバイスは、底部電極と、ＭＲＡＭスタックと、頂部電極とを含むように製造されることがある。一般に、ＭＲＡＭデバイスは、様々な用途で使用することができる。１つの例示的な用途は、組み込みストレージ（例えば、ｅＦｌａｓｈの置換え）である。別の例は、キャッシュ（例えば、組み込みダイナミック・ランダム・アクセス・メモリ（ｅＤＲＡＭ）、またはスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ））である。ある特定のＭＲＡＭデバイスは、２８ｎｍまたは２２ｎｍレベルの組み込みＭＲＡＭ（ｅＭＲＡＭ）であってもよい。同じチップ上に両方のタイプのＭＲＡＭ（例えば、組み込みストレージおよびキャッシュ）を提供する必要がある場合があり、異なるタイプのＭＲＡＭのこの組合せは、システム性能の面で利益をもたらす可能性がある。
【発明の概要】
【0003】
本発明の一態様によると、ベース層と、ベース層上に形成された第１の磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）デバイスと、ベース層上に形成された第２のＭＲＡＭデバイスとを備える半導体デバイスが提供され、第１のＭＲＡＭデバイスは、第２のＭＲＡＭデバイスとは異なる性能特性を有する。
【0004】
本発明の別の態様によると、半導体デバイスを製造する方法が提供され、本方法は、ベース層を形成することと、ベース層上に第１のＭＲＡＭデバイスを形成することと、ベース層上に第２のＭＲＡＭデバイスを形成することとを含み、第１のＭＲＡＭデバイスは、第２のＭＲＡＭデバイスとは異なる性能特性を有する。
【0005】
本開示の実施形態は、半導体デバイスに関する。半導体デバイスは、ベース層と、ベース層上に形成された第１のＭＲＡＭデバイスと、ベース層上に形成された第２のＭＲＡＭデバイスとを含む。第１のＭＲＡＭデバイスは、第２のＭＲＡＭデバイスとは異なる性能特性を有する。
【0006】
本開示の特定の実施形態は、半導体デバイスを製造する方法に関する。本方法は、ベース層を形成することと、ベース層上に第１のＭＲＡＭデバイスを形成することと、ベース層上に第２のＭＲＡＭデバイスを形成することとを含む。第１のＭＲＡＭデバイスは、第２のＭＲＡＭデバイスとは異なる性能特性を有する。
【0007】
上記の概要は、本開示のそれぞれの例示された実施形態またはすべての実施態様を説明することは意図されていない。
【0008】
本出願に含まれる図面は、本明細書に組み込まれ、その一部を形成する。これらの図面は、本開示の実施形態を例示し、説明とともに、本開示の原理を説明する。図面は、ある特定の実施形態の例示に過ぎず、本開示を限定するものではない。
【図面の簡単な説明】
【0009】
【図1】実施形態による、製造プロセスの中間段階におけるＭＲＡＭデバイスを含む半導体デバイスの側断面図である。
【図13】実施形態による、複数の異なるタイプのＭＲＡＭスタックを同じレベルに製造する方法を示す流れ図である。
【発明を実施するための形態】
【0010】
図中の要素は、簡単および明瞭にするために示されていることを理解されたい。商業的に実現可能な実施形態において有用または必要である可能性のあるよく理解されている要素は、簡単にするために、および図示された実施形態の理解を助けるために示されていないことがある。
【0011】
本開示は、磁気トンネル接合（「ＭＴＪ」）スタックを含むＭＲＡＭデバイス、およびＭＲＡＭデバイスを製造する方法について説明する。特に、本開示は、異なるタイプのＭＲＡＭデバイス（例えば、組み込みメモリ（例えば、永続メモリ・デバイス）およびキャッシュ）を同じレベルに含む（例えば、ＢＥＯＬベース層上の同じレベルに形成された）ＭＲＡＭデバイスについて説明する。異なるタイプのＭＲＡＭデバイスのそれぞれは、限界寸法が異なり（ＣＤ）、全高が異なり、ＭＲＡＭデバイスの構成層に対する厚さが異なり、またはＭＲＡＭデバイス層のうちの１つもしくは複数の材料組成が異なり、あるいはその組合せである場合がある。
【0012】
一般に、ストレージ・ビットは、より大きなＣＤ（６０～８０ｎｍ）および高保持スタックを有する（保磁力（ｈｉｇｈ－Ｈｃ）が高く、バイアス磁場（ｈｉｇｈ－Ｅｂ）が高いだけでなく、スイッチング電流（Ｉｃ）が高い）場合がある。このようなデバイスは、高い保持力および磁場耐性を提供することができるが、プログラミングが遅く（＞１００ｎｓ）、大量の電流を必要とする場合がある。また、キャッシュ・ビットは、より小さいＣＤ（３０～５０ｎｍ）および高速スイッチングのために最適化されたスタックを有する場合がある。Ｈｃ、Ｅｂは、はるかに低いが、プログラミング速度は１０～５０倍速くなる。スタックの違いという点では、ストレージ・ビットとキャッシュ・ビットの全体的なスタック構造は、非常に似ている場合があるが、構造および組成の詳細は、全く異なる場合がある（例えば、トンネル障壁層の厚さおよび自由層の組成）。
【0013】
本実施形態のある特定の実施形態によると、異なるタイプのＭＲＡＭデバイス（例えば、キャッシュおよびストレージ）を同じレベルに形成することによって、製造コストを下げることができ、製造プロセスを簡略化することができる。例えば、関連するＭＲＡＭデバイスが異なるレベルに形成されている場合、キャッシュ・ビットとストレージ・ビットを２つの異なる金属レベルに形成することが可能である場合があるが、追加の層間誘電体（ＩＬＤ）堆積、平坦化、およびエッチング・ステップ（ならびに追加のマスク数）が必要になる場合がある。
【0014】
一般に、フラッシュなどの他の不揮発性メモリ（ＮＶＭ）技術と比較してＭＲＡＭデバイスを使用する利点の１つは、必要な追加のマスクの数が少ない（例えば、３～５のみ）ことである。この点に関して、（すなわち、異なるレベル上に異なるＭＲＡＭタイプを形成するために）必要なマスクの数を倍増させることは、ＭＲＡＭデバイスの価値提案を損なうことになる。
【0015】
本実施形態では、キャッシュ型ＭＲＡＭデバイスを記憶領域（またはその逆）に組み込んで、相互接続長を短縮し、応答時間を改善することができる。例示的なレイアウトでは、キャッシュ・アレイは、ストレージ・ビットによって囲まれることになる。一般に、ストレージ・ビットは、ＣＤが比較的小さいキャッシュ・ビットと比較して、ＣＤがより大きく、通常、非常に大きなプロセス・ウィンドウを提供する。このように、本実施形態では、このレイアウトにより、キャッシュ・ビットのアレイ均一性が向上し、したがって、プロセス・ウィンドウを改善することができる。したがって、上述したように、本実施形態は、製造プロセス効率の改善（すなわち、より少ない半導体処理ステップおよびより少ないマスク）を実現することができ、それに関連するコスト削減を実現することができる。
【0016】
本明細書では、関連する図面を参照して本開示の様々な実施形態について説明する。本開示の範囲から逸脱することなく、代替の実施形態を考案することができる。以下の説明および図面において、要素間の様々な接続および位置関係（例えば、上、下、隣接など）が記載されていることに留意されたい。これらの接続または位置関係あるいはその両方は、別段の指定がない限り、直接的または間接的であってもよく、本開示は、この点において限定することは意図されていない。したがって、エンティティの結合は、直接的または間接的な結合のいずれかを指すことができ、エンティティ間の位置関係は、直接的または間接的な位置関係とすることができる。間接的な位置関係の例として、本明細書における層「Ｂ」の上に層「Ａ」を形成することへの言及は、層「Ａ」および層「Ｂ」の関連する特性および機能性が中間層によって実質的に変化しない限り、１つまたは複数の中間層（例えば、層「Ｃ」）が層「Ａ」と層「Ｂ」との間にある状況を含む。
【0017】
以下の定義および略語は、特許請求の範囲および明細書の解釈のために使用される。本明細書で使用される場合、用語「備える（comprises）」、「備えている（comprising）」、「含む（includes）」、「含んでいる（including）」、「有する（has）」、「有している（having）」、「含有する（contains）」もしくは「含有している（containing）」またはそれらの任意の他の変形は、非排他的な包含をカバーすることが意図されている。例えば、要素のリストを含む組成物、混合物、プロセス、方法、物品、または装置は、必ずしもそれらの要素のみに限定されず、明示的に列挙されていない、またはそのような組成物、混合物、プロセス、方法、物品、もしくは装置に固有の他の要素を含むことができる。
【0018】
以下の説明の目的のために、用語「上」、「下」、「右」、「左」、「垂直」、「水平」、「頂部」、「底部」、およびそれらの派生語は、図面において配向されるように、記載された構造および方法に関するものとする。「上にある（overlying）」、「の上に（atop）」、「上に（on top）」、「上に位置する（positioned on）」または「の上に位置する（positioned atop）」という用語は、第１の構造などの第１の要素が、第２の構造などの第２の要素上に存在し、界面構造などの介在要素が第１の要素と第２の要素との間に存在し得ることを意味する。「直接接触」という用語は、第１の構造などの第１の要素と、第２の構造などの第２の要素とが、２つの要素の界面において中間の導電層、絶縁層または半導体層なしに接続されることを意味する。例えば、「第２の要素に対して選択的な第１の要素」のような「に対して選択的な」という用語は、第１の要素をエッチングすることができ、第２の要素がエッチ・ストップとして作用することができることを意味することに留意されたい。
【0019】
簡潔にするために、半導体デバイスおよび集積回路（ＩＣ）の製造に関連する従来の技術については、本明細書で詳細に説明する場合もあれば、説明しない場合もある。さらに、本明細書に記載される様々なタスクおよびプロセス・ステップは、本明細書で詳細に説明されない追加のステップまたは機能を有するより包括的な手順またはプロセスに組み込むことができる。特に、半導体デバイスおよび半導体ベースのＩＣの製造における様々なステップはよく知られており、したがって、簡潔にするために、多くの従来のステップは、本明細書では簡潔に言及されるだけであり、またはよく知られているプロセスの詳細を提供することなく完全に省略される。
【0020】
一般に、ＩＣにパッケージングされるマイクロチップを形成するために使用される様々なプロセスは、４つの一般的なカテゴリ、すなわち、膜堆積、除去／エッチング、半導体ドーピング、およびパターニング／リソグラフィに分類される。
【0021】
堆積は、ウエハ上に材料を成長させ、コーティングし、またはその他の方法で転写する任意のプロセスである。利用可能な技術としては、とりわけ、物理的気相堆積（ＰＶＤ）、化学気相堆積（ＣＶＤ）、電気化学堆積（ＥＣＤ）、分子線エピタキシ（ＭＢＥ）、およびより最近では原子層堆積（ＡＬＤ）が挙げられる。別の堆積技術は、プラズマ化学気相堆積（ＰＥＣＶＤ）であり、これは、プラズマのエネルギーを使用して、普通ならば従来のＣＶＤに関連付けられたより高い温度が必要とされるウエハ表面での反応を誘発するプロセスである。ＰＥＣＶＤ堆積中のエネルギー・イオン衝撃も、膜の電気的および機械的特性を改善することができる。
【0022】
除去／エッチングは、ウエハから材料を除去する任意のプロセスである。例としては、エッチング・プロセス（湿式または乾式のいずれか）、化学機械平坦化（ＣＭＰ）などが挙げられる。除去プロセスの一例は、イオン・ビーム・エッチング（ＩＢＥ）である。一般に、ＩＢＥ（またはミリング）は、遠隔ブロード・ビーム・イオン／プラズマ源を利用して、物理的不活性ガス手段または化学反応性ガス手段あるいはその両方によって基板材料を除去するドライ・プラズマ・エッチング法を指す。他のドライ・プラズマ・エッチング技術と同様に、ＩＢＥは、エッチング速度、異方性、選択性、均一性、アスペクト比、および基板損傷の最小化などの利点を有する。ドライ除去プロセスの別の例は、反応性イオン・エッチング（ＲＩＥ）である。一般に、ＲＩＥは、化学反応性プラズマを使用して、ウエハ上に堆積した材料を除去する。ＲＩＥでは、プラズマは、電磁場によって低圧（真空）下で生成される。ＲＩＥプラズマからの高エネルギー・イオンは、ウエハ表面を攻撃し、ウエハと反応して材料を除去する。
【0023】
半導体ドーピングは、一般に拡散またはイオン注入あるいはその両方によって、例えばトランジスタのソースおよびドレインをドーピングすることによって電気的特性を変更することである。これらのドーピング・プロセスに続いて、炉アニーリングまたは急速熱アニーリング（「ＲＴＡ」）が行われる。アニーリングは、注入されたドーパントを活性化させる働きをする。導体（例えば、ポリシリコン、アルミニウム、銅など）および絶縁体（例えば、様々な形態の二酸化ケイ素、窒化ケイ素など）の両方の膜を使用して、トランジスタとそれらの構成要素を接続および分離する。半導体基板の様々な領域を選択的にドーピングすることにより、電圧の印加によって基板の導電度を変えることができる。これらの様々な構成要素の構造を作成することによって、何百万ものトランジスタを構築し、一緒に配線して、現代のマイクロ電子デバイスの複雑な回路を形成することができる。
【0024】
半導体リソグラフィは、半導体基板上に３次元レリーフ像またはパターンを形成し、その後そのパターンを基板に転写することである。半導体リソグラフィでは、パターンは、フォトレジストと呼ばれる感光性ポリマによって形成される。トランジスタを構成する複雑な構造と、回路の何百万ものトランジスタを接続する多数のワイヤとを構築するために、リソグラフィおよびエッチング・パターン転写ステップが複数回繰り返される。ウエハ上に印刷される各パターンは、以前に形成されたパターンに位置合わせされ、導体、絶縁体および選択的にドープされた領域が徐々に構築されて、最終的なデバイスが形成される。
【0025】
ここで、本開示の態様により具体的に関連する技術の概要に目を向けると、組み込みＤＲＡＭ（ｅＤＲＡＭ）は、特定用途向け集積回路（ＡＳＩＣ）またはマイクロプロセッサの同一ダイもしくはマルチチップ・モジュール（ＭＣＭ）上に集積されたダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）である。ｅＤＲＡＭは、半導体製造において従来のシリコン基板の代わりに層状のシリコン・絶縁体・シリコン基板を使用することを指すシリコン・オン・インシュレータ（ＳＯＩ）技術で実装されてきた。ｅＤＲＡＭ技術は、様々な程度の成功を収めてきたが、サーバ・メモリの選択肢としてのＳＯＩ技術に対する需要は、近年減少している。
【0026】
磁気トンネル接合（ＭＴＪ）を用いた磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）デバイスは、既存のｅＤＲＡＭ技術に取って代わる１つの選択肢である。ＭＲＡＭは、不揮発性メモリであり、電源を入れ直した後でも記憶された情報を取り出すことができるコンピュータ・メモリの一種である。電源を入れ直しても情報を記憶することができるというこの利点が、このメモリ技術の開発を加速させている原動力である。
【0027】
磁気ランダム・アクセス・メモリ（ＭＲＡＭ）の主要な記憶素子である磁気トンネル接合（ＭＴＪ）デバイスは、２つの強磁性層が薄い絶縁障壁（例えば、酸化アルミニウム）によって分離されて積層構造を形成する磁気記憶およびスイッチング・デバイスである。強磁性層の一方は、磁化が固定されているため、固定層またはピン止め層または基準層と呼ばれる。しかしながら、もう一方の強磁性層は、磁化が変化することができるため、自由層と呼ばれる。ＭＴＪデバイスにバイアスが印加されると、強磁性層によってスピン偏極された電子が、量子トンネリングとして知られるプロセスを通じて絶縁障壁を横切り、大きさが強磁性層の磁化の配向に依存する電流を生成する。ＭＴＪデバイスは、自由層の磁気モーメントが固定層の磁気モーメントと平行な場合に低抵抗を示し、自由層の磁気モーメントが固定層の磁気モーメントと反平行に配向している場合に高抵抗を示す。
【0028】
ＭＴＪデバイスを形成する異なる層のスタックを構築するために使用される材料および幾何学形状は、速度（すなわち、スイッチング時間）および消費電力（例えば、デバイスをある状態から別の状態に切り替えるために必要な電圧または電流あるいはその両方）の点で、デバイスの特性に影響を及ぼす要因である。上記で簡潔に説明したように、ある特定のＭＴＪデバイスは、円柱形状を有するピラー構造（すなわち、材料のスタック）を有し、１つの強磁性層の磁化を切り替えるために、電流が最上層から最下層に、またはその逆に流れる。これらのタイプのＭＴＪデバイスは、一般に、スピン・トランスファー・トルク（ＳＴＴ）ＭＴＪデバイスと呼ばれる。ある特定のＳＴＴ ＭＲＡＭデバイスは、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）デバイス（すなわち、電力が供給されている限り、メモリ内のデータ・ビットを保持するランダム・アクセス・メモリ）と比較して、スイッチング速度および耐久性に限界がある場合がある。他のタイプのＭＴＪデバイスは、スピン軌道トルク（ＳＯＴ）デバイスと呼ばれる。ＳＯＴタイプのデバイスでは、積層ピラー構造はやはり円柱形であるが、重金属導体の上にスタックを堆積させている。ＳＯＴタイプのＭＴＪデバイスでは、電流がこの導体内を水平方向に流れ、界面において強磁性層の磁化を切り替える。
【0029】
ＳＴＴ型ＭＲＡＭデバイスでは、デバイスの製造は、中間工程（ＭＯＬ）層または後工程（ＢＥＯＬ）層の形成と併せて行われることが多い。これは、組み込みＭＲＡＭと呼ばれることがあり、ＭＲＡＭデバイスは、これらの層に組み込まれるか、またはこれらの層とともに形成される。一般に、前工程（ＦＥＯＬ）とは、トランジスタおよび他の回路素子（抵抗器およびコンデンサなど）を形成し、これらを後で中間工程（ＭＯＬ）層および後工程（ＢＥＯＬ）層と電気的に接続する一連のプロセス・ステップを指す。一般に、ＭＯＬとは、トランジスタ間の局所的な電気的接続（例えば、ゲート・コンタクト形成）を提供する構造を形成するために使用される一連のウエハ処理ステップを指す。ＭＯＬ処理は、一般に、ＦＥＯＬプロセスの後およびＢＥＯＬプロセスの前に行われる。一般に、ＢＥＯＬは、個々のデバイス（トランジスタ、コンデンサ、抵抗器など）がウエハ上の配線と相互接続されるＩＣ製造の一部である。
【0030】
上述したように、ＭＲＡＭデバイスは、組み込みストレージおよびキャッシュなどの様々な異なる用途に有用である可能性がある。本明細書に記載される実施形態は、複数の異なるタイプ／構成がチップの同じレベル上に存在することができるＭＲＡＭデバイスおよびＭＲＡＭデバイスを製造する方法を提供する。
【0031】
ここで、同様の数字が同一または同様の要素を表す図面を参照し、最初に図１を参照すると、実施形態による、製造プロセスの中間段階におけるある特定の半導体デバイス１００を示す断面図が示されている。図１では、ベース層１０２が設けられている。ベース層１０２は、ある特定の電気的相互接続、配線ライン、または他のデバイスを含むことができる。例えば、ベース層１０２は、前工程（ＦＥＯＬ）素子（例えば、トランジスタ、回路素子、抵抗器、コンデンサなど）または中間工程（ＭＯＬ）素子（例えば、トランジスタ間の電気的接続、ゲート・コンタクト形成構造など）を含むことができる。ベース層１０２は、任意の適切な数の異なる構成要素を含むことができ、異なる構成要素を有する複数のサブ層を含むことができることを理解されたい。一般に、ベース層１０２は、組み込みＭＲＡＭデバイスを形成することができる開始構造として機能することができる任意の適切な層である。
【0032】
図１に示すように、ＭＲＡＭピラーは、底部電極１０６と、ＭＲＡＭスタック１０８と、頂部電極１１０とを含む。底部コンタクト１０４は、ベース層１０２と接触して形成されている。ＭＲＡＭピラーについては、底部コンタクト１０４（およびベース層１０２の一部）上に底部電極１０６が形成されている。次に、図１に示すように、底部電極１０６上にＭＲＡＭスタック１０８が形成されている。ある特定の実施形態では、ＭＲＡＭスタックは、基準層と、トンネル障壁層と、磁化自由層と、頂部電極とを含むことができ、これらは、説明を簡単かつ容易にするために図１には示されていない。トンネル障壁層は、基準層上に形成されてもよい。トンネル障壁層を形成した後、トンネル障壁層上に磁化自由層が形成される。次に、ＭＲＡＭスタック１０８の磁化自由層上に頂部電極１１０が形成される。このＭＲＡＭスタック１０８構造は、一例に過ぎず、当業者に知られている任意の他の適切なＭＲＡＭスタック構造が利用され得ることを理解されたい。この例示的なＭＲＡＭスタック構造は、１つまたは複数の追加の層を含むことができ、介在層を含むことができ、ＭＲＡＭスタック構造に関して説明した層のいずれも、複数のサブ層を含むことができることも理解されたい。
【0033】
図１に示すように、ＭＲＡＭスタック構造（すなわち、底部電極１０６、ＭＲＡＭスタック１０８、および頂部電極１１０）に対してパターニングが行われ、ＭＲＡＭデバイス・ピラーが形成されている。当業者によって理解されるように、ＭＲＡＭデバイス・ピラーは、任意の適切なパターニングおよびエッチング技術（例えば、イオン・ビーム・エッチング）によって形成することができる。ある特定の実施形態では、誘電体ライナ層１１２が、ＭＲＡＭデバイス・ピラーを封入するように形成される。誘電体ライナ層１１２は、ＳｉＮ材料または任意の他の適切な誘電体材料で構成することができる。図１に示すように、誘電体ライナ層１１２は、底部電極１０６、ＭＲＡＭスタック１０８、および頂部電極１１０の側壁表面の少なくとも一部を覆う。図１には示されていないが、誘電体ライナ層１１２は、最初に、ウエハの表面全体を共形に覆うように形成され、その後第２の層間誘電体層（図示せず）の一部を任意で形成し、その後誘電体ライナ層１１２および第２の層間誘電体層の頂部をＣＭＰプロセスによって除去して、頂部電極１１０の上面を露出させる。半導体デバイス１００は、第２の層間誘電体層を含まなくてもよく、または他の適切な層を含んでもよいことを理解されたい。誘電体ライナ層１１２の１つの機能は、ＭＲＡＭスタック１０８を酸化から保護することであってもよい。誘電体ライナ層１１２の形成に続いて、半導体デバイス１００を保護または被覆あるいはその両方を行うために酸化物層１１４が設けられる。最初に、ベース層１０２の表面全体にわたって酸化物層１１４を設けることができ、次いで、カット・マスクを使用して、２つの異なるＭＲＡＭスタック１０８に近接していない酸化物層１１４の部分を除去することができる。図１に示す例では、同じ第１のタイプの２つの異なるＭＲＡＭスタック１０８が、いずれかの隣に存在することを理解されたい。しかしながら、所与の用途またはデバイスに適切なように、任意の他の適切な数のＭＲＡＭスタック１０８が存在してもよいことを理解されたい。一例では、２つのＭＲＡＭスタック１０８は、約２００ｎｍ～約１μｍ離間されていてもよい。他の例では、隣接するＭＲＡＭスタック１０８間の間隔は、ＭＲＡＭピラーの全高の約１０倍であってもよい。
【0034】
ここで図２を参照すると、この図は、実施形態による、その後の製造プロセス後の図１の半導体デバイス１００の断面図である。図２に示すように、これは、製造プロセスにおいて、図１に示した２つのＭＲＡＭピラーとは異なる構成を有する別のＭＲＡＭピラーが追加される点であり、この追加のＭＲＡＭピラーは、図１に関して上述したものと同じレベルに（すなわち、同じベース層１０２上に）形成される。コンタクト１０４の上に第２の底部電極１１８が形成され、第２のＭＲＡＭスタック１２０および第２の頂部電極１２２を半導体デバイス１００の表面全体に共形に堆積させる。このように、少なくとも最初に、第２のＭＲＡＭピラーを形成する層（すなわち、第２の底部電極１１８、第２のＭＲＡＭスタック１２０、および第２の頂部電極１２２）がＭＲＡＭスタック１０８の頂部の上に形成される。
【0035】
ここで図３を参照すると、この図は、実施形態による、その後の製造プロセス後の図２の半導体デバイス１００の断面図である。図３に示すように、第２の頂部電極１２２上に酸化物層１２４が形成され、第２のＭＲＡＭピラーが形成される領域の酸化物層１２４上にマスク１２６が形成される。
【0036】
ここで図４を参照すると、この図は、実施形態による、その後の製造プロセス後の図３の半導体デバイス１００の断面図である。図４に示すように、マスク１２６を用いてエッチング・プロセスを行い、第２のＭＲＡＭピラー（第２の底部電極１１８、第２のＭＲＡＭスタック１２０、および第２の頂部電極１２２）をパターニングする。しかしながら、ある特定の例では、図４に示すように、この特定の領域におけるスタックの高さに起因して、エッチング動作後にスタックの残留部分（すなわち、第２の底部電極１１８’の残留部分、第２のＭＲＡＭスタック１２０’の残留部分、および第２の頂部電極１２２’の残留部分）が一部残ることがある。言い換えれば、ＭＲＡＭスタック１０８のエッジ近傍の領域から段差があるところでは、以前に堆積させた層（第２の底部電極１１８、第２のＭＲＡＭスタック１２０、および第２の頂部電極１２２）の高さは、例えば、他の領域よりも２倍または３倍厚い。理論的には、エッチング材料が、第２の底部電極１１８、第２のＭＲＡＭスタック１２０、および第２の頂部電極１２２層と比較して、ベース層１０２および底部コンタクト１０４に対して完全な（またはほぼ完全な）選択性を有する場合は、ベース層１０２を過度にエッチングすることなく残留部分を除去することが可能である場合がある。
【0037】
ここで図５を参照すると、この図は、実施形態による、その後の製造プロセス後の図４の半導体デバイス１００の断面図である。図５に示すように、第２のＭＲＡＭスタック１２０を覆うように、第２の誘電体ライナ層１２８が半導体デバイス１００全体の上に形成されている。この第２の誘電体ライナ層１２８（または第２のスペーサ層）は、ＳｉＮ材料で構成されてもよく、誘電体ライナ層１１２と同じ材料であってもよく、または異なる材料であってもよい。
【0038】
ここで図６を参照すると、この図は、実施形態による、その後の製造プロセス後の図５の半導体デバイス１００の断面図である。図６に示すように、第２の誘電体ライナ層１２８の不要な部分を除去するために、エッチング・プロセスが行われる。図６に示すように、第２の誘電体ライナ層１２８の残った部分は、第２のＭＲＡＭピラーの側壁上に存在する。ある特定の例では、第２の誘電体ライナ層１２８’の残留部分も、第２の底部電極１１８’の残留部分、第２のＭＲＡＭスタック１２０’の残留部分、および第２の頂部電極１２２’の残留部分の隣にまだ残っている可能性があることを理解されたい。
【0039】
ここで図７を参照すると、この図は、実施形態による、その後の製造プロセス後の図６の半導体デバイス１００の断面図である。製造プロセスのこの段階で、第１のＭＲＡＭピラーＨ１の全高は、第２のＭＲＡＭピラーＨ２の全高とは異なっていることが分かる。また、第１のＭＲＡＭピラーＣＤ１の限界寸法（ＣＤ）（例えば、ピラーが円柱状である場合の直径）は、第２のＭＲＡＭピラーＣＤ２のＣＤとは異なる。こうして、上述したように、ＭＲＡＭデバイスのうちのあるものは、１つのタイプの用途（例えば、ストレージ）に適した構造特性を有することができ、ＭＲＡＭデバイスのうちの他のものは、第２のタイプの用途（例えば、キャッシュ）に適した構造特性を有することができる。底部電極１０６の材料組成は、第２の底部電極１１８の材料組成と同じであっても異なっていてもよく、ＭＲＡＭスタック１０８の材料組成は、第２のＭＲＡＭスタック１２０の材料組成と同じであっても異なっていてもよく、頂部電極１１０の材料組成は、第２の頂部電極１２２の材料組成と同じであっても異なっていてもよいことを理解されたい。対応する層（例えば、底部電極１０６と第２の底部電極１１８）の高さ（または厚さ）は、第１のＭＲＡＭピラーと第２のＭＲＡＭピラーとの間で異なっていてもよいことも理解されたい。より広い意味では、第１および第２のＭＲＡＭデバイス（またはピラー）は、（すなわち、上述した異なる物理的または化学的特性のうちの１つまたは複数に起因して）互いに異なる性能特性を有することを理解すれば十分である場合がある。
【0040】
また、図７に示すように、酸化物層１１４の追加の材料を追加して、ＭＲＡＭデバイス間のすべての空間を充填し、酸化物層１１４は、平坦化層として機能することができる。ある特定の例では、酸化物層１１４は、ＣＭＰまたは何らかの他の平坦化プロセスに供されてもよい。図７に示すように、酸化物層１１４上に第２のマスク１３２が形成される。具体的には、第２のマスク１３２は、残留部分（すなわち、第２の誘電体ライナ層１２８’の残留部分、第２の底部電極１１８’の残留部分、第２のＭＲＡＭスタック１２０’の残留部分、および第２の頂部電極１２２’の残留部分）を除く領域に形成され、これらの残留部分をその後のエッチング動作において除去することができるようにする。
【0041】
ここで図８を参照すると、この図は、実施形態による、その後の製造プロセス後の図７の半導体デバイス１００の断面図である。図８に示すように、第２の誘電体ライナ層１２８’の残留部分、第２の底部電極１１８’の残留部分、第２のＭＲＡＭスタック１２０’の残留部分、および第２の頂部電極１２２’の残留部分を除去するために、エッチング・プロセスが実行されている。次いで、第２のマスク１３２を除去する。ある特定の例では、ベース層１０２および底部コンタクト１０４（追加のＭＲＡＭデバイスが形成される場合）と残留部分との間の不完全なエッチング選択性に起因して、これらのエッチング動作中に、ある特定の量の凹部（すなわち、図８に示す深さＤ３、および追加のＭＲＡＭデバイスが形成される場合には底部コンタクト１０４に対する深さＤ４）がベース層１０２内に存在する場合があることを理解されたい。
【0042】
ここで図９を参照すると、この図は、実施形態による、その後の製造プロセス後の図８の半導体デバイス１００の断面図である。図９に示すように、酸化物層１１４の追加の材料が追加され、ＭＲＡＭデバイス間のすべての空間を充填し、酸化物層１１４は、再び平坦化層として機能することができる。ある特定の例では、酸化物層１１４は、ＣＭＰまたは何らかの他の平坦化プロセスに供されてもよい。
【0043】
ここで図１０を参照すると、この図は、実施形態による、その後の製造プロセス後の図９の半導体デバイス１００の断面図である。図１０に示すように、メータライゼーション層１３４が第１および第２のＭＲＡＭデバイスと電気的に接触するように形成される。図１０に示すメータライゼーション層１３４は一例に過ぎず、任意の他の適切な構成が使用されてもよいことを理解されたい。
【0044】
ここで図１１を参照すると、この図は、実施形態による、その後の製造プロセス後の図１０の半導体デバイス１００の断面図である。図１１に示すように、第２のＭＲＡＭピラーについて上述したプロセスと同様の方法で第３のＭＲＡＭピラーを形成することができる。第３のＭＲＡＭピラーは、第３のコンタクト１０４と、第３の底部電極１３８と、第３のＭＲＡＭスタック１４０と、第３の頂部電極１４２と、第３の誘電体ライナ層１４４とを含むことができる。第３のＭＲＡＭピラーを形成するプロセスは、第２のＭＲＡＭピラーを形成するプロセスと同様であり、簡潔にするためにここでは繰り返さない。これらの異なるタイプのＭＲＡＭピラーをベース層１０２およびコンタクト１０４上に形成するプロセスを任意の回数繰り返して、特定の用途に望まれるだけの数のタイプのＭＲＡＭピラーを形成することができることを理解されたい。
【0045】
ここで図１２を参照すると、この図は、実施形態による、追加の製造工程後の、化学気相堆積酸化物再充填層を含む図２の半導体デバイスの側断面図である。図１２に示すように、図３に示す酸化物層１２４の共形堆積（すなわち、よりライナ層に近い）とは異なり、ここでは、酸化物層１２４は、ＣＶＤ酸化物再充填プロセスに従って形成され、その後表面を平坦化するためのＣＭＰプロセスが行われている。この違い以外は、残りのプロセスは、図３～図１１に関して上述したプロセスと同様であり、簡潔にするためにここでは繰り返さない。
【0046】
図１３は、実施形態による、複数の異なるタイプのＭＲＡＭスタックを同じレベルに製造する方法を示す流れ図である。図１３に示すように、動作２０２において、ＭＲＡＭスタック堆積が実行される。この動作は、図１に示す第１のＭＲＡＭピラーのパターニングの前のものであり、図２に示す第２の底部電極１１８層、第２のＭＲＡＭスタック１２０層、および第２の頂部電極１２２の形成にも対応する。動作２０４において、ＭＲＡＭスタックのパターニングが実行され、これは、図３に関して上述したプロセスに対応する。動作２０６において、ＭＲＡＭピラー構造を形成するためにエッチングが実行され、これは、図４に関して上述したプロセスに対応する。動作２０８において、ＭＲＡＭピラーの封入が実行され、これは、図５～図９に関して上述したプロセスに対応することができる。動作２１０において、別のＭＲＡＭデバイス・タイプ（例えば、図１０に示す第３のＭＲＡＭピラーなど）が形成される場合は、プロセスは、動作２０２に戻る。動作２１０において、別のＭＲＡＭデバイス・タイプが形成されない場合、プロセスは、金属スペーサ除去のための動作２１２に進み、次いで、当業者に知られているような追加の下流フロー・プロセスのための動作２１４に進む。
【0047】
様々な実施形態の説明は、例示の目的で提示されており、網羅的であることも、開示された実施形態に限定されることも意図されていない。記載された実施形態の範囲から逸脱することなく、当業者には多くの修正形態および変形形態が明らかであろう。本明細書で使用される用語は、実施形態の原理、市場で見出される技術に対する実際の適用または技術的改善を最もよく説明するために、または当業者が本明細書に開示された実施形態を理解できるようにするために選択された。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【手続補正書】
【提出日】2023-09-21
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
半導体デバイスであって、ベース層と、
前記ベース層上に形成された第１の磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）デバイスと、
前記ベース層上に形成された第２のＭＲＡＭデバイスと、
を備え、
前記第１のＭＲＡＭデバイスが前記第２のＭＲＡＭデバイスとは異なる性能特性を有する、
半導体デバイス。
【請求項2】
前記第１のＭＲＡＭデバイスがキャッシュ・デバイスであり、前記第２のＭＲＡＭデバイスが永続メモリ・デバイスである、請求項１に記載の半導体デバイス。
【請求項3】
前記第１のＭＲＡＭデバイスが第１の底部電極と、第１のＭＲＡＭスタックと、第１の頂部電極とを含み、前記第２のＭＲＡＭデバイスが第２の底部電極と、第２のＭＲＡＭスタックと、第２の頂部電極とを含む、
請求項１または２に記載の半導体デバイス。
【請求項4】
前記第１の底部電極の厚さが前記第２の底部電極の厚さとは異なる、請求項３に記載の半導体デバイス。
【請求項5】
前記第１の頂部電極の厚さが前記第２の頂部電極の厚さとは異なる、請求項３または４に記載の半導体デバイス。
【請求項6】
前記第１のＭＲＡＭデバイスの限界寸法（ＣＤ）が前記第２のＭＲＡＭデバイスのＣＤとは異なる、請求項１～５のいずれか１項に記載の半導体デバイス。
【請求項7】
前記第１のＭＲＡＭデバイスの全高が前記第２のＭＲＡＭデバイスの全高とは異なる、請求項１～６のいずれか１項に記載の半導体デバイス。
【請求項8】
前記第１のＭＲＡＭスタックの厚さが前記第２のＭＲＡＭスタックの厚さとは異なる、請求項３～５のいずれか１項に記載の半導体デバイス。
【請求項9】
前記第１のＭＲＡＭデバイスが、前記第１の底部電極と、前記第１のＭＲＡＭスタックと、前記第１の頂部電極の側壁上に形成されたスペーサ層とを含み、前記第２のＭＲＡＭデバイスが、前記第２の底部電極と、前記第２のＭＲＡＭスタックと、前記第２の頂部電極の側壁上に形成された第２のスペーサ層とを含む、
請求項３～５、８のいずれか１項に記載の半導体デバイス。
【請求項10】
前記第１のＭＲＡＭデバイスおよび前記第２のＭＲＡＭデバイスがそれぞれ、固定磁化層と、絶縁障壁層と、自由磁化層とを含む、請求項１～９のいずれか１項に記載の半導体デバイス。
【請求項11】
半導体デバイスを製造する方法であって、ベース層を形成することと、
前記ベース層上に第１のＭＲＡＭデバイスを形成することと、
前記ベース層上に第２のＭＲＡＭデバイスを形成することと、
を含み、
前記第１のＭＲＡＭデバイスが前記第２のＭＲＡＭデバイスとは異なる性能特性を有する、
方法。
【請求項12】
前記第１のＭＲＡＭデバイスがキャッシュ・デバイスであり、前記第２のＭＲＡＭデバイスが永続メモリ・デバイスである、請求項１１に記載の方法。
【請求項13】
前記第１のＭＲＡＭデバイスを形成することが、第１の底部電極を形成することと、前記第１の底部電極上に第１のＭＲＡＭスタックを形成することと、前記第１のＭＲＡＭスタック上に第１の頂部電極を形成することとを含み、前記第２のＭＲＡＭデバイスを形成することが、第２の底部電極を形成することと、前記第２の底部電極上に第２のＭＲＡＭスタックを形成することと、前記第２のＭＲＡＭスタック上に第２の頂部電極を形成することとを含む、
請求項１１または１２に記載の方法。
【請求項14】
前記第１の底部電極の厚さが前記第２の底部電極の厚さとは異なる、請求項１３に記載の方法。
【請求項15】
前記第１の頂部電極の厚さが前記第２の頂部電極の厚さとは異なる、請求項１３または１４に記載の方法。
【請求項16】
前記第１のＭＲＡＭデバイスの限界寸法（ＣＤ）が前記第２のＭＲＡＭデバイスのＣＤとは異なる、請求項１１～１５のいずれか１項に記載の方法。
【請求項17】
前記第１のＭＲＡＭデバイスの全高が前記第２のＭＲＡＭデバイスの全高とは異なる、請求項１１～１６のいずれか１項に記載の方法。
【請求項18】
前記第１のＭＲＡＭスタックの厚さが前記第２のＭＲＡＭスタックの厚さとは異なる、請求項１３～１５のいずれか１項に記載の方法。
【請求項19】
前記第１のＭＲＡＭデバイスが、前記第１の底部電極と、前記第１のＭＲＡＭスタックと、前記第１の頂部電極の側壁上に形成されたスペーサ層とを含み、前記第２のＭＲＡＭデバイスが、前記第２の底部電極と、前記第２のＭＲＡＭスタックと、前記第２の頂部電極の側壁上に形成された第２のスペーサ層とを含む、
請求項１３～１５、１８のいずれか１項に記載の方法。
【請求項20】
前記第１のＭＲＡＭデバイスおよび前記第２のＭＲＡＭデバイスがそれぞれ、固定磁化層と、絶縁障壁層と、自由磁化層とを含む、請求項１１～１９のいずれか１項に記載の方法。
【国際調査報告】