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特表2024-509667２ビット磁気抵抗ランダム・アクセス・メモリ・デバイス・アーキテクチャ
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-03-05
(54)【発明の名称】２ビット磁気抵抗ランダム・アクセス・メモリ・デバイス・アーキテクチャ
(51)【国際特許分類】
H10B 61/00 20230101AFI20240227BHJP
H10N 50/20 20230101ALI20240227BHJP
H10N 50/80 20230101ALI20240227BHJP
G11C 11/16 20060101ALI20240227BHJP
【ＦＩ】
H10B61/00
H10N50/20
H10N50/80 Z
G11C11/16 100
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2023542734
(86)(22)【出願日】2022-01-18
(85)【翻訳文提出日】2023-07-13
(86)【国際出願番号】 EP2022051028
(87)【国際公開番号】W WO2022167215
(87)【国際公開日】2022-08-11
(31)【優先権主張番号】17/168,891
(32)【優先日】2021-02-05
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】390009531
【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ
(74)【代理人】
【識別番号】100112690
【弁理士】
【氏名又は名称】太佐 種一
(74)【代理人】
【識別番号】100120710
【弁理士】
【氏名又は名称】片岡 忠彦
(72)【発明者】
【氏名】ダッタ、アシム
(72)【発明者】
【氏名】エバート、エリック、レイモンド
【テーマコード（参考）】
4M119
5F092
【Ｆターム（参考）】
4M119AA07
4M119AA11
4M119BB01
4M119DD32
4M119DD37
4M119DD46
4M119DD54
4M119EE23
4M119EE27
4M119EE33
4M119FF05
4M119FF13
4M119GG08
4M119HH01
4M119HH04
4M119JJ16
4M119KK14
5F092AA12
5F092AB08
5F092AC12
5F092BC04
(57)【要約】
磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）デバイスが、第１のビット線に選択的に接続される第１のセルと、第２のビット線に選択的に接続される第２のセルとを含む。ＭＲＡＭデバイスは、第１のセルに接続され、第２のセルに接続された共用トランジスタをさらに含む。ＭＲＡＭデバイスは、第１のセレクタ・デバイスと第２のセレクタ・デバイスとをさらに含む。第１のセレクタ・デバイスは、第１のセレクタ・デバイスに印加された電圧が閾値アクティブ化電圧より大きい場合に第１のセルを通って共用トランジスタに電流を流すように構成される。第２のセレクタ・デバイスは、第２のセレクタ・デバイスに印加された電圧が閾値アクティブ化電圧より大きい場合に第２のセルを通って共用トランジスタに電流を流すように構成される。ＭＲＡＭセルは、共用トランジスタのゲートに接続されたワード線をさらに含む。
【特許請求の範囲】
【請求項1】
磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）デバイスであって、第１のビット線に接続された第１のセルと、
第２のビット線に接続された第２のセルと、
前記第１のセルに接続され、前記第２のセルに接続された共用トランジスタと、
前記第１のセルに対応する第１のセレクタ・デバイスであって、前記第１のセレクタ・デバイスに印加された電圧が閾値アクティブ化電圧より大きい場合に前記第１のセルを通って前記共用トランジスタまで電流を流すように構成されている、前記第１のセレクタ・デバイスと、
前記第２のセルに対応する第２のセレクタ・デバイスであって、前記第２のセレクタ・デバイスに印加された電圧が前記閾値アクティブ化電圧より大きい場合に前記第２のセルを通って前記共用トランジスタまで電流を流すように構成されている、前記第２のセレクタ・デバイスと
を含む、ＭＲＡＭデバイス。
【請求項2】
前記共用トランジスタがソース線に接続されている、請求項１に記載のＭＲＡＭデバイス。
【請求項3】
前記第１のセルが前記共用トランジスタを介して前記ソース線に接続され、前記第２のセルが前記共用トランジスタを介して前記ソース線に接続されている、
請求項２に記載のＭＲＡＭデバイス。
【請求項4】
前記第１のセルと前記第２のセルのそれぞれが、対応する上部電極と、対応する下部電極との間に配置された対応する磁気トンネル接合（ＭＴＪ）を含み、各ＭＴＪが参照層と、トンネル障壁層と、自由層とを含み、
前記第１のセレクタ・デバイスと前記第２のセレクタ・デバイスとの少なくとも一方が、前記参照層と、前記対応するセルの前記下部電極との間に配置されている、
請求項１に記載のＭＲＡＭデバイス。
【請求項5】
前記第１のセルと前記第２のセルのそれぞれが、対応する上部電極と、対応する下部電極との間に配置された対応するＭＴＪを含み、各ＭＴＪが参照層と、トンネル障壁層と、自由層とを含み、
前記第１のセレクタ・デバイスと前記第２のセレクタ・デバイスとのうちの少なくとも一方が、前記自由層と、前記対応するセルの前記上部電極との間に配置されている、
請求項１に記載のＭＲＡＭデバイス。
【請求項6】
前記第１のセルと前記第２のセルのそれぞれが、対応する上部電極と、対応する下部電極との間に配置された対応するＭＴＪを含み、両方の下部電極が共用ランディング・パッドに接続され、
前記第１のセレクタ・デバイスと前記第２のセレクタ・デバイスとのうちの少なくとも一方が、前記対応する下部電極と前記共用ランディング・パッドとの間に配置されている、
請求項１に記載のＭＲＡＭデバイス。
【請求項7】
前記閾値アクティブ化電圧が、前記第１のセルと前記第２のセルとのうちの一方によって記憶されている値を判定するために使用される読み出し電流の読み出し電圧より小さい、請求項１に記載のＭＲＡＭデバイス。
【請求項8】
前記読み出し電圧が前記閾値アクティブ化電圧の３倍より小さい、請求項７に記載のＭＲＡＭデバイス。
【請求項9】
前記閾値アクティブ化電圧が、前記第１のセルと前記第２のセルとのうちの一方に値を記憶するために使用される書き込み電流の書き込み電圧より小さい、請求項１に記載のＭＲＡＭデバイス。
【請求項10】
前記書き込み電圧が前記閾値アクティブ化電圧の３倍より小さい、請求項９に記載のＭＲＡＭデバイス。
【請求項11】
前記第１のセレクタ・デバイスと前記第２のセレクタ・デバイスとのうちの少なくとも一方がセレクタ・ダイオードであり、前記セレクタ・ダイオードが、順方向アクティブ化閾値電圧と少なくとも同じ大きさの電圧によって順方向にアクティブにされ、
前記セレクタ・ダイオードが、逆方向アクティブ化閾値電圧と少なくとも同じ大きさの電圧によって逆方向にアクティブにされ、
前記逆方向アクティブ化閾値電圧が前記順方向アクティブ化閾値電圧より大きく、
前記順方向アクティブ化電圧が、前記第１のセルと前記第２のセルとのうちの一方によって記憶されている値を判定するために使用される読み出し電流の読み出し電圧より小さい、請求項１に記載のＭＲＡＭデバイス。
【請求項12】
前記読み出し電圧が前記逆方向アクティブ化閾値電圧と、前記順方向アクティブ化閾値電圧の２倍との和より小さい、請求項１１に記載のＭＲＡＭデバイス。
【請求項13】
前記第１のセレクタ・デバイスと前記第２のセレクタ・デバイスとのうちの少なくとも一方がセレクタ・ダイオードであり、前記セレクタ・ダイオードが、順方向アクティブ化閾値電圧と少なくとも同じ大きさの電圧によって順方向にアクティブにされ、
前記セレクタ・ダイオードが、逆方向アクティブ化閾値電圧と少なくとも同じ大きさの電圧によって逆方向にアクティブにされ、
前記逆方向アクティブ化閾値電圧が前記順方向アクティブ化閾値電圧より大きく、
前記順方向アクティブ化閾値電圧が、前記第１のセルと前記第２のセルとのうちの一方に値を記憶するために使用される書き込み電流の書き込み電圧より小さい、請求項１に記載のＭＲＡＭデバイス。
【請求項14】
前記書き込み電圧が、前記逆方向アクティブ化閾値電圧と、前記順方向アクティブ化閾値電圧の２倍との和より小さい、請求項１３に記載のＭＲＡＭデバイス。
【請求項15】
２ビットＭＲＡＭデバイスを形成する方法であって、共通ランディング・パッド上に第１の下部電極と第２の下部電極とを形成することと、
前記第１の下部電極に接続された第１のセルを形成することであって、第１のセレクタ・デバイスが第１の上部電極と前記共通ランディング・パッドとの間に配置されるように前記第１の上部電極と前記第１のセレクタ・デバイスとを形成することを含む、前記第１のセルを形成することと、
前記第２の下部電極に接続された第２のセルを形成することであって、第２のセレクタ・デバイスが第２の上部電極と前記共通ランディング・パッドとの間に配置されるように前記第２の上部電極と前記第２のセレクタ・デバイスとを形成することを含む、前記第２のセルを形成することと
を含む、方法。
【請求項16】
前記第１のセレクタ・デバイスと前記第２のセレクタ・デバイスとを形成することが、エッチ処理を使用してセレクタ・デバイス材料をパターン形成することを含む、請求項１５に記載の方法。
【請求項17】
前記セレクタ・デバイス材料が、ＳｉＯｘ、ＴｉＯｘ、ＡｌＯｘ、ＷＯｘ、ＴｉＮＯｘ、ＨｆＯｘ、ＴａＯｘおよびＮｂＯｘからなるグループから選択された少なくとも１つを含む、請求項１６に記載の方法。
【請求項18】
前記第１の上部電極を第１のトランジスタに接続する第１の金属線を形成することと、前記第２の上部電極を第２のトランジスタに接続する第２の金属線を形成することと
をさらに含み、前記第１の金属線が前記第２の金属線から分離している、請求項１５に記載の方法。
【請求項19】
前記第１の金属線を形成することと前記第２の金属線とを形成することとが、ダマシン処理を行うことを含む、請求項１８に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、電気、電子およびコンピュータの分野に関する。詳細には、本発明は、３つのトランジスタを有する２ビット磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）セルおよびその製造方法に関する。
【背景技術】
【0002】
ＭＲＡＭは、コンピュータおよびその他の電子デバイスにおいてデータを記憶するために使用される不揮発性メモリの一種である。データを（たとえばキャパシタを使用して）電荷または電流として記憶する従来型のリード・アクセス・メモリ（たとえばダイナミック・リード・アクセス・メモリ（ＤＲＡＭ））とは異なり、ＭＲＡＭは、磁気記憶素子を使用してデータを磁区として記憶する。磁気記憶素子は、各強磁性プレートが磁化を保持することができる、絶縁層によって分離された２つの強磁性プレートから形成される。２つのプレートのうちの一方は特定の極性に設定された永久磁石であり、他方のプレートの磁化は記憶内容を記憶するための外部磁界の磁化と一致するように変化することができる。この構成は、磁気トンネル接合と呼ばれ、ＭＲＡＭセルの構造の一例である。このような「セル」のアレイからメモリ・デバイスが構築される。
【発明の概要】
【0003】
本発明の実施形態は、磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）デバイスを含む。ＭＲＡＭデバイスは、第１のビット線に選択的に接続される第１のセルと、第２のビット線に選択的に接続される第２のセルとを含む。ＭＲＡＭデバイスは、第１のセルに接続され、第２のセルに接続された、共用トランジスタをさらに含む。ＭＲＡＭデバイスは、第１のセレクタ・デバイスと第２のセレクタ・デバイスとをさらに含む。第１のセレクタ・デバイスは、第１のセルに対応し、第１のセレクタ・デバイスに印加された電圧が閾値アクティブ化電圧より大きい場合に第１のセルを通って共用トランジスタまで電流を流すように構成されている。第２のセレクタ・デバイスは、第２のセルに対応し、第２のセレクタ・デバイスに印加された電圧が閾値アクティブ化電圧より大きい場合に第２のセルを通って共用トランジスタまで電流を流すように構成されている。ＭＲＡＭデバイスは、共用トランジスタのゲートに接続されたワード線をさらに含む。
【0004】
本発明のさらなる実施形態は、２ビットＭＲＡＭデバイスを形成する方法を含む。方法は、共通ランディング・パッド上に第１の下部電極と第２の下部電極とを形成することを含む。方法は、第１の下部電極に接続された第１のセルを形成することをさらに含み、第１のセルを形成することは、第１のセレクタ・デバイスが第１の上部電極と共通ランディング・パッドとの間に配置されるように、第１の上部電極と第１のセレクタ・デバイスとを形成することを含む。方法は、第２の下部電極に接続された第２のセルを形成することをさらに含み、第２のセルを形成することは、第２のセレクタ・デバイスが第２の上部電極と共通ランディング・パッドとの間に配置されるように、第２の上部電極と第２のセレクタ・デバイスとを形成することを含む。
【0005】
本発明のさらなる実施形態は、２ビットＭＲＡＭデバイスをプログラムする方法を含む。方法は、２ビットＭＲＡＭデバイスに第１のビットをプログラムする書き込みコマンドを受け取ることを含む。２ビットＭＲＡＭデバイスは、第１の磁気トンネル接合（ＭＴＪ）と第１の電極とを含む第１のセルと、第２のＭＴＪと第２の電極とを含む第２のセルと、第１のセルと第１のビット線とに接続された第１のトランジスタと、第２のセルと第２のビット線とに接続された第２のトランジスタと、第１のセルと第２のセルとをソース線に接続する共用トランジスタと、共用トランジスタと第１の電極との間に配置された第１のセレクタ・デバイスと、共用トランジスタと第２の電極との間に配置された第２のセレクタ・デバイスとを含む。方法は、第１のビットが特定のＭＴＪに記憶されることになっていると判定することをさらに含み、特定のＭＴＪは第１のＭＴＪと第２のＭＴＪとのうちの一方である。方法は、特定のＭＴＪに電流を流すために、共用トランジスタと、第１のトランジスタと第２のトランジスタとのうちの一方とを選択的にアクティブにすることをさらに含み、共用トランジスタと、第１のトランジスタと第２のトランジスタのうちの一方とを選択的にアクティブにすることは、その特定のＭＴＪが第１のＭＴＪである場合には第１のセレクタ・デバイスに、その特定のＭＴＪが第２のＭＴＪである場合には第２のセレクタ・デバイスに、電流を流す。
【0006】
本発明のさらなる実施形態は、２ビットＭＲＡＭデバイスに記憶された値を判定する方法を含む。方法は、２ビットＭＲＡＭデバイスの第１のビットに記憶された値を判定する読み出しコマンドを受け取ることを含む。２ビットＭＲＡＭデバイスは、第１のＭＴＪと第１の電極とを含む第１のセルと、第２のＭＴＪと第２の電極とを含む第２のセルと、第１のセルと第１のビット線とに接続された第１のトランジスタと、第２のセルと第２のビット線とに接続された第２のトランジスタと、第１のセルと第２のセルとをソース線に接続する共用トランジスタと、共用トランジスタと第１の電極との間に配置された第１のセレクタ・デバイスと、共用トランジスタと第２の電極との間に配置された第２のセレクタ・デバイスとを含む。方法は、記憶された値を判定する第１のビットが特定のＭＴＪにあると判定することをさらに含み、特定のＭＴＪは第１のＭＴＪと第２のＭＴＪとのうちの一方である。方法は、特定のＭＴＪに電流を流すために、共用トランジスタと、第１のトランジスタと第２のトランジスタとのうちの一方とを選択的にアクティブにすることをさらに含み、共用トランジスタと、第１のトランジスタと第２のトランジスタとのうちの一方とを選択的にアクティブにすることは、特定のＭＴＪが第１のＭＴＪである場合に第１のセレクタ・デバイスに、特定のＭＴＪが第２のＭＴＪである場合に第２のセレクタ・デバイスに、電流を流す。
【0007】
本発明のさらなる実施形態は、２ビットＭＲＡＭデバイスを形成する方法を含む。方法は、第１のシングル・ビットＭＲＡＭセルを第１のビット線とソース線とに接続することを含み、第１のビット線は第１のトランジスタによって選択的に操作され、第１のシングル・ビットＭＲＡＭセルは第２のトランジスタを介してソース線に接続され、第１のシングル・ビットＲＡＭセルは第１のセレクタ・スイッチ・デバイスを介して第２のトランジスタに接続される。方法は、第２のシングル・ビットＭＲＡＭセルを第２のビット線とソース線とに接続することをさらに含み、第２のビット線が第３のトランジスタによって選択的に操作され、第２のシングル・ビットＭＲＡＭセルが第２のトランジスタを介してソース線に接続され、第２のシングル・ビットＭＲＡＭセルが第２のセレクタ・スイッチ・デバイスを介して第２のトランジスタに接続される。第１のシングル・ビットＭＲＡＭセルと第２のシングル・ビットＭＲＡＭセルのそれぞれは、書き込み閾値電圧と少なくとも同じ大きさの電圧を有する電流を流すことによってプログラム可能である。第１のセレクタ・スイッチ・デバイスと第２のセレクタ・スイッチ・デバイスのそれぞれは、アクティブ化閾値電圧と少なくとも同じ大きさの電圧によってアクティブにされると、それぞれのＭＲＡＭセルを共用トランジスタに接続するように構成される。書き込み閾値電圧はアクティブ化閾値電圧より大きく、書き込み閾値電圧はアクティブ化閾値電圧の３倍より小さい。
【0008】
上記の概要は、本発明の各例示の実施形態またはあらゆる実装形態を説明することを意図していない。
【0009】
本開示に含まれる図面は、本明細書に組み込まれ、その一部をなす。図面は本発明の実施形態を図示し、本説明とともに、本発明の原理を説明する役割を果たす。図面は典型的な実施形態の例示に過ぎず、本発明を限定しない。
【図面の簡単な説明】
【0010】
【図1】本発明の実施形態による、２ビット磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）セルの例示の構成を示す概略図である。
【図5】本発明の実施形態による、２ビットＭＲＡＭセルの第１のビットをプログラムする例示の方法のフローチャートである。
【図6】本発明の実施形態による、２ビットＭＲＡＭセルの別の例示の構成を示す概略図である。
【図9】本発明の実施形態による、２ビットＭＲＡＭセルの上面図を示す概略図である。
【図10】本発明の実施形態による、２ビットＭＲＡＭセルを形成する例示の方法のフローチャートである。
【図13】本発明の実施形態による、本明細書に記載の方法、手段、およびモジュール、ならびに任意の関連機能のうちの１つまたは複数の実装において使用可能な、例示のコンピュータ・システムを示す高レベル・ブロック図である。
【発明を実施するための形態】
【0011】
本発明の態様は、一般には、電気、電子およびコンピュータの分野に関し、詳細には、３つのトランジスタを有する２ビット磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）セルおよびその製造方法に関する。本発明は、必ずしもそのような用途には限定されないが、本発明の様々な態様は、この文脈を使用した様々な例の説明からわかるであろう。
【0012】
本明細書では本発明の様々な実施形態について関連する図面を参照しながら説明する。本発明の範囲から逸脱することなく代替的実施形態を考案することができる。以下の説明および図面では、要素間の様々な接続および位置関係（たとえば、上、下、隣接など）が記載されていることに留意されたい。これらの接続または位置関係あるいはその両方は、特に明記されていない限り、直接的または間接的とすることができ、本発明はこの点に関して限定的であることが意図されていない。したがって、実体の結合は、直接結合または間接結合を指す場合があり、実体間の位置関係は、直接的位置関係または間接的位置関係であり得る。間接的位置関係の一例として、本説明で層「Ｂ」の上に層「Ａ」を形成すると言う場合、層「Ａ」と層「Ｂ」の関連特性および機能が介在層によって実質的に変更されない限り、層「Ａ」と層「Ｂ」との間に１つまたは複数の介在層（たとえば層「Ｃ」）がある状況を含む。
【0013】
特許請求の範囲および本明細書の解釈のために以下の定義および略語を使用するものとする。本明細書で使用する「備える（ｃｏｍｐｒｉｓｅｓ）」、「備えている（ｃｏｍｐｒｉｓｉｎｇ）、「含む（ｉｎｃｌｕｄｅｓ）」、「含んでいる（ｉｎｃｌｕｄｉｎｇ）」、「有する（ｈａｓ）」、「有している（ｈａｖｉｎｇ）」、「含有する（ｃｏｎｔａｉｎｓ）」、または「含有している（ｃｏｎｔａｉｎｉｎｇ）」という用語またはこれらのあらゆるその他の変形は、非排他的包含を含むものと意図されている。たとえば、列挙されている要素を含む組成物、混合物、プロセス、方法、物、または装置は、必ずしもそれらの要素のみには限定されず、明示的に列挙されていないかあるいはそのような組成物、混合物、プロセス、方法、物または装置に固有の他の要素を含み得る。
【0014】
以下の説明において、「上部」、「下部」、「右」、「左」、「垂直」、「水平」、「最上部」、「最下部」という用語およびこれらの派生語は、記載されている構造および方法に対して、図面における向きの通りの関係にあるものする。「重なっている」、「～上に（ａｔｏｐ）」、「～の上に（ｏｎ ｔｏｐ）」、「～の上に位置する」または「～上に位置する」という用語は、第１の構造などの第１の要素が、第２の構造などの第２の要素の上に存在することを意味し、その際、第１の要素と第２の要素との間に境界面構造などの介在要素が存在し得る。「直接接触」という用語は、第１の構造などの第１の要素と、第２の構造などの第２の要素とが、それら２つの要素の境界面にいかなる中間の導電層、絶縁層または半導体層もなしに接続されることを意味する。たとえば「第２の要素に対して選択的な第１の要素」などの、「～に対して選択的な」という用語は、第１の要素がエッチング可能であり、第２の要素がエッチ・ストップとして機能することができることを意味することに留意されたい。
【0015】
簡潔にするために、半導体デバイスおよび集積回路（ＩＣ）製造に関連する従来の技術については、本明細書で詳細に記載する場合もしない場合もある。また、本明細書に記載の様々な作業およびプロセス工程は、本明細書で詳細に記載していない追加の工程または機能を有する、より包括的な手順またはプロセスに組み込み可能である。具体的には、半導体デバイスおよび半導体ベースのＩＣの製造における様々な工程がよく知られており、したがって、簡潔にするために、本明細書では、多くの従来の工程については、周知のプロセスの詳細を示さずに簡単に言及するにとどめるかまたは完全に省略する。
【0016】
一般に、ＩＣにパッケージ化されるマイクロチップを形成するために使用される様々なプロセスは、４つの大まかなカテゴリ、すなわち、膜堆積と、除去／エッチングと、半導体ドーピングと、パターン形成／リソグラフィとに分類される。
【0017】
堆積は、ウエハ上に材料を成長、コーティング、またはその他の方法で移す任意のプロセスである。利用可能な技術としては、物理気相堆積（ＰＶＤ）、化学気相堆積（ＣＶＤ）、電気化学堆積（ＥＣＤ）、分子線エピタキシ（ＭＢＥ）、および、より最近では、とりわけ原子層堆積（ＡＬＤ）がある。もう一つの堆積技術は、他の技術であれば従来のＣＶＤに付随するより高温を要することになる、ウエハ表面における反応を誘起するためにプラズマ内のエネルギーを使用するプロセスである、プラズマ励起化学気相堆積（ＰＥＣＶＤ）である。ＰＥＣＶＤ堆積時のエネルギー・イオン衝撃は、膜の電気特性および力学特性も向上させることができる。
【0018】
除去／エッチングは、ウエハから材料を除去する任意のプロセスである。例としては、エッチング・プロセス（ウェットまたはドライ）、化学機械平坦化（ＣＭＰ）などがある。除去プロセスの一例はイオン・ビーム・エッチング（ＩＢＥ）である。一般に、ＩＢＥ（またはミリング）とは、物理不活性ガス手段または化学反応ガス手段あるいはその両方により基板材料を除去するために遠隔の広いビーム・イオン／プラズマ源を利用するドライ・プラズマ・エッチング方法を指す。他のドライ・プラズマ・エッチング技術と同様、ＩＢＥは、エッチ速度、異方性、選択性、均一性、アスペクト比、および基板損傷の抑制などの利点を有する。ドライ除去プロセスのもう一つの例は、反応性イオン・エッチング（ＲＩＥ）である。一般に、ＲＩＥは化学反応性プラズマを使用してウエハ上に堆積された材料を除去する。ＲＩＥでは、プラズマが電磁界によって低圧（真空）下で生成される。ＲＩＥプラズマからの高エネルギー・イオンがウエハ表面に衝撃を与え、ウエハ表面と反応して材料を除去する。
【0019】
半導体ドーピングは、たとえば、一般には、拡散またはイオン注入あるいはその両方によってトランジスタのソースおよびドレインをドープすることによる電気特性の改変である。これらのドーピング・プロセスの後に、炉アニールまたは高速熱アニール（「ＲＴＡ」）が行われる。アニールは、注入されたドーパントを活性化する役割を果たす。導体（たとえばポリシリコン、アルミニウム、銅など）と絶縁体（たとえば様々な形態の二酸化シリコン、シリコン窒化物など）の両方の膜を使用して、トランジスタとその構成要素を接続および分離する。半導体基板の様々な領域の選択的ドーピングによって、電圧の印加により基板の導電率を変化させることができる。これらの様々な構成要素からなる構造を形成することによって、数百万個のトランジスタを作製し、互いに配線して最新のマイクロエレクトロニクス・デバイスの複雑な回路を形成する。
【0020】
半導体リソグラフィは、後でパターンを基板に転写するための、半導体基板上での３次元レリーフ・イメージまたはパターンの形成である。半導体リソグラフィでは、フォトレジストと呼ばれる感光性ポリマーによってパターンが形成される。トランジスタを構成する複雑な構造と、回路の数百万個のトランジスタを接続する多くの配線とを作製するために、リソグラフィ工程とエッチ・パターン転写工程とが複数回繰り返される。ウエハ上にプリントされる各パターンは、その前に形成されたパターンと位置合わせされ、導体、絶縁体および選択的ドープ領域が徐々に構築されて最終的なデバイスを形成する。
【0021】
次に、本発明の態様に、より具体的に関連する技術の概説に移ると、一般に、シングル・ビットＭＲＡＭセルとは、磁気記憶素子を使用して値（たとえば１ビットの情報）を記憶することができるあらゆる材料または材料の組合せを指す。メモリ・セルには、抵抗変化型ランダム・アクセス・メモリ（ＲｅＲＡＭまたはＲＲＡＭ）セルまたはメモリスタあるいはその両方に値が記憶される方式と同様にして、バイナリ（「１」または「０」）またはアナログ（たとえば０．６５）とすることができるＭＲＡＭセル値がセルの電気抵抗の関数として記憶される。言い換えると、ＭＲＡＭセル内のプレートの磁化の相対的方向が、ＭＲＡＭセルの電気抵抗に作用する。この電気抵抗は、ＭＲＡＭセルに電流を通すことによって測定することができ、測定された電気抵抗は値に変換することができる。
【0022】
現在のシングル・ビットＭＲＡＭデバイス・アーキテクチャの重大な欠点は、書き込み操作を行うために各ＭＲＡＭセルに１つのトランジスタを使用することである。トランジスタとＭＲＡＭセルとのこの１対１比は、意図されたＭＲＡＭセルと、共通トランジスタを共用する意図されないＭＲＡＭセルとの干渉を防止するために重要である。この１対１比の欠点は、トランジスタの必要数によってＭＲＡＭデバイスのビット密度が限定されることである。また、トランジスタは、書き込み操作のための必要駆動電流に対応するように大きくなければならず、ビット密度、したがってスケーリングをさらに限定する。
【0023】
ＭＲＡＭデバイスの低ビット密度を高くするためのいくつかの試みは、垂直方向に重ねられたマルチビット・セルを使用することによるマルチビットＭＲＡＭセルの作製に焦点を合わせてきた。しかし、このような解決策は、読み出し操作および書き込み操作のための１対１のトランジスタ対ＭＲＡＭセル比の必要性に対処することができない。
【0024】
本発明の実施形態は、書き込み操作を行うために２つのシングル・ビットＭＲＡＭセルに１つの共用トランジスタを使用する２ビットＭＲＡＭセル・アーキテクチャを使用することによって、現在の解決策の上記およびその他の欠点を克服することができる。言い換えると、本明細書で開示される２ビットＭＲＡＭセル・アーキテクチャは、２つのシングル・ビットＭＲＡＭセルを互いに連結するアーキテクチャである。したがって、本明細書で開示される２ビットＭＲＡＭセルは２ビットＭＲＡＭデバイスと称することもでき、２ビットＭＲＡＭデバイスは、共通のトランジスタを共用する２つの別々のシングル・ビットＭＲＡＭセルを含む。このアーキテクチャは、読み出し操作または書き込み操作時に共用トランジスタに接続された他方のＭＲＡＭセルへの意図しないアクセスを防止するセレクタ・デバイス、たとえばセレクタ・スイッチまたはセレクタ・ダイオードを組み込むことによって可能とされる。以下で詳述するこのアーキテクチャは、ＭＲＡＭセルの各対の読み出し操作および書き込み操作に必要なトランジスタの数を半分に減らす。シリコン・ウエハを加工するコストは比較的固定されているため、より小さいセルを使用し、したがって１つのウエハ上により多くのビットを詰め込むことで、メモリのビット当たりコストが削減される。したがって、トランジスタの数を半分にすることで、トランジスタの密度を減少させ、それによってより多数のＭＲＡＭセルの組み込みを可能にすることができ、またはより大きなトランジスタの開発を可能にすることができ、それによってより高い駆動電流を供給することができる。
【0025】
本発明の少なくとも一部の実施形態によると、各２ビットＭＲＡＭセルは１対のシングル・ビットＭＲＡＭセルを含む。各シングル・ビットＭＲＡＭセルは、上部電極と下部電極と磁気トンネル接合（ＭＴＪ）とを含む。本発明の少なくとも一部の実施形態によると、各ＭＴＪは、上部電極と接触する自由層と、下部電極と接触する参照層と、自由層と参照層との間に接触して配置されたトンネル障壁とを含む。言い換えると、各ＭＴＪスタックにおいて、参照層はトンネル障壁によって自由層から分離されている。
【0026】
各シングル・ビットＭＲＡＭセルの自由層は、「書き込み」電流を通すことによって独立してプログラムすることができる。したがって、２ビットＭＲＡＭセルに関連付けられたトランジスタとセレクタ・デバイスとを選択的にアクティブにすることによって、シングル・ビットＭＲＡＭセルの一方のみに電流を流すことができ、それによって自由層のそれぞれの磁性配向を独立して設定することができる。これにより、２ビットＭＲＡＭセルに各ビットを個別に書き込むことが可能になる。
【0027】
各シングル・ビットＭＲＡＭセルの状態は、シングル・ビットＭＲＡＭセルのＭＴＪスタックに「読み出し」電流を通し、対応するＭＴＪスタックの関連付けられた抵抗状態を測定することによって判定される。２ビットＭＲＡＭセルに関連付けられたトランジスタとセレクタ・デバイスとを選択的にアクティブにすることによって、シングル・ビットＭＲＡＭセルの一方のみのＭＴＪスタックに電流を流すことができ、それによってシングル・ビットＭＲＡＭセルのそれぞれの磁性配向を独立して読み出すことができる。これにより、２ビットＭＲＡＭセルの各ビットの値を個別に読み出すことが可能になる。
【0028】
２ビットＭＲＡＭセル・アーキテクチャにおけるセレクタ・デバイスの組み込みは、２つのシングル・ビットＭＲＡＭセルが共通トランジスタを共用することを可能にし、他方のビットとの意図しない干渉を防止した状態で各ビットの書き込みおよび読み出しを独立して行うことを可能にする。この結果、２ビットＭＲＡＭセルの大幅な省スペースとなる。２つのシングル・ビットＭＲＡＭセルが共通トランジスタを共用することができ、選択的デバイスの選択的動作が各シングル・ビットＭＲＡＭセル上で読み出し操作および書き込み操作を独立して行うことを可能にするため、各２ビットＭＲＡＭセルの読み出し操作および書き込み操作に必要なトランジスタの数が半分になる。
【0029】
本発明のさらなる実施形態は、このような２ビットＭＲＡＭセルを形成する方法を含む。少なくとも一部の実施形態では、そのような方法は、１対のシングル・ビットＭＲＡＭセルの各シングル・ビットＭＲＡＭセルのための下部電極接触部を形成することを含み、下部電極接触部は共通ランディング・パッド上で互いに離隔される。このような下部電極接触部は、たとえば、サブトラクティブ・プロセスまたはダマシン・プロセスを行うことによって形成可能である。
【0030】
少なくとも一部の実施形態では、このような方法は、たとえばイオン・ビーム・エッチング（ＩＢＥ）または反応性イオン・エッチング（ＲＩＥ）プロセスを使用してＭＲＡＭデバイスとともにセレクタ・スイッチまたはセレクタ・ダイオードなどのセレクタ・デバイスの材料をパターン形成することをさらに含む。このようなセレクタ・デバイスの材料は、たとえば、ＳｉＯｘ、ＴｉＯｘ、ＡｌＯｘ、ＷＯｘ、ＴｉＮＯｘ、ＨｆＯｘ、ＴａＯｘ、ＮｂＯｘ、または類似の特性を有する材料とすることができる。具体的には、このようなセレクタ・デバイスの材料は、特定の閾値電圧を上回る電圧が印加されない場合に絶縁体として機能し、そのような電圧が印加された場合、材料は導体として機能する。さらに、このようなセレクタ・デバイスの材料は、上記の変換プロセスが可逆的に起こるような材料である。具体的には、材料は印加電圧が除去されると再び絶縁体として機能する。
【0031】
少なくとも一部の実施形態では、このような方法は、１対のシングル・ビットＭＲＡＭセルの各シングル・ビットＭＲＡＭセルの上部電極接触部を接続する金属線を形成することをさらに含む。このような実施形態では、金属線は、たとえばダマシン・プロセスを行うことによって形成可能である。
【0032】
上記の利点は例示の利点であり、限定的であるものと解釈されるべきではないことを理解されたい。本発明の実施形態は、本発明の範囲内で、上記の利点の全部または一部を含むことができ、あるいはいずれの利点も含まなくてもよい。
【0033】
次に図面を参照すると、図１は本発明の実施形態による、２ビットＭＲＡＭセル１００の例示の構成のブロック図を示す。ＭＲＡＭセル１００は、第１のシングル・ビットＭＲＡＭセル１０４と第２のシングル・ビットＭＲＡＭセル１０８とを含む。第１および第２のシングル・ビットＭＲＡＭセル１０４、１０８のそれぞれが単一の記憶ビットを提供する。これらの単一ビットが合わさって２ビットＭＲＡＭセル１００の１対のビットを構成する。
【0034】
２ビットＭＲＡＭセル１００は、ＭＲＡＭセルのより大きなアレイの一部として利用することができる。たとえば、図１に、ＭＲＡＭセル１００と構造と機能とが実質的に同じであって、ＭＲＡＭセル１００に接続された第２の２ビットＭＲＡＭセル１０２を示す。したがって、第２の２ビットＭＲＡＭセル１０２は、第１および第２のシングル・ビットＭＲＡＭセル１０４、１０８とそれぞれ実質的に同じ方式で機能するように配置され、構成された、第３のシングル・ビットＭＲＡＭセル１０６と第４のシングル・ビットＭＲＡＭセル１１０とを含む。
【0035】
アレイのＭＲＡＭセルは、ＭＲＡＭセルに記憶されているビットの情報のプログラムと読み出しを可能にするために、第１のワード線１１２および第２のワード線１１６などのワード線と、第１のビット線１２０および第２のビット線１２４などのビット線とによって接続されている。図１に示す省略記号は、アレイには、例示のために図示されているものの先にさらなるワード線とビット線とによって接続された、さらなるＭＲＡＭセルが続き得ることを示している。図のように、第１のＭＲＡＭセル１００と第２のＭＲＡＭセル１０２は、第１のビット線１２０と第２のビット線１２４とによって接続されている。
【0036】
ＭＲＡＭセル１００は、第１のビット線１２０によって第１のシングル・ビットＭＲＡＭセル１０４に接続され、関連付けられている第１のトランジスタ１２８と、第２のビット線１２４によって第２のシングル・ビットＭＲＡＭセル１０８に接続され、関連付けられている第２のトランジスタ１３２と、第１および第２のビット線１２０、１２４と第１のワード線１１２によって両方のシングル・ビットＭＲＡＭセル１０４、１０８に接続され、関連付けられている第３のトランジスタ１３６とをさらに含む。
【0037】
図の実施形態では、第１のトランジスタ１２８と第２のトランジスタ１３２は、複数の入力信号間から選択し、選択された入力を対応するトランジスタを操作することによって単一の出力線に転送する、マルチプレクサ１３４に含まれる。代替的実施形態では、第１および第２のトランジスタはマルチプレクサの一部でなくてもよく、それでも後述する方式と実質的に同じ方式で機能する。同様に、図の実施形態では、第１のワード線１１２と第２のワード線１１６は、行アドレス・デコーダ１１８によって選択的に操作される。代替的実施形態では、第１および第２のワード線は、行アドレス・デコーダによって選択的に操作されなくてもよく、それでも後述の方式と実質的に同じ方式で機能する。図１に示す省略記号は、マルチプレクサ１３４と行アドレス・デコーダ１１８とが、例示のために示されているものの先に、それぞれさらなるビット線とワード線との接続を有し得ることを示している。
【0038】
第２のＭＲＡＭセル１０２は、第１のビット線１２０によって第３のシングル・ビットＭＲＡＭセル１０６に接続され、関連付けられている同じ第１のトランジスタ１２８と、第２のビット線１２４によって第４のシングル・ビットＭＲＡＭセル１１０に接続され、関連付けられている同じ第２のトランジスタ１３２とを含むものと見なされる。しかし、第３のトランジスタの代わりに、第２のＭＲＡＭセル１０２は、第１および第２のビット線１２０、１２４と第２のワード線１１６とによって両方のシングル・ビットＭＲＡＭセル１０６、１１０に接続され、関連付けられた第４のトランジスタ１３８を含む。
【0039】
それぞれビット線１２０、１２４に接続され、アレイ内の複数の２ビットＭＲＡＭセルによって共用される第１および第２のトランジスタ１２８、１３２は、メモリ・ストレージ・デバイスの「論理領域」において位置し、または操作され、あるいはその両方であるものと言うことができる。論理領域において位置し、または操作され、あるいはその両方であるトランジスタは、読み出し電流および書き込み電流がアレイ内の特定の位置まで流れることができるように、アレイの様々なビット線とワード線のオンとオフを切り換えるために使用される。それに対して、第３のトランジスタ１３６、第４のトランジスタ１３８、およびアレイの他の２ビットＭＲＡＭセル内の同様のトランジスタは、メモリ・ストレージ・デバイスの「記憶領域」において位置し、または操作され、あるいはその両方であると言うことができる。記憶領域において位置し、または操作され、あるいはその両方であるトランジスタは、対応するＭＲＡＭセルに対して読み出し操作および書き込み操作を行うために、読み出し電流および書き込み電流がアレイ内の特定の個別の対応するＭＲＡＭセルを流れることができるように、特定の個別のＭＲＡＭセルのオンとオフを切り換えるために使用される。
【0040】
ＭＲＡＭセル１００は、第１のシングル・ビットＭＲＡＭセル１０４に接続され、関連付けられている第１のセレクタ・デバイス１４０と、第２のシングル・ビットＭＲＡＭセル１０８に接続され、関連付けられている第２のセレクタ・デバイス１４４とをさらに含む。より具体的には、第１のシングル・ビットＭＲＡＭセル１０４は、第１のセレクタ・デバイス１４０を介して第３のトランジスタ１３６に接続される。同様に、第２のシングル・ビットＭＲＡＭセル１０８は、第２のセレクタ・デバイス１４４を介して第３のトランジスタ１３６に接続される。
【0041】
なお、本発明の代替的実施形態では、第１のセレクタ・デバイス１４０は、第１のシングル・ビットＭＲＡＭセル１０４が必ずしも第１のセレクタ・デバイス１４０を介して第３のトランジスタ１３６に接続されないが、第１のセレクタ・デバイス１４０と第１のシングル・ビットＭＲＡＭセル１０４の両方が第１のビット線１２０と第３のトランジスタ１３６との間に直列に接続されるように、第１のシングル・ビットＭＲＡＭセル１０４の反対側に配置されることが可能であることに留意されたい。同様に、本発明の代替的実施形態では、第２のセレクタ・デバイス１４４は、第２のシングル・ビットＭＲＡＭセル１０８が必ずしも第２のセレクタ・デバイス１４４を介して第３のトランジスタ１３６に接続されないが、第２のセレクタ・デバイス１４４と第２のシングル・ビットＭＲＡＭセル１０８の両方が第２のビット線１２４と第３のトランジスタ１３６との間に直列に接続されるように、第２のシングル・ビットＭＲＡＭセル１０８の反対側に配置されることが可能である。
【0042】
同様に、第２のＭＲＡＭセル１０２は、第３のシングル・ビットＲＡＭセル１０６が第３のセレクタ・デバイス１４２を介して第４のトランジスタ１３８に接続され、第４のシングル・ビットＭＲＡＭセル１１０が第４のセレクタ・デバイス１４６を介して第４のトランジスタ１３８に接続されるように配置された、第３のセレクタ・デバイス１４２と第４のセレクタ・デバイス１４６とを含む。
【0043】
図１に示す実施形態では、セレクタ・デバイス１４０、１４２、１４４および１４６のそれぞれはセレクタ・スイッチである。セレクタ・スイッチのそれぞれが、スイッチに電圧を印加することによって閉じるように構成される。具体的には、セレクタ・スイッチをアクティブにする（セレクタ・スイッチを「閉じる」または「オンにする」とも言う）ために、スイッチにかかる電圧は特定のスイッチ閾値Ｖｓと少なくともと同じ大きさでなければならない。本発明の少なくとも一部の実施形態によると、セレクタ・スイッチのすべてが同じスイッチ閾値Ｖｓを有する。しかし、以下でさらに詳述するように、代替的実施形態では、セレクタ・スイッチを互いに異なるスイッチ閾値を有するように構成することが可能である。
【0044】
トランジスタ１２８、１３２、１３４および１３６のそれぞれは、電気的に制御されるスイッチとして使用される半導体デバイスである。したがって、トランジスタ１２８、１３２、１３４、１３６のそれぞれは、そのトランジスタを流れる電流の流れのオンとオフとを切り換えるために使用される。各トランジスタは、そのトランジスタのゲートに電圧が印加されたときにのみ電流を通す。言い換えると、トランジスタのゲートに電圧が印加されないときは、スイッチはオフであり、トランジスタに電流が流れない。それに対して、トランジスタに電圧が印加されると、スイッチはオンになり、トランジスタに電流が通される。代替的実施形態では、トランジスタは当業者に知られている異なる方式で動作するか、または異なる種類のトランジスタが使用されることが可能であってもよい。
【0045】
以下でさらに詳述するように、セレクタ・デバイス１４０、１４２、１４４、１４６の組み込みと、スイッチ閾値電圧と、特定の配置とが、第１のシングル・ビットＭＲＡＭセル１０４に関する操作を第２のシングル・ビットＭＲＡＭセル１０８に関する操作とは分離した状態で、第１と第２のシングル・ビットＭＲＡＭセル１０４、１０８が共通の第３のトランジスタ１３６を共用することができるようにする。
【0046】
次に図２を参照すると、側面から見た第１のＭＲＡＭセル１００の概略図が、各シングル・ビットＭＲＡＭセルのアーキテクチャをより詳細に示している。具体的には、各シングル・ビットＭＲＡＭセル１０４、１０８が、それぞれのビット線１２０、１２４に最も近く配置された上部電極２０４と、第３のトランジスタ１３６に最も近く配置された下部電極２０８とを含む。各シングル・ビットＭＲＡＭセル１０４、１０８は、上部電極２０４と下部電極２０８との間に配置されたＭＴＪ２１２をさらに含む。各ＭＴＪ２１２は、上部電極２０４に最も近く配置された自由層２１６と、下部電極２０８に最も近く配置された参照層２２０と、自由層２１６と参照層２２０との間に配置されたトンネル障壁層２２４とを含む。
【0047】
上述のように、シングル・ビットＭＲＡＭセルをプログラムするには、そのセルに書き込み電流が流され、それによってそのセルにおける自由層に変更を加える。したがって、２ビットＭＲＡＭセル１００の文脈では、２つのビットのうちの第１のビットをプログラムするために、第１のトランジスタ１２８をオンにすることによって第１のシングル・ビットＭＲＡＭセル１０４が選択され、それによって、第１のシングル・ビットＭＲＡＭセル１０４が接続されている第１のビット線１２０がアクティブになる。さらに、第１のワード線１１２に電圧を印加することによって、第３のトランジスタ１３６がオンにされ、それによって、図３に示すように第１のシングル・ビットＭＲＡＭセル１０４を通ってソース線１４８に電流を流すことができる。図１に示す実施形態では、ソース線１４８が接地として示されている。しかし、代替的実施形態では、ソース線１４８は、接地、中性線、または回路を完結する別の共通線とすることができる。本発明の少なくとも一部の実施形態によると、ソース線１４８は、ビット値を判定するためにセンス増幅器回路に信号を供給する。
【0048】
重要なのは、第１のシングル・ビットＭＲＡＭセル１０４がプログラムされている間、第２のトランジスタ１３２はオフにされることである。これにより、電流が第２のビット線１２４と第２のシングル・ビットＭＲＡＭセル１０８に通されるのが防止され、それによって、第１のシングル・ビットＭＲＡＭセル１０４がプログラムされている間に第２のシングル・ビットＭＲＡＭセル１０８の自由層２１６に変更が加えられることになる。さらに、以下でさらに詳述するように、セレクタ・デバイス１４４がセレクタ・デバイス１４２、１４６と連動して、（たとえば、第２のトランジスタなどの回路における漏れおよび寄生容量などの作用に起因して）第２のトランジスタ１３２がオフであっても起こり得るとともに図４に関して後述するようにアレイを通る代替的経路により、電流が第２のシングル・ビットＭＲＡＭセル１０８の自由層２１６に流れるのを防止する。
【0049】
したがって、２ビットＭＲＡＭセル１００の第１のビットをプログラムするための書き込み操作の実行時、第１のシングル・ビットＭＲＡＭセル１０４のビットがプログラムされることになる場合、第１のトランジスタ１２８がオンにされ、第２のトランジスタ１３２がオフにされ、第３のトランジスタ１３６がオンにされる。それに対して、以下でさらに詳述するように、第２のシングル・ビットＭＲＡＭセル１０８がプログラムされることになる場合、第１のトランジスタ１２８がオフにされ、第２のトランジスタ１３２がオンにされ、第３のトランジス１３６がオンにされる。
【0050】
第１のシングル・ビットＭＲＡＭセル１０４のビットをプログラムする例を続けると、第１のシングル・ビットＭＲＡＭセル１０４における自由層２１６に変更を加えるためには、書き込み電圧が特定の書き込み閾値Ｖｗを上回る必要がある。したがって、第１のビット線１２０を通され、第１のシングル・ビットＭＲＡＭセル１０４を通る書き込み電流は、書き込み閾値Ｖｗと少なくとも同じ大きさの電圧を有する。本明細書に記載の実施形態では、書き込み閾値Ｖｗは第１のセレクタ・スイッチ１４０のスイッチ閾値Ｖｓより大きい。
【0051】
図３に示すように、第１のシングル・ビットＭＲＡＭセル１０４をプログラムする操作時、例示のために矢印３０４で示されている経路に沿って書き込み電流が流れる。書き込み電流は、第１のシングル・ビットＭＲＡＭセル１０４の自由層２１６に変更を加えるのに十分な書き込み閾値Ｖｗと少なくとも同じ大きさの電圧によって駆動される。上述のように、書き込み閾値Ｖｗは第１のセレクタ・スイッチ１４０のスイッチ閾値Ｖｓよりも大きいため、書き込み電流は第１のセレクタ・スイッチ１４０を閉じる（オンにする）のにも十分である。したがって、第１のトランジスタ１２８と、第１のセレクタ・スイッチ１４０と、第３のトランジスタ１３６とがすべてオンにされるため、書き込み電流が経路３０４に沿ってソース線１４８まで流れ、第１のシングル・ビットＭＲＡＭセル１０４を通るときに第１のシングル・ビットＭＲＡＭセル１０４をプログラムする。
【0052】
第２のトランジスタ１３２がオフであるため、経路３０４は、２ビットＭＲＡＭセル１００を通ってソース線１４８まで流れる書き込み電流の優先経路（「一次経路」とも呼ぶ）である。それに対して、図４に、２ビットＭＲＡＭセル１００を通ってソース線１４８まで流れる書き込み電流の代替的経路（「二次経路」とも呼ぶ）を例示のために矢印４０４で示す。
【0053】
図４に示すように、２ビットＭＲＡＭセル１００を通ってソース線１４８まで流れる書き込み電流の二次経路４０４は、第１のビット線１２０と、第３のシングル・ビットＭＲＡＭセル１０６と、第３のセレクタ・スイッチ１４２と、第４のセレクタ・スイッチ１４６と、第４のシングル・ビットＭＲＡＭセル１１０と、第２のビット線１２４と、第２のシングル・ビットＭＲＡＭセル１０８と、第２のセレクタ・スイッチ１４４と、第３のトランジスタ１３６とを含む。したがって、二次経路４０４は、第１のシングル・ビットＭＲＡＭセル１０４をプログラムすることが意図された書き込み電流が第２のシングル・ビットＭＲＡＭセル１０８に意図せずに影響を与える可能性があることを示している。この二次経路４０４を通り、２ビットＭＲＡＭセルの意図しないシングル・ビットＭＲＡＭセルに意図せずに影響を与える電流を、「スニーク電流」または「漏れ電流」と呼ぶことがある。
【0054】
第１のシングル・ビットＭＲＡＭセル１０４をプログラムすることが意図された書き込み操作時にスニーク電流が第２のシングル・ビットＭＲＡＭセル１０８を通るのを防ぐために、二次経路４０４が遮断される必要がある。二次経路４０４を遮断するために、セレクタ・スイッチ１４０、１４２、１４４、１４６のそれぞれが、スイッチ閾値Ｖｓが書き込み閾値Ｖｗより小さくなり、３つのスイッチ閾値Ｖｓの和が書き込み閾値Ｖｗより大きくなるように構成される。言い換えると、セレクタ・スイッチ１４０、１４２、１４４、１４６はＶｓ＜Ｖｗ＜３Ｖｓとなるように構成される。
【0055】
第３、第４および第２のセレクタ・スイッチ１４２、１４６、１４４が二次経路４０４に沿って直列に接続されているため、これらのセレクタ・スイッチのスイッチ閾値は累積する。したがって、二次経路４０４を通る書き込み電流の通過が可能であるように回路を完結させるには、書き込み電流の電圧は第３、第４および第２のセレクタ・スイッチ１４２、１４６、１４４のスイッチ閾値を合計した値よりも大きい必要がある。セレクタ・スイッチ１４０、１４２、１４４、１４６をＶｗ＜３Ｖｓとなるように構成することによって、書き込み電流は第３、第４および第２のセレクタ・スイッチ１４２、１４４、１４６をアクティブにするには不十分となり、したがって二次経路４０４は遮断され、第２のシングル・ビットＭＲＡＭセル１０８をスニーク電流が意図せずに流れるのが防止される。
【0056】
したがって、セレクタ・スイッチの組み込みと配置は、書き込み電流が、第１のシングル・ビットＭＲＡＭセル１０４の自由層２１６に変更を加えるのに十分であり、第１のセレクタ・スイッチ１４０を閉じるのに十分であり、３つの直列になった第３、第４および第２のセレクタ・スイッチ１４２、１４６、１４４をすべて閉じるには不十分な電圧を有するように、２ビットＭＲＡＭセル１００を構成することによって、第２のシングル・ビットＭＲＡＭセル１０８をスニーク電流が通るのを防止することを可能にする。
【0057】
一例として、書き込み閾値Ｖｗが５００ミリボルトである場合、これは、セレクタ・スイッチ１４０、１４２、１４４、１４６のすべてを、約２００ミリボルトのスイッチ閾値Ｖｓを有するように構成することによって実現可能である。この例は、２００＜５００＜６００であるため、Ｖｓ＜Ｖｗ＜３Ｖｓという条件を満たす。このような例では、約５００ミリボルトの書き込み電流が、第１のシングル・ビットＭＲＡＭセル１０４の自由層２１６に変更を加えるのに十分であり、第１のセレクタ・スイッチ１４０を閉じるのに十分であるが、３つの第３、第４および第２のセレクタ・スイッチ１４２、１４６、１４４をすべて閉じるには不十分である。
【0058】
上記の例示の説明では、第１のシングル・ビットＭＲＡＭセル１０４は、プログラムされることになるＭＲＡＭセル１００の２つのビットのうちの第１のビットである。当然ながら、代わりに、第２のシングル・ビットＭＲＡＭセル１０８が、プログラムされることになるＭＲＡＭセルの２つのビットのうちの第１のビットであってもよい。同様に、第１のトランジスタ１２８をオフにし、第２のトランジスタ１３２をオンにし、第３のトランジスタ１３６をオンにすることによって、ＭＲＡＭセル１００の第２のシングル・ビットＭＲＡＭセル１０８を同じ方式でプログラムすることも可能である。第１のトランジスタ１２８がオフにされ、第２および第３のトランジスタ１３２、１３６がオンにされると、書き込み電流の一次経路が、第２のビット線１２４を通り、第２のシングル・ビットＭＲＡＭセル１０８を通り、第２のセレクタ・スイッチ１４４を通り、第３のトランジスタ１３６を通り、ソース線１４８に至る。書き込み電流の二次経路は、第２のビット線１２４を通り、第４のシングル・ビットＭＲＡＭセル１１０を通り、第４のセレクタ・スイッチ１４６を通り、第３のセレクタ・スイッチ１４２を通り、第３のシングル・ビットＭＲＡＭセル１０６を通り、第１のビット線１２０を通り、第１のシングル・ビットＭＲＡＭセル１０４を通り、第１のセレクタ・スイッチ１４０を通り、第３のトランジスタ１３６を通り、ソース線１４８に至る。
【0059】
したがって、上述の方式と実質的に同じ方式で、書き込み閾値に対するスイッチ閾値がＶｓ＜Ｖｗ＜３Ｖｓという条件を満たすようにＭＲＡＭセル１００を構成することによって、第２のシングル・ビットＭＲＡＭセル１０８をプログラムすることが意図された書き込み電流が、二次経路を通って迂回すること、および第１のシングル・ビットＭＲＡＭセル１０４を意図せずに変更することを防ぐことができる。
【0060】
上述のように、２ビットＭＲＡＭセルの状態を判定するために、各シングル・ビットＭＲＡＭセルのＭＴＪスタックに読み出し電流が流される。したがって、２ビットＭＲＡＭセル１００の文脈において、上述の書き込みプロセスと実質的に類似した方式で各ビットの値が個別に読み出される。
【0061】
ビットの値に干渉せずにビットの値を読み出すために、読み出し電流は書き込み電流の電圧よりも小さい電圧を有する。したがって、自由層に変更を加えずに自由層の値を判定するようにＭＴＪに読み出し電流を通すことができる。より具体的には、ＭＴＪによって記憶されている値を読み出すためには、読み出し電圧は特定の読み出し閾値Ｖｒを上回る必要があり、ビットの値との干渉を防ぐためには、読み出し電圧は書き込み閾値Ｖｗより小さい必要がある。したがって、読み出し閾値Ｖｒは書き込み閾値Ｖｗより小さい。言い換えると、Ｖｒ＜Ｖｗである。
【0062】
また、上述の書き込み操作と同様に、読み出し電流は、読み出し閾値Ｖｒと少なくとも同じ大きさの電圧であって、スイッチ閾値Ｖｓの３倍より小さい電圧を有する必要がある。言い換えると、Ｖｓ＜Ｖｒ＜３Ｖｓである。したがって、Ｖｓ＜Ｖｒ＜Ｖｗ＜３Ｖｓである。上記の電圧の例を続けると、書き込み閾値Ｖｗが約５００ミリボルトであり、スイッチ閾値Ｖｓが約２００ミリボルトである場合、読み出し閾値Ｖｒは、たとえば約３００ミリボルトとすることができる。この例は、２００＜３００＜５００＜６００であるため、Ｖｓ＜Ｖｒ＜Ｖｗ＜３Ｖｓという条件を満たす。
【0063】
２つのビットのうちの第１のビットを読み出す操作時、第１のトランジスタ１２８がオンにされ、第２のトランジスタ１３２がオフにされ、第３のトランジスタ１３６がオンにされる。したがって、たとえば約３００ミリボルトの電圧を有する読み出し電流は、第１のシングル・ビットＭＲＡＭセル１０４の値を読み出すように（図３に示す）一次経路３０４を通って流れる。さらに、合計スイッチ閾値がたとえば約６００ミリボルトになるように、それぞれがたとえば２００ミリボルトの個別のスイッチ閾値を有する第３、第４および第２のセレクタ・スイッチ１４２、１４６、１４４は、漏れ電流が（図４に示す）二次経路４０４を通って流れ、第２のシングル・ビットＭＲＡＭセル１０８を通るのを防ぐ。
【0064】
第１のトランジスタ１２８をオフにし、第２のトランジスタ１３２をオンにし、第３のトランジスタ１３６をオンにすることによって、ＭＲＡＭセル１００の第２のシングル・ビットＭＲＡＭセル１０８によって記憶されている値を読み出すことが同様に可能であることを理解されたい。第１のトランジスタ１２８がオフにされ、第２および第３のトランジスタ１３２、１３６がオンにされると、読み出し電流の一次経路が第２のビット線１２４を通り、第２のシングル・ビットＭＲＡＭセル１０８を通り、第２のセレクタ・スイッチ１４４を通り、第３のトランジスタ１３６を通り、ソース線１４８に至る。読み出し電流の二次経路は、第２のビット線１２４を通り、第４のシングル・ビットＭＲＡＭセル１１０を通り、第４のセレクタ・スイッチ１４６を通り、第３のセレクタ・スイッチ１４２を通り、第３のシングル・ビットＭＲＡＭセル１０６を通り、第１のビット線１２０を通り、第１のシングル・ビットＭＲＡＭセル１０４を通り、第１のセレクタ・スイッチ１４０を通り、第３のトランジスタ１３６を通り、ソース線１４８に至る。
【0065】
したがって、上述した方式と実質的に同じ方式で、Ｖｓ＜Ｖｒ＜３Ｖｓとなるように読み出し閾値に対するスイッチ閾値を設定することによって、第２のシングル・ビットＭＲＡＭセル１０８によって記憶されている値を判定することを意図した読み出し電流が、二次経路を通って迂回すること、および第１のシングル・ビットＭＲＡＭセル１０４を意図せずに読み出すことを防ぐことが可能である。シングル・ビットＭＲＡＭセル１０４、１０８の個別プログラミングに関して上述したように、シングル・ビットＭＲＡＭセル１０４、１０８によって記憶されている値をいずれの順序でも読み出すことが可能である。
【0066】
セレクタ・スイッチが読み出し電流および書き込み電流を上述のように方向付けるには、第１および第２のセレクタ・スイッチ１４０、１４４のそれぞれが、一次経路と二次経路とが互いに再合流する接合部と、対応するシングル・ビットＭＲＡＭセルの上部電極２０４との間に配置される必要がある。
【0067】
たとえば、図２に示す実施形態では、第１のセレクタ・スイッチ１４０が、下部電極２０８と、一次経路と二次経路とが互いに再合流する共用下部接触部２２８との間に配置されるように、第１のセレクタ・スイッチ１４０が第１のシングル・ビットＭＲＡＭセル１０４の下部電極２０８に直接接続されている。本発明の代替的実施形態によると、第１のセレクタ・スイッチ１４０は、それぞれのビット線１２０と、一次経路と二次経路とが互いに再合流する共用下部接触部２２８との間の別の位置に配置可能である。たとえば、本発明の代替的実施形態によると、第１のセレクタ・スイッチ１４０は上部電極２０４とＭＴＪ２１２との間に配置可能である。本発明の別の実施形態によると、第１のセレクタ・スイッチ１４０は、下部電極２０８または上部電極２０４の２つの層の間に配置可能である。
【0068】
図５に、２ビットＭＲＡＭセル１００を操作する方法５００のフローチャートを示す。２ビットＭＲＡＭセルは、図１に示す２ビットＭＲＡＭセル１００、１０２などの２ビットＭＲＡＭセルのアレイを含む、メモリ・システム（本明細書ではメモリ・ストレージ・デバイスとも呼ぶ）によって、またはその一部として操作される。方法５００は、ハードウェア、ファームウェア、プロセッサ上で実行されるソフトウェア、またはこれらの任意の組合せによって実行可能である。たとえば、方法５００は（たとえばプロセッサにおける）メモリ・コントローラによって実行されてもよい。
【0069】
操作５０４で、システムは第１のビットをプログラムするための書き込みコマンドまたは第１のビットに記憶されている値を判定するための読み出しコマンドを受け取る。操作５０８で、システムは、第１のビットが特定のＭＴＪに記憶されることになっているか、または記憶されていると判定する。説明例として、システムは、第１のビットが２ビットＭＲＡＭセル１００の第１のシングル・ビットＭＲＡＭセル１０４の（図２に示す）ＭＴＪ２１２に記憶されることになっているかまたは記憶されていると判定する。
【0070】
操作５１２で、システムは、その特定のＭＴＪに電流を流すためにトランジスタを選択的にアクティブにする。説明例として、システムは、２ビットＭＲＡＭセル１００の第１のシングル・ビットＭＲＡＭセル１０４のＭＴＪ２１２に書き込み電流または読み出し電流を流すために（図１に示す）第１のトランジスタ１２８と第３のトランジスタとを選択的にアクティブにする。
【0071】
２ビットＭＲＡＭセルにおけるトランジスタおよびセレクタ・スイッチの配置と、シングル・ビットＭＲＡＭセルおよびセレクタ・スイッチの相対電圧および閾値電圧とに起因して、特定のＭＴＪに電流を流すとその特定のＭＴＪに対応するセレクタ・デバイスにも電流が流れる。この説明例によると、第１のシングル・ビットＭＲＡＭセル１０４のＭＴＪ２１２に電流を流すと、第１のセレクタ・スイッチ１４０に電流が流れる。上述のように、この流れは、第１のシングル・ビットＭＲＡＭセル１０４の読み出し電圧および書き込み電圧が第１のセレクタ・スイッチ１４０の閾値電圧より大きいために生じる。したがって、特定のＭＴＪに電流を流すことは、対応するセレクタ・デバイスに電流を流すことを含む。
【0072】
上述の説明例では、方法５００が第１のシングル・ビットＭＲＡＭセル１０４をプログラムするため、または読み出すために使用される場合の方法について説明している。言い換えると、同じ方法５００が、読み出し操作または書き込み操作を行うために使用される。また、同じ方法５００は、操作５０８において特定のＭＴＪが２ビットＭＲＡＭセル１００の第２のシングル・ビットＭＲＡＭセル１０８のＭＴＪ２１２であると判定された場合に、第１のシングル・ビットＭＲＡＭセル１０４または第２のシングル・ビットＭＲＡＭセル１０８をプログラムまたは読み出しするために使用されることを理解されたい。これは、単に第１のトランジスタと第２のトランジスタのどちらがアクティブにされるかを変更するだけで行われる。
【0073】
上述のように、図１、図３および図４に示すＭＲＡＭセル１００、１０２の実施形態では、セレクタ・デバイス１４０、１４２、１４４、１４６はセレクタ・スイッチである。しかし、代替的実施形態では、セレクタ・デバイス１４０、１４２、１４４、１４６はセレクタ・ダイオードとすることができる。さらなる代替的実施形態では、セレクタ・デバイスの一部がセレクタ・スイッチであり、一部がセレクタ・ダイオードであってもよい。
【0074】
図６に、セレクタ・デバイス１４０、１４２、１４４、１４６がセレクタ・ダイオードである本発明の一実施形態を示す。各セレクタ・ダイオードは、「順」方向と一般に呼ばれる一方向に第一に電流を伝導するように構成される。したがって、セレクタ・スイッチを含むＭＲＡＭセル１００、１０２の実施形態は、「対称」セレクタ・デバイスを有すると言うこともでき、一方、セレクタ・ダイオードを含むＭＲＡＭセル１００、１０２の実施形態は「非対称」セレクタ・デバイスを有すると言うこともできる。
【0075】
より具体的には、ダイオードは順方向で低い抵抗を有し、「逆」方向と一般に呼ばれる反対方向で高い抵抗を有する。ＭＲＡＭセル１００、１０２におけるセレクタ・ダイオードのそれぞれは、電圧閾値が、ダイオードに対して順方向に流れる電流と、ダイオードに対して逆方向に流れる電流とについて独立して選択可能であるように構成される。したがって、セレクタ・スイッチの代わりにセレクタ・ダイオードを使用することにより、セレクタ・ダイオードのそれぞれの電圧閾値をより厳密に選択して電流を制御するという点で２ビットＭＲＡＭセル１００、１０２をより細かく調整することができるようになる。
【0076】
本発明の一部の実施形態によると、各セレクタ・ダイオードは、他のセレクタ・ダイオードのものと同じ順方向および逆方向閾値電圧を有することが可能である。本発明の一部の実施形態によると、セレクタ・ダイオードは、他のセレクタ・ダイオードのものとは異なる順方向および逆方向閾値電圧を有することが可能である。本発明の一部の実施形態によると、セレクタ・ダイオードは逆方向閾値電圧と同じ順方向閾値電圧を有することが可能である。本発明の一部の実施形態によると、セレクタ・ダイオードは、逆方向閾値電圧とは異なる順方向閾値電圧を有することが可能である。
【0077】
図６に示すように、２ビットＭＲＡＭセル６００、６０２の配置は、セレクタ・スイッチ１４０、１４２、１４４、１４６がセレクタ・ダイオード６４０、６４２、６４４、６４６に置き換えられている点を除き、上記で図示し、説明した２ビットＭＲＡＭセル１００、１０２のものと同じである。図６に示す実施形態では、セレクタ・ダイオード６４０、６４２、６４４、６４６のそれぞれが、ダイオードの順方向がそれぞれの共用トランジスタ１３６、１３８の方を向くように配置されている。一部の代替的実施形態では、２ビットＭＲＡＭセルの２つのシングル・ビットＭＲＡＭセルが共通トランジスタを共用することを可能にするように、セレクタ・ダイオードの機能が保持される限り、セレクタ・ダイオードのうちの少なくとも一部を、順方向がそれぞれの共用トランジスタから離れる方向を向くように配置することが可能であってもよい。
【0078】
図７に示すように、操作時、第１のシングル・ビットＭＲＡＭセル１０４上で読み出し操作または書き込み操作を行うことが意図された読み出し電流または書き込み電流の一次経路７０４は、ビット線１２０を通り、第１のシングル・ビットＭＲＡＭセル１０４を通り、第１のセレクタ・ダイオード６４０を順方向に通り、第３のトランジスタ１３６を通り、ソース線１４８に至る。
【0079】
図８に示すように、操作時、第１のシングル・ビットＭＲＡＭセル上で読み出し操作または書き込み操作を行うことが意図された読み出し電流または書き込み電流は、ビット線１２０を通り、第３のシングル・ビットＭＲＡＭセル１０６を通り、第３のセレクタ・ダイオード６４２を順方向に通り、第４のセレクタ・ダイオード６４６を逆方向に通り、第４のシングル・ビットＭＲＡＭセル１１０を通り、第２のビット線１２４を通り、第２のシングル・ビットＭＲＡＭセル１０８を通り、第２のセレクタ・ダイオード６４４を順方向に通り、第３のトランジスタ１３６を通り、ソース線１４８に至る。
【0080】
したがって、読み出し電流または書き込み電流が意図された一次経路７０４を流れることができるようにするとともに、読み出し電流または書き込み電流が意図しない二次経路８０４を通って流れるのを防ぐために、相対閾値電圧を以下のように選択することができる。セレクタ・ダイオードのそれぞれの順方向閾値電圧Ｖｄｆは、読み出し電流および書き込み電流が一次経路７０４における第１のセレクタ・ダイオード６４０を通ることができるように、読み出し電流の電圧（Ｖｒ）および書き込み電流の電圧（Ｖｗ）より小さい。第３のセレクタ・ダイオード６４２の順方向閾値電圧Ｖｄｆと、第４のセレクタ・ダイオード６４６の逆方向閾値電圧Ｖｄｒと、第４のセレクタ・ダイオード６４４の順方向閾値電圧Ｖｄｆとの和は、読み出し電流および書き込み電流のそれぞれよりも大きい。言い換えると、Ｖｄｆ＜Ｖｒ＜Ｖｗ＜（２Ｖｄｆ＋Ｖｄｒ）である。
【0081】
一説明例では、順方向においてセレクタ・ダイオードのそれぞれをアクティブにするための順方向閾値電圧Ｖｄｆは約２００ミリボルトとすることができ、逆方向においてセレクタ・ダイオードのそれぞれをアクティブにするための逆方向閾値電圧Ｖｄｒは約４００ミリボルトとすることができ、読み出し電流の電圧Ｖｒは約３００ミリボルトとすることができ、書き込み電流の電圧Ｖｗは約５００ミリボルトとすることができる。この例は、２００＜３００＜５００＜８００であるため、Ｖｄｆ＜Ｖｒ＜Ｖｗ＜（２Ｖｄｆ＋Ｖｄｒ）の条件を満たす。代替的実施形態では、Ｖｄｆ＜Ｖｒ＜Ｖｗ＜（２Ｖｄｆ＋Ｖｄｒ）の条件が満たされている限り、コンポーネントは異なる電圧を有することが可能である。少なくとも１つの代替的実施形態では、逆方向閾値電圧Ｖｄｒは、読み出し電圧または書き込み電圧が逆方向の向きとされた単一のダイオードを通ることができないように、順方向閾値電圧Ｖｄｆよりも有意に大きくすることができる。
【0082】
図９に、２ビットＭＲＡＭセル１００、１０２（代わりに６００、６０２であってもよい）と、アレイ内の２つのさらなる２ビットＲＡＭセル９００、９０２の上面図を示す。上述のようにして、第１のシングル・ビットＭＲＡＭセル１０４と第２のシングル・ビットＭＲＡＭセル１０８とが共通下部接触部２２８を共用する。第１のシングル・ビットＭＲＡＭセル１０４と第２のシングル・ビットＭＲＡＭセル１０８は、図９では下部接触部２２８によって覆い隠されているために見えない第３のトランジスタをさらに共用する。さらに、第１のシングル・ビットＭＲＡＭセル１０４と第３のシングル・ビットＭＲＡＭセル１０６の両方が第１のビット線１２０に接続され、第２のシングル・ビットＭＲＡＭセル１０８と第４のシングル・ビットＭＲＡＭセル１１０の両方が第２のビット線１２４に接続されている。さらなる２ビットＲＡＭセル９００、９０２は、実質的に同じ方式で配置および接続され、機能する。たとえば、２ビットＭＲＡＭセル９００、９０２のそれぞれの第１および第２のシングル・ビットＭＲＡＭセルが下部接触部を共用し、第１および第３のシングル・ビットＭＲＡＭセルが第１のビット線９２０に接続され、第２および第４のシングル・ビットＭＲＡＭセルが第２のビット線９２４に接続されている。この配置は、たとえば図１０に示す方法１０００によって形成可能である。
【0083】
図１０に、メモリ・ストレージ・デバイスにおいて使用可能な、上述の配置を形成するための例示の方法１０００を示す。方法１０００は操作１００４で開始し、共用ランディング・パッドとも呼ぶ共用下部接触部が形成される。図２に示すＭＲＡＭセル１００の文脈では、共用ランディング・パッドは共用下部接触部２２８と類似している。具体的には、共用ランディング・パッドは、導電性材料、たとえばルテニウムなどの金属で形成される。
【0084】
図１１Ａに、操作１００４の実行後のメモリ・ストレージ・デバイス１１００の部分側断面図の概略図を示す。図のように、本発明の少なくとも一部の実施形態では、共用ランディング・パッド１１２８は、メモリ・ストレージ・デバイス１１００の論理領域１１０８における金属線１１０４と同時に、同じプロセスの一部として、または同じ材料で、あるいはその組合せにより形成可能である。また、本発明の少なくとも一部の実施形態では、記憶領域１１１２の共用ランディング・パッド１１２８と論理領域１１０８の金属線１１０４とは、酸化物層１１３２上に形成される。また、共用ランディング・パッド１１２８は、酸化物層１１３２内に形成され、それ以外により酸化層１１３２によって分離された、接触部１１２４と直接接触して形成される。図２に示すＭＲＡＭセル１００の文脈では、この接触部１１２４は、共用下部接触部２２８を第３のトランジスタ１３６に接続する接触部と類似している。
【0085】
さらに、図１１Ａに、共用ランディング・パッド１１２８を金属線１１０４からと、アレイ内の他のＭＲＡＭセルの共用ランディング・パッドから分離するために使用することができる層間誘電体（ＩＬＤ）１１３６を示す。本発明の少なくとも一部の実施形態では、ＩＬＤはたとえば超低誘電率（ＵＬＫ）材料で形成可能である。
【0086】
さらに、図１１Ａに、金属線１１０４と共用ランディング・パッド１１２８の一部の上に選択的に形成されたマスク１１４０を示す。以下でさらに詳述するように、マスク１１４０は、製造プロセスにおける後続の操作を容易にする。
【0087】
図１１Ｂに、図１１Ａに示すメモリ・ストレージ・デバイス１１００の記憶領域１１１２の部分上面図の概略図を示す。例示のために、記憶領域１１１２は、図１１Ａに示す方式で方法１０００の操作１００４によって形成された４つの２ビットＭＲＡＭセル１１４４を含む。
【0088】
図１２Ａ、図１２Ｂおよび図１２Ｃに、共用下部接触部１１２８を形成するさらなる製造プロセスの実行後のメモリ・ストレージ・デバイス１１００を示す。言い換えると、さらなる製造プロセス（その結果が図１２Ａ、図１２Ｂおよび図１２Ｃに示されている）は、方法１０００の操作１００４の実行中に実行されると見なすことができる。図１２Ａ～図１２Ｃに示す製造操作は、当業者に知られている製造プロセス（たとえばＩＬＤ充填、ＣＭＰ）を使用して行うことができる。具体的には、図１２Ａは、マスク１１４０を使用した金属線１１０４と共用ランディング・パッド１１２８のエッチングによる上部ビアの形成と、その次のＩＬＤ充填プロセスおよびその後のＣＭＰプロセスの実行の結果を示す。ＩＬＤ充填プロセスは、既存のＩＬＤ１１３６と同じ材料または異なる材料を使用して行うことができる。図１２Ｂに、ＩＬＤ凹部１１４８と、共用ランディング・パッド１１２８と自己位置合わせするマイクロスタッド１１５２とを形成した結果を示す。図１２Ｃに、キャップ誘電体充填プロセスと後続のＣＭＰプロセスとを行った結果を示す。キャップ誘電体充填プロセスは、たとえばＳｉＣＮ（Ｈ）などの流動性誘電材料１１５６を使用して行うことができる。
【0089】
図１０に戻ると、方法１０００は操作１００８に進み、共用下部接触部１１２８上に第１および第２のシングル・ビットＭＲＡＭセルが形成される。ＭＲＡＭセルは、当技術分野で知られている製造プロセス（たとえば堆積プロセス）を使用して形成されてもよい。本発明の少なくとも一部の実施形態では、操作１００８は、リソパターン形成またはマスキング・プロセスあるいはその両方によってＭＲＡＭセルの層を堆積させることを含み得る。より詳細には、図１２Ｄで示すように、操作１００８の実行は、ＭＲＡＭセルのセレクタ・デバイス、下部電極、ＭＴＪおよび上部電極を形成する材料の層の順次形成を含み得る。言い換えると、本発明の少なくとも一部の実施形態では、操作１００８におけるＭＲＡＭセルの形成は、それらのＭＲＡＭセルに対応するセレクタ・デバイスの形成を含む。このような実施形態では、セレクタ・デバイスの形成は、たとえばエッチ・プロセスを行うことによるセレクタ・デバイス材料のパターン形成を含み得る。また、このような実施形態では、セレクタ・デバイス材料は、たとえば、ＳｉＯｘ、ＴｉＯｘ、ＡｌＯｘ、ＷＯｘ、ＴｉＮＯｘ、ＨｆＯｘ、ＴａＯｘ、およびＮｂＯｘのうちの少なくとも１つを含み得る。
【0090】
図１２Ｄに示す実施形態では、セレクタ・デバイスを形成する材料の層が参照番号１１５８で示されており、下部電極を形成する材料の層が参照番号１１６０で示されており、ＭＴＪを形成する材料の層が参照番号１１６２で示されており、上部電極を形成する材料の層が参照番号１１６４で示されている。
【0091】
図１２Ｄに、操作１００８の実行が、上部電極の上の酸化物層１１６６と、ＯＰＬ層１１６８、とＳｉＡＲＣ層１１７０との形成を含み得ることをさらに示す。本発明の少なくとも一部の実施形態では、上部電極と下部電極のそれぞれは、たとえば、Ｗ、ＷＮ、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｒｕ、Ｍｏ、Ｃｒ、Ｖ、Ｐｄ、ＰｔまたはＡｌで形成可能である。
【0092】
図１２Ｄに示す実施形態では、セレクタ・デバイスを形成する材料の層１１５８が、共用下部接触部１１２８と、ＭＲＡＭセルの下部電極を形成する材料の層１１６０との間に形成される。この配置は、本発明の例示の一実施形態を示している。代替的に、セレクタ・デバイスが共用下部接触部１１２８と下部電極を形成する材料の層１１６０との間以外の場所に配置される本発明の実施形態では、セレクタ・デバイスを形成する材料の層１１５８は図１２Ｄで示すものとは異なる順序で形成され、配置される。
【0093】
図１０に戻ると、操作１０１２において、メモリ・ストレージ・デバイスの記憶領域内のアレイにおけるＭＲＡＭセルを接続し、記憶領域をメモリ・ストレージ・デバイスの論理領域に接続する、金属線が形成される。金属線は、たとえば、第１の上部電極を第１のトランジスタに接続する第１の金属線と、第２の上部電極を第２のトランジスタに接続する第２の金属線とを含み得る。より詳細には、第１の金属線は、第１のＭＲＡＭセル（第１のシングル・ビットＭＲＡＭセル１０４など）を、メモリ・ストレージ・デバイス１１００の論理領域１１０８に位置する第１のトランジスタ（第１のトランジスタ１２８など）に接続する第１のビット線（第１のビット線１２０など）とすることができる。同様に、第２の金属線は、第２のＭＲＡＭセル（第２のシングル・ビットＭＲＡＭセル１０８など）をメモリ・ストレージ・デバイス１１００の論理領域１１０８に位置する第２のトランジスタ（第２のトランジスタ１３２など）に接続する第２のビット線（第２のビット線１２４など）とすることができる。
【0094】
ＭＲＡＭセルを接続する金属線を形成する製造プロセスは当技術分野で知られている。本発明の少なくとも一部の実施形態では、操作１０１２は、ＲＩＥまたはＩＢＥを使用して上部電極またはハードマスク・エッチ処理を行うこと（その結果を図１２Ｅで示す）と、ＩＢＥ処理を行うこと（その結果を図１２Ｆで示す）と、誘電体カプセル化処理を行うこと（その結果を図１２Ｇで示す）と、カプセル化エッチ・バック処理を行うこと（その結果を図１２Ｈで示す）と、ＩＬＤ堆積処理を行うこと（その結果を図１２Ｉで示す）と、上部電極接触部１１７６を形成すること（その結果を図１２Ｊで示す）とを含み得る。
【0095】
本発明の少なくとも１つの実施形態では、誘電体カプセル化処理は、たとえばＳｉＮ、ＳｉＣＮ（Ｈ）または別の類似の材料などの誘電材料１１７２を使用して行うことができる。このような材料は、ＭＲＡＭセルを周囲の酸素、湿気、および後続のプロセス・ステップからのその他の化学物質から保護する良好な気密封止を与えるその能力に基づいて選択される。本発明の少なくとも１つの実施形態では、ＩＬＤ堆積処理はＩＬＤ１１３６の材料と同じ材料１１７４を使用して行うことができる。代替的実施形態では、異なる材料を使用することができる。本発明の少なくとも１つの実施形態では、上部電極接触部１１７６は、デュアル・ダマシン処理を行うことによって形成可能である。
【0096】
上記で列挙した処理は、操作１０１２において金属線を形成するために使用可能な製造プロセスの一例を示している。本発明の代替的実施形態では、図１２Ａ～図１２Ｊに示されている、上記で列挙した処理の結果は、他の知られている処理の実行によって実現することが可能である。
【0097】
次に図１３を参照すると、本発明の実施形態による、（たとえばコンピュータの１つまたは複数のプロセッサ回路またはコンピュータ・プロセッサを使用して）本明細書に記載の方法、手段、およびモジュール、ならびに任意の関連機能のうちの１つまたは複数の実装において使用可能な、例示のコンピュータ・システム１３０１の高レベル・ブロック図が示されている。一部の実施形態では、コンピュータ・システム１３０１の主要コンポーネントは、１つまたは複数のＣＰＵ１３０２、メモリ・サブシステム１３０４、端末インターフェース１３１２、ストレージ・インターフェース１３１６、Ｉ／Ｏ（入力／出力）デバイス・インターフェース１３１４、およびネットワーク・インターフェース１３１８を含んでもよく、これらのすべてがメモリ・バス１３０３、Ｉ／Ｏバス１３０８、およびＩ／Ｏバス・インターフェース・ユニット１３１０を介したコンポーネント間通信のために、直接または間接的に、通信可能に結合可能である。
【0098】
コンピュータ・システム１３０１は、本明細書においてＣＰＵ１３０２と総称する、１つまたは複数の汎用プログラマブル中央処理装置（ＣＰＵ）１３０２Ａ、１３０２Ｂ、１３０２Ｃ、および１３０２Ｄを含んでもよい。一部の実施形態では、コンピュータ・システム１３０１は、比較的大型のシステムに典型的な複数プロセッサを含んでもよい。しかし、他の実施形態では、コンピュータ・システム１３０１は代替的に単一ＣＰＵシステムであってもよい。各ＣＰＵ１３０２は、メモリ・サブシステム１３０４に記憶された命令を実行してもよく、１つまたは複数のレベルのオンボード・キャッシュを含んでもよい。
【0099】
システム・メモリ１３０４は、ランダム・アクセス・メモリ（ＲＡＭ）１３２２またはキャッシュ・メモリ１３２４などの揮発性メモリの形態のコンピュータ・システム可読媒体を含んでもよい。コンピュータ・システム１３０１は、他の取り外し型／非取り外し型の揮発性／不揮発性コンピュータ・システム記憶媒体をさらに含んでもよい。例示に過ぎないが、「ハード・ドライブ」などの非取り外し型の不揮発性磁気媒体からの読み出しとそれへの書き込みのためにストレージ・システム１３２６を設けることができる。図示されていないが、取り外し型の不揮発性磁気ディスク（たとえば「フロッピー（Ｒ）・ディスク」）からの読み出しとそれへの書き込みのための磁気ディスク・ドライブ、あるいはＣＤ－ＲＯＭ、ＤＶＤ－ＲＯＭまたはその他の光媒体などの取り外し型の不揮発性光ディスクからの読み出しまたはそれへの書き込みのための光ディスク・ドライブを設けることができる。さらに、メモリ１３０４は、フラッシュ・メモリ、たとえばフラッシュ・メモリ・スティック・ドライブまたはフラッシュ・ドライブを含むことができる。１つまたは複数のデータ・メディア・インターフェースによってメモリ・バス１３０３にメモリ・デバイスを接続することができる。メモリ１３０４は、様々な実施形態の機能を実施するように構成された１組（少なくとも１つ）のプログラム・モジュールを有する少なくとも１つのプログラム製品を含み得る。
【0100】
それぞれが少なくとも１組のプログラム・モジュール１３３０を有する、１つまたは複数のプログラム／ユーティリティ１３２８がメモリ１３０４に記憶されてもよい。プログラム／ユーティリティ１３２８は、ハイパーバイザ（仮想マシン・モニタとも呼ぶ）と、１つまたは複数のオペレーティング・システムと、１つまたは複数のアプリケーション・プログラムと、その他のプログラム・モジュールと、プログラム・データとを含み得る。オペレーティング・システム、１つまたは複数のアプリケーション・プログラム、その他のプログラム・モジュール、およびプログラム・データまたはこれらの何らかの組合せのそれぞれは、ネットワーキング環境の実装形態を含み得る。プログラム・モジュール１３３０は、様々な実施形態の機能または方法を全般的に実行する。
【0101】
図１３にはメモリ・バス１３０３が、ＣＰＵ１３０２と、メモリ・サブシステム１３０４と、Ｉ／Ｏバス・インターフェース１３１０との間の直接通信経路を提供する単一のバス構造として示されているが、メモリ・バス１３０３は、一部の実施形態では、階層型、スター型またはウェブ型構成におけるポイント・ツー・ポイント・リンク、複数の階層バス、並列および冗長経路、または任意のその他の適切な種類の構成など、様々な形態のうちのいずれかで配置可能な、複数の異なるバスまたは通信経路を含み得る。また、Ｉ／Ｏバス・インターフェース１３１０とＩ／Ｏバス１３０８とが単一のそれぞれのユニットとして示されているが、コンピュータ・システム１３０１は、一部の実施形態では、複数のＩ／Ｏバス・インターフェース・ユニット１３１０、複数のＩ／Ｏバス１３０８、またはその両方を含んでもよい。また、Ｉ／Ｏバス１３０８を様々なＩ／Ｏデバイスに通じる様々な通信経路から分離する複数のＩ／Ｏインターフェース・ユニットが示されているが、他の実施形態では、Ｉ／Ｏデバイスの一部または全部が１つまたは複数のシステムＩ／Ｏバスに直接接続されてもよい。
【0102】
一部の実施形態では、コンピュータ・システム１３０１は、マルチ・ユーザ・メインフレーム・コンピュータ・システム、シングル・ユーザ・システム、あるいは、直接ユーザ・インターフェースをほとんど、またはまったく持たないが、他のコンピュータ・システム（クライアント）から要求を受信する、サーバ・コンピュータまたは類似のデバイスであってもよい。また、一部の実施形態では、コンピュータ・システム１３０１は、デスクトップ・コンピュータ、ポータブル・コンピュータ、ラップトップまたはノートブック・コンピュータ、タブレット・コンピュータ、ポケット・コンピュータ、電話、スマートフォン、ネットワーク・スイッチもしくはルータ、または任意のその他の適切な種類の電子デバイスとして実装されてもよい。
【0103】
図１３は例示のコンピュータ・システム１３０１の代表的な主要コンポーネントを示すことが意図されていることに留意されたい。しかし、一部の実施形態では、個別コンポーネントは図１３に表されているものよりも複雑度がより高いかまたはより低くてもよく、図１３に示すもの以外のコンポーネントまたは図１３に示すものに追加されたコンポーネントが存在してもよく、そのようなコンポーネントの数、種類および構成は異なり得る。また、モジュールは一実施形態により例示として列挙され、説明されており、特定のモジュールの必要性または他の可能なモジュール（または特定のモジュールに適用される機能／目的）の排除を示すことは意図していない。
【0104】
本発明は、統合の任意の可能な技術的詳細度のシステム、方法またはコンピュータ・プログラム製品あるいはこれらの組合せとすることができる。コンピュータ・プログラム製品は、プロセッサに本発明の態様を実施させるコンピュータ可読プログラム命令を有するコンピュータ可読記憶媒体（または複数の媒体）を含み得る。
【0105】
コンピュータ可読記憶媒体は、命令実行デバイスによって使用される命令を保持し、記憶することができる有形デバイスとすることができる。コンピュータ可読記憶媒体は、たとえば、電子ストレージ・デバイス、磁気ストレージ・デバイス、光学式ストレージ・デバイス、電磁ストレージ・デバイス、半導体ストレージ・デバイス、またはこれらの任意の適切な組合せであってよいが、これらには限定されない。コンピュータ可読記憶媒体のより具体的な例の非網羅的なリストには以下のものも含まれる。すなわち、ポータブル・コンピュータ・ディスケット、ハード・ディスク、ランダム・アクセス・メモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、消去可能プログラマブル読み出し専用メモリ（ＥＰＲＯＭまたはフラッシュ・メモリ）、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）、ポータブル・コンパクト・ディスク読み出し専用メモリ（ＣＤ－ＲＯＭ）、デジタル・バーサタイル・ディスク（ＤＶＤ）、メモリ・スティック、フロッピー（Ｒ）・ディスク、パンチカードまたは命令が記録された溝内の隆起構造などの機械的に符号化されたデバイス、およびこれらの任意の適切な組合せが含まれる。本明細書で使用されるコンピュータ可読記憶媒体とは、電波またはその他の自由に伝播する電磁波、導波路またはその他の伝送媒体を伝播する電磁波（たとえば光ファイバ・ケーブルを通る光パルス）、または配線を介して伝送される電気信号などの、一過性の信号自体であると解釈されるべきではない。
【0106】
本明細書に記載のコンピュータ可読プログラム命令は、コンピュータ可読記憶媒体からそれぞれのコンピューティング／処理デバイスに、または、ネットワーク、たとえばインターネット、ローカル・エリア・ネットワーク、ワイド・エリア・ネットワーク、または無線ネットワークあるいはこれらの組合せを介して外部コンピュータまたは外部ストレージ・デバイスにダウンロードすることができる。ネットワークは、銅伝送ケーブル、光伝送ファイバ、無線伝送、ルータ、ファイアウォール、スイッチ、ゲートウェイ・コンピュータ、またはエッジ・サーバあるいはこれらの組合せを含み得る。各コンピューティング／処理デバイスにおけるネットワーク・アダプタ・カードまたはネットワーク・インターフェースが、ネットワークからコンピュータ可読プログラム命令を受信し、それらのコンピュータ可読プログラム命令を、それぞれのコンピューティング／処理デバイス内のコンピュータ可読記憶媒体への記憶のために転送する。
【0107】
本発明の動作を実施するためのコンピュータ可読プログラム命令は、アセンブラ命令、インストラクション・セット・アーキテクチャ（ＩＳＡ）命令、マシン命令、マシン依存命令、マイクロコード、ファームウェア命令、状態設定データ、集積回路のための構成データ、または、Ｓｍａｌｌｔａｌｋ、Ｃ＋＋などのオブジェクト指向プログラミング言語、および「Ｃ」プログラミング言語、または同様のプログラム言語などの手続き型プログラミング言語を含む、１つまたは複数のプログラミング言語の任意の組合せで書かれたソース・コードまたはオブジェクト・コードであってもよい。コンピュータ可読プログラム命令は、スタンドアロン・ソフトウェア・パッケージとして全体がユーザのコンピュータ上で、または一部がユーザのコンピュータ上で、あるいは一部がユーザのコンピュータ上で、一部がリモート・コンピュータ上で、あるいは全体がリモート・コンピュータまたはサーバ上で実行されてもよい。後者の場合、リモート・コンピュータは、ローカル・エリア・ネットワーク（ＬＡＮ）またはワイド・エリア・ネットワーク（ＷＡＮ）を含む、任意の種類のネットワークを介してユーザのコンピュータに接続することができ、あるいは接続は（たとえば、インターネット・サービス・プロバイダを使用してインターネットを介して）外部コンピュータに対して行ってもよい。一部の実施形態では、本発明の態様を実行するために、たとえばプログラマブル・ロジック回路、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）、またはプログラマブル・ロジック・アレイ（ＰＬＡ）を含む電子回路が、コンピュータ可読プログラム命令の状態情報を利用して電子回路をパーソナライズすることにより、コンピュータ可読プログラム命令を実行することができる。
【0108】
本発明の態様について、本明細書では本発明の実施形態による方法、装置（システム）、およびコンピュータ・プログラム製品のフローチャート図またはブロック図あるいはその両方を参照しながら説明している。フローチャート図またはブロック図あるいはその両方の各ブロックおよび、フローチャート図またはブロック図あるいはその両方におけるブロックの組合せは、コンピュータ可読プログラム命令によって実装可能であることを理解されたい。
【0109】
これらのコンピュータ可読プログラム命令は、コンピュータまたはその他のプログラマブル・データ処理装置のプロセッサにより実行される命令が、フローチャートまたはブロック図あるいはその両方の１つまたは複数のブロックで指定されている機能／動作を実装する手段を生成するようなマシンを生成するように、コンピュータまたはその他のプログラマブル・データ処理装置のプロセッサに供給することができる。これらのコンピュータ可読プログラム命令はまた、命令が記憶されたコンピュータ可読記憶媒体が、フローチャートまたはブロック図あるいはその両方の１つまたは複数のブロックで指定されている機能／動作の態様を実装する命令を含む製造品を含むように、コンピュータ、プログラマブル・データ処理装置、またはその他のデバイスあるいはこれらの組合せに対して特定の方式で機能するように指示することができるコンピュータ可読記憶媒体に記憶されてもよい。
【0110】
コンピュータ可読プログラム命令はまた、コンピュータ、その他のプログラマブル装置またはその他のデバイス上で実行される命令がフローチャートまたはブロック図あるいはその両方の１つまたは複数のブロックで指定されている機能／動作を実装するように、コンピュータ、その他のプログラマブル装置、またはその他のデバイス上で一連の動作ステップが実行されてコンピュータ実装プロセスを実現するようにするために、コンピュータ、その他のプログラマブル・データ処理装置、またはその他のデバイスにロードされてもよい。
【0111】
図面中のフローチャートおよびブロック図は、本発明の様々な実施形態によるシステム、方法およびコンピュータ・プログラム製品の可能な実装形態のアーキテクチャ、機能および動作を示す。これに関連して、フローチャートまたはブロック図の各ブロックは、指定されている論理機能を実装するための１つまたは複数の実行可能命令を含む、命令のモジュール、セグメント、または部分を表す場合がある。一部の代替的実装形態では、ブロックに記載されている機能は、図に記載されている順序とは異なる順序で行われてもよい。たとえば、連続して示されている２つのブロックは、関与する機能に応じて、実際には１つのステップとして行われてもよく、並行して実行されてもよく、部分的にまたは全体が時間的に重なりあって実質的に並行して実行されてもよく、またはそれらのブロックは場合によっては逆の順序で実行されてもよい。また、ブロック図またはフローチャート図あるいはその両方の各ブロック、およびブロック図またはフローチャート図あるいはその両方のブロックの組合せは、指定されている機能または動作を実行するかまたは専用ハードウェアとコンピュータ命令との組合せを実施する専用ハードウェア・ベースのシステムによって実装可能であることにも留意されたい。
【0112】
本明細書で使用されている用語は、特定の実施形態について説明することのみを目的としており、様々な実施形態を限定することは意図されていない。本明細書で使用されている単数形の「ａ」、「ａｎ」および「ｔｈｅ」は、文脈が明確に他の解釈を示していない限り、複数形も含むことが意図されている。また、「ｉｎｃｌｕｄｅｓ（含む）」または「ｉｎｃｌｕｄｉｎｇ（含んでいる）」あるいはその両方の用語は、本明細書で使用されている場合、記載されている特徴、整数、ステップ、操作、要素またはコンポーネントあるいはこれらの組合せの存在を指定しているが、１つまたは複数の他の特徴、整数、ステップ、操作、要素、コンポーネントまたはこれらのグループあるいはこれらの組合せの存在または追加を排除しないことも理解されたい。様々な実施形態のうちの例示の実施形態の上記の詳細な説明では、その一部をなし、様々な実施形態を実施可能な特定の例示の実施形態が例示として示されている添付図面（図中では同様の番号が同様の要素を表す）を参照した。これらの実施形態については、当業者がそれらの実施形態を実施することができるようにするのに十分に詳細に説明したが、他の実施形態が使用されてもよく、様々な実施形態の範囲から逸脱することなく論理的、機械的、電気的およびその他の変更を加えることができる。上記の説明では、様々な実施形態を十分に理解することができるように多くの特定の詳細が記載された。しかし、様々な実施形態はこれらの特定の詳細がなくても実施可能である。他の場合、実施形態が不明瞭にならないように、よく知られている回路、構造および技術については詳細には示していない。
【0113】
本明細書で使用されている「いくつかの（ａ ｎｕｍｂｅｒ ｏｆ）」がものに関して使用されている場合、１つまたは複数のものを意味する。たとえば、「いくつかの異なる種類のネットワーク」は、１つまたは複数の異なる種類のネットワークである。
【0114】
異なる参照番号が、共通の番号の後に異なる文字（たとえば、１００ａ、１００ｂ、１００ｃ）または句読記号とその後に異なる番号（たとえば、１００－１、１００－２または１００．１、１００．２）を含む場合、文字または後続の番号がない参照文字のみの使用（たとえば、１００）は、要素のグループ全体、任意のグループのサブセット、またはグループの一例を指す場合がある。
【0115】
また、「～のうちの少なくとも１つ」という語句は、列挙されているものとともに使用されている場合は、列挙されているもののうちの１つまたは複数の異なる組合せを使用することができ、列挙されているそれぞれのもののうちの１つのみが必要であり得ることを意味する。言い換えると、「～のうちの少なくとも１つ」は、列挙からの任意の組合せのものおよび任意の数のものが使用され得るが、列挙されているもののすべてが必要なわけではないことを意味する。このものは、特定の物、事物またはカテゴリとすることができる。
【0116】
たとえば、これには限定されないが、「ものＡ、ものＢ、またはものＣのうちの少なくとも１つ」は、ものＡ、またはものＡとものＢ、またはものＢを含み得る。この例には、ものＡとものＢとものＣ、またはものＢとものＣも含まれる。当然ながら、これらのものの任意の組合せも存在し得る。ある説明例では、「～のうちの少なくとも１つ」は、たとえば、これらには限定されないが、ものＡを２つ、ものＢを１つ、およびものＣを１０、ものＢを４つとものＣを７つ、またはその他の適切な組合せであり得る。
【0117】
上記では、様々な実施形態について言及している。しかし、本発明は具体的に記載されている実施形態には限定されないことを理解されたい。むしろ、記載されている特徴および要素のいずれの組合せも、異なる実施形態に関係しているか否かを問わず、本発明を実装し実施するために企図されている。当業者には、記載の実施形態の範囲から逸脱することなく多くの修正形態、変更形態および変形形態がわかるであろう。また、本発明の実施形態は他の考えられる解決策または従来技術に優る利点を実現し得るが、ある実施形態によって特定の利点が実現されるか否かは本発明を限定しない。したがって、記載されている態様、特徴、実施形態および利点は例示に過ぎず、請求項に明記されている場合を除き、添付の特許請求の範囲の要素または限定とはみなされない。また、以下の特許請求の範囲は、すべてのそのような変更形態および修正形態を、本発明の範囲に含まれる対象として含むものと解釈されることが意図されている。
【0118】
本発明の一実施形態では、２ビットＭＲＡＭデバイスをプログラムする方法が提供され、方法は、第１のＭＴＪと第１の電極とを含む第１のセルと、第２のＭＴＪと第２の電極とを含む第２のセルと、第１のセルと第１のビット線とに接続された第１のトランジスタと、第２のセルと第２のビット線とに接続された第２のトランジスタと、第１のセルと第２のセルとをソース線に接続する共用トランジスタと、共用トランジスタと第１の電極との間に配置された第１のセレクタ・デバイスと、共用トランジスタと第２の電極との間に配置された第２のセレクタ・デバイスとを含む２ビットＭＲＡＭデバイスにおける第１のビットをプログラムする書き込みコマンドを受け取ることと、第１のビットが、第１のＭＴＪと第２のＭＴＪとのうちの一方である特定のＭＴＪに記憶されることになっていると判定することと、その特定のＭＴＪに電流を流れさせるために、共用トランジスタと第１のトランジスタと第２のトランジスタとのうちの一方とを選択的にアクティブにすることとを含み、共用トランジスタと第１のトランジスタと第２のトランジスタとのうちの一方とを選択的にアクティブにすることは、その特定のＭＴＪが第１のＭＴＪである場合には第１のセレクタ・デバイスに、その特定のＭＴＪが第２のＭＴＪである場合には第２のセレクタ・デバイスに電流を流す。特定のＭＴＪは第１のＭＴＪであってもよく、方法は共用トランジスタと第１のトランジスタと第２のトランジスタとのうちの一方とを選択的にアクティブにすることを含んでもよく、第１のＭＴＪに電流を流すように共用トランジスタと第１のトランジスタとをアクティブにすることを含み、第２のトランジスタはアクティブにされない。電流は第２のセレクタ・デバイスに流れなくてもよい。特定のＭＴＪは第２のＭＴＪであってもよく、方法は共用トランジスタと第１のトランジスタと第２のトランジスタとのうちの一方とを選択的にアクティブにすることを含んでもよく、第２のＭＴＪに電流を流すように共用トランジスタと第２のトランジスタとをアクティブにすることを含み、第１のトランジスタはアクティブにされない。
【0119】
本発明の好ましい実施形態では、２ビットＭＲＡＭデバイスに記憶されている値を判定する方法が提供され、方法は、第１のＭＴＪと第１の電極とを含む第１のセルと、第２のＭＴＪと第２の電極とを含む第２のセルと、第１のセルと第１のビット線とに接続された第１のトランジスタと、第２のセルと第２のビット線とに接続された第２のトランジスタと、第１のセルと第２のセルとをソース線に接続する共用トランジスタと、共用トランジスタと第１の電極との間に配置された第１のセレクタ・デバイスと、共用トランジスタと第２の電極との間に配置された第２のセレクタ・デバイスとを含む２ビットＭＲＡＭデバイスにおける第１のビットに記憶されている値を判定する読み出しコマンドを受け取ることと、記憶されている値を判定する第１のビットが特定のＭＴＪにあると判定することであって、特定のＭＴＪが第１のＭＴＪと第２のＭＴＪとのうちの一方である、判定することと、特定のＭＴＪに電流を流すために共用トランジスタと第１のトランジスタと第２のトランジスタとのうちの一方とを選択的にアクティブにすることであって、共用トランジスタと第１のトランジスタと第２のトランジスタとのうちの一方とを選択的にアクティブにすることは、特定のＭＴＪが第１のＭＴＪである場合には第１のセレクタ・デバイスに、特定のＭＴＪが第２のＭＴＪである場合には第２のセレクタ・デバイスに電流を流す、選択的にアクティブにすることとを含む。
【0120】
本発明の好ましい実施形態では、２ビットＭＲＡＭデバイスを形成する方法が提供され、方法は、第１のビット線が第１のトランジスタによって選択的に操作され、第１のシングル・ビットＭＲＡＭセルが第２のトランジスタを介してソース線に接続され、第１のシングル・ビットＭＲＡＭセルが第１のセレクタ・スイッチ・デバイスを介して第２のトランジスタに接続される、第１のシングル・ビットＭＲＡＭセルを第１のビット線とソース線とに接続することと、第２のビット線が第３のトランジスタによって選択的に操作され、第２のシングル・ビットＭＲＡＭセルが第２のトランジスタを介してソース線に接続され、第２のシングル・ビットＭＲＡＭセルが第２のセレクタ・スイッチ・デバイスを介して第２のトランジスタに接続される、第２のシングル・ビットＭＲＡＭセルを第２のビット線とソース線とに接続することとを含み、第１のシングル・ビットＭＲＡＭセルと第２のシングル・ビットＭＲＡＭセルのそれぞれが、書き込み閾値電圧と少なくとも同じ大きさの電圧を有する電流を通すことによってプログラム可能であり、第１のセレクタ・スイッチ・デバイスと第２のセレクタ・スイッチ・デバイスのそれぞれが、アクティブ化閾値電圧と少なくとも同じ大きさの電圧によってアクティブにされるとそれぞれのＭＲＡＭセルを第２のトランジスタに接続するように構成され、書き込み閾値電圧はアクティブ化閾値電圧より大きく、書き込み閾値電圧はアクティブ化閾値電圧の３倍より小さい。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11A】
【図11B】
【図12A】
【図12B】
【図12C】
【図12D】
【図12E】
【図12F】
【図12G】
【図12H】
【図12I】
【図12J】
【図13】
【国際調査報告】