知財求人 - 知財ポータルサイト「IP Force」
▶ インターナショナル・ビジネス・マシーンズ・コーポレーションの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-03-06
(54)【発明の名称】表面損失が少ない量子デバイス
(51)【国際特許分類】
H10N 60/12 20230101AFI20240228BHJP
H10N 60/01 20230101ALI20240228BHJP
【ＦＩ】
H10N60/12 A
H10N60/01 J
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2023544595
(86)(22)【出願日】2022-03-09
(85)【翻訳文提出日】2023-07-24
(86)【国際出願番号】 EP2022056043
(87)【国際公開番号】W WO2022189511
(87)【国際公開日】2022-09-15
(31)【優先権主張番号】17/198,666
(32)【優先日】2021-03-11
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】390009531
【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ
(74)【代理人】
【識別番号】100112690
【弁理士】
【氏名又は名称】太佐 種一
(74)【代理人】
【識別番号】100120710
【弁理士】
【氏名又は名称】片岡 忠彦
(74)【復代理人】
【識別番号】110000877
【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所
(72)【発明者】
【氏名】マーティン、イブ
(72)【発明者】
【氏名】オルカット、ジェイソン
(72)【発明者】
【氏名】エルビエ、アントワーヌ
(72)【発明者】
【氏名】サンドバーグ、マーティン
(72)【発明者】
【氏名】マミン、ハリー
【テーマコード（参考）】
4M113
【Ｆターム（参考）】
4M113AA03
4M113AA05
4M113AA13
4M113AA24
4M113AA37
4M113AC45
4M113AC50
(57)【要約】
量子デバイスの表面損失を低減することを促進し得る、オペレーションの方法および回路が提供される。一例では、量子デバイスは、誘電体層、第１電極および第２電極を備え得る。誘電体層は、誘電体層の表面に形成された陥凹を備え得、それは、陥凹の占有領域の外面における第１厚さから陥凹の占有領域内の第２厚さまで誘電体層の厚さを低減する。第２厚さは、第１厚さよりも薄いものであり得る。第１電極は、陥凹の占有領域内に位置し得る。第２電極は、誘電体層によって第１電極から電気的に隔離され得る。第１電極および第２電極は、誘電体層の対向する面上に位置し得る。
【特許請求の範囲】
【請求項1】
誘電体層、前記誘電体層の第１面に形成される陥凹を含む、ここで、前記陥凹は、前記誘電体層の厚さを、前記陥凹の占有領域の外面の第１厚さから前記陥凹の前記占有領域内の第２厚さまで低減する、ここで前記第２厚さは前記第１厚さよりも薄い；前記陥凹の前記占有領域内に位置する第１電極；および、
前記誘電体層の第２面上に位置し、前記誘電体層によって前記第１電極から電気的に隔離されている第２電極、ここで前記第１面および前記第２面は、前記誘電体層の対向する面である；
を備える量子デバイス。
【請求項2】
前記誘電体層の第１面上に位置する第３電極、ここで、前記第１電極および前記第３電極の間に隙間が介在する；を更に備える請求項１に記載の量子デバイス。
【請求項3】
前記第１電極は、前記隙間内に位置するジョセフソン接合に結合される、請求項２に記載の量子デバイス。
【請求項4】
前記第１電極および前記第２電極は第１静電容量を形成し、ここで、前記第２電極および前記第３電極は第２静電容量を形成する、請求項２または３に記載の量子デバイス。
【請求項5】
前記第１電極は、前記陥凹の側壁、および、前記陥凹の前記占有領域内の前記誘電体層の陥凹面、とインタフェースする丸みを帯びた縁部を有する、請求項１から４の何れか一項に記載の量子デバイス。
【請求項6】
前記陥凹は、少なくとも０．３マイクロメートルの深さを有する、請求項１から５の何れか一項に記載の量子デバイス。
【請求項7】
前記陥凹の側壁は、前記陥凹が形成されている前記誘電体層の前記第１面をアンダーカットしている、請求項１から６の何れか一項に記載の量子デバイス。
【請求項8】
前記第１電極は超伝導体材料を含む、請求項１から７の何れか一項に記載の量子デバイス。
【請求項9】
前記第１電極、および、前記第１電極に隣接する第１キュビット、の間に位置する遮蔽構造体、ここで、前記遮蔽構造体はクロストーク低減を促進する、ここで、前記遮蔽構造体は、前記第２電極を、接地電位を提供する、前記第１面上に位置する導電素子と電気的に結合する、を更に備える請求項１から８の何れか一項に記載の量子デバイス。
【請求項10】
前記第１電極および前記第２電極は第２キュビットを有し、ここで、前記遮蔽構造体は更に、前記第２キュビットおよび前記第１キュビットを分離することを促進する、請求項９に記載の量子デバイス。
【請求項11】
前記誘電体層はエピタキシャル成長層である、請求項１から１０の何れか一項に記載の量子デバイス。
【請求項12】
前記誘電体層に構造支持を提供するハンドル層、ここで前記第２電極は前記誘電体層および前記ハンドル層の間に介在する、を更に備える請求項１から１１の何れか一項に記載の量子デバイス。
【請求項13】
前記陥凹の前記占有領域内の前記誘電体層の前記第２厚さは、前記第１電極の少なくとも１つの寸法よりも薄い、請求項１から１２の何れか一項に記載の量子デバイス。
【請求項14】
第１電極および第２電極の間に介在する誘電体層によって電気的に隔離される前記第１電極および前記第２電極を有する第１キャパシタ、ここで、前記第１電極および前記第２電極は前記誘電体層の対向する面上に位置する、ここで、前記第１電極は、前記誘電体層の厚さを、前記誘電体層の表面に形成される陥凹の占有領域の外面の第１厚さから前記陥凹の前記占有領域内の第２厚さまで低減させる、前記陥凹の前記占有領域内に位置する、ここで、前記第２厚さは前記第１厚さよりも薄い；および、前記第１キャパシタの前記第１電極に結合されるジョセフソン接合、ここで、前記ジョセフソン接合は、第２キャパシタの第３電極および前記第１電極の間に介在する隙間における前記誘電体層の前記表面上に位置する、
を備える量子デバイス。
【請求項15】
前記第３電極は、前記誘電体層の前記表面に形成される別の陥凹内に位置する、請求項１４に記載の量子デバイス。
【請求項16】
前記第３電極および前記第２電極は前記第２キャパシタを形成する、請求項１４または１５に記載の量子デバイス。
【請求項17】
前記第２キャパシタは、前記第１キャパシタと直列である、請求項１４から１６の何れか一項に記載の量子デバイス。
【請求項18】
前記第１電極は、前記陥凹の側壁、および、前記陥凹の前記占有領域内の前記誘電体層の陥凹面、とインタフェースする丸みを帯びた縁部を有する、請求項１４から１７の何れか一項に記載の量子デバイス。
【請求項19】
前記陥凹の側壁は、前記陥凹が形成されている前記誘電体層の前記表面をアンダーカットしている、請求項１４から１８の何れか一項に記載の量子デバイス。
【請求項20】
前記第１電極、および、前記第１電極に隣接する第１キュビット、の間に位置する遮蔽構造体、ここで、前記遮蔽構造体はクロストーク低減を促進する、ここで、前記遮蔽構造体は、前記第２電極を、接地電位を提供する、前記表面上に位置する導電素子と電気的に結合する、を更に備える請求項１４から１９の何れか一項に記載の量子デバイス。
【請求項21】
前記第１電極および前記第２電極は第２キュビットを有し、ここで、前記遮蔽構造体は更に、前記第２キュビットおよび前記第１キュビットを分離することを促進する、請求項２０に記載の量子デバイス。
【請求項22】
誘電体層の第１面に陥凹を形成する段階、ここで、前記陥凹は、前記誘電体層の厚さを、前記陥凹の占有領域の外面の第１厚さから前記陥凹の前記占有領域内の第２厚さまで低減する、ここで前記第２厚さは前記第１厚さよりも薄い；前記陥凹の前記占有領域内に位置する第１電極を形成する段階；および、
前記誘電体層の第２面上に位置し、前記誘電体層によって前記第１電極から電気的に隔離されている第２電極を形成する段階、ここで前記第１面および前記第２面は、前記誘電体層の対向する面上に位置する；
を備える方法。
【請求項23】
前記第１電極と結合し、且つ、前記第１電極および第３電極の間に介在する隙間における前記誘電体層の前記第１面上に位置する、ジョセフソン接合を形成する段階を更に備える請求項２２に記載の方法。
【請求項24】
前記第１電極および前記第２電極は第１静電容量を形成し、ここで、前記第２電極および第３電極は第２静電容量を形成する、請求項２２または２３に記載の方法。
【請求項25】
前記誘電体層の前記第１面を酸化させて、前記陥凹の複数の側壁、および、前記陥凹の前記占有領域内の前記誘電体層の陥凹面、の間に丸みを帯びた半径を形成する段階を更に備える請求項２２から２４の何れか一項に記載の方法。
【請求項26】
前記第１電極、および、前記第１電極に隣接する第１キュビット、の間に位置する遮蔽構造体を形成する段階、ここで、前記遮蔽構造体はクロストーク低減を促進する、ここで、前記遮蔽構造体は、前記第２電極を、接地電位を提供する、前記第１面上に位置する導電素子と電気的に結合する、を更に備える請求項２２から２５の何れか一項に記載の方法。
【請求項27】
前記第１電極および前記第２電極は第２キュビットを有し、ここで、前記遮蔽構造体は更に、前記第２キュビットおよび前記第１キュビットを分離することを促進する、請求項２６に記載の方法。
【請求項28】
前記第２電極は、前記第１電極を形成する段階よりも前に形成される、請求項２２から２７の何れか一項に記載の方法。
【請求項29】
ハンドル層を前記第２電極に接合して、前記誘電体層に構造支持を提供する段階、ここで、前記第２電極は、前記誘電体層および前記ハンドル層の間に介在する、を更に備える請求項２２から２８の何れか一項に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本明細書における１または複数の実施形態は、量子デバイスに関連し、より具体的には、量子デバイスの表面損失を低減することを促進するオペレーションの方法および回路に関連する。
【発明の概要】
【0002】
以下では、発明の１または複数の実施形態の基本的理解を提供するために概要を提示する。本概要は、主要な要素または重要な要素を識別すること、または特定の実施形態の任意の範囲または特許請求の範囲の任意の範囲を示すことを意図するものではない。その唯一の目的は、後で示されるより詳細な説明の前置きとして、概念を簡略化された形式で示すことである。本明細書で説明される１または複数の実施形態において、量子デバイスの表面損失を低減することを促進できる、デバイス、システム、方法、コンピュータ実装方法、機器、および／または、コンピュータプログラム製品が説明される。
【0003】
一実施形態によれば、量子デバイスは、誘電体層、第１電極および第２電極を備え得る。誘電体層は、誘電体層の第１面に形成される陥凹を有し得る。陥凹は、陥凹の占有領域の外面における第１厚さから、陥凹の占有領域内の第２厚さまで、誘電体層の厚さを低減し得る。第２厚さは、第１厚さよりも薄いものであり得る。第１電極は、陥凹の占有領域内に位置し得る。第２電極は、誘電体層の第２面上に位置し得る。第２電極は、誘電体層によって第１電極から電気的に隔離され得る。第１面および第２面は、誘電体層の対向する面上に位置し得る。
【0004】
別の実施形態によれば、量子デバイスは第１キャパシタおよびジョセフソン接合を備え得る。第１キャパシタは、第１電極および第２電極を有し得、これらは、第１電極および第２電極の間に介在している誘電体層によって電気的に隔離されている。第１電極および第２電極は、誘電体層の対向する面上に位置し得る。第１電極は、誘電体層の表面に形成された陥凹の占有領域内に位置し、それは、陥凹の占有領域の外面における第１厚さから陥凹の占有領域内の第２厚さまで誘電体層の厚さを低減する。第２厚さは、第１厚さよりも薄いものであり得る。ジョセフソン接合は、第１キャパシタの第１電極に結合され得る。ジョセフソン接合は、当該第１電極、および、第２キャパシタの第３電極の間に介在する隙間における、誘電体層の表面上に位置する。
【0005】
別の実施形態によれば、方法は、誘電体層の第１面において陥凹を形成することを備え得る。陥凹は、陥凹の占有領域の外面における第１厚さから陥凹の占有領域内の第２厚さまで誘電体層の厚さを低減し得る。第２厚さは、第１厚さよりも薄いものであり得る。方法は更に、陥凹の占有領域内に位置する第１電極を形成することを備え得る。方法は更に、誘電体層の第２面上に位置し、且つ、誘電体層によって第１電極から電気的に隔離される、第２電極を形成することを備える。第１面および第２面は、誘電体層の対向する面上に位置し得る。
【図面の簡単な説明】
【0006】
【図1】本明細書において説明される１または複数の実施形態による、トランスモン要素を備える例示的且つ非限定的なデバイスの上面図を示す。
【0007】
【0008】
【0009】
【0010】
【0011】
【図6】本明細書において説明される１または複数の実施形態による、量子デバイスの表面損失を低減することを促進し得る例示的且つ非限定的なデバイスの上面図を示す。
【0012】
【0013】
【0014】
【0015】
【0016】
【0017】
【図12】本明細書において説明される１または複数の実施形態による、陥凹した電極を備える例示的且つ非限定的なデバイスの断面図を示す。
【図13】本明細書において説明される１または複数の実施形態による、陥凹した電極を備える例示的且つ非限定的なデバイスの断面図を示す。
【図14】本明細書において説明される１または複数の実施形態による、陥凹した電極を備える例示的且つ非限定的なデバイスの断面図を示す。
【図15】本明細書において説明される１または複数の実施形態による、陥凹した電極を備える例示的且つ非限定的なデバイスの断面図を示す。
【0018】
【図16】本明細書において説明される１または複数の実施形態による、量子デバイスの表面損失を低減することを促進し得る例示的且つ非限定的なデバイスの断面図を示す。
【0019】
【0020】
【0021】
【0022】
【0023】
【0024】
【0025】
【0026】
【0027】
【0028】
【0029】
【0030】
【図28】本明細書において説明される１または複数の実施形態による、量子デバイスの表面損失を低減することを促進し得る例示的且つ非限定的なデバイスの上面図を示す。
【0031】
【0032】
【図30】本明細書において説明される１または複数の実施形態による、量子デバイスの表面損失を低減することを促進し得る別の例示的且つ非限定的なデバイスの上面図を示す。
【0033】
【図31】本明細書において説明される１または複数の実施形態による、クロストーク低減および／またはキュビット間デカップリングを促進し得る例示的且つ非限定的なデバイスの上面図を示す。
【0034】
【0035】
【0036】
【0037】
【0038】
【図36】本明細書において説明される１または複数の実施形態による、インピーダンス整合を促進し得る例示的且つ非限定的なデバイスを示す。
【0039】
【図37】本明細書において説明される１または複数の実施形態による、インピーダンス整合を促進し得る別の例示的且つ非限定的なデバイスを示す。
【0040】
【図38】本明細書において説明される１または複数の実施形態による、量子デバイスの表面損失を低減することを促進し得る例示的且つ非限定的な方法のフロー図を示す。
【0041】
【図39】本明細書において説明される１または複数の実施形態が促進され得る例示的且つ非限定的な動作環境のブロック図を示す。
【発明を実施するための形態】
【0042】
以下の詳細な説明は単に例示であり、実施形態、および／または実施形態の用途または使用を制限することを意図するものではない。更に、前述の「背景技術」または「発明の概要」節、または「発明を実施するための形態」節に示されている任意の明示的または黙示的な情報に拘束されることを意図するものではない。
【0043】
ここで、図面を参照して１または複数の実施形態を説明する。全体を通して、同様の参照番号は、同様の要素を指すために使用される。以下の説明では、説明の目的で、多くの特定の詳細を、１または複数の実施形態のより完全な理解を提供すべく記載する。しかしながら、様々な場合において、これら特定の詳細なしで、１または複数の実施形態を実施し得ることは明白である。
【0044】
以下の定義は、具体的にそうでないことを示唆されていない限りにおいて、本開示全体を通じて使用される。「トランスモン」とは、並列接続されたキャパシタおよびジョセフソン接合を備える超伝導量子システムを指し、量子ビット（キュビット）用の基礎的要素として機能する。共振品質係数、Ｑ、およびＴ１は、共振器としてのトランスモンの基準であるコヒーレンスを定量化するメトリックを指す。Ｔ１は、トランスモンが第１励起レベルに留まるおおよその時間である。ＱおよびＴ１は、Ｔ１＝Ｑ／２πＦとして関連付けられてもよく、Ｆはトランスモンの共振周波数である。グランドおよび第１レベルの間の遷移に対応し得るトランスモンにおいて、ＱまたはＴ１は、低温、且つ、最小限のエネルギー（例えば、１０ミリケルビンまたは０．０１ケルビンのオーダの温度；および／または、おおよそｈＦの積に対応するエネルギーであり、ｈはプランクの定数であってＦはトランスモン周波数である）で測定され得る。「損失」とは、トランスモンのエネルギーの一部を消散し、トランスモンが第１レベルに留まる時間を制限する、トランスモン要素内またはその周囲の物理メカニズムを指す。「表面損失」との用語は、典型的にはトランスモンコンポーネントの最上面に位置する損失源を指す。「２レベルシステム」（ＴＬＳ）との用語は、２つの量子状態の重ね合わせに存在し得る２状態量子システムを指す。不要なＴＬＳは、トランスモンのローカルな離散的エネルギーキャプチャサイト（および損失源）として機能し得る。不要なＴＬＳは、典型的には、自然の原子境界が歪むまたは壊れる表面または境界など、完全な結晶領域から離れた、材料の無秩序な領域で見つけられる。
【0045】
古典的コンピュータは、コンピューティングおよび情報処理機能を実行するために２進状態として情報を格納または表す二進数（またはビット）で動作する。対照的に、量子コンピューティングデバイスは、２進状態および２進状態の重ね合わせの両方として情報を格納または表す量子ビット（またはキュビット）で動作する。そのためにも、量子コンピューティングデバイスは、エンタングルメントおよび干渉などの量子力学的現象を利用する。
【0046】
量子演算は、古典計算ビットの代わりに、キュビットをその本質的な単位として使用する。キュビット（例えば量子二進数）は、古典ビットの量子力学的アナログである。古典ビットは、２つの基底状態のうちの１つのみ（例えば０または１）を利用し得るが、キュビットは、これらの基底状態の重ね合わせ（例えば、α｜０〉＋β｜１〉、ここで、αおよびβは、｜α｜２＋｜β｜２＝１となるような複素スカラである）を利用し得、これにより、理論的には、多数のキュビットが同じ数の古典ビットよりも指数関数的に多くの情報を保持できるようになる。従って、量子コンピュータ（例えば、古典ビットのみの代わりにキュビットを利用するコンピュータ）は、理論上、古典的コンピュータにとって極度に困難であり得る問題を迅速に解決することができる。古典的コンピュータのビットは、０または１のいずれかの値を持つ単純な二進数である。２つの異なる状態を持つ殆ど全てのデバイスは、スイッチ、バルブ、磁石、コインなどの古典ビットを表すのに役立ち得る。量子の神秘性を備えたキュビットは、０と１の状態の重ね合わせを占め得る。キュビットが０．６３などの中間値を持ち得るわけではなく、キュビットの状態が測定される場合、結果は０または１のいずれかになる。しかし、演算中に、キュビットは、状態の混合であるかのように動作し得、例えば：６３パーセントが０、３７パーセントが１。一般的な量子プログラムは、演算の量子部分と古典部分との調整を必要とする。一般的な量子プログラムについて考える１つの方法は、量子アルゴリズムの指定、アルゴリズムの実行可能形式への変換、実験またはシミュレーションの実行、および結果の分析に含まれるプロセスと抽象化を特定することである。量子コンピュータは、量子力学の法則を使用して情報を処理することにより、分子計算、財務リスク計算、最適化などの演算タスクを実行する新しい方法を提供する。
【0047】
トランスモンは、量子コンピューティングデバイスのスケーラビリティを向上させるための量子ビット（またはキュビット）の作成に向けた有力な候補と見做され得る。トランスモンの品質を定量化するための１つのメトリックは、低温でのトランスモンの共振品質に関係する。そのメトリックは、品質係数Ｑまたはコヒーレンス時間Ｔ１のいずれかとして測定され得る。概して、おおよその共振周波数が５ギガヘルツ（ＧＨｚ）のトランスモンのＱおよびＴ１の良好値は、それぞれ５，０００，０００と０．１５ミリ秒（ｍＳ）であり得る。ＱおよびＴ１のそのような値は、これまでに製造された最高の量子プロセッサで達成可能な、キュビット数が約５０キュビットの平均キュビット値に対応し得る。しかしながら、古典的コンピュータに対して量子的な利点を持つ量子コンピューティングデバイスを実現するには、ＱおよびＴ１のこれらの値を、約２オーダの大きさだけ改善する必要性が更にある。
【0048】
多様な損失メカニズムが、潜在的に、取得可能なＱおよびＴ１の値に悪影響を与え得る。トランスモンの１つの潜在的な損失源は、トランスモンの最上面に最も近い材料（例えば、シリコン（Ｓｉ）、および／または、二酸化ケイ素（ＳｉＯ２））の欠陥を含み得る。そのような欠陥のいくつかは、トランスモンの周波数（例えば共振周波数）に近い周波数で遷移を持ち得、それによってトランスモンのエネルギーを損ない得るＴＬＳとして動作することが観察された。そのような欠陥と関連付けられる損失により、ＱおよびＴ１の取得可能な最大値が制限され得る。
【0049】
本明細書で説明される技術の実施形態は、トランスモンの表面損失を低減することを促進し得る、トランスモン要素ジオメトリおよび／または配置を提供できる。損失は概して、トランスモンの表面に、特に、トランスモンを含む誘電体素子の表面に存在する電場によって引き起こされ得る。本開示の実施形態は、トランスモンの表面における、特に、トランスモンを含む誘電体素子の表面における電場の振幅を低減することができる構造を提供する。本明細書で説明される１または複数の実施形態の態様と現在の設計との間の互換性は、そのような態様をいくつかの現在の製造技術に組み込むことを容易化できる。本明細書において説明される１または複数の実施形態は、トランスモンの占有領域を低減し、量子ハードウェアにおいてトランスモンの密度が増加することを促進させることができる。本明細書において説明される１または複数の実施形態は、トランスモンを含む誘電体内に存在する電場の一部を増加させ、それによって誘電体の外部に存在する電場の一部を減少させることによって、トランスモンの放射損失を低減することを促進できる。
【0050】
図１および図２は、トランスモン要素を含む例示的且つ非限定的なデバイス１００を示す。特に、図１および図２は、それぞれ、デバイス１００の上面図、および、デバイス１００をＡ－Ａ線に沿って切り取った断面図を示す。図１および図２によって示されるように、デバイス１００は、誘電体層１１０の表面１１２上に形成される電極１２０および１３０を備える。誘電体層１１０は、これらに限定されるものではないが、サファイア、ダイヤモンド、および、Ｓｉ、シリコンゲルマニウム（ＳｉＧｅ）、シリコンゲルマニウムカーボン（ＳｉＧｅＣ）、炭化シリコン（ＳｉＣ）、ゲルマニウム（Ｇｅ）合金、ガリウム砒素（ＧａＡｓ）などのような半導体素子を含む、電気絶縁特性を有する任意の材料を有し得、半導体は１度ケルビン未満の動作温度で絶縁体として振る舞い得ることが知られている。電極１２０および／または１３０は、窒化チタン（ＴｉＮ）、アルミニウム（Ａｌ）、ニオビウム（Ｎｂ）、レニウム（Ｒｅ）、スズ（Ｓｎ）、非超伝導体、超伝導体、強磁性金属、またはそれらの組み合わせを有し得る。電極１２０および／または１３０は、長さ寸法、幅寸法および高さ寸法を有し得る。例えば、電極１３０は、長さ寸法１３２、幅寸法１３４および高さ寸法１３６を有する。一実施形態において、長さ寸法１３２は、約１００マイクロメートル（μｍ）から約１０００μｍの間で有り得、幅寸法１３４は、約１０μｍから約１００μｍの間で有り得、高さ寸法１３６は、約２０ナノメートル（ｎｍ）から約２００ｎｍの間で有り得る。
【0051】
電極１２０および１３０は、電極１２０および１３０の間に介在する隙間１４０における表面１１２上に位置する（示されていない）トンネリング接合に結合された場合に、トランスモンを有し得る。一実施形態において、デバイス１００を使用して実装されるトランスモンは、標準トランスモンと称され得る。一例として、トンネリング接合は、ジョセフソン接合として実装され得る。この例では、トンネリング接合は、（例えば動作温度が電極を含む材料（例えば金属）の臨界温度未満になった場合に）トンネリング接合の電極（例えば電極１２０および／または１３０）が超伝導体になった場合に、ジョセフソン接合になり得る。電極１２０および１３０は、トランスモンに静電容量を提供するキャパシタを形成し得、ここでは電極１２０および１３０がそのキャパシタのプレートに対応する。（示されていない）トンネリング接合は、隙間１４０によって占められている、表面１１２の電極間領域内に電気ブリッジを形成し得る。トンネリング接合は、隙間１４０によって占められている、表面１１２の電極間領域における比較的微細なサブセットを占め得る。例えば、電極間領域のジオメトリは、隙間１４０の寸法（例えば幅）に、電極１３０の長さ寸法１３２を乗算することによって定義され得る。この例では、トンネリング接合は、そのジオメトリの比較的微細なサブセットを占め得る。そのため、電極１２０および１３０によって形成されるキャパシタは、トランスモンの最も大きな要素を表し得る。
【0052】
トランスモンがその高エネルギーレベルまで電気的に引き起こされた場合、電極１２０および１３０の間の電極間領域に電圧が存在し得る。電圧が存在する場合、電極１２０および１３０に最も近いところ（例えばそれらの周り且つ間）に電場が作られ得る。特に、電場の最大振幅は概して、電極間領域に見つけられ得る。より具体的には、電場の最大振幅は、電極１２０および１３０のそれぞれのエッジに沿って見つけられ得る。ＴＬＳなどの損失媒体の駆動項は、εＥ２で表され得、εは、損失媒体の比誘電率を指し、Ｅは、電場の振幅（電場振幅）を指す。その表現に関して注目すべきは、電場振幅の二乗が損失に含まれていることである。
【0053】
図３、図４および図５は、デバイス１００と関連付けられる、電場の例示的且つ非限定的な分布、および、対応する表面損失を示す。特に、図４は、（グラフ４００のｘ軸に対応する）図３の線３１０に沿ってプロットされた、（グラフ４００のＹ軸に対応する）電場振幅の二乗の計算されたプロファイル４１０を図示する例示的且つ非限定的なグラフ４００を示す。グラフ４００は、隙間１４０を画定する電極１２０および１３０のそれぞれのエッジと対応する計算されたプロファイル４１０の２つの主たるピークを示す。グラフ４００は、デバイス１００における他の場所に電場が分散され得ることを更に示す。例えば、グラフ４００は、隙間１４０を画定するエッジと対向する電極１２０および１３０のそれぞれのエッジと対応する計算されたプロファイル４１０の２つの小さなピークを含む。別の例として、隙間１４０の内部部分と関連付けられる、計算されたプロファイル４１０の電場振幅値は、０には至ってない。
【0054】
上記で説明した通り、ＴＬＳなどの損失媒体に対する駆動項は、εＥ２で表され得る。従って、グラフ４００に図示される線３１０に沿う電場振幅値の分布は、デバイス１００に対して、表面損失が主に、電極１２０および１３０に最も近い表面１１２の比較的小さな領域内で生じることを示唆している。これらの表面損失の大部分は、グラフ４００によって図示される計算されたプロファイルの２つの主たるピークの位置によって示唆されるように、隙間１４０を画定する電極１２０および１３０のそれぞれのエッジに沿う隙間１４０によって占められる電極間領域に局在化され得る。デバイス１００と関連付けられる表面損失５１０のそのような分布は、図５に示される表面損失５１０の変動する強度によって示される。
【0055】
図６および図７は、量子デバイスの表面損失を低減することを促進する例示的且つ非限定的なデバイス６００を示す。特に、図６および図７は、それぞれ、デバイス６００の上面図、および、デバイス６００をＢ－Ｂ線に沿って切り取った断面図を示す。図６および図７に示されるように、デバイス６００は、誘電体層６１０の表面６１２上に形成された電極６２０および６３０を備える。誘電体層６１０は、これらに限定されるものではないが、サファイア、ダイヤモンド、および、Ｓｉ、ＳｉＧｅ、ＳｉＧｅＣ、ＳｉＣ、Ｇｅ合金、ＧａＡｓなどのような半導体素子を含む、電気絶縁特性を有する任意の材料を有し得、半導体は１度ケルビン未満の動作温度で絶縁体として振る舞い得ることが知られている。電極６２０および／または６３０は、窒化チタン（ＴｉＮ）、アルミニウム（Ａｌ）、ニオビウム（Ｎｂ）、レニウム（Ｒｅ）、スズ（Ｓｎ）、非超伝導体、超伝導体、強磁性金属、またはそれらの組み合わせを有し得る。電極６２０および６３０は、電極６２０および６３０の間に介在する隙間６４０における表面６１２上に位置する（示されていない）トンネリング接合に結合された場合に、トランスモンを有し得る。一実施形態において、デバイス６００を使用して実装されるトランスモンは、薄い誘電体トランスモンと称され得る。
【0056】
表面損失を低減することを促進させるデバイス６００の１つの態様は、電極６２０および６３０の１または複数の寸法を低減することを含む。例えば、図１および図６の間を比較することで、電極６３０が、電極１３０の長さ寸法１３２よりも著しく小さい長さ寸法６３２を有することが示される。別の例として、電極６３０の幅寸法６３４および／または高さ寸法６３６もまた、低減され得る。当業者であれば、電極６２０および６３０の１または複数の寸法を低減することによって、電極６２０および６３０により提供される関連静電容量が低減され得ることを認識するであろう。静電容量におけるそのような如何なる低減も、電極６２０および６３０によって部分的に形成されるトランスモンの性能に悪影響を与え得る。
【0057】
図７によって示されるように、静電容量におけるそのような低減を緩和するべく、誘電体層６１０の厚さは低減され得る。そのためにも、デバイス６００は、誘電体層６１０の厚さを低減する、誘電体層６１０の表面６１２に形成された陥凹７１０を含む。特に、陥凹７１０は、誘電体層６１０の厚さを、陥凹７１０の占有領域の外面の厚さ７２０から、陥凹７１０の占有領域内の厚さ７３０まで低減する。厚さ７３０は、厚さ７２０よりも薄いものであり得る。厚さ７３０は、誘電体層６１０の表面６１４上に位置する電極６３０および電極６５０の間に介在し得る。表面６１２および表面６１４は、誘電体層６１０の対向する面であり得る。一実施形態において、厚さ７３０は、約５μｍおよび約２０μｍの間であり得る。電極６２０は、陥凹７１０の占有領域と共に位置し得る。電極６３０はまた、誘電体層６１０の表面６１２に形成される別の陥凹の占有領域内に位置し得る。誘電体層６１０の厚さにおける当該低減は、電極６２０および６３０によって提供される関連静電容量を、電極１２０および１３０によって提供される静電容量値と実質的に類似する値まで増加することを促進させることができる。
【0058】
電極６２０および６３０の１または複数の寸法を低減することによって電極６２０および６３０の表面領域を低減するので、表面損失の低減が直感的に予測されるであろう。しかしながら、誘電体層６１０の厚さを低減して、電極６２０および６３０によって提供される関連静電容量を増加することを促進することにより、表面６１２に存在する電場の振幅を増加させることができる。特に、表面６１２に存在する電場振幅の増加は、誘電体層６１０の厚さを低減することにより、誘電体層６１０内から表面６１２までいくつかの電場線を移すことを含み得る。
【0059】
図９は、（グラフ９００のｘ軸に対応する）図８の線８１０に沿ってプロットされた（グラフ９００のＹ軸に対応する）電場振幅の二乗の計算されたプロファイル９１０を図示する例示的且つ非限定的なグラフ９００を示す。図８の線８１０は、図３の線３１０と実質的に対応し得、そのため、グラフ９００のｘ軸は、グラフ４００のｘ軸と実質的に対応し得る。図９に示されるように、計算されたプロファイル９１０は、計算されたプロファイル４１０よりも実質的に１桁近くの大きさだけ大きくなり得る。いくつかの例において、計算されたプロファイル９１０は、電極６２０および６３０のそれぞれの表面積が電極１２０および１３０に対して減少した比率と実質的に同様の比率だけ、計算されたプロファイル４１０と比較して電場振幅の二乗の増加を含み得る。そのような例では、電極６２０および６３０のそれぞれの表面積を減少させることで予測される如何なる表面損失低減も、電場振幅の対応する増加によって打ち消され得る。
【0060】
図１０は、図１～３のデバイス１００と関連付けられる例示的且つ非限定的なエネルギー密度等高線１０５０を図示する断面図１０００を示す。図１０のエネルギー密度等高線１０５０は、その領域の全てのポイントにおいて大きさεＥ２（ＴＬＳなどの損失媒体の駆動項）として導き出され得る。一実施形態において、電場Ｅは、対象のボリュームを三角形要素に分解できる有限要素ソフトウェアパッケージを使用して計算され得る。有限要素ソフトウェアパッケージはまた、要素の各磁束渦糸における電場を計算し得る。この電場は、電圧を導電電極（例えば電極６２０および／または６３０）に印加することによって生じ得る。図１０に示されるように、デバイス１００と関連付けられるエネルギー密度等高線１０５０は、誘電体層１１０の表面１１２上に位置する媒体１０６０（例えば空気）内に位置するエネルギー密度等高線１０５２、および、誘電体層１１０内に位置するエネルギー密度等高線１０５４、を有する。エネルギー密度等高線１０５２は、デバイス１００の放射損失と関連付けられ得る。図１０は更に、エネルギー密度等高線１０５０が、誘電体層１１０および媒体１０６０の間のインタフェースを提供し得る表面１１２に最も近い媒体１０６０内に位置する極大値１０５５を含むことを示す。
【0061】
図１１は、本明細書で説明される１または複数の実施形態による、図６～９のデバイス６００と関連付けられる例示的且つ非限定的なエネルギー密度等高線１１５０を図示する断面図１１００を示す。図１１のエネルギー密度等高線１１５０は、図１０のエネルギー密度等高線１０５０と同様の態様で導き出され得る。図１０のエネルギー密度等高線１０５０と同様に、デバイス６００と関連付けられるエネルギー密度等高線１１５０は、誘電体層６１０の表面６１２上に位置する媒体１１６０（例えば空気）内に位置するエネルギー密度等高線１１５２、および、誘電体層６１０内に位置するエネルギー密度等高線１１５４、を有する。しかしながら、図１０のエネルギー密度等高線１０５０とは異なり、図１１のエネルギー密度等高線１１５０は主に誘電体層６１０内に位置する。すなわち、誘電体層６１０内に位置するエネルギー密度等高線１１５４は実質的に、誘電体層６１０の外部に位置するエネルギー密度等高線１１５２を超え得る。図１１によって示されるように、エネルギー密度等高線１１５０は、誘電体層６１０の表面６１２、および、陥凹７１０の占有領域内における誘電体層６１０の陥凹面１１２４の間の距離に対応する深さ１１１４において誘電体層６１０内に位置する極大値１１５５を含む。一実施形態において、深さ１１１４は、少なくとも０．３μｍであり得る。極大値１１５５は、電極６３０および電極６５０の間の誘電体層６１０内に位置し得る。
【0062】
図１１において、デバイス６００の電極６３０は、陥凹７１０の側壁１１２２、および、陥凹７１０の占有領域内の陥凹面１１２４とインタフェースで接続する丸みを帯びた縁部（例えば丸みを帯びた縁部１１３２）を含む。一実施形態において、丸みを帯びた縁部１１３２は、半径ｒだけ丸みを帯びた電極６３０の底部コーナーであり得る。図１１によって更に示されるように、丸みを帯びた縁部は、誘電体層６１０内のエネルギー密度等高線１１５４のピークを広げることおよび／または最小化することを促進し得る。いくつかの例では、電極６３０の丸みを帯びた縁部は特に、側壁１１２２および／または陥凹面１１２４と関連付けられる金属／誘電体インタフェースに最も近い誘電体層６１０内のエネルギー密度等高線１１５４のピークを広げることおよび／または最小化することを促進し得る。
【0063】
表１は、標準トランスモン（例えばデバイス１００を使用して実装されるトランスモン）と比較して薄い誘電体トランスモン（例えばデバイス６００を使用して実装されるトランスモン）によって取得され得る、例示的な表面損失の低減を示す。例示的な表１において、ｄ（μｍ）は、図１１の深さ１１１４に対応し得る。この比較について、標準トランスモンは、５００μｍの長さ寸法（例えば長さ寸法１３２）および６０μｍの幅寸法（例えば幅寸法１３４）を有する複数の電極（例えば図１の電極１２０および／または１３０）を備える。標準トランスモンは更に、２０μｍの、複数の電極間の隙間（例えば隙間１４０）を有する。薄い誘電体トランスモンは、７０μｍの長さ寸法（例えば長さ寸法６３２）および６０μｍの幅寸法（例えば幅寸法６３４）を有する複数の電極（例えば図６の電極６２０および／または６３０）を備える。薄い誘電体トランスモンは更に、２０μｍの、複数の電極間の隙間（例えば隙間６４０）を有する。薄い誘電体トランスモンはまた、誘電体層の表面上（例えば表面６１２上）に位置する複数の電極（例えば電極６２０および／または６３０）、および、誘電体層の対向する面上（例えば表面６１４上）に位置する電極（例えば電極６５０）、の間に誘電材料の厚さ（例えば図７の厚さ７３０）を有する。薄い誘電体トランスモンのその厚さは、４．５μｍに維持され得る。
【表1】
【0064】
表１に示されるように、誘電体層の表面に位置する電極を陥凹させなくても、薄い誘電体トランスモンによって、標準トランスモンと比較して、ある程度の表面損失の低減が取得され得る。すなわち、薄い誘電体トランスモンは、誘電体層の表面内に陥凹を形成しなくても、標準トランスモンと比較して、表面損失低減の１．１倍の増加を取得し得る。表１において薄い誘電体トランスモンおよび標準トランスモンの表面損失値を計算することは、各トランスモンの積算を含み得る。１つの積算は、薄い誘電体トランスモンに対応する誘電体層の表面上のεＥ２を合計し得、別の積算は、標準トランスモンに対応する誘電体層の表面上のεＥ２を合計し得る。表１は、これらの２つの積算の比率を示し得る。表１は更に、これらの電極が４μｍの深さ（例えば図１１の深さ１１１４）を有する陥凹（例えば陥凹７１０）内に位置する場合に、薄い誘電体トランスモンによって取得される表面損失低減が１桁増加し得ることを示す。この例では、表面損失低減は、内部で電極が０μｍから４μｍまでに位置している陥凹の深さを増加させることによって、標準トランスモンと比較して１．１倍から１０．８倍まで増加した。
【0065】
表２は、対応する誘電体層内で標準トランスモンの複数の電極を陥凹させることによって、標準トランスモンで表面損失低減が取得され得ることを示す。表２において、複数の標準トランスモン間のみで比較が行われる。例えば、表２は、標準トランスモンが、複数の電極を対応する誘電体の内部へと深さ１μｍまで陥凹させることによって、表面損失低減の約３倍の増加を取得し得ることを示す。
【表2】
【0066】
図１２～１５は、本明細書において説明される１または複数の実施形態による、陥凹した電極を備える例示的且つ非限定的なデバイスの断面図を示す。図１２～１５に図示される各電極は、ＴｉＮ、Ａｌ、Ｎｂ、Ｒｅ、Ｓｎ、非超伝導体、超伝導体、強磁性金属、またはそれらの組み合わせを含み得る。図１２は、誘電体層６１０の表面６１２に形成された陥凹７１０の占有領域内に位置する電極１２３０を備える例示的且つ非限定的なデバイス１２００を示す。図１２に示されるように、電極１２３０の表面１２３２は、誘電体層６１０の表面６１２と一致しない。むしろ、電極１２３０は、陥凹７１０を画定する側壁１１２２の部分１２２４とインタフェースするのみである。
【0067】
図１３は、誘電体層６１０の表面６１２に形成された陥凹７１０の占有領域内に位置する電極１３３０を備える例示的且つ非限定的なデバイス１３００を示す。図１３に示されるように、電極１３３０は、陥凹７１０のボリュームを完全に占める固体塊を備えない。むしろ、電極１３３０は、陥凹７１０を画定する側壁１１２２間に継続的に拡張しているフィルムを含む。電極１３３０を含むフィルムは、誘電体層６１０の表面６１２を超えて拡張している。
【0068】
図１４のデバイス１４００は、図１３のデバイス１３００の例示的且つ非限定的な、代替的な実施形態を備え得る。デバイス１３００と同様に、デバイス１４００は、陥凹７１０のボリュームを完全に占める固体塊を備えない電極１４３０を備える。デバイス１３００の電極１３３０と同様に、電極１４３０は、陥凹７１０を画定する側壁１１２２間に継続的に拡張するフィルムを含む。電極１３３０とは異なり、電極１４３０は、誘電体層６１０の表面６１２を超えて拡張していない。むしろ、電極１４３０は、電極１４３０が側壁１１２２の部分１４２４内をインタフェースしないよう、部分的に、陥凹７１０を画定する側壁１１２２を上がって拡張している。
【0069】
図１５は、誘電体層６１０に形成される陥凹１５２０を備える例示的且つ非限定的なデバイス１５００を示す。図１５に示されるように、陥凹１５２０は、陥凹１５２０が形成される誘電体層６１０の表面１６１２をアンダーカットする側壁１５２２によって定義される。デバイス１５００は更に、陥凹１５２０内に位置電極１５３０を備える。図１３～１４の電極１３３０および１４３０のそれぞれと同様に、電極１５３０は、陥凹１５２０のボリュームを完全に占める固体塊を含まない。その代わり、電極１５３０は、陥凹１５２０を画定する側壁１５２２間を継続的に拡張するフィルムを備える。図１４の電極１４３０と同様に、電極１５３０は、電極１５３０が側壁１５２２の部分１５２４とインタフェースしないように、部分的に側壁１５２２を上がって拡張している。
【0070】
図１６～２７は、本明細書において説明されている、および／または、複数の図に示されている、本開示の１または複数の実施形態を製造するべく実装され得る、例示的且つ非限定的な多段階の製造シーケンスを示す。例えば、図１６～２７に示される非限定的な多段階の製造シーケンスは、図６～８のデバイス６００などの、量子デバイスの表面損失を低減することを促進するデバイスを製造するべく実装され得る。
【0071】
図１６は、本明細書において説明される１または複数の実施形態による、量子デバイスの表面損失を低減することを促進し得る例示的且つ非限定的なデバイス１６００の断面図を示す。図１６に示されるように、デバイス１６００は、基板１６１０を備え得る。基板１６１０は、これらに限定されるものではないが、金属、ガラス、サファイアおよびダイヤモンドだけでなく、Ｓｉ、ＳｉＧｅ、ＳｉＧｅＣ、ＳｉＣ、Ｇｅ合金、ＧａＡｓ、および機械的に硬い特性を有する他の材料などの半導体素子も含む、機械的に硬い特性を有する任意の材料を含み得る。デバイス１６００は更に、基板１６１０を覆って形成された中間層１６２０を備え得る。中間層１６２０は、基板１６１０の対応する材料特性とは異なる少なくとも１つの材料特性を有する任意の材料を含み得る。一実施形態において、少なくとも１つの材料特性は、機械的特性、化学的特性、電気的特性、またはそれらの組み合わせを含み得る。一実施形態において、中間層１６２０は、これらに限定されるものではないが、二酸化ケイ素（ＳｉＯ２）、窒化シリコン（Ｓｉ３Ｎ４）、酸化ハフニウム（ＨｆＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、および、電気絶縁特性を有する他の材料を含む、電気絶縁特性を有し得る。一実施形態において、中間層１６２０は、埋込酸化物（ＢＯＸ）層であり得る。一実施形態において、ＢＯＸ層は、熱的に成長され得、または、イオン注入によって取得され得る。一実施形態において、中間層１６２０は、原子層堆積（ＡＬＤ）、プラズマ増強化学蒸着（ＰＥＣＶＤ）、オルトケイ酸テトラエチル（ＴＥＯＳ）などによって成長または形成され得る。一実施形態において、中間層１６２０は、ＡＬＤ、ＰＥＣＶＤ、ＴＥＯＳなどによって成長または形成された、１または複数の誘電体層およびＢＯＸ層の任意の組み合わせを有し得る。デバイス１６００は更に、中間層１６２０を覆って形成された誘電体層１６３０を備え得る。誘電体層１６３０は、これらに限定されるものではないが、サファイア、ダイヤモンド、および、Ｓｉ、ＳｉＧｅ、ＳｉＧｅＣ、ＳｉＣ、Ｇｅ合金、ＧａＡｓなどのような半導体素子を含む、電気絶縁特性を有する任意の材料を有し得、半導体は１度ケルビン未満の動作温度で絶縁体として振る舞い得ることが知られている。一実施形態において、基板１６１０、中間層１６２０、および、誘電体層１６３０は、シリコン・オン・インシュレータ（ＳＯＩ）ウェハを形成し得る。
【0072】
図１７は、本明細書において説明される１または複数の実施形態による、誘電体層１７４０を成長または形成した後の、図１６の例示的且つ非限定的なデバイスの断面図を示す。デバイス１７００は、誘電体層１６３０上に誘電体層１７４０を成長または形成させて作られるデバイス１６００の例示的且つ非限定的な、代替的な実施形態を備え得る。誘電体層１７４０は、これらに限定されるものではないが、サファイア、ダイヤモンド、および、Ｓｉ、ＳｉＧｅ、ＳｉＧｅＣ、ＳｉＣ、Ｇｅ合金、ＧａＡｓなどのような半導体素子を含む、電気絶縁特性を有する任意の材料を有し得、半導体は１度ケルビン未満の動作温度で絶縁体として振る舞い得ることが知られている。一実施形態において、誘電体層１７４０は、１０－６未満、または理想的には１０－７未満の誘電正接を有し得る。一実施形態において、誘電体層１７４０は、１０１０分の一未満の欠陥密度（例えば１０１０原子当たり１個未満の欠陥）を有し得る。欠陥密度と関連付けられる例示的な欠陥は、空孔、自己格子間原子、アンチサイト、意図的でない不純物などを含み得る。一実施形態において、誘電体層１７４０は少なくとも１０４オーム・ｃｍの抵抗率を有し得る。一実施形態において、誘電体層１７４０は、有機金属気相エピタキシー（ＭＯＶＰＥ）、気相エピタキシー（ＶＰＥ）、分子線エピタキシー（ＭＢＥ）、液相エピタキシー（ＬＰＥ）、またはその他のエピタキシャル成長プロセスなどの、エピタキシャル成長プロセスを使用して形成されたエピタキシャル成長層であり得る。一実施形態において、誘電体層１７４０は、約１から１０マイクロメートル（μｍ）の厚さ（例えば高さ）を有し得る。一実施形態において、誘電体層１７４０は、誘電体層１６３０が１平方センチメートル（ｃｍ２）当たり１０００個未満の欠陥密度を有する場合に、図１７～２７に図示される複数のデバイスのうちの１または複数から省略され得る。一実施形態において、誘電体層１７４０は、誘電体層１６３０が、１平方センチメートル（ｃｍ２）当たり１０００個未満の欠陥密度、および、少なくとも１０００オーム・ｃｍの抵抗率を有する場合に、図１７～２７に図示される複数のデバイスのうちの１または複数から省略され得る。一実施形態において、誘電体層１７４０は、誘電体層１６３０が、１平方センチメートル（ｃｍ２）当たり１０００個未満の欠陥密度、および、少なくとも１０μｍの厚さを有する場合に、図１７～２７に図示される複数のデバイスのうちの１または複数から省略され得る。
【0073】
図１８は、本明細書において説明される１または複数の実施形態による、１または複数の金属層１８５０を堆積した後の、図１７の例示的且つ非限定的なデバイスの断面図を示す。デバイス１８００は、誘電体層１７４０上に１または複数の金属層１８５０を堆積することによって形成されるデバイス１７００の例示的且つ非限定的な、代替的な実施形態を備え得る。１または複数の金属層１８５０は、ＴｉＮ、Ａｌ、Ｎｂ、Ｒｅ、Ｓｎ、非超伝導体、超伝導体、強磁性金属、またはそれらの組み合わせを含み得る。一実施形態において、１または複数の金属層１８５０は、物理蒸着（ＰＶＤ）、化学蒸着（ＣＶＤ）、原子層堆積（ＡＬＤ）、または別のメタライゼーションプロセスによって誘電体層１７４０上に堆積され得る。一実施形態において、少なくとも１つの上部接着促進層（例えば、ＳｉＯ２層および／またはガラス層）が、１または複数の金属層１８５０を覆って形成され得る。一実施形態において、１または複数の金属層１８５０は、図８の電極６５０を有し得る。
【0074】
図１９は、本明細書において説明される１または複数の実施形態による、デバイス１８００の向きを逆さまにした、または反転した後の、図１８の例示的且つ非限定的なデバイスの断面図を示す。図１８を参照すると、デバイス１８００は、向き１８０５に配列された基板１６１０および中間層１６２０を備える。デバイス１８００の向き１８０５を逆さまにした、または反転させた後、デバイス１９００における基板１６１０および中間層１６２０は、図１９に示されるように、向き１８０５と反対の向き１９０５に配列され得る。
【0075】
図２０は、本明細書において説明される１または複数の実施形態による、ハンドル層２０６０を１または複数の金属層１８５０に接合した後の、図１９の例示的且つ非限定的なデバイスの断面図を示す。デバイス２０００は、ハンドル層２０６０を１または複数の金属層１８５０に接合することによって形成されたデバイス１９００の例示的且つ非限定的な、代替的な実施形態を備え得る。ハンドル層２０６０は、金属、誘電材料、または他の機械的に硬い材料などの、任意の機械的に硬い材料であり得る。一実施形態において、ハンドル層２０６０は、これらに限定されるものではないが、ダイヤモンド、Ｓｉ、ＳｉＧｅ、ＳｉＧｅＣ、ＳｉＣ、Ｇｅ合金などを含む、半導体特性を有する任意の材料を含むキャリアウェハであり得る。ハンドル層２０６０は、拡散接合、接着接合、融着接合、またはその他の半導体接合技術によって、１または複数の金属層１８５０に接合され得る。
【0076】
図２１は、本明細書において説明される１または複数の実施形態による、基板１６１０を除去した後の、図２０の例示的且つ非限定的なデバイスの断面図を示す。デバイス２１００は、基板１６１０を除去することによって形成されるデバイス２０００の例示的且つ非限定的な、代替的な実施形態を備え得る。基板１６１０は、化学的且つ機械的な力の組み合わせを基板１６１０に適用することを含む化学機械研磨（ＣＭＰ）プロセスによって除去され得る。中間層１６２０は、ＣＭＰプロセスに含まれる化学的且つ機械的な力の組み合わせから誘電体層１６３０を隔離することを促進する、ＣＭＰプロセス用のストップ層として機能し得る。一実施形態において、中間層１６２０は、ＣＭＰプロセスの正確さおよび／または信頼性を促進するべく少なくとも１μｍの厚さ（例えば高さ）を有し得る。注目すべきことに、利用可能なＳＯＩウェハは概して、少なくとも１μｍの絶縁体層を有する。
【0077】
図２２は、本明細書において説明される１または複数の実施形態による、中間層１６２０を除去した後の、図２１の例示的且つ非限定的なデバイスの断面図を示す。デバイス２２００は、中間層１６２０を除去することによって形成されるデバイス２１００の例示的且つ非限定的な、代替的な実施形態を備え得る。中間層１６２０は、ドライエッチングプロセス、ウェットエッチング処理、または他のエッチングプロセスによって除去され得る。
【0078】
図２３は、本明細書において説明される１または複数の実施形態による、誘電体層１６３０および／または１７４０に陥凹２３７０を形成した後の、図２２の例示的且つ非限定的なデバイスの断面図を示す。デバイス２３００は、誘電体層１６３０および／または１７４０に陥凹２３７０を形成することによって作成されたデバイス２２００の例示的且つ非限定的な、代替的な実施形態を備え得る。誘電体層１６３０および／または１７４０は、陥凹２３７０を形成するべく選択的にエッチングされ得る。図２３に示されるように、陥凹２３７０は、陥凹２３７０の占有領域の外面における厚さ２３４２から、陥凹２３７０の占有領域内の厚さ２３４４まで、誘電体層１７４０の厚さを低減し得る。一実施形態において、陥凹２３７０は、図７の陥凹７１０を含み得る。一実施形態において、ハンドル層２０６０は、誘電体層１７４０に構造支持を提供するべく、約７５０μｍの厚さ（例えば高さ）を有し得る。この実施形態では、誘電体層１７４０の厚さ２３４４は、陥凹２３７０に最も近い誘電体層１７４０の構造的完全性を譲歩し得る。
【0079】
図２４は、本明細書において説明される１または複数の実施形態による、酸化プロセスを適用した後の、図２３の例示的且つ非限定的なデバイスの断面図を示す。デバイス２４００は、酸化プロセスが、誘電体層１６３０、および／または、誘電体層１７４０の一部を消費した後に作成されたデバイス２３００の例示的且つ非限定的な、代替的な実施形態を備え得る。酸化プロセス（例えば熱酸化および／または電気化学的酸化）の適用は、誘電体層１６３０および／または１７４０に対応する誘電材料を酸化物層２４８０へと変換することによって、誘電体層１６３０、および／または、誘電体層１７４０の一部を消費し得る。
【0080】
図２５は、本明細書において説明される１または複数の実施形態による、酸化物層２４８０を除去した後の、図２４の例示的且つ非限定的なデバイスの断面図を示す。デバイス２５００は、酸化物層２４８０を除去した後に作成されたデバイス２４００の例示的且つ非限定的な、代替的な実施形態を備え得る。酸化物層２４８０は、ドライエッチングプロセス、ウェットエッチング処理または他のエッチングプロセスによって除去され得る。図２５に示されるように、酸化プロセスの適用、および、結果として生成される酸化物層２４８０の除去は、陥凹２３７０の側壁２５４２、および、陥凹２３７０の占有領域内の誘電体層１７４０の陥凹面２５４４の間に丸みを帯びた半径２５７２を形成し得る。一実施形態において、丸みを帯びた半径２５７２は、図１１の丸みを帯びた半径１１３２を含み得る。
【0081】
図２６は、１または複数の金属層２６９０を堆積した後の図２５の例示的且つ非限定的なデバイスの断面図を示す。デバイス２６００は、誘電体層１７４０上に１または複数の金属層２６９０を堆積することによって形成されるデバイス２５００の例示的且つ非限定的な、代替的な実施形態を備え得る。１または複数の金属層２６９０は、ＴｉＮ、Ａｌ、Ｎｂ、Ｒｅ、Ｓｎ、非超伝導体、超伝導体、強磁性金属、またはそれらの組み合わせを含み得る。一実施形態において、１または複数の金属層２６９０は、ＰＶＤ、ＣＶＤ、ＡＬＤまたは別のメタライゼーションプロセスによって誘電体層１７４０上に堆積され得る。
【0082】
図２７は、本明細書において説明される１または複数の実施形態による、陥凹２３７０の外面における１または複数の金属層２６９０の複数の部分を除去した後の、図２６の例示的且つ非限定的なデバイスの断面図を示す。デバイス２７００は、陥凹２３７０内に１または複数の金属層２６９０の複数の部分を保持することによって作成されたデバイス２６００の例示的且つ非限定的な、代替的な実施形態を備え得る。陥凹２３７０の外面の１または複数の金属層２６９０の複数の部分は、化学的且つ機械的な力の組み合わせを１または複数の金属層２６９０に適用することを含むＣＭＰプロセスによって除去され得る。誘電体層１７４０は、陥凹２３７０内に１または複数の金属層２６９０の複数の部分を保持することを促進するべく、ＣＭＰプロセス用のストップ層として機能し得る。一実施形態において、陥凹２３７０内に保持された１または複数の金属層２６９０の複数の部分は、電極（例えば図６～８の電極６２０および／または６３０）を形成し得る。一実施形態において、ＣＭＰプロセスは、別の方法でパターン化されたコンポーネントが存在しない領域にフィラーパターンを使用することによって、研磨の均一性を微調整され得る。一実施形態において、追加のリソグラフィステップを促進するべく、スピンコート技術を使用してフォトレジストがデバイス２７００に塗布され得る。一実施形態において、ＣＭＰプロセス後の誘電体層１７４０の表面均一性は、スピンコート技術を使用したフォトレジストの塗布をサポートするには不十分であり得る。この実施形態では、フォトレジスト（例えば、ポリメタクリル酸メチル（ＰＭＭＡ）および／またはメタクリル酸メチル（ＭＭＡ））がデバイス２７００上にスプレーされ得る。
【0083】
図２８～２９は、量子デバイスの表面損失を低減することを促進する例示的且つ非限定的なデバイス２８００を示す。特に、図２８～２９は、それぞれ、デバイス２８００の上面図、および、デバイス２８００をＣ－Ｃ線に沿って切り取った断面図を示す。図２８～２９に示されるように、デバイス２８００は、誘電体層２８１０の表面２８１２に形成された陥凹２９１０の占有領域内に位置する電極２８３０を備え得る。デバイス２８００は更に、表面２８１２上に位置する電極２８２０を備え得る。電極２８３０と同様に、電極２８２０は、表面２８１２に形成された別の陥凹（示されていない）の占有領域内に位置し得る。
【0084】
図２９を参照すると、デバイス２８００は更に、表面２８１２と反対の、誘電体層２８１０の表面上に位置し得る電極２８８０を備え得る。電極２８８０は、誘電体層２８１０によって、電極２８２０および／または２８３０から電気的に隔離され得る。デバイス２８００において、電極２８２０および２８８０は、第１静電容量（またはキャパシタ）を形成し得る。電極２８３０および２８８０はまた、デバイス２８００内の第１静電容量と直列の第２静電容量（またはキャパシタ）を形成し得る。誘電体層２８１０は、これらに限定されるものではないが、サファイア、ダイヤモンド、および、Ｓｉ、ＳｉＧｅ、ＳｉＧｅＣ、ＳｉＣ、Ｇｅ合金、ＧａＡｓなどのような半導体素子を含む、電気絶縁特性を有する任意の材料を有し得、半導体は１度ケルビン未満の動作温度で絶縁体として振る舞い得ることが知られている。電極２８２０、２８３０および／または２８８０は、ＴｉＮ、Ａｌ、Ｎｂ、Ｒｅ、Ｓｎ、非超伝導体、超伝導体、強磁性金属、またはそれらの組み合わせを含み得る。
【0085】
図２８に示されるように、デバイス２８００において電極２８２０および２８３０の間に隙間２８２５が介在し得る。キュビット（例えばトランスモン）を形成するべく、電極２８２０は、隙間２８２５に位置するジョセフソン接合２８５０に結合され得、電極２８３０は、ジョセフソン接合２８５０に結合され得る。デバイス２８００は更に、隙間２９２０を介してキュビットを外部デバイス（例えば読み出し回路）と結合するバス２８７０を備え得る。一実施形態において、バス２８７０は、読み出し共振器を備え得る。一実施形態において、隙間２９２０が０．５μｍであり、バス２８７０が１０μｍの幅寸法２８７２および１μｍの厚さ寸法２９３０を含む場合、２．２フェムトファラッド（ｆＦ）の結合静電容量がバス２８７０および電極２８３０の間に存在し得る。
【0086】
図３０のデバイス３０００は、図２８～２９のデバイス２８００の例示的且つ非限定的な、代替的な実施形態を備え得る。図２８～２９のデバイス２８００と同様に、デバイス３０００は、隙間３０２０を介して電極２８３０を備えるキュビットを外部デバイス（例えば読み出し回路）と結合するバス３０１０を備え得る。一実施形態において、隙間３０２０が１μｍであり、バス３０１０が２０から５０μｍの結合長さ寸法３０１２および０．５から１μｍの厚さ寸法（示されていない）を含む場合、１～１０ｆＦの結合静電容量がバス３０１０および電極２８３０の間に存在し得る。
【0087】
図３１～３５は、本明細書において説明される１または複数の実施形態による、クロストーク低減および／またはキュビット間デカップリングを促進し得る例示的且つ非限定的なデバイス３１００を示す。特に、それぞれ、図３１は、デバイス３１００の上面図を示し、図３２～３３は、デバイス３１００をＤ－Ｄ線に沿って切り取った断面図を示し、図３４～３５は、デバイス３１００をＥ－Ｅ線に沿って切り取った断面図を示す。図３１を参照すると、デバイス３１００は、遮蔽構造体３１１０およびビア構造３１２０を備え得る。図３２～３５に示されるように、遮蔽構造体３１１０および／またはビア構造３１２０は、誘電体層２８１０の対向する面上に位置する導電素子を電気的に結合し得る。例えば、遮蔽構造体３１１０および／またはビア構造３１２０は、誘電体層２８１０の表面２８１２上に位置する導電素子３１６０を電極２８８０と電気的に結合し得る。
【0088】
そのためにも、遮蔽構造体３１１０およびビア構造３１２０は、それぞれが導電素子３１６０および電極２８８０の間に電気的導電経路を提供し得る側壁３２２０および３４２０を備え得る。側壁３２２０および／または３４２０は、ＴｉＮ、Ａｌ、Ｎｂ、Ｒｅ、Ｓｎ、非超伝導体、超伝導体、強磁性金属、またはそれらの組み合わせを含み得る。導電素子３１６０および電極２８８０の間に電気的導電経路を提供することによって、遮蔽構造体３１１０および／またはビア構造３１２０は、量子ハードウェアスケーラビリティを促進し得る。例えば、遮蔽構造体３１１０および／またはビア構造３１２０は、だんだんと高まる接続性の密度レベルを含み得るマルチレイヤ量子デバイスの異なる層間の電気的接続を実装し得る。図３２および３３を比較すると、図３２に見られるように、複数の側壁３２２０によって画定される遮蔽構造体３１１０のボリュームが導電性材料３２３０で充填され得、図３３に見られるように、そのボリュームが空にされ得ることが示される。図３４および３５を比較すると、図３４に見られるように、複数の側壁３４２０によって画定されるビア構造３１２０のボリュームが導電性材料３４３０で充填され得、図３５に見られるように、そのボリュームが空にされ得ることが示される。一実施形態において、導電性材料３２３０および／または３４３０は、ＴｉＮ、Ａｌ、Ｎｂ、Ｒｅ、Ｓｎ、非超伝導体、超伝導体、強磁性金属、またはそれらの組み合わせを含み得る。
【0089】
遮蔽構造体３１１０の別の態様は、キュビット間クロストークを含む。上で説明されたように、ジョセフソン接合２８５０は、キュビットを形成するべく電極２８２０、２８３０および２８８０と結合し得る。遮蔽構造体３１１０は、そのキュビット、および、遮蔽構造体３１１０の外部に位置する別のキュビット（示されていない）の間に介在し得る。図３１において、遮蔽構造体３１１０は、ジョセフソン接合２８５０を含むキュビットを実質的に囲むように図示されている。そのため、遮蔽構造体３１１０の複数の側壁３２２０は、そのキュビットによって生成される横方向電場を緩和するべく、ジョセフソン接合２８５０を含むキュビットを実質的に囲むトレンチ状の構造を形成し得る。そうすることで、遮蔽構造体３１１０は、クロストーク低減、および／または、ジョセフソン接合２８５０を含むキュビットと遮蔽構造体３１１０の外部に位置する他のキュビット（示されていない）とを分離すること、を促進し得る。一実施形態において、遮蔽構造体３１１０の複数の側壁３２２０は、複数の側壁３２２０が導電素子３１６０および電極２８８０の間に拡張する範囲まで、ジョセフソン接合２８５０を含むキュビットを実質的に囲むカーテンと類似したものであり得る。一実施形態において、遮蔽構造体３１１０は、遮蔽構造体３１１０の複数の側壁３２２０がジョセフソン接合２８５０を含むキュビットを実質的に囲む範囲まで、ジョセフソン接合２８５０を含むキュビットを実質的に囲む導電性または超伝導性の側壁を有する堀と類似したものであり得る。一実施形態において、導電素子３１６０は、接地電位を提供する接地面であり得る。
【0090】
図３６は、本明細書において説明される１または複数の実施形態による、インピーダンス整合を促進し得る例示的且つ非限定的なデバイス３６００を示す。図３６に示されるように、デバイス３６００は、誘電体層の表面上に位置するバンプパッド３６１０を備える。バンプパッド３６１０は、デバイス３６００を外部デバイス（例えば読み出し回路）と結合することを促進し得る。デバイス３６００は更に、誘電体層の対向する面上に位置する電極（示されていない）を備え得る。例えば、デバイス３６００は、図２９の電極２８８０などの電極を備え得る。デバイス３６００および外部デバイスの間のインピーダンス整合を促進するべく、バンプパッド３６１０の下にあるエリア３６２０内のその電極の一部は除去され得る。
【0091】
図３７は、本明細書において説明される１または複数の実施形態による、インピーダンス整合を促進し得る別の例示的且つ非限定的なデバイス３７００を示す。図３７に示されるように、デバイス３７００は、誘電体層３７１０の対向する面上に位置する電極３７２０および３７３０を含む要素３７０２を備える。デバイス３７００は更に、誘電体層３７５０の表面上に位置する電極３７６０を含む要素３７０４を備える。要素３７０２および３７０４は集合的に、半波長（λ／２）共振器構造を形成し得る。要素３７０２および３７０４は、電極３７２０のバンプパッド３７２２を電極３７６０のバンプパッド３７６２と結合する半田３７４０によって電気的に結合され得る。図３７に示されるように、電極３７２０および３７６０は、インピーダンス整合を促進するべく、四分の一波長（λ／４）共振器サブ構造として構成され得る。
【0092】
図３８は、本明細書において説明される１または複数の実施形態による、量子デバイスの表面損失を低減することを促進し得る例示的且つ非限定的な方法３８００のフロー図を示す。本明細書において説明されている他の実施形態において利用される同様の要素の繰り返しの説明は、簡潔さのために省略する。段階３８１０において、方法３８００は、誘電体層（例えば図６の誘電体層６１０）の第１面内に陥凹（例えば図７の陥凹７１０）を形成することを備え得る。陥凹は、陥凹の占有領域の外面における第１厚さから、陥凹の占有領域内の第２厚さまで、誘電体層の厚さを低減し得る。第２厚さは、第１厚さよりも薄いものであり得る。段階３８２０において、方法３８００は更に、陥凹の占有領域内に位置する第１電極（例えば図６の電極６３０）を形成することを備え得る。段階３８３０において、方法３８００は更に、誘電体層の第２面上に位置し、且つ、誘電体層によって第１電極から電気的に隔離される、第２電極（例えば図７の電極６５０）を形成することを備える。第１面および第２面は、誘電体層の対向する面上に位置し得る。
【0093】
一実施形態において、方法３８００は更に、第１電極と結合し、且つ、第１電極および第３電極（例えば電極２８２０）の間に介在する隙間（例えば図２８の隙間２８２５）における誘電体層の第１面上に位置する、ジョセフソン接合（例えば図２８のジョセフソン接合２８５０）を形成することを備え得る。一実施形態において、第１電極および第２電極は、第１静電容量を形成し得る。一実施形態において、第２電極および第３電極は、第２静電容量を形成し得る。一実施形態において、第２静電容量は、第１静電容量と直列であり得る。一実施形態において、第２電極は、第１電極を形成する前に形成され得る。一実施形態において、方法３８００は更に、ハンドル層（例えば図２０～２７のハンドル層２０６０）を第２電極に接合して、誘電体層に構造支持を提供することを備え得る。この実施形態では、第２電極は、誘電体層およびハンドル層の間に介在し得る。
【0094】
一実施形態において、方法３８００は更に、誘電体層の表面を酸化させて、陥凹の複数の側壁、および、陥凹の占有領域内の誘電体層の陥凹面、の間に丸みを帯びた半径（例えば図１１の丸みを帯びた半径１１３２）を形成することを備え得る。一実施形態において、方法３８００は更に、第１電極、および、第１電極に隣接する第１キュビット、の間に位置する遮蔽構造体（例えば図３１の遮蔽構造体３１１０）を形成することを備え得る。遮蔽構造体は、クロストーク低減を促進し得る。この実施形態では、遮蔽構造体は、第２電極を、接地電位を提供する第１面上に位置する導電素子（例えば導電素子２８６０）と電気的に結合し得る。一実施形態において、第１電極および第２電極は、第２キュビットを有し得る。この実施形態では、遮蔽構造体は更に、第２キュビットおよび第１キュビットを分離することを促進し得る。
【0095】
開示された主題の様々な態様についての文脈を提供するべく、図３９及び後続の説明は、開示された主題の様々な態様が実装され得る好適な環境の一般的説明を提供することが意図される。図３９は、本開示の様々な態様を実装するための好適な動作環境３９００がまた、コンピュータ３９１２を含み得ることを示す。コンピュータ３９１２はまた、処理ユニット３９１４、システムメモリ３９１６、及びシステムバス３９１８を含み得る。システムバス３９１８は、これらに限定されるものではないが、システムメモリ３９１６を含むシステムコンポーネントを処理ユニット３９１４に結合する。処理ユニット３９１４は、様々な利用可能なプロセッサのいずれかであり得る。デュアルマイクロプロセッサ及び他のマルチプロセッサアーキテクチャはまた、処理ユニット３９１４として利用され得る。システムバス３９１８は、これらに限定されるものではないが、業界標準アーキテクチャ（ＩＳＡ）、マイクロチャネルアーキテクチャ（ＭＳＡ）、拡張ＩＳＡ（ＥＩＳＡ）、インテリジェントドライブエレクトロニクス（ＩＤＥ）、ＶＥＳＡローカルバス（ＶＬＢ）、ペリフェラルコンポーネントインターコネクト（ＰＣＩ）、カードバス、ユニバーサルシリアルバス（ＵＳＢ）、アドバンスドグラフィックスポート（ＡＧＰ）、Ｆｉｒｅｗｉｒｅ（登録商標）（ＩＥＥＥ１０９４）、スモールコンピュータシステムインタフェース（ＳＣＳＩ）を含む様々な利用可能なバスアーキテクチャのいずれかを使用する、メモリバスまたはメモリコントローラ、ペリフェラルバスまたは外部バス、および／またはローカルバスを含むいくつかのタイプの１または複数のバス構造のいずれかであり得る。システムメモリ３９１６はまた、揮発性メモリ３９２０および不揮発性メモリ３９２２を含み得る。起動中などにコンピュータ３９１２内の要素間で情報を転送するための基本ルーチンを含む基本入力／出力システム（ＢＩＯＳ）が不揮発性メモリ３９２２に格納される。限定ではなく例示として、不揮発性メモリ３９２２は、リードオンリメモリ（ＲＯＭ）、プログラマブルＲＯＭ（ＰＲＯＭ）、電気プログラマブルＲＯＭ（ＥＰＲＯＭ）、電気消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ）、フラッシュメモリ、または、不揮発性ランダムアクセスメモリ（ＲＡＭ）（例えば、強誘電体ＲＡＭ（ＦｅＲＡＭ））を含み得る。揮発性メモリ３９２０はまた、外部キャッシュメモリとして動作するランダムアクセスメモリ（ＲＡＭ）を含み得る。限定ではなく例示として、ＲＡＭは、静的ＲＡＭ（ＳＲＡＭ）、動的ＲＡＭ（ＤＲＡＭ）、同期ＤＲＡＭ（ＳＤＲＡＭ）、ダブルデータレートＳＤＲＡＭ（ＤＤＲ ＳＤＲＡＭ）、拡張ＳＤＲＡＭ（ＥＳＤＲＡＭ）、Ｓｙｎｃｈｌｉｎｋ ＤＲＡＭ（ＳＬＤＲＡＭ）、ダイレクトＲａｍｂｕｓＲＡＭ（ＤＲＲＡＭ）、ダイレクトＲａｍｂｕｓ動的ＲＡＭ（ＤＲＤＲＡＭ）、およびＲａｍｂｕｓ動的ＲＡＭなどの多くの形式で利用可能である。
【0096】
コンピュータ３９１２はまた、取り外し可能／取り外し不可能、揮発性／不揮発性コンピュータ記憶媒体を含み得る。図３９は例えばディスクストレージ３９２４を示す。ディスクストレージ３９２４はまた、これらに限定されるものではないが、磁気ディスクドライブ、フロッピーディスクドライブ、テープドライブ、Ｊａｚドライブ、Ｚｉｐドライブ、ＬＳ－１００ドライブ、フラッシュメモリカード、またはメモリスティックなどのデバイスを含み得る。ディスクストレージ３９２４はまた、別個に、または他の記憶媒体との組み合わせで記憶媒体を含み得、他の記憶媒体は、これらに限定されるものではないが、コンパクトディスクＲＯＭデバイス（ＣＤ－ＲＯＭ）、ＣＤ記録可能ドライブ（ＣＤ－Ｒドライブ）、ＣＤ書き換え可能ドライブ（ＣＤ－ＲＷドライブ）、またはデジタル多用途ディスクＲＯＭドライブ（ＤＶＤ－ＲＯＭ）などの光ディスクドライブを含む。システムバス３９１８へのディスクストレージ３９２４の接続を促進するべく、インタフェース３９２６などの取り外し可能又は取り外し不可能インタフェースが典型的には使用される。図３９はまた、ユーザと、好適な動作環境３９００において説明される基本コンピュータリソースとの間の仲介として動作するソフトウェアを図示する。そのようなソフトウェアはまた、例えば、オペレーティングシステム３９２８を含み得る。ディスクストレージ３９２４に格納され得るオペレーティングシステム３９２８は、コンピュータ３９１２のリソースを制御し割り当てるように動作する。システムアプリケーション３９３０は、例えば、システムメモリ３９１６またはディスクストレージ３９２４のいずれかに格納されるプログラムモジュール３９３２およびプログラムデータ３９３４を通じて、オペレーティングシステム３９２８によるリソースの管理を活用する。本開示は、様々なオペレーティングシステム又はオペレーティングシステムの組み合わせで実装され得ることを理解されたい。ユーザは１または複数の入力デバイス３９３６を通じてコンピュータ３９１２にコマンド又は情報を入力する。入力デバイス３９３６は、これらに限定されるものではないが、マウス、トラックボール、スタイラス、タッチパッド、キーボード、マイク、ジョイスティック、ゲームパッド、サテライトディッシュ、スキャナ、ＴＶチューナカード、デジタルカメラ、デジタルビデオカメラ、ウェブカメラなどのようなポインティングデバイスを含む。これら及び他の入力デバイスは、１または複数のインタフェースポート３９３８を介して、システムバス３９１８を通じて処理ユニット３９１４に接続する。１または複数のインタフェースポート３９３８は、例えば、シリアルポート、パラレルポート、ゲームポート、ユニバーサルシリアルバス（ＵＳＢ）を含む。１または複数の出力デバイス３９４０は、同じタイプのポートのいくつかを１または複数の入力デバイス３９３６として使用する。従って、例えば、ＵＳＢポートは、入力をコンピュータ３９１２に提供するために、及び、コンピュータ３９１２からの情報を出力デバイス３９４０に出力するために使用され得る。特殊なアダプタを必要とする数ある他の出力デバイス３９４０の中でも特にモニタ、スピーカ、及びプリンタのような、いくつかの出力デバイス３９４０があることを示すために出力アダプタ３９４２が提供される。出力アダプタ３９４２は、限定ではなく例示として、出力デバイス３９４０とシステムバス３９１８との間の接続手段を提供するビデオ及びサウンドカードを含む。他のデバイスおよび／またはデバイスのシステムは、１または複数のリモートコンピュータ３９４４などの、入力および出力の両方の能力を提供することが留意され得る。
【0097】
コンピュータ３９１２は、１または複数のリモートコンピュータ３９４４などの１または複数のリモートコンピュータへの論理接続を使用してネットワーク環境において動作し得る。１または複数のリモートコンピュータ３９４４は、コンピュータ、サーバ、ルータ、ネットワークＰＣ、ワークステーション、マイクロプロセッサベースの機器、ピアデバイスまたは他の共通ネットワークノード等であり得、典型的には、コンピュータ３９１２に関して説明される要素の多くまたはすべても含み得る。簡潔にする目的で、メモリストレージデバイス３９４６のみが１または複数のリモートコンピュータ３９４４と共に示される。１または複数のリモートコンピュータ３９４４は、ネットワークインタフェース３９４８を通じて論理的にコンピュータ３９１２に接続され、次に、通信接続３９５０を介して物理的に接続される。ネットワークインタフェース３９４８は、ローカルエリアネットワーク（ＬＡＮ）、ワイドエリアネットワーク（ＷＡＮ）、セルラネットワークなどのような有線および／または無線通信ネットワークを包含する。ＬＡＮ技術は、ファイバ分散データインタフェース（ＦＤＤＩ）、銅線分散データインタフェース（ＣＤＤＩ）、イーサネット（登録商標）、トークンリングなどを含む。ＷＡＮ技術は、これらに限定されるものではないが、ポイントツーポイントリンク、統合型サービスデジタルネットワーク（ＩＳＤＮ（登録商標））及びそのバリエーションのような回路スイッチネットワーク、パケットスイッチングネットワーク、ならびにデジタル加入者線（ＤＳＬ）を含む。１または複数の通信接続３９５０は、ネットワークインタフェース３９４８をシステムバス３９１８に接続するために利用されるハードウェア／ソフトウェアを指す。明確な例示のために、通信接続３９５０がコンピュータ３９１２内部に示されているが、コンピュータ３９１２の外部にもあり得る。ネットワークインタフェース３９４８に接続するためのハードウェア／ソフトウェアはまた、例示の目的のみで、通常の電話グレードモデム、ケーブルモデム、ＤＳＬモデムを含むモデム、ＩＳＤＮ（登録商標）アダプタ、イーサネット（登録商標）カードなどの内部及び外部技術を含み得る。
【0098】
本発明は、任意の可能な技術的詳細レベルの統合におけるシステム、方法、機器および／またはコンピュータプログラム製品であり得る。コンピュータプログラム製品は、プロセッサに本発明の態様を実行させるためのコンピュータ可読プログラム命令を有するコンピュータ可読記憶媒体（または複数の媒体）を含み得る。コンピュータ可読記憶媒体は、命令実行デバイスによって使用される命令を保持および格納し得る、有形デバイスであり得る。コンピュータ可読記憶媒体は、例えば、これらに限定されるものではないが、電子ストレージデバイス、磁気ストレージデバイス、光ストレージデバイス、電磁ストレージデバイス、半導体ストレージデバイス、または前述の任意の好適な組み合わせであり得る。コンピュータ可読記憶媒体のより具体的な例の非網羅的なリストには、ポータブルコンピュータディスケット、ハードディスク、ランダムアクセスメモリ（ＲＡＭ）、リードオンリメモリ（ＲＯＭ）、消去可能プログラマブルリードオンリメモリ（ＥＰＲＯＭまたはフラッシュメモリ）、静的ランダムアクセスメモリ（ＳＲＡＭ）、ポータブルコンパクトディスクリードオンリメモリ（ＣＤ－ＲＯＭ）、デジタル多用途ディスク（ＤＶＤ）、メモリスティック、フロッピディスク、その上に命令が記録されたパンチカードまたは溝に浮き彫りされた構造などの機械的にエンコードされたデバイス、および前述の任意の好適な組み合わせも含まれ得る。本明細書において使用されるとき、コンピュータ可読記憶媒体は、それ自体が、電波または他の自由に伝搬する電磁波、導波管または他の送信媒体を伝搬する電磁波（例えば、光ファイバ・ケーブルを通過する光パルス）、あるいは有線によって送信される電気信号などの一過性の信号であると解釈されるべきではない。
【0099】
本明細書において説明されるコンピュータ可読プログラム命令は、コンピュータ可読記憶媒体からそれぞれのコンピューティング／処理デバイスにダウンロードされてもよく、または、ネットワーク、例えば、インターネット、ローカルエリアネットワーク、ワイドエリアネットワーク、および／または無線ネットワークを介して、外部コンピュータまたは外部ストレージデバイスにダウンロードされてもよい。ネットワークは、銅伝送ケーブル、光伝送ファイバ、無線伝送、ルータ、ファイアウォール、スイッチ、ゲートウェイコンピュータ、および／またはエッジサーバを含むことができる。各コンピューティング／処理デバイスにおけるネットワークアダプタカードまたはネットワークインタフェースは、ネットワークからコンピュータ可読プログラム命令を受信し、それぞれのコンピューティング／処理デバイス内のコンピュータ可読記憶媒体に格納するためにコンピュータ可読プログラム命令を転送する。本発明の動作を実行するためのコンピュータ可読プログラム命令は、アセンブラ命令、命令セットアーキテクチャ（ＩＳＡ）命令、機械命令、機械依存命令、マイクロコード、ファームウェア命令、状態設定データ、集積回路の構成データ、または、Ｓｍａｌｌｔａｌｋ（登録商標）、Ｃ＋＋、または同様のもののようなオブジェクト指向プログラミング言語、および「Ｃ」プログラミング言語または同様のプログラミング言語などの手続き型プログラミング言語を含む、１または複数のプログラミング言語の任意の組み合わせで記述されたソースコードまたはオブジェクトコードのいずれかであり得る。コンピュータ可読プログラム命令は、全部がユーザのコンピュータ上で、一部がユーザのコンピュータ上で、スタンドアロンのソフトウェアパッケージとして、一部がユーザのコンピュータ上で一部がリモートコンピュータ上で、または全部がリモートコンピュータ上でもしくはサーバ上で実行され得る。後者のシナリオでは、リモートコンピュータは、ローカルエリアネットワーク（ＬＡＮ）またはワイドエリアネットワーク（ＷＡＮ）を含む任意のタイプのネットワークを介してユーザのコンピュータに接続され得るか、または、（例えば、インターネットサービスプロバイダを使用してインターネットを介して）外部コンピュータに接続され得る。いくつかの実施形態では、例えば、プログラマブルロジック回路、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、またはプログラマブルロジックアレイ（ＰＬＡ）を含む電子回路は、本発明の態様を実行するために、電子回路をパーソナライズするためのコンピュータ可読プログラム命令の状態情報を利用することによって、コンピュータ可読プログラム命令を実行し得る。
【0100】
本発明の態様は、本明細書において、本発明の実施形態による方法、機器（システム）、およびコンピュータプログラム製品のフローチャート図および／またはブロック図を参照して、説明されている。フローチャート図および／またはブロック図の各ブロック、および、フローチャート図および／またはブロック図におけるブロックの組み合わせは、コンピュータ可読プログラム命令によって実装可能であることが理解されるであろう。これらのコンピュータ可読プログラム命令は、汎用コンピュータ、専用コンピュータのプロセッサ、または他のプログラマブルデータ処理装置に提供され、機械を製造し得て、その結果、コンピュータまたは他のプログラマブルデータ処理装置のプロセッサを介して実行される命令が、フローチャートおよび／またはブロック図の１または複数のブロックで指定された機能／行動を実装するための手段を作成する。これらのコンピュータ可読プログラム命令はまた、コンピュータ、プログラマブルデータ処理装置および／または他のデバイスに特定の方法で機能するように指示できるコンピュータ可読記憶媒体内に格納され得て、その結果、その中に格納された命令を有するコンピュータ可読記憶媒体は、フローチャートおよび／またはブロック図の１または複数のブロックで指定された機能／行動の態様を実装する命令を含む製品を備える。コンピュータ可読プログラム命令はまた、コンピュータ、他のプログラマブルデータ処理装置、又は、他のデバイス上にロードされ得ることにより、一連の動作行動を、コンピュータ、他のプログラマブル装置、又は、他のデバイス上で実行させ、コンピュータ実装プロセスを作成し、その結果、コンピュータ、他のプログラマブル装置、又は、他のデバイス上で実行する命令が、フローチャートおよび／またはブロック図の１または複数のブロックで指定される機能／行動を実装する。
【0101】
図面におけるフローチャートおよびブロック図は、本発明の様々な実施形態によるシステム、方法、およびコンピュータプログラム製品の考え得る実装形態のアーキテクチャ、機能性、および動作を示している。これに関して、フローチャートまたはブロック図内の各ブロックは、指定された論理機能を実装するための１または複数の実行可能命令を含む、モジュール、セグメント、または命令の一部を表し得る。いくつかの代替的な実装において、ブロックにおいて記載される機能は、図に記載された順序とは別の順序で生じ得る。例えば、実際に、連続して示される２つのブロックは、関与する機能性に応じて、実質的に同時に実行され得るか、または、ブロックは場合によっては、逆の順序で実行されてよい。また、ブロック図および／またはフローチャート図の各ブロック、およびブロック図および／またはフローチャート図のブロックの組み合わせは、指定された機能または動作を実行する、または専用ハードウェアとコンピュータ命令との組み合わせを実行する専用ハードウェアベースシステムによって実装できることにも留意されたい。
【0102】
主題は、１つのコンピュータおよび／または複数のコンピュータの上で実行されるコンピュータプログラム製品のコンピュータ実行可能命令の一般的な文脈で上述されてきたが、当業者ならば、本開示が他のプログラムモジュールと組み合わせることもできること、または組み合わせて実装できることを認識するであろう。概して、プログラムモジュールは、特定のタスクを実行する、および／または特定の抽象データタイプを実装するルーチン、プログラム、コンポーネント、データ構造などを含む。更に、当業者ならば、本発明のコンピュータ実装方法が、シングルプロセッサまたはマルチプロセッサコンピュータシステム、ミニコンピューティングデバイス、メインフレームコンピュータ、ならびにコンピュータ、ハンドヘルドコンピューティングデバイス（例えば、ＰＤＡ（登録商標）、電話）、マイクロプロセッサベースまたはプログラマブル家庭用電化製品または産業用電子機器などを含む他のコンピュータシステム構成で実施できることを理解するであろう。示されている態様は、通信ネットワークを介してリンクされたリモート処理デバイスによってタスクが実行される分散型コンピューティング環境でも実施できる。しかしながら、本開示のすべてではないにしても、一部の態様はスタンドアロンコンピュータで実施できる。分散型コンピューティング環境では、プログラムモジュールはローカルおよびリモートのメモリストレージデバイスの両方に位置し得る。例えば、１または複数の実施形態では、コンピュータ実行可能コンポーネントは、１または複数の分散メモリユニットを含み得るか、またはそれらで構成され得るメモリから実行できる。本明細書において使用される場合、「メモリ」および「メモリユニット」という用語は交換可能である。更に、本明細書において説明される１または複数の実施形態は、分散方式、例えば、１または複数の分散メモリユニットからコードを実行するために組み合わせて、または協調して動作する複数のプロセッサでコンピュータ実行可能コンポーネントのコードを実行できる。本明細書において使用される場合、「メモリ」という用語は、１つの場所にある単一のメモリまたはメモリユニット、または１または複数の場所にある複数のメモリまたはメモリユニットを包含できる。
【0103】
本出願で使用される場合、「コンポーネント」、「システム」、「プラットフォーム」、「インタフェース」などの用語は、コンピュータ関連のエンティティ、または１または複数の固有の機能を備えた動作マシンに関連するエンティティを指すことができる、および／または含むことができる。本明細書に開示されるエンティティは、ハードウェア、ハードウェアとソフトウェアの組み合わせ、ソフトウェア、または実行中のソフトウェアのいずれかであり得る。例えば、コンポーネントは、これらに限定されるものではないが、プロセッサ上で実行されるプロセス、プロセッサ、オブジェクト、実行可能ファイル、実行スレッド、プログラム、および／またはコンピュータであり得る。例示として、サーバ上で実行されているアプリケーションおよびサーバの両方をコンポーネントにできる。１または複数のコンポーネントは、プロセスおよび／または実行スレッド内に局在し得て、コンポーネントは、１つのコンピュータ上にローカライズされ得るか、および／または２つ以上のコンピュータ間に分散され得る。別の例では、それぞれのコンポーネントは、その上に格納された様々なデータ構造を有する様々なコンピュータ可読媒体から実行できる。コンポーネントは、１または複数のデータパケット（例えば、ローカルシステム、分散システム、および／またはインターネットなどのネットワークを介して他のシステムと信号を介して別のコンポーネントと相互作用する、あるコンポーネントからのデータ）を有する信号などに従って、ローカルプロセスおよび／またはリモートプロセスを介して通信できる。別の例として、コンポーネントは、電気または電子回路によって動作する機械部品によって提供される固有の機能を有する装置であり得て、プロセッサによって実行されるソフトウェアまたはファームウェアアプリケーションによって動作する。そのような場合、プロセッサは、装置の内部またはその外部にあり得て、ソフトウェアまたはファームウェアアプリケーションの少なくとも一部を実行できる。更に別の例として、コンポーネントは、機械部品なしで電子コンポーネントを介して固有の機能を提供する装置であり得て、電子コンポーネントは、電子コンポーネントの機能性を少なくとも部分的に与えるソフトウェアまたはファームウェアを実行するためのプロセッサまたは他の手段を含むことができる。ある態様において、コンポーネントは、例えばクラウドコンピューティングシステム内の仮想マシンを介して電子コンポーネントをエミュレートし得る。
【0104】
加えて、「または」という用語は、排他的な「または」というよりもむしろ、包括的な「または」を意味することを意図している。すなわち、特にそうでないことを指定されていない限り、または文脈から明らかでない限り、「ＸはＡまたはＢを利用する」は、自然な包括的順列のいずれかを意味することを意図している。すなわち、ＸがＡを利用する場合、ＸがＢを利用する場合、または、ＸがＡおよびＢの両方を利用する場合、前述の例のいずれの場合でも、「ＸはＡまたはＢを利用する」が満たされる。更に、本明細書および添付の図面で使用される冠詞「ａ」および「ａｎ」は、特にそうでないことを指定されていない限り、または文脈から単数形を指すことが明らかでない限り、概して「１つまたは複数」を意味すると解釈されるべきである。本明細書において使用される場合、「例」および／または「例示的」という用語は、例、実例、または例示として機能することを意味するために利用される。誤解を避けるために記すと、本明細書に開示される主題は、そのような例によって限定されない。更に、本明細書で「例」および／または「例示的」として説明される任意の態様または設計は、必ずしも他の態様または設計よりも好ましいまたは有利であると解釈されるべきではなく、当業者に知られている同等の例示的な構造および技術を排除することを意味するものでもない。
【0105】
本明細書において利用される「プロセッサ」という用語は、これらに限定されるものではないが、シングルコアプロセッサ、ソフトウェアマルチスレッド実行能力を有するシングルプロセッサ、マルチコアプロセッサ、ソフトウェアマルチスレッド実行能力を有するマルチコアプロセッサ、ハードウェアマルチスレッド技術を有するマルチコアプロセッサ、並列プラットフォーム、および、分散共有メモリを有する並列プラットフォームを含む実質的に任意のコンピューティング処理ユニットまたはデバイスを指し得る。更に、プロセッサは、集積回路、特定用途向け集積回路（ＡＳＩＣ）、デジタル信号プロセッサ（ＤＳＰ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プログラマブルロジックコントローラ（ＰＬＣ）、複雑なプログラマブルロジックデバイス（ＣＰＬＤ）、ディスクリートゲートまたはトランジスタロジック、ディスクリートハードウェアコンポーネント、または本明細書において説明される機能を実行するように設計されたそれらの任意の組み合わせを指すことができる。更に、プロセッサは、領域使用量の最適化またはユーザ機器の性能の向上のために、これらに限定されるものではないが、分子および量子ドットベースのトランジスタ、スイッチ、ゲートなどのナノスケールアーキテクチャを活用できる。プロセッサは、コンピューティング処理ユニットの組み合わせとして実装することもできる。本開示では、「格納」、「ストレージ」、「データストア」、「データストレージ」、「データベース」、およびコンポーネントの動作および機能性に関連する実質的に任意の他の情報ストレージコンポーネントなどの用語は、「メモリコンポーネント」、「メモリ」で具現化されたエンティティ、またはメモリを有するコンポーネントを指すために利用される。本明細書において説明されるメモリおよび／またはメモリコンポーネントは、揮発性メモリまたは不揮発性メモリのいずれかであり得るか、または揮発性メモリおよび不揮発性メモリの両方を含み得ることを理解すべきである。例示として、これらに限定されるものではないが、不揮発性メモリは、リードオンリメモリ（ＲＯＭ）、プログラマブルＲＯＭ（ＰＲＯＭ）、電気的プログラマブルＲＯＭ（ＥＰＲＯＭ）、電気的消去可能ＲＯＭ（ＥＥＰＲＯＭ）、フラッシュメモリ、または不揮発性ランダムアクセスメモリ（ＲＡＭ）（例えば、強誘電体ＲＡＭ（ＦｅＲＡＭ））を含むことができる。揮発性メモリは、例えば、外部キャッシュメモリとして機能できるＲＡＭを含むことができる。例示として、これらに限定されるものではないが、ＲＡＭは、同期ＲＡＭ（ＳＲＡＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期ＤＲＡＭ（ＳＤＲＡＭ）、ダブルデータレートＳＤＲＡＭ（ＤＤＲ ＳＤＲＡＭ）、拡張ＳＤＲＡＭ（ＥＳＤＲＡＭ）、シンクリンクＤＲＡＭ（ＳＬＤＲＡＭ）、ダイレクトラムバスＲＡＭ（ＤＲＲＡＭ）、ダイレクトラムバスダイナミックＲＡＭ（ＤＲＤＲＡＭ）、およびラムバスダイナミックＲＡＭ（ＲＤＲＡＭ）などの多くの形態で利用可能である）。更に、本明細書で開示されるシステムまたはコンピュータ実装方法のメモリコンポーネントは、これらおよび他の任意の適切なタイプのメモリを含むことに限定されず、これらを含むことを意図している。
【0106】
上述のものは、システムおよびコンピュータ実装方法の例を含むに過ぎない。もちろん、本開示を説明する目的で、コンポーネントまたはコンピュータ実装方法の考えられるすべての組み合わせを説明することは不可能であるが、当業者ならば、本開示の更に多くの組み合わせおよび順列が可能であることを認識できる。更に、詳細な説明、特許請求の範囲、付録および図面において、「含む（ｉｎｃｌｕｄｅｓ）」、「有する（ｈａｓ）」、「所有する（ｐｏｓｓｅｓｓｅ）」および同様の用語が使用される範囲で、そのような用語は、特許請求の範囲の過渡的な単語として使用される場合に「備える（ｃｏｍｐｒｉｓｉｎｇ）」と解釈されるので、「備える（ｃｏｍｐｒｉｓｉｎｇ）」という用語と同様の方法で包括的であることを意図している。
【0107】
様々な実施形態の説明は、例示の目的で提示されているが、網羅的であること、または開示された実施形態に限定することを意図するものではない。記載されている実施形態の範囲および主旨から逸脱することのない多くの修正および変形が、当業者には明らかであろう。本明細書で使用される専門用語は、実施形態の原理、市場で見られる技術の実用的な適用、または、それに対する技術的改善を最適に説明するように、または、本明細書で開示される実施形態を他の当業者が理解することを可能にするように選択された。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【国際調査報告】