特表 2024-510130 センサ素子を備えたワイド・バンドギャップ半導体デバイス

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-03-06

(54)【発明の名称】センサ素子を備えたワイド・バンドギャップ半導体デバイス

(51)【国際特許分類】

   H01L 29/78 20060101AFI20240228BHJP

   H01L 29/12 20060101ALI20240228BHJP

【ＦＩ】

H01L29/78 657A

H01L29/78 652T

H01L29/78 652F

H01L29/78 652S

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2023553110

(86)(22)【出願日】2022-02-25

(85)【翻訳文提出日】2023-10-19

(86)【国際出願番号】 US2022017951

(87)【国際公開番号】W WO2022197421

(87)【国際公開日】2022-09-22

(31)【優先権主張番号】17/201,468

(32)【優先日】2021-03-15

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】592054856

【氏名又は名称】ウルフスピード インコーポレイテッド

【氏名又は名称原語表記】ＷＯＬＦＳＰＥＥＤ，ＩＮＣ．

(74)【代理人】

【識別番号】110000855

【氏名又は名称】弁理士法人浅村特許事務所

(72)【発明者】

【氏名】キム、ジュヒョン

(72)【発明者】

【氏名】ハン、キジョン

(72)【発明者】

【氏名】ハリントン、ザ サード、トーマス イー．

(72)【発明者】

【氏名】ヴァン ブラント、エドワード ロバート

(72)【発明者】

【氏名】リュー、セイ － ヒョン

(57)【要約】

遮蔽技術は、ワイド・バンドギャップ・パワー半導体デバイス上に温度感知素子などの埋込みセンサ素子を設けるために使用される。半導体デバイスは、ドリフト層及び埋込みセンサ素子を含んでもよい。ドリフト層は、ワイド・バンドギャップ半導体材料であってもよい。埋込みセンサ素子の下方のドリフト層には遮蔽構造が設けられる。埋込みセンサ素子は、遮蔽ウェルと電気的に接触している接点間に設けられてもよい。接点間の距離を最小限に抑えることができる。ノイズ低減ウェルを接点間に設けて、埋込みセンサ素子を寄生信号からさらに分離できる。

【特許請求の範囲】

【請求項1】

ワイド・バンドギャップ半導体材料を含むドリフト層、及び
埋込みセンサ素子を備える、半導体デバイス。

【請求項2】

前記埋込みセンサ素子は温度感知素子である、請求項１に記載の半導体デバイス。

【請求項3】

前記ドリフト層と前記埋込みセンサ素子との間に絶縁層をさらに備える、請求項２に記載の半導体デバイス。

【請求項4】

前記ドリフト層と前記埋込みセンサ素子との間に遮蔽ウェルをさらに備え、前記遮蔽ウェルは、前記ドリフト層のドーピング型とは反対であるドーピング型を有する、請求項３に記載の半導体デバイス。

【請求項5】

前記遮蔽ウェルは、前記ドリフト層において注入領域である、請求項４に記載の半導体デバイス。

【請求項6】

前記遮蔽ウェルと電気的に接触している第１の接点、及び
前記遮蔽ウェルと電気的に接触している第２の接点をさらに備え、前記埋込みセンサ素子は前記第１の接点と前記第２の接点との間にある、請求項５に記載の半導体デバイス。

【請求項7】

第１の接点ウェルであって、
前記第１の接点ウェルは前記遮蔽ウェルにおいて注入領域であり、
前記第１の接点ウェルは前記遮蔽ウェルと同じドーピング型を有し、前記遮蔽ウェルのドーピング濃度よりも大きいドーピング濃度を有し、
前記第１の接点は、前記第１の接点ウェルを介して前記遮蔽ウェルと電気的に接触している、前記第１の接点ウェル、及び
第２の接点ウェルであって、
前記第２の接点ウェルは前記遮蔽ウェルにおいて注入領域であり、
前記第２の接点ウェルは前記遮蔽ウェルと同じドーピング型を有し、前記遮蔽ウェルのドーピング濃度よりも大きいドーピング濃度を有し、
前記第２の接点は、前記第２の接点ウェルを介して前記遮蔽ウェルと電気的に接触している、前記第２の接点ウェル、をさらに備える、請求項６に記載の半導体デバイス。

【請求項8】

前記第１の接点及び前記第２の接点は固定電位へ電気的に結合される、請求項６に記載の半導体デバイス。

【請求項9】

前記第１の接点と前記第２の接点との間の距離は２００μｍ以下である、請求項６に記載の半導体デバイス。

【請求項10】

前記第１の接点と前記第２の接点との間の前記距離は１００μｍ以下である、請求項９に記載の半導体デバイス。

【請求項11】

前記第１の接点と前記第２の接点との間の前記距離は５０μｍ以下である、請求項１０に記載の半導体デバイス。

【請求項12】

前記第１の接点と前記第２の接点との間の前記距離は少なくとも５μｍである、請求項１１に記載の半導体デバイス。

【請求項13】

ノイズ低減ウェルをさらに備え、
前記ノイズ低減ウェルは、前記遮蔽ウェルのドーピング型とは反対であるドーピング型を有し、
前記ノイズ低減ウェルは前記ノイズ低減ウェルの少なくとも一部によって前記ドリフト層から離され、
前記第１の接点及び第２の接点は前記ノイズ低減ウェルと電気的に接触している、請求項６に記載の半導体デバイス。

【請求項14】

前記ドリフト層と前記埋込みセンサ素子との間に追加の機能層及び追加の絶縁層をさらに備え、前記絶縁層は前記ドリフト層上にあり、前記追加の機能層は前記絶縁層上にあり、前記追加の絶縁層は前記追加の機能層上にあり、前記埋込みセンサ素子は前記追加の絶縁層上にある、請求項４に記載の半導体デバイス。

【請求項15】

前記追加の機能層はポリシリコンを含む、請求項１４に記載の半導体デバイス。

【請求項16】

前記追加の機能層は、少なくとも部分的に金属化され、及び、少なくとも部分的にケイ化されるのうちのいずれかであるポリシリコンを含む、請求項１４に記載の半導体デバイス。

【請求項17】

前記追加の絶縁層上に集中抵抗素子をさらに備える、請求項１４に記載の半導体デバイス。

【請求項18】

前記半導体デバイスは活性エリアを含み、
前記活性エリアは、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を設けるように構成された１つ又は複数の注入領域を含み、
前記集中抵抗素子は前記ＭＯＳＦＥＴのゲートへ結合される、請求項１７に記載の半導体デバイス。

【請求項19】

ノイズ低減ウェルをさらに備え、
前記ノイズ低減ウェルは、前記遮蔽ウェルのドーピング型とは反対であるドーピング型を有し、
前記ノイズ低減ウェルは、前記ノイズ低減ウェルの少なくとも一部によって前記ドリフト層から離され、
前記第１の接点及び前記第２の接点は、前記ノイズ低減ウェルと電気的に接触している、請求項１４に記載の半導体デバイス。

【請求項20】

活性エリアをさらに備え、前記活性エリアは、スイッチング・パワー半導体デバイスを設けるように構成された１つ又は複数の注入領域を含む、請求項３に記載の半導体デバイス。

【請求項21】

前記スイッチング・パワー半導体デバイスは金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）である、請求項２０に記載の半導体デバイス。

【請求項22】

前記ＭＯＳＦＥＴは縦型ＭＯＳＦＥＴである、請求項２１に記載の半導体デバイス。

【請求項23】

前記スイッチング・パワー半導体デバイスは、バイポーラ接合トランジスタ（ＢＪＴ）、絶縁ゲート・バイポーラ・トランジスタ（ＩＧＢＴ）、及びサイリスタのうちの１つである、請求項２０に記載の半導体デバイス。

【請求項24】

前記ワイド・バンドギャップ半導体材料は炭化ケイ素を含む、請求項２０に記載の半導体デバイス。

【請求項25】

前記ワイド・バンドギャップ半導体材料は、窒化ガリウム、酸化ガリウム、及び酸化亜鉛のうちの１つを含む、請求項２０に記載の半導体デバイス。

【請求項26】

金属間誘電層、
センサ接点パッドが前記第１の接点及び前記第２の接点のうちの１つと少なくとも部分的に重なるように前記金属間誘電層上にある前記センサ接点パッドであって、前記金属間誘電層の一部によって前記第１の接点及び前記第２の接点から電気的に分離された前記センサ接点パッド、及び
ビアが前記センサ接点パッドを前記埋込みセンサ素子に電気的に結合するように前記金属間誘電層を通る前記ビア、をさらに備える請求項７に記載の半導体デバイス。

【請求項27】

前記埋込みセンサ素子はダイオードである、請求項３に記載の半導体デバイス。

【請求項28】

ドリフト層を設け、前記ドリフト層はワイド・バンドギャップ半導体材料を含み、
埋込みセンサ素子を設けることを含む、半導体デバイスを製造する方法。

【請求項29】

前記埋込みセンサ素子は温度感知素子である、請求項２８に記載の方法。

【請求項30】

前記ドリフト層と前記埋込みセンサ素子との間に絶縁層を設けることをさらに含む、請求項２９に記載の方法。

【請求項31】

前記ドリフト層と前記埋込みセンサ素子との間に遮蔽ウェルを設けることをさらに含み、前記遮蔽ウェルは、前記ドリフト層のドーピング型とは反対であるドーピング型を有する、請求項２９に記載の方法。

【請求項32】

前記遮蔽ウェルを設けることは、前記遮蔽ウェルを前記ドリフト層に注入することを含む、請求項３１に記載の方法。

【請求項33】

前記遮蔽ウェルと電気的に接触する第１の接点を設けて、
埋め込まれた前記温度感知素子が前記第１の接点と前記第２の接点との間にあるように前記遮蔽ウェルと電気的に接触する第２の接点を設けることをさらに含む、請求項３２に記載の方法。

【請求項34】

第１の接点ウェルであって、
前記第１の接点ウェルは前記遮蔽ウェルにおいて注入領域であり、
前記第１の接点ウェルは前記遮蔽ウェルと同じドーピング型を有し、前記遮蔽ウェルのドーピング濃度よりも大きいドーピング濃度を有し、
前記第１の接点は、前記第１の接点ウェルを介して前記遮蔽ウェルと電気的に接触している、前記第１の接点ウェルを設け、
第２の接点ウェルであって、
前記第２の接点ウェルは前記遮蔽ウェルにおいて注入領域であり、
前記第２の接点ウェルは前記遮蔽ウェルと同じドーピング濃度を有し、前記遮蔽ウェルのドーピング濃度よりも大きいドーピング濃度を有し、
前記第２の接点は、前記第２の接点ウェルを介して前記遮蔽ウェルと電気的に接触している、前記第２の接点ウェルを設けることをさらに含む、請求項３３に記載の方法。

【請求項35】

前記第１の接点及び前記第２の接点は固定電位へ電気的に結合される、請求項３３に記載の方法。

【請求項36】

前記第１の接点及び前記第２の接点は、前記第１の接点と前記第２の接点との間の距離が２００μｍ未満となるように設けられる、請求項３３に記載の方法。

【請求項37】

前記第１の接点及び前記第２の接点は、前記第１の接点と前記第２の接点との間の前記距離が１００μｍ未満となるように設けられる、請求項３６に記載の方法。

【請求項38】

前記第１の接点及び前記第２の接点は、前記第１の接点と前記第２の接点との間の前記距離が５０μｍ未満となるように設けられる、請求項３７に記載の方法。

【請求項39】

前記第１の接点及び前記第２の接点は、前記第１の接点と前記第２の接点との間の前記距離が少なくとも５μｍとなるように設けられる、請求項３８に記載の方法。

【請求項40】

ノイズ低減ウェルを設けることをさらに含み、
前記ノイズ低減ウェルは、前記遮蔽ウェルのドーピング型とは反対であるドーピング型を有し、
前記ノイズ低減ウェルは前記ノイズ低減ウェルの少なくとも一部によって前記ドリフト層から離され、
前記第１の接点及び第２の接点は前記ノイズ低減ウェルと電気的に接触している、請求項３３に記載の方法。

【請求項41】

前記ドリフト層と前記埋込みセンサ素子との間に追加の機能層及び追加の絶縁層を設けることをさらに備え、前記絶縁層は前記ドリフト層上にあり、前記追加の機能層は前記絶縁層上にあり、前記追加の絶縁層は前記追加の機能層上にあり、前記埋込みセンサ素子は前記追加の絶縁層上にある、請求項４０に記載の方法。

【請求項42】

前記追加の機能層はポリシリコンを含む、請求項４１に記載の方法。

【請求項43】

前記追加の機能層は、少なくとも部分的に金属化され、及び、少なくとも部分的にケイ化されるのうちのいずれかであるポリシリコンを含む、請求項４１に記載の方法。

【請求項44】

前記追加の絶縁層上に集中抵抗素子を設けることをさらに備える、請求項４１に記載の方法。

【請求項45】

１つ又は複数の注入領域が金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を設けるように、前記活性エリアに前記１つ又は複数の注入領域を設けることをさらに含み、前記集中抵抗素子は前記ＭＯＳＦＥＴのゲートへ結合される、請求項４４に記載の方法。

【請求項46】

ノイズ低減ウェルを設けることをさらに含み、
前記ノイズ低減ウェルは、前記遮蔽ウェルのドーピング型とは反対であるドーピング型を有し、
前記ノイズ低減ウェルは、前記ノイズ低減ウェルの少なくとも一部によって前記ドリフト層から離され、
前記第１の接点及び前記第２の接点は、前記ノイズ低減ウェルと電気的に接触している、請求項４１に記載の方法。

【請求項47】

１つ又は複数の注入領域がスイッチング・パワー半導体デバイスを設けるように構成されるように、前記ドリフト層の活性エリアに前記１つ又は複数の注入領域を設けることをさらに含む、請求項２９に記載の方法。

【請求項48】

前記スイッチング・パワー半導体デバイスは金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）である、請求項４７に記載の方法。

【請求項49】

前記ＭＯＳＦＥＴは縦型ＭＯＳＦＥＴである、請求項４８に記載の方法。

【請求項50】

前記スイッチング・パワー半導体デバイスは、バイポーラ接合トランジスタ（ＢＪＴ）、絶縁ゲート・バイポーラ・トランジスタ（ＩＧＢＴ）、及びサイリスタのうちの１つである、請求項４７に記載の方法。

【請求項51】

前記ワイド・バンドギャップ半導体材料は炭化ケイ素を含む、請求項４７に記載の方法。

【請求項52】

前記ワイド・バンドギャップ半導体材料は、窒化ガリウム、酸化ガリウム、及び酸化亜鉛のうちの１つを含む、請求項４７に記載の方法。

【請求項53】

前記埋込みセンサ素子はダイオードである、請求項２９に記載の方法。

【請求項54】

基板、
前記基板上のドリフト層、
前記ドリフト層上の絶縁層、
前記絶縁層上の第１の機能層、
前記第１の機能層上の追加の絶縁層、及び
前記追加の絶縁層上の集中抵抗素子を備える、半導体デバイス。

【請求項55】

前記第１の機能層はポリシリコンを含む、請求項５４に記載の半導体デバイス。

【請求項56】

前記第１の機能層は、部分的に金属化され、及び、部分的にケイ化されるのいずれかであったポリシリコンを含む、請求項５５に記載の半導体デバイス。

【請求項57】

前記半導体デバイスは、前記ドリフト層に１つ又は複数の注入領域を含む活性エリアを備え、前記１つ又は複数の注入領域は、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を設けるように構成され、前記集中抵抗素子は前記ＭＯＳＦＥＴのゲートへ結合される、請求項５６に記載の半導体デバイス。

【請求項58】

前記第１の機能層は前記ＭＯＳＦＥＴのゲート電極を設ける、請求項５７に記載の半導体デバイス。

【発明の詳細な説明】

【技術分野】

【0001】

本出願は、２０２１年３月１５日に出願された米国特許出願第１７／２０１，４６８号に対する優先権を主張するものである。

【0002】

本開示は、半導体デバイスに関し、特にセンサ素子を含むワイド・バンドギャップ半導体デバイスに関する。

【背景技術】

【0003】

ワイド・バンドギャップ半導体デバイスは、半導体デバイスが高電圧及び／又は電流を扱う電力用途によく使用される。これらのワイド・バンドギャップ・パワー半導体デバイスは、これらに送られた１つ又は複数の制御信号を調整するために、これらの温度、電流等の１つ又は複数の動作条件を監視することが望ましい場合が多い。例えば、デバイスの温度が閾値を超えて上昇した場合、デバイスの損傷を避けるために、デバイスのスイッチング速度を調整するか、又はデバイスの電源を切ることが望ましい場合がある。デバイスのダイに一体となって組み込まれた埋込みセンサ素子が好まれるが、センサ素子をワイド・バンドギャップ・パワー半導体デバイス内へ組み込むことは、克服されなければならないいくつかの技術的課題がある。したがって、現在の解決策は、測定している半導体ダイに近接して置かれた個別のセンサ素子に依存する。これにより、精度の低下、及び面積の増大の両方が生じる。したがって、１つ又は複数の埋込みセンサ素子を備えたワイド・バンドギャップ・パワー半導体デバイスが必要とされている。

【発明の概要】

【課題を解決するための手段】

【0004】

一実施例では、半導体デバイスは、ドリフト層及び埋込みセンサ素子を含む。ドリフト層は、ワイド・バンドギャップ半導体材料を含む。ワイド・バンドギャップ半導体デバイス上に埋込みセンサ素子を含むことにより、１つ又は複数の動作パラメータの正確な測定がコンパクトな解決策で達成できる。

【0005】

一実施例では、埋込みセンサ素子は、ダイオードなどの温度感知素子である。半導体デバイスは、埋込みセンサ素子とドリフト層との間に絶縁層をさらに含んでもよい。さらに遮蔽を行うために、ドリフト層のドーピング型とは反対であるドーピング型を有する遮蔽ウェルが、ドリフト層において埋込みセンサ素子の下方に設けられてもよい。遮蔽ウェルは、寄生信号から埋込みセンサ素子をさらに分離できる。さらに、埋込みセンサ素子は、第１の接点と第２の接点との間に設けられてもよく、これらの両方は遮蔽ウェルと電気的に接触し、接地などの固定電位に結合される。遮蔽ウェルを固定電位に結合することで、寄生信号から埋込みセンサ素子をさらに分離できる。第１の接点及び第２の接点は、それぞれが遮蔽ウェルと同じドーピング型及び遮蔽ウェルよりも高いドーピング濃度を有する第１の接点ウェル及び第２の接点ウェルをそれぞれ介して、遮蔽ウェルに電気的に結合されてもよい。遮蔽ウェルに、ノイズ低減ウェルがさらに設けられてもよい。ノイズ低減ウェルは、遮蔽ウェルのドーピング型とは反対であるドーピング型を有してもよい。ノイズ低減ウェルは、埋込みセンサ素子の下方のドリフト層の表面での抵抗を低減し、それによって、寄生信号から埋込みセンサ素子をさらに分離できる。第１の接点及び第２の接点は、ノイズ低減ウェルと電気的に接触していてもよい。さらに別の実施例では、埋込みセンサ素子とドリフト層との間に、機能層及び追加の絶縁層が設けられる。機能層及び追加の絶縁層は、寄生信号から埋込みセンサ素子をさらに分離できる。寄生信号からの埋込みセンサ素子の分離をさらに改良するために、第１の接点ウェルと第２の接点ウェルとの間の距離が最小に抑えられてもよい。様々な実施例では、第１の接点ウェルと第２の接点ウェルとの間の距離は、２００μｍ未満、１００μｍ未満、５０μｍ未満、及び２５μｍ未満である。

【0006】

一実施例では、半導体デバイスを製造する方法は、ドリフト層を設け、埋込みセンサ素子を設けることを含む。ドリフト層は、ワイド・バンドギャップ半導体材料を含んでもよい。ワイド・バンドギャップ半導体デバイス上に埋込みセンサ素子を含むことによって、１つ又は複数の動作パラメータの正確な測定がコンパクトな解決策で達成できる。

【0007】

一実施例では、埋込みセンサ素子は、ダイオードなどの温度感知素子である。本方法は、埋込みセンサ素子とドリフト層との間に絶縁層を設けることをさらに含んでもよい。さらに遮蔽するために、ドリフト層のドーピング型とは反対であるドーピング型を有する遮蔽ウェルが、ドリフト層において埋込みセンサ素子の下方に設けられてもよい。遮蔽ウェルは、寄生信号から埋込みセンサ素子をさらに分離できる。さらに、埋込みセンサ素子は、第１の接点と第２の接点との間に設けられてもよく、これらの両方は遮蔽ウェルと電気的に接触し、接地などの固定電位に結合される。遮蔽ウェルを固定電位に結合することで、寄生信号から埋込みセンサ素子をさらに分離できる。第１の接点及び第２の接点は、それぞれが遮蔽ウェルと同じドーピング型及び遮蔽ウェルよりも高いドーピング濃度を有する第１の接点ウェル及び第２の接点ウェルをそれぞれ介して、遮蔽ウェルに電気的に結合されてもよい。遮蔽ウェルに、ノイズ低減ウェルがさらに設けられてもよい。ノイズ低減ウェルは、遮蔽ウェルのドーピング型とは反対であるドーピング型を有してもよい。ノイズ低減ウェルは、埋込みセンサ素子の下方のドリフト層の表面での抵抗を低減し、それによって、寄生信号から埋込みセンサ素子をさらに分離できる。第１の接点及び第２の接点は、ノイズ低減ウェルと電気的に接触してもよい。さらに別の実施例では、埋込みセンサ素子とドリフト層との間に機能層及び追加の絶縁層が設けられる。機能層及び追加の絶縁層は、寄生信号から埋込みセンサ素子をさらに分離できる。寄生信号からの埋込みセンサ素子の分離をさらに改良するために、第１の接点ウェルと第２の接点ウェルとの間の距離が最小に抑えられてもよい。様々な実施例では、第１の接点ウェルと第２の接点ウェルとの間の距離は、２００μｍ未満、１００μｍ未満、５０μｍ未満、及び２５μｍ未満である。

【0008】

別の態様では、前述の態様のいずれかを個々に若しくは一緒に、及び／又は本明細書に説明される様々な別個の態様と特徴とは、さらなる利点のために組み合わせられてもよい。本明細書に開示されるような様々な特徴及び素子のいずれかは、本明細書に反対に示されない限り、１つ又は複数の他の開示された特徴及び素子と組み合わされてもよい。

【0009】

当業者であれば、本開示の範囲を理解し、添付の作図と関連して好ましい実施例の以下の詳細な説明を読んだ後に、その追加の態様を実現する。

【0010】

本明細書の一部に組み込まれ、且つその一部を形成する添付の作図は、本開示のいくつかの態様を示し、説明と共に、本開示の原理を説明するのに役立つ。

【図面の簡単な説明】

【0011】

【図1】本開示の一実施例による半導体ダイの断面図である。

【図2】本開示の一実施例による半導体ダイの断面図である。

【図3】本開示の一実施例による半導体ダイの断面図である。

【図4】本開示の一実施例による半導体ダイの断面図である。

【図5】本開示の一実施例による半導体ダイの断面図である。

【図6】本開示の一実施例による埋込みセンサ素子の上から見下ろす図である。

【図7】本開示の一実施例による埋込みセンサ素子の上から見下ろす図である。

【図8】本開示の一実施例による埋込みセンサ素子の上から見下ろす図である。

【図9】本開示の一実施例による埋込みセンサ素子の遮蔽構造の一部の上から見下ろす図である。

【図10】本開示の一実施例による埋込みセンサ素子の遮蔽構造の一部の上から見下ろす図である。

【図11A】本開示の一実施例による機能性構成要素の断面図である。

【図11B】本開示の一実施例による機能性構成要素の上から見下ろす図である。

【図12】本開示の一実施例による半導体ダイを製造する方法を例示するフロー図である。

【図13】本開示の一実施例による埋込みセンサ素子の断面図である。

【図14】本開示の一実施例によるトランジスタ半導体ダイの上から見下ろす図である。

【図15】本開示の一実施例によるトランジスタ半導体ダイの上から見下ろす図である。

【図16】本開示の一実施例によるトランジスタ半導体ダイの上から見下ろす図である。

【図17】本開示の一実施例によるトランジスタ半導体ダイの上から見下ろす図である。

【図18】本開示の一実施例によるトランジスタ半導体ダイの断面図である。

【図19】本開示の一実施例によるトランジスタ半導体ダイの断面図である。

【図20A】本開示の様々な実施例によるトランジスタ半導体ダイの性能を例示するグラフである。

【図20B】本開示の様々な実施例によるトランジスタ半導体ダイの性能を例示するグラフである。

【図20C】本開示の様々な実施例によるトランジスタ半導体ダイの性能を例示するグラフである。

【図21】本開示の一実施例によるトランジスタ半導体ダイの上から見下ろす図である。

【図22】本開示の一実施例によるトランジスタ半導体ダイの上から見下ろす図である。

【図23】本開示の一実施例によるトランジスタ半導体ダイの上から見下ろす図である。

【図24】本開示の一実施例によるトランジスタ半導体ダイの上から見下ろす図である。

【図25】本開示の一実施例によるトランジスタ半導体ダイの上から見下ろす図である。

【図26】本開示の一実施例によるトランジスタ半導体ダイの断面図である。

【図27】本開示の一実施例によるトランジスタ半導体ダイの断面図である。

【図28】本開示の一実施例によるトランジスタ半導体ダイの断面図である。

【発明を実施するための形態】

【0012】

以下に記載される実施例は、当業者が実施例を実施することを可能にするのに必要な情報を表し、実施例を実施する最良のモードを例示する。添付の作図に照らして以下の説明を読むと、当業者であれば、本開示の概念を理解し、本明細書で特に取り上げられていないこれらの概念の用途を認識する。これらの概念及び用途は、本開示及び添付の特許請求項の範囲内にあることを理解されたい。

【0013】

第１、第２等の用語は、様々な素子を説明するために本明細書で使用されるが、これらの素子はこれらの用語によって限定されるべきではないことが理解される。これらの用語は、ある素子を別の素子と区別するためにのみ使用される。本開示の範囲から逸脱することなく、例えば、第１の素子を第２の素子と称することができ、同様に、第２の素子を第１の素子と称することができる。本明細書で使用される場合、用語「及び／又は」は、関連する列挙項目のうちの１つ又は複数のいずれか及び全ての組み合わせを含む。

【0014】

層、領域、又は基板などの素子が、別の素子の「上に」あるか「上へ」延びていると称されるとき、それは他の素子上に直接あり又は上へ直接延びることができ、又は介在する素子が存在してもよいことが理解される。対照的に、素子が別の素子の「直接上に」あり又は「直接上へ」延びていると称されるとき、介在する素子は存在しない。同様に、層、領域、又は基板などの素子が、別の素子の「上」にあり又は「上に」延びていると称されるとき、それは他の素子の直接上にあるか又は直接上に延びることができ、或いは介在する素子が存在してもよいことが理解される。対照的に、素子が別の素子の「直接上」にあり又は「直接上」に延びていると称されるとき、介在する素子は存在しない。ある素子が別の素子へ「接続」又は「結合」されると称されるとき、それは他の素子に直接接続又は結合でき、或いは介在する素子が存在してもよいことも理解される。対照的に、素子が別の素子へ「直接接続される」又は「直接結合される」と称されるとき、介在する素子は存在しない。

【0015】

「下方」又は「上方」又は「上」又は「下」又は「水平」又は「縦の」などの相対用語は、図に例示されるような１つの素子、層、又は領域の、別の素子、層、又は領域に対する関係を説明するために本明細書において使用されてもよい。これらの用語及び上で論じた用語は、図に描かれた向きに加えて、デバイスの異なる向きを包含することを意図していることが理解される。

【0016】

本明細書で使用される用語法は、特定の実施例を説明することのみを目的としており、開示を限定することを意図するものではない。本明細書で使用されるように、単数形「ａ」、「ａｎ」、及び「ｔｈｅ」は、文脈が明確に別段の指示をしない限り、複数形も含むことが意図される。本明細書で使用されるとき、用語「備える」、「備えている」、「含む」及び／又は「含んでいる」は、記載された特徴、整数、ステップ、動作、素子及び／又は構成要素の存在を指定するが、１つ又は複数の他の特徴、整数、ステップ、動作、素子、構成要素及び／又はそれらの群の存在又は追加を排除するものではないことがさらに理解される。

【0017】

他に定義されない限り、本明細書で使用される全ての用語（技術及び科学用語を含む）は、本開示が属する分野の当業者によって一般的に理解されるのと同じ意味を有する。本明細書で使用される用語は、本明細書及び関連技術の文脈におけるそれらの意味と一致する意味を有すると解釈されるべきであり、本明細書において明示的に定義されない限り、理想化された又は過度に形式的な意味で解釈されないことがさらに理解される。

【0018】

実施例は、本開示の実施例の概略図を参照して本明細書に説明される。そのように、層及び素子の実際の寸法は異なることができ、例えば、製造技術及び／又は公差の結果として、例示の形状からの変形例が予想される。例えば、正方形又は長方形として例示又は説明される領域は、丸みを帯びた又は湾曲した特徴を有することができ、直線として示される領域は、ある不規則性を有してもよい。このように、図に例示される領域は概略的であり、それらの形状は、デバイスの領域の精密な形状を例示することを意図しておらず、開示の範囲を限定することを意図していない。加えて、構造又は領域のサイズは、例示の目的で他の構造又は領域に対して誇張されてもよいので、本主題の全体的な構造を例示するために提供され、縮尺に合わせて描かれても描かれなくてもよい。図の間の共通素子は、共通の素子番号で本明細書に示されてもよく、その後に再説明されなくてもよい。

【0019】

図１は、本開示の一実施例による半導体ダイ１０の断面図を例示する。半導体ダイ１０は、基板１２、基板１２上のドリフト層１４、及びドリフト層１４上の絶縁層１６を含む。半導体ダイ１０は、１つ又は複数の注入領域が設けられて機能性半導体デバイスを形成する活性エリア１８、及び活性エリア１８を囲む縁辺終端領域２０を含む。縁辺終端領域２０内のどこかに、埋込みセンサ素子２２が設けられる。いくつかの実施例では、埋込みセンサ素子２２は、絶縁層１６が埋込みセンサ素子２２とドリフト層１４との間にあるように、絶縁層１６上にある。

【0020】

上で論じたように、１つ又は複数の注入領域が、活性エリア１８に設けられて機能性半導体デバイスを形成する。一実施例では、機能性半導体デバイスは、スイッチング・パワー半導体デバイスである。例えば、機能性半導体デバイスは、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ：ｍｅｔａｌ－ｏｘｉｄｅ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ－ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）、特に縦型ＭＯＳＦＥＴ、バイポーラ接合トランジスタ（ＢＪＴ：ｂｉｐｏｌａｒ ｊｕｎｃｔｉｏｎ ｔｒａｎｓｉｓｔｏｒ）、絶縁ゲート・バイポーラ・トランジスタ（ＩＧＢＴ：ｉｎｓｕｌａｔｅｄ ｇａｔｅ ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ）、接合電界効果トランジスタ（ＪＦＥＴ：ｊｕｎｃｔｉｏｎ ｆｉｅｌｄ－ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）、ゲート制御サイリスタ（ＧＴＯ：ｇａｔｅ－ｃｏｎｔｒｏｌｌｅｄ ｔｈｙｒｉｓｔｏｒ）などであってもよい。さらに、機能性半導体デバイスは、平面、縦型、及びトレンチ・デバイスなどの任意の適切なトポロジであってもよい。したがって、基板１２及び／又はドリフト層１４は、高電圧及び／又は電流を扱うことが意図されたデバイスにおいて有益であることができるので、炭化ケイ素、窒化ガリウム、酸化ガリウム、及び酸化亜鉛などのワイド・バンドギャップ材料を含んでもよい。上で論じたように、ワイド・バンドギャップ・パワー半導体デバイス内へ組み込まれたセンサ素子は、いくつかの技術的課題を提示する。特に、ワイド・バンドギャップ材料は、それらの狭いバンドギャップ対応物よりもかなり高いシート抵抗を有する。この高い抵抗は、パワー・デバイスによって扱われる高い電圧及び電流と結合されて、埋込みセンサ素子の動作に干渉する大きな寄生信号を生じる。シリコン・デバイスなどの狭いバンドギャップ半導体デバイスに対して、センサ素子は、多くの場合、ドリフト層内へ直接組み込まれ、そうでなければ寄生信号からの遮蔽を最小限に抑えることができるが、これらの同じデバイスは、ワイド・バンドギャップ・パワー半導体デバイスに埋め込まれる場合、機能性はない。

【0021】

ワイド・バンドギャップ・パワー半導体デバイスに埋込みセンサ素子を実装する際の別の障害は、コストである。シリコン・デバイスなどの狭いバンドギャップ・パワー半導体デバイスの製作は安価であり、余分な工程ステップはほとんど余分なコストを追加しないが、ワイド・バンドギャップ・パワー半導体デバイスの各余分な処理ステップはかなりのコストを追加する。したがって、できるだけ少ない追加の製造ステップを使って埋込みセンサ素子を実装することが望ましい。

【0022】

本明細書で定義されるように、パワー半導体デバイスは、５０Ｖ以上のなだれ降伏電圧を有する半導体デバイスである。上で論じたように、これらのデバイスによって扱われる高い電圧及び電流は、埋込みセンサ素子の実装に課題を提示する寄生信号を作る場合がある。ワイド・バンドギャップ半導体材料の相対的に高いシート抵抗は、埋込みセンサ素子の実装をさらに複雑にする。

【0023】

埋込みセンサ素子２２を分離する１つのやり方は、絶縁層１６を埋込みセンサ素子２２とドリフト層１４との間に設けることである。一実施例では、絶縁層１４は、電界酸化膜層などの酸化膜層である。例えば、絶縁層１４は、Ａｌ_２Ｏ_３及びＳｉＯ_２の１つ又は複数の層を、別々に若しくは交互に、及び／又はＳｉ_３Ｎ_４及びＳｉＯ_２の１つ又は複数の層を、別々に若しくは交互に含んでもよい。したがって、絶縁層１４は、半導体ダイ１０上に既に存在しているものであってもよい。例えば、絶縁層１４は、半導体ダイ１０のいくつかのエリアにゲート酸化膜を形成し、半導体ダイ１０の他のエリアに電界酸化膜を形成してもよい。したがって、絶縁層１４は、追加の製造ステップなしで既に利用可能である。加えて、埋込みセンサ素子２２は、既に存在するポリシリコン層に設けられて半導体ダイ１０上に機能性半導体デバイスを作成してもよい。例えば、ポリシリコン層は、半導体ダイ１０のいくつかの部分にゲート電極及び／又はゲート接点を形成してもよい。したがって、埋込みセンサ素子２２を設けるために使用される層は、層を堆積するために使用されるマスクを再加工することを除いて、追加の製造ステップなしで既に利用可能である。埋込みセンサ素子２２の機能性を作るために、埋込みセンサ素子２２を形成するポリシリコン層の部分に、（例えば、ダイオード、集中抵抗器などを作るために）１つ又は複数の注入物が必要な場合があり、その詳細は下に論じられる。これらの余分な製造ステップは、埋込みセンサ素子２２を設けるために必要な最小の数であり、それによって、埋込みセンサ素子２２のコストを最小に抑える。

【0024】

ゲート電極及び／又は接点及びセンサ素子２２を設けるために使用されるポリシリコン層は、任意の適切な工程を介して設けられるドープされたポリシリコン層であってもよい。いくつかの実施例では、ポリシリコン層は、所望のドーピング・プロファイルを作るためにドーパントが大気中に設けられるエピタキシャル成長工程を介して設けられる。他の実施例では、ポリシリコン層は、堆積され、次いで、注入工程を介して所望に応じてドープされてもよい。上で論じたように、イオン注入は、ダイオード又は他の感知デバイスを設けるために別個にドープされたエリアを必要とするので、センサ素子２２を設けるときの好ましいアプローチであってもよい。イオン注入は、ポリシリコン層のシート抵抗の均一性を、いくつかの実施例では５～１０％、他の実施例では１０～２０％改良するなど、他の利点ももたらすことができる。これは、ポリシリコン層の結晶構造をより小さな結晶サイズに分解することができる二フッ化ホウ素（ＢＦ２）などの重いドーパントイオンの使用によるものである。

【0025】

絶縁層１６は、埋込みセンサ素子２２を、ある程度、分離するが、いくつかのシナリオでは、より多く分離することが望ましい場合がある。したがって、図２は、埋込みセンサ素子２２の追加の詳細を示す半導体ダイ１０の断面図を示す。例示のために、ＭＯＳＦＥＴセル２４が、埋込みセンサ素子２２に隣接して示される。しかしながら、上で論じたように、これは例示に過ぎず、ＭＯＳＦＥＴセル２４の代わりに又は加えて、ＢＪＴｓ、ＩＧＢＴｓ、及びサイリスタなどの任意の数の機能性半導体デバイスを設けることができる。

【0026】

ＭＯＳＦＥＴセル２４は、接合電界効果トランジスタ（ＪＦＥＴ）領域２８によって離された一対の接合注入物２６を含む。接合注入物２６のそれぞれ１つは、深部ウェル領域３０、ソース領域３２、及び本体領域３４を含む。絶縁層１６の一部であるゲート酸化膜３６は、図示されるように、接合注入物２６及びＪＦＥＴ領域２８のそれぞれ１つの一部の上のドリフト層１４上にある。図示されるように接合注入物２６のそれぞれ１つの一部の上のドリフト層１４上にソース接点３８もある。ゲート酸化膜３６上にゲート接点４０がある。ドリフト層１４と反対側の基板１２上にドレイン接点４２がある。図示されるように、ＭＯＳＦＥＴセル２４はｎ型デバイスであり、ここで、基板１２、ドリフト層１４、深部ウェル領域３０、ソース領域３２、本体領域３４、及びＪＦＥＴ領域２８は、それらのドーピング型及び相対的ドーピング濃度で互いに標識が付けられる（「＋」は、他の領域に対してより高いドーピング・レベルを示す）。しかしながら、本開示の原則は、示されたドーピング型の全てが逆にされたｐ型デバイスに等しく適用される。当業者であれば、ＭＯＳＦＥＴセル２４を縦型ＭＯＳＦＥＴ、具体的には二重拡散ＭＯＳＦＥＴ（ＤＭＯＳ：ｄｏｕｂｌｅ－ｄｉｆｆｕｓｅｄ ＭＯＳＦＥＴ）として認識する。さらに、当業者であれば、ＭＯＳＦＥＴセル２４が、活性エリア１８全体に設けられ、相互接続されてＭＯＳＦＥＴに所望のオン状態抵抗及び所望の阻止電圧などのいくつかの所望の特性を与える多くのセルのうちの１つにすぎないことを理解する。本出願全体に説明される実例は、埋込みセンサ素子２２の詳細と共にＭＯＳＦＥＴセル２４を示すが、埋込みセンサ素子２２は、ＢＪＴセル、ＩＧＢＴセル、ＪＦＥＴセル、ＧＴＯセルなどと並んで設けられることもできる。さらに、埋込みセンサ素子２２は、図示されるような縦型デバイスというよりはむしろ、平面デバイス又はトレンチ・デバイスと並んで設けられることもできる。

【0027】

埋込みセンサ素子２２の詳細に転じると、埋込みセンサ素子２２は、ドリフト層１４上の絶縁層１６の一部である電界酸化膜４４上に１つ又は複数の層を含んでもよい。特に、埋込みセンサ素子２２は、機能性センサ層５２及びセンサ接点層５４を含んでもよい。なお、機能性センサ層５２は、ゲート接点４０を設けるためにも使用されるポリシリコン層の一部である。言い換えれば、ゲート接点４０及び機能性センサ層５２は、同じ層から形成される（例えば、マスクを使ってパターニングされる）。上で論じたように、これは製造ステップを削減し、したがって、最小限の追加のコストで、埋込みセンサ素子２２の実装を可能にする。図２に示されるように、電界酸化膜４４は、それらの機能が異なるため、ゲート酸化膜３６よりもはるかに厚い。ゲート酸化膜３６はゲート容量をもたらす誘電体として作用するが、電界酸化膜４４は、半導体ダイ１０の様々な部分に対して電気的分離及び遮蔽を行うために使用される。

【0028】

ドリフト層１４において埋込みセンサ素子２２の下には、遮蔽ウェル４６が設けられる。ドリフト層１４はｎ型層である一方で、遮蔽ウェル４６はｐ型領域である。より一般的には、遮蔽ウェル４６は、ドリフト層１４のドーピング型とは反対であるドーピング型を有する。遮蔽ウェル４６は、いくつかの実施例では、ドリフト層１４において注入領域であってもよいが、一般に、任意の適切な手段によって設けられてもよい。遮蔽ウェル４６は、遮蔽ウェルが埋込みセンサ素子２２の下のドリフト層１４の表面での直流電圧を阻止するようにドリフト層１４とＰ－Ｎ接合を形成する。遮蔽ウェル４６では、第１の接点ウェル４８Ａ及び第２の接点ウェル４８Ｂが設けられる。第１の接点ウェル４８Ａ及び第２の接点ウェル４８Ｂは、遮蔽ウェル４６よりも高いドーピング濃度を有するｐ型領域である。第１の接点ウェル４８Ａ及び第２の接点ウェル４８Ｂは、ドリフト層１４において注入領域であってもよいが、任意の適切な手段によって設けられてもよい。接点ウェル４８は、第１の接点５０Ａ及び第２の接点５０Ｂに対して遮蔽ウェル４６へオーム性接続し、それにより第１の接点５０Ａ及び第２の接点５０Ｂは、第１の接点ウェル４８Ａ及び第２の接点ウェル４８Ｂをそれぞれ介して遮蔽ウェル４６に電気的に結合される。埋込みセンサ素子２２を寄生電圧及び電流からさらに遮蔽するために、第１の接点５０Ａ及び第２の接点５０Ｂは、接地などの固定電位に結合される。他の実施例では、第１の接点５０Ａ及び第２の接点５０Ｂは、ＭＯＳＦＥＴセル２４のソース接点３８に結合されてもよく、そうでなければ半導体ダイ１０上の機能性半導体デバイスの特定の部分に接続されてもよい。第１の接点５０Ａ及び第２の接点５０Ｂを半導体ダイ１０上の固定電位又は機能性半導体デバイスの特定部分に結合することにより、ドリフト層１４における過渡信号（例えば、交流信号）による遮蔽ウェル４６における寄生電流を低減できる。このことは、遮蔽ウェル４６が有限の抵抗を有するので重要であり、したがって、遮蔽ウェル４６におけるいかなる寄生電流も、埋込みセンサ素子２２の下方のドリフト層１４の表面に電圧を生成する。これらの電圧は、電界酸化膜４４を介して埋込みセンサ素子２２内へ容量性結合されてもよく、これはその動作に干渉する。様々な実施例では、第１の接点５０Ａ及び第２の接点５０Ｂ、並びにソース接点３８及びドレイン接点４２は、アルミニウム、チタン、及び窒化チタンなどの任意の適切なオーム性金属を含んでもよい。図示されないが、金属接点層はゲート接点４０に結合されてゲート接点パッドを形成してもよい。この追加の金属接点層も、アルミニウム、チタン、及び窒化チタンなどの任意の適切なオーム性金属を含んでもよい。

【0029】

当業者であれば、ワイド・バンドギャップ半導体材料がそれらの狭いバンドギャップ対応物よりもかなり高い抵抗を有することを理解する。これは、パワー・デバイスが降伏することなくより高い電圧を支えることができるため、パワー・デバイスにとって全体的に有益である一方、その動作に干渉する大きな寄生信号を生成する傾向により、埋込みセンサを実装するための固有の技術的課題を提示する。図２に示されるように、第１の接点ウェル４８Ａと第２の接点ウェル４８Ｂとの間には距離Ｄがある。埋込みセンサ素子２２は、この距離Ｄ内で第１の接点ウェル４８Ａと第２の接点ウェル４８Ｂとの間に設けられる。遮蔽ウェル４６のエリアにわたる抵抗を最小に抑えるために、そうでなければ、上で論じたように、埋込みセンサ素子２２の動作に干渉する電圧を誘導する場合がある寄生電流を低減するために、第１の接点ウェル４８Ａと第２の接点ウェル４８Ｂとの間の距離Ｄを最小に抑えることが望ましい。第１の接点ウェル４８Ａと第２の接点ウェル４８Ｂとの間の中点での遮蔽ウェル４６の抵抗は、第１の接点ウェル４８Ａと第２の接点ウェル４８Ｂとの間の距離Ｄに比例する。距離Ｄを最小に抑えることによって、抵抗も最小に抑えることができる。一実施例では、第１の接点ウェル４８Ａと第２の接点ウェル４８Ｂとの間の距離Ｄは２００μｍ未満である。他の実施例では、第１の接点ウェル４８Ａと第２の接点ウェル４８Ｂとの距離Ｄは、１００μｍ未満、５０μｍ未満、２５μｍ未満、及び最小５μｍである。第１の接点ウェル４８Ａと第２の接点ウェル４８Ｂとの距離が小さいほど、遮蔽ウェル４６を通る抵抗が低くなる。これにより、遮蔽ウェル４６内の寄生電圧の低減による埋込みセンサ素子２２における干渉は、より低くなる。

【0030】

第１の接点ウェル４８Ａと第２の接点ウェル４８Ｂとの間の距離Ｄを最小に抑えることは、埋込みセンサ素子２２が、全体的に、図２に示されるように、ページ内へ及び／又はページの外に延びる細長いストリップとして設けられることを意味する。埋込みセンサ素子２２は、ダイオード、抵抗器などの任意の型の感知素子であってもよく、対象の測定値に比例する電圧及び／又は電流を供給できる。例えば、ダイオードは、機能性センサ層５２にｎ型領域及び／又はｐ型領域を注入することによって設けられてもよく、これは、上で論じたように、ゲート接点４０に使用されるのと同じポリシリコン層である。いくつかの実施例では、ポリシリコン層は、何らかのやり方で（例えば、ｐ型層として）既にドープされてもよく、したがって、１つの注入物のみが必要とされる（例えば、ｎ型領域を形成するための注入）。ダイオードは、温度に比例する順方向電圧降下を起こしてもよく、これにより、外部感知回路が半導体ダイ１０の温度を測定できる。埋込みセンサ素子２２の例示的な詳細が以下に記載される。

【0031】

埋込みセンサ素子２２内へ結合された寄生信号をさらに低減するために、図３に示されるように、ノイズ低減ウェル５６が遮蔽ウェル４６に設けられてもよい。ノイズ低減ウェル５６は、遮蔽ウェル４６とは反対であるドーピング型を有し、第１の接点５０Ａ及び第２の接点５０Ｂと、第１の接点ウェル４８Ａ及び第２の接点ウェル４８Ｂをそれぞれ介して、電気的に接触している。図３に示される実例では、ノイズ低減ウェル５６はｎ型領域である。ノイズ低減ウェル５６は、ドリフト層１４において注入領域であってもよいが、任意の適切な手段によって設けられてもよい。当業者であれば、ｎ型ワイド・バンドギャップ半導体材料は、それらのｐ型対応物よりも最大３桁低い抵抗を有することが多いことを理解する。ノイズ低減ウェル５６を設けることによって、埋込みセンサ素子２２の下方のドリフト層１４の表面での抵抗はさらに低減でき、次に、埋込みセンサ素子２２内へ結合される寄生信号を低減できる。

【0032】

上で論じたように、機能性センサ層５２は、ゲート接点４０も形成するポリシリコン層の一部である。これは製造ステップを削減できる一方で、金属化又はケイ化作用が全体的にポリシリコン層全体に影響を及ぼすブランケット工程であるため、機能性センサ層５２が感知素子を構成することができないので、層が金属化又はケイ化されるのを防ぐこともできる。ゲート接点を形成するポリシリコン層の金属化又はケイ化作用は、抵抗を減少させ、したがって半導体ダイ１０全体にわたるゲート信号の分布を改良してスイッチング速度及び他の性能特性を改良できるため、望ましい場合がある。さらに、遮蔽ウェル４６やノイズ低減ウェル５６を用いても、埋込みセンサ素子２２とドリフト層１４との間のさらなる分離が望ましい場合もある。したがって、図４は、本開示の一実施例による、さらに分離する埋込みセンサ素子２２を示す。図４に示される半導体ダイ１０は、埋込みセンサ素子２２とドリフト層１４との間に追加の絶縁層５８及び追加の機能層６０があることを除いて、図２に示されるものと実質的に同じである。この実施例では、機能性センサ層５２は、ゲート接点４０を形成するために使用されるのと同じ層の一部ではなく、ゲート接点４０を形成するために使用されるものに加えられた「第２レベル」のポリシリコン層である。図４に示されるような追加の機能層６０は、ゲート接点４０を形成するために使用されるのと同じ層の一部であり、これは、上で論じたような様々な実施例ではポリシリコン層であってもよい。２つの追加の層、即ち、追加の絶縁層５８及び機能性センサ層５２は、追加の機能層６０の上に設けられ、絶縁層１６、追加の機能層６０、及び追加の絶縁層５８が埋込みセンサ素子２２とドリフト層１４との間にあるように、埋込みセンサ素子２２を構成する。追加の２つの層は、２つの追加の必要な層のみを追加しながら、埋込みセンサ素子２２の遮蔽をさらに行う。追加の絶縁層５８は、ＳｉＯ_２のような任意の適切な絶縁材料を含んでもよい。機能性センサ層５２は、第２レベルのポリシリコン層であってもよく、これは、上述したように、ゲート接点４０及び追加の機能層６０を形成する第１のポリシリコン層と同様に設けられる。第２レベルのポリシリコン層は、半導体ダイ１０を作る追加の製造ステップを追加する一方で、第１のポリシリコン層が金属化又はケイ化されることを可能にするなどの利点をもたらし、これは、上述したように、半導体ダイ１０の性能を改良できる。

【0033】

さらに多く遮蔽を行うために、ノイズ低減ウェル５６は図４に示される半導体ダイ１０へ追加されてもよい。このような実施例を図５に示す。上で論じたように、ノイズ低減ウェル５６は、このエリアにおける抵抗を減少させることによって、埋込みセンサ素子２２の下方のドリフト層１４の表面での寄生電圧をさらに減少できる。したがって、埋込みセンサ素子２２との干渉はさらに減少できる。図４又は図５には示されていないが、追加の機能層６０が部分的又は完全に金属化及び／又はケイ化される実施例では、接点５０は、追加の機能層６０に電気的に結合されてもよい。これにより、埋込みセンサ素子２２はさらに分離できる。

【0034】

上述した実施例では、基板１２は、０．２μｍから１０．０μｍの間の厚さ及び１×１０^１７ｃｍ^－３から５×１０^２１ｃｍ^－３の間のドーピング濃度を有するｎ型層であってもよい。ドリフト層１４は、１．０μｍから２０．０μｍの間の厚さ及び１×１０^１５ｃｍ^－３から１×１０^１７ｃｍ^－３の間のドーピング濃度を有するｎ型層であってもよい。遮蔽ウェル４６は、０．１μｍから３．０μｍの間の厚さ及び１×１０^１７ｃｍ^－３から５×１０^２１ｃｍ^－３の間のドーピング濃度を有するｐ型領域であってもよい。様々な実施例では、遮蔽ウェル４６の厚さは、０．１μｍから３．０μｍの間の任意の部分範囲、又は範囲内の任意の離散点に設けられてもよい。例えば、遮蔽ウェル４６の厚さは、０．１μｍから２．５μｍの間、０．１μｍから２．０μｍの間、０．１μｍから１．５μｍの間、０．１μｍから１．０μｍの間、０．１から０．５μｍの間、０．５から３．０μｍの間、１．０μｍから３．０μｍの間、１．５μｍから３．０μｍの間、２．０μｍから３．０μｍの間、２．５μｍから３．０μｍの間、０．５μｍから２．５μｍの間、１．０μｍから２．０μｍの間、１．５μｍから２．０μｍの間などであってもよい。さらに、遮蔽ウェル４６のドーピング濃度は、１×１０^１７ｃｍ^－３から５×１０^２１ｃｍ^－３の間の任意の部分範囲、又は範囲内の任意の離散点に設けられてもよい。例えば、遮蔽ウェル４６のドーピング濃度は、５×１０^１７ｃｍ^－３から５×１０^２１ｃｍ^－３の間、１×１０^１８ｃｍ^－３から５×１０^２１ｃｍ^－３の間、５×１０^１８ｃｍ^－３から５×１０^２１ｃｍ^－３の間、１×１０^１９ｃｍ^－３から５×１０^２１ｃｍ^－３の間、５×１０^１９ｃｍ^－３から５×１０^２１ｃｍ^－３の間、１×１０^２０ｃｍ^－３から５×１０^２１ｃｍ^－３の間、５×１０^２０ｃｍ^－３から５×１０^２１ｃｍ^－３の間、１×１０^２１ｃｍ^－３から５×１０^２１ｃｍ^－３の間、１×１０^１７ｃｍ^－３から１×１０^２１ｃｍ^－３の間、１×１０^１７ｃｍ^－３から５×１０^２０ｃｍ^－３の間、１×１０^１７ｃｍ^－３から１×１０^２０ｃｍ^－３の間、１×１０^１７ｃｍ^－３から５×１０^１９ｃｍ^－３の間、１×１０^１７ｃｍ^－３から１×１０^１９ｃｍ^－３の間、１×１０^１７ｃｍ^－３から５×１０^１８ｃｍ^－３の間、１×１０^１７ｃｍ^－３から１×１０^１８ｃｍ^－３の間、１×１０^１７ｃｍ^－３から５×１０^１７ｃｍ^－３の間、５×１０^１７ｃｍ^－３から１×１０^２１ｃｍ^－３の間、１×１０^１８ｃｍ^－３から５×１０^２０ｃｍ^－３の間、５×１０^１８ｃｍ^－３から１×１０^２０ｃｍ^－３の間、及び１×１０^１９ｃｍ^－３から５×１０^１９ｃｍ^－３の間であってもよい。接点ウェル４８のそれぞれ１つは、０．１μｍから２．５μｍの間の厚さ及び１×１０^１７ｃｍ^－３から５×１０^２１ｃｍ^－３の間のドーピング濃度を有するｐ型領域であってもよい。様々な実施例では、接点ウェル４８の厚さは、０．１μｍから２．５μｍの間の任意の部分範囲内、又は範囲における任意の離散点に設けられてもよい。例えば、接点ウェル４８の厚さは、０．５μｍから２．５μｍの間、１．０μｍから２．５μｍの間、１．５μｍから２．５μｍの間、２．０μｍから２．５μｍの間、０．１μｍから２．０μｍの間、０．１μｍから１．５μｍの間、０．１μｍから１．０μｍの間、０．１μｍから０．５μｍの間、０．５μｍから２．０μｍの間、及び１．０μｍから１．５μｍの間であってもよい。さらに、接点ウェル４８のドーピング濃度は、１×１０^１７ｃｍ^－３から５×１０^２１ｃｍ^－３の間の任意の部分範囲、又は範囲内の任意の離散点に設けられてもよい。例えば、接点ウェル４８のドーピング濃度は、５×１０^１７ｃｍ^－３から５×１０^２１ｃｍ^－３の間、１×１０^１８ｃｍ^－３から５×１０^２１ｃｍ^－３の間、５×１０^１８ｃｍ^－３から５×１０^２１ｃｍ^－３の間、１×１０^１９ｃｍ^－３から５×１０^２１ｃｍ^－３の間、５×１０^１９ｃｍ^－３から５×１０^２１ｃｍ^－３、１×１０^２０ｃｍ^－３から５×１０^２１ｃｍ^－３の間、５×１０^２０ｃｍ^－３から５×１０^２１ｃｍ^－３の間、１×１０^２１ｃｍ^－３から５×１０^２１ｃｍ^－３の間、１×１０^１７ｃｍ^－３から１×１０^２１ｃｍ^－３の間、１×１０^１７ｃｍ^－３から５×１０^２０ｃｍ^－３の間、１×１０^１７ｃｍ^－３から１×１０^２０ｃｍ^－３の間、１×１０^１７ｃｍ^－３から５×１０^１９ｃｍ^－３の間、１×１０^１７ｃｍ^－３から１×１０^１９ｃｍ^－３の間、１×１０^１７ｃｍ^－３から５×１０^１８ｃｍ^－３の間、１×１０^１７ｃｍ^－３から１×１０^１８ｃｍ^－３の間、１×１０^１７ｃｍ^－３から５×１０^１７ｃｍ^－３の間、５×１０^１７ｃｍ^－３から１×１０^２１ｃｍ^－３の間、１×１０^１８ｃｍ^－３から５×１０^２０ｃｍ^－３の間、５×１０^１８ｃｍ^－３から１×１０^２０ｃｍ^－３の間、及び１×１０^１９ｃｍ^－３から５×１０^１９ｃｍ^－３の間であってもよい。ノイズ低減ウェル５６は、０．１μｍから２．５μｍの間の厚さ及び１×１０^１７ｃｍ^－３から５×１０^２１ｃｍ^－３の間のドーピング濃度を有するｎ型領域であってもよい。様々な実施例では、ノイズ低減ウェル５６の厚さは、０．１μｍから２．５μｍの間の任意の部分範囲内、又は範囲における任意の離散点に設けられてもよい。例えば、ノイズ低減ウェル５６の厚さは、０．５μｍから２．５μｍの間、１．０μｍから２．５μｍの間、１．５μｍから２．５μｍの間、２．０μｍから２．５μｍの間、０．１μｍから２．０μｍの間、０．１μｍから１．５μｍの間、０．１μｍから１．０μｍの間、０．１μｍから０．５μｍの間、０．５μｍから２．０μｍの間、及び１．０μｍから１．５μｍの間であってもよい。さらに、ノイズ低減ウェル５６のドーピング濃度は、１×１０^１７ｃｍ^－３から５×１０^２１ｃｍ^－３の間の任意の部分範囲、又は範囲内の任意の離散点に設けられてもよい。例えば、ノイズ低減ウェル５６のドーピング濃度は、５×１０^１７ｃｍ^－３から５×１０^２１ｃｍ^－３の間、１×１０^１８ｃｍ^－３から５×１０^２１ｃｍ^－３の間、５×１０^１８ｃｍ^－３から５×１０^２１ｃｍ^－３の間、１×１０^１９ｃｍ^－３から５×１０^２１ｃｍ^－３の間、５×１０^１９ｃｍ^－３から５×１０^２１ｃｍ^－３の間、１×１０^２０ｃｍ^－３から５×１０^２１ｃｍ^－３の間、５×１０^２０ｃｍ^－３から５×１０^２１ｃｍ^－３の間、１×１０^２１ｃｍ^－３から５×１０^２１ｃｍ^－３の間、１×１０^１７ｃｍ^－３から１×１０^２１ｃｍ^－３の間、１×１０^１７ｃｍ^－３から５×１０^２０ｃｍ^－３の間、１×１０^１７ｃｍ^－３から１×１０^２０ｃｍ^－３の間、１×１０^１７ｃｍ^－３から５×１０^１９ｃｍ^－３の間、１×１０^１７ｃｍ^－３から１×１０^１９ｃｍ^－３の間、１×１０^１７ｃｍ^－３から５×１０^１８ｃｍ^－３の間、１×１０^１７ｃｍ^－３から１×１０^１８ｃｍ^－３の間、１×１０^１７ｃｍ^－３から５×１０^１７ｃｍ^－３の間、５×１０^１７ｃｍ^－３から１×１０^２１ｃｍ^－３の間、１×１０^１８ｃｍ^－３から５×１０^２０ｃｍ^－３の間、５×１０^１８ｃｍ^－３から１×１０^２０ｃｍ^－３の間、及び１×１０^１９ｃｍ^－３から５×１０^１９ｃｍ^－３の間であってもよい。

【0035】

上で論じた改良、即ち、埋込みセンサ素子２２をドリフト層１４から絶縁層１６で離すこと、遮蔽ウェル４６を設けること、接点ウェル４８間の距離を最小に抑えること、ノイズ低減ウェル５６を設けること、追加の絶縁層５８を設けること、及び追加の機能層６０を設けることを単独又は組み合わせのいずれかで、ドリフト層１４からの埋込みセンサ素子２２の分離をかなり改善できる。特に、本明細書で論じる改良は、半導体ダイ１０の高電力部分、そのソース及びドレインなどから５０Ｖを超える直流分離ができる。様々な実施例では、本明細書で論じる改良は、７５Ｖを超え１００Ｖを超える直流分離ができる。一般に、本明細書で論じる改良は、ワイド・バンドギャップ・パワー半導体ダイ上に埋込みセンサ素子を含めることを可能にし、これらの分離手段がなければ、そのような埋込みセンサ素子はその機能性を破壊するような干渉を受ける。

【0036】

上で論じたように、埋込みセンサ素子２２は、任意の適切な感知素子であり得る。一実施例では、埋込みセンサ素子２２は、温度感知素子である。特に、埋込みセンサ素子２２は、温度に比例する順方向電圧降下を起こすダイオードであってもよい。したがって、図６は、本開示の一実施例による埋込みセンサ素子２２の上から見下ろす図を示す。説明すると、第１の接点５０Ａ及び第２の接点５０Ｂも示される。埋込みセンサ素子２２は、アノード接点６２及びカソード接点６４を含む。アノード接点６２は、機能性センサ層５２においてｐ型領域６６と電気的に接触している。カソード接点６４は、機能性センサ層５２においてｎ型領域６８と電気的に接触している。ｐ型領域６６及び／又はｎ型領域６８は、よく知られている工程による機能性センサ層５２の注入工程を介して設けられてもよい。図示されるように、ｐ型領域６６及びｎ型領域６８は、材料の領域によって離されてもよい。この材料領域は、固有の（ドープされていない）か、又はｐ型領域６６及びｎ型領域６８とは異なる様式でドープされてもよい。

【0037】

いくつかのシナリオでは、順方向電圧を特定の感知回路に合わせるために、いくつかのダイオードを直列に設けることが望ましい場合がある。したがって、図７は、本開示の追加の実施例による埋込みセンサ素子２２の上から見下ろす図を示す。図７に示される埋込みセンサ素子２２は、１つではなく２つのダイオードを含むことを除いて、図６に示されるものと実質的に同じである。機能性センサ層５２は、２つの別個の部分に離され、それぞれが離散ダイオードを形成するために使用される。これらのダイオードは、図示されるように金属層を介して結合される。２つのダイオードのみが示されているが、当業者であれば、埋込みセンサ素子２２が、本開示の原理から逸脱することなく、ダイオードを含む任意数の離散素子を含んでもよいことを理解する。

【0038】

図８は、本開示の追加の実施例による埋込みセンサ素子２２の上から見下ろす図を示す。図８に示される埋込みセンサ素子２２は、ｐ型領域６６及びｎ型領域６８が入れ子になっていることを除いて、図７に示されるものと実質的に類似し、これにより、各ダイオードに必要とされる面積を低減できる。当業者であれば、ダイオードが任意数のレイアウト技術を使って形成できることを理解し、その全てが本明細書で企図される。

【0039】

いくつかの実施例では、ノイズ低減ウェル５６は、埋込みセンサ素子２２の全体より下方のブランケット領域である。しかしながら、これにより寄生Ｎ－Ｐ－Ｎトランジスタが提供され、状況によっては問題が発生する可能性がある。したがって、ノイズ低減ウェル５６は、図９及び図１０に示されるようにいくつかの実施例では、パターン化されてもよい。図９及び図１０は、ノイズ低減ウェル５６の上から見下ろす図を示し、図面を隠すことを避けるために埋込みセンサ素子２２又は絶縁層１６を示していない。図９では、ノイズ低減ウェル５６は第１の広い格子パターンで設けられ、一方、図１０ではノイズ低減ウェル５６は締まった格子パターンで設けられる。なお、これらは例示的なパターンに過ぎず、当業者であれば、本開示の原理から逸脱することなく、任意の適切なパターンがノイズ低減ウェル５６に使用できることを容易に理解する。

【0040】

図４及び図５に関して上で論じた実施例に戻ると、埋込みセンサ素子２２を第２レベルのポリシリコン層上に設けることにより、埋込みセンサ素子２２に加えて他の機能性構成要素の実装を可能にすることができる。例えば、ＭＯＳＦＥＴのゲート抵抗器として使用できる集中抵抗器は、埋込みセンサ素子２２と共に第２のポリシリコン層に実装できる。図１１Ａは、したがって、本開示の一実施例による集中抵抗器７０の断面図を示す。集中抵抗器７０は、機能層５２に設けられ、この層は上で論じた機能性センサ層５２と同じである。具体的には、集中抵抗器７０は、図１１Ｂの集中抵抗器の上から見下ろす図に示されるように、第１の抵抗接点７２Ａ及び第２の抵抗接点７２Ｂを有するポリシリコンのドープ部分を介して設けられる。集中抵抗器７０は、オンチップ・ゲート抵抗器を設けるために、ＭＯＳＦＥＴセル２４のゲート接点４０に結合されてもよい。いくつかの実施例では、抵抗接点７２のうちの１つは、ゲート接点パッドを設けてもよい。このような場合には、抵抗接点７２のうちの一方のみを設けて、集中抵抗器７０は、内部で、ゲート接点に結合されてもよい。しかしながら、他の実施例では、抵抗接点７２の一方はゲート接点パッドであってもよく、他方は、所望の抵抗が達成されることを確実にするために製造中に集中抵抗器７０の抵抗を測定できるように露出されてもよい。上で論じたように、機能性センサ層５２は、所望の抵抗を得るために成長中に（現場で）ドープされ、又は後に、イオン注入などの注入工程を介してドープされるポリシリコン層であってもよい。集中抵抗器７０は図１１Ａ及び図１１Ｂでは単純な長方形として示されているが、集中抵抗器７０は任意数の形状で設けられてもよい。例えば、集中抵抗器７０を形成する機能性センサ層５２の部分は、円形状、多角形状、又は任意の他の形状で設けられてもよい。このように集中抵抗器７０を設けると、集中抵抗器７０が、電流分布を改良し、及び／又は寄生信号を低減することによって、ゲート抵抗器として使用されるときに、性能を改良できる。当業者であれば、抵抗器に加えて、他の機能性構成要素も第２レベルのポリシリコン層に実装されてもよいことを理解する。

【0041】

上記の図には示されていないが、ソース接点３８、ドレイン接点４２、接点５０、及び抵抗接点７２などの様々な金属接点は、それらが電気的に結合されるエリアに直接設けられなくてもよい。むしろ、任意数の不動態化若しくはカプセル化層が、これらの接点をそれらが接触する半導体ダイ１０のエリアから離してもよく、それらの間の接続は、これらの層を通るビアを備えてもよい。

【0042】

図１２は、本開示の一実施例による埋込みセンサ素子を含む半導体ダイを製造する方法を例示するフロー図である。まず、ドリフト層が基板上に設けられる（ステップ１００）。ドリフト層は、ワイド・バンドギャップ半導体材料を含む。ドリフト層を設けることは、任意の適切な半導体成長工程によりドリフト層を成長させることを含んでもよい。ドリフト層には１つ又は複数の注入物が設けられ（ステップ１０２）、ＭＯＳＦＥＴ、ＢＪＴ、ＩＧＢＴ、又はサイリスタなどの機能性半導体デバイス、並びに埋込みセンサ素子のための遮蔽構造を設ける。埋込みセンサ素子のための遮蔽構造は、上で論じた遮蔽ウェル、接点ウェル、及びノイズ低減ウェルのうちの１つ又は複数を含んでもよい。注入領域は、任意の適切な注入工程によって設けられてもよい。ドリフト層上に絶縁層が設けられる（ステップ１０４）。絶縁層は、半導体ダイの異なる部分にゲート酸化膜及び電界酸化膜を設けてもよく、したがって、その異なる部分に異なる厚さを有して設けられてもよい。絶縁層上にゲート接点及び機能性センサ層が設けられる（ステップ１０６）。ゲート接点及び機能性センサ層は、任意の適切な堆積工程によって設けられるポリシリコン層であってもよい。ポリシリコン層は堆積及びパターニングされて、ゲート接点及び機能性センサ層を作ってもよい。いくつかの実施例では、ゲート接点及び機能性センサ層は同時に設けられない。代わりに、ゲート接点及び追加のポリシリコン層は一緒に設けられ、追加のポリシリコン層上に追加の絶縁層が設けられ、機能性センサ層は、追加の絶縁層上に設けられる。このアプローチの結果が上記の図４及び図５に示される。次いで、１つ又は複数の注入領域が機能性センサ層に設けられて埋込みセンサ素子を設ける（ステップ１０８）。例えば、ｐ型領域及び／又はｎ型領域が設けられてダイオードを形成してもよく、温度センサとして使用される。最後に、金属層が設けられ、その少なくとも一部が、遮蔽構造及び埋込みセンサ素子に電気接点を設けるために使用される（ステップ１１０）。いくつかの実施例では、複数の金属層が設けられてもよく、それらの間に不動態化若しくは金属間誘電層が設けられる。

【0043】

図１３は、本開示の一実施例による埋込みセンサ素子２２の断面図を例示する。埋込みセンサ素子２２は、断面図が図２に示されるものに（即ち、図２を参照して、埋込みセンサ素子２２を横切ってページ内に）垂直であることを除いて、図２に示されるものと実質的に類似し、一対のセンサ接点パッド７４が示される。当業者であれば、半導体ダイの一部と電気的接続をするために、ある最小寸法を有する接点パッドが設けられなければならないことを理解する。最小寸法は、１つ又は複数のワイヤボンドなどの所望の電気接続が、ある工程制限内で達成できる最小サイズに基づいてもよい。図２に示されるセンサ接点層５４は、１つ又は複数の他の金属特徴部（例えば、ソース接点３８、接点５０、ゲート金属層など）と同一平面上であってもよいので、この層内の接点パッドに利用可能なエリアは、接点パッドが、これらの特徴部と重ならず、したがって電気的に接触しないように制限されてもよい。したがって、図１３は、第１の金属層７６Ａに実装されている接点５０と、１つ又は複数の追加の金属層７６Ｂに実装されているセンサ接点パッド７４を示す。金属間誘電層７８は、第１の金属層７６Ａの上に設けられ、センサ接点パッド７４が設けられることができる表面を設ける。なお、センサ接点パッド７４が金属間誘電層７８上に設けられるとき、接点パッドは下方の第１の金属層７６における接点５０と重なることができるので、接点パッドを設けるためのより多くの余地がある。センサ接点パッド７４を追加の金属層上へ移動することによって、センサ接点パッド７４に利用可能なエリアが増加する。これにより、埋込みセンサ素子２２とのより信頼性の高い接触を行い、したがって、いくつかの実施例では性能を改良できる。

【0044】

接点パッドのための空間を設けるために１つ又は複数の追加の金属層が使用される本開示の態様をさらに例示するために、図１４は、本開示の一実施例によるトランジスタ半導体ダイ２１０の上面図を示す。例示の目的で、トランジスタ半導体ダイ２１０は、ゲート接点パッド２１４及びいくつかのソース接点パッド２１６のための開口部を有する不動態化層２１２を含む縦型の金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイスである。トランジスタ半導体ダイ２１０は、デバイスの裏面にドレイン接点パッド（図示せず）が位置した縦型パワー・デバイスである。ゲート接点パッド２１４及びソース接点パッド２１６は、トランジスタ半導体ダイ２１０を外部回路へ結合するための面として設けられてもよい。したがって、ゲート接点パッド２１４及びソース接点パッド２１６は、これらが確実に接続できるように最小サイズを有してもよい。一実施例では、ゲート接点パッド２１４、及びソース接点パッド２１６のそれぞれ１つの、最小サイズは０．４ｍｍ^２である。様々な実施例では、ゲート接点パッド２１４、及びソース接点パッド２１６のそれぞれ１つの、最小サイズは、０．５ｍｍ^２、０．６ｍｍ^２、０．７ｍｍ^２、０．８ｍｍ^２、０．９ｍｍ^２、及び最大１．０ｍｍ^２であってもよい。

【0045】

図１５は、不動態化層２１２が除去されたトランジスタ半導体ダイ２１０の上面図を示す。不動態化層２１２の下には、ゲート金属層２１８、ゲート金属層２１８に結合されたゲート・ビア・バー２２０、及びソース金属層２２２がある。下でより詳細に論じるように、ゲート金属層２１８、ゲート・ビア・バー２２０、及びソース金属層２２２は、同じ金属化層によって設けられ、したがって、ソース金属層２２２は、図示されるように、ゲート金属層２１８及びゲート・ビア・バー２２０のエリア全体を収容するための開口部２２４を含まなければならない。図１５は、トランジスタ半導体ダイ２１０のデバイス領域２２６及び縁辺終端領域２２８も示す。上で論じたように、デバイス領域２２６は、デバイスの選択的な電流伝導及び電圧阻止能力を提供するために、１つ又は複数の電極に電気的に結合された１つ又は複数の注入物を含むトランジスタ半導体ダイ２１０の領域である。縁辺終端領域２２８は、トランジスタ半導体ダイ２１０の縁辺での電界の集中を減少し、したがって低い逆電圧での降伏を防ぐために設けられる。

【0046】

図１６は、ゲート金属層２１８、ゲート・ビア・バー２２０、ソース金属層２２２、及びいくつかの他の層（下で論じる）が除去されたトランジスタ半導体ダイ２１０の上から見下ろす図を示す。これらの層の下には、いくつかのゲート領域２３２によって離されたいくつかのソース領域２３０がある。ソース領域２３０は、それらが位置するドリフト層のドーピング型及び／又はドーピング濃度とは異なるドーピング型及び／又はドーピング濃度を有する領域として設けられてもよく（例えば、ドリフト層とは別のエピタキシ工程を介して、又はドリフト層の注入によって）、一方、ゲート領域２３２は、ドリフト層のドーピング型及び／又はドーピング濃度が、異なる量だけ、相対的に変化されない又は変化される領域として設けられてもよい。図１６に示されるように、ゲート領域２３２は縞として設けられるが、ゲート領域２３２は、図１７に例示されるように格子で同様に設けられてもよい。トランジスタ半導体ダイ２１０の主要な機能性をもたらすには、ゲート接点パッド２１４はゲート領域２３２と電気的に接触しなければならない一方で、ソース接点パッド２１６はソース領域２３０と電気的に接触しなければならない。

【0047】

図１８は、本開示の一実施例によるトランジスタ半導体ダイ２１０の一部の断面図を示す。トランジスタ半導体ダイ２１０は、基板２３４、及び基板２３４の上のドリフト層２３６を含む。ドリフト層２３６の表面におけるいくつかの注入物２３８が、ソース領域２３０を設ける一方で、注入物２３８間のいくつかの非注入領域は、ゲート領域２３２を設ける。いくつかのゲート電極２４０が、ゲート電極２４０のそれぞれ１つが、それらが上に設けられるゲート領域３２の両側の注入物２３８の間を通るように、ゲート領域２３２上に設けられる。ゲート電極２４０のそれぞれ１つは、酸化膜層２４２によって、ドリフト層２３６の表面から離される。いくつかのソース電極２４４が、ソース電極２４４のそれぞれ１つが注入物２３８のうちの異なる１つと接触するように、ソース領域２３０上に設けられる。ゲート金属層２１８は、ゲート金属層２１８が酸化膜層２４２によってドリフト層２３６の表面から離され、図１８には示されていない平面上でゲート電極２４０のそれぞれ１つに結合されるように、ドリフト層２３６の表面に設けられる。ゲート電極２４０をソース電極２４４から電気的に分離しておくために、ゲート電極２４０の上に誘電層２４６が設けられる。ソース電極２４４は、誘電層２４６の表面に露出している。ソース金属層２２２は、ソース電極２４４と接触するように誘電層２４６上に設けられる。ドレイン金属層２４８が、ドリフト層２３６とは反対側の基板２３４上に設けられる。

【0048】

図１５及び図１８に示されるように、ソース金属層２２２及びゲート金属層２１８は、トランジスタ半導体ダイ２１０のデバイス領域２２６内に単一の金属化ステップで（即ち、適切にパターニングされた単一の金属層として）設けられる。これは、ソース金属層２２２及びゲート金属層２１８がトランジスタ半導体ダイ２１０の同じ表面／平面上に設けられることを意味する。したがって、ソース金属層２２２はゲート金属層２１８と重なることができず、代わりにゲート金属層２１８のための開口部を含まなければならない。ゲート金属層２１８のサイズに対する制約（例えば、ワイヤボンディングのための最小接点パッドのサイズ）のために、ソース金属層２２２の被覆率は、したがって、トランジスタ半導体ダイ２１０のデバイス領域２２６内に制限される。図１８に示されるように、ソース金属層２２２の下方のエリアは、ドリフト層２３６によってソース金属層２２２からドレイン金属層２４８に電流を流す活性エリアである。ゲート金属層２１８の下方のエリアは、ゲート金属層２１８の下方のドリフト層２３６によって電流を流すことができないため、不活性エリアである。したがって、デバイス領域２２６の総活性エリア、したがってトランジスタ半導体ダイ２１０の総通電容量は、ダイの所与のサイズに対して制限されてもよい。

【0049】

したがって、図１９は、本開示の追加の実施例によるトランジスタ半導体ダイ２１０の断面図を示す。図１９に示されるトランジスタ半導体ダイ２１０は、図１８に示されるものと実質的に類似しているが、誘電層２４６の上に追加の誘電層２５０をさらに含む。具体的には、ゲート電極２４０及びソース電極２４４はドリフト層２３６の表面上に設けられ、誘電層２４６は、ゲート電極２４０がソース電極２４４から電気的に分離され且つソース電極２４４が誘電層２４６の表面に露出されるように、ゲート電極２４０及びソース電極２４４の上に設けられ、ソース金属層２２２は誘電層２４６の上に設けられ、追加の誘電層２５０は誘電層２４６及びソース金属層２２２の上に設けられ、ゲート金属層２１８は追加の誘電層２５０の上に設けられる。ゲート金属層２１８は、（図１９には示されていない平面上で接続される）誘電層２４６及び追加の誘電層２５０を通る１つ又は複数のビア２５２によってゲート電極２４０に電気的に結合される。例示されるように、追加の誘電層２５０を設けることにより、ゲート金属層２１８の少なくとも一部が、ソース金属層２２２と重なることができる。１つ又は複数のビア２５２は、ゲート金属層２１８の総面積と比較して非常に小さい。したがって、ソース金属層２２２における非常に小さな開口部のみが必要とされ、ソース金属層２２２によって被覆される総面積は、これにより増加する。上で論じたように、ソース金属層２２２の下方のエリアはトランジスタ半導体ダイ２１０の活性エリアであるので、これによりトランジスタ半導体ダイの総活性エリア、ひいては通電容量は効果的に増加する。実際には、トランジスタ半導体ダイ２１０のデバイス領域２２６の総不活性エリアは、ゲート金属層２１８の総面積未満、いくつかの実施例ではゲート接点パッド２１４の総面積未満であり、このことは以前は達成できなかった。

【0050】

トランジスタ半導体ダイ２１０の活性エリアを増加させることにより、所与のサイズに対する通電容量の増加を可能にする。或いは、トランジスタ半導体ダイ２１０の活性エリアを増加させることにより、通電容量を犠牲にすることなく、ダイのサイズの減少を可能にする。これにより、次は、トランジスタ半導体ダイ２１０を製作するときに、追加のチップが所与のウェーハに対して設けられることができる。本明細書で論じる実例は、主として、ＭＯＳＦＥＴデバイスを構成するトランジスタ半導体ダイ２１０に関するが、本明細書で説明される原理は、電界効果トランジスタ（ＦＥＴ）デバイス、バイポーラ接合トランジスタ（ＢＪＴ）デバイス、絶縁ゲート・バイポーラ・トランジスタ（ＩＧＢＴ）デバイス、又は２つ以上のトップレベル接点を有する任意の他の型の縦トランジスタ・デバイスを構成するトランジスタ半導体ダイ２１０にも等しく適用される。このことを考慮に入れて、ゲート接点パッド２１４は第１の接点パッドと総称することがあり、ソース接点パッド２１６は第２の接点パッドと総称することがあり、ソース金属層２２２は第１の金属化層と総称することがあり、ゲート金属層２１８は第２の金属化層と総称することがあり、ソース領域２３０は、第１の領域のセットと総称することがあり、ゲート領域は、第２の領域のセットと総称することがある。

【0051】

一実施例では、基板２３４及びドリフト層２３６は炭化ケイ素である。基板２３４及びドリフト層２３６に炭化ケイ素を使用することは、シリコンなどの従来の材料システムを使用することと比較して、トランジスタ半導体ダイ２１０の性能をかなり増加できる。図示されないが、注入物２３８は、トランジスタ半導体ダイ２１０の選択的な電流伝導及び電圧阻止能力をもたらすために、必要に応じて内部にいくつかの異なる注入領域を含んでもよい。誘電層２４６及び追加の誘電層２５０は、Ａｌ_２Ｏ_３及びＳｉＯ_２の１つ又は複数の層を、例えば、交互に含んでもよい。他の実施例では、誘電層２４６及び追加の誘電層２５０は、Ｓｉ_３Ｎ_４及びＳｉＯ_２の１つ又は複数の層を、例えば、交互に含んでもよい。一般に、誘電層２４６及び追加の誘電層２５０は、任意の適切な誘電材料（例えば、広いバンドギャップ（＞～５ｅＶ）及び相対的に低い誘電率を有するもの）を含んでもよい。誘電層２４６及び追加の誘電層２５０は、同じ又は異なる材料を含んでもよい。Ｓｉ_３Ｎ_４、Ａｌ_２Ｏ_３、ＡｌＮ、ＳｉＯ_２又は任意の他の適切な材料を含む追加の不動態化層は、材料間の相互作用を避けるために、必要に応じて、誘電層２４６及び追加の誘電層２５０と交互に重ねられてもよい。不動態化層２１２は、Ｓｉ_３Ｎ_４、Ａｌ_２Ｏ_３、ＡｌＮ、ＳｉＯ_２又は様々な実施例における任意の他の適切な材料を含んでもよい。

【0052】

図２０Ａは、ソース金属層２２２の上のゲート金属層２１８の移動によるトランジスタ半導体ダイ２１０への通電容量における改良を例示するグラフである。実線は、図１８に示されるように、接点パッドのレイアウトの改良を伴わないトランジスタ半導体ダイ２１０の通電容量とサイズとの間の関係を例示する。破線は、図１９に関して上で論じた改良を伴うトランジスタ半導体ダイ２１０の通電容量との間の同じ関係を例示する。このグラフは、一定の定格阻止電圧（例えば、１２００Ｖ）を想定する。図示されるように、トランジスタ半導体ダイ２１０の通電容量における改良は、ダイのサイズにかかわらず実現される。上で論じたように、これは、デバイス領域２２６の活性エリアの増加によるものである。

【0053】

図２０Ｂは、ソース金属層２２２の上のゲート金属層２１８の移動によるトランジスタ半導体ダイ２１０への通電容量における改良をさらに例示するグラフである。グラフは、（図１８に例示されるような改良を伴わないトランジスタ半導体ダイと比較された）通電容量における割合増加と、トランジスタ半導体ダイ２１０の電流定格との間の関係を例示する。例示されるように、トランジスタ半導体ダイ２１０の通電容量が増加する割合は、トランジスタ半導体ダイ２１０の電流定格に対して逆関係を有する。これは、トランジスタ半導体ダイ２１０の電流定格が増加するにつれて、その全体のサイズも増加するためである。したがって、ソース金属層２２２の上のゲート金属層２１８の移動の結果として回収された活性エリアは、デバイスの総活性エリアのより小さな割合を占め、それによって、これらの改良の使用によって見られる通電容量における増加の割合を減らす。図２０Ｂは、本明細書で論じた改良によるデバイス性能の最大の改良が、より低い電流定格で見られることを例示する。

【0054】

図２０Ｃは、ソース金属層２２２の上のゲート金属層２１８の移動によるトランジスタ半導体ダイ２１０への通電容量における改良をさらに例示するグラフである。グラフは、（図１８に例示されるような改良を伴わないトランジスタ半導体ダイと比較された）通電容量における割合増加と、トランジスタ半導体ダイ２１０の電圧定格との関係を示す。例示されるように、トランジスタ半導体ダイ２１０の通電容量が増加する割合は、トランジスタ半導体ダイ２１０の電圧定格と正の関係を有する。示されたグラフは、トランジスタ半導体ダイ２１０の一定のサイズを想定する。通電容量における割合増加と電圧定格との関係は、トランジスタ半導体ダイ２１０の電圧定格が増加するにつれて、縁辺終端領域２２８のサイズも増加するという事実による。したがって、デバイス領域２２６のサイズは、ソース金属層２２２の上のゲート金属層２１８の移動の結果として回収された活性エリアがデバイスの総活性エリアのより大きな割合を占めるように減少し、それによって、これらの改良の使用によって見られる通電容量における増加する割合をさらに増加させる。図２０Ｃは、所与のチップのサイズに対するデバイス性能の最大の改良が、より高い電圧定格で見られることを例示する。

【0055】

図２１は、本開示の一実施例によるトランジスタ半導体ダイ２１０の上から見下ろす図を示す。具体的には、図２１は、ゲート金属層２１８及び追加の誘電層２５０が除去されたトランジスタ半導体ダイ２１０を示す。追加の誘電層２５０の下には、ソース金属層２２２が露出している。ゲート・ビア・バー２２０は、図２１に示される実施例では依然として存在する。第１の破線箱２５４は、ゲート金属層２１８が上に設けられるエリアを例示する。このエリアは、ゲート接点パッド２１４の境界に対応し、又はゲート接点パッド２１４の境界を越えて延びてもよい。言い換えれば、ゲート金属層２１８の全体がゲート接点パッド２１４のように不動態化層２１２を通して露出してもよく、ゲート金属層２１８の一部は、ゲート金属層２１８の一部のみがゲート接点パッド２１４を構成するように不動態化層２１２によって覆われてもよい。図示されるように、ゲート金属層２１８の一部は、ゲート・ビア・バー２２０を覆い、したがって、ゲート接点パッド２１４は、ゲート・ビア・バー２２０に結合されるゲート電極２４０に接触することができる。第２の破線箱２５６Ａ及び第３の破線箱２５６Ｂは、ソース接点パッド２１６のエリアを例示する。ゲート・ビア・バー２２０はドリフト層２３６の表面上に依然として位置し、したがってソース金属層２２２は、ゲート・ビア・バー２２０を収容する大きさの開口部２５８を有することが依然として必要とされる。しかしながら、ゲート・ビア・バー２２０の全体的なサイズは、従来のゲート接点パッドのそれよりもはるかに小さい。したがって、トランジスタ半導体ダイ２１０のデバイス領域２２６内の活性エリアのサイズはかなり増加できる。

【0056】

図２２は、本開示の追加の実施例によるトランジスタ半導体ダイ２１０の上から見下ろす図を示す。具体的には、図２２は、ゲート金属層２１８及び追加の誘電層２５０が除去されたトランジスタ半導体ダイ２１０を示す。追加の誘電層２５０の下には、ソース金属層２２２が露出している。ゲート・ビア・バー２２０は、図２２に示される実施例では除去され、誘電層２４６及び追加の誘電層２５０を通って延びて１つ又は複数の下にあるゲート電極２４０に接触するいくつかのゲート接点ビア２６０に置き換えられ、これらは次にドリフト層２３６の表面上で（例えば、上記で示されたように格子構成において）互いに結合される。第１の破線箱２５４は、ゲート金属層２１８が上に設けられるエリアを例示する。図示されるように、ゲート金属層２１８の一部は、ゲート接点ビア２６０を覆うので、ゲート接点パッド２１４をゲート電極２４０に接続する。第２の破線箱２５６Ａ及び第３の破線箱２５６Ｂは、ソース接点パッド２１６のエリアを例示する。ゲート接点ビア２６０は、ゲート・ビア・バー２２０よりもさらに小さい面積を有してもよい。したがって、ゲート接点パッド２１４からゲート電極２４０への接続部を収容するソース金属層２２２における開口部２５８の総サイズはさらに小さくすることができ、これによって、トランジスタ半導体ダイ２１０のデバイス領域２２６内の活性エリアをさらに大きくできる。

【0057】

ゲート接点パッド２１４と下にあるゲート電極２４０との間の接続のサイズが減少するにつれて、トランジスタ半導体ダイ２１０のゲート抵抗が増加することがある。したがって、ゲート接点パッド２１４、ゲート金属層２１８のサイズ及び形状、並びにゲート接点ビア２６０の数及び配置は、図２３及び図２４に例示されるようにデバイス領域２２６の活性部分を同時に最大化しながら、トランジスタ半導体ダイ２１０のゲート抵抗を最小に抑えるように配置できる。図２３及び図２４では、第１の破線箱２５４は、ゲート接点ビア２６０の上のゲート金属層２１８の配置を表す。ゲート接点パッド２１４は、上で論じたように、ゲート金属層２１８の全て又はサブセットに対応してもよい。第２の破線箱２５６Ａ及び第３の破線箱２５６Ｂは、ソース接点パッド２１６のエリアを再び表す。図２３では、第４の破線箱２５６Ｃ及び第５の破線箱２５６Ｄは、設けられてもよいソース接点パッド２１６の追加のエリアを表す。

【0058】

トランジスタ半導体ダイ２１０のデバイス領域２２６の活性部分を最大化することに加えて、追加の誘電層２５０も、追加の特徴を提供するために使用されてもよい。したがって、図２５は、本開示の一実施例によるトランジスタ半導体ダイ２１０の上から見下ろす図を示す。具体的には、図２５は、不動態化層２１２が除去されたトランジスタ半導体ダイ２１０を示す。不動態化層２１２の下には、ゲート接点パッド２１４及びソース接点パッド２１６が通して露出される追加の誘電層２５０がある。これらの接点パッドに加えて、いくつかのセンサ接点パッド２６２が追加の誘電層２５０上に設けられる。センサ接点パッド２６２は、上述した埋込みセンサ素子２２などのセンサ２６４に結合される。センサ２６４は任意の型のセンサ（例えば、温度センサ、歪みセンサ、又は電流センサ）であってもよい。センサ２６４はまた、追加の誘電層２５０の表面上に位置してもよく、又は誘電層２４６上、ドリフト層２３６上、若しくはドリフト層２３６内など、層スタックのさらに下に位置してもよい。センサ２６４がドリフト層２３６に位置する場合、デバイス領域２２６の総活性エリアを損なうことがある。しかしながら、センサ２６４は、全体的に、デバイス領域２２６のサイズと比較して非常に小さく、したがって、ドリフト層２３６にセンサを有することは、デバイス領域２２６の活性エリアのわずかな低減しかもたらさない場合がある。全体的に、センサ接点パッド２６２は、センサ２６４自体よりもはるかに大きく、センサ接点パッド２６２はソース金属層２２２の上方に位置することができるので、デバイス領域２２６の活性エリアは、トランジスタ半導体ダイ２１０内への１つ又は複数のセンサの導入による影響は最小限である。センサ接点パッド２６２は、いくつかの実施例では、ゲート金属層２１８と同じ金属化層によって（即ち、同じ金属化ステップにおいて）形成されてもよい。

【0059】

図２６は、本開示の一実施例によるトランジスタ半導体ダイ２１０の断面図を示す。図２６に示されたトランジスタ半導体ダイ２１０は、センサ接点パッド２６２が追加の誘電層２５０の表面に示されることを除いて、図１９に示されるものと実質的に類似している。センサ２６４は図２６には示されていないが、センサ２６４は追加の誘電層２５０上のセンサ接点パッド２６２の後ろに位置してもよい。

【0060】

図２７は、本開示の追加の実施例によるトランジスタ半導体ダイ２１０の断面図を示す。図２７に示されるトランジスタ半導体ダイ２１０は、センサ接点パッド２６２がセンサ接点ビア２６６によって、ドリフト層２３６に位置するセンサ２６４に結合されることを除いて、図２６に示されるものと実質的に類似している。センサ２６４は、センサ２６４が任意の型の半導体デバイスであることができるように、ドリフト層２３６に１つ又は複数の注入領域を含んでもよい。センサ２６４は、温度、歪み、電流、電圧、又は任意の他の所望のパラメータを測定するために使用されてもよい。上で論じたように、センサ接点パッド２６２は、センサ２６４及びセンサ接点ビア２６６よりも、実装するために、より大きな面積を全体的に必要とする。センサ接点パッド２６２がソース金属層２２２と少なくとも部分的に重なるように、追加の誘電層２５０上にセンサ接点パッド２６２を設けることにより、デバイス領域２２６の活性エリア上のトランジスタ半導体ダイ２１０にセンサ２６４を設けることの影響を低減する。センサ２６４がドリフト層２３６に示されるが、センサ２６４は、ドリフト層２３６の上方又は下方の任意の場所に位置し、本開示の原理から逸脱することなく、任意数のビア及び介在する金属層を使って結合されてもよい。

【0061】

図２８は、本開示の追加の実施例によるトランジスタ半導体ダイ２１０の断面図を示す。トランジスタ半導体ダイ２１０は、誘電層２４６と追加の誘電層２５０との間に第１の介在層２６８Ａ、及び追加の誘電層２５０とゲート金属層２１８との間に第２の介在層２６８Ｂをさらに含むことを除いて、図１９に示されるものと実質的に類似している。第１の介在層２６８Ａ及び第２の介在層２６８Ｂは、誘電層２４６、追加の誘電層２５０、ゲート金属層２１８、及びソース金属層２２２との間の化学的相互作用を低減できる。これは、追加の誘電層２５０が良好な誘電性のために緻密化アニールを必要とする場合があるので、重要である。第１の介在層２６８Ａ及び第２の介在層２６８Ｂは、Ｓｉ_３Ｎ_４、Ａｌ_２Ｏ_３、ＡｌＮ、ＳｉＯ_２、同じ、又は任意の他の適切な材料の様々な層を含んでもよい。上で論じたように、誘電層２４６及び追加の誘電層２５０は、ＳｉＯ_２、又は任意の他の適切な材料を含んでもよい。図示されるように、第２の介在層２６８Ｂは、１つ又は複数のビア２５２のための開口部が作られた後に設けられてもよい。したがって、第２の介在層２６８Ｂは、第２の介在層２６８Ｂが、１つ又は複数のビア２５２、誘電層２４６、及び追加の誘電層２５０の金属間の化学的相互作用を低減するように、１つ又は複数のビア２５２の縁辺に沿って設けられてもよい。１つ又は複数のビア２５２は、ゲート金属層２１８と同じ又は異なる単一の導電性金属を含んでもよく、又は、１つ又は複数のビア２５２の壁に沿って化学的又は拡散障壁層を形成するために必要に応じて異なる金属のスタックを含んでもよい。

【0062】

図２８は、ゲート金属層２１８の上に不動態化層２１２も示す。不動態化層２１２は、周囲の環境からトランジスタ半導体ダイ２１０を保護できる。不動態化層２１２は、Ｓｉ_２Ｎ_４、Ａｌ_２Ｏ_３、ＳｉＯ_２、同じ、又は任意の他の適切な材料の交互の層を含んでもよい。

【0063】

トランジスタ半導体ダイ２１０は、順方向伝導動作モードで少なくとも０．５Ａを伝導し、阻止動作モードで少なくとも１００Ｖを阻止するように構成されたパワー半導体ダイであってもよい。様々な実施例では、トランジスタ半導体ダイ２１０は、順方向伝導動作モードにおいて、少なくとも１．０Ａ、少なくとも２．０Ａ、少なくとも３．０Ａ、少なくとも４．０Ａ、少なくとも５．０Ａ、少なくとも６．０Ａ、少なくとも７．０Ａ、少なくとも８．０Ａ、少なくとも９．０Ａ、及び少なくとも１０．０Ａを伝導するように構成されてもよい。トランジスタ半導体ダイ２１０は、阻止動作モードにおいて、少なくとも２５０Ｖ、少なくとも５００Ｖ、少なくとも７５０Ｖ、少なくとも１ｋＶ、少なくとも１．５ｋＶ、及び少なくとも２．０ｋＶを阻止するように構成されてもよい。同じパラメータが上で論じた半導体ダイ１０に適用される。

【0064】

前述の態様のいずれか、及び／又は本明細書に説明されるような様々な別個の態様及び特徴が、さらなる利点のために組み合わされてもよいことが企図される。本明細書に開示されるような様々な実施例のいずれも、本明細書に反して示されない限り、１つ又は複数の他の開示された実施例と組み合わされてもよい。

【0065】

当業者であれば、本開示の好ましい実施例に対する改良及び修正を認識する。そのような改良及び修正の全ては、本明細書に開示される概念及びそれに続く特許請求項の範囲内で考慮される。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11A】

【図11B】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20A】

【図20B】

【図20C】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【手続補正書】

【提出日】2023-10-19

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

ワイド・バンドギャップ半導体材料を含むドリフト層、及び
埋込みセンサ素子を備える、半導体デバイス。

【請求項2】

前記埋込みセンサ素子は温度感知素子であり、
前記半導体デバイスは、前記ドリフト層と前記埋込みセンサ素子との間に絶縁層をさらに備える、請求項１に記載の半導体デバイス。

【請求項3】

前記ドリフト層と前記埋込みセンサ素子との間に遮蔽ウェルをさらに備え、前記遮蔽ウェルは、前記ドリフト層のドーピング型とは反対であるドーピング型を有し、
前記遮蔽ウェルは、前記ドリフト層において注入領域である、請求項２に記載の半導体デバイス。

【請求項4】

前記遮蔽ウェルと電気的に接触している第１の接点、及び
前記遮蔽ウェルと電気的に接触している第２の接点をさらに備え、前記埋込みセンサ素子は前記第１の接点と前記第２の接点との間にある、請求項３に記載の半導体デバイス。

【請求項5】

第１の接点ウェルであって、
前記第１の接点ウェルは前記遮蔽ウェルにおいて注入領域であり、
前記第１の接点ウェルは前記遮蔽ウェルと同じドーピング型を有し、前記遮蔽ウェルのドーピング濃度よりも大きいドーピング濃度を有し、
前記第１の接点は、前記第１の接点ウェルを介して前記遮蔽ウェルと電気的に接触している、前記第１の接点ウェル、及び
第２の接点ウェルであって、
前記第２の接点ウェルは前記遮蔽ウェルにおいて注入領域であり、
前記第２の接点ウェルは前記遮蔽ウェルと同じドーピング型を有し、前記遮蔽ウェルのドーピング濃度よりも大きいドーピング濃度を有し、
前記第２の接点は、前記第２の接点ウェルを介して前記遮蔽ウェルと電気的に接触している、前記第２の接点ウェル、をさらに備える、請求項４に記載の半導体デバイス。

【請求項6】

ノイズ低減ウェルをさらに備え、
前記ノイズ低減ウェルは、前記遮蔽ウェルのドーピング型とは反対であるドーピング型を有し、
前記ノイズ低減ウェルは前記ノイズ低減ウェルの少なくとも一部によって前記ドリフト層から離され、
前記第１の接点及び第２の接点は前記ノイズ低減ウェルと電気的に接触している、請求項４に記載の半導体デバイス。

【請求項7】

前記ドリフト層と前記埋込みセンサ素子との間に追加の機能層及び追加の絶縁層をさらに備え、前記絶縁層は前記ドリフト層上にあり、前記追加の機能層は前記絶縁層上にあり、前記追加の絶縁層は前記追加の機能層上にあり、前記埋込みセンサ素子は前記追加の絶縁層上にあり、
前記追加の機能層はポリシリコンを含む、請求項３に記載の半導体デバイス。

【請求項8】

前記追加の絶縁層上に集中抵抗素子をさらに備える、請求項７に記載の半導体デバイス。

【請求項9】

前記半導体デバイスは活性エリアを含み、
前記活性エリアは、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を設けるように構成された１つ又は複数の注入領域を含み、
前記集中抵抗素子は前記ＭＯＳＦＥＴのゲートへ結合される、請求項８に記載の半導体デバイス。

【請求項10】

金属間誘電層、
センサ接点パッドが前記第１の接点及び前記第２の接点のうちの１つと少なくとも部分的に重なるように前記金属間誘電層上にある前記センサ接点パッドであって、前記金属間誘電層の一部によって前記第１の接点及び前記第２の接点から電気的に分離された前記センサ接点パッド、及び
ビアが前記センサ接点パッドを前記埋込みセンサ素子に電気的に結合するように前記金属間誘電層を通る前記ビア、をさらに備える請求項５に記載の半導体デバイス。

【国際調査報告】