特表 2024-510355 データ伝送回路、データ伝送方法及びメモリ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-03-07

(54)【発明の名称】データ伝送回路、データ伝送方法及びメモリ

(51)【国際特許分類】

   G06F 13/36 20060101AFI20240229BHJP

   G06F 13/16 20060101ALI20240229BHJP

   G06F 13/42 20060101ALI20240229BHJP

【ＦＩ】

G06F13/36 530B

G06F13/16 510D

G06F13/42 350C

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2022541012

(86)(22)【出願日】2022-04-20

(85)【翻訳文提出日】2022-06-30

(86)【国際出願番号】 CN2022087833

(87)【国際公開番号】W WO2023159734

(87)【国際公開日】2023-08-31

(31)【優先権主張番号】202210174055.9

(32)【優先日】2022-02-24

(33)【優先権主張国・地域又は機関】CN

(81)【指定国・地域】

(71)【出願人】

【識別番号】522246670

【氏名又は名称】チャンシン メモリー テクノロジーズ インコーポレイテッド

【氏名又は名称原語表記】ＣＨＡＮＧＸＩＮ ＭＥＭＯＲＹ ＴＥＣＨＮＯＬＯＧＩＥＳ，ＩＮＣ．

(74)【代理人】

【識別番号】110002952

【氏名又は名称】弁理士法人鷲田国際特許事務所

(72)【発明者】

【氏名】ジ カンリン

【テーマコード（参考）】

5B160

【Ｆターム（参考）】

5B160MB02

(57)【要約】

本開示はデータ伝送回路、データ伝送方法及びメモリに関し、少なくとも２つのデータ伝送構造及び制御モジュールを含み、各データ伝送構造は記憶伝送端、バス伝送端及びインタラクティブ伝送端を含み、記憶伝送端から入力されたデータは、バス伝送端を介して出力されるか、又はインタラクティブ伝送端を介して出力され、バス伝送端から入力されたデータは、記憶伝送端を介して出力されるか、又はインタラクティブ伝送端を介して出力され、インタラクティブ伝送端から入力されたデータは、バス伝送端を介して出力されるか、又は記憶伝送端を介して出力され、制御モジュールは、メモリが提供する入力制御信号及び調整制御信号を受信し、調整制御信号に基づいて、入力制御信号に遅延出力を行うことにより、入力制御信号に対応する出力制御信号を生成し、入力制御信号及び出力制御信号はデータ伝送構造のデータ伝送経路を指示するために用いられる。
【選択図】図１

【特許請求の範囲】

【請求項1】

メモリに応用されるデータ伝送回路であって、前記メモリはデータバス及び複数の記憶領域を含み、前記データ伝送回路は、少なくとも２つのデータ伝送構造を含み、
各前記データ伝送構造は記憶伝送端、バス伝送端及びインタラクティブ伝送端を含み、ここで、前記記憶伝送端は前記記憶領域に接続されるように配置され、前記バス伝送端は前記データバスに接続されるように配置され、前記インタラクティブ伝送端は他の前記データ伝送構造に接続されるように配置され、
前記記憶伝送端から入力されたデータは、前記バス伝送端を介して出力されるか、又は前記インタラクティブ伝送端を介して出力され、
前記バス伝送端から入力されたデータは、前記記憶伝送端を介して出力されるか、又は前記インタラクティブ伝送端を介して出力され、
前記インタラクティブ伝送端から入力されたデータは、前記バス伝送端を介して出力されるか、又は前記記憶伝送端を介して出力され、ここで、前記インタラクティブ伝送端から入力されたデータは、他の前記データ伝送構造における前記バス伝送端又は前記記憶伝送端から入力されたデータであり、
制御モジュールは前記データ伝送構造に接続して、前記メモリが提供する入力制御信号及び調整制御信号を受信し、前記制御モジュールは、前記調整制御信号に基づいて、前記入力制御信号に遅延出力を行うことにより、前記入力制御信号に対応する出力制御信号を生成するように配置され、前記入力制御信号及び前記出力制御信号は前記データ伝送構造のデータ伝送経路を指示するために用いられる、データ伝送回路。

【請求項2】

前記入力制御信号と前記出力制御信号との間の信号遅延は前記調整制御信号により制御される、請求項１に記載のデータ伝送回路。

【請求項3】

前記データ伝送構造は、
少なくとも１つの入力データ及び前記入力制御信号を受信し、前記入力制御信号に基づいて、前記入力制御信号に対応する前記入力データを出力するように配置される入力ユニットと、
前記入力ユニットから出力された前記入力データ及び少なくとも１つの前記出力制御信号を受信し、前記出力制御信号で表す有効なポートに基づいて前記入力データを出力するように配置される出力ユニットと、
前記出力ユニットに接続され、前記出力ユニットから出力された前記入力データをラッチするように配置されるラッチユニットと、を含む、請求項１に記載のデータ伝送回路。

【請求項4】

前記入力ユニットは、
複数の入力コントローラを含み、各前記入力コントローラが前記記憶伝送端、前記バス伝送端又は前記インタラクティブ伝送端に対応し、
各前記入力コントローラが対応する前記記憶伝送端、前記バス伝送端又は前記インタラクティブ伝送端の前記入力データ及び前記入力制御信号を受信するように配置され、
前記入力コントローラが、前記入力制御信号に基づいて対応するポートを導通し、これにより対応するポートの前記入力データを出力するように配置される、請求項３に記載のデータ伝送回路。

【請求項5】

前記出力ユニットは、
複数の出力コントローラを含み、各前記出力コントローラが前記記憶伝送端、前記バス伝送端又は前記インタラクティブ伝送端に対応し、
各前記出力コントローラが、前記記憶伝送端、前記バス伝送端又は前記インタラクティブ伝送端に対応する前記入力ユニットによって出力された前記入力データ及び前記出力制御信号を受信するように配置され、
前記出力コントローラが、前記出力制御信号に基づいて対応するポートを導通し、これにより対応するポートから前記入力データを出力するように配置される、請求項３に記載のデータ伝送回路。

【請求項6】

前記ラッチユニットは、端から端まで接続された第１のインバータ及び第２のインバータを含み、かつ前記第１のインバータの入力端及び前記第２のインバータの出力端が前記出力ユニットの出力端と並列接続される、請求項３に記載のデータ伝送回路。

【請求項7】

前記データ伝送構造は、
少なくとも１つの前記入力制御信号を受信し、前記入力制御信号に対応するストロボパルスを生成するように配置される入力選択ユニットであって、前記ストロボパルスが前記入力制御信号で表す有効なポートに対応し、かつ前記ストロボパルスと前記入力制御信号との間に選択遅延を有する入力選択ユニットと、
クロック端が前記入力選択ユニットに接続され、入力端が前記入力ユニットに接続され、出力端が前記出力ユニットに接続され、前記ストロボパルスに基づいて、前記入力端が受信した前記入力データを前記出力端に伝送するように配置されるトリガユニットと、をさらに含む、請求項３に記載のデータ伝送回路。

【請求項8】

入力選択ユニットは、
少なくとも１つの前記入力制御信号を受信し、前記入力制御信号を受信すると、指示信号を生成するように配置されるトリガサブユニットと、
前記トリガサブユニットに接続され、前記指示信号に遅延を行うように配置される遅延サブユニットと、
前記遅延サブユニットに接続され、遅延された後の前記指示信号を前記ストロボパルスに変換するように配置される変換サブユニットと、を含む、請求項７に記載のデータ伝送回路。

【請求項9】

前記トリガユニットは、Ｄトリガで構成される、請求項７に記載のデータ伝送回路。

【請求項10】

前記データ伝送構造は反転ユニットをさらに含み、前記反転ユニットは、前記トリガユニットと前記入力ユニットとの間に設けられ、反転制御信号に基づいて、前記入力データを出力し、又は前記入力データを反転して出力するように配置される、請求項７に記載のデータ伝送回路。

【請求項11】

前記反転ユニットは、
前記反転制御信号を受信して、前記反転制御信号に基づいて、第１の制御信号及び第２の制御信号を生成するように配置される反転制御サブユニットと、
並列接続された後、入力端が前記入力データを受信するように配置され、出力端が前記トリガユニットに接続される、第１の選択サブユニット及び第２の選択サブユニットと、を含み、
前記第１の選択サブユニットは、前記第１の制御信号に基づいてオンにされ、前記入力データを反転して出力するように配置され、
前記第２の選択サブユニットは、前記第２の制御信号に基づいてオンにされ、前記入力データを出力するように配置される、請求項１０に記載のデータ伝送回路。

【請求項12】

前記記憶伝送端は、第１の伝送端、第２の伝送端、第３の伝送端及び第４の伝送端を含み、前記バス伝送端は、第５の伝送端及び第６の伝送端を含み、前記インタラクティブ伝送端は、第７の伝送端及び第８の伝送端を含み、
前記第１の伝送端、前記第２の伝送端と前記第３の伝送端、前記第４の伝送端は前記メモリの異なる前記記憶領域に接続され、かつ前記第１の伝送端と前記第３の伝送端は下位データを伝送するように配置され、前記第２の伝送端と前記第４の伝送端は上位データを伝送するように配置され、前記第５の伝送端と前記第６の伝送端は所属する前記データ伝送構造と前記データバスとの間のデータインタラクティブ伝送を行うように配置され、前記第７の伝送端と前記第８の伝送端は２つの前記データ伝送構造の間のデータインタラクティブ伝送を行うように配置される、請求項１に記載のデータ伝送回路。

【請求項13】

前記第５の伝送端は所属する前記データ伝送構造と前記データバスとの間のデータインタラクティブ伝送を行うように配置され、
前記第６の伝送端は所属する前記データ伝送構造の前記データバスへの単方向データ伝送を行うように配置される、請求項１２に記載のデータ伝送回路。

【請求項14】

請求項１～１３のいずれか一項に記載のデータ伝送回路に応用されるデータ伝送方法であって、
入力制御信号及び調整制御信号を受信することと、
前記入力制御信号及び前記調整制御信号に基づいて、前記入力制御信号に対応する出力制御信号を生成し、前記入力制御信号と前記出力制御信号との間の信号遅延が前記調整制御信号により制御されることと、
前記入力制御信号及び前記出力制御信号に基づいて、データ伝送経路を取得することと、
前記データ伝送経路に基づいてデータ伝送を行うことと、を含む、データ伝送方法。

【請求項15】

請求項１～１３のいずれか一項に記載のデータ伝送回路を採用してデータ伝送を行う、メモリ。

【発明の詳細な説明】

【技術分野】

【0001】

本開示はデータ伝送回路、データ伝送方法及びメモリに関するが、これらに限定されない。

【背景技術】

【0002】

ダイナミックランダムアクセスメモリ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ，ＤＲＡＭ）はデータ不揮発性、省電力、体積が小さく、及び機械的構造がないなどの特性を有し、移動機器の記憶機器として好適である。

【0003】

技術の進歩に伴い、消費者の移動機器に対する性能要求がますます高くなり、記憶機器の伝送速度は記憶機器が優れているかどうかを評価するキーパラメータとなる。

【発明の概要】

【0004】

関連技術に存在する問題を克服するために、本開示はデータ伝送回路、データ伝送方法及びメモリを提供することにより、メモリのデータ読み書きの伝送効率を向上させる。

【0005】

本開示の実施例はデータ伝送回路を提供し、メモリに応用され、メモリはデータバス及び複数の記憶領域を含み、前記データ伝送回路は少なくとも２つのデータ伝送構造を含み、各データ伝送構造は記憶伝送端、バス伝送端及びインタラクティブ伝送端を含み、ここで、記憶伝送端は記憶領域に接続するために用いられ、バス伝送端はデータバスに接続するために用いられ、インタラクティブ伝送端は他のデータ伝送構造に接続するために用いられ、記憶伝送端から入力されたデータは、バス伝送端を介して出力されるか、又はインタラクティブ伝送端を介して出力され、バス伝送端から入力されたデータは、記憶伝送端を介して出力されるか、又はインタラクティブ伝送端を介して出力され、インタラクティブ伝送端から入力されたデータは、バス伝送端を介して出力されるか、又は記憶伝送端を介して出力され、ここで、インタラクティブ伝送端から入力されるデータは他のデータ伝送構造におけるバス伝送端又は記憶伝送端から入力されたデータであり、制御モジュールはデータ伝送構造に接続されて、メモリが提供する入力制御信号及び調整制御信号を受信し、前記制御モジュールは、調整制御信号に基づいて、入力制御信号に遅延出力を行うことにより、入力制御信号に対応する出力制御信号を生成するように配置され、入力制御信号及び出力制御信号はデータ伝送構造のデータ伝送経路を指示するために用いられる。

【0006】

制御モジュールにより２つのデータ伝送構造のデータ伝送経路を制御することにより、異なるデータ伝送構造が交互にデータを伝送し、同じデータ伝送構造に対応し、異なる記憶領域のデータ伝送を実現することができ、多経路データの交互伝送により、データ伝送がよりコンパクトになり、それによりメモリのデータ伝送効率を向上させる。

【0007】

１つの例示的な実施例において、入力制御信号と出力制御信号との間の信号遅延は調整制御信号により制御され、出力側を予め設定されたタイミングに対して早く又は遅くオンにすることを回避し、データ伝送構造が対応する入力データを正確に出力することを確保することに有利である。

【0008】

１つの例示的な実施例において、データ伝送構造は、少なくとも１つの入力データ及び入力制御信号を受信し、入力制御信号に基づいて、入力制御信号に対応する入力データを出力するように配置される入力ユニットと、入力ユニットから出力された入力データ及び少なくとも１つの出力制御信号を受信し、出力制御信号で表す有効なポートに基づいて入力データを出力するように配置される出力ユニットと、出力ユニットに接続され、出力ユニットから出力された入力データをラッチするように配置されるラッチユニット、とを含む。

【0009】

１つの例示的な実施例において、入力ユニットは、複数の入力コントローラを含み、各入力コントローラが記憶伝送端、バス伝送端又はインタラクティブ伝送端に対応し、各入力コントローラは記憶伝送端、バス伝送端又はインタラクティブ伝送端に対応する入力データ及び入力制御信号を受信するように配置され、入力コントローラは、入力制御信号に基づいて対応するポートを導通し、これにより対応するポートの入力データを出力するように配置される。

【0010】

１つの例示的な実施例において、出力ユニットは、複数の出力コントローラを含み、各出力コントローラが記憶伝送端、バス伝送端又はインタラクティブ伝送端に対応し、各出力コントローラは記憶伝送端、バス伝送端又はインタラクティブ伝送端に対応する入力ユニットから出力された入力データ及び出力制御信号を受信するように配置され、出力コントローラは、出力制御信号に基づいて対応するポートを導通し、これにより対応するポートから入力データを出力するように配置される。

【0011】

１つの例示的な実施例において、ラッチユニットは、端から端まで接続された第１のインバータ及び第２のインバータを含み、かつ第１のインバータの入力端及び第２のインバータの出力端が出力ユニットの出力端と並列接続される。

【0012】

１つの例示的な実施例において、データ伝送構造は、少なくとも１つの入力制御信号を受信し、入力制御信号に対応するストロボパルスを生成し、ストロボパルスが入力制御信号で表す有効なポートに対応し、かつストロボパルスと入力制御信号との間に選択遅延を有するように配置される入力選択ユニットと、クロック端が入力選択ユニットに接続され、入力端が入力ユニットに接続され、出力端が出力ユニットに接続され、ストロボパルスに基づいて、入力端が受信した入力データを出力端に伝送するように配置されるトリガユニットと、を含む。データの入力を遅延することにより、データが多経路伝送過程での正確性をさらに保証する。

【0013】

１つの例示的な実施例において、入力選択ユニットは、少なくとも１つの入力制御信号を受信し、入力制御信号を受信すると、指示信号を生成するように配置されるトリガサブユニットと、トリガサブユニットに接続され、指示信号に遅延を行うように配置される遅延サブユニットと、遅延サブユニットに接続され、遅延された指示信号をストロボパルスに変換するように配置される変換サブユニットと、を含む。

【0014】

１つの例示的な実施例において、トリガユニットはＤトリガで構成される。

【0015】

１つの例示的な実施例において、データ伝送構造は、トリガユニットと入力ユニットとの間に設けられた反転ユニットをさらに含み、反転ユニットは、反転制御信号に基づいて、入力データを出力し、又は入力データを反転して出力するように配置され、反転ユニットを介してデータを直接に出力するか又は反転した後に出力することにより、データ伝送構造のデータエネルギー消費を低減する。

【0016】

１つの例示的な実施例において、反転ユニットは、反転制御信号を受信して、反転制御信号に基づいて第１の制御信号及び第２の制御信号を生成するように配置される反転制御サブユニットと、並列に接続された後入力端が入力データを受信するように配置され、出力端がトリガユニットに接続される第１の選択サブユニット及び第２の選択サブユニットとを含み、第１の選択サブユニットは、第１の制御信号に基づいてオンにされ、入力データを反転して出力するように配置され、第２の選択サブユニットは、第２の制御信号に基づいてオンにされ、入力データを出力するように配置される。

【0017】

１つの例示的な実施例において、記憶伝送端は、第１の伝送端、第２の伝送端、第３の伝送端及び第４の伝送端を含み、バス伝送端は、第５の伝送端及び第６の伝送端を含み、インタラクティブ伝送端は、第７の伝送端及び第８の伝送端を含み、第１の伝送端、第２の伝送端と第３の伝送端、第４の伝送端はメモリの異なる記憶領域に接続され、かつ第１の伝送端と第３の伝送端は下位データを伝送するように配置され、第２の伝送端と第４の伝送端は上位データを伝送するように配置される。第５の伝送端と第６の伝送端は、所属するデータ伝送構造とデータバスとの間のデータインタラクティブ伝送を行うように配置される。第７の伝送端と第８の伝送端は２つのデータ伝送構造の間のデータインタラクティブ伝送を行うように配置される。

【0018】

１つの例示的な実施例において、第５の伝送端は所属するデータ伝送構造とデータバスとの間のデータインタラクティブ伝送を行うように配置され、第６の伝送端は所属するデータ伝送構造のデータバスへの単方向データ伝送を行うように配置される。第５の伝送端及び第６の伝送端に対する特別な設定により、データがデータバスを介してデータ伝送構造に入力されるとき、第５の伝送端のみを介してデータ入力を行うことができ、第５の伝送端にＥＣＣモジュールを設けることによりデータのオンチップＥＣＣに対する検出を完了することができ、上記データ伝送回路を使用してデータ伝送を行う場合、ＥＣＣ検出に必要な回路レイアウト設置を追加することがない。

【0019】

本開示の実施例はデータ伝送方法を提供し、上記実施例が提供するデータ伝送回路に応用され、前記データ伝送方法は、入力制御信号及び調整制御信号を受信することと、入力制御信号及び調整制御信号に基づいて入力制御信号に対応する出力制御信号を生成することであって、入力制御信号と出力制御信号との間の信号遅延は調整制御信号により制御されることと、入力制御信号及び出力制御信号に基づいて、データ伝送経路を取得することと、データ伝送経路に基づいてデータ伝送を行うこととを含み、これによりメモリのデータ読み書きの伝送効率を向上させる。

【0020】

本開示の実施例はメモリを提供し、上記実施例に係るデータ伝送回路を採用してデータ伝送を行うことにより、メモリのデータ読み書きの伝送効率を向上させる。

【図面の簡単な説明】

【0021】

本開示の一部を構成する図面は本開示のさらなる理解を提供するために用いられ、本開示の模式的な実施例及びその説明は本開示を説明するために用いられ、本開示を不当に限定するものではない。図面において、

【図1】本開示の１つの実施例に係るデータ伝送回路の模式的な構成図である。

【図2】本開示の１つの実施例に係る制御モジュールの具体的な模式的な構成図である。

【図3】本開示の１つの実施例に係るデータ伝送構造の具体的な接続方式の模式図である。

【図4】本開示の１つの実施例に係るデータを読み出すときのデータ伝送構造の具体的な模式的な構成図である。

【図5】本開示の１つの実施例に係るデータを書き込むときのデータ伝送構造の具体的な模式的な構成図である。

【図6】本開示の他の実施例に係るデータ伝送方法のフロー模式図である。

【発明を実施するための形態】

【0022】

本開示の実施例の目的、技術案及び利点をより明確にするために、以下は本開示の実施例における図面を参照して、本開示の実施例における技術案を明確で、完全に説明し、明らかに、説明された実施例は本開示の一部の実施例であり、全ての実施例ではない。本開示における実施例に基づいて、当業者が創造的労働をしない前提で獲得した全ての他の実施例は、いずれも本開示が保護する範囲に属する。説明すべきものとして、衝突しない場合、本開示における実施例及び実施例における特徴は互いに任意に組み合わられせることができる。

【0023】

図１は本実施例に係るデータ伝送回路の模式的な構成図であり、図２は本実施例に係る制御モジュールの具体的な模式的な構成図であり、図３は本実施例に係るデータ伝送構造の具体的な接続方式の模式図であり、図４は本実施例に係るデータを読み出すときのデータ伝送構造の具体的な模式的な構成図であり、図５は本実施例に係るデータを書き込むときのデータ伝送構造の具体的な模式的な構成図であり、以下に図面を参照して本実施例に係るデータ伝送回路をさらに詳細に説明し、具体的には以下のとおりである。

【0024】

図１を参照し、データ伝送回路がメモリに応用され、メモリはデータバス１０３及び複数の記憶領域１０２を含み、少なくとも２つのデータ伝送構造１０１を含む。

【0025】

各データ伝送構造は記憶伝送端１１１、バス伝送端１１２及びインタラクティブ伝送端１１３を含み、ここで、記憶伝送端１１１は記憶領域１０２に接続されるように配置され、バス伝送端１１２はデータバス１０３に接続されるように配置され、インタラクティブ伝送端１１３は他のデータ伝送構造のインタラクティブ伝送端１１３に接続されるように配置される。

【0026】

ここで、記憶伝送端１１１から入力されたデータは、バス伝送端１１２又はインタラクティブ伝送端１１３を介して出力され、バス伝送端１１２から入力されたデータは、記憶伝送端１１１又はインタラクティブ伝送端１１３を介して出力され、インタラクティブ伝送端１１３から入力されたデータは、バス伝送端１１２又は記憶伝送端１１１を介して出力され、インタラクティブ伝送端１１３から入力されたデータは他のデータ伝送構造１０１におけるバス伝送端１１２又は記憶伝送端１１１を介して入力されたデータである。

【0027】

制御モジュール１０４は、データ伝送構造１０１に接続されて、所属するメモリから提供された入力制御信号及び調整制御信号を受信する。

【0028】

図１を参照して、図２も参照し、制御モジュール１０４は、調整制御信号に基づいて、入力制御信号に遅延出力を行うことにより、入力制御信号に対応する出力制御信号を生成するように配置され、入力制御信号及び出力制御信号はデータ伝送構造１０１のデータ伝送経路を指示するために用いられる。

【0029】

ここで、調整制御信号はデータ伝送回路の属するメモリに基づいて生成され、対応する入力制御信号と出力制御信号との間の遅延を制御するために用いられる。

【0030】

制御モジュール１０４により２つのデータ伝送構造１０１のデータ伝送経路を制御することにより、異なるデータ伝送構造が交互にデータを伝送し、同じデータ伝送構造１０１に対応し、異なる記憶領域１０２のデータ伝送を実現することができ、多経路データの交互伝送により、データ伝送がよりコンパクトになり、それによりメモリのデータ伝送効率を向上させる。

【0031】

説明すべきものとして、他の実施例において、データ伝送構造の数は２より大きい任意の偶数であってもよく、２つずつのデータ伝送構造の間は上記データ伝送回路を構成し、それによりメモリのデータ伝送効率のさらなる向上を実現する。

【0032】

具体的には、入力制御信号と出力制御信号との間の信号遅延は調整制御信号により制御され、出力側を予め設定されたタイミングに対して早く又は遅くオンにすることを回避し、データ伝送構造が対応する入力データを正確に出力することを確保することに有利である。いくつかの実施例において、図１及び図３を参照し、記憶伝送端１１１は、第１の伝送端Ａ、第２の伝送端Ｂ、第３の伝送端Ｃ及び第４の伝送端Ｄを含む。バス伝送端１１２は、第５の伝送端Ｅ及び第６の伝送端Ｆを含む。インタラクティブ伝送端１１３は、第７の伝送端Ｇ及び第８の伝送端Ｈを含む。

【0033】

第１の伝送端Ａ、第２の伝送端Ｂと第３の伝送端Ｃ、第４の伝送端Ｄは所属するメモリの異なる記憶領域１０２に接続され、かつ第１の伝送端Ａと第３の伝送端Ｃは下位データを伝送するように配置され、第２の伝送端Ｂと第４の伝送端Ｄは上位データを伝送するように配置される。第５の伝送端Ｅと第６の伝送端Ｆは所属するデータ伝送構造１０１とデータバス１０３との間のデータインタラクティブ伝送を行うように配置される。第７の伝送端Ｇと第８の伝送端Ｈは２つのデータ伝送構造１０１の間のデータインタラクティブ伝送を行うように配置される。

【0034】

説明すべきものとして、第１の伝送端Ａと第２の伝送端Ｂに対して、同じデータの上位データと下位データを伝送するように配置されてもよく、例えば１６ビットデータの伝送に対して、第１の伝送端Ａは下位８ビットのデータを伝送するように配置され、第２の伝送端Ｂは上位８ビットのデータを伝送するように配置される。第１の伝送端Ａと第２の伝送端Ｂは異なるデータを伝送するように構成されてもよく、例えば８ビットデータの伝送に対して、第１の伝送端Ａと第２の伝送端Ｂは異なるデータを伝送するように配置される。

【0035】

さらに、いくつかの実施例において、第５の伝送端Ｅは所属するデータ伝送構造１０１とデータバス１０３との間のデータインタラクティブ伝送を行うように配置され、第６の伝送端Ｆは所属するデータ伝送構造１０１のデータバス１０３への単方向データ伝送を行うように配置される。第５の伝送端Ｅ及び第６の伝送端Ｆへの特別な設定により、データがデータバス１０３を介してデータ伝送構造１０１に入力されるとき、第５の伝送端Ｅのみを介してデータ入力を行うことができ、第５の伝送端ＥにＥＣＣモジュールを設けることによりデータのオンチップＥＣＣ（ｏｎ ｄｉｅ ＥＣＣ）に対する検出を完了することができ、上記データ伝送回路を使用してデータ伝送を行う場合、ＥＣＣ検出に必要な回路レイアウト設置を追加することがない。

【0036】

いくつかの実施例において、図２を参照して図３を参照し、入力制御信号は、Ｓｅｌ Ａ、Ｓｅｌ Ｂ、Ｓｅｌ Ｃ、Ｓｅｌ Ｄ、Ｓｅｌ Ｅ、Ｓｅｌ Ｆ、Ｓｅｌ Ｇ及びＳｅｌ Ｈを含む。出力制御信号は、Ｄｒｖ Ａ、Ｄｒｖ Ｂ、Ｄｒｖ Ｃ、Ｄｒｖ Ｄ、Ｄｒｖ Ｅ、Ｄｒｖ Ｆ、Ｄｒｖ Ｇ及びＤｒｖ Ｈを含む。

【0037】

ここで、第１の伝送端Ａに対応する入力制御信号はＳｅｌ Ａであり、出力制御信号はＤｒｖ Ａである。第２の伝送端Ｂに対応する入力制御信号はＳｅｌ Ｂであり、出力制御信号はＤｒｖ Ｂである。第３の伝送端Ｃに対応する入力制御信号はＳｅｌ Ｃであり、出力制御信号はＤｒｖ Ｃである。第４の伝送端Ｄに対応する入力制御信号はＳｅｌ Ｄであり、出力制御信号はＤｒｖ Ｄである。第５の伝送端Ｅに対応する入力制御信号はＳｅｌ Ｅであり、出力制御信号はＤｒｖ Ｅである。第６の伝送端Ｆに対応する入力制御信号はＳｅｌ Ｆであり、出力制御信号はＤｒｖ Ｆである。第７の伝送端Ｇに対応する入力制御信号はＳｅｌ Ｇであり、出力制御信号はＤｒｖ Ｇである。第８の伝送端Ｈに対応する入力制御信号はＳｅｌ Ｈであり、出力制御信号はＤｒｖ Ｈである。

【0038】

図１及び図３を参照し、記憶伝送端１１１から入力されたデータは、バス伝送端１１２を介して出力されるか又はインタラクティブ伝送端１１３を介して出力され、すなわち第１の伝送端Ａ、第２の伝送端Ｂ、第３の伝送端Ｃ及び第４の伝送端Ｄから読み出されたデータは、第５の伝送端Ｅ及び第６の伝送端Ｆを介して読み出されるか又は第７の伝送端Ｇ及び第８の伝送端Ｈを介して読み出される。

【0039】

バス伝送端１１２から入力されたデータは、記憶伝送端１１１を介して出力されるか又はインタラクティブ伝送端１１３を介して出力され、すなわち第５の伝送端Ｅから書き込まれるデータは、第１の伝送端Ａ、第２の伝送端Ｂ、第３の伝送端Ｃ及び第４の伝送端Ｄを介して書き込まれるか又は第７の伝送端Ｇ及び第８の伝送端Ｈを介して書き込まれる。

【0040】

インタラクティブ伝送端１１３から入力されたデータは、バス伝送端１１２を介して出力されるか又は記憶伝送端１１１を介して出力され、すなわち第７の伝送端Ｇ及び第８の伝送端Ｈから入力されたデータは、第１の伝送端Ａ、第２の伝送端Ｂ、第３の伝送端Ｃ及び第４の伝送端Ｄを介して書き込まれるか又は第５の伝送端Ｅ及び第６の伝送端Ｆを介して読み出される。

【0041】

図４及び図５を参考し、データ伝送構造１０１は、少なくとも１つの入力データ及び入力制御信号を受信し、入力制御信号に基づいて、入力制御信号に対応する入力データを出力するように配置される入力ユニット２０１と、
入力ユニット２０１から出力された入力データ及び少なくとも１つの出力制御信号を受信し、出力制御信号で表す有効なポートに基づいて入力データを出力するように配置される出力ユニット２０３と、
出力ユニット２０３に接続され、出力ユニット２０３から出力された入力データをラッチするように配置されるラッチユニット２０４と、を含む。

【0042】

入力ユニット２０１は、複数の入力コントローラ２１１を含み、各入力コントローラ２１１が記憶伝送端１１１、バス伝送端１１２又はインタラクティブ伝送端１１３に対応し、各入力コントローラ２１１が対応する記憶伝送端１１１、バス伝送端１１２又はインタラクティブ伝送端１１３の入力データ及び入力制御信号を受信するように配置され、入力コントローラ２１１が、入力制御信号に基づいて対応するポートを導通し、これにより対応するポートの入力データを出力するように配置される。

【0043】

具体的には、データの読み出しに対して、図４を参照し、データの読み出しにおいて、第１の伝送端Ａ、第２の伝送端Ｂ、第３の伝送端Ｃ又は第４の伝送端Ｄを介して当該データ伝送構造１０１に接続された記憶領域のデータを読み出し、第７の伝送端Ｇ及び第８の伝送端Ｈを介して他のデータ伝送構造１０１に接続された記憶領域のデータを読み出してもよい。

【0044】

ここで、第１の伝送端Ａの入力データＤａｔａ Ａは１つの入力コントローラ２１１に接続され、当該入力コントローラは入力制御信号Ｓｅｌ Ａにより制御され、入力制御信号Ｓｅｌ Ａを受信すると、第１の伝送端Ａの入力データＤａｔａ Ａを出力する。第２の伝送端Ｂの入力データＤａｔａ Ｂは１つの入力コントローラ２１１に接続され、当該入力コントローラは入力制御信号Ｓｅｌ Ｂにより制御され、入力制御信号Ｓｅｌ Ｂを受信すると、第２の伝送端Ｂの入力データＤａｔａ Ｂを出力する。第３の伝送端Ｃの入力データＤａｔａ Ｃは１つの入力コントローラ２１１に接続され、当該入力コントローラは入力制御信号Ｓｅｌ Ｃにより制御され、入力制御信号Ｓｅｌ Ｃを受信すると、第３の伝送端Ｃの入力データＤａｔａ Ｃを出力する。第４の伝送端Ｄの入力データＤａｔａ Ｄは１つの入力コントローラ２１１に接続され、当該入力コントローラは入力制御信号Ｓｅｌ Ｄにより制御され、入力制御信号Ｓｅｌ Ｄを受信すると、第４の伝送端Ｄの入力データＤａｔａ Ｄを出力する。第７の伝送端Ｇの入力データＤａｔａ Ｇは１つの入力コントローラ２１１に接続され、当該入力コントローラは入力制御信号Ｓｅｌ Ｇにより制御され、入力制御信号Ｓｅｌ Ｇを受信すると、第７の伝送端Ｇの入力データＤａｔａ Ｇを出力する。第８の伝送端Ｈの入力データＤａｔａ Ｈは１つの入力コントローラ２１１に接続され、当該入力コントローラは入力制御信号Ｓｅｌ Ｈにより制御され、入力制御信号Ｓｅｌ Ｈを受信すると、第８の伝送端Ｈの入力データＤａｔａ Ｈを出力する。

【0045】

具体的には、データの書き込みに対して、図５を参照し、書き込みデータは第５の伝送端Ｅを介して当該データ伝送構造１０１に書き込まれ、第７の伝送端Ｇ及び第８の伝送端Ｈを介して他のデータ伝送構造１０１により受信された書き込みデータを書き込んでもよい。

【0046】

ここで、第５の伝送端Ｅの入力データＤａｔａ Ｅは１つの入力コントローラ２１１に接続され、当該入力コントローラは入力制御信号Ｓｅｌ Ｅにより制御され、入力制御信号Ｓｅｌ Ｅを受信すると、第５の伝送端Ｅの入力データＤａｔａ Ｅを出力する。第７の伝送端Ｇの入力データＤａｔａ Ｇは１つの入力コントローラ２１１に接続され、当該入力コントローラは入力制御信号Ｓｅｌ Ｇにより制御され、入力制御信号Ｓｅｌ Ｇを受信すると、第７の伝送端Ｇの入力データＤａｔａ Ｇを出力する。第８の伝送端Ｈの入力データＤａｔａ Ｈは１つの入力コントローラ２１１に接続され、当該入力コントローラは入力制御信号Ｓｅｌ Ｈにより制御され、入力制御信号Ｓｅｌ Ｈを受信すると、第８の伝送端Ｈの入力データＤａｔａ Ｈを出力する。

【0047】

いくつかの実施例において、さらにマスクユニット２０２をさらに含み、前記マスクユニット２０２は第５の伝送端Ｅの入力データＤａｔａ Ｅに基づいてマスクデータＤＭを生成するために用いられ、マスクデータＤＭは第５の伝送端Ｅに対応する入力コントローラ２１１を介してデータ入力を行うことにより、データバス１０３上のデータに対する選択入力を実現する。

【0048】

具体的には、メモリはデータマスク機能及びデータ反転機能を含み、データマスクが有効である場合、対応する８ビットのデータが書き込まれず、書き込まれた８ビットのデータにおいて１は多数を占める場合、伝送チャネルが１よりも０の方を伝送することが省電力である場合、書き込まれた８ビットのデータを反転する。同時にデータマスク（ｄａｔａ ｍａｓｋ，ＤＭ）とデータ反転（ｄａｔａｂｕｓ ｉｎｖｅｒｓｉｏｎ，ＤＢＩ）機能をオンにする場合、データマスク信号とデータ反転信号はいずれも同じデータポートを利用する必要があるため、データマスク信号とデータ反転信号のうちの１つを選択して入力することしかできず、本開示は入力データ反転信号を選択し、つまり、データ書き込みを行うとき、入力データはデータ反転信号と共にデータ伝送構造に伝送され、データ反転信号が有効であるとき、同期入力を表す入力データＤａｔａ Ｅは反転する必要があり、入力データＤａｔａ Ｅを書き込まなければ反転する必要がなく、したがって、データ反転信号が有効であることはさらに入力データＤａｔａ Ｅを書き込む必要があることを表す。データ反転信号が無効であるとき、入力データが正常に入力されば、入力データにおける０は多数を占めるべきであり、すなわち、データ反転信号が無効であるとき、入力データにおける０が半数又は半数以上を占めるか否かを検出する必要があり、半数又は半数以上を占めると、データ反転をしなくて正常に入力され、０が少数を占めて１が多数を占めると、この時に入力データで表すのはデータマスク信号が有効であり、対応する８ビットの入力データを遮断し、メモリアレイに記憶しないことを説明する。

【0049】

すなわち、データ反転信号が有効である場合、第５の伝送端Ｅは書き込み対象としての８ビットの生データを受信し、反転ユニット２０７は反転制御信号ＤＢＩを受信し、このときの反転制御信号ＤＢＩはデータ反転信号が有効であることを表し、例えば反転制御信号ＤＢＩが１であり、かつ入力ユニット２０１が入力したデータを反転して出力ユニット２０３に出力する。データ反転信号が無効である場合、Ｄａｔａ Ｅの内容に基づいて第５の伝送端Ｅが書き込み対象としての８ビットの生データ又はマスクデータＤＭを受信することを確定し、具体的には、データ反転信号が無効である場合、マスクユニット２０２を介して入出力Ｄａｔａ Ｅをコンパイルし、データマスク信号が有効であるか否かを判断し（有効が１であり、無効が０であると仮定する）、データマスクＤＭが有効であることを表すと、８ビットの生データを書き込む必要がないと説明し、このときに第５の伝送端ＥはマスクデータＤＭを受信し、データマスクＤＭが無効であることを表すと、８ビットの生データを書き込む必要があることを表し、このときに第５の伝送端Ｅは入力データＤａｔａ Ｅを受信する。

【0050】

説明すべきこととして、任意のデータ伝送構造は対応する第５の伝送端Ｅが入力するデータのみを反転させ、つまりデータ書き込みを行う場合、反転制御サブユニット２２１が受信した反転制御信号ＤＢＩは、入力データＤａｔａ Ｅに対応する反転制御信号のみであり、入力データＤａｔａ Ｇ及びＤａｔａ Ｈに対応する反転制御信号ではない。これは第７の入力端Ｓｅｌ Ｇ及び第８の入力端Ｓｅｌ Ｈから入力されたデータ、つまりデータバス１０３から他のデータ伝送構造を介して入力されたデータに対して、このときに入力データが他のデータ伝送構造の反転ユニット２０７において上記データ反転過程を完了したためである。

【0051】

出力ユニット２０３は、複数の出力コントローラ２１２を含み、各出力コントローラ２１２が記憶伝送端１１１、バス伝送端１１２又はインタラクティブ伝送端１１３に対応し、各出力コントローラ２１２が対応する記憶伝送端１１１、バス伝送端１１２又はインタラクティブ伝送端１１３の入力データ及び出力制御信号を受信するように配置され、出力コントローラ２１２が、出力制御信号に基づいて導通され、これにより入力データを出力するように配置される。

【0052】

具体的には、データの読み出しに対して、図４を参照し、読み出しデータは第５の伝送端Ｅ又は第６の伝送端Ｆを介してデータバス１０３に読み出され、第７の伝送端Ｇ及び第８の伝送端Ｈにより他のデータ伝送構造１０１に読み出され、最終的に他のデータ伝送構造１０１に対応する第５の伝送端Ｅ又は第６の伝送端Ｆを介して対応する他のデータバス１０３に読み出されてもよい。

【0053】

ここで、第５の伝送端Ｅに接続された出力コントローラ２１２は出力制御信号Ｄｒｖ Ｅにより制御され、出力制御信号Ｄｒｖ Ｅを受信すると、データを第５の伝送端Ｅを介して出力する。第７の伝送端Ｇに接続された出力コントローラ２１２は出力制御信号Ｄｒｖ Ｇにより制御され、出力制御信号Ｄｒｖ Ｇを受信すると、データを第７の伝送端Ｇを介して出力する。第８の伝送端Ｈに接続された出力コントローラ２１２は出力制御信号Ｄｒｖ Ｈにより制御され、出力制御信号Ｄｒｖ Ｈを受信すると、データを第８の伝送端Ｈを介して出力する。

【0054】

具体的には、データの書き込みに対して、図５を参照し、書き込みデータは第１の伝送端Ａ、第２の伝送端Ｂ、第３の伝送端Ｃ又は第４の伝送端Ｄを介して当該データ伝送構造１０１に接続された記憶領域に書き込まれ、第７の伝送端Ｇ及び第８の伝送端Ｈを介して他のデータ伝送構造１０１に接続された記憶領域に書き込まれてもよい。

【0055】

ここで、第１の伝送端Ａに接続された出力コントローラ２１２は出力制御信号Ｄｒｖ Ａにより制御され、出力制御信号Ｄｒｖ Ａを受信すると、データを第１の伝送端Ａにより出力する。第２の伝送端Ｂに接続された出力コントローラ２１２は出力制御信号Ｄｒｖ Ｂにより制御され、出力制御信号Ｄｒｖ Ｂを受信すると、データを第２の伝送端Ｂにより出力する。第３の伝送端Ｃに接続された出力コントローラ２１２は出力制御信号Ｄｒｖ Ｃにより制御され、出力制御信号Ｄｒｖ Ｃを受信すると、データを第３の伝送端Ｃにより出力する。第４の伝送端Ｄに接続された出力コントローラ２１２は出力制御信号Ｄｒｖ Ｄにより制御され、出力制御信号Ｄｒｖ Ｄを受信すると、データを第４の伝送端Ｄにより出力する。第７の伝送端Ｇに接続された出力コントローラ２１２は出力制御信号Ｄｒｖ Ｇにより制御され、出力制御信号Ｄｒｖ Ｇを受信すると、データを第７の伝送端Ｇにより出力する。第８の伝送端Ｈに接続された出力コントローラ２１２は出力制御信号Ｄｒｖ Ｈにより制御され、出力制御信号Ｄｒｖ Ｈを受信すると、データを第８の伝送端Ｈにより出力する。

【0056】

本実施例において、ラッチユニット２０４は、端から端まで接続された第１のインバータ２１４及び第２のインバータ２１３を含み、かつ第１のインバータ２１４の入力端及び第２のインバータ２１３の出力端が出力ユニット２０３の出力端と並列接続され、ラッチユニット２０４を介して出力ユニット２０３の出力端と並列接続されることにより、出力ユニット２０３が出力したデータの保存を実現する。説明すべきものとして、他の実施例において、ラッチユニットは、端から端まで接続された第１のインバータ及び第２のインバータを含み、かつ第１のインバータと入力端及び第２のインバータの出力端が入力ユニットの出力ポートと直列接続され、ラッチユニットを介して出力ユニットの出力端と直列接続されることにより、出力ユニットの出力データに対する反転ラッチを実現し、後続にインバータを直列接続することにより、出力ユニットの出力データの保存を実現する。

【0057】

いくつかの実施例において、さらにデータの入力を遅延することにより、データが多経路伝送過程での正確性をさらに保証する。

【0058】

具体的には、データ伝送構造は、図４及び図５を参照し、入力選択ユニット２０５及びトリガユニット２０６をさらに含む。

【0059】

ここで、入力選択ユニット２０５は、少なくとも１つの入力制御信号を受信し、入力制御信号に対応するストロボパルスを生成するように配置され、ストロボパルスが入力制御信号で表す有効なポートに対応し、かつストロボパルスと入力制御信号との間に選択遅延が有する。トリガユニット２０６は、クロック端が入力選択ユニット２０５に接続され、入力端が入力ユニット２０１に接続され、出力端が出力ユニット２０３に接続され、ストロボパルスに基づいて、入力端が受信した入力データを出力端に伝送するように配置される。

【0060】

入力選択ユニット２０５は、少なくとも１つの入力制御信号を受信し、入力制御信号を受信すると、指示信号を生成するように配置されるトリガサブユニット２１５と、トリガサブユニット２１５に接続され、指示信号に遅延を行うように配置される遅延サブユニット２１６と、遅延サブユニット２１６に接続され、遅延された指示信号をストロボパルスに変換するように配置される変換サブユニット２１７と、を含む。

【0061】

遅延サブユニット２１６を介して指示信号に遅延を行い、データ伝送構造が対応する入力データを正確に出力することを保証する。遅延サブユニット２１６の具体的な遅延パラメータは所属するメモリに基づいて設けられ、いくつかの実施例において、遅延サブユニット２１６の具体的な遅延パラメータは作業者により調整されることができる。

【0062】

本実施例においてトリガサブユニット２１５はＯＲゲートにより実現され、データを読み出すときに、図４を参照し、入力制御信号Ｓｅｌ Ａ、Ｓｅｌ Ｂ、Ｓｅｌ Ｃ、Ｓｅｌ Ｄ、Ｓｅｌ Ｇ又はＳｅｌ Ｈはトリガサブユニット２１５に入力され、トリガサブユニット２１５は入力制御信号Ｓｅｌ Ａ、Ｓｅｌ Ｂ、Ｓｅｌ Ｃ、Ｓｅｌ Ｄ、Ｓｅｌ Ｇ又はＳｅｌ Ｈのアクティブレベルに基づいて指示信号を生成し、指示信号は遅延サブユニット２１６により遅延された後、変換サブユニット２１７によってストロボパルスに変換されてトリガユニット２０６を駆動する。データを書き込むときに、図５を参照し、入力制御信号Ｓｅｌ Ｅ、Ｓｅｌ Ｇ又はＳｅｌ Ｈはトリガサブユニット２１５に入力され、トリガサブユニット２１５は入力制御信号Ｓｅｌ Ｅ、Ｓｅｌ Ｇ又はＳｅｌ Ｈのアクティブレベルに基づいて指示信号を生成し、指示信号は遅延サブユニット２１６により遅延された後、変換サブユニット２１７によってストロボパルスに変換されてトリガユニット２０６を駆動する。

【0063】

いくつかの実施例において、トリガユニットはＤトリガで構成される。

【0064】

いくつかの実施例において、データ伝送構造１０１は反転ユニット２０７をさらに含み、反転ユニット２０７はトリガユニット２０６と入力ユニット２０１との間に設けられ、反転制御信号に基づいて、入力データを出力し、又は入力データを反転して出力するように配置される。

【0065】

データを量子化した後に反転制御信号を出力し、反転ユニットを介してデータを直接に出力するか又は反転した後に出力することにより、データ伝送構造１０１のデータエネルギー消費を低減する。具体的には、データを伝送するときに低レベルのエネルギー消費が少なく、低レベルでデータを伝送するのは、エネルギー消費を節約することができ、データを量子化することにより、データにおける高レベルデータが低レベルデータよりも多い場合、反転制御信号によりデータを反転して伝送するように制御し、データにおける高レベルデータが低レベルデータより少ない場合、反転制御信号によりデータを直接に伝送するように制御する。

【0066】

図４及び図５を参照し、反転ユニット２０７は、反転制御信号を受信して、反転制御信号に基づいて第１の制御信号及び第２の制御信号を生成するように配置される反転制御サブユニット２２１と、第１の選択サブユニット２２２及び第２の選択サブユニット２２３であって、第１の選択サブユニット２２２及び第２の選択サブユニット２２３が並列に接続された後、入力端が入力データを受信するように配置され、出力端がトリガユニット２０６に接続される第１の選択サブユニット２２２及び第２の選択サブユニット２２３とを含み、第１の選択サブユニット２２２は、第１の制御信号に基づいてオンにされ、入力データを反転して出力するように配置される。第２の選択サブユニット２２３は、第２の制御信号に基づいてオンにされ、入力データを直接に出力するように配置される。

【0067】

説明すべきこととして、第１の制御信号及び第２の制御信号は２つの信号として第１の選択サブユニット２２２及び第２の選択サブユニット２２３を駆動してもよく、同じ信号の高レベル及び低レベルとして第１の選択サブユニット２２２及び第２の選択サブユニット２２３を駆動してもよい。

【0068】

図４を参照し、いくつかの実施例において、反転ユニット２０７は、入力データを受信して、入力データに基づいて反転制御信号を生成するように配置される判断サブユニット２２４をさらに含む。

【0069】

本実施例は制御モジュール１０４により２つのデータ伝送構造１０１のデータ伝送経路を制御することにより、異なるデータ伝送構造が交互にデータを伝送し、同じデータ伝送構造１０１に対応し、異なる記憶領域１０２のデータ伝送を実現することができ、多経路データの交互伝送により、データ伝送がよりコンパクトになり、それによりメモリのデータ伝送効率を向上させる。

【0070】

説明すべきものとして、本実施例で言及した信号駆動方式は信号が存在するか否かを例として説明し、具体的な応用において、信号が存在するか否かに基づいて駆動してもよく、信号の高レベル又は低レベルに基づいて駆動してもよく、つまり信号が存在すると、信号のレベルがアクティブレベルであるか否かに基づいて駆動する。

【0071】

本実施例に係る各ユニットはいずれも論理ユニットであり、実際の応用において、１つの論理ユニットは１つの物理ユニットであってもよく、１つの物理ユニットの一部であってもよく、複数の物理ユニットの組み合わせで実現されてもよい。また、本開示の革新的な部分を強調するために、本実施例において本開示が提案する技術的問題を解決することとあまり関係のないユニットを導入しないが、本実施例において他のユニットが存在しないことを示すものではない。

【0072】

説明すべきものとして、上記実施例が提供するデータ伝送回路に開示された特徴は、衝突しない場合に任意に組み合わせることができ、新たなデータ伝送回路実施例を得ることができる。

【0073】

本開示の他の実施例はデータ伝送方法を提供し、上記実施例が提供するデータ伝送回路に応用することにより、メモリのデータ読み書きの伝送効率を向上させる。

【0074】

図６は本実施例に係るデータ伝送方法のフロー模式図であり、以下に図面を参照して本実施例に係るデータ伝送方法をさらに詳細に説明し、具体的には以下のとおりである。

【0075】

図６を参照し、データ伝送方法は、以下のステップを含む。

【0076】

ステップ３０１において、入力制御信号及び調整制御信号を受信する。

【0077】

ステップ３０２において、入力制御信号及び調整制御信号に基づいて入力制御信号に対応する出力制御信号を生成する。

【0078】

ここで、入力制御信号と出力制御信号との間の信号遅延は調整制御信号により制御される。

【0079】

ステップ３０３において、入力制御信号及び出力制御信号に基づいて、データ伝送経路を取得する。

【0080】

ステップ３０４において、データ伝送経路に基づいてデータ伝送を行う。

【0081】

具体的には、データ読み出しに対して、図４を参照し、データの読み出しにおいて、第１の伝送端Ａ、第２の伝送端Ｂ、第３の伝送端Ｃ又は第４の伝送端Ｄにより当該データ伝送構造１０１に接続された記憶領域のデータを読み出し、第７の伝送端Ｇ及び第８の伝送端Ｈにより他のデータ伝送構造１０１に接続された記憶領域のデータを読み出してもよい。

【0082】

ここで、第１の伝送端Ａの入力データＤａｔａ Ａは１つの入力コントローラ２１１に接続され、当該入力コントローラは入力制御信号Ｓｅｌ Ａにより制御され、入力制御信号Ｓｅｌ Ａを受信すると、第１の伝送端Ａの入力データＤａｔａ Ａを出力する。第２の伝送端Ｂの入力データＤａｔａ Ｂは１つの入力コントローラ２１１に接続され、当該入力コントローラは入力制御信号Ｓｅｌ Ｂにより制御され、入力制御信号Ｓｅｌ Ｂを受信すると、第２の伝送端Ｂの入力データＤａｔａ Ｂを出力する。第３の伝送端Ｃの入力データＤａｔａ Ｃは１つの入力コントローラ２１１に接続され、当該入力コントローラは入力制御信号Ｓｅｌ Ｃにより制御され、入力制御信号Ｓｅｌ Ｃを受信すると、第３の伝送端Ｃの入力データＤａｔａ Ｃを出力する。第４の伝送端Ｄの入力データＤａｔａ Ｄは１つの入力コントローラ２１１に接続され、当該入力コントローラは入力制御信号Ｓｅｌ Ｄにより制御され、入力制御信号Ｓｅｌ Ｄを受信すると、第４の伝送端Ｄの入力データＤａｔａ Ｄを出力する。第７の伝送端Ｇの入力データＤａｔａ Ｇは１つの入力コントローラ２１１に接続され、当該入力コントローラは入力制御信号Ｓｅｌ Ｇにより制御され、入力制御信号Ｓｅｌ Ｇを受信すると、第７の伝送端Ｇの入力データＤａｔａ Ｇを出力する。第８の伝送端Ｈの入力データＤａｔａ Ｈは１つの入力コントローラ２１１に接続され、当該入力コントローラは入力制御信号Ｓｅｌ Ｈにより制御され、入力制御信号Ｓｅｌ Ｈを受信すると、第８の伝送端Ｈの入力データＤａｔａ Ｈを出力する。

【0083】

読み出しデータは第５の伝送端Ｅ又は第６の伝送端によりデータバス１０３に読み出され、第７の伝送端Ｇ及び第８の伝送端Ｈを介して他のデータ伝送構造１０１に読み出されてもよい。

【0084】

ここで、第５の伝送端Ｅに接続された出力コントローラ２１２は出力制御信号Ｄｒｖ Ｅにより制御され、出力制御信号Ｄｒｖ Ｅを受信すると、データを第５の伝送端Ｅを介して出力する。第７の伝送端Ｇに接続された出力コントローラ２１２は出力制御信号Ｄｒｖ Ｇにより制御され、出力制御信号Ｄｒｖ Ｇを受信すると、データを第７の伝送端Ｇを介して出力する。第８の伝送端Ｈに接続された出力コントローラ２１２は出力制御信号Ｄｒｖ Ｈにより制御され、出力制御信号Ｄｒｖ Ｈを受信すると、データを第８の伝送端Ｈを介して出力する。

【0085】

具体的には、データ書き込みに対して、図５を参照し、書き込みデータは第５の伝送端Ｅを介して当該データ伝送構造１０１に書き込まれ、第７の伝送端Ｇ及び第８の伝送端Ｈを介して他のデータ伝送構造１０１により受信された書き込みデータを書き込んでもよい。

【0086】

ここで、第５の伝送端Ｅの入力データＤａｔａ Ｅは１つの入力コントローラ２１１に接続され、当該入力コントローラは入力制御信号Ｓｅｌ Ｅにより制御され、入力制御信号Ｓｅｌ Ｅを受信すると、第５の伝送端Ｅの入力データＤａｔａ Ｅを出力する。第７の伝送端Ｇの入力データＤａｔａ Ｇは１つの入力コントローラ２１１に接続され、当該入力コントローラは入力制御信号Ｓｅｌ Ｇにより制御され、入力制御信号Ｓｅｌ Ｇを受信すると、第７の伝送端Ｇの入力データＤａｔａ Ｇを出力する。第８の伝送端Ｈの入力データＤａｔａ Ｈは１つの入力コントローラ２１１に接続され、当該入力コントローラは入力制御信号Ｓｅｌ Ｈにより制御され、入力制御信号Ｓｅｌ Ｈを受信すると、第８の伝送端Ｈの入力データＤａｔａ Ｈを出力する。

【0087】

いくつかの実施例において、マスクユニット２０２は第５の伝送端Ｅの入力データＤａｔａ Ｅに基づいてマスクデータＤＭ Ｅを生成するように配置され、マスクデータＤＭ Ｅは第５の伝送端Ｅに対応する入力コントローラ２１１を介してデータ入力を行うことにより、データバス１０３上のデータに対する選択入力を実現する。

【0088】

書き込みデータは第１の伝送端Ａ、第２の伝送端Ｂ、第３の伝送端Ｃ又は第４の伝送端Ｄを介して当該データ伝送構造１０１に接続された記憶領域に書き込まれてもよく、第７の伝送端Ｇ及び第８の伝送端Ｈを介して他のデータ伝送構造１０１に接続された記憶領域に書き込まれてもよい。

【0089】

ここで、第１の伝送端Ａに接続された出力コントローラ２１２は出力制御信号Ｄｒｖ Ａにより制御され、出力制御信号Ｄｒｖ Ａを受信すると、データを第１の伝送端Ａにより出力する。第２の伝送端Ｂに接続された出力コントローラ２１２は出力制御信号Ｄｒｖ Ｂにより制御され、出力制御信号Ｄｒｖ Ｂを受信すると、データを第２の伝送端Ｂにより出力する。第３の伝送端Ｃに接続された出力コントローラ２１２は出力制御信号Ｄｒｖ Ｃにより制御され、出力制御信号Ｄｒｖ Ｃを受信すると、データを第３の伝送端Ｃにより出力する。第４の伝送端Ｄに接続された出力コントローラ２１２は出力制御信号Ｄｒｖ Ｄにより制御され、出力制御信号Ｄｒｖ Ｄを受信すると、データを第４の伝送端Ｄにより出力する。第７の伝送端Ｇに接続された出力コントローラ２１２は出力制御信号Ｄｒｖ Ｇにより制御され、出力制御信号Ｄｒｖ Ｇを受信すると、データを第７の伝送端Ｇにより出力する。第８の伝送端Ｈに接続された出力コントローラ２１２は出力制御信号Ｄｒｖ Ｈにより制御され、出力制御信号Ｄｒｖ Ｈを受信すると、データを第８の伝送端Ｈにより出力する。

【0090】

本実施例は制御モジュールにより２つのデータ伝送構造のデータ伝送経路を制御することにより、異なるデータ伝送構造が交互にデータを伝送し、同じデータ伝送構造に対応し、異なる記憶領域のデータ伝送を実現することができ、多経路データの交互伝送により、データ伝送がよりコンパクトになり、それによりメモリのデータ伝送効率を向上させる。

【0091】

本開示の他の実施例はメモリを提供し、上記実施例に係るデータ伝送回路を採用してデータ伝送を行うことにより、メモリのデータ読み書きの伝送効率を向上させる。

【0092】

いくつかの実施例において、メモリはダイナミックランダムアクセスメモリＤＲＡＭチップであり、ここで、ダイナミックランダムアクセスメモリＤＲＡＭチップのメモリはＤＤＲ２メモリ規格に合致する。

【0093】

いくつかの実施例において、メモリはダイナミックランダムアクセスメモリＤＲＡＭチップであり、ここで、ダイナミックランダムアクセスメモリＤＲＡＭチップのメモリはＤＤＲ３メモリ規格に合致する。

【0094】

いくつかの実施例において、メモリはダイナミックランダムアクセスメモリＤＲＡＭチップであり、ここで、ダイナミックランダムアクセスメモリＤＲＡＭチップのメモリはＤＤＲ４メモリ規格に合致する。

【0095】

いくつかの実施例において、メモリはダイナミックランダムアクセスメモリＤＲＡＭチップであり、ここで、ダイナミックランダムアクセスメモリＤＲＡＭチップのメモリはＤＤＲ５メモリ規格に合致する。

【0096】

当業者であれば、本開示の実施例は、方法、装置（機器）、又はコンピュータプログラム製品として提供できることを理解できる。そこで、本開示は完全なハードウェア実施例、完全なソフトウェア実施例、又はソフトウェアとハードウェアを組み合わせる実施例の形式を採用することができる。さらに、本開示はコンピュータ使用可能なプログラムコードを含む１つ以上のコンピュータ使用可能な記憶媒体に実施されたコンピュータプログラム製品の形式を採用することができる。コンピュータ記憶媒体は情報（例えばコンピュータ可読命令、データ構造、プログラムモジュール又は他のデータ）を記憶するための任意の方法又は技術において実施される揮発性及び不揮発性、除去可能及び除去不可な媒体を含み、それはＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリ又は他のメモリ技術、ＣＤ－ＲＯＭ、デジタル多機能ディスク（ＤＶＤ）又は他の光ディスク記憶、磁気ボックス、磁気テープ、磁気ディスク記憶又は他の磁気記憶装置、又は所望の情報を記憶しかつコンピュータによりアクセス可能な任意の他の媒体などを含むがそれらに限定されない。また、当業者であれば、通信媒体は一般的にコンピュータ可読命令、データ構造、プログラムモジュール又は搬送波又は他の伝送機構のような変調データ信号における他のデータを含み、かつ任意の情報伝送媒体を含んでもよい。

【0097】

本開示は本開示の実施例に係る方法、装置（機器）及びコンピュータプログラム製品のフローチャート及び／又はブロック図を参照して説明される。コンピュータプログラム命令によりフローチャート及び／又はブロック図における各フロー及び／又はブロック、並びにフローチャート及び／又はブロック図におけるフロー及び／又はブロックの組み合わせを実現することができると理解すべきである。これらのコンピュータプログラム命令を汎用コンピュータ、専用コンピュータ、組み込みプロセッサ又は他のプログラム可能なデータ処理装置のプロセッサに提供して１つの機器を生成することにより、コンピュータ又は他のプログラム可能なデータ処理機器のプロセッサによって実行された命令はフローチャートの１つのフロー又は複数のフロー及び／又はブロック図の１つのブロック又は複数のブロックに指定された機能を実現するための装置を生成する。

【0098】

これらのコンピュータプログラム命令はコンピュータ又は他のプログラム可能なデータ処理機器が特定の方式で動作するように案内できるコンピュータ可読メモリに記憶されてもよく、それにより当該コンピュータ可読メモリに記憶された命令は命令装置を含む製造品を生成し、当該命令装置はフローチャートの１つの流れ又は複数の流れ及び／又はブロック図の１つのブロック又は複数のブロックに指定された機能を実現する。

【0099】

これらのコンピュータプログラム命令はコンピュータ又は他のプログラム可能なデータ処理機器にロードされてもよく、それによりコンピュータ又は他のプログラム可能な機器で一連の操作ステップを実行してコンピュータで実現された処理を生成し、それによりコンピュータ又は他のプログラム可能な機器で実行された命令はフローチャートの１つのフロー又は複数のフロー及び／又はブロック図の１つのブロック又は複数のブロックに指定された機能を実現するためのステップを提供する。

【0100】

本開示では、用語「含む」、「含まれる」又はその他の任意のバリエーションは、一連の要素を含む物品又は機器がそれらの要素だけでなく、明示的にリストされない他の要素も含むように、非排他的な包含を含むことを意図しており、又はそのような物品又は機器に固有の要素も含む。これ以上製限がない場合には、文「～を含む」によって製限される要素は、その要素を含む物品又は機器に他の同じ要素が存在することを除外しない。

【0101】

本開示の好ましい実施例を説明したが、当業者は、基本的な創造性概念を知ると、これらの実施例に追加の変更及び修正を加えることができる。したがって、添付の特許請求の範囲は、好ましい実施例及び本開示の範囲に入るすべての変更及び修正を含むと解釈することを意図する。

【0102】

明らかに、当業者は、本開示の精神と範囲から逸脱することなく、本開示に対して様々な変更と変形を行うことができる。このように、本開示のこれらの修正および変形が本開示の請求項及びその同等の技術の範囲内に属する場合、本開示の意図もこれらの変更及び変形を含む。

【産業上の利用可能性】

【0103】

本開示に係るデータ伝送回路は、メモリのデータ読み書きの伝送効率を向上させて、データ伝送の正確性を保証することができる。

【0104】

本開示は２０２２年２月２４日に中国特許庁に提出された、出願番号が２０２２１０１７４０５５．９で、発明の名称が「データ伝送回路、データ伝送方法及びメモリ」である中国特許出願に基づいて出願し、かつ当該中国特許出願の優先権を主張し、当該中国特許出願の全ての内容はここで参考として本開示に組み込まれる。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【手続補正書】

【提出日】2022-06-30

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

メモリに応用されるデータ伝送回路であって、前記メモリはデータバス及び複数の記憶領域を含み、前記データ伝送回路は、少なくとも２つのデータ伝送構造及び制御モジュールを含み、
各前記データ伝送構造は記憶伝送端、バス伝送端及びインタラクティブ伝送端を含み、ここで、前記記憶伝送端は前記記憶領域に接続されるように配置され、前記バス伝送端は前記データバスに接続されるように配置され、前記インタラクティブ伝送端は他の前記データ伝送構造に接続されるように配置され、
前記記憶伝送端から入力されたデータは、前記バス伝送端を介して出力されるか、又は前記インタラクティブ伝送端を介して出力され、
前記バス伝送端から入力されたデータは、前記記憶伝送端を介して出力されるか、又は前記インタラクティブ伝送端を介して出力され、
前記インタラクティブ伝送端から入力されたデータは、前記バス伝送端を介して出力されるか、又は前記記憶伝送端を介して出力され、ここで、前記インタラクティブ伝送端から入力されたデータは、他の前記データ伝送構造における前記バス伝送端又は前記記憶伝送端から入力されたデータであり、
前記制御モジュールは前記データ伝送構造に接続して、前記メモリが提供する入力制御信号及び調整制御信号を受信し、前記制御モジュールは、前記調整制御信号に基づいて、前記入力制御信号に遅延出力を行うことにより、前記入力制御信号に対応する出力制御信号を生成するように配置され、前記入力制御信号及び前記出力制御信号は前記データ伝送構造のデータ伝送経路を指示するために用いられる、データ伝送回路。

【請求項2】

前記入力制御信号と前記出力制御信号との間の信号遅延は前記調整制御信号により制御される、請求項１に記載のデータ伝送回路。

【請求項3】

前記データ伝送構造は、
少なくとも１つの入力データ及び前記入力制御信号を受信し、前記入力制御信号に基づいて、前記入力制御信号に対応する前記入力データを出力するように配置される入力ユニットと、
前記入力ユニットから出力された前記入力データ及び少なくとも１つの前記出力制御信号を受信し、前記出力制御信号で表す有効なポートに基づいて前記入力データを出力するように配置される出力ユニットと、
前記出力ユニットに接続され、前記出力ユニットから出力された前記入力データをラッチするように配置されるラッチユニットと、を含む、請求項１に記載のデータ伝送回路。

【請求項4】

前記入力ユニットは、
複数の入力コントローラを含み、各前記入力コントローラが前記記憶伝送端、前記バス伝送端又は前記インタラクティブ伝送端に対応し、
各前記入力コントローラが対応する前記記憶伝送端、前記バス伝送端又は前記インタラクティブ伝送端の前記入力データ及び前記入力制御信号を受信するように配置され、
前記入力コントローラが、前記入力制御信号に基づいて対応するポートを導通し、これにより対応するポートの前記入力データを出力するように配置される、請求項３に記載のデータ伝送回路。

【請求項5】

前記出力ユニットは、
複数の出力コントローラを含み、各前記出力コントローラが前記記憶伝送端、前記バス伝送端又は前記インタラクティブ伝送端に対応し、
各前記出力コントローラが、前記記憶伝送端、前記バス伝送端又は前記インタラクティブ伝送端に対応する前記入力ユニットによって出力された前記入力データ及び前記出力制御信号を受信するように配置され、
前記出力コントローラが、前記出力制御信号に基づいて対応するポートを導通し、これにより対応するポートから前記入力データを出力するように配置される、請求項３に記載のデータ伝送回路。

【請求項6】

前記ラッチユニットは、端から端まで接続された第１のインバータ及び第２のインバータを含み、かつ前記第１のインバータの入力端及び前記第２のインバータの出力端が前記出力ユニットの出力端と並列接続される、請求項３に記載のデータ伝送回路。

【請求項7】

前記データ伝送構造は、
少なくとも１つの前記入力制御信号を受信し、前記入力制御信号に対応するストロボパルスを生成するように配置される入力選択ユニットであって、前記ストロボパルスが前記入力制御信号で表す有効なポートに対応し、かつ前記ストロボパルスと前記入力制御信号との間に選択遅延を有する入力選択ユニットと、
クロック端が前記入力選択ユニットに接続され、入力端が前記入力ユニットに接続され、出力端が前記出力ユニットに接続され、前記ストロボパルスに基づいて、前記入力端が受信した前記入力データを前記出力端に伝送するように配置されるトリガユニットと、をさらに含む、請求項３に記載のデータ伝送回路。

【請求項8】

入力選択ユニットは、
少なくとも１つの前記入力制御信号を受信し、前記入力制御信号を受信すると、指示信号を生成するように配置されるトリガサブユニットと、
前記トリガサブユニットに接続され、前記指示信号に遅延を行うように配置される遅延サブユニットと、
前記遅延サブユニットに接続され、遅延された後の前記指示信号を前記ストロボパルスに変換するように配置される変換サブユニットと、を含む、請求項７に記載のデータ伝送回路。

【請求項9】

前記トリガユニットは、Ｄトリガで構成される、請求項７に記載のデータ伝送回路。

【請求項10】

前記データ伝送構造は反転ユニットをさらに含み、前記反転ユニットは、前記トリガユニットと前記入力ユニットとの間に設けられ、反転制御信号に基づいて、前記入力データを出力し、又は前記入力データを反転して出力するように配置される、請求項７に記載のデータ伝送回路。

【請求項11】

前記反転ユニットは、
前記反転制御信号を受信して、前記反転制御信号に基づいて、第１の制御信号及び第２の制御信号を生成するように配置される反転制御サブユニットと、
並列接続された後、入力端が前記入力データを受信するように配置され、出力端が前記トリガユニットに接続される、第１の選択サブユニット及び第２の選択サブユニットと、を含み、
前記第１の選択サブユニットは、前記第１の制御信号に基づいてオンにされ、前記入力データを反転して出力するように配置され、
前記第２の選択サブユニットは、前記第２の制御信号に基づいてオンにされ、前記入力データを出力するように配置される、請求項１０に記載のデータ伝送回路。

【請求項12】

前記記憶伝送端は、第１の伝送端、第２の伝送端、第３の伝送端及び第４の伝送端を含み、前記バス伝送端は、第５の伝送端及び第６の伝送端を含み、前記インタラクティブ伝送端は、第７の伝送端及び第８の伝送端を含み、
前記第１の伝送端、前記第２の伝送端と前記第３の伝送端、前記第４の伝送端は前記メモリの異なる前記記憶領域に接続され、かつ前記第１の伝送端と前記第３の伝送端は下位データを伝送するように配置され、前記第２の伝送端と前記第４の伝送端は上位データを伝送するように配置され、前記第５の伝送端と前記第６の伝送端は所属する前記データ伝送構造と前記データバスとの間のデータインタラクティブ伝送を行うように配置され、前記第７の伝送端と前記第８の伝送端は２つの前記データ伝送構造の間のデータインタラクティブ伝送を行うように配置される、請求項１に記載のデータ伝送回路。

【請求項13】

前記第５の伝送端は所属する前記データ伝送構造と前記データバスとの間のデータインタラクティブ伝送を行うように配置され、
前記第６の伝送端は所属する前記データ伝送構造の前記データバスへの単方向データ伝送を行うように配置される、請求項１２に記載のデータ伝送回路。

【請求項14】

請求項１～１３のいずれか一項に記載のデータ伝送回路に応用されるデータ伝送方法であって、
入力制御信号及び調整制御信号を受信することと、
前記入力制御信号及び前記調整制御信号に基づいて、前記入力制御信号に対応する出力制御信号を生成し、前記入力制御信号と前記出力制御信号との間の信号遅延が前記調整制御信号により制御されることと、
前記入力制御信号及び前記出力制御信号に基づいて、データ伝送経路を取得することと、
前記データ伝送経路に基づいてデータ伝送を行うことと、を含む、データ伝送方法。

【請求項15】

請求項１～１３のいずれか一項に記載のデータ伝送回路を採用してデータ伝送を行う、メモリ。

【手続補正2】

【補正対象書類名】明細書

【補正対象項目名】０００５

【補正方法】変更

【補正の内容】

【0005】

本開示の実施例はデータ伝送回路を提供し、メモリに応用され、メモリはデータバス及び複数の記憶領域を含み、前記データ伝送回路は少なくとも２つのデータ伝送構造及び制御モジュールを含み、各データ伝送構造は記憶伝送端、バス伝送端及びインタラクティブ伝送端を含み、ここで、記憶伝送端は記憶領域に接続するために用いられ、バス伝送端はデータバスに接続するために用いられ、インタラクティブ伝送端は他のデータ伝送構造に接続するために用いられ、記憶伝送端から入力されたデータは、バス伝送端を介して出力されるか、又はインタラクティブ伝送端を介して出力され、バス伝送端から入力されたデータは、記憶伝送端を介して出力されるか、又はインタラクティブ伝送端を介して出力され、インタラクティブ伝送端から入力されたデータは、バス伝送端を介して出力されるか、又は記憶伝送端を介して出力され、ここで、インタラクティブ伝送端から入力されるデータは他のデータ伝送構造におけるバス伝送端又は記憶伝送端から入力されたデータであり、前記制御モジュールはデータ伝送構造に接続されて、メモリが提供する入力制御信号及び調整制御信号を受信し、前記制御モジュールは、調整制御信号に基づいて、入力制御信号に遅延出力を行うことにより、入力制御信号に対応する出力制御信号を生成するように配置され、入力制御信号及び出力制御信号はデータ伝送構造のデータ伝送経路を指示するために用いられる。

【手続補正3】

【補正対象書類名】明細書

【補正対象項目名】００２４

【補正方法】変更

【補正の内容】

【0024】

図１を参照し、データ伝送回路がメモリに応用され、メモリはデータバス１０３及び複数の記憶領域１０２を含み、前記データ伝送回路は少なくとも２つのデータ伝送構造１０１を含む。

【手続補正4】

【補正対象書類名】明細書

【補正対象項目名】００２７

【補正方法】変更

【補正の内容】

【0027】

データ伝送回路は、データ伝送構造１０１に接続されて、所属するメモリから提供された入力制御信号及び調整制御信号を受信する制御モジュール１０４をさらに含む。

【手続補正5】

【補正対象書類名】明細書

【補正対象項目名】００５６

【補正方法】変更

【補正の内容】

【0056】

本実施例において、ラッチユニット２０４は、端から端まで接続された第１のインバータ２１４及び第２のインバータ２１３を含み、かつ第１のインバータ２１４の入力端及び第２のインバータ２１３の出力端が出力ユニット２０３の出力端と並列接続され、ラッチユニット２０４を介して出力ユニット２０３の出力端と並列接続されることにより、出力ユニット２０３が出力したデータの保存を実現する。説明すべきものとして、他の実施例において、ラッチユニットは、端から端まで接続された第１のインバータ及び第２のインバータを含み、かつ第１のインバータの入力端及び第２のインバータの出力端が入力ユニットの出力ポートと直列接続され、ラッチユニットを介して出力ユニットの出力端と直列接続されることにより、出力ユニットの出力データに対する反転ラッチを実現し、後続にインバータを直列接続することにより、出力ユニットの出力データの保存を実現する。

【手続補正6】

【補正対象書類名】明細書

【補正対象項目名】００８３

【補正方法】変更

【補正の内容】

【0083】

読み出しデータは第５の伝送端Ｅ又は第６の伝送端Ｆによりデータバス１０３に読み出され、第７の伝送端Ｇ及び第８の伝送端Ｈを介して他のデータ伝送構造１０１に読み出されてもよい。

【国際調査報告】