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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-03-07
(54)【発明の名称】記憶回路、データ伝送回路及びメモリ
(51)【国際特許分類】
G11C 7/10 20060101AFI20240229BHJP
G06F 12/00 20060101ALI20240229BHJP
G11C 11/4093 20060101ALI20240229BHJP
【ＦＩ】
G11C7/10 300
G06F12/00 550K
G06F12/00 560A
G11C11/4093
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2022542070
(86)(22)【出願日】2022-04-20
(85)【翻訳文提出日】2022-07-07
(86)【国際出願番号】 CN2022087829
(87)【国際公開番号】W WO2023159733
(87)【国際公開日】2023-08-31
(31)【優先権主張番号】202210174060.X
(32)【優先日】2022-02-24
(33)【優先権主張国・地域又は機関】CN
(81)【指定国・地域】
(71)【出願人】
【識別番号】522246670
【氏名又は名称】チャンシン メモリー テクノロジーズ インコーポレイテッド
【氏名又は名称原語表記】ＣＨＡＮＧＸＩＮ ＭＥＭＯＲＹ ＴＥＣＨＮＯＬＯＧＩＥＳ，ＩＮＣ．
(74)【代理人】
【識別番号】110002952
【氏名又は名称】弁理士法人鷲田国際特許事務所
(72)【発明者】
【氏名】リ ホンウェン
(72)【発明者】
【氏名】シャン ウェイビン
(72)【発明者】
【氏名】カオ エンペン
(72)【発明者】
【氏名】ジ カンリン
【テーマコード（参考）】
5B160
5M024
【Ｆターム（参考）】
5B160AA20
5B160MM01
5M024AA27
5M024BB30
5M024KK35
5M024PP01
(57)【要約】
本開示は記憶回路、データ伝送回路及びメモリに関する。前記記憶回路は、データ伝送領域に平行するように設けられた少なくとも１つの記憶構造を含み、各記憶構造は、第１の方向に隣接して設けられた第１のメモリアレイ及び第２のメモリアレイを含む。第１のメモリアレイとデータ伝送領域との距離が第２のメモリアレイとデータ伝送領域との距離より小さく、第１の方向はデータ伝送領域に近接する方向である。第１のメモリアレイには読み書きモジュール及び転送モジュールが含まれ、第２のメモリアレイには読み書きモジュールが含まれ、第１のメモリアレイが第１のメモリアレイにおける読み書きモジュールに基づいて、データ伝送領域とデータインタラクションを行う。第２のメモリアレイは、第２のメモリアレイにおける読み書きモジュール及び第１のメモリアレイにおける転送モジュールに基づいてデータ伝送領域とデータインタラクションを行う。
【選択図】図１
【選択図】図１
【特許請求の範囲】
【請求項1】
データ伝送領域に隣接して設けられた記憶回路であって、前記記憶回路は、前記データ伝送領域に平行するように設けられた少なくとも１つの記憶構造を含み、各前記記憶構造は、第１の方向に隣接して設けられた第１のメモリアレイ及び第２のメモリアレイを含み、前記第１のメモリアレイと前記データ伝送領域との距離が前記第２のメモリアレイと前記データ伝送領域との距離より小さく、前記第１の方向が前記データ伝送領域に近接する方向であり、
前記第１のメモリアレイには、読み書きモジュール及び転送モジュールが含まれ、前記第２のメモリアレイには、読み書きモジュールが含まれ、前記第１のメモリアレイが前記第１のメモリアレイにおける読み書きモジュールに基づいて、前記データ伝送領域とデータインタラクションを行い、前記第２のメモリアレイが前記第２のメモリアレイにおける読み書きモジュール及び前記第１のメモリアレイにおける前記転送モジュールに基づいて前記データ伝送領域とデータ伝送を行う、記憶回路。
【請求項2】
前記第１のメモリアレイ及び前記第２のメモリアレイにおいて、前記第１の方向に連続的に設けられた偶数個の記憶ブロックが含まれ、かつ隣接する２つずつの重複しない前記記憶ブロックが１つの前記読み書きモジュールを共用し、前記読み書きモジュールが対応する２つの前記記憶ブロックの間に設けられる、請求項１に記載の記憶回路。
【請求項3】
前記記憶ブロックは、前記第１の方向に垂直する第２の方向に連続的に設けられた複数の記憶サブブロックをさらに含み、前記複数の記憶サブブロックは同じ前記読み書きモジュールを共用する、請求項２に記載の記憶回路。
【請求項4】
前記第１のメモリアレイにおける前記読み書きモジュールと前記第２のメモリアレイにおける前記読み書きモジュールは共に第１の方向に沿って配列され、前記第１の方向に垂直する第２の方向において、前記転送モジュールは前記読み書きモジュールの反対側に設けられる、請求項１又は請求項２に記載の記憶回路。
【請求項5】
各前記読み書きモジュールの反対側に１つの前記転送モジュールが設けられる、請求項４に記載の記憶回路。
【請求項6】
前記読み書きモジュール、前記転送モジュール及び前記データ伝送領域の間のデータ伝送導線は隣接する電源導線の間に設けられ、前記電源導線は電源信号を受信して伝送するように構成され、それにより前記第１のメモリアレイ及び前記第２のメモリアレイに前記電源信号を提供する、請求項１に記載の記憶回路。
【請求項7】
前記データ伝送導線は下位伝送導線及び上位伝送導線を含み、ここで、前記下位伝送導線はメモリアレイにおける下位データを伝送するように配置され、前記上位伝送導線は前記メモリアレイにおける上位データを伝送するように配置される、請求項６に記載の記憶回路。
【請求項8】
データ伝送領域に設けられたデータ伝送回路であって、少なくとも２つのデータ伝送構造及び制御モジュールを含み、各前記データ伝送構造は少なくとも１つの請求項１～７のいずれか一項に記載の記憶回路に接続され、前記記憶回路のデータ読み書きに用いられるように配置され、
各前記データ伝送構造は記憶伝送端、バス伝送端及びインタラクティブ伝送端を含み、ここで、前記記憶伝送端は前記記憶回路に接続されるように配置され、前記バス伝送端はデータバスに接続されるように配置され、前記インタラクティブ伝送端は他の前記データ伝送構造に接続されるように配置され、
前記記憶伝送端から入力されたデータは、前記バス伝送端又は前記インタラクティブ伝送端を介して出力され、
前記バス伝送端から入力されたデータは、前記記憶伝送端又は前記インタラクティブ伝送端を介して出力され、
前記インタラクティブ伝送端から入力されたデータは、前記バス伝送端又は前記記憶伝送端を介して出力され、ここで、前記インタラクティブ伝送端から入力されたデータは他の前記データ伝送構造における前記バス伝送端又は前記記憶伝送端を介して入力されたデータであり、
前記制御モジュールは、前記データ伝送構造に接続されて、所属するメモリから提供された入力制御信号及び調整制御信号を受信し、前記制御モジュールは、前記調整制御信号に基づいて、前記入力制御信号に遅延出力を行うことにより、前記入力制御信号に対応する出力制御信号を生成し、前記入力制御信号及び前記出力制御信号は前記データ伝送構造のデータ伝送経路を指示するように配置される、データ伝送回路。
【請求項9】
前記データ伝送構造は、少なくとも１つの入力データ及び前記入力制御信号を受信し、前記入力制御信号に基づいて、前記入力制御信号に対応する前記入力データを出力するように配置される入力ユニットと、
前記入力ユニットから出力された前記入力データ及び少なくとも１つの前記出力制御信号を受信し、前記出力制御信号で表した有効なポートに基づいて前記入力データを出力するように配置される出力ユニットと、
前記出力ユニットに接続され、前記出力ユニットから出力された前記入力データをラッチするように配置されるラッチユニットとを含む、請求項８に記載のデータ伝送回路。
【請求項10】
前記入力ユニットは、複数の入力コントローラを含み、各前記入力コントローラが前記記憶伝送端、前記バス伝送端又は前記インタラクティブ伝送端に対応し、
各前記入力コントローラが対応する前記記憶伝送端、前記バス伝送端又は前記インタラクティブ伝送端の前記入力データ及び前記入力制御信号を受信するように配置され、
前記入力コントローラが、前記入力制御信号に基づいてオンにされ、前記入力データを出力するように配置される、請求項９に記載のデータ伝送回路。
【請求項11】
前記出力ユニットは、複数の出力コントローラを含み、各前記出力コントローラが前記記憶伝送端、前記バス伝送端又は前記インタラクティブ伝送端に対応し、
各前記出力コントローラが対応する前記記憶伝送端、前記バス伝送端又は前記インタラクティブ伝送端の前記入力ユニットから出力した前記入力データ及び前記出力制御信号を受信するように配置され、
前記出力コントローラが、前記出力制御信号に基づいてオンにされ、前記入力データを出力するように配置される、請求項９に記載のデータ伝送回路。
【請求項12】
前記データ伝送構造は、少なくとも１つの前記入力制御信号を受信し、前記入力制御信号に対応するゲートパルスを生成するように配置される入力選択ユニットであって、前記ゲートパルスが前記入力制御信号で表した有効なポートに対応し、かつ前記ゲートパルスと前記入力制御信号との間に選択遅延を有する入力選択ユニットと、
クロック端が前記入力選択ユニットに接続され、入力端が前記入力ユニットに接続され、出力端が前記出力ユニットに接続されるトリガユニットであって、前記ゲートパルスに基づいて、前記入力端が受信した前記入力データを前記出力端に伝送するように配置されるトリガユニットと、をさらに含む、請求項９に記載のデータ伝送回路。
【請求項13】
入力選択ユニットは、少なくとも１つの前記入力制御信号を受信し、前記入力制御信号を受信すると、指示信号を生成するように配置されるトリガサブユニットと、
前記トリガサブユニットに接続され、前記指示信号に遅延を行うように配置される遅延サブユニットと、
前記遅延サブユニットに接続され、遅延された前記指示信号を前記ゲートパルスに変換するように配置される変換サブユニットとを含む、請求項１２に記載のデータ伝送回路。
【請求項14】
前記データ伝送構造は反転ユニットをさらに含み、前記反転ユニットは前記トリガユニットと前記入力ユニットとの間に設けられ、反転制御信号に基づいて、前記入力データを出力し、又は前記入力データを反転して出力するように配置される、請求項１２に記載のデータ伝送回路。
【請求項15】
前記反転ユニットは、前記反転制御信号を受信して、前記反転制御信号に基づいて第１の制御信号及び第２の制御信号を生成するように配置される反転制御サブユニットと、
第１の選択サブユニット及び第２の選択サブユニットであって、第１の選択サブユニット及び第２の選択サブユニットが並列に接続された後、それらの入力端が前記入力データを受信するように配置され、それらの出力端が前記トリガユニットに接続される第１の選択サブユニット及び第２の選択サブユニットとを含み、
前記第１の選択サブユニットは、前記第１の制御信号に基づいてオンにされ、前記入力データを反転して出力するように配置され、
前記第２の選択サブユニットは、前記第２の制御信号に基づいてオンにされ、前記入力データを出力するように配置される、請求項１４に記載のデータ伝送回路。
【請求項16】
前記記憶伝送端は、第１の伝送端、第２の伝送端、第３の伝送端及び第４の伝送端を含み、前記バス伝送端は、第５の伝送端及び第６の伝送端を含み、前記インタラクティブ伝送端は、第７の伝送端及び第８の伝送端を含み、前記第１の伝送端、前記第２の伝送端と前記第３の伝送端、前記第４の伝送端はそれぞれ第１のメモリアレイ及び第２のメモリアレイに接続され、かつ前記第１の伝送端と前記第３の伝送端は下位ビットデータを伝送するように配置され、前記第２の伝送端と前記第４の伝送端は上位ビットデータを伝送するように配置され、前記第５の伝送端と前記第６の伝送端は所属する前記データ伝送構造と前記データバスとの間のデータインタラクティブ伝送に用いられるように配置され、前記第７の伝送端と前記第８の伝送端は２つの前記データ伝送構造の間のデータインタラクティブ伝送に用いられるように配置される、請求項８に記載のデータ伝送回路。
【請求項17】
前記第５の伝送端は所属する前記データ伝送構造と前記データバスとの間のデータインタラクティブ伝送に用いられるように配置され、前記第６の伝送端は所属する前記データ伝送構造の前記データバスへの単方向データ伝送に用いられるように配置される、請求項１６に記載のデータ伝送回路。
【請求項18】
請求項１～７のいずれか１項に記載の記憶回路を採用してメモリアレイの設置を行う、メモリ。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は２０２２年２月２４日に中国特許庁提出され、出願番号が２０２２１０１７４０６０．Ｘで、発明名称が「記憶回路、データ伝送回路及びメモリ」の中国特許出願に基づいて出願し、かつ当該中国特許出願の優先権を主張し、当該中国特許出願の全ての内容はここで参考として本開示に組み込まれる。
【0002】
本開示は記憶回路、データ伝送回路及びメモリに関するが、これらに限定されない。
【背景技術】
【0003】
ダイナミックランダムアクセスメモリ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ，ＤＲＡＭ）はデータ不揮発性、省電力、体積が小さく、及び機械的構造がないなどの特性を有し、移動機器の記憶機器として好適である。
【0004】
技術の進歩に伴い、消費者の移動機器に対する性能要求がますます高くなり、記憶機器の伝送速度は記憶機器が優れているかどうかを評価するキーパラメータとなる。
【発明の概要】
【発明が解決しようとする課題】
【0005】
関連技術に存在する問題を克服するために、本開示は記憶回路、データ伝送回路及びメモリを提供することにより、メモリのデータ読み書きの伝送効率を向上させて、データ伝送の正確性を保証する。
【0006】
本開示の例示的な実施例において記憶回路が提供され、データ伝送領域に隣接して設けられ、データ伝送領域に平行するように設けられた少なくとも１つの記憶構造を含み、各記憶構造は、第１の方向に隣接して設けられた第１のメモリアレイ及び第２のメモリアレイを含む。第１のメモリアレイとデータ伝送領域との距離は、第２のメモリアレイとデータ伝送領域との距離よりも小さく、第１の方向はデータ伝送領域に近接する方向である。第１のメモリアレイには読み書きモジュール及び転送モジュールが含まれ、第２のメモリアレイには読み書きモジュールが含まれ、第１のメモリアレイは、第１のメモリアレイにおける読み書きモジュールに基づいて、データ伝送領域とデータインタラクションを行う。第２のメモリアレイは、第２のメモリアレイにおける読み書きモジュール及び第１のメモリアレイにおける転送モジュールに基づいてデータ伝送領域とデータインタラクションを行う。
【0007】
転送モジュールの設置によって、第２のメモリアレイへのデータの読み書きは、データが第１のメモリアレイの読み書きモジュールの転送を経過することを回避し、それにより第１のメモリアレイと第２のメモリアレイのデータ伝送経路を分離し、その後は第１のメモリアレイと第２のメモリアレイにおけるデータを交互に読み書くことを実現することができ、さらに異なるメモリアレイのデータの読み出し遅延の差を減少させ、遅延の長い読み出しデータが遅延の短い読み出しデータを遮断することを回避し、データ伝送のマージンを向上させる。また、第１のメモリアレイと第２のメモリアレイのデータ伝送経路を分離することにより、データ読み書きを行う過程において、データが書き込み過程に属するか読み出し過程に属するかを判断すれだけで、データの伝送方向を確認することができ、同じデータ伝送経路を使用する場合、煩雑なデータ経路判断プロセスを回避し、それによりより高いデータ伝送レート、及びデータ伝送の正確性を達成する。
【0008】
１つの例示的な実施例では、第１のメモリアレイ及び第２のメモリアレイにおいて、第１の方向に連続的に設けられた偶数個の記憶ブロックを含み、かつ隣接する２つずつの重複しない記憶ブロックが１つの読み書きモジュールを共用し、読み書きモジュールが対応する２つの記憶ブロックの間に設けられる。
【0009】
１つの例示的な実施例において、記憶ブロックは、第１の方向に垂直する第２の方向に連続的に設けられた複数の記憶サブブロックをさらに含み、複数の記憶サブブロックは同じ読み書きモジュールを共用する。
【0010】
１つの例示的な実施例において、第１のメモリアレイにおける読み書きモジュールと第２のメモリアレイにおける読み書きモジュールは共に第１の方向に沿って配列され、第１の方向に垂直する第２の方向において、転送モジュールは読み書きモジュールの反対側に設けられる。読み書きモジュールと転送モジュールを規則的に設けることにより、読み書きモジュールと転送モジュールとの間のデータ伝送導線は規則的に設けられることができ、最も短いデータ伝送導線を介して、データ伝送導線の抵抗を低減し、データ伝送のレート及び正確性を向上させる。
【0011】
１つの例示的な実施例において、各読み書きモジュールの反対側に１つの転送モジュールが設けられ、複数の転送モジュールの間の近距離伝送及びデータの多重転送により、データの伝送過程においてエラーが発生する可能性を低減させる。
【0012】
１つの例示的な実施例において、読み書きモジュール、転送モジュールとデータ伝送領域との間のデータ伝送導線は隣接する電源導線の間に設けられ、電源導線は、電源信号を受信して伝送し、第１のメモリアレイ及び第２のメモリアレイに電源信号を提供するように構成されている。データ伝送導線を電源導線の間に設けることで、メモリアレイが占有するレイアウト面積をさらに増大させることはない。
【0013】
１つの例示的な実施例において、データ伝送導線は下位伝送導線及び上位データ導線を含み、ここで、下位伝送導線はメモリアレイにおける下位データを伝送するように配置され、上位伝送導線はメモリアレイにおける上位データを伝送するように配置される。これにより、データの伝送効率及びデータ伝送の正確性をさらに向上させる。
【0014】
本開示の例示的な実施例において、データ伝送回路がさらに提供され、当該データ伝送回路は、データ伝送領域に設けられ、少なくとも２つのデータ伝送構造を含み、各データ伝送構造は少なくとも１つの上記実施例が提供する記憶回路に接続され、記憶回路のデータ読み書きを行うように配置される。各データ伝送構造は記憶伝送端、バス伝送端及びインタラクティブ伝送端を含み、ここで、記憶伝送端は記憶回路を接続するように配置され、バス伝送端はデータバスを接続するように配置され、インタラクティブ伝送端は他のデータ伝送構造を接続するように配置される。記憶伝送端から入力されたデータは、バス伝送端又はインタラクティブ伝送端を介して出力され、バス伝送端から入力されたデータは、記憶伝送端又はインタラクティブ伝送端を介して出力され、インタラクティブ伝送端から入力されたデータは、バス伝送端又は記憶伝送端を介して出力される。ここで、インタラクティブ伝送端から入力されたデータは、他のデータ伝送構造におけるバス伝送端又は記憶伝送端から入力されたデータである。制御モジュールは、データ伝送構造に接続されて、所属するメモリから提供された入力制御信号及び調整制御信号を受信する。制御モジュールは、調整制御信号に基づいて、入力制御信号に遅延出力を行うことにより、入力制御信号に対応する出力制御信号を生成するように配置され、入力制御信号及び出力制御信号はデータ伝送構造のデータ伝送経路を指示するように配置される。
【0015】
１つの例示的な実施例において、データ伝送構造は、少なくとも１つの入力データ及び入力制御信号を受信し、入力制御信号に基づいて、入力制御信号に対応する入力データを出力するように配置される入力ユニットと、入力ユニットから出力された入力データ及び少なくとも１つの出力制御信号を受信し、出力制御信号で表す有効なポートに基づいて入力データを出力するように配置される出力ユニットと、出力ユニットに接続され、出力ユニットから出力された入力データをラッチするように配置されるラッチユニットとを含む。
【0016】
１つの例示的な実施例において、入力ユニットは、複数の入力コントローラを含み、各入力コントローラが記憶伝送端、バス伝送端又はインタラクティブ伝送端に対応し、各入力コントローラが、対応する記憶伝送端、バス伝送端又はインタラクティブ伝送端の入力データ及び入力制御信号を受信するように配置され、入力コントローラが、入力制御信号に基づいて導通され、入力データを出力するように配置される。
【0017】
１つの例示的な実施例において、出力ユニットは、複数の出力コントローラを含み、各出力コントローラが記憶伝送端、バス伝送端又はインタラクティブ伝送端に対応し、各出力コントローラが、対応する記憶伝送端、バス伝送端又はインタラクティブ伝送端の入力ユニットから出力した入力データ及び出力制御信号を受信するように配置され、出力コントローラは、出力制御信号に基づいて導通され、入力データを出力するように配置される。
【0018】
１つの例示的な実施例において、データ伝送構造はさらに、少なくとも１つの入力制御信号を受信し、入力制御信号に対応するストロボパルスを生成するように配置される入力選択ユニットであって、ストロボパルスが入力制御信号で表す有効なポートに対応し、かつストロボパルスと入力制御信号との間に選択遅延が有する入力選択ユニットと、クロック端が入力選択ユニットに接続され、入力端が入力ユニットに接続され、出力端が出力ユニットに接続されるトリガユニットであって、ストロボパルスに基づいて、入力端が受信した入力データを出力端に伝送するように配置されるトリガユニットとを含む。
【0019】
１つの例示的な実施例において、入力選択ユニットは、少なくとも１つの入力制御信号を受信し、入力制御信号を受信すると、指示信号を生成するように配置されるトリガサブユニットと、トリガサブユニットに接続され、指示信号を遅延するように配置される遅延サブユニットと、遅延サブユニットに接続され、遅延された指示信号をストロボパルスに変換するように配置される変換サブユニットとを含む。
【0020】
いくつかの実施例において、データ伝送構造はさらにトリガユニットと入力ユニットとの間に設けられた反転ユニットをさらに含み、反転ユニットは、反転制御信号に基づいて、入力データを出力し、又は入力データを反転して出力するように配置される。
【0021】
１つの例示的な実施例において、反転ユニットは、反転制御信号を受信して、反転制御信号に基づいて第１の制御信号及び第２の制御信号を生成するように配置される反転制御サブユニットと、並列に接続された後、入力端が入力データを受信するように配置され、出力端がトリガユニットに接続される第１の選択サブユニット及び第２の選択サブユニットとを含み、第１の選択サブユニットは、第１の制御信号に基づいてオンにされ、入力データを反転して出力するように配置される。第２の選択サブユニットは、第２の制御信号に基づいてオンにされ、入力データを出力するように配置される。
【0022】
１つの例示的な実施例において、記憶伝送端は、第１の伝送端、第２の伝送端、第３の伝送端及び第４の伝送端を含む。バス伝送端は、第５の伝送端及び第６の伝送端を含む。インタラクティブ伝送端は、第７の伝送端及び第８の伝送端を含む。 第１の伝送端、第２の伝送端と第３の伝送端、第４の伝送端はそれぞれ第１のメモリアレイ及び第２のメモリアレイに接続され、かつ第１の伝送端と第３の伝送端は下位ビットデータを伝送するように配置され、第２の伝送端と第４の伝送端は上位ビットデータを伝送するように配置される。第５の伝送端と第６の伝送端は、所属するデータ伝送構造とデータバスとの間のデータインタラクション伝送を行うように配置される。第７の伝送端と第８の伝送端は２つのデータ伝送構造の間のデータインタラクション伝送を行うように配置される。
【0023】
１つの例示的な実施例において、第５の伝送端は、所属するデータ伝送構造とデータバスとの間のデータインタラクション伝送を行うように配置され、第６の伝送端は所属するデータ伝送構造のデータバスへの単方向データ伝送を行うように配置される。
【0024】
本開示の例示的な実施例はメモリをさらに提供し、上記実施例に係る記憶回路を採用してメモリアレイの設置を行うことにより、メモリのデータ読み書きの伝送効率を向上させて、データ伝送の正確性を保証する。
【図面の簡単な説明】
【0025】
本開示の一部を構成する図面は本開示のさらなる理解を提供するために用いられ、本開示の模式的な実施例及びその説明は本開示を説明するために用いられ、本開示を不当に限定するものではない。図面において、
【図1】本開示の１つの実施例に係る記憶回路の仮想の構成模式図である。
【図2】本開示の１つの実施例に係る記憶回路の具体的な構成模式図である。
【図3】本開示の１つの実施例に係る記憶回路の他の具体的な構成模式図である。
【図4】本開示の他の実施例に係るデータ伝送回路の構成模式図である。
【図5】本開示の他の実施例に係る制御モジュールの具体的な構成模式図である。
【図6】本開示の他の実施例に係るデータ伝送構造の具体的な接続方式の模式図である。
【図7】本開示の他の実施例に係るデータを読み出すときのデータ伝送構造の具体的な構成模式図である。
【図8】本開示の他の実施例に係るデータを書き込むときのデータ伝送構造の具体的な構成模式図である。
【発明を実施するための形態】
【0026】
本開示の実施例の目的、技術案及び利点をより明確にするために、以下は本開示の実施例における図面を参照して、本開示の実施例における技術案を明確で、完全に説明し、明らかに、説明された実施例は本開示の一部の実施例であり、全ての実施例ではない。本開示における実施例に基づいて、当業者が創造的労働をしない前提で獲得した全ての他の実施例は、いずれも本開示が保護する範囲に属する。説明すべきものとして、衝突しない場合、本開示における実施例及び実施例における特徴は互いに任意に組み合わられせることができる。
【0027】
図１は本実施例に係る記憶回路の仮想の構成模式図であり、図２は本実施例に係る記憶回路の具体的な構成模式図であり、図３は本実施例に係る記憶回路の他の具体的な構成模式図であり、以下に図面を参照して本実施例に係る記憶回路をさらに詳細に説明し、具体的には以下のとおりである。
【0028】
図１を参照し、記憶回路は、データ伝送領域１００に隣接して設けられ、
データ伝送領域１００と平行に設けられた少なくとも１つの記憶構造４００を含み、各記憶構造４００は、第１の方向Ｘに隣接して設けられた第１のメモリアレイ４０１及び第２のメモリアレイ４０２を含む。ここで、第１の方向Ｘはデータ伝送領域１００に近接する方向であり、かつ第１のメモリアレイ４０１とデータ伝送領域１００との距離は、第２のメモリアレイ４０２とデータ伝送領域１００との距離よりも小さく、つまり同じ記憶構造４００において、第１のメモリアレイ４０１がデータ伝送領域１００に近接して設けられ、第２のメモリアレイ４０２がデータ伝送領域１００から離れて設けられる。
データ伝送領域１００と平行に設けられた少なくとも１つの記憶構造４００を含み、各記憶構造４００は、第１の方向Ｘに隣接して設けられた第１のメモリアレイ４０１及び第２のメモリアレイ４０２を含む。ここで、第１の方向Ｘはデータ伝送領域１００に近接する方向であり、かつ第１のメモリアレイ４０１とデータ伝送領域１００との距離は、第２のメモリアレイ４０２とデータ伝送領域１００との距離よりも小さく、つまり同じ記憶構造４００において、第１のメモリアレイ４０１がデータ伝送領域１００に近接して設けられ、第２のメモリアレイ４０２がデータ伝送領域１００から離れて設けられる。
【0029】
第１のメモリアレイ４０１は、読み書きモジュール４１０及び転送モジュール４２０を含み、第１のメモリアレイ４０１が第１のメモリアレイ４０１における読み書きモジュール４１０に基づいてデータ伝送領域とデータインタラクションを行う。第２のメモリアレイ４０２は、読み書きモジュール４１０を含み、第２のメモリアレイ４０２が第２のメモリアレイ４０２における読み書きモジュール４１０及び第１のメモリアレイ４０１における転送モジュール４２０に基づいてデータ伝送領域１００とデータインタラクションを行う。
【0030】
すなわち本開示の実施例において、読み書きモジュール４１０は、所属するメモリアレイにおける記憶ユニットと直接インタラクションするように配置され、データ読み書き過程において、データ伝送領域１００から書き込まれた入力は、メモリアレイにおける複数の読み書きモジュール４１０を介して伝えられ、それによりメモリアレイにおける異なる記憶ユニットへの書き込みを実現する。データ伝送領域１００から距離が遠いメモリアレイに対して、データ伝送領域１００から距離が近いメモリアレイに転送モジュール４２０を設けることにより、データを対応するメモリアレイに迅速かつ正確に伝えることを実現する。
【0031】
具体的には、転送モジュール４２０の設置によって、第２のメモリアレイ４０２へのデータ読み書きは、データが第１のメモリアレイ４０１の読み書きモジュール４１０の転送を経過することを回避し、それにより第１のメモリアレイ４０１と第２のメモリアレイ４０２のデータ伝送経路を分離し、その後は第１のメモリアレイ４０１と第２のメモリアレイ４０２におけるデータを交互に読み書くことを実現することができ、さらに異なるメモリアレイのデータの読み出し遅延の差を減少させ、遅延の長い読み出しデータが遅延の短い読み出しデータを遮断することを回避し、データ伝送のマージンを向上させる。また、第１のメモリアレイ４０１と第２のメモリアレイ４０２のデータ伝送経路を分離することにより、データ読み書きを行う過程において、データが書き込み過程に属するか読み出し過程に属するかを判断すれだけで、データの伝送方向を確認することができ、同じデータ伝送経路を使用する場合、煩雑なデータ経路判断プロセスを回避し、それによりより高いデータ伝送レート、及びデータ伝送の正確性を達成する。
【0032】
図２を参照し、本実施例において、第１のメモリアレイ４０１及び第２のメモリアレイにおいて、第１の方向Ｘに連続的に設けられた偶数個の記憶ブロック４３０を含み、かつ隣接する２つずつの重複しない記憶ブロックが１つの読み書きモジュール４１０を共用し、読み書きモジュール４１０が、対応する２つの記憶ブロック４３０の間に設けられる。
【0033】
具体的には、各記憶ブロック４３０には複数の記憶ユニットが含まれ、記憶ブロック４３０は隣接して設けられた読み書きモジュール４１０を介してデータの読み書きを行う。より具体的には、記憶ブロック４３０には複数のワード線及び複数のビット線を含み、各記憶ユニットがいずれも１つのワード線及び１つのビット線に対応し、特定のワード線及びビット線を導通することにより、記憶ブロック４３０における目標記憶ユニットが読み書きモジュール４１０に接続され、さらに読み書きモジュール４１０が記憶ブロック４３０における異なる記憶ユニットに対するデータ読み書きを実現する。
【0034】
図２及び図３を参照すると、いくつかの実施例において、第１のメモリアレイ４０１における読み書きモジュール４１０と第２のメモリアレイ４０２における読み書きモジュールは共に第１の方向Ｘに沿って配列され、第１の方向Ｘに垂直する第２の方向において、転送モジュール４２０は読み書きモジュール４１０の反対側に設けられる。読み書きモジュール４１０と転送モジュール４２０を規則的に設けることにより、読み書きモジュール４１０と転送モジュール４２０との間のデータ伝送導線は規則的に設けられることができ、最も短いデータ伝送導線を介して、データ伝送導線の抵抗を低減し、データ伝送のレート及び正確性を向上させる。
【0035】
さらに、本実施例において、各読み書きモジュール４１０の反対側に転送モジュール４２０が設けられ、複数の転送モジュール４２０の間の近距離伝送及びデータの多重転送により、データの伝送過程においてエラーが発生する可能性を低減させる。
【0036】
説明すべきものとして、本実施例の図面における各読み書きモジュール４１０の反対側に転送モジュール４２０が設けられることは、本実施例を限定するものではなく、他の実施例において、転送モジュールの数を相応に減少させることができ、依然として上記技術的効果を実現することができる。
【0037】
具体的な回路設計において、読み書きモジュール４１０、転送モジュール４２０とデータ伝送領域１００との間のデータ伝送導線は隣接する電源導線の間に設けられ、電源導線は電源信号を受信して伝送し、第１のメモリアレイ４０１及び第２のメモリアレイ４０２に電源信号を提供するために用いられる。
【0038】
具体的には、第１のメモリアレイ４０１及び第２のメモリアレイ４０２における各記憶ユニットのデータ読み書きプロセスはいずれも充放電の過程を行う必要があり、記憶ユニットに対する充電はメモリの内部電源を利用する必要があり、すなわち記憶ユニットのレイアウトの設計過程において、対応する電源ネットワークを設けられて内部電源を接続する必要があり、電源ネットワークは異なる方向に沿って延伸する電源導線を含み、データ伝送導線を電源導線の間に設けられ、電源導線をシールド線として利用することができ、隣接するデータ伝送導線の間のデータ干渉を抑制するとともに、他のシールド線を追加する必要がなく、他のレイアウトを追加する必要がない。
【0039】
また、いくつかの実施例において、図２及び図３を参考し、データ伝送導線はさらに下位伝送導線及び上位データ導線を含み、ここで、下位伝送導線はメモリアレイにおける下位データを伝送するために用いられ、上位伝送導線はメモリアレイにおける上位データを伝送するために用いられる。
【0040】
１つの例において、メモリアレイが１６ｂｉｔのデータを一度に伝送すると、このとき、下位伝送導線は１～８ｂｉｔのデータを伝送するために用いられ、上位データ導線が９～１６ｂｉｔのデータを伝送するために用いられる。また、いくつかの実施例において、メモリアレイが一度に８ｂｉｔのデータを伝送するとき、下位伝送導線及び上位伝送導線は異なるメモリアレイに記憶されたデータを伝送するために用いられ、すなわち下位伝送導線及び上位伝送導線は、並列のデータ伝送導線としてデータ伝送を行うことにより、データの伝送効率及びデータ伝送の正確性をさらに向上させる。
【0041】
いくつかの実施例において、図３を参照し、記憶ブロック４３０は、第１の方向Ｘに垂直する第２の方向に連続的に設けられた複数の記憶サブブロック４４０をさらに含み、複数の記憶サブブロック４４０は同じ読み書きモジュール４１０を共用し、すなわちデータ伝送領域１００と平行する方向に設けられた同じ記憶ブロック４３０に属する複数の記憶サブブロック４４０は、隣接して設けられた読み書きモジュール４１０を共用する。
【0042】
説明すべきものとして、本実施例では、１つの記憶構造４００に第１のメモリアレイ４０１と第２のメモリアレイ４０２のみが含まれることを例として説明する。実際の応用において、記憶構造４００にさらに第３のメモリアレイを含んでもよく、このとき、第１のメモリアレイと第２のメモリアレイに対応する転送モジュール４２０を設けられ、それにより第３のメモリアレイのデータ読み書きを実現する。それに応じて、第４のメモリアレイなどをさらに設けることができる。つまりメモリアレイごとに異なるデータ伝送経路を設計する具体的な実施形態は、いずれも本特許の保護範囲に属するべきである。
【0043】
説明すべきものとして、本実施例では、平行に設けられた１つの記憶構造４００を例として説明したが、本実施例を限定するものではなく、他の実施例において、第１の方向Ｘにさらに複数の記憶構造を含み、かつ各記憶構造のデータ伝送方式は上記例示した記憶構造と同じである。
【0044】
本実施例では、転送モジュール４２０の設置によって、第２のメモリアレイ４０２へのデータ読み書くは、データが第１のメモリアレイ４０１の読み書きモジュール４１０の転送を経過することを回避し、それにより第１のメモリアレイ４０１と第２のメモリアレイ４０２のデータ伝送経路を分離し、その後は第１のメモリアレイ４０１と第２のメモリアレイ４０２におけるデータを交互に読み書くことを実現することができ、それにより異なるメモリアレイのデータの読み出し遅延の差を減少させ、遅延の長い読み出しデータが遅延の短い読み出しデータを遮断することを回避し、データ伝送のマージンを向上させる。また、第１のメモリアレイ４０１と第２のメモリアレイ４０２のデータ伝送経路を分離することにより、データ読み書きを行う過程において、データが書き込み過程に属するか読み出し過程に属するかを判断すれだけで、データの伝送方向を確認することができ、同じデータ伝送経路を使用する場合、煩雑なデータ経路判断プロセスを回避し、それによりより高いデータ伝送レート、及びデータ伝送の正確性を達成する。
【0045】
本実施例に係る各ユニットはいずれも論理ユニットであり、実際の応用において、１つの論理ユニットは１つの物理ユニットであってもよく、１つの物理ユニットの一部であってもよく、複数の物理ユニットの組み合わせで実現されてもよい。また、本開示の革新的な部分を強調するために、本実施例において本開示に記載の技術的問題の解決にあまり関係のないユニットを導入しないが、本実施例において他のユニットが存在しないことを意味するものではない。
【0046】
説明すべきものとして、上記実施例が提供する記憶回路に開示された特徴は、衝突しない場合に任意に組み合わせることができ、新たな記憶回路の実施例を得ることができる。
【0047】
本開示の他の実施例は、データ伝送回路を提供し、メモリのデータ読み書きの伝送効率を向上させる。
【0048】
図４は本実施例に係るデータ伝送回路の構成模式図であり、図５は本実施例に係る制御モジュールの具体的な構成模式図であり、図６は本実施例に係るデータ伝送構造の具体的な接続方式の模式図であり、図７は本実施例に係るデータを読み出すときのデータ伝送構造の具体的な構成模式図であり、図８は本実施例に係るデータを書き込むときのデータ伝送構造の具体的な構成模式図であり、以下に図面を参照して本実施例に係るデータ伝送回路をさらに詳細に説明し、具体的には以下のとおりである。
【0049】
図４を参照し、データ伝送回路は、データ伝送領域１００に設けられて、
少なくとも２つのデータ伝送構造１０１を含み、各データ伝送構造は少なくとも１つの上記実施例が提供する記憶回路に接続され、記憶回路のデータ読み書きに用いられる。
少なくとも２つのデータ伝送構造１０１を含み、各データ伝送構造は少なくとも１つの上記実施例が提供する記憶回路に接続され、記憶回路のデータ読み書きに用いられる。
【0050】
各データ伝送構造は記憶伝送端１１１、バス伝送端１１２及びインタラクティブ伝送端１１３を含み、ここで、記憶伝送端１１１は記憶領域１０２を接続するために用いられ、バス伝送端１１２はデータバス１０３を接続するために用いられ、インタラクティブ伝送端１１３は他のデータ伝送構造のインタラクティブ伝送端１１３を接続するために用いられる。
【0051】
ここで、記憶伝送端１１１から入力されたデータは、バス伝送端１１２又はインタラクティブ伝送端１１３を介して出力され、バス伝送端１１２から入力されたデータは、記憶伝送端１１１又はインタラクティブ伝送端１１３を介して出力され、インタラクティブ伝送端１１３から入力されたデータは、バス伝送端１１２又は記憶伝送端１１１を介して出力され、インタラクティブ伝送端１１３から入力されたデータは他のデータ伝送構造１０１におけるバス伝送端１１２又は記憶伝送端１１１から入力されたデータである。
【0052】
制御モジュール１０４は、データ伝送構造１０１に接続されて、所属するメモリから提供された入力制御信号及び調整制御信号を受信する。
【0053】
図５と併せて図４を参照し、制御モジュール１０４は、調整制御信号に基づいて、入力制御信号に遅延出力を行うことにより、入力制御信号に対応する出力制御信号を生成するように配置され、入力制御信号及び出力制御信号はデータ伝送構造１０１のデータ伝送経路を指示するために用いられる。
【0054】
ここで、調整制御信号はデータ伝送回路が所属するメモリに基づいて生成され、対応する入力制御信号と出力制御信号との間の遅延を制御するために用いられる。
【0055】
制御モジュール１０４により２つのデータ伝送構造１０１のデータ伝送経路を制御することで、異なるデータ伝送構造が交互にデータを伝送し、同じデータ伝送構造１０１に対応し、異なる記憶領域１０２のデータ伝送を実現することができ、多経路データの交互伝送により、データ伝送がよりコンパクトになり、それによりメモリのデータ伝送効率を向上させる。
【0056】
説明すべきものとして、他の実施例において、データ伝送構造の数は２より大きい任意の偶数であってもよく、２つずつのデータ伝送構造の間に上記データ伝送回路を構成し、それによりメモリのデータ伝送効率のさらなる向上を実現する。
【0057】
具体的には、入力制御信号と出力制御信号との間の信号遅延は調整制御信号により制御され、それは出力側が予め設定されたタイミングに対して早めに開く又は遅れて開くことを回避することに有利であり、データ伝送構造が対応する入力データを正確に出力することを保証する。いくつかの実施例において、図４及び図６を参照し、記憶伝送端１１１は、第１の伝送端Ａ、第２の伝送端Ｂ、第３の伝送端Ｃ及び第４の伝送端Ｄを含む。バス伝送端１１２は、第５の伝送端Ｅ及び第６の伝送端Ｆを含む。インタラクティブ伝送端１１３は、第７の伝送端Ｇ及び第８の伝送端Ｈを含む。
【0058】
第１の伝送端Ａ、第２の伝送端Ｂと第３の伝送端Ｃ、第４の伝送端Ｄは、所属するメモリの異なる記憶領域１０２に接続され、かつ第１の伝送端Ａと第３の伝送端Ｃは下位データを伝送するように配置され、第２の伝送端Ｂと第４の伝送端Ｄは上位データを伝送するように配置される。第５の伝送端Ｅと第６の伝送端Ｆは、所属するデータ伝送構造１０１とデータバス１０３との間のデータインタラクション伝送に用いられる。第７の伝送端Ｇと第８の伝送端Ｈは２つのデータ伝送構造１０１の間のデータインタラクション伝送に用いられる。
【0059】
説明すべきものとして、第１の伝送端Ａと第２の伝送端Ｂに対して、同じデータの上位データと下位データを伝送するために用いられてもよく、例えば１６ビットデータの伝送に対して、第１の伝送端Ａは下位８ビットのデータを伝送するために用いられ、第２の伝送端Ｂは上位８ビットのデータを伝送するために用いられる。第１の伝送端Ａと第２の伝送端Ｂは異なるデータを伝送するために用いられてもよく、例えば８ビットデータの伝送に対して、第１の伝送端Ａと第２の伝送端Ｂは異なるデータを伝送するために用いられる。
【0060】
さらに、いくつかの実施例において、第５の伝送端Ｅは所属するデータ伝送構造１０１とデータバス１０３との間のデータインタラクション伝送に用いられ、第６の伝送端Ｆは所属するデータ伝送構造１０１のデータバス１０３への単方向データ伝送に用いられる。第５の伝送端Ｅ及び第６の伝送端Ｆへの特別な設定により、データがデータバス１０３を介してデータ伝送構造１０１に入力されるとき、第５の伝送端Ｅを介してのみデータ入力が可能になり、第５の伝送端ＥにＥＣＣモジュールを設けることによりデータのオンチップＥＣＣ（ｏｎ ｄｉｅ ＥＣＣ）に対する検出を完了することができ、上記データ伝送回路を使用してデータ伝送を行う場合、ＥＣＣ検出に必要な回路レイアウト設置を追加することはない。
【0061】
いくつかの実施例において、図６と併せて図５を参照し、入力制御信号は、Ｓｅｌ Ａ、Ｓｅｌ Ｂ、Ｓｅｌ Ｃ、Ｓｅｌ Ｄ、Ｓｅｌ Ｅ、Ｓｅｌ Ｆ、Ｓｅｌ Ｇ及びＳｅｌ Ｈを含む。出力制御信号は、Ｄｒｖ Ａ、Ｄｒｖ Ｂ、Ｄｒｖ Ｃ、Ｄｒｖ Ｄ、Ｄｒｖ Ｅ、Ｄｒｖ Ｆ、Ｄｒｖ Ｇ及びＤｒｖ Ｈを含む。
【0062】
ここで、第１の伝送端Ａに対応する入力制御信号はＳｅｌ Ａであり、出力制御信号はＤｒｖ Ａである。第２の伝送端Ｂに対応する入力制御信号はＳｅｌ Ｂであり、出力制御信号はＤｒｖ Ｂである。第３の伝送端Ｃに対応する入力制御信号はＳｅｌ Ｃであり、出力制御信号はＤｒｖ Ｃである。第４の伝送端Ｄに対応する入力制御信号はＳｅｌ Ｄであり、出力制御信号はＤｒｖ Ｄである。第５の伝送端Ｅに対応する入力制御信号はＳｅｌ Ｅであり、出力制御信号はＤｒｖ Ｅである。第６の伝送端Ｆに対応する入力制御信号はＳｅｌ Ｆであり、出力制御信号はＤｒｖ Ｆである。第７の伝送端Ｇに対応する入力制御信号はＳｅｌ Ｇであり、出力制御信号はＤｒｖ Ｇである。第８の伝送端Ｈに対応する入力制御信号はＳｅｌ Ｈであり、出力制御信号はＤｒｖ Ｈである。
【0063】
図４及び図６を参照し、記憶伝送端１１１から入力されたデータは、バス伝送端１１２を介して出力されるか又はインタラクティブ伝送端１１３を介して出力され、すなわち第１の伝送端Ａ、第２の伝送端Ｂ、第３の伝送端Ｃ及び第４の伝送端Ｄから読み出されたデータは、第５の伝送端Ｅ及び第６の伝送端Ｆを介して読み出されるか又は第７の伝送端Ｇ及び第８の伝送端Ｈを介して読み出される。
【0064】
バス伝送端１１２から入力されたデータは、記憶伝送端１１１を介して出力されるか又はインタラクティブ伝送端１１３を介して出力され、すなわち第５の伝送端Ｅから書き込むデータは、第１の伝送端Ａ、第２の伝送端Ｂ、第３の伝送端Ｃ及び第４の伝送端Ｄを介して書き込まれるか又は第７の伝送端Ｇ及び第８の伝送端Ｈを介して書き込まれる。
【0065】
インタラクティブ伝送端１１３から入力されたデータは、バス伝送端１１２を介して出力されるか又は記憶伝送端１１１を介して出力され、すなわち第７の伝送端Ｇ及び第８の伝送端Ｈから入力されたデータは、第１の伝送端Ａ、第２の伝送端Ｂ、第３の伝送端Ｃ及び第４の伝送端Ｄを介して書き込まれるか又は第５の伝送端Ｅ及び第６の伝送端Ｆを介して読み出される。
【0066】
図７及び図８を参考し、データ伝送構造１０１は、少なくとも１つの入力データ及び入力制御信号を受信し、入力制御信号に基づいて、入力制御信号に対応する入力データを出力するように配置される入力ユニット２０１と、
入力ユニット２０１から出力された入力データ及び少なくとも１つの出力制御信号を受信し、出力制御信号で表す有効なポートに基づいて入力データを出力するように配置される出力ユニット２０３と、
出力ユニット２０３に接続され、出力ユニット２０３から出力された入力データをラッチするように配置されるラッチユニット２０４とを含む。
入力ユニット２０１から出力された入力データ及び少なくとも１つの出力制御信号を受信し、出力制御信号で表す有効なポートに基づいて入力データを出力するように配置される出力ユニット２０３と、
出力ユニット２０３に接続され、出力ユニット２０３から出力された入力データをラッチするように配置されるラッチユニット２０４とを含む。
【0067】
入力ユニット２０１は、複数の入力コントローラ２１１を含み、各入力コントローラ２１１が記憶伝送端１１１、バス伝送端１１２又はインタラクティブ伝送端１１３に対応し、各入力コントローラ２１１が対応する記憶伝送端１１１、バス伝送端１１２又はインタラクティブ伝送端１１３の入力データ及び入力制御信号を受信するように配置され、入力コントローラ２１１が、入力制御信号に基づいて対応するポートを導通し、これにより対応するポートの入力データを出力するように配置される。
【0068】
具体的には、データの読み出しに対して、図７を参照し、読み出しデータは第１の伝送端Ａ、第２の伝送端Ｂ、第３の伝送端Ｃ又は第４の伝送端Ｄを介して当該データ伝送構造１０１に接続された記憶領域のデータを読み出し、第７の伝送端Ｇ及び第８の伝送端Ｈを介して他のデータ伝送構造１０１に接続された記憶領域のデータを読み出してもよい。
【0069】
ここで、第１の伝送端Ａの入力データＤａｔａ Ａは１つの入力コントローラ２１１に接続され、当該入力コントローラは入力制御信号Ｓｅｌ Ａにより制御され、入力制御信号Ｓｅｌ Ａを受信すると、第１の伝送端Ａの入力データＤａｔａ Ａを出力する。第２の伝送端Ｂの入力データＤａｔａ Ｂは１つの入力コントローラ２１１に接続され、当該入力コントローラは入力制御信号Ｓｅｌ Ｂにより制御され、入力制御信号Ｓｅｌ Ｂを受信すると、第２の伝送端Ｂの入力データＤａｔａ Ｂを出力する。第３の伝送端Ｃの入力データＤａｔａ Ｃは１つの入力コントローラ２１１に接続され、当該入力コントローラは入力制御信号Ｓｅｌ Ｃにより制御され、入力制御信号Ｓｅｌ Ｃを受信すると、第３の伝送端Ｃの入力データＤａｔａ Ｃを出力する。第４の伝送端Ｄの入力データＤａｔａ Ｄは１つの入力コントローラ２１１に接続され、当該入力コントローラは入力制御信号Ｓｅｌ Ｄにより制御され、入力制御信号Ｓｅｌ Ｄを受信すると、第４の伝送端Ｄの入力データＤａｔａ Ｄを出力する。第７の伝送端Ｇの入力データＤａｔａ Ｇは１つの入力コントローラ２１１に接続され、当該入力コントローラは入力制御信号Ｓｅｌ Ｇにより制御され、入力制御信号Ｓｅｌ Ｇを受信すると、第７の伝送端Ｇの入力データＤａｔａ Ｇを出力する。第８の伝送端Ｈの入力データＤａｔａ Ｈは１つの入力コントローラ２１１に接続され、当該入力コントローラは入力制御信号Ｓｅｌ Ｈにより制御され、入力制御信号Ｓｅｌ Ｈを受信すると、第８の伝送端Ｈの入力データＤａｔａ Ｈを出力する。
【0070】
具体的には、データの書き込みに対して、図８を参照し、書き込みデータは第５の伝送端Ｅを介して当該データ伝送構造１０１に書き込まれ、第７の伝送端Ｇ及び第８の伝送端Ｈを介して他のデータ伝送構造１０１により受信された書き込みデータを書き込んでもよい。
【0071】
ここで、第５の伝送端Ｅの入力データＤａｔａ Ｅは１つの入力コントローラ２１１に接続され、当該入力コントローラは入力制御信号Ｓｅｌ Ｅにより制御され、入力制御信号Ｓｅｌ Ｅを受信すると、第５の伝送端Ｅの入力データＤａｔａ Ｅを出力する。第７の伝送端Ｇの入力データＤａｔａ Ｇは１つの入力コントローラ２１１に接続され、当該入力コントローラは入力制御信号Ｓｅｌ Ｇにより制御され、入力制御信号Ｓｅｌ Ｇを受信すると、第７の伝送端Ｇの入力データＤａｔａ Ｇを出力する。第８の伝送端Ｈの入力データＤａｔａ Ｈは１つの入力コントローラ２１１に接続され、当該入力コントローラは入力制御信号Ｓｅｌ Ｈにより制御され、入力制御信号Ｓｅｌ Ｈを受信すると、第８の伝送端Ｈの入力データＤａｔａ Ｈを出力する。
【0072】
いくつかの実施例において、さらにマスクユニット２０２をさらに含み、前記マスクユニット２０２は第５の伝送端Ｅの入力データＤａｔａ Ｅに基づいてマスクデータＤＭを生成するように配置され、マスクデータＤＭは第５の伝送端Ｅに対応する入力コントローラ２１１を介してデータ入力を行うことにより、データバス１０３上のデータに対する選択入力を実現する。
【0073】
具体的には、メモリはデータマスク機能及びデータ反転機能を含み、データマスクが有効である場合、対応する８ビットのデータが書き込まれず、書き込まれた８ビットのデータにおいて１は過半数を占める場合、伝送チャネルが１よりも０の方を伝送することが省電力である場合、書き込まれた８ビットのデータを反転する。同時にデータマスク（ｄａｔａ ｍａｓｋ，ＤＭ）とデータ反転（ｄａｔａｂｕｓ ｉｎｖｅｒｓｉｏｎ，ＤＢＩ）機能をオンにする場合、データマスク信号とデータ反転信号はいずれも同じデータポートを利用する必要があるため、データマスク信号とデータ反転信号のうちの１つの信号を選択し入力することしかできず、本開示は入力データ反転信号を選択し、つまり、データ書き込みを行うとき、入力データはデータ反転信号と共にデータ伝送構造に伝送され、データ反転信号が有効であるとき、同期入力を表す入力データＤａｔａ Ｅは反転する必要があり、入力データＤａｔａ Ｅを書き込まなければ反転する必要がなく、したがって、データ反転信号が有効であることはさらに入力データＤａｔａ Ｅを書き込む必要があることを表す。データ反転信号が無効であるとき、入力データが正常に入力されば、入力データにおける０は過半数を占めるべきであり、すなわち、データ反転信号が無効であるとき、入力データにおける０が半数又は半数以上を占めるか否かを検出する必要があり、半数又は半数以上を占めると、データ反転を経ず正常に入力され、０が少数を占めて１が過半数を占めると、この時に入力データが表すのはデータマスク信号が有効であり、対応する８ビットの入力データを遮断し、メモリアレイに記憶しないことを説明する。
【0074】
すなわち、データ反転信号が有効である場合、第５の伝送端Ｅは書き込む対象としての８ビットの生データを受信し、反転ユニット２０７は反転制御信号ＤＢＩを受信し、この時の反転制御信号ＤＢＩはデータ反転信号が有効であることを表し、例えば反転制御信号ＤＢＩが１であり、かつ入力ユニット２０１が入力したデータを反転して出力ユニット２０３に出力する。データ反転信号が無効である場合、Ｄａｔａ Ｅの内容に基づいて第５の伝送端Ｅが書き込む対象としての８ビットの生データ又はマスクデータＤＭを受信することを確定し、具体的には、データ反転信号が無効である場合、マスクユニット２０２を介して入出力Ｄａｔａ Ｅをコンパイルし、データマスク信号が有効であるか否かを判断し（有効が１であり、無効が０であると仮定する）、データマスクＤＭが有効であることを表すと、８ビットの生データを書き込む必要がないと説明し、この時に第５の伝送端ＥはマスクデータＤＭを受信し、データマスクＤＭが無効を表すと、８ビットの生データを書き込む必要があることを表し、この時に第５の伝送端Ｅは入力データＤａｔａ Ｅを受信する。
【0075】
説明すべきこととして、任意のデータ伝送構造は対応する第５の伝送端Ｅが入力するデータのみを反転させ、つまりデータ書き込みを行う場合、反転制御サブユニット２２１が受信した反転制御信号ＤＢＩは、入力データＤａｔａ Ｅに対応する反転制御信号のみであり、入力データＤａｔａ Ｇ及びＤａｔａ Ｈに対応する反転制御信号ではない。これは第７の入力端Ｓｅｌ Ｇ及び第８の入力端Ｓｅｌ Ｈによって入力されたデータ、つまりデータバス１０３が他のデータ伝送構造を介して入力されたデータに対して、この時に入力データが他のデータ伝送構造の反転ユニット２０７において上記データ反転過程を完了したためである。
【0076】
出力ユニット２０３は、複数の出力コントローラ２１２を含み、各出力コントローラ２１２が記憶伝送端１１１、バス伝送端１１２又はインタラクティブ伝送端１１３に対応し、各出力コントローラ２１２が対応する記憶伝送端１１１、バス伝送端１１２又はインタラクティブ伝送端１１３の入力データ及び出力制御信号を受信するように構成され、出力コントローラ２１２が、出力制御信号に基づいてオンにされ、これにより入力データを出力するように構成される。
【0077】
具体的には、データの読み出しに対して、図７を参照し、読み出しデータは第５の伝送端Ｅ又は第６の伝送端Ｆを介してデータバス１０３に読み出され、第７の伝送端Ｇ及び第８の伝送端Ｈにより他のデータ伝送構造１０１に読み出され、最終的に他のデータ伝送構造１０１に対応する第５の伝送端Ｅ又は第６の伝送端Ｆを介して対応する他のデータバス１０３に読み出される。
【0078】
ここで、第５の伝送端Ｅに接続された出力コントローラ２１２は出力制御信号Ｄｒｖ Ｅにより制御され、出力制御信号Ｄｒｖ Ｅを受信すると、データを第５の伝送端Ｅを介して出力する。第７の伝送端Ｇに接続された出力コントローラ２１２は出力制御信号Ｄｒｖ Ｇにより制御され、出力制御信号Ｄｒｖ Ｇを受信すると、データを第７の伝送端Ｇを介して出力する。第８の伝送端Ｈに接続された出力コントローラ２１２は出力制御信号Ｄｒｖ Ｈにより制御され、出力制御信号Ｄｒｖ Ｈを受信すると、データを第８の伝送端Ｈを介して出力する。
【0079】
具体的には、データの書き込みに対して、図８を参照し、書き込みデータは第１の伝送端Ａ、第２の伝送端Ｂ、第３の伝送端Ｃ又は第４の伝送端Ｄを介して当該データ伝送構造１０１に接続された記憶領域に書き込まれ、第７の伝送端Ｇ及び第８の伝送端Ｈを介して他のデータ伝送構造１０１に接続された記憶領域に書き込まれてもよい。
【0080】
ここで、第１の伝送端Ａに接続された出力コントローラ２１２は出力制御信号Ｄｒｖ Ａにより制御され、出力制御信号Ｄｒｖ Ａを受信すると、データを第１の伝送端Ａにより出力する。第２の伝送端Ｂに接続された出力コントローラ２１２は出力制御信号Ｄｒｖ Ｂにより制御され、出力制御信号Ｄｒｖ Ｂを受信すると、データを第２の伝送端Ｂにより出力する。第３の伝送端Ｃに接続された出力コントローラ２１２は出力制御信号Ｄｒｖ Ｃにより制御され、出力制御信号Ｄｒｖ Ｃを受信すると、データを第３の伝送端Ｃにより出力する。第４の伝送端Ｄに接続された出力コントローラ２１２は出力制御信号Ｄｒｖ Ｄにより制御され、出力制御信号Ｄｒｖ Ｄを受信すると、データを第４の伝送端Ｄにより出力する。第７の伝送端Ｇに接続された出力コントローラ２１２は出力制御信号Ｄｒｖ Ｇにより制御され、出力制御信号Ｄｒｖ Ｇを受信すると、データを第７の伝送端Ｇにより出力する。第８の伝送端Ｈに接続された出力コントローラ２１２は出力制御信号Ｄｒｖ Ｈにより制御され、出力制御信号Ｄｒｖ Ｈを受信すると、データを第８の伝送端Ｈにより出力する。
【0081】
本実施例において、ラッチユニット２０４は、端から端まで接続された第１のインバータ２１４及び第２のインバータ２１３を含み、かつ第１のインバータ２１４の入力端及び第２のインバータ２１３の出力端が出力ユニット２０３の出力端と並列接続され、ラッチユニット２０４を介して出力ユニット２０３の出力端と並列接続されることにより、出力ユニット２０３が出力したデータの保存を実現する。説明すべきものとして、他の実施例において、ラッチユニットは、端から端まで接続された第１のインバータ及び第２のインバータを含み、かつ第１のインバータの入力端及び第２インバータの出力端が入力ユニットの出力ポートと直列接続され、ラッチユニットを介して出力ユニットの出力端と直列接続されることにより、出力ユニットの出力データに対する反転ラッチを実現し、後続にインバータに直列接続することにより、出力ユニットの出力データの保存を実現する。
【0082】
いくつかの実施例において、さらにデータの入力を遅延することにより、データが多重伝送過程における正確性をさらに保証する。
【0083】
【0084】
ここで、入力選択ユニット２０５は、少なくとも１つの入力制御信号を受信し、入力制御信号に対応するゲートパルスを生成し、ゲートパルスが入力制御信号が表した有効なポートに対応し、かつゲートパルスと入力制御信号との間に選択遅延を有する。トリガユニット２０６は、クロック端に入力選択ユニット２０５が接続され、入力端に入力ユニット２０１が接続され、出力端に出力ユニット２０３が接続され、ゲートパルスに基づいて、入力端で受信された入力データを出力端に伝送するように構成される。
【0085】
入力選択ユニット２０５は、少なくとも１つの入力制御信号を受信し、入力制御信号を受信すると、指示信号を生成するように構成されるトリガサブユニット２１５と、トリガサブユニット２１５に接続され、指示信号に遅延を行うように構成される遅延サブユニット２１６と、遅延サブユニット２１６に接続され、遅延された指示信号をゲートパルスに変換するように構成される変換サブユニット２１７とを含む。
【0086】
遅延サブユニット２１６を介して指示信号に遅延を行い、データ伝送構造が対応する入力データを正確に出力することを保証する。遅延サブユニット２１６の具体的な遅延パラメータは遅延サブユニット２１６が属するメモリに基づいて設定され、いくつかの実施例において、遅延サブユニット２１６の具体的な遅延パラメータは作業者により調整されることができる。
【0087】
本実施例においてトリガサブユニット２１５はＯＲゲートにより実現され、データを読み出すときに、図７を参照し、入力制御信号Ｓｅｌ Ａ、Ｓｅｌ Ｂ、Ｓｅｌ Ｃ、Ｓｅｌ Ｄ、Ｓｅｌ Ｇ又はＳｅｌ Ｈはトリガサブユニット２１５に入力され、トリガサブユニット２１５は入力制御信号Ｓｅｌ Ａ、Ｓｅｌ Ｂ、Ｓｅｌ Ｃ、Ｓｅｌ Ｄ、Ｓｅｌ Ｇ又はＳｅｌ Ｈの有効レベルに基づいて指示信号を生成し、指示信号は遅延サブユニット２１６により遅延された後、変換サブユニット２１７によってゲートパルスに変換されてトリガユニット２０６を駆動する。データを書き込むときに、図５を参照し、入力制御信号Ｓｅｌ Ｅ、Ｓｅｌ Ｇ又はＳｅｌ Ｈはトリガサブユニット２１５に入力され、トリガサブユニット２１５は入力制御信号Ｓｅｌ Ｅ、Ｓｅｌ Ｇ又はＳｅｌ Ｈの有効レベルに基づいて指示信号を生成し、指示信号は遅延サブユニット２１６により遅延された後、変換サブユニット２１７によってゲートパルスに変換されてトリガユニット２０６を駆動する。
【0088】
いくつかの実施例において、トリガユニットはＤトリガで構成される。
【0089】
いくつかの実施例において、データ伝送構造１０１は、トリガユニット２０６と入力ユニット２０１との間に設けられ、反転制御信号に基づいて、入力データを出力し、又は入力データを反転して出力するように構成される反転ユニット２０７をさらに含む。
【0090】
データを量子化した後に反転制御信号を出力し、反転ユニットを介してデータを直接に出力するか又は反転した後に出力することにより、データ伝送構造１０１のデータエネルギー消費を低減する。具体的には、データを伝送するときに低レベルのエネルギー消費が少なく、低レベルでデータを伝送することにより、エネルギー消費を節約することができ、データを量子化することにより、データにおける高レベルデータが低レベルデータよりも多い場合、反転制御信号によりデータを反転して伝送するように制御し、データにおける高レベルデータが低レベルデータより少ない場合、反転制御信号によりデータを直接に伝送するように制御する。
【0091】
図７及び図８を参照し、反転ユニット２０７は、反転制御信号を受信して、反転制御信号に基づいて第１の制御信号及び第２の制御信号を生成するように構成される反転制御サブユニット２２１と、第１の選択サブユニット２２２及び第２の選択サブユニット２２３であって、第１の選択サブユニット２２２及び第２の選択サブユニット２２３が並列に接続された後、それらの入力端が入力データを受信するように構成され、それらの出力端がトリガユニット２０６に接続される第１の選択サブユニット２２２及び第２の選択サブユニット２２３とを含み、第１の選択サブユニット２２２は、第１の制御信号に基づいてオンにされ、入力データを反転して出力するように構成される。第２の選択サブユニット２２３は、第２の制御信号に基づいてオンにされ、入力データを直接に出力するように構成される。
【0092】
説明すべきこととして、第１の制御信号及び第２の制御信号は２つの信号として第１の選択サブユニット２２２及び第２の選択サブユニット２２３を駆動してもよく、同じ信号の高レベル及び低レベルとして第１の選択サブユニット２２２及び第２の選択サブユニット２２３を駆動してもよい。
【0093】
図７を参照し、いくつかの実施例において、反転ユニット２０７は、入力データを受信して、入力データに基づいて反転制御信号を生成するように構成される判断サブユニット２２４をさらに含む。
【0094】
本実施例は制御モジュール１０４により２つのデータ伝送構造１０１のデータ伝送経路を制御することにより、異なるデータ伝送構造が交互にデータを伝送し、同じデータ伝送構造１０１に対応し、異なる記憶領域１０２のデータ伝送を実現することができ、多重化データの交互伝送により、データ伝送がよりコンパクトになり、それによりメモリのデータ伝送効率を向上させる。
【0095】
説明すべきものとして、本実施例で言及した信号駆動方式は信号が存在するか否かを例として説明し、具体的な応用において、信号が存在するか否かに基づいて駆動してもよく、信号の高レベル又は低レベルに基づいて駆動してもよく、つまり信号が存在すると、信号のレベルが有効レベルであるか否かに基づいて駆動する。
【0096】
本実施例に係る各ユニットはいずれも論理ユニットであり、実際の応用において、１つの論理ユニットは１つの物理ユニットであってもよく、１つの物理ユニットの一部であってもよく、複数の物理ユニットの組み合わせで実現されてもよい。また、本開示の革新的な部分を強調するために、本実施例において本開示が提案する技術的問題を解決することとあまり関係のないユニットを導入しないが、本実施例において他のユニットが存在しないことを示すものではない。
【0097】
説明すべきものとして、上記実施例が提供するデータ伝送回路に開示された特徴は、衝突しない場合に任意に組み合わせることができ、新たなデータ伝送回路実施例を得ることができる。
【0098】
本開示の他の実施例はメモリを提供し、上記実施例に係る記憶回路を採用してメモリアレイの設置を行うことにより、メモリのデータ読み書きの伝送効率を向上させて、データ伝送の正確性を保証する。
【0099】
いくつかの実施例において、メモリはダイナミックランダムアクセスメモリＤＲＡＭチップであり、ここで、ダイナミックランダムアクセスメモリＤＲＡＭチップのメモリはＤＤＲ ２メモリ規格に合致する。
【0100】
いくつかの実施例において、メモリはダイナミックランダムアクセスメモリＤＲＡＭチップであり、ここで、ダイナミックランダムアクセスメモリＤＲＡＭチップのメモリはＤＤＲ３メモリ規格に合致する。
【0101】
いくつかの実施例において、メモリはダイナミックランダムアクセスメモリＤＲＡＭチップであり、ここで、ダイナミックランダムアクセスメモリＤＲＡＭチップのメモリはＤＤＲ４メモリ規格に合致する。
【0102】
いくつかの実施例において、メモリはダイナミックランダムアクセスメモリＤＲＡＭチップであり、ここで、ダイナミックランダムアクセスメモリＤＲＡＭチップのメモリはＤＤＲ５メモリ規格に合致する。
【0103】
当業者であれば、本開示の実施例は、方法、装置（機器）、又はコンピュータプログラム製品として提供できることを理解できる。そこで、本開示は完全なハードウェア実施例、完全なソフトウェア実施例、又はソフトウェアとハードウェアを組み合わせる実施例の形式を採用することができる。さらに、本開示はコンピュータ使用可能なプログラムコードを含む１つ以上のコンピュータ使用可能な記憶媒体に実施されたコンピュータプログラム製品の形式を採用することができる。コンピュータ記憶媒体は情報（例えばコンピュータ可読命令、データ構造、プログラムモジュール又は他のデータ）を記憶するための任意の方法又は技術において実施される揮発性及び不揮発性、除去可能及び除去不可な媒体を含み、それはＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリ又は他のメモリ技術、ＣＤ－ＲＯＭ、デジタル多機能ディスク（ＤＶＤ）又は他の光ディスク記憶、磁気ボックス、磁気テープ、磁気ディスク記憶又は他の磁気記憶装置、又は所望の情報を記憶しかつコンピュータによりアクセス可能な任意の他の媒体などを含むがそれらに限定されない。また、当業者であれば、通信媒体は一般的にコンピュータ可読命令、データ構造、プログラムモジュール又は搬送波又は他の伝送機構のような変調データ信号における他のデータを含み、かつ任意の情報伝送媒体を含んでもよい。
【0104】
本開示は本開示の実施例に係る方法、装置（機器）及びコンピュータプログラム製品のフローチャート及び／又はブロック図を参照して説明される。コンピュータプログラム命令によりフローチャート及び／又はブロック図における各フロー及び／又はブロック、並びにフローチャート及び／又はブロック図におけるフロー及び／又はブロックの組み合わせを実現することができると理解すべきである。これらのコンピュータプログラム命令を汎用コンピュータ、専用コンピュータ、組み込みプロセッサ又は他のプログラム可能なデータ処理装置のプロセッサに提供して１つの機器を生成することにより、コンピュータ又は他のプログラム可能なデータ処理機器のプロセッサによって実行された命令はフローチャートの１つのフロー又は複数のフロー及び／又はブロック図の１つのブロック又は複数のブロックに指定された機能を実現するための装置を生成する。
【0105】
これらのコンピュータプログラム命令はコンピュータ又は他のプログラム可能なデータ処理機器が特定の方式で動作するように案内できるコンピュータ可読メモリに記憶されてもよく、それにより当該コンピュータ可読メモリに記憶された命令は命令装置を含む製造品を生成し、当該命令装置はフローチャートの１つの流れ又は複数の流れ及び／又はブロック図の１つのブロック又は複数のブロックに指定された機能を実現する。
【0106】
これらのコンピュータプログラム命令はコンピュータ又は他のプログラム可能なデータ処理機器にロードされてもよく、それによりコンピュータ又は他のプログラム可能な機器で一連の操作ステップを実行してコンピュータで実現された処理を生成し、それによりコンピュータ又は他のプログラム可能な機器で実行された命令はフローチャートの１つのフロー又は複数のフロー及び／又はブロック図の１つのブロック又は複数のブロックに指定された機能を実現するためのステップを提供する。
【0107】
本開示では、用語「含む」、「含まれる」又はその他の任意のバリエーションは、一連の要素を含む物品又は機器がそれらの要素だけでなく、明示的にリストされない他の要素も含むように、非排他的な包含を含むことを意図しており、又はそのような物品又は機器に固有の要素も含む。これ以上制限がない場合には、文「～を含む」によって制限される要素は、その要素を含む物品又は機器に他の同じ要素が存在することを除外しない。
【0108】
本開示の好ましい実施例を説明したが、当業者は、基本的な創造性概念を知ると、これらの実施例に追加の変更及び修正を加えることができる。したがって、添付の特許請求の範囲は、好ましい実施例及び本開示の範囲に入るすべての変更及び修正を含むと解釈することを意図する。
【0109】
明らかに、当業者は、本開示の精神と範囲から逸脱することなく、本開示に対して様々な変更と変形を行うことができる。このように、本開示のこれらの修正および変形が本開示の請求項及びその同等の技術の範囲内に属する場合、本開示の意図もこれらの変更及び変形を含む。
【産業上の利用可能性】
【0110】
本開示に係る記憶回路は、メモリのデータ読み書きの伝送効率を向上させて、データ伝送の正確性を保証することができる。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【手続補正書】
【提出日】2022-07-07
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【0001】
本開示は記憶回路、データ伝送回路及びメモリに関するが、これらに限定されない。
【0002】
ダイナミックランダムアクセスメモリ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ，ＤＲＡＭ）はデータ不揮発性、省電力、体積が小さく、及び機械的構造がないなどの特性を有し、移動機器の記憶機器として好適である。
【0003】
技術の進歩に伴い、消費者の移動機器に対する性能要求がますます高くなり、記憶機器の伝送速度は記憶機器が優れているかどうかを評価するキーパラメータとなる。
【発明の概要】
【発明が解決しようとする課題】
【0004】
関連技術に存在する問題を克服するために、本開示は記憶回路、データ伝送回路及びメモリを提供することにより、メモリのデータ読み書きの伝送効率を向上させて、データ伝送の正確性を保証する。
【0005】
本開示の例示的な実施例において記憶回路が提供され、データ伝送領域に隣接して設けられ、データ伝送領域に平行するように設けられた少なくとも１つの記憶構造を含み、各記憶構造は、第１の方向に隣接して設けられた第１のメモリアレイ及び第２のメモリアレイを含む。第１のメモリアレイとデータ伝送領域との距離は、第２のメモリアレイとデータ伝送領域との距離よりも小さく、第１の方向はデータ伝送領域に近接する方向である。第１のメモリアレイには読み書きモジュール及び転送モジュールが含まれ、第２のメモリアレイには読み書きモジュールが含まれ、第１のメモリアレイは、第１のメモリアレイにおける読み書きモジュールに基づいて、データ伝送領域とデータインタラクションを行う。第２のメモリアレイは、第２のメモリアレイにおける読み書きモジュール及び第１のメモリアレイにおける転送モジュールに基づいてデータ伝送領域とデータインタラクションを行う。
【0006】
転送モジュールの設置によって、第２のメモリアレイへのデータの読み書きは、データが第１のメモリアレイの読み書きモジュールの転送を経過することを回避し、それにより第１のメモリアレイと第２のメモリアレイのデータ伝送経路を分離し、その後は第１のメモリアレイと第２のメモリアレイにおけるデータを交互に読み書くことを実現することができ、さらに異なるメモリアレイのデータの読み出し遅延の差を減少させ、遅延の長い読み出しデータが遅延の短い読み出しデータを遮断することを回避し、データ伝送のマージンを向上させる。また、第１のメモリアレイと第２のメモリアレイのデータ伝送経路を分離することにより、データ読み書きを行う過程において、データが書き込み過程に属するか読み出し過程に属するかを判断すれだけで、データの伝送方向を確認することができ、同じデータ伝送経路を使用する場合、煩雑なデータ経路判断プロセスを回避し、それによりより高いデータ伝送レート、及びデータ伝送の正確性を達成する。
【0007】
１つの例示的な実施例では、第１のメモリアレイ及び第２のメモリアレイにおいて、第１の方向に連続的に設けられた偶数個の記憶ブロックを含み、かつ隣接する２つずつの重複しない記憶ブロックが１つの読み書きモジュールを共用し、読み書きモジュールが対応する２つの記憶ブロックの間に設けられる。
【0008】
１つの例示的な実施例において、記憶ブロックは、第１の方向に垂直する第２の方向に連続的に設けられた複数の記憶サブブロックをさらに含み、複数の記憶サブブロックは同じ読み書きモジュールを共用する。
【0009】
１つの例示的な実施例において、第１のメモリアレイにおける読み書きモジュールと第２のメモリアレイにおける読み書きモジュールは共に第１の方向に沿って配列され、第１の方向に垂直する第２の方向において、転送モジュールは読み書きモジュールの反対側に設けられる。読み書きモジュールと転送モジュールを規則的に設けることにより、読み書きモジュールと転送モジュールとの間のデータ伝送導線は規則的に設けられることができ、最も短いデータ伝送導線を介して、データ伝送導線の抵抗を低減し、データ伝送のレート及び正確性を向上させる。
【0010】
１つの例示的な実施例において、各読み書きモジュールの反対側に１つの転送モジュールが設けられ、複数の転送モジュールの間の近距離伝送及びデータの多重転送により、データの伝送過程においてエラーが発生する可能性を低減させる。
【0011】
１つの例示的な実施例において、読み書きモジュール、転送モジュールとデータ伝送領域との間のデータ伝送導線は隣接する電源導線の間に設けられ、電源導線は、電源信号を受信して伝送し、第１のメモリアレイ及び第２のメモリアレイに電源信号を提供するように構成されている。データ伝送導線を電源導線の間に設けることで、メモリアレイが占有するレイアウト面積をさらに増大させることはない。
【0012】
１つの例示的な実施例において、データ伝送導線は下位伝送導線及び上位データ導線を含み、ここで、下位伝送導線はメモリアレイにおける下位データを伝送するように配置され、上位伝送導線はメモリアレイにおける上位データを伝送するように配置される。これにより、データの伝送効率及びデータ伝送の正確性をさらに向上させる。
【0013】
本開示の例示的な実施例において、データ伝送回路がさらに提供され、当該データ伝送回路は、データ伝送領域に設けられ、少なくとも２つのデータ伝送構造を含み、各データ伝送構造は少なくとも１つの上記実施例が提供する記憶回路に接続され、記憶回路のデータ読み書きを行うように配置される。各データ伝送構造は記憶伝送端、バス伝送端及びインタラクティブ伝送端を含み、ここで、記憶伝送端は記憶回路を接続するように配置され、バス伝送端はデータバスを接続するように配置され、インタラクティブ伝送端は他のデータ伝送構造を接続するように配置される。記憶伝送端から入力されたデータは、バス伝送端又はインタラクティブ伝送端を介して出力され、バス伝送端から入力されたデータは、記憶伝送端又はインタラクティブ伝送端を介して出力され、インタラクティブ伝送端から入力されたデータは、バス伝送端又は記憶伝送端を介して出力される。ここで、インタラクティブ伝送端から入力されたデータは、他のデータ伝送構造におけるバス伝送端又は記憶伝送端から入力されたデータである。制御モジュールは、データ伝送構造に接続されて、所属するメモリから提供された入力制御信号及び調整制御信号を受信する。制御モジュールは、調整制御信号に基づいて、入力制御信号に遅延出力を行うことにより、入力制御信号に対応する出力制御信号を生成するように配置され、入力制御信号及び出力制御信号はデータ伝送構造のデータ伝送経路を指示するように配置される。
【0014】
１つの例示的な実施例において、データ伝送構造は、少なくとも１つの入力データ及び入力制御信号を受信し、入力制御信号に基づいて、入力制御信号に対応する入力データを出力するように配置される入力ユニットと、入力ユニットから出力された入力データ及び少なくとも１つの出力制御信号を受信し、出力制御信号で表す有効なポートに基づいて入力データを出力するように配置される出力ユニットと、出力ユニットに接続され、出力ユニットから出力された入力データをラッチするように配置されるラッチユニットとを含む。
【0015】
１つの例示的な実施例において、入力ユニットは、複数の入力コントローラを含み、各入力コントローラが記憶伝送端、バス伝送端又はインタラクティブ伝送端に対応し、各入力コントローラが、対応する記憶伝送端、バス伝送端又はインタラクティブ伝送端の入力データ及び入力制御信号を受信するように配置され、入力コントローラが、入力制御信号に基づいて導通され、入力データを出力するように配置される。
【0016】
１つの例示的な実施例において、出力ユニットは、複数の出力コントローラを含み、各出力コントローラが記憶伝送端、バス伝送端又はインタラクティブ伝送端に対応し、各出力コントローラが、対応する記憶伝送端、バス伝送端又はインタラクティブ伝送端の入力ユニットから出力した入力データ及び出力制御信号を受信するように配置され、出力コントローラは、出力制御信号に基づいて導通され、入力データを出力するように配置される。
【0017】
１つの例示的な実施例において、データ伝送構造はさらに、少なくとも１つの入力制御信号を受信し、入力制御信号に対応するストロボパルスを生成するように配置される入力選択ユニットであって、ストロボパルスが入力制御信号で表す有効なポートに対応し、かつストロボパルスと入力制御信号との間に選択遅延が有する入力選択ユニットと、クロック端が入力選択ユニットに接続され、入力端が入力ユニットに接続され、出力端が出力ユニットに接続されるトリガユニットであって、ストロボパルスに基づいて、入力端が受信した入力データを出力端に伝送するように配置されるトリガユニットとを含む。
【0018】
１つの例示的な実施例において、入力選択ユニットは、少なくとも１つの入力制御信号を受信し、入力制御信号を受信すると、指示信号を生成するように配置されるトリガサブユニットと、トリガサブユニットに接続され、指示信号を遅延するように配置される遅延サブユニットと、遅延サブユニットに接続され、遅延された指示信号をストロボパルスに変換するように配置される変換サブユニットとを含む。
【0019】
いくつかの実施例において、データ伝送構造はさらにトリガユニットと入力ユニットとの間に設けられた反転ユニットをさらに含み、反転ユニットは、反転制御信号に基づいて、入力データを出力し、又は入力データを反転して出力するように配置される。
【0020】
１つの例示的な実施例において、反転ユニットは、反転制御信号を受信して、反転制御信号に基づいて第１の制御信号及び第２の制御信号を生成するように配置される反転制御サブユニットと、並列に接続された後、入力端が入力データを受信するように配置され、出力端がトリガユニットに接続される第１の選択サブユニット及び第２の選択サブユニットとを含み、第１の選択サブユニットは、第１の制御信号に基づいてオンにされ、入力データを反転して出力するように配置される。第２の選択サブユニットは、第２の制御信号に基づいてオンにされ、入力データを出力するように配置される。
【0021】
１つの例示的な実施例において、記憶伝送端は、第１の伝送端、第２の伝送端、第３の伝送端及び第４の伝送端を含む。バス伝送端は、第５の伝送端及び第６の伝送端を含む。インタラクティブ伝送端は、第７の伝送端及び第８の伝送端を含む。 第１の伝送端、第２の伝送端と第３の伝送端、第４の伝送端はそれぞれ第１のメモリアレイ及び第２のメモリアレイに接続され、かつ第１の伝送端と第３の伝送端は下位ビットデータを伝送するように配置され、第２の伝送端と第４の伝送端は上位ビットデータを伝送するように配置される。第５の伝送端と第６の伝送端は、所属するデータ伝送構造とデータバスとの間のデータインタラクション伝送を行うように配置される。第７の伝送端と第８の伝送端は２つのデータ伝送構造の間のデータインタラクション伝送を行うように配置される。
【0022】
１つの例示的な実施例において、第５の伝送端は、所属するデータ伝送構造とデータバスとの間のデータインタラクション伝送を行うように配置され、第６の伝送端は所属するデータ伝送構造のデータバスへの単方向データ伝送を行うように配置される。
【0023】
本開示の例示的な実施例はメモリをさらに提供し、上記実施例に係る記憶回路を採用してメモリアレイの設置を行うことにより、メモリのデータ読み書きの伝送効率を向上させて、データ伝送の正確性を保証する。
【図面の簡単な説明】
【0024】
本開示の一部を構成する図面は本開示のさらなる理解を提供するために用いられ、本開示の模式的な実施例及びその説明は本開示を説明するために用いられ、本開示を不当に限定するものではない。図面において、
【図1】本開示の１つの実施例に係る記憶回路の仮想の構成模式図である。
【図2】本開示の１つの実施例に係る記憶回路の具体的な構成模式図である。
【図3】本開示の１つの実施例に係る記憶回路の他の具体的な構成模式図である。
【図4】本開示の他の実施例に係るデータ伝送回路の構成模式図である。
【図5】本開示の他の実施例に係る制御モジュールの具体的な構成模式図である。
【図6】本開示の他の実施例に係るデータ伝送構造の具体的な接続方式の模式図である。
【図7】本開示の他の実施例に係るデータを読み出すときのデータ伝送構造の具体的な構成模式図である。
【図8】本開示の他の実施例に係るデータを書き込むときのデータ伝送構造の具体的な構成模式図である。
【発明を実施するための形態】
【0025】
本開示の実施例の目的、技術案及び利点をより明確にするために、以下は本開示の実施例における図面を参照して、本開示の実施例における技術案を明確で、完全に説明し、明らかに、説明された実施例は本開示の一部の実施例であり、全ての実施例ではない。本開示における実施例に基づいて、当業者が創造的労働をしない前提で獲得した全ての他の実施例は、いずれも本開示が保護する範囲に属する。説明すべきものとして、衝突しない場合、本開示における実施例及び実施例における特徴は互いに任意に組み合わられせることができる。
【0026】
図１は本実施例に係る記憶回路の仮想の構成模式図であり、図２は本実施例に係る記憶回路の具体的な構成模式図であり、図３は本実施例に係る記憶回路の他の具体的な構成模式図であり、以下に図面を参照して本実施例に係る記憶回路をさらに詳細に説明し、具体的には以下のとおりである。
【0027】
図１を参照し、記憶回路は、データ伝送領域１００に隣接して設けられ、
データ伝送領域１００と平行に設けられた少なくとも１つの記憶構造４００を含み、各記憶構造４００は、第１の方向Ｘに隣接して設けられた第１のメモリアレイ４０１及び第２のメモリアレイ４０２を含む。ここで、第１の方向Ｘはデータ伝送領域１００に近接する方向であり、かつ第１のメモリアレイ４０１とデータ伝送領域１００との距離は、第２のメモリアレイ４０２とデータ伝送領域１００との距離よりも小さく、つまり同じ記憶構造４００において、第１のメモリアレイ４０１がデータ伝送領域１００に近接して設けられ、第２のメモリアレイ４０２がデータ伝送領域１００から離れて設けられる。
データ伝送領域１００と平行に設けられた少なくとも１つの記憶構造４００を含み、各記憶構造４００は、第１の方向Ｘに隣接して設けられた第１のメモリアレイ４０１及び第２のメモリアレイ４０２を含む。ここで、第１の方向Ｘはデータ伝送領域１００に近接する方向であり、かつ第１のメモリアレイ４０１とデータ伝送領域１００との距離は、第２のメモリアレイ４０２とデータ伝送領域１００との距離よりも小さく、つまり同じ記憶構造４００において、第１のメモリアレイ４０１がデータ伝送領域１００に近接して設けられ、第２のメモリアレイ４０２がデータ伝送領域１００から離れて設けられる。
【0028】
第１のメモリアレイ４０１は、読み書きモジュール４１０及び転送モジュール４２０を含み、第１のメモリアレイ４０１が第１のメモリアレイ４０１における読み書きモジュール４１０に基づいてデータ伝送領域とデータインタラクションを行う。第２のメモリアレイ４０２は、読み書きモジュール４１０を含み、第２のメモリアレイ４０２が第２のメモリアレイ４０２における読み書きモジュール４１０及び第１のメモリアレイ４０１における転送モジュール４２０に基づいてデータ伝送領域１００とデータインタラクションを行う。
【0029】
すなわち本開示の実施例において、読み書きモジュール４１０は、所属するメモリアレイにおける記憶ユニットと直接インタラクションするように配置され、データ読み書き過程において、データ伝送領域１００から書き込まれた入力は、メモリアレイにおける複数の読み書きモジュール４１０を介して伝えられ、それによりメモリアレイにおける異なる記憶ユニットへの書き込みを実現する。データ伝送領域１００から距離が遠いメモリアレイに対して、データ伝送領域１００から距離が近いメモリアレイに転送モジュール４２０を設けることにより、データを対応するメモリアレイに迅速かつ正確に伝えることを実現する。
【0030】
具体的には、転送モジュール４２０の設置によって、第２のメモリアレイ４０２へのデータ読み書きは、データが第１のメモリアレイ４０１の読み書きモジュール４１０の転送を経過することを回避し、それにより第１のメモリアレイ４０１と第２のメモリアレイ４０２のデータ伝送経路を分離し、その後は第１のメモリアレイ４０１と第２のメモリアレイ４０２におけるデータを交互に読み書くことを実現することができ、さらに異なるメモリアレイのデータの読み出し遅延の差を減少させ、遅延の長い読み出しデータが遅延の短い読み出しデータを遮断することを回避し、データ伝送のマージンを向上させる。また、第１のメモリアレイ４０１と第２のメモリアレイ４０２のデータ伝送経路を分離することにより、データ読み書きを行う過程において、データが書き込み過程に属するか読み出し過程に属するかを判断すれだけで、データの伝送方向を確認することができ、同じデータ伝送経路を使用する場合、煩雑なデータ経路判断プロセスを回避し、それによりより高いデータ伝送レート、及びデータ伝送の正確性を達成する。
【0031】
図２を参照し、本実施例において、第１のメモリアレイ４０１及び第２のメモリアレイにおいて、第１の方向Ｘに連続的に設けられた偶数個の記憶ブロック４３０を含み、かつ隣接する２つずつの重複しない記憶ブロックが１つの読み書きモジュール４１０を共用し、読み書きモジュール４１０が、対応する２つの記憶ブロック４３０の間に設けられる。
【0032】
具体的には、各記憶ブロック４３０には複数の記憶ユニットが含まれ、記憶ブロック４３０は隣接して設けられた読み書きモジュール４１０を介してデータの読み書きを行う。より具体的には、記憶ブロック４３０には複数のワード線及び複数のビット線を含み、各記憶ユニットがいずれも１つのワード線及び１つのビット線に対応し、特定のワード線及びビット線を導通することにより、記憶ブロック４３０における目標記憶ユニットが読み書きモジュール４１０に接続され、さらに読み書きモジュール４１０が記憶ブロック４３０における異なる記憶ユニットに対するデータ読み書きを実現する。
【0033】
図２及び図３を参照すると、いくつかの実施例において、第１のメモリアレイ４０１における読み書きモジュール４１０と第２のメモリアレイ４０２における読み書きモジュールは共に第１の方向Ｘに沿って配列され、第１の方向Ｘに垂直する第２の方向において、転送モジュール４２０は読み書きモジュール４１０の反対側に設けられる。読み書きモジュール４１０と転送モジュール４２０を規則的に設けることにより、読み書きモジュール４１０と転送モジュール４２０との間のデータ伝送導線は規則的に設けられることができ、最も短いデータ伝送導線を介して、データ伝送導線の抵抗を低減し、データ伝送のレート及び正確性を向上させる。
【0034】
さらに、本実施例において、各読み書きモジュール４１０の反対側に転送モジュール４２０が設けられ、複数の転送モジュール４２０の間の近距離伝送及びデータの多重転送により、データの伝送過程においてエラーが発生する可能性を低減させる。
【0035】
説明すべきものとして、本実施例の図面における各読み書きモジュール４１０の反対側に転送モジュール４２０が設けられることは、本実施例を限定するものではなく、他の実施例において、転送モジュールの数を相応に減少させることができ、依然として上記技術的効果を実現することができる。
【0036】
具体的な回路設計において、読み書きモジュール４１０、転送モジュール４２０とデータ伝送領域１００との間のデータ伝送導線は隣接する電源導線の間に設けられ、電源導線は電源信号を受信して伝送し、第１のメモリアレイ４０１及び第２のメモリアレイ４０２に電源信号を提供するために用いられる。
【0037】
具体的には、第１のメモリアレイ４０１及び第２のメモリアレイ４０２における各記憶ユニットのデータ読み書きプロセスはいずれも充放電の過程を行う必要があり、記憶ユニットに対する充電はメモリの内部電源を利用する必要があり、すなわち記憶ユニットのレイアウトの設計過程において、対応する電源ネットワークを設けられて内部電源を接続する必要があり、電源ネットワークは異なる方向に沿って延伸する電源導線を含み、データ伝送導線を電源導線の間に設けられ、電源導線をシールド線として利用することができ、隣接するデータ伝送導線の間のデータ干渉を抑制するとともに、他のシールド線を追加する必要がなく、他のレイアウトを追加する必要がない。
【0038】
また、いくつかの実施例において、図２及び図３を参考し、データ伝送導線はさらに下位伝送導線及び上位データ導線を含み、ここで、下位伝送導線はメモリアレイにおける下位データを伝送するために用いられ、上位伝送導線はメモリアレイにおける上位データを伝送するために用いられる。
【0039】
１つの例において、メモリアレイが１６ｂｉｔのデータを一度に伝送すると、このとき、下位伝送導線は１～８ｂｉｔのデータを伝送するために用いられ、上位データ導線が９～１６ｂｉｔのデータを伝送するために用いられる。また、いくつかの実施例において、メモリアレイが一度に８ｂｉｔのデータを伝送するとき、下位伝送導線及び上位伝送導線は異なるメモリアレイに記憶されたデータを伝送するために用いられ、すなわち下位伝送導線及び上位伝送導線は、並列のデータ伝送導線としてデータ伝送を行うことにより、データの伝送効率及びデータ伝送の正確性をさらに向上させる。
【0040】
いくつかの実施例において、図３を参照し、記憶ブロック４３０は、第１の方向Ｘに垂直する第２の方向に連続的に設けられた複数の記憶サブブロック４４０をさらに含み、複数の記憶サブブロック４４０は同じ読み書きモジュール４１０を共用し、すなわちデータ伝送領域１００と平行する方向に設けられた同じ記憶ブロック４３０に属する複数の記憶サブブロック４４０は、隣接して設けられた読み書きモジュール４１０を共用する。
【0041】
説明すべきものとして、本実施例では、１つの記憶構造４００に第１のメモリアレイ４０１と第２のメモリアレイ４０２のみが含まれることを例として説明する。実際の応用において、記憶構造４００にさらに第３のメモリアレイを含んでもよく、このとき、第１のメモリアレイと第２のメモリアレイに対応する転送モジュール４２０を設けられ、それにより第３のメモリアレイのデータ読み書きを実現する。それに応じて、第４のメモリアレイなどをさらに設けることができる。つまりメモリアレイごとに異なるデータ伝送経路を設計する具体的な実施形態は、いずれも本特許の保護範囲に属するべきである。
【0042】
説明すべきものとして、本実施例では、平行に設けられた１つの記憶構造４００を例として説明したが、本実施例を限定するものではなく、他の実施例において、第１の方向Ｘにさらに複数の記憶構造を含み、かつ各記憶構造のデータ伝送方式は上記例示した記憶構造と同じである。
【0043】
本実施例では、転送モジュール４２０の設置によって、第２のメモリアレイ４０２へのデータ読み書くは、データが第１のメモリアレイ４０１の読み書きモジュール４１０の転送を経過することを回避し、それにより第１のメモリアレイ４０１と第２のメモリアレイ４０２のデータ伝送経路を分離し、その後は第１のメモリアレイ４０１と第２のメモリアレイ４０２におけるデータを交互に読み書くことを実現することができ、それにより異なるメモリアレイのデータの読み出し遅延の差を減少させ、遅延の長い読み出しデータが遅延の短い読み出しデータを遮断することを回避し、データ伝送のマージンを向上させる。また、第１のメモリアレイ４０１と第２のメモリアレイ４０２のデータ伝送経路を分離することにより、データ読み書きを行う過程において、データが書き込み過程に属するか読み出し過程に属するかを判断すれだけで、データの伝送方向を確認することができ、同じデータ伝送経路を使用する場合、煩雑なデータ経路判断プロセスを回避し、それによりより高いデータ伝送レート、及びデータ伝送の正確性を達成する。
【0044】
本実施例に係る各ユニットはいずれも論理ユニットであり、実際の応用において、１つの論理ユニットは１つの物理ユニットであってもよく、１つの物理ユニットの一部であってもよく、複数の物理ユニットの組み合わせで実現されてもよい。また、本開示の革新的な部分を強調するために、本実施例において本開示に記載の技術的問題の解決にあまり関係のないユニットを導入しないが、本実施例において他のユニットが存在しないことを意味するものではない。
【0045】
説明すべきものとして、上記実施例が提供する記憶回路に開示された特徴は、衝突しない場合に任意に組み合わせることができ、新たな記憶回路の実施例を得ることができる。
【0046】
本開示の他の実施例は、データ伝送回路を提供し、メモリのデータ読み書きの伝送効率を向上させる。
【0047】
図４は本実施例に係るデータ伝送回路の構成模式図であり、図５は本実施例に係る制御モジュールの具体的な構成模式図であり、図６は本実施例に係るデータ伝送構造の具体的な接続方式の模式図であり、図７は本実施例に係るデータを読み出すときのデータ伝送構造の具体的な構成模式図であり、図８は本実施例に係るデータを書き込むときのデータ伝送構造の具体的な構成模式図であり、以下に図面を参照して本実施例に係るデータ伝送回路をさらに詳細に説明し、具体的には以下のとおりである。
【0048】
図４を参照し、データ伝送回路は、データ伝送領域１００に設けられて、
少なくとも２つのデータ伝送構造１０１を含み、各データ伝送構造は少なくとも１つの上記実施例が提供する記憶回路に接続され、記憶回路のデータ読み書きに用いられる。
少なくとも２つのデータ伝送構造１０１を含み、各データ伝送構造は少なくとも１つの上記実施例が提供する記憶回路に接続され、記憶回路のデータ読み書きに用いられる。
【0049】
各データ伝送構造は記憶伝送端１１１、バス伝送端１１２及びインタラクティブ伝送端１１３を含み、ここで、記憶伝送端１１１は記憶領域１０２を接続するために用いられ、バス伝送端１１２はデータバス１０３を接続するために用いられ、インタラクティブ伝送端１１３は他のデータ伝送構造のインタラクティブ伝送端１１３を接続するために用いられる。
【0050】
ここで、記憶伝送端１１１から入力されたデータは、バス伝送端１１２又はインタラクティブ伝送端１１３を介して出力され、バス伝送端１１２から入力されたデータは、記憶伝送端１１１又はインタラクティブ伝送端１１３を介して出力され、インタラクティブ伝送端１１３から入力されたデータは、バス伝送端１１２又は記憶伝送端１１１を介して出力され、インタラクティブ伝送端１１３から入力されたデータは他のデータ伝送構造１０１におけるバス伝送端１１２又は記憶伝送端１１１から入力されたデータである。
【0051】
制御モジュール１０４は、データ伝送構造１０１に接続されて、所属するメモリから提供された入力制御信号及び調整制御信号を受信する。
【0052】
図５と併せて図４を参照し、制御モジュール１０４は、調整制御信号に基づいて、入力制御信号に遅延出力を行うことにより、入力制御信号に対応する出力制御信号を生成するように配置され、入力制御信号及び出力制御信号はデータ伝送構造１０１のデータ伝送経路を指示するために用いられる。
【0053】
ここで、調整制御信号はデータ伝送回路が所属するメモリに基づいて生成され、対応する入力制御信号と出力制御信号との間の遅延を制御するために用いられる。
【0054】
制御モジュール１０４により２つのデータ伝送構造１０１のデータ伝送経路を制御することで、異なるデータ伝送構造が交互にデータを伝送し、同じデータ伝送構造１０１に対応し、異なる記憶領域１０２のデータ伝送を実現することができ、多経路データの交互伝送により、データ伝送がよりコンパクトになり、それによりメモリのデータ伝送効率を向上させる。
【0055】
説明すべきものとして、他の実施例において、データ伝送構造の数は２より大きい任意の偶数であってもよく、２つずつのデータ伝送構造の間に上記データ伝送回路を構成し、それによりメモリのデータ伝送効率のさらなる向上を実現する。
【0056】
具体的には、入力制御信号と出力制御信号との間の信号遅延は調整制御信号により制御され、それは出力側が予め設定されたタイミングに対して早めに開く又は遅れて開くことを回避することに有利であり、データ伝送構造が対応する入力データを正確に出力することを保証する。いくつかの実施例において、図４及び図６を参照し、記憶伝送端１１１は、第１の伝送端Ａ、第２の伝送端Ｂ、第３の伝送端Ｃ及び第４の伝送端Ｄを含む。バス伝送端１１２は、第５の伝送端Ｅ及び第６の伝送端Ｆを含む。インタラクティブ伝送端１１３は、第７の伝送端Ｇ及び第８の伝送端Ｈを含む。
【0057】
第１の伝送端Ａ、第２の伝送端Ｂと第３の伝送端Ｃ、第４の伝送端Ｄは、所属するメモリの異なる記憶領域１０２に接続され、かつ第１の伝送端Ａと第３の伝送端Ｃは下位データを伝送するように配置され、第２の伝送端Ｂと第４の伝送端Ｄは上位データを伝送するように配置される。第５の伝送端Ｅと第６の伝送端Ｆは、所属するデータ伝送構造１０１とデータバス１０３との間のデータインタラクション伝送に用いられる。第７の伝送端Ｇと第８の伝送端Ｈは２つのデータ伝送構造１０１の間のデータインタラクション伝送に用いられる。
【0058】
説明すべきものとして、第１の伝送端Ａと第２の伝送端Ｂに対して、同じデータの上位データと下位データを伝送するために用いられてもよく、例えば１６ビットデータの伝送に対して、第１の伝送端Ａは下位８ビットのデータを伝送するために用いられ、第２の伝送端Ｂは上位８ビットのデータを伝送するために用いられる。第１の伝送端Ａと第２の伝送端Ｂは異なるデータを伝送するために用いられてもよく、例えば８ビットデータの伝送に対して、第１の伝送端Ａと第２の伝送端Ｂは異なるデータを伝送するために用いられる。
【0059】
さらに、いくつかの実施例において、第５の伝送端Ｅは所属するデータ伝送構造１０１とデータバス１０３との間のデータインタラクション伝送に用いられ、第６の伝送端Ｆは所属するデータ伝送構造１０１のデータバス１０３への単方向データ伝送に用いられる。第５の伝送端Ｅ及び第６の伝送端Ｆへの特別な設定により、データがデータバス１０３を介してデータ伝送構造１０１に入力されるとき、第５の伝送端Ｅを介してのみデータ入力が可能になり、第５の伝送端Ｅに誤り訂正符号（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｃｏｄｅ，ＥＣＣ）モジュールを設けることによりデータのオンチップＥＣＣ（ｏｎ ｄｉｅ ＥＣＣ）に対する検出を完了することができ、上記データ伝送回路を使用してデータ伝送を行う場合、ＥＣＣ検出に必要な回路レイアウト設置を追加することはない。
【0060】
いくつかの実施例において、図６と併せて図５を参照し、入力制御信号は、Ｓｅｌ Ａ、Ｓｅｌ Ｂ、Ｓｅｌ Ｃ、Ｓｅｌ Ｄ、Ｓｅｌ Ｅ、Ｓｅｌ Ｆ、Ｓｅｌ Ｇ及びＳｅｌ Ｈを含む。出力制御信号は、Ｄｒｖ Ａ、Ｄｒｖ Ｂ、Ｄｒｖ Ｃ、Ｄｒｖ Ｄ、Ｄｒｖ Ｅ、Ｄｒｖ Ｆ、Ｄｒｖ Ｇ及びＤｒｖ Ｈを含む。
【0061】
ここで、第１の伝送端Ａに対応する入力制御信号はＳｅｌ Ａであり、出力制御信号はＤｒｖ Ａである。第２の伝送端Ｂに対応する入力制御信号はＳｅｌ Ｂであり、出力制御信号はＤｒｖ Ｂである。第３の伝送端Ｃに対応する入力制御信号はＳｅｌ Ｃであり、出力制御信号はＤｒｖ Ｃである。第４の伝送端Ｄに対応する入力制御信号はＳｅｌ Ｄであり、出力制御信号はＤｒｖ Ｄである。第５の伝送端Ｅに対応する入力制御信号はＳｅｌ Ｅであり、出力制御信号はＤｒｖ Ｅである。第６の伝送端Ｆに対応する入力制御信号はＳｅｌ Ｆであり、出力制御信号はＤｒｖ Ｆである。第７の伝送端Ｇに対応する入力制御信号はＳｅｌ Ｇであり、出力制御信号はＤｒｖ Ｇである。第８の伝送端Ｈに対応する入力制御信号はＳｅｌ Ｈであり、出力制御信号はＤｒｖ Ｈである。
【0062】
図４及び図６を参照し、記憶伝送端１１１から入力されたデータは、バス伝送端１１２を介して出力されるか又はインタラクティブ伝送端１１３を介して出力され、すなわち第１の伝送端Ａ、第２の伝送端Ｂ、第３の伝送端Ｃ及び第４の伝送端Ｄから読み出されたデータは、第５の伝送端Ｅ及び第６の伝送端Ｆを介して読み出されるか又は第７の伝送端Ｇ及び第８の伝送端Ｈを介して読み出される。
【0063】
バス伝送端１１２から入力されたデータは、記憶伝送端１１１を介して出力されるか又はインタラクティブ伝送端１１３を介して出力され、すなわち第５の伝送端Ｅから書き込むデータは、第１の伝送端Ａ、第２の伝送端Ｂ、第３の伝送端Ｃ及び第４の伝送端Ｄを介して書き込まれるか又は第７の伝送端Ｇ及び第８の伝送端Ｈを介して書き込まれる。
【0064】
インタラクティブ伝送端１１３から入力されたデータは、バス伝送端１１２を介して出力されるか又は記憶伝送端１１１を介して出力され、すなわち第７の伝送端Ｇ及び第８の伝送端Ｈから入力されたデータは、第１の伝送端Ａ、第２の伝送端Ｂ、第３の伝送端Ｃ及び第４の伝送端Ｄを介して書き込まれるか又は第５の伝送端Ｅ及び第６の伝送端Ｆを介して読み出される。
【0065】
図７及び図８を参考し、データ伝送構造１０１は、少なくとも１つの入力データ及び入力制御信号を受信し、入力制御信号に基づいて、入力制御信号に対応する入力データを出力するように配置される入力ユニット２０１と、
入力ユニット２０１から出力された入力データ及び少なくとも１つの出力制御信号を受信し、出力制御信号で表す有効なポートに基づいて入力データを出力するように配置される出力ユニット２０３と、
出力ユニット２０３に接続され、出力ユニット２０３から出力された入力データをラッチするように配置されるラッチユニット２０４とを含む。
入力ユニット２０１から出力された入力データ及び少なくとも１つの出力制御信号を受信し、出力制御信号で表す有効なポートに基づいて入力データを出力するように配置される出力ユニット２０３と、
出力ユニット２０３に接続され、出力ユニット２０３から出力された入力データをラッチするように配置されるラッチユニット２０４とを含む。
【0066】
入力ユニット２０１は、複数の入力コントローラ２１１を含み、各入力コントローラ２１１が記憶伝送端１１１、バス伝送端１１２又はインタラクティブ伝送端１１３に対応し、各入力コントローラ２１１が対応する記憶伝送端１１１、バス伝送端１１２又はインタラクティブ伝送端１１３の入力データ及び入力制御信号を受信するように配置され、入力コントローラ２１１が、入力制御信号に基づいて対応するポートを導通し、これにより対応するポートの入力データを出力するように配置される。
【0067】
具体的には、データの読み出しに対して、図７を参照し、読み出しデータは第１の伝送端Ａ、第２の伝送端Ｂ、第３の伝送端Ｃ又は第４の伝送端Ｄを介して当該データ伝送構造１０１に接続された記憶領域のデータを読み出し、第７の伝送端Ｇ及び第８の伝送端Ｈを介して他のデータ伝送構造１０１に接続された記憶領域のデータを読み出してもよい。
【0068】
ここで、第１の伝送端Ａの入力データＤａｔａ Ａは１つの入力コントローラ２１１に接続され、当該入力コントローラは入力制御信号Ｓｅｌ Ａにより制御され、入力制御信号Ｓｅｌ Ａを受信すると、第１の伝送端Ａの入力データＤａｔａ Ａを出力する。第２の伝送端Ｂの入力データＤａｔａ Ｂは１つの入力コントローラ２１１に接続され、当該入力コントローラは入力制御信号Ｓｅｌ Ｂにより制御され、入力制御信号Ｓｅｌ Ｂを受信すると、第２の伝送端Ｂの入力データＤａｔａ Ｂを出力する。第３の伝送端Ｃの入力データＤａｔａ Ｃは１つの入力コントローラ２１１に接続され、当該入力コントローラは入力制御信号Ｓｅｌ Ｃにより制御され、入力制御信号Ｓｅｌ Ｃを受信すると、第３の伝送端Ｃの入力データＤａｔａ Ｃを出力する。第４の伝送端Ｄの入力データＤａｔａ Ｄは１つの入力コントローラ２１１に接続され、当該入力コントローラは入力制御信号Ｓｅｌ Ｄにより制御され、入力制御信号Ｓｅｌ Ｄを受信すると、第４の伝送端Ｄの入力データＤａｔａ Ｄを出力する。第７の伝送端Ｇの入力データＤａｔａ Ｇは１つの入力コントローラ２１１に接続され、当該入力コントローラは入力制御信号Ｓｅｌ Ｇにより制御され、入力制御信号Ｓｅｌ Ｇを受信すると、第７の伝送端Ｇの入力データＤａｔａ Ｇを出力する。第８の伝送端Ｈの入力データＤａｔａ Ｈは１つの入力コントローラ２１１に接続され、当該入力コントローラは入力制御信号Ｓｅｌ Ｈにより制御され、入力制御信号Ｓｅｌ Ｈを受信すると、第８の伝送端Ｈの入力データＤａｔａ Ｈを出力する。
【0069】
具体的には、データの書き込みに対して、図８を参照し、書き込みデータは第５の伝送端Ｅを介して当該データ伝送構造１０１に書き込まれ、第７の伝送端Ｇ及び第８の伝送端Ｈを介して他のデータ伝送構造１０１により受信された書き込みデータを書き込んでもよい。
【0070】
ここで、第５の伝送端Ｅの入力データＤａｔａ Ｅは１つの入力コントローラ２１１に接続され、当該入力コントローラは入力制御信号Ｓｅｌ Ｅにより制御され、入力制御信号Ｓｅｌ Ｅを受信すると、第５の伝送端Ｅの入力データＤａｔａ Ｅを出力する。第７の伝送端Ｇの入力データＤａｔａ Ｇは１つの入力コントローラ２１１に接続され、当該入力コントローラは入力制御信号Ｓｅｌ Ｇにより制御され、入力制御信号Ｓｅｌ Ｇを受信すると、第７の伝送端Ｇの入力データＤａｔａ Ｇを出力する。第８の伝送端Ｈの入力データＤａｔａ Ｈは１つの入力コントローラ２１１に接続され、当該入力コントローラは入力制御信号Ｓｅｌ Ｈにより制御され、入力制御信号Ｓｅｌ Ｈを受信すると、第８の伝送端Ｈの入力データＤａｔａ Ｈを出力する。
【0071】
いくつかの実施例において、さらにマスクユニット２０２をさらに含み、前記マスクユニット２０２は第５の伝送端Ｅの入力データＤａｔａ Ｅに基づいてデータマスクＤＭを生成するように配置され、データマスクＤＭは第５の伝送端Ｅに対応する入力コントローラ２１１を介してデータ入力を行うことにより、データバス１０３上のデータに対する選択入力を実現する。
【0072】
具体的には、メモリはデータマスク機能及びデータバス反転機能を含み、データマスクが有効である場合、対応する８ビットのデータが書き込まれず、書き込まれた８ビットのデータにおいて１は過半数を占める場合、伝送チャネルが１よりも０の方を伝送することが省電力である場合、書き込まれた８ビットのデータを反転する。同時にデータマスク（ｄａｔａ ｍａｓｋ，ＤＭ）とデータバス反転（ｄａｔａｂｕｓ ｉｎｖｅｒｓｉｏｎ，ＤＢＩ）機能をオンにする場合、データマスク信号とデータバス反転信号はいずれも同じデータポートを利用する必要があるため、データマスク信号とデータバス反転信号のうちの１つの信号を選択し入力することしかできず、本開示は入力データバス反転信号を選択し、つまり、データ書き込みを行うとき、入力データはデータバス反転信号と共にデータ伝送構造に伝送され、データバス反転信号が有効であるとき、同期入力を表す入力データＤａｔａ Ｅは反転する必要があり、入力データＤａｔａ Ｅを書き込まなければ反転する必要がなく、したがって、データバス反転信号が有効であることはさらに入力データＤａｔａ Ｅを書き込む必要があることを表す。データバス反転信号が無効であるとき、入力データが正常に入力されば、入力データにおける０は過半数を占めるべきであり、すなわち、データバス反転信号が無効であるとき、入力データにおける０が半数又は半数以上を占めるか否かを検出する必要があり、半数又は半数以上を占めると、データバス反転を経ず正常に入力され、０が少数を占めて１が過半数を占めると、この時に入力データが表すのはデータマスク信号が有効であり、対応する８ビットの入力データを遮断し、メモリアレイに記憶しないことを説明する。
【0073】
すなわち、データバス反転信号が有効である場合、第５の伝送端Ｅは書き込む対象としての８ビットの生データを受信し、反転ユニット２０７は反転制御信号ＤＢＩを受信し、この時の反転制御信号ＤＢＩはデータバス反転信号が有効であることを表し、例えば反転制御信号ＤＢＩが１であり、かつ入力ユニット２０１が入力したデータを反転して出力ユニット２０３に出力する。データバス反転信号が無効である場合、Ｄａｔａ Ｅの内容に基づいて第５の伝送端Ｅが書き込む対象としての８ビットの生データ又はデータマスクＤＭを受信することを確定し、具体的には、データバス反転信号が無効である場合、マスクユニット２０２を介して入出力Ｄａｔａ Ｅをコンパイルし、データマスク信号が有効であるか否かを判断し（有効が１であり、無効が０であると仮定する）、データマスク信号が有効であることを表すと、８ビットの生データを書き込む必要がないと説明し、この時に第５の伝送端ＥはデータマスクＤＭを受信し、データマスク信号が無効を表すと、８ビットの生データを書き込む必要があることを表し、この時に第５の伝送端Ｅは入力データＤａｔａ Ｅを受信する。
【0074】
説明すべきこととして、任意のデータ伝送構造は対応する第５の伝送端Ｅが入力するデータのみを反転させ、つまりデータ書き込みを行う場合、反転制御サブユニット２２１が受信した反転制御信号ＤＢＩは、入力データＤａｔａ Ｅに対応する反転制御信号のみであり、入力データＤａｔａ Ｇ及びＤａｔａ Ｈに対応する反転制御信号ではない。これは第７の入力端Ｓｅｌ Ｇ及び第８の入力端Ｓｅｌ Ｈによって入力されたデータ、つまりデータバス１０３が他のデータ伝送構造を介して入力されたデータに対して、この時に入力データが他のデータ伝送構造の反転ユニット２０７において上記データバス反転過程を完了したためである。
【0075】
出力ユニット２０３は、複数の出力コントローラ２１２を含み、各出力コントローラ２１２が記憶伝送端１１１、バス伝送端１１２又はインタラクティブ伝送端１１３に対応し、各出力コントローラ２１２が対応する記憶伝送端１１１、バス伝送端１１２又はインタラクティブ伝送端１１３の入力データ及び出力制御信号を受信するように構成され、出力コントローラ２１２が、出力制御信号に基づいてオンにされ、これにより入力データを出力するように構成される。
【0076】
具体的には、データの読み出しに対して、図７を参照し、読み出しデータは第５の伝送端Ｅ又は第６の伝送端Ｆを介してデータバス１０３に読み出され、第７の伝送端Ｇ及び第８の伝送端Ｈにより他のデータ伝送構造１０１に読み出され、最終的に他のデータ伝送構造１０１に対応する第５の伝送端Ｅ又は第６の伝送端Ｆを介して対応する他のデータバス１０３に読み出される。
【0077】
ここで、第５の伝送端Ｅに接続された出力コントローラ２１２は出力制御信号Ｄｒｖ Ｅにより制御され、出力制御信号Ｄｒｖ Ｅを受信すると、データを第５の伝送端Ｅを介して出力する。第７の伝送端Ｇに接続された出力コントローラ２１２は出力制御信号Ｄｒｖ Ｇにより制御され、出力制御信号Ｄｒｖ Ｇを受信すると、データを第７の伝送端Ｇを介して出力する。第８の伝送端Ｈに接続された出力コントローラ２１２は出力制御信号Ｄｒｖ Ｈにより制御され、出力制御信号Ｄｒｖ Ｈを受信すると、データを第８の伝送端Ｈを介して出力する。
【0078】
具体的には、データの書き込みに対して、図８を参照し、書き込みデータは第１の伝送端Ａ、第２の伝送端Ｂ、第３の伝送端Ｃ又は第４の伝送端Ｄを介して当該データ伝送構造１０１に接続された記憶領域に書き込まれ、第７の伝送端Ｇ及び第８の伝送端Ｈを介して他のデータ伝送構造１０１に接続された記憶領域に書き込まれてもよい。
【0079】
ここで、第１の伝送端Ａに接続された出力コントローラ２１２は出力制御信号Ｄｒｖ Ａにより制御され、出力制御信号Ｄｒｖ Ａを受信すると、データを第１の伝送端Ａにより出力する。第２の伝送端Ｂに接続された出力コントローラ２１２は出力制御信号Ｄｒｖ Ｂにより制御され、出力制御信号Ｄｒｖ Ｂを受信すると、データを第２の伝送端Ｂにより出力する。第３の伝送端Ｃに接続された出力コントローラ２１２は出力制御信号Ｄｒｖ Ｃにより制御され、出力制御信号Ｄｒｖ Ｃを受信すると、データを第３の伝送端Ｃにより出力する。第４の伝送端Ｄに接続された出力コントローラ２１２は出力制御信号Ｄｒｖ Ｄにより制御され、出力制御信号Ｄｒｖ Ｄを受信すると、データを第４の伝送端Ｄにより出力する。第７の伝送端Ｇに接続された出力コントローラ２１２は出力制御信号Ｄｒｖ Ｇにより制御され、出力制御信号Ｄｒｖ Ｇを受信すると、データを第７の伝送端Ｇにより出力する。第８の伝送端Ｈに接続された出力コントローラ２１２は出力制御信号Ｄｒｖ Ｈにより制御され、出力制御信号Ｄｒｖ Ｈを受信すると、データを第８の伝送端Ｈにより出力する。
【0080】
本実施例において、ラッチユニット２０４は、端から端まで接続された第１のインバータ２１４及び第２のインバータ２１３を含み、かつ第１のインバータ２１４の入力端及び第２のインバータ２１３の出力端が出力ユニット２０３の出力端と並列接続され、ラッチユニット２０４を介して出力ユニット２０３の出力端と並列接続されることにより、出力ユニット２０３が出力したデータの保存を実現する。説明すべきものとして、他の実施例において、ラッチユニットは、端から端まで接続された第１のインバータ及び第２のインバータを含み、かつ第１のインバータの入力端及び第２インバータの出力端が入力ユニットの出力ポートと直列接続され、ラッチユニットを介して出力ユニットの出力端と直列接続されることにより、出力ユニットの出力データに対する反転ラッチを実現し、後続にインバータに直列接続することにより、出力ユニットの出力データの保存を実現する。
【0081】
いくつかの実施例において、さらにデータの入力を遅延することにより、データが多重伝送過程における正確性をさらに保証する。
【0082】
【0083】
ここで、入力選択ユニット２０５は、少なくとも１つの入力制御信号を受信し、入力制御信号に対応するゲートパルスを生成し、ゲートパルスが入力制御信号が表した有効なポートに対応し、かつゲートパルスと入力制御信号との間に選択遅延を有する。トリガユニット２０６は、クロック端に入力選択ユニット２０５が接続され、入力端に入力ユニット２０１が接続され、出力端に出力ユニット２０３が接続され、ゲートパルスに基づいて、入力端で受信された入力データを出力端に伝送するように構成される。
【0084】
入力選択ユニット２０５は、少なくとも１つの入力制御信号を受信し、入力制御信号を受信すると、指示信号を生成するように構成されるトリガサブユニット２１５と、トリガサブユニット２１５に接続され、指示信号に遅延を行うように構成される遅延サブユニット２１６と、遅延サブユニット２１６に接続され、遅延された指示信号をゲートパルスに変換するように構成される変換サブユニット２１７とを含む。
【0085】
遅延サブユニット２１６を介して指示信号に遅延を行い、データ伝送構造が対応する入力データを正確に出力することを保証する。遅延サブユニット２１６の具体的な遅延パラメータは遅延サブユニット２１６が属するメモリに基づいて設定され、いくつかの実施例において、遅延サブユニット２１６の具体的な遅延パラメータは作業者により調整されることができる。
【0086】
本実施例においてトリガサブユニット２１５はＯＲゲートにより実現され、データを読み出すときに、図７を参照し、入力制御信号Ｓｅｌ Ａ、Ｓｅｌ Ｂ、Ｓｅｌ Ｃ、Ｓｅｌ Ｄ、Ｓｅｌ Ｇ又はＳｅｌ Ｈはトリガサブユニット２１５に入力され、トリガサブユニット２１５は入力制御信号Ｓｅｌ Ａ、Ｓｅｌ Ｂ、Ｓｅｌ Ｃ、Ｓｅｌ Ｄ、Ｓｅｌ Ｇ又はＳｅｌ Ｈの有効レベルに基づいて指示信号を生成し、指示信号は遅延サブユニット２１６により遅延された後、変換サブユニット２１７によってゲートパルスに変換されてトリガユニット２０６を駆動する。データを書き込むときに、図５を参照し、入力制御信号Ｓｅｌ Ｅ、Ｓｅｌ Ｇ又はＳｅｌ Ｈはトリガサブユニット２１５に入力され、トリガサブユニット２１５は入力制御信号Ｓｅｌ Ｅ、Ｓｅｌ Ｇ又はＳｅｌ Ｈの有効レベルに基づいて指示信号を生成し、指示信号は遅延サブユニット２１６により遅延された後、変換サブユニット２１７によってゲートパルスに変換されてトリガユニット２０６を駆動する。
【0087】
いくつかの実施例において、トリガユニットはＤトリガで構成される。
【0088】
いくつかの実施例において、データ伝送構造１０１は、トリガユニット２０６と入力ユニット２０１との間に設けられ、反転制御信号に基づいて、入力データを出力し、又は入力データを反転して出力するように構成される反転ユニット２０７をさらに含む。
【0089】
データを量子化した後に反転制御信号を出力し、反転ユニットを介してデータを直接に出力するか又は反転した後に出力することにより、データ伝送構造１０１のデータエネルギー消費を低減する。具体的には、データを伝送するときに低レベルのエネルギー消費が少なく、低レベルでデータを伝送することにより、エネルギー消費を節約することができ、データを量子化することにより、データにおける高レベルデータが低レベルデータよりも多い場合、反転制御信号によりデータを反転して伝送するように制御し、データにおける高レベルデータが低レベルデータより少ない場合、反転制御信号によりデータを直接に伝送するように制御する。
【0090】
図７及び図８を参照し、反転ユニット２０７は、反転制御信号を受信して、反転制御信号に基づいて第１の制御信号及び第２の制御信号を生成するように構成される反転制御サブユニット２２１と、第１の選択サブユニット２２２及び第２の選択サブユニット２２３であって、第１の選択サブユニット２２２及び第２の選択サブユニット２２３が並列に接続された後、それらの入力端が入力データを受信するように構成され、それらの出力端がトリガユニット２０６に接続される第１の選択サブユニット２２２及び第２の選択サブユニット２２３とを含み、第１の選択サブユニット２２２は、第１の制御信号に基づいてオンにされ、入力データを反転して出力するように構成される。第２の選択サブユニット２２３は、第２の制御信号に基づいてオンにされ、入力データを直接に出力するように構成される。
【0091】
説明すべきこととして、第１の制御信号及び第２の制御信号は２つの信号として第１の選択サブユニット２２２及び第２の選択サブユニット２２３を駆動してもよく、同じ信号の高レベル及び低レベルとして第１の選択サブユニット２２２及び第２の選択サブユニット２２３を駆動してもよい。
【0092】
図７を参照し、いくつかの実施例において、反転ユニット２０７は、入力データを受信して、入力データに基づいて反転制御信号を生成するように構成される判断サブユニット２２４をさらに含む。
【0093】
本実施例は制御モジュール１０４により２つのデータ伝送構造１０１のデータ伝送経路を制御することにより、異なるデータ伝送構造が交互にデータを伝送し、同じデータ伝送構造１０１に対応し、異なる記憶領域１０２のデータ伝送を実現することができ、多重化データの交互伝送により、データ伝送がよりコンパクトになり、それによりメモリのデータ伝送効率を向上させる。
【0094】
説明すべきものとして、本実施例で言及した信号駆動方式は信号が存在するか否かを例として説明し、具体的な応用において、信号が存在するか否かに基づいて駆動してもよく、信号の高レベル又は低レベルに基づいて駆動してもよく、つまり信号が存在すると、信号のレベルが有効レベルであるか否かに基づいて駆動する。
【0095】
本実施例に係る各ユニットはいずれも論理ユニットであり、実際の応用において、１つの論理ユニットは１つの物理ユニットであってもよく、１つの物理ユニットの一部であってもよく、複数の物理ユニットの組み合わせで実現されてもよい。また、本開示の革新的な部分を強調するために、本実施例において本開示が提案する技術的問題を解決することとあまり関係のないユニットを導入しないが、本実施例において他のユニットが存在しないことを示すものではない。
【0096】
説明すべきものとして、上記実施例が提供するデータ伝送回路に開示された特徴は、衝突しない場合に任意に組み合わせることができ、新たなデータ伝送回路実施例を得ることができる。
【0097】
本開示の他の実施例はメモリを提供し、上記実施例に係る記憶回路を採用してメモリアレイの設置を行うことにより、メモリのデータ読み書きの伝送効率を向上させて、データ伝送の正確性を保証する。
【0098】
いくつかの実施例において、メモリはダイナミックランダムアクセスメモリＤＲＡＭチップであり、ここで、ダイナミックランダムアクセスメモリＤＲＡＭチップのメモリはＤＤＲ ２メモリ規格に合致する。
【0099】
いくつかの実施例において、メモリはダイナミックランダムアクセスメモリＤＲＡＭチップであり、ここで、ダイナミックランダムアクセスメモリＤＲＡＭチップのメモリはＤＤＲ３メモリ規格に合致する。
【0100】
いくつかの実施例において、メモリはダイナミックランダムアクセスメモリＤＲＡＭチップであり、ここで、ダイナミックランダムアクセスメモリＤＲＡＭチップのメモリはＤＤＲ４メモリ規格に合致する。
【0101】
いくつかの実施例において、メモリはダイナミックランダムアクセスメモリＤＲＡＭチップであり、ここで、ダイナミックランダムアクセスメモリＤＲＡＭチップのメモリはＤＤＲ５メモリ規格に合致する。
【0102】
当業者であれば、本開示の実施例は、方法、装置（機器）、又はコンピュータプログラム製品として提供できることを理解できる。そこで、本開示は完全なハードウェア実施例、完全なソフトウェア実施例、又はソフトウェアとハードウェアを組み合わせる実施例の形式を採用することができる。さらに、本開示はコンピュータ使用可能なプログラムコードを含む１つ以上のコンピュータ使用可能な記憶媒体に実施されたコンピュータプログラム製品の形式を採用することができる。コンピュータ記憶媒体は情報（例えばコンピュータ可読命令、データ構造、プログラムモジュール又は他のデータ）を記憶するための任意の方法又は技術において実施される揮発性及び不揮発性、除去可能及び除去不可な媒体を含み、それはランダムアクセスメモリ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ，ＲＡＭ）、リードオンリーメモリ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ，ＲＯＭ）、電気的消去可能プログラマブルＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ，ＥＥＰＲＯＭ）、フラッシュメモリ又は他のメモリ技術、コンパクトディスクＲＯＭ（Ｃｏｍｐａｃｔ Ｄｉｓｃ ＲＯＭ，ＣＤ－ＲＯＭ）、デジタル多機能ディスク（Ｄｉｇｉｔａｌ Ｖｉｄｅｏ Ｄｉｓｋ，ＤＶＤ）又は他の光ディスク記憶、磁気ボックス、磁気テープ、磁気ディスク記憶又は他の磁気記憶装置、又は所望の情報を記憶しかつコンピュータによりアクセス可能な任意の他の媒体などを含むがそれらに限定されない。また、当業者であれば、通信媒体は一般的にコンピュータ可読命令、データ構造、プログラムモジュール又は搬送波又は他の伝送機構のような変調データ信号における他のデータを含み、かつ任意の情報伝送媒体を含んでもよい。
【0103】
本開示は本開示の実施例に係る方法、装置（機器）及びコンピュータプログラム製品のフローチャート及び／又はブロック図を参照して説明される。コンピュータプログラム命令によりフローチャート及び／又はブロック図における各フロー及び／又はブロック、並びにフローチャート及び／又はブロック図におけるフロー及び／又はブロックの組み合わせを実現することができると理解すべきである。これらのコンピュータプログラム命令を汎用コンピュータ、専用コンピュータ、組み込みプロセッサ又は他のプログラム可能なデータ処理装置のプロセッサに提供して１つの機器を生成することにより、コンピュータ又は他のプログラム可能なデータ処理機器のプロセッサによって実行された命令はフローチャートの１つのフロー又は複数のフロー及び／又はブロック図の１つのブロック又は複数のブロックに指定された機能を実現するための装置を生成する。
【0104】
これらのコンピュータプログラム命令はコンピュータ又は他のプログラム可能なデータ処理機器が特定の方式で動作するように案内できるコンピュータ可読メモリに記憶されてもよく、それにより当該コンピュータ可読メモリに記憶された命令は命令装置を含む製造品を生成し、当該命令装置はフローチャートの１つの流れ又は複数の流れ及び／又はブロック図の１つのブロック又は複数のブロックに指定された機能を実現する。
【0105】
これらのコンピュータプログラム命令はコンピュータ又は他のプログラム可能なデータ処理機器にロードされてもよく、それによりコンピュータ又は他のプログラム可能な機器で一連の操作ステップを実行してコンピュータで実現された処理を生成し、それによりコンピュータ又は他のプログラム可能な機器で実行された命令はフローチャートの１つのフロー又は複数のフロー及び／又はブロック図の１つのブロック又は複数のブロックに指定された機能を実現するためのステップを提供する。
【0106】
本開示では、用語「含む」、「含まれる」又はその他の任意のバリエーションは、一連の要素を含む物品又は機器がそれらの要素だけでなく、明示的にリストされない他の要素も含むように、非排他的な包含を含むことを意図しており、又はそのような物品又は機器に固有の要素も含む。これ以上制限がない場合には、文「～を含む」によって制限される要素は、その要素を含む物品又は機器に他の同じ要素が存在することを除外しない。
【0107】
本開示の好ましい実施例を説明したが、当業者は、基本的な創造性概念を知ると、これらの実施例に追加の変更及び修正を加えることができる。したがって、添付の特許請求の範囲は、好ましい実施例及び本開示の範囲に入るすべての変更及び修正を含むと解釈することを意図する。
【0108】
明らかに、当業者は、本開示の精神と範囲から逸脱することなく、本開示に対して様々な変更と変形を行うことができる。このように、本開示のこれらの修正および変形が本開示の請求項及びその同等の技術の範囲内に属する場合、本開示の意図もこれらの変更及び変形を含む。
【産業上の利用可能性】
【0109】
本開示に係る記憶回路は、メモリのデータ読み書きの伝送効率を向上させて、データ伝送の正確性を保証することができる。
【0110】
本開示は２０２２年２月２４日に中国特許庁提出され、出願番号が２０２２１０１７４０６０．Ｘで、発明名称が「記憶回路、データ伝送回路及びメモリ」の中国特許出願に基づいて出願し、かつ当該中国特許出願の優先権を主張し、当該中国特許出願の全ての内容はここで参考として本開示に組み込まれる。
【国際調査報告】