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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-03-08
(54)【発明の名称】カルコゲナイド材料の封止層
(51)【国際特許分類】
H10B 63/10 20230101AFI20240301BHJP
H10N 70/20 20230101ALI20240301BHJP
C23C 16/40 20060101ALI20240301BHJP
【ＦＩ】
H10B63/10
H10N70/20
C23C16/40
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2023557812
(86)(22)【出願日】2021-09-02
(85)【翻訳文提出日】2023-09-20
(86)【国際出願番号】 US2021048909
(87)【国際公開番号】W WO2022203710
(87)【国際公開日】2022-09-29
(31)【優先権主張番号】17/211,100
(32)【優先日】2021-03-24
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】518196871
【氏名又は名称】ユージェヌス インコーポレイテッド
(74)【代理人】
【識別番号】100095267
【弁理士】
【氏名又は名称】小島 高城郎
(74)【代理人】
【識別番号】100124176
【弁理士】
【氏名又は名称】河合 典子
(74)【代理人】
【識別番号】100224269
【弁理士】
【氏名又は名称】小島 佑太
(72)【発明者】
【氏名】リー、サン・ヤング
(72)【発明者】
【氏名】ジュング、スング－フーン
(72)【発明者】
【氏名】マック、ジェリイ
(72)【発明者】
【氏名】ムクハージェイー、ニロイ
【テーマコード（参考）】
4K030
5F083
【Ｆターム（参考）】
4K030AA11
4K030AA14
4K030BA01
4K030BA10
4K030BA42
4K030BA43
4K030BA59
4K030BB01
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4K030HA01
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4K030LA15
5F083FZ10
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5F083JA36
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5F083JA43
5F083JA60
5F083KA01
5F083KA05
5F083LA12
5F083LA16
5F083PR21
(57)【要約】
開示技術は一般に半導体デバイス、特にカルコゲナイド材料を含む半導体デバイス用の封止層、及びその製造方法に関する。一態様では半導体デバイスの製造方法が、カルコゲナイド材料を含む露出した表面をもつ基板を設けることを含む。方法はさらに、低電子陰性度（低χ）金属前駆体とＯ２を含む酸素前駆体に基板を周期的に曝露することによってカルコゲナイド材料の上に低χ金属酸化物層を形成することを含む。金属前駆体の低χ金属の電子陰性度は１．６以下である。
【特許請求の範囲】
【請求項1】
半導体デバイスの製造方法であって、カルコゲナイド材料を含む露出した表面を有する基板を設けること、及び、
低電子陰性度（低χ）の金属前駆体及び酸素Ｏ２を含む酸素前駆体に前記基板を周期的に曝露することによって、前記カルコゲナイド材料上に低χ金属酸化物層を形成すること、を含み、
前記金属前駆体の低χ金属の電子陰性度が１．６以下である方法。
【請求項2】
前記金属前駆体の低χ金属の電子陰性度が、前記カルコゲナイド材料の元素の電子印精度よりも小さい、請求項１の方法。
【請求項3】
前記カルコゲナイド材料の元素が、Ｇｅ、Ｓｂ、Ｔｅ、Ｓｉ、Ｓｅ、及びＡｓのうち１つ以上である、請求項２の方法。
【請求項4】
前記低χ金属酸化物を形成することが、プラズマの支援なしに３００℃以下で前記低χ金属前駆体及び前記酸素前駆体に前記基板を周期的に曝露することを含む、請求項１の方法。
【請求項5】
前記低χ金属が希土類金属である、請求項４の方法。
【請求項6】
前記希土類金属がＬａでありかつ前記低χ金属酸化物層がＬａＯ２層を含む、請求項５の方法。
【請求項7】
周期的に曝露することが、第１の前駆体としてＬａ前駆体に前記カルコゲナイド材料を曝露することを含む、請求項６の方法。
【請求項8】
前記Ｌａ前駆体がトリス（イソプロピルシクロペンタジエニル）ランタンを含む、請求項７の方法。
【請求項9】
基板を設けることが、カルコゲナイド酸化物材料を含む表面領域を有するカルコゲナイド材料を設けることを含み、かつ、低χ金属酸化物を形成することが、前記希土類金属により前記カルコゲナイド酸化物材料を化学的に還元することを含む、請求項５の方法。
【請求項10】
前記低χ金属酸化物が、準化学量論的希土類金属酸化物を含む、請求項５の方法。
【請求項11】
第２の金属前駆体及び第２の酸素前駆体に前記基板を周期的に曝露することによって、前記低χ金属酸化物層の上にキャッピング金属酸化物層を形成することをさらに含む、請求項１の方法。
【請求項12】
前記キャッピング金属酸化物層が、ＨｆＯｘ又はＡｌＯｘを含む、請求項１１の方法。
【請求項13】
前記第２の酸素前駆体が、Ｏ２又はオゾンを含む、請求項１２の方法。
【請求項14】
前記基板が、ビット線とワード線との間に配置された複数のメモリセルを含むクロスポイントアレイの中間構造を含み、前記中間構造は、相変化記憶素子の一部として前記カルコゲナイド材料を含み、かつ、前記低χ金属酸化物層を形成することが、前記相変化記憶素子の露出した側壁上に直接形成することを含む、請求項１の方法。
【請求項15】
前記低χ金属酸化物層を形成することが、前記相変化記憶素子を結晶化させない、請求項１４の方法。
【請求項16】
半導体デバイスの製造方法であって、カルコゲナイド層をその上に形成された基板を設けること、
前記カルコゲナイド層の側壁を露出するために前記カルコゲナイド層をパターン化すること、
プラズマの支援なしに３００℃以下にて低電子陰性度（低χ）の金属前駆体及び酸素前駆体に前記基板を周期的に曝露することによって、前記カルコゲナイド層の前記側壁上に低χ金属酸化物層を形成すること、を含み、
前記金属酸化物の低χ金属の電子陰性度が１．６以下である方法。
【請求項17】
前記基板が、ビット線とワード線との間に配置された複数のメモリセルを含むクロスポイントアレイの中間構造を含み、前記中間構造が、相変化記憶素子の一部として前記カルコゲナイド層を含み、かつ、前記低χ金属酸化物を形成することが、前記相変化記憶素子の露出した側壁上に直接形成することを含む、請求項１６の方法。
【請求項18】
前記相変化記憶素子の前記露出した側壁が、カルコゲナイド酸化物材料を含み、かつ、前記低χ金属酸化物層を形成することが、前記低χ金属により前記カルコゲナイド酸化物材料を化学的に還元することを含む、請求項１７の方法。
【請求項19】
前記カルコゲナイド層の元素が、Ｇｅ、Ｓｂ、Ｔｅ、Ｓｉ、Ｓｅ、及びＡｓのうち１つ以上を含む、請求項１７の方法。
【請求項20】
前記低χ金属の電子陰性度が、前記カルコゲナイド層の元素の電子陰性度よりも小さい、請求項１９の方法。
【請求項21】
前記低χ金属がランタニド系元素である、請求項１６の方法。
【請求項22】
前記酸素前駆体がＯ２を含む、請求項２１の方法。
【請求項23】
周期的に曝露することが、第１の前駆体として希土類金属前駆体に前記カルコゲナイド層を曝露することを含む、請求項１６の方法。
【請求項24】
前記希土類金属前駆体がＬａ前駆体を含む、請求項２３の方法。
【請求項25】
第１の金属前駆体及び第２の酸素前駆体に前記基板を周期的に曝露することによって、前記低χ金属酸化物層の上にキャッピング金属酸化物層を形成することをさらに含む、請求項１６の方法。
【請求項26】
前記キャッピング金属酸化物層が、ＨｆＯｘ又はＡｌＯｘを含む、請求項２５の方法。
【請求項27】
半導体デバイスの製造方法であって、カルコゲナイド材料をその上に形成された基板を設けることを含み、前記カルコゲナイド材料はその表面領域にカルコゲナイド酸化物材料を形成しており、かつ、
前記カルコゲナイド酸化物材料を低電子陰性度（低χ）金属前駆体に曝露することによって、前記カルコゲナイド酸化物材料を少なくとも部分的に化学的に還元することを含み、
前記金属前駆体の低χ金属の電子陰性度が１．６以下であり、それによって前記表面領域の酸素含有量が、前記カルコゲナイド酸化物材料を前記低χ金属前駆体に曝露する前の表面領域に比べて低減される、方法。
【請求項28】
前記低χ金属の電子陰性度が、前記カルコゲナイド材料の元素の電子陰性度よりも小さい、請求項２７の方法。
【請求項29】
前記カルコゲナイド材料の元素が、Ｇｅ、Ｓｂ、Ｔｅ、Ｓｉ、Ｓｅ、及びＡｓのうち１つ以上を含む、請求項２８の方法。
【請求項30】
前記低χ金属が希土類金属である、請求項２９の方法。
【請求項31】
前記低電子陰性度（低χ）金属前駆体に曝露することが、前記カルコゲナイド酸化物材料をＬａ前駆体に直接曝露することを含む、請求項３０の方法。
【請求項32】
前記Ｌａ前駆体が、トリス（イソプロピルシクロペンタジエニル）ランタンを含む、請求項３１の方法。
【請求項33】
低χ金属酸化物層を形成するために、前記基板を前記低χ金属前駆体及び前記酸素前駆体に周期的に曝露することを含む、請求項２７の方法。
【請求項34】
前記低χ金属酸化物層を形成することが、プラズマの支援なしに３００℃以下にて前記低χ金属前駆体及びＯ２に前記基板を周期的に曝露することを含む、請求項３３の方法。
【請求項35】
相変化メモリデバイスであって、第１の横方向に延びる第１の導電線と前記第１の横方向と交差する第２の横方向に延びる第２の導電線との間に縦方向に配置されたメモリセルを有し、
前記メモリセルは、相変化記憶素子とセレクタ素子とを含み、かつ
前記メモリセルの側壁上に形成された低電子陰性度（低χ）金属酸化物層を有し、前記低χ金属酸化物層の低χ金属の電子陰性度が１．６以下である、相変化メモリデバイス。
【請求項36】
低χ金属酸化物層が、前記相変化記憶素子及び前記セレクタ素子の各々を取り囲んでいる、請求項３５の相変化メモリデバイス。
【請求項37】
前記相変化記憶素子及び前記セレクタ素子の各々がカルコゲナイド材料を含み、かつ、前記低χ金属の電子陰性度が、前記相変化記憶素子及び前記セレクタ素子の各々の元素の電子陰性度よりも小さい、請求項３５の相変化メモリデバイス。
【請求項38】
前記低χ金属が希土類金属である、請求項３５の相変化メモリデバイス。
【請求項39】
前記希土類金属がＬａであり、かつ、前記低χ金属酸化物層がＬａＯｘ層を含む、請求項３８の相変化メモリデバイス。
【請求項40】
前記低χ金属酸化物層の上にキャッピング金属酸化物層をさらに含む、請求項３５の相変化メモリデバイス。
【請求項41】
前記キャッピング金属酸化物層が、ＨｆＯｘ又はＡｌＯｘを含む、請求項４０の相変化メモリデバイス。
【発明の詳細な説明】
【技術分野】
【0001】
開示された技術は、一般的には半導体デバイスに関し、さらに特定すると、カルコゲナイド材料を含む半導体デバイス用の封止層及びその製造方法に関する。
【背景技術】
【0002】
不揮発性メモリ又は記憶デバイスは、記憶素子の物理的状態を変化させることによってメモリ状態同士の間、例えば論理１と０の間で切り換えることができる。例えば、幾つかの不揮発性メモリデバイス、例えばフラッシュメモリデバイスは、記憶素子として構成されたフローティングゲートに対して電荷を入出させて移送させることによってメモリ状態を切り換えることができる。他の幾つかの不揮発性又は記憶デバイスは、記憶素子における抵抗を変化させることによってメモリ状態同士の間を切り換えることができる。後者のタイプの不揮発性メモリデバイスは、相変化メモリ（ＰＣＭ）デバイスを含み、それは記憶素子内に相変化材料を含む。ＰＣＭデバイスは、記憶素子の相変化材料における結晶化と非晶化を含む相変化を行うことによって切り換えることができる。
【発明の概要】
【発明が解決しようとする課題】
【0003】
ＰＣＭデバイスの継続的な寸法スケーリング、性能の向上、低温集積化、可変抵抗、電圧／電流スケーリング、及び／又は、多くの動向の中でも３次元（３Ｄ）集積化に対するニーズは、ＰＣＭデバイスにおける集積化スキームの向上に対する対応するニーズを促進している。
【課題を解決するための手段】
【0004】
一つの態様では、半導体デバイスの製造方法が、カルコゲナイド材料を含む露出した表面を有する基板を設けることを含む。その方法はさらに、低電子陰性度（低χ）金属前駆体及びＯ２を含む酸素前駆体に基板を周期的に曝露することによって、カルコゲナイド材料上に低電子陰性度（低χ）金属酸化物層を形成することを含む。その場合、金属前駆体の低χ金属の電子陰性度は、１．６以下である。
【0005】
別の態様では、半導体デバイスの製造方法が、カルコゲナイド層をその上に形成された基板を設けることを含む。その方法はさらに、カルコゲナイド層の側壁を露出するためにカルコゲナイド層をパターン化することを含む。その方法はさらに、プラズマの支援なしに３００℃以下で低χ金属前駆体及び酸素前駆体に基板を周期的に曝露することによってカルコゲナイド層の側壁上に低電子陰性度（低χ）金属酸化物層を形成することを含む。金属酸化物の低χ金属の電子陰性度は、１．６以下である。
【0006】
別の態様では、半導体デバイスの製造方法が、カルコゲナイド材料をその上に形成された基板を設けることを含み、その場合、そのカルコゲナイド材料は、その表面領域にカルコゲナイド酸化物材料を形成している。その方法はさらに、そのカルコゲナイド酸化物材料を低電子陰性度（低χ）金属前駆体に曝露することによって、カルコゲナイド酸化物材料を少なくとも部分的に化学的に還元することを含む。金属前駆体の低χ金属の電子陰性度が１．６以下であることによって、表面領域の酸素含有量が、カルコゲナイド酸化物材料を低χ金属前駆体に曝露する前の表面領域に比べて低減される。
【0007】
別の態様では、相変化メモリデバイスが、第１の方向に延在する第１の導電線と、その第１の横方向と交差する第２の横方向に延在する第２の導電線との間に縦方向に配置されたメモリセルを含み、そのメモリセルは、相変化記憶素子とセレクタ素子とを含む。メモリデバイスはさらに、メモリセルの側壁上に形成された低電子陰性度（低χ）金属酸化物層を含み、その場合、その低χ金属酸化物層の低χ金属の電子陰性度は１．６以下である。
【図面の簡単な説明】
【0008】
以下、本開示の実施形態を、添付の図面を参照しつつ、非限定的な例として説明する。
【発明を実施するための形態】
【0009】
上述したように、ＰＣＭデバイスにおける継続的な寸法スケーリング、性能の向上、電圧／電流スケーリング、及び／又は、多くの動向の中でも３次元（３Ｄ）集積化に対するニーズは、そのプロセス集積化スキームの改善に対する対応するニーズを促進している。改善を必要とするプロセス集積化スキームは、ＰＣＭデバイスのメモリセルのパッシベーションスキームを含む。このような改善の必要性を理解するために、図１及び図２は、それぞれ、例示的な相変化メモリセルと、その上で実行可能な例示的なアクセス動作を示している。
【0010】
図１は、実施形態による、改善されたパッシベーションによる恩恵を享受し得るＰＣＭセルを含む相変化メモリ（ＰＣＭ）デバイス１００の例を示している。ＰＣＭデバイス１００は、相変化記憶素子３４を含むメモリセル３０を有し、素子３４は、その下面に形成された中間電極３６とその上面に形成された上部電極３２とを有する。セルスタック３０はさらに、中間電極３６により相変化記憶素子３４から分離されかつその下面に形成された下部電極４０を有し得るセレクタ素子３８を含むことができる。セレクタ素子３８は、例えば、２端子選択デバイスとし得る。相変化記憶素子３４及びセレクタ素子３８を含むセルスタック３０は、一端において上部電極３２を介して上部金属線２０、例えばワード線及びビット線の一方に接続され、そして他端において下部電極４０を介して下部金属線２２、例えばワード線及びビット線の他方に接続することができる。
【0011】
ＰＣＭデバイス１００において、相変化記憶素子３４及びセレクタ素子３８の一方又は両方が、カルコゲナイド材料を含むことができる。相変化記憶素子３４は、不揮発性又は永続的なメモリ状態とできる複数のメモリ状態を記憶するように構成されている。セレクタ素子３８は、相変化記憶素子３４に対して直列に電気的に接続されている。セレクタ素子３８は、複数のメモリ状態の間又はそれらの中で相変化記憶素子３４を切り換えるために、電圧源及び／又は電流源により相変化記憶素子３４に提供され得る電圧及び／又は電流を制御するためのスイッチとして構成されている。
【0012】
図２は、図１に関して上述したＰＣＭデバイス１００上で実行可能な例示的なアクセス動作を概略的に示している。相変化記憶素子３４（図１）における結晶からアモルファスへの遷移を誘起するための動作、すなわちリセット動作は、相変化材料の実質的に結晶の状態に対応する低抵抗状態又はセット状態においてリセットパルス２１０、例えば電流又は電圧のパルスを相変化記憶素子３４（図１）に印加することによって実行される。そのパルスは、その持続時間及び／又は大きさを制御するために、セレクタ素子３８を用いて印加することができる。リセットパルス２１０は、相変化記憶素子３４（図１）の相変化材料を、相変化材料の融解温度（Ｔmelt）で少なくとも部分的に融解させる。リセットパルス２１０のピークに到達した後、相変化記憶素子は、相変化材料の実質的な再結晶化を防止するために十分に短い時間内に速やかに急冷される。
【0013】
さらに図２を参照すると、相変化材料のアモルファスから結晶への遷移を誘起する動作、すなわちセット動作は、相変化材料の実質的にアモルファス状態に対応する高抵抗のリセット状態においてセットパルス２２０、例えば電流又は電圧パルスを相変化記憶素子３４（図１）に印加することによって実行される。そのパルスは、その持続時間及び／又は大きさを制御するためにセレクタ素子３８により印加することができる。セットパルス２２０は、相変化記憶素子３４（図１）の相変化材料を、結晶化温度（Ｔcrys）で少なくとも部分的に再結晶化させる。
【0014】
相変化記憶素子３４（図１）の状態を決定するための動作、すなわち読取り動作は、読取りパルス２３０、例えば電流又は電圧のパルスを印加し、得られた電気的信号をセンサ増幅器を用いて検知することによって実行することができる。パルスは、その持続時間及び／又は大きさを制御するためにセレクタ素子を用いて印加することができる。
【0015】
図１に示した例では、メモリセル３０は、対応する多層のスタックから形成されたピラー構造として配置されている。以下に説明するように、相変化記憶素子３４及び／又はセレクタ素子３８の各々の側壁は、製造中に曝露される可能性がある。それらの側壁は、例えば空気及び水分並びに他のプロセス用のガス及び／又は液体などの多様なプロセス環境に曝露され得る。その結果、望ましくないことに、相変化記憶素子３４及び／又はセレクタ素子３８の１つ以上の側壁が、プロセス環境からくるそれらのガス及び／又は液体を吸収したりそれらと化学的に反応したりする可能性があり、それによりＰＣＭデバイス１００のデバイス特性を低下させ得る。加えて、図２に関して上述したように、製造後、本明細書に記載したような不揮発性メモリデバイスの多様な動作は、相変化記憶素子３４及び／又はセレクタ素子３８の領域を比較的高い電場及び／又は相変化材料の融解温度を超える高温に曝す可能性があり、それは数百度を超える場合がある。さらにこのような動作条件は、相変化記憶素子３４及び／又はセレクタ素子３８と、周囲の材料、例えば酸素や水分からくる元素との化学反応を生じさせる可能性がある。ＰＣＭデバイス１００はこのような条件に数万回又は数十万回以上周期的に曝される可能性があるため、セット、リセット、又は読取りの電圧又は電流のうちの１つ以上が、経時的に劣化して信頼性故障に繋がる可能性がある。それらの故障の幾つかは、相変化記憶素子３４及び／又はセレクタ素子３８を含むＰＣＭデバイスの様々な領域における製造後の汚染に起因する可能性がある。
【0016】
［封止層によりライニングされた相変化メモリセル］
上述したＰＣＭデバイス１００の劣化を防止するニーズを解決するために、発明者らは、その製造及び／又は動作中における水分、空気、又は他の不純物から保護するために相変化記憶素子３４及びセレクタ素子３８の一方又は両方を封止層により保護する必要性を見出した。図３Ａ及び３Ｂは、ｙ方向及びｘ方向のそれぞれから見た、半導体基板１８上に形成された例示的なクロスポイントメモリアレイ３００を示している。クロスポイントアレイ３００は、実施形態による、封止によってライニングされた側壁を具備する複数のメモリセル３０を有する。各メモリセル３０は、例えばワード線又はビット線の一方であり第１の方向に延在する第１の導電線２０と、例えばワード線又はビット線の他方であり第１の横方向と交差する第２の横方向に延在する第２の導電線２２との間に縦方向に配置されている。各メモリセル３０は、その一方又は両方の側壁上に封止層４６、５２を形成されている。実施形態による封止層４６、５２は、低電子陰性度（低χ）の金属酸化物層４６Ａ、５２Ａを含み、低χ金属酸化物層４６Ａ、５２Ａの金属は１．６以下の電子陰性度を有する。
上述したＰＣＭデバイス１００の劣化を防止するニーズを解決するために、発明者らは、その製造及び／又は動作中における水分、空気、又は他の不純物から保護するために相変化記憶素子３４及びセレクタ素子３８の一方又は両方を封止層により保護する必要性を見出した。図３Ａ及び３Ｂは、ｙ方向及びｘ方向のそれぞれから見た、半導体基板１８上に形成された例示的なクロスポイントメモリアレイ３００を示している。クロスポイントアレイ３００は、実施形態による、封止によってライニングされた側壁を具備する複数のメモリセル３０を有する。各メモリセル３０は、例えばワード線又はビット線の一方であり第１の方向に延在する第１の導電線２０と、例えばワード線又はビット線の他方であり第１の横方向と交差する第２の横方向に延在する第２の導電線２２との間に縦方向に配置されている。各メモリセル３０は、その一方又は両方の側壁上に封止層４６、５２を形成されている。実施形態による封止層４６、５２は、低電子陰性度（低χ）の金属酸化物層４６Ａ、５２Ａを含み、低χ金属酸化物層４６Ａ、５２Ａの金属は１．６以下の電子陰性度を有する。
【0017】
図３Ａ及び３Ｂをさらに参照する。各メモリセル３０は相変化メモリセルであり、ｙ方向に延在する上部導電線２０と、ｘ方向に延在する下部導電線２２との間に配置されている。上部導電線２０及び下部導電線２２は、メモリセル３０と駆動回路やセンサ回路等の周辺回路（図示せず）との間で例えば電圧又は電流のパルスなどの電気信号を伝送するように構成された導電体である。メモリセル３０は、中間電極３６により分離されたセレクタ素子３８と記憶素子３４とを含む。図示されたメモリセル３０はさらに、セレクタ素子３８と下部導電線２２との間の下部電極４０と、上部導電線２０と相変化記憶素子３４との間の上部電極３２とを含む。幾つかの実施形態では、相変化記憶素子３４とセレクタ素子３８の位置を交換可能であることは理解されるであろう。さらに、幾つかの実施形態では、上部電極３２、中間電極３６、及び下部電極４０のうち１つ以上を省いてもよい。
【0018】
明確性と図示の簡易化のために示さないが、半導体基板１８は、フロントエンドオブラインを通して処理される多様な構造を含むことができ、そして、例えばワード線及びビット線の駆動回路やセンサ増幅回路の一部を形成するＣＭＯＳトランジスタなどの多様な周辺デバイス及び／又は支援デバイスを含み得ることが理解されるであろう。さらに、半導体基板１８は、その上に予備形成された１つ以上の多様な構造を含むことができ、例えば、拡散領域、絶縁領域、電極、及び、接点や金属線等のメタライゼーション構造を挙げることができ、それらの上にアレイ３００を配置することができる。これらのデバイス及び構造の幾つかは、後述するように、アレイ３００の製造のために用いられるプロセスステップのサーマルバジェットを制限する可能性がある。
【0019】
本発明の実施形態による、メモリセル３０の素子についてここで詳細に説明する。図３Ａ及び３Ｂをさらに参照すると、相変化記憶素子３４の相変化材料は、多くのカルコゲナイド合金系の中で特に、ＧｅＳｂＴｅ（ＧＳＴ）合金系の元素のうちの少なくとも２つを含むカルコゲナイド合金組成物、例えばＧｅ８Ｓｂ５Ｔｅ８、Ｇｅ２Ｓｂ２Ｔｅ５、Ｇｅ１Ｓｂ２Ｔｅ４、Ｇｅ１Ｓｂ４Ｔｅ７、Ｇｅ４Ｓｂ４Ｔｅ７など、又は、ＩｎＳｂＴｅ（ＩＳＴ）合金系の元素のうちの少なくとも２つを含むカルコゲナイド合金組成物、例えば、Ｉｎ２Ｓｂ２Ｔｅ５、Ｉｎ１Ｓｂ２Ｔｅ４、Ｉｎ１Ｓｂ４Ｔｅ７など、を含むことができる。
カルコゲナイド合金系はさらに、例えばドーピングされたＳｉなどの所定の元素を含むことができる。１つ以上のカルコゲナイド元素を含み、かつ電気的信号に応答して直接的又は間接的に相変化を行うことができる他のカルコゲナイド合金系を用いることができる。相変化記憶素子を形成できる薄膜層を形成するために使用可能な適切な堆積技術を用いることができる。例えば、相変化材料の薄膜層は、例を挙げると、例えば物理気相成長法、化学気相成長法、及び原子層堆積方を用いて堆積させることができ、そこから相変化記憶素子３４を、適切なパターン化技術の組合せにより形成することができる。
カルコゲナイド合金系はさらに、例えばドーピングされたＳｉなどの所定の元素を含むことができる。１つ以上のカルコゲナイド元素を含み、かつ電気的信号に応答して直接的又は間接的に相変化を行うことができる他のカルコゲナイド合金系を用いることができる。相変化記憶素子を形成できる薄膜層を形成するために使用可能な適切な堆積技術を用いることができる。例えば、相変化材料の薄膜層は、例を挙げると、例えば物理気相成長法、化学気相成長法、及び原子層堆積方を用いて堆積させることができ、そこから相変化記憶素子３４を、適切なパターン化技術の組合せにより形成することができる。
【0020】
図３Ａ及び３Ｂを参照すると、上部導電線２０及び／又は下部導電線２２は、金属を含み得る。金属の例は、Ａｌ、Ｃｕ、Ｎｉ、Ｃｒ、Ｃｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｐｔ、Ａｕ、Ｉｒ、Ｔａ、及びＷなどの元素金属；ＴｉＮ、ＴａＮ、ＷＮ、及びＴａＣＮなどの導電性金属窒化物；タンタルシリサイド、タングステンシリサイド、ニッケルシリサイド、コバルトシリサイド、及びチタンシリサイドなどの導電性金属ケイ化物；及びＲｕＯ２などの導電性金属酸化物を含む。
【0021】
セレクタ素子３８は、相変化記憶素子のメモリ状態を切り換えるために用い得る適切な２端子デバイス又は３端子デバイスを含む。幾つかの実施形態では、セレクタ素子が半導体デバイス含み、例えば、金属シリコン酸化物（ＭＯＳ）トランジスタ、バイポーラ接合トランジスタ（ＢＪＴ）、シリコン制御整流器 (サイリスタ)、ダイアック、ＰＮ接合ダイオード、ショットキーダイオードなどである。幾つかの実施形態では、セレクタ素子３８が、双方向対称２端子スイッチであるオボニック(Ovonic)閾値スイッチ（ＯＴＳ）を含み得る。幾つかのＯＴＳは、カルコゲナイド組成物を含む。しかしながら、相変化記憶素子３４の相変化材料とは異なり、ＯＴＳのカルコゲナイド材料は、結晶化せず、相変化を生じない。その替わりに、それに対して閾値を超える電圧又は電界を印加すると、ＯＴＳは、それを通して電流を導通させるようにターンオンすることができ、電圧又は電界を除去すると、ＯＴＳはそれを導通する電流を遮断するようにターンオフすることができる。ＯＴＳは、相変化記憶素子３４に関して上述したカルコゲナイド合金系のいずれかを含むカルコゲナイド組成物を含むことができ、加えて、砒素（Ａｓ）、窒素（Ｎ）、及び炭素（Ｃ）などの結晶化を抑制し得る元素を含むことができる。
ＯＴＳ材料系の例は、特に、Ｔｅ－Ａｓ－Ｇｅ－Ｓｉ、Ｇｅ－Ｔｅ－Ｐｂ、Ｇｅ－Ｓｅ－Ｔｅ、Ａｌ－Ａｓ－Ｔｅ、Ｓｅ－Ａｓ－Ｇｅ－Ｓｉ、Ｓｅ－Ａｓ－Ｇｅ－Ｃ、Ｓｅ－Ｔｅ－Ｇｅ－Ｓｉ、Ｇｅ－Ｓｂ－Ｔｅ－Ｓｅ、Ｇｅ－Ｂｉ－Ｔｅ－Ｓｅ、Ｇｅ－Ａｓ－Ｓｂ－Ｓｅ、Ｇｅ－Ａｓ－Ｂｉ－Ｔｅ、及びＧｅ－Ａｓ－Ｂｉ－Ｓｅ系を含む。限定しないが、ＯＴＳを形成し得るカルコゲナイド合金系の例は、ＴｅＡｓＧｅＳｉ、ＧｅＴｅＰｂ、ＧｅＳｅＴｅ、ＡｌＡｓＴｅ、ＳｅＡｓＧｅＳｉ、ＳｅＡｓＧｅＣ、ＳｅＴｅＧｅＳｉ、ＧｅＳｂＴｅＳｅ、ＧｅＢｉＴｅＳｅ、ＧｅＡｓＳｂＳｅ、ＧｅＡｓＢｉＴｅ、及びＧｅＡｓＢｉＳｅ合金系を含む。
ＯＴＳを形成することができる薄膜層を形成するために、プロセス技術の適切な組合せを用いることができる。例えば、ＯＴＳ材料の薄膜層は、例えば物理気相成長法、化学気相成長法、及び原子層堆積法などを用いて堆積することができ、それにより、適切なパターン化技術の組合せによりセレクタ素子を形成することができる。
ＯＴＳ材料系の例は、特に、Ｔｅ－Ａｓ－Ｇｅ－Ｓｉ、Ｇｅ－Ｔｅ－Ｐｂ、Ｇｅ－Ｓｅ－Ｔｅ、Ａｌ－Ａｓ－Ｔｅ、Ｓｅ－Ａｓ－Ｇｅ－Ｓｉ、Ｓｅ－Ａｓ－Ｇｅ－Ｃ、Ｓｅ－Ｔｅ－Ｇｅ－Ｓｉ、Ｇｅ－Ｓｂ－Ｔｅ－Ｓｅ、Ｇｅ－Ｂｉ－Ｔｅ－Ｓｅ、Ｇｅ－Ａｓ－Ｓｂ－Ｓｅ、Ｇｅ－Ａｓ－Ｂｉ－Ｔｅ、及びＧｅ－Ａｓ－Ｂｉ－Ｓｅ系を含む。限定しないが、ＯＴＳを形成し得るカルコゲナイド合金系の例は、ＴｅＡｓＧｅＳｉ、ＧｅＴｅＰｂ、ＧｅＳｅＴｅ、ＡｌＡｓＴｅ、ＳｅＡｓＧｅＳｉ、ＳｅＡｓＧｅＣ、ＳｅＴｅＧｅＳｉ、ＧｅＳｂＴｅＳｅ、ＧｅＢｉＴｅＳｅ、ＧｅＡｓＳｂＳｅ、ＧｅＡｓＢｉＴｅ、及びＧｅＡｓＢｉＳｅ合金系を含む。
ＯＴＳを形成することができる薄膜層を形成するために、プロセス技術の適切な組合せを用いることができる。例えば、ＯＴＳ材料の薄膜層は、例えば物理気相成長法、化学気相成長法、及び原子層堆積法などを用いて堆積することができ、それにより、適切なパターン化技術の組合せによりセレクタ素子を形成することができる。
【0022】
図３Ａ及び３Ｂをさらに参照すると、上部電極３２、中間電極３６、及び下部電極４０は、メモリセルの動作素子を電気的に接続するが隣接材料間の相互作用及び／又は相互拡散の防止を目的とする材料を含み得る。例えば、隣接材料に依存して、適切な電極材料が１つ以上の導電及び半導電材料を含むことができ、例えば、炭素（Ｃ）；ｎドーピングされたポリシリコン及びｐドーピングされたポリシリコン；Ａｌ、Ｃｕ、Ｎｉ、Ｃｒ、Ｃｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｐｔ、Ａｕ、Ｉｒ、Ｔａ、及びＷを含む金属；ＴｉＮ、ＴａＮ、ＷＮ、及びＴａＣＮを含む導電性金属窒化物；タンタルシリサイド、タングステンシリサイド、ニッケルシリサイド、コバルトシリサイド、及びチタンシリサイドを含む導電性金属ケイ化物；ＲｕＯ２を含む導電性金属酸化物である。
【0023】
図３Ａ及び３Ｂをさらに参照すると、幾つかの実施形態では、メモリセル３０の各層及び上部導電線２０及び下部導電線２２は、特定のリソグラフィ技術ノード用に選択された横方向寸法、例えばｘ方向及びｙ方向のそれぞれの幅を有することができ、かつ集積回路設計用の技術ノードに応じて約３ｎｍ～６０ｎｍ、約５ｎｍ～４０ｎｍ、又は約５ｎｍ～３０ｎｍの範囲にあることができる。なお、より小さい又はより大きい寸法も可能であり、当業者により採用されるリソグラフィ能力によってのみ制限される。上部導電線２０及び下部導電線２２は、ｙ方向及びｘ方向にそれぞれ長さを有することができ、それらの幅よりも遙かに大きくなるように、例えば幅の少なくとも１００倍大きく又は１０００倍大きくなるように選択される。
【0024】
図３Ａを参照すると、上部導電線２０の（ｘ方向における）反対向きの側壁と、メモリセル２０の（ｘ方向における）第１の反対向きの側壁は、第１の封止層４６によりライニングされており、隣接する上部導電線２０との間のスペース及び隣接するメモリセル３０との間のスペースは、第１の絶縁材料５０により充填されている。
図３Ｂを参照すると、下部導電線２２の（ｙ方向における）反対向きの側壁と、メモリセル３０の（ｙ方向における）第２の反対向きの側壁は、第２の封止層５２によりライニングされており、隣接する下部導電線２２との間のスペース及び隣接するメモリセル３０との間のスペースは、第２の絶縁材料４８により充填されている。
図３Ｂを参照すると、下部導電線２２の（ｙ方向における）反対向きの側壁と、メモリセル３０の（ｙ方向における）第２の反対向きの側壁は、第２の封止層５２によりライニングされており、隣接する下部導電線２２との間のスペース及び隣接するメモリセル３０との間のスペースは、第２の絶縁材料４８により充填されている。
【0025】
第１の封止層４６及び第２の封止層５２は、相変化記憶素子３４及びセレクタ素子３８の一方又は両方を、その製造中に水分、空気、又は他の不純物から保護するために有利に機能し得る。第１の封止層４６及び第２の封止層５２はさらに、メモリセル３０の多様な素子と周囲の材料、例えば隣接するメモリセル及び絶縁材料との間の相互汚染及び／又は材料相互拡散を、その製造中に最小限とするために機能し得る。
【0026】
［相変化メモリセルの封止層］
上述したように、実施形態によるメモリセルは、相変化記憶素子及びセレクタ素子の一方又は両方を、その製造中及び／又は動作中に環境から保護するためにその側壁上に封止層を形成している。以下、封止層の物理的及び化学的特性について説明する。
上述したように、実施形態によるメモリセルは、相変化記憶素子及びセレクタ素子の一方又は両方を、その製造中及び／又は動作中に環境から保護するためにその側壁上に封止層を形成している。以下、封止層の物理的及び化学的特性について説明する。
【0027】
図３Ａ及び３Ｂに戻ると、第１及び第２の封止層４６、５２の一方又は両方が、低電子陰性度金属の酸化物、すなわち低電子陰性度（低χ）金属酸化物層４６Ａ、５２Ａを有する。本明細書に記載したように、低χ金属とは、低χ金属酸化物層４６Ａ、５２Ａと接触している相変化メモリ素子及び／又はセレクタ素子の元素の電子陰性度よりも小さい電子陰性度を有する金属のことである。本明細書に記載した多様な相変化材料について、低χ金属は、約１．６以下の電子陰性度の値を有する。実施形態によれば、低χ金蔵の電子陰性度は、約１．６、１．５、１．４、１．３、１．２、１．１、１．０、０．９、０．８、０．７又はこれらの値のいずれかにより規定される範囲内の値よりも小さい。
【0028】
多様な実施形態によれば、低χ金属酸化物層４６Ａ、５２Ａは、１．６未満の電子陰性度を有しかつ希土類金属、遷移金属、アルカリ土類金属、又はアルカリ金属のうちの１つの金属（Ｍ）の酸化物とすることができる。よって、低χ金属酸化物４６Ａ、５２Ａは、ＭＯｘと表記することができ、ここでＭは低χ金属であり、ＭＯｘは、酸化物が化学量論的であっても非化学量論的であってもよいことを示す。例えば、ＭがＬａであるとき、低χ金属酸化物層４６Ａ、５２Ａは、ＬａＯｘとすることができ、その場合、ｘは零より大きくかつ１．５以下であり、化学量論的ランタン酸化物はＬａ２Ｏ３である。
【0029】
幾つかの実施形態では、低χ金属は希土類金属とすることができる。希土類金属は、ランタニド系元素及びアクチニド系元素のうちの１つ以上とすることができる。ランタニド系元素は、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、及びＬｕからなる群のうちから選択可能である。アクチニド系元素は、Ａｃ、Ｔｈ、Ｐｕ、Ａｍ、Ｃｍ、Ｂｋ、Ｃｆ、Ｅｓ、Ｆｍ、Ｍｄ、及びＮｏからなる群のうちから選択可能である。
【0030】
幾つかの他の実施形態では、低電子陰性度金属を、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、及びＲａからなる群のうちから選択されたアルカリ土類金属とすることができる。
【0031】
幾つかの他の実施形態では、低電子陰性度金属を、Ｌｉ、Ｎａ、Ｋ、Ｒｂ、Ｃｓ、及びＦｒからなる群のうちから選択されたアルカリ金属とすることができる。
【0032】
幾つかの他の実施形態では、低電子陰性度金属を、Ｓｃ、Ｔｉ、Ｖ、Ｍｎ、Ｚｎ、Ｙ、Ｚｒ、Ｎｂ、Ｈｆ、Ｔａ、及びＴｌからなる群のうちから選択された遷移金属とすることができる。
【0033】
図３Ａ及び３Ｂをさらに参照すると、発明者らは、封止層４６、５２の一部である低χ金属酸化物層４６Ａ、５２Ａの低χ金属が、３．４４の電子陰性度をもつ酸素に比べて十分に小さい電子陰性度を有するとき、封止層４６、５２が製造中及び動作中にメモリセル３０を保護する拡散バリアとして機能するだけでなく、封止層４６、５２が、既に形成されている可能性があるカルコゲナイド材料の既存の酸化物を化学的に還元することもできることを発見した。これは、相変化記憶素子３４及び／又はセレクタ素子３８のうちの少なくとも幾つかの素子が低χ金属の電子陰性度よりも実質的に高い電子陰性度を有することに起因することを、発明者らは発見した。少なくとも一部には、相変化素子３４／セレクタ素子３８と酸素との間の電子陰性度の差に比べて、低χ金属と酸素との間の電子陰性度の差が相対的に大きいことによって、低χ金属酸化物の低χ金属がカルコゲナイド酸化物材料から酸素を引きつけることができることを、発明者らは発見した。よって、実施形態によれば、カルコゲナイド酸化物材料が低χ金属前駆体に曝露されたとき、低χ金属酸化物４６A、５２Ａの低χ金属が少なくとも部分的にカルコゲナイド酸化物材料を化学的に還元してその酸素含有量を低減させる。このプロセスを効率的に起こすためには、低χ金属酸化物層４６Ａ、５２Ａの低χ金属が約１．６以下の電子陰性度を有することが重要となり得ることを発明者らは発見した。
【0034】
幾つかの実施形態によれば、低電子陰性度金属の金属酸化物を含む低χ金属酸化物層４６Ａ、５２Ａは、バリアとして機能しかつ／又はカルコゲナイド材料の酸化物を化学的に還元するために有効な厚さを有する。一方では、その厚さは、メモリセル３０の目的とする側壁をコンフォーマルかつ連続的に被覆するために十分に厚くなければならない。他方では、その厚さは、図３Ａ及び３Ｂに示すように各方向において隣接するメモリセル３０同士の間のスペースの１／２よりも小さくなければならない。発明者らは、低χ金属酸化物層４６Ａ、５２Ａの厚さが、 １ｎｍ、２ｎｍ、３ｎｍ、４ｎｍ、５ｎｍ、６ｎｍ、７ｎｍ、８ｎｍ、９ｎｍ、１０ｎｍ、又はこれらの値のいずれかにより規定される範囲内の値よりも大きくなり得ることを発見した。
【0035】
発明者らは、幾つかの低χ金属酸化物層が、所与の状況下において吸湿性があるため、時間の経過とともに望ましくないことに水分を吸収したり、水分と反応したりすることがあることを発見した。その吸収及び／又は反応によって、一部の低χ金属酸化物層の厚さが増大することになり得る。発明者らはさらに、これらの状況下では、水分との間の低χ金属酸化物の吸収及び／又は反応を抑制するために、第１及び第２の封止層４６、５２の一方又は両方の一部としてキャッピング（capping）層を形成することが有利となり得ることを発見した。よって、図３Ａ及び３Ｂに戻ると、幾つかの実施形態では、第１及び第２の封止層４６、５２の一方又は両方が、低χ金属酸化物層４６Ａ、５２Ａ上にそれぞれ形成された対応するキャッピング層４６Ｂ、５２Ｂを含む。発明者らは、所定の高Ｋ誘電体が、この目的を達成するために特に有効であることを発見した。
【0036】
これらの実施形態によれば、第１及び第２の封止層４６、５２の一方又は両方がさらに、対応するキャッピング層４６Ｂ、５２Ｂを含み、それらのキャッピング層は、Ａｌ、Ｚｒ、又はＨｆの酸化物を含む高Ｋ誘電体を有する。例えば、キャッピング層は、Ａｌ２Ｏ３、ＺｒＯ２、及びＨｆＯ２のうちの１つ以上を含むことができる。 キャッピング層は、ＡｌＯｘ、ＺｒＯｘ、及びＨｆＯｘとして表される準化学量論的酸化物層であってもよい。
【0037】
キャッピング層が存在する場合、キャッピング層４６Ｂ、５２Ｂは、対応する低χ金属酸化物層４６Ａ、５２Ａをコンフォーマルかつ連続的に被覆するために十分な厚さを有することが理解されよう。一方、その厚さは、図３Ａ及び３Ｂに示すように、第１及び第２の封止層４６、５２の全体の厚さが各方向における隣接するメモリセル３０同士の間のスペースの１／２よりも小さいように十分に小さくなければならない。発明者らは、キャッピング層が存在する場合、キャッピング層の厚さが、０．５ｎｍ、１ｎｍ、２ｎｍ、ｎｍ、４ｎｍ、５ｎｍ、又はこれらの値のいずれかにより規定される範囲内の値を超えないことを決定した。
【0038】
［相変化メモリセルの封止層の周期的堆積法］
上述したように、実施形態によるメモリセルは、プロセス中及び／又は動作中に環境から相変化記憶素子及びセレクタ素子の一方又は両方を保護するためにその側壁上に封止層を形成している。図３Ａ及び３Ｂに戻ると、上述した多様な特性に加えて、第１及び第２の封止層４６、５２の一方又は両方が、本明細書に記載した周期的堆積法を用いて堆積されることが有利である。
上述したように、実施形態によるメモリセルは、プロセス中及び／又は動作中に環境から相変化記憶素子及びセレクタ素子の一方又は両方を保護するためにその側壁上に封止層を形成している。図３Ａ及び３Ｂに戻ると、上述した多様な特性に加えて、第１及び第２の封止層４６、５２の一方又は両方が、本明細書に記載した周期的堆積法を用いて堆積されることが有利である。
【0039】
原子層堆積法（ＡＬＤ）などの周期的堆積プロセスは、比較的高アスペクト比（例えば、２：１）の構造上に、比較的高い厚さの均一性と精度をもつ比較的コンフォーマルな薄膜を提供することができる。一般に、ＡＬＤに比べてコンフォーマル性や均一性は劣るが、化学気相成長法（ＣＶＤ）などの連続堆積プロセスを使用して堆積された薄膜は、高い生産性と低コストを提供することができる。実施形態によれば、メモリセル３０（図３Ａ及び３Ｂ）の線又はピラー同士の間に形成されたスペースに、第１及び第２の封止層４６、５２が形成されており、それらのスペースは、比較的小さい幅及び／又は高アスペクト比を有する。例えば、それらのスペースは、２０ｎｍ、１５ｎｍ、１０ｎｍ、５ｎｍ、又はこれらの値のいずれかにより規定される範囲内の値より小さい幅を有し得る。よって、実施形態によれば、第１及び第２の封止層４６、５２は、本明細書に記載したように周期的堆積プロセス、例えばＡＬＤを用いて形成されることが有利である。特に、実施形態による周期的堆積プロセスは、プラズマの支援なしに熱的に活性化される前駆体同士の間の化学反応に依存する熱サイクル堆積プロセスである。
【0040】
実施形態による原子層堆積法（ＡＬＤ）を含む周期的堆積プロセスは、複数の前駆体に基板を交互に曝露してレイヤーバイレイヤー態様で薄膜を形成し、コンフォーマリティ、均一性、応力、並びに、酸素、水分及び多様な他の不純物に対するバリア特性などの薄膜の特性を精密に制御することを含む。反応物すなわち前駆体は、基板を中に配置した反応チャンバ内に交互に導入される酸化反応物及び還元反応物を含むことができる。１つ以上の反応物又は前駆体の導入は、反応チャンバから過剰な反応物又は前駆体を除去するためにパージ及び／又はポンプ排出プロセスと交互に行うことができる。前駆体又は反応物は、封止層が堆積される表面が前駆体もしくは反応物及び／又は反応物の反応生成物で少なくとも部分的に飽和される、例えば実質的に全体が飽和されるような条件下で、適切な期間に亘って反応チャンバ内に導入され得る。過剰な又は残留した前駆体又は反応物は、その後、反応チャンバからパージ及び／又はポンプ排出され得る。ポンプ排出プロセスは、適切な吸引ポンププロセスにより実行可能であり、そしてパージステップは、非反応性又は不活性ガス、例えば窒素又は希ガスを反応チャンバ内に導入することによって実行可能である。
図４は、実施形態による、封止層を形成するための前駆体送達シーケンスの例を示している。図４を参照すると、周期的堆積サイクル又はＡＬＤサイクルは、第１のサブサイクル４００Ａすなわち気相堆積段階と、第２のサブサイクル４００Ｂすなわち気相堆積段階を含む。第１のサブサイクル４００Ａは、第１の前駆体への基板の曝露４０４を含み、そして第２のサブサイクル４００Ｂは、第２の前駆体への基板の曝露４１６を含む。第１のサブサイクル４００Ａは、第１のＡＬＤバルブを含む第１のＡＬＤ前駆体送達ラインを通して実行可能であり、そして第２のサブサイクル４００Ｂは、第２のＡＬＤバルブを含む第２のＡＬＤ前駆体送達ラインを通して実行可能である。
図４は、実施形態による、封止層を形成するための前駆体送達シーケンスの例を示している。図４を参照すると、周期的堆積サイクル又はＡＬＤサイクルは、第１のサブサイクル４００Ａすなわち気相堆積段階と、第２のサブサイクル４００Ｂすなわち気相堆積段階を含む。第１のサブサイクル４００Ａは、第１の前駆体への基板の曝露４０４を含み、そして第２のサブサイクル４００Ｂは、第２の前駆体への基板の曝露４１６を含む。第１のサブサイクル４００Ａは、第１のＡＬＤバルブを含む第１のＡＬＤ前駆体送達ラインを通して実行可能であり、そして第２のサブサイクル４００Ｂは、第２のＡＬＤバルブを含む第２のＡＬＤ前駆体送達ラインを通して実行可能である。
【0041】
幾つかの実施形態では、第１のサブサイクル４００Ａ及び第２のサブサイクル４００Ｂの一方又は両方が、不活性ガス、例えばＡｒ又はＮ２を用いた各々の連続パージ４１２、４２４を含む。幾つかの実施形態では、第１のサブサイクル４００Ａ及び第２のサブサイクル４００Ｂの一方又は両方が、第１及び第２の前駆体の一方又は両方への曝露に続いて不活性ガスを用いた各々の急速パージ４０８、４２０をそれぞれ含む。急速パージ４０８、４２０は、連続パージ４１２、４２４よりも大きい流量で実行可能である。幾つかの実施形態では、連続パージ及び急速パージの一方又は両方を、第１及び第２のサブサイクル４００Ａ、４００Ｂの一方又は両方から省くことができる。
これらの実施形態では、急速パージに替えて、パージガスなしで前駆体をポンプ排出することができる。図示された前駆体送達シーケンスは、上述した低χ金属酸化物層４６Ａ、５２Ａ（図３Ａ、３Ｂ）及びキャッピング層４６Ｂ、５２Ｂ（図３Ａ、３Ｂ）の一方又は両方を形成するための概略的に表したシーケンスであり得ることが理解されよう。以下では、封止層４６、５２の低χ金属酸化物層４６Ａ、５２Ａを形成する堆積方法を先ず説明し、次にキャッピング層４６Ｂ、５２Ｂを形成する堆積方法を説明する。
これらの実施形態では、急速パージに替えて、パージガスなしで前駆体をポンプ排出することができる。図示された前駆体送達シーケンスは、上述した低χ金属酸化物層４６Ａ、５２Ａ（図３Ａ、３Ｂ）及びキャッピング層４６Ｂ、５２Ｂ（図３Ａ、３Ｂ）の一方又は両方を形成するための概略的に表したシーケンスであり得ることが理解されよう。以下では、封止層４６、５２の低χ金属酸化物層４６Ａ、５２Ａを形成する堆積方法を先ず説明し、次にキャッピング層４６Ｂ、５２Ｂを形成する堆積方法を説明する。
【0042】
図５Ａは、実施形態による、相変化メモリセルの製造方法を概略的に示している。方法５００は、基板を設けて封止層を形成することを含む。図５Ｂは、図５Ａに示した方法の一部として封止層を形成する方法を概略的に示している。
【0043】
図５Ａを参照すると、相変化メモリセルを製造する方法５００は、カルコゲナイド層を含む露出した表面を有する基板を設けること５１０を含む。方法５００はさらに、基板を低χ金属前駆体と酸素前駆体、例えばＯ２に周期的に曝露することによってカルコゲナイド層上に低χ酸化物層を含む封止層を形成すること５２０を含む。その場合、低χ金属酸化物層の低χ金属の電子陰性度は、１．６以下である。
図５Ｂを参照すると、封止層を形成すること５２０は、各回にて低χ金属前駆体に曝露することを含む１回以上の第１のサブサイクルすなわち気相堆積段階４００Ａ（図４）に基板を曝露すること５２５と、各回にて酸素前駆体に曝露することを含む１回以上の第２のサブサイクルすなわち気相堆積段階４００Ｂ（図４）に基板を曝露すること５３０とを含む。
図５Ｂを参照すると、封止層を形成すること５２０は、各回にて低χ金属前駆体に曝露することを含む１回以上の第１のサブサイクルすなわち気相堆積段階４００Ａ（図４）に基板を曝露すること５２５と、各回にて酸素前駆体に曝露することを含む１回以上の第２のサブサイクルすなわち気相堆積段階４００Ｂ（図４）に基板を曝露すること５３０とを含む。
【0044】
図５Ａを参照すると、基板を設けること５１０は、カルコゲナイド材料を含む表面を有する半導体基板１８（図３Ａ及び３Ｂ）を設けることを含む。例えば、基板を設けることが、１つ以上の第１及び第２の封止層４６、５２の一方又は両方を形成する前に、メモリセル３０（図３Ａ、３Ｂ）の側壁を露出するために層スタックをリソグラフィによってパターン化することを含み得る。露出した側壁は、相変化記憶素子３４及びセレクタ素子３８の一方又は両方を露出し得る。封止層を形成すること５２０は、後述する少なくとも低χ金属酸化物層を形成することを含み得る。
【0045】
図５Ｂを参照すると、多様な実施形態において、１回以上の第１の堆積段階の各回にて基板を曝露すること５２５が、低χ金属前駆体への１回以上の基板の曝露と、酸素前駆体への１回以上の基板の曝露に供することを含む。低χ金属前駆体への各曝露は、曝露後に基板表面が実質的に又は部分的に金属前駆体で飽和された状態となり得るようにする。基板を低χ金属前駆体に曝露した後、過剰な又は残留した金属前駆体及び／又は基板表面上に吸着又は化学吸着されて残らないその反応生成物を、例えばプロセスチャンバからポンプ排出及び／又はパージ排出することによって基板表面から除去することができる。
酸素前駆体への各曝露は、曝露後に基板表面が実質的に又は部分的に酸素前駆体で飽和された状態となり得るようにする。基板を酸素前駆体に曝露した後、過剰な又は残留した酸素前駆体及び／又は基板表面上に吸着又は化学吸着されて残らないその反応生成物を、例えばプロセスチャンバからポンプ排出及び／又はパージ排出することによって基板表面から除去することができる。基板を１回以上の第１の堆積段階及び第２の堆積段階に供することで、低χ金属酸化物から実質的に形成された１つ以上の単層又は領域を形成できる。
酸素前駆体への各曝露は、曝露後に基板表面が実質的に又は部分的に酸素前駆体で飽和された状態となり得るようにする。基板を酸素前駆体に曝露した後、過剰な又は残留した酸素前駆体及び／又は基板表面上に吸着又は化学吸着されて残らないその反応生成物を、例えばプロセスチャンバからポンプ排出及び／又はパージ排出することによって基板表面から除去することができる。基板を１回以上の第１の堆積段階及び第２の堆積段階に供することで、低χ金属酸化物から実質的に形成された１つ以上の単層又は領域を形成できる。
【0046】
幾つかの実施形態では、所与の第１の堆積段階における低χ金属前駆体への曝露を、複数回、順次実行してもよい。同様に、所与の第２の堆積段階における酸素前駆体への曝露を、複数回、順次実行してもよい。有利な点として、ある状況下においては低χ金属及び／又は酸素の前駆体に対し基板を１回以上曝露することによって、例えば実質的な立体障害効果が存在するときにそれぞれの前駆体の吸着のためにより反応性のあるサイトを曝露することによって、より高い表面飽和度が得られる場合がある。
【0047】
多様な実施形態において、本明細書に記載したような、各回に第１及び第２の堆積段階の一方又は両方を含むサイクルの数、第１の堆積段階の繰り返しの周波数及び回数、第２の堆積段階の繰り返しの周波数及び回数、第１の堆積段階中の低χ金属前駆体への基板の曝露の繰り返しの周波数及び回数、及び、第２の堆積段階中の酸素前駆体への基板の曝露の繰り返しの周波数及び回数は、得られる低χ金属酸化物層及び得られる封止層における所望の厚さ、化学量論的組成、及び本明細書に記載した他の特性を得るために、前駆体の立体障害効果に対する感受性を含む様々な考慮を基に変更可能であることが理解されよう。
【0048】
上述したように発明者らは、カルコゲナイド酸化物材料を化学的に還元したり、それらから酸素含有量を低減したりするために低χ金属が効果的であり得ることを発見した。これらの実施形態において発明者らは、第１及び第２の低χ金属酸化物４６Ａ、５２Ａの一方又は両方の堆積を、低χ金属前駆体から開始することが特に有利であり得ることを発見した。これらの実施形態では、図５Ｂを参照すると、各回にて低χ金属前駆体への曝露を含む１回以上の第１の気相堆積段階に基板を曝露すること５２５が、各回にて酸素前駆体への曝露を含む１回以上の第２の気相堆積段階に基板を曝露すること５３０のいずれよりも先行する。第１の前駆体としての低χ金属前駆体に基板を曝露することによって、カルコゲナイド酸化物材料の酸素原子と化学的に反応させるために、下に位置するカルコゲナイド酸化物材料の近傍に低χ金属原子を効果的に与えることができる。
【0049】
それに替えて、幾つかの実施形態では、準化学量論的酸化物層として低χ金属酸化物層４６Ａ、５２Ａを形成することによって、カルコゲナイド酸化物材料を化学的に還元したりそこから酸素含有量を低減したりするという同様の効果を有することができる。これらの実施形態では、第１及び第２の封止層４６、５２の低χ金属酸化物層４６Ａ、５２Ａが、化学量論的酸化物に比べて酸素含有量においてそれぞれ少なくとも１０％、２０％、３０％、５０％欠落していてもよく、又は、これらの値のいずれかにより規定される範囲内の欠落値を有することができる。
【0050】
実施形態による低χ金属酸化物層４６Ａ、５２Ａ（図３Ａ、３Ｂ）を堆積するために、以下の金属前駆体及び酸素前駆体を、非限定的な例として用いることができる。
【0051】
Ｓｒ前駆体の非限定的な例は、ビス(2,2,6,6-テトラメチル-3,5-ヘプタンジオネート)ストロンチウム(「Sr(tmhd)2」)を含む。
【0052】
Ｌａ前駆体の非限定的な例は、トリス-イソプロピルシクロペンタジエニルランタン(「La(iPrCp)3」）、トリス-ホルムアミジネートランタン(「La(fAMD)3」)、及びトリス(2,2,6,6-テトラメチル-3,5-ヘプタンジオネート)ランタン（「La(tmhd)3」）を含む。
【0053】
Ｔｉ前駆体の非限定的な例は、ＴｉＣｌ４、ＳｔａｒＴｉ、テトラキス－ジメチルアミノチタン（「TDMAT」）、テトラキス－ジエチルアミノチタン（「TDEAT」）、テトラキス－エチルメチルアミノチタン（「TEMAT」）、チタンテトラキス－イソプロポキシド（「TTIP」）、チタンメトキシド、チタンエトキシド、チタンt-ブトキシド、クロロトリイソプロポキシチタン、チタン2-エチルヘキシルオキシド、及びチタンオキシアセチルアセトネートを含む。
【0054】
Ｎｂ前駆体の非限定的な例は、ｔｅｒｔ（ブチルイミド)トリス(ジエチルアミド)ニオブ（Ｖ）（「TBTDENb」）を含む。
【0055】
Ｔａ前駆体の非限定的な例は、第三級ブチリミドトリスジエチルタンタル（「TBTDETa」）および第三級ブチルイミドトリスエチルメチルアミノタンタル（「TBITEMATa」）を含む。
【0056】
Ｍｇ前駆体の非限定的な例は、ビス-エチルシクロペンタジエニルマグネシウム（「Mg(CpEt)２」)、テトラ(2,2,6,6-テトラメチル-3,5-ヘプタンジオネート)マグネシウム(「Mg２(tmhd)４」)、及びMg(tmhd)２(EtOH)２を含み、ここでtmhdは2,2,6,6-テトラメチル-3,5-ヘプタンジオネートである。
【0057】
Ｃｅ前駆体の非限定的な例は、Ce(iPrCp)３、Ce(tmhd)４、およびCe(tmhd)３phenを含み、iPrCpはイソプロピルシクロペンタジエニルであり、ここでtmhdは2,2,6,6-テトラメチル-3,5-ヘプタンジオネートであり、ここでphenは1,10-フェナントロリンである。
【0058】
Ｇｄ前駆体の非限定的な例は、トリス(2,2,6,6-テトラメチル-3,5-ヘプタンジオネート)ガドリニウム(「Gd(tmhd)３」)、トリスイソプロピルシクロペンタジエニルガドリニウム(「Gd(iPrCp)３」)、(トリス(2,3-ジメチル-2-ブトキシ)ガドリニウム(III))(「Gd[OC(CH３)２CH(CH３)２]３」)、及びGd(CpCH３)３を含み、ここでCpはシクロペンタジエニル(C５H５)である。
【0059】
Ｄｙ前駆体の非限定的な例は、Dy(tmhd)３を含み、ここでtmhdは2,2,6,6-テトラメチル-3,5-ヘプタンジオネートである。
【0060】
Ｅｒ前駆体の非限定的な例は、Er(tmhd)３を含み、ここでtmhdは2,2,6,6-テトラメチル-3,5-ヘプタンジオネートである。
【0061】
Ｙ前駆体の非限定的な例は、イットリウムトリス(N,N'-ジイソプロピルアセトアミジネート)(「Y(iPr２amd)３」)、(CpCH３)３Yを含み、ここでCpはシクロペンタジエニルであり、さらにトリス(2,2,6,6-テトラメチル-3,5-ヘプタンジオネート)イットリウム (「Y(tmhd)３」)を含む。
【0062】
Ｓｃ前駆体の非限定的な例は、トリス(2,2,6,6-テトラメチル-3,5-ヘプタンジオネート)スカンジウム(Sc(tmhd)３)、Sc(MeCp)３、Sc(MeCp)２(Me２pz)を含む(1,MeCpはメチルシクロペンタジエニル、Me２pzは3,5-ジメチルピラゾレート）。
【0063】
多様な実施形態によれば、第１及び第２の低χ金属酸化物層４６Ａ、５２Ａを形成するための酸素前駆体の非限定的な例は、Ｏ２、Ｏ３、及びＨ２Ｏを含む。発明者らは、状況に依存して、酸素前駆体の１つが他の酸素前駆体に対して好適であり得ることを発見した。例えば、発明者らは、Ｏ３は一般的に比較的高い成長速度と高い膜密度を提供し得るが、相変化記憶素子及びセレクタ素子の一方又は両方のカルコゲナイド材料のさらなる酸化を有害に引き起こす可能性があることを発見した。その結果、好ましい実施形態では、相変化記憶素子及びセレクタ素子の一方又は両方のカルコゲナイド材料の望ましくない酸化を制限するためにＯ２を採用し得る。望ましくない酸化を制限することは、例えばメモリセルの横寸法が２０ｎｍ未満のスケールであるときに重要となり得る。このような寸法では、記憶又は閾値スイッチングのいずれかに利用可能なカルコゲナイド材料の有効量が、カルコゲナイド材料の酸化によって大きく減少し得る。その一方で、例えばメモリセルが比較的大きい寸法である、例えば＞２０ｎｍである場合はさらなる酸化は大きな問題ではなく、高い膜品質と生産性のためにＯ３を採用することができる。
【0064】
実施形態によるキャッピング層５６Ｂ、５２Ｂ（図３Ａ、３Ｂ）を堆積するために、非制限的な例として以下の金属前駆体及び酸素前駆体を用いることができる。
【0065】
Ａｌ前駆体の非制限的な例は、Ａｌ(ＣＨ３)３（「TMA」）を含む。
【0066】
Ｈｆ前駆体の非制限的な例は、Ｈｆ［Ｎ（ＣＨ３）（Ｃ２Ｈ５）］４（「TEMAH」）及びＨｆ［Ｎ（ＣＨ３）２］４を含む。
【0067】
Ｚｒ前駆体の非制限的な例は、Ｚｒ[Ｎ(ＣＨ３)(Ｃ２Ｈ５)]４(「TEMAZ」)、Ｚｒ[Ｎ(ＣＨ３)(Ｃ２Ｈ５)]４(「TEMAZ」)、及びＺｒ[Ｎ(ＣＨ３)２]４、及びＺｒ[Ｎ(ＣＨ３)２]４を含む。
【0068】
キャッピング層を形成するための酸素前駆体の非制限的な例は、Ｏ２、Ｏ３、及びＨ２Ｏを含む。発明者らは、キャッピング層４６Ｂ、５２Ｂ（図３Ａ、３Ｂ）は、それらが存在する場合、既にカルコゲナイド材料上に形成されている低χ金属酸化物層４６Ａ、５２Ａ（図３Ａ、３Ｂ）上に形成されるため、Ｏ３を使用してもカルコゲナイド材料の実質的なさらなる酸化を引き起こさない可能性があることを発見した。よって、Ｏ３は、幾つかの状況下、例えば、低χ金属酸化物層４６Ａ、５２Ａの厚さが２ｎｍを超える場合、より高い成長速度及びより高い膜密度でキャッピング層を堆積するのに好適であり得る。
しかしながら、例えば第１及び第２の低χ金属酸化物層４６Ａ、５２Ａが比較的薄い場合、例えば２ｎｍより薄い場合は、低χ金属酸化物層４６Ａ、５２Ａが存在するにも拘わらず相変化記憶素子及びセレクタ素子の一方又は両方のカルコゲナイド材料のさらなる酸化をなお生じさせ得るように、Ｏ２を用いることができる。
しかしながら、例えば第１及び第２の低χ金属酸化物層４６Ａ、５２Ａが比較的薄い場合、例えば２ｎｍより薄い場合は、低χ金属酸化物層４６Ａ、５２Ａが存在するにも拘わらず相変化記憶素子及びセレクタ素子の一方又は両方のカルコゲナイド材料のさらなる酸化をなお生じさせ得るように、Ｏ２を用いることができる。
【0069】
低χ金属酸化物層４６Ａ、５２Ａ（図３Ａ、３Ｂ）及びキャッピング層４６Ｂ、５２Ｂ（図３Ａ、３Ｂ）は、比較的低温で形成できる。本明細書に記載したようにカルコゲナイド材料を保護するために、低温堆積は、幾つかの理由から重要であり得る。例えば、封止層４６、５２（図３Ａ、３Ｂ）は、ＰＣＭメモリデバイスを製造するためのプロセスフローのほとんどのバックエンドオブライン（ＢＥＯＬ）部分におけるサーマルバジェットを超えない堆積温度で実行可能である点で有利である。幾つかのＰＣＭデバイスでは、上述したように、メタライゼーション構造の劣化を防止しかつ／又は基板に形成された拡散半導体領域やデバイスの特性を変えるために、サーマルバジェットを４００℃又はそれ未満に低くすることができる。さらに、相変化記憶素子の形成後に形成される場合、封止層４２、５６は、例えば相変化記憶素子の結晶化などのナノ構造又はミクロ構造を大きく変化させる堆積温度で形成することができる点で有利である。
相変化記憶素子が製造プロセスフローを通してアモルファス相を維持することが有利である場合、封止層４６、５２の低い堆積温度は、相変化記憶素子の実質的な結晶化を抑制できる。これらの実施形態では、堆積温度を、相変化記憶素子の結晶化温度よりも低くすることができる。製造フローを通して相変化記憶素子のアモルファス相を維持することは、幾つかの状況において有利となり得、例えば、膨大な試験電流を流すことなく製造後に相変化記憶素子の信頼性試験を行う場合である。実施形態によれば、これらの及び他の有利な点を実現するために、低χ金属酸化物層４６Ａ、５２Ａ及びキャッピング層４６Ｂ、５２Ｂは、２００℃～２５０℃、２５０℃～３００℃、３００℃～３５０℃、３５０℃～３９０℃、３５０℃～４００℃、又はこれらの値のいずれかにより規定される範囲内の温度の基板温度で形成することができ、例えば２８５℃である。
相変化記憶素子が製造プロセスフローを通してアモルファス相を維持することが有利である場合、封止層４６、５２の低い堆積温度は、相変化記憶素子の実質的な結晶化を抑制できる。これらの実施形態では、堆積温度を、相変化記憶素子の結晶化温度よりも低くすることができる。製造フローを通して相変化記憶素子のアモルファス相を維持することは、幾つかの状況において有利となり得、例えば、膨大な試験電流を流すことなく製造後に相変化記憶素子の信頼性試験を行う場合である。実施形態によれば、これらの及び他の有利な点を実現するために、低χ金属酸化物層４６Ａ、５２Ａ及びキャッピング層４６Ｂ、５２Ｂは、２００℃～２５０℃、２５０℃～３００℃、３００℃～３５０℃、３５０℃～３９０℃、３５０℃～４００℃、又はこれらの値のいずれかにより規定される範囲内の温度の基板温度で形成することができ、例えば２８５℃である。
【0070】
[封止層による相変化メモリセルの側壁のライニング方法]
以下において、一例として、実施形態にしたがって封止されたメモリセルを含む相変化メモリデバイスの製造方法のための集積スキームを説明する。図６Ａ～６Ｈは、実施形態による封止された相変化メモリセルを有するクロスポイントアレイを製造してアレイ３００（図３Ａ、３Ｂ）に到達する様々な段階における中間構造を示している。図６Ａ、６Ｃ、６Ｅ及び６Ｇは、製造の様々な段階におけるクロスポイントメモリアレイの中間構造のｙ方向（例えばビット線方向）から見た断面図であり、図６Ｂ、６Ｄ、６Ｆ及び６Ｈは、クロスポイントアレイの中間構造のｘ方向（例えばワード線方向）から見た断面図である。
以下において、一例として、実施形態にしたがって封止されたメモリセルを含む相変化メモリデバイスの製造方法のための集積スキームを説明する。図６Ａ～６Ｈは、実施形態による封止された相変化メモリセルを有するクロスポイントアレイを製造してアレイ３００（図３Ａ、３Ｂ）に到達する様々な段階における中間構造を示している。図６Ａ、６Ｃ、６Ｅ及び６Ｇは、製造の様々な段階におけるクロスポイントメモリアレイの中間構造のｙ方向（例えばビット線方向）から見た断面図であり、図６Ｂ、６Ｄ、６Ｆ及び６Ｈは、クロスポイントアレイの中間構造のｘ方向（例えばワード線方向）から見た断面図である。
【0071】
図６Ａ及び６Ｂに示す中間構造を参照すると、メモリアレイの製造方法は、基板１８上にメモリセル材料スタックを形成することを含む。図示のスタックは、基板１８上に形成された下部導電材料２２ａとその上に形成されたメモリセル材料スタックとを含み、それは、下部導電材料２２ａ上の下部電極材料４０ａ、下部電極材料４０ａ上のセレクタ素子材料３８ａ、セレクタ素子材料３８ａ上の中間電極材料３６ａ、中間電極材料３６ａ上の相変化記憶素子材料３４ａ、及び相変化記憶素子材料３４ａ上の上部電極材料３２ａを含む。下部導電材料２２ａ及びメモリセル材料スタックの上記特徴は、例えば、特に物理気相成長法（ＰＶＤ）、化学気相成長法（ＣＶＤ）、及び原子層堆積法（ＡＬＤ）などの堆積技術によって形成することができる。
【0072】
図６Ｃ及び６Ｄの中間アレイ構造１００ｂを参照すると、メモリアレイの製造方法はさらに、第１のフォトマスク及び第１のエッチングプロセスを用いてパターン化することによって、メモリセル材料スタック及び下部導電材料２２ａ（図６Ａ及び６Ｂ）を減量的にパターン化して、両方ともｘ方向に延びる下部導電線２２上のメモリセル線スタックを形成することを含む。メモリセル線スタックは、下部導電線２２上の下部電極線４０ｂと、下部電極線４０ｂ上の第１の能動素子線３８ｂ（例えば記憶素子線）と、第１の能動素子線上の中間電極線３６ｂと、中間電極線３６ｂ上の第２の能動素子線３４ｂ（例えば記憶素子線）と、第２の能動素子線３４ｂ上の上部電極線３２ｂとを含む。
【0073】
図６Ｃ及び６Ｄの中間アレイ構造をさらに参照すると、メモリセル線スタックの形成後、図６Ｄに示すように、ｘ方向に延びる線スタック上に封止層５２ａがその側壁を含めて形成される。第１の封止層５２ａは、上述した熱サイクル堆積法を用いて各々形成された低χ金属酸化物層及びキャッピング酸化物層の一方又は両方を含むことができる。例えば２０ｎｍ以上の先進技術ノードでは、例えばサーマルＡＬＤなどの熱サイクル堆積プロセスは、メモリセル線スタック間の高アスペクト比のトレンチの内側への封止層５２ａの適用において特に有利となり得ることが理解されよう。
【0074】
図６Ｃ及び６Ｄの中間アレイ構造１００ｂをさらに参照すると、隣接メモリセル線スタック間の線間スペースが、絶縁誘電体領域４８ａを形成するために誘電体材料で充填されている。それらのスペースを充填するための適切な誘電体材料は、例えば、シリコン酸化物及びシリコン窒化物を含むことができ、それらは公知の適切なギャップ充填プロセスにより堆積可能である。隣接メモリセル線スタック間の線間スペースが充填されると、中間アレイ構造１００ｂは、ｙ方向において交互になるメモリセル線スタックと絶縁誘電体領域４８ａを形成するために化学機械研磨（図示せず）され得る。
【0075】
図６Ｅ及び６Ｆの中間アレイ構造１００ｃを参照すると、メモリアレイの製造方法はさらに、ｙ方向に延びる複数の上部導電線２０を形成するために、上部導電材料を堆積することと第２のフォトマスクを用いて減量的にパターン化することを含む。上部導電材料は、下部導電線２２と類似又は同じ材料を含むことができ、かつ、下部導電線２２の形成のために上述した実質的に類似又は同じプロセスを用いて形成することができる。そのようにして形成されると、複数の上部導電線２０が、交互のメモリセル線スタックと絶縁誘電体領域４８ｂの上に配置される。上部導電線２０はｙ方向に延び、ｘ方向に延びるメモリセル線スタックと交差する。上部導電線２０を形成することによって、図６Ｅに示すように、交互の線スタックの上部電極線３２ｂの一部が露出し、隣接する上部導電線２０間における始端の絶縁誘電体領域４８ｂの一部も露出する。
【0076】
図６Ｇ及び６Ｈの中間構造１００ｄを参照すると、メモリアレイの形成方法がさらに、図６Ｅ及び６Ｆのメモリセル線スタックの露出部分の少なくとも上部を除去することで、下部導電線２２と上部導電線２０の交差点においてメモリセルのピラーを形成することを含む。図示の実施形態では、メモリセル線スタックの露出部分（上部及び下部の部分）全体が、下部導電線２２にて（又はその上のエッチング停止層にて）エッチングを停止することによって除去され、それによって得られたピラーは、上部電極３２と、相変化記憶素子３４と、中間電極３６と、セレクタ素子３８と、下部電極４０とを含む。
他の実施形態では、下部導電線２２の上方のいずれかの層をエッチングした後にエッチングを停止でき、それによってセルスタック構成要素層のいずれか１つ、例えば下部電極４０又は第１の能動素子３８が下部電極線２２と類似の線を形成し得る。そのようにして形成された中間構造１００ｄは、ｘ方向のスペース５０で分離された下部導電線２２と上部導電線２０との交差点に形成されたメモリセルのピラーを含む。
他の実施形態では、下部導電線２２の上方のいずれかの層をエッチングした後にエッチングを停止でき、それによってセルスタック構成要素層のいずれか１つ、例えば下部電極４０又は第１の能動素子３８が下部電極線２２と類似の線を形成し得る。そのようにして形成された中間構造１００ｄは、ｘ方向のスペース５０で分離された下部導電線２２と上部導電線２０との交差点に形成されたメモリセルのピラーを含む。
【0077】
下部導電線２２と上部導電線２０との間にメモリセルのピラーを形成した後、メモリアレイの形成方法は、図６Ｇに示したピラーの側壁上に第２の封止層４６を形成し、その後、ピラー間に形成されたギャップに絶縁材料５０を充填することによって、図３Ａ及び３Ｂに関して上述した中間構造３００に到達することを含む。
第１の封止層５２と同様に、第２の封止層４６も、上述した熱サイクル堆積プロセスを用いて形成された低χ金属酸化物層４６Ａとキャッピング酸化物層４６Ｂの一方又は両方を含むことができる。例えばＡＬＤである熱サイクル堆積プロセスは、メモリセルピラー間の高アスペクト比のトレンチの内側に封止層４６を適用するために特に有利となり得る。後続のプロセスにおいて、中間構造３００は、メモリセル３０を電気的に接続するためにＢＥＯＬメタライゼーション構造を形成する前に、上部導電線２０の上面上の絶縁材料５０を除去するために化学機械研磨することができる。このように形成されると、封止層４６及び５２の組合せは、全方向に完全に封止するためにメモリセル３０を取り囲むことができる。
第１の封止層５２と同様に、第２の封止層４６も、上述した熱サイクル堆積プロセスを用いて形成された低χ金属酸化物層４６Ａとキャッピング酸化物層４６Ｂの一方又は両方を含むことができる。例えばＡＬＤである熱サイクル堆積プロセスは、メモリセルピラー間の高アスペクト比のトレンチの内側に封止層４６を適用するために特に有利となり得る。後続のプロセスにおいて、中間構造３００は、メモリセル３０を電気的に接続するためにＢＥＯＬメタライゼーション構造を形成する前に、上部導電線２０の上面上の絶縁材料５０を除去するために化学機械研磨することができる。このように形成されると、封止層４６及び５２の組合せは、全方向に完全に封止するためにメモリセル３０を取り囲むことができる。
【0078】
［実施例］
図７Ａは、実施形態における、経時変化による酸化ランタン層の厚さの実験的に測定された変化を、その上に形成された酸化ハフニウム物キャッピング層の厚さの関数として示すグラフである。上述したように、経時と共に増加する厚さは、環境からの水分の低χ酸化物層への吸収及び／又はそれとの反応の指標となり得る。
図７Ｂは、実施形態における、経時変化による酸化ランタン層の厚さの実験的に測定された変化を、その上に形成された酸化アルミニウムキャッピング層の厚さの関数として示すグラフである。
図７Ａ及び７Ｂにおいて、ｘ軸はキャッピング層の厚さを表し、ｙ軸は下層の低χ金属酸化物層の厚さを表している。図７Ａ及び７Ｂに示す実験的測定の各々において、酸化ランタン層は、キャッピング層の量を変化させて封止層の低χ金属酸化物層として堆積されており、測定されたランタン層の厚さの変化は、発明者らにより水分の吸収及び／又はそれとの反応と相間関係があると判断された。矢印は、酸化ランタン層の厚さの変化の大きさを示している。
酸化ランタン層は、Eugenus QXP-8300（登録商標）ＡＬＤシステムを使用し、低χ前駆体としてのデカリンと酸素前駆体としての酸素の中で１Ｍのトリス(イソプロピルシクロペンタジエニル)ランタン（Ｌａ（ｉＰｒＣｐ）３）を用いて堆積した。
下層の酸化ランタン層を空気中の水分から保護するために、酸化ハフニウム層及び酸化アルミニウム層を有する試料については、酸化ハフニウム層及び酸化アルミニウム層の各々を、同じQXP-8300（登録商標）ＡＬＤシステムを使用し金属前駆体としてＴＥＭＡＨとＴＭＡを用いて２８５℃でｉｎ ｓｉｔｕにてそれぞれ６Å及び１０Å堆積した。
図示されるように、キャッピング層をその上に形成されていない酸化ランタン層は、元の厚さに比べて５０％以上厚さが増加した。それに対し、６Åの酸化ハフニウム及び酸化アルミニウムのキャッピング層は、厚さの増加を顕著に抑制することを示した。１０Åの酸化ハフニウム及び酸化アルミニウムのキャッピングは、酸化ランタン層の厚さを実験誤差の範囲内に実質的に維持した。
図７Ａは、実施形態における、経時変化による酸化ランタン層の厚さの実験的に測定された変化を、その上に形成された酸化ハフニウム物キャッピング層の厚さの関数として示すグラフである。上述したように、経時と共に増加する厚さは、環境からの水分の低χ酸化物層への吸収及び／又はそれとの反応の指標となり得る。
図７Ｂは、実施形態における、経時変化による酸化ランタン層の厚さの実験的に測定された変化を、その上に形成された酸化アルミニウムキャッピング層の厚さの関数として示すグラフである。
図７Ａ及び７Ｂにおいて、ｘ軸はキャッピング層の厚さを表し、ｙ軸は下層の低χ金属酸化物層の厚さを表している。図７Ａ及び７Ｂに示す実験的測定の各々において、酸化ランタン層は、キャッピング層の量を変化させて封止層の低χ金属酸化物層として堆積されており、測定されたランタン層の厚さの変化は、発明者らにより水分の吸収及び／又はそれとの反応と相間関係があると判断された。矢印は、酸化ランタン層の厚さの変化の大きさを示している。
酸化ランタン層は、Eugenus QXP-8300（登録商標）ＡＬＤシステムを使用し、低χ前駆体としてのデカリンと酸素前駆体としての酸素の中で１Ｍのトリス(イソプロピルシクロペンタジエニル)ランタン（Ｌａ（ｉＰｒＣｐ）３）を用いて堆積した。
下層の酸化ランタン層を空気中の水分から保護するために、酸化ハフニウム層及び酸化アルミニウム層を有する試料については、酸化ハフニウム層及び酸化アルミニウム層の各々を、同じQXP-8300（登録商標）ＡＬＤシステムを使用し金属前駆体としてＴＥＭＡＨとＴＭＡを用いて２８５℃でｉｎ ｓｉｔｕにてそれぞれ６Å及び１０Å堆積した。
図示されるように、キャッピング層をその上に形成されていない酸化ランタン層は、元の厚さに比べて５０％以上厚さが増加した。それに対し、６Åの酸化ハフニウム及び酸化アルミニウムのキャッピング層は、厚さの増加を顕著に抑制することを示した。１０Åの酸化ハフニウム及び酸化アルミニウムのキャッピングは、酸化ランタン層の厚さを実験誤差の範囲内に実質的に維持した。
【0079】
図８Ａ－８Ｃは、実施形態にしたがって形成された封止層の密着強度の実験的評価を示す。図８Ａは、封止層の実験的密着強度試験が行われたウェハマップを示す。封止層は、下層、例えば本明細書に記載した相変化メモリセルの側壁に対して高い密着強度を有する必要がある。そこで、Ｓｉ基板上に形成された酸化ランタン層の密着強度がテープ試験を用いて実行され、酸化ランタン層に対して接着テープを貼り付けて引き剥がし、酸化ランタン層が離れたか否かを判定するために視覚的に観察した。
図８Ａの左側に示された基板マップに標示されたウェハの中心領域、中間領域、及び縁領域が、密着強度のウェハ内均一性について試験された。密着不良を統計的に定量化するために、テープを貼り付ける前に、図８Ａに示した各正方形領域を、ダイヤモンドペンシルを用いて罫書きすることで図８Ａの右側に示すように１００個の正方形を含む１０×１０マトリクスに罫書きした。その後、テープを封入層上の正方形領域に貼り付け、ウェハ表面から垂直に引き離して除去した。密着強度は、テープを引き離した後に、１００個の罫書きした正方形の１０×１０マトリクスのうち、堆積された封入層の欠損した正方形を計数することによって定性的に評価した。
図８Ａの左側に示された基板マップに標示されたウェハの中心領域、中間領域、及び縁領域が、密着強度のウェハ内均一性について試験された。密着不良を統計的に定量化するために、テープを貼り付ける前に、図８Ａに示した各正方形領域を、ダイヤモンドペンシルを用いて罫書きすることで図８Ａの右側に示すように１００個の正方形を含む１０×１０マトリクスに罫書きした。その後、テープを封入層上の正方形領域に貼り付け、ウェハ表面から垂直に引き離して除去した。密着強度は、テープを引き離した後に、１００個の罫書きした正方形の１０×１０マトリクスのうち、堆積された封入層の欠損した正方形を計数することによって定性的に評価した。
【0080】
図８Ｂは、密着強度試験を行った１０×１０マトリクス内の罫書きした正方形の１つの走査型電子顕微鏡写真（ＳＥＭ）を示している。ＳＥＭ画像には、罫書きした正方向全体に亘ってテープからの残留接着剤が見られ、それは封止層が剥がされなかったことを示している。解析は、いずれの正方形領域内の正方形も封止層を損失しなかったことを示した。これは、Ｓｉ基板上の封止層の密着強度が優れていることを示している。
【0081】
図８Ｃは、密着強度試験を行った正方形領域の１つから得たエネルギー分散型Ｘ線スペクトル（ＥＤＳ）を示している。このスペクトルは、図８Ｂに示した１０×１０マトリクスの１００個の罫書き正方形のうち５個から得たものである。ＥＤＳピーク解析は、膜上のＬａ及びＡｌのピークを示しており、それらはＬａＯｘ膜及びＡｌＯｘキャッピング層を含む封止層が、密着試験後も残っていることを示している。
【0082】
図９Ａは、実施形態による、Ｓｉ基板上に形成されたＬａＯｘ層及びＨｆＯｘ層を含む封止層の断面透過型電子顕微鏡写真（ＸＴＥＭ）を示している。図９Ｂは、実施形態による、図９Ａに示したＸＴＥＭから得た電子エネルギー損失スペクトル（ＥＥＬＳ）から得た元素マップを示している。図９Ｃは、図９Ａで画像化された封止層の組成の深さプロフィールを示している。この結果は、酸化ランタン層とＳｉ基板との間の界面酸化物層の存在を示しており、それは、Ｌａ原子と酸素原子との間の強い親和性を示している。加えて、この結果は、Ｌａ及びＨｆが他の層へ拡散しないこと、及び、ＬａＯｘ層とＨｆＯｘ層が、別個の層として残っていることを示している。
【0083】
本発明を、特定の実施形態を参照して本明細書に記載したが、これらの実施形態は、本発明を限定する役割を果たすものではなく、説明のために記載されたものである。本発明の主旨及び範囲から逸脱することなく、変更及び改良を行うことができることは、当業者にとって自明であろう。
【0084】
本明細書に開示された様々な実施形態のこのような単純な変更及び改良は、開示された技術の範囲内にあり、開示された技術の特定の範囲は、添付の請求項によってさらに定義されるであろう。
【0085】
以上において、実施形態のいずれか１つの特徴は、実施形態のいずれか他の１つの特徴と組み合わせ又は置換することができることが理解されよう。
【0086】
文脈上明らかに他の場合を要求されない限り、本明細書及び特許請求の範囲を通じて、「有する（comprise）」、「からなっている（consisting）」、「含む（include）」、「含んでいる（including）」などの語は、排他的又は網羅的意味とは反対に、包括的意味で、すなわち、「含むが限定しない（including but not limited to）」 の意味で解釈されるものとする。本明細書で一般的に使用される「結合（coupled）」という言葉は、直接接続されているか、又は１つ以上の中間要素を介して接続されている２つ以上の要素を指す。同様に、本明細書で一般的に使用される「接続された（connected）」という言葉は、直接接続されているか、又は１つ以上の中間要素を介して接続されている２つ以上の要素を指す。また、本明細書において、「本明細書（herein）」、「上（above）」、「下（below）」及びこれらに類する語は、本明細書の特定の部分を指すのではなく、全体としての本明細書を指すものとする。また、上記の、発明を実施するための形態の説明において、単数又は複数を用いた語は、文脈が許す限り、それぞれ複数又は単数を含む場合がある。２つ以上の項目のリストを指す「又は（or）」という語は、その語の次の解釈の全てを包含する：リストの項目のいずれか、リストの全ての項目、及びリストの項目の任意の組合せ。
【0087】
さらに、本明細書で使用される、特に「できる（can）」、「できた（could）」、「かもしれない（might）」、「場合がある（may）」、「等（e.g.）」、「例えば（for example）」、「など（such as）」などの条件付き語は、特に断りのない限り、又は使用される文脈内で理解されない限り、一般に、特定の実施形態が特定の特徴、要素及び／又は状態を含み、他の実施形態がそれらを含まないことを伝えることを意図している。したがって、このような条件付き語は、特徴、要素及び／又は状態が１つ以上の実施形態に何らかの形で必要であること、又は、これらの特徴、要素及び／又は状態が任意の特定の実施形態に含まれるか又は実行されるか否かを示唆することは一般に意図されていない。
【0088】
特定の実施形態を説明したが、これらの実施形態は例示としてのみ提示されたものであり、開示の範囲を限定することを意図したものではない。実際、本明細書に記載された新規な装置、方法、及びシステムは、他の様々な形態で具現化されてもよく、さらに、本明細書に記載される方法及びシステムの形態における様々な省略、置換、及び変更を、本開示の主旨から逸脱せずに行うことができる。例えば、機能が所定の機構で示されているが、代替の実施形態では、異なる構成要素及び／又はセンサートポロジーで同様の機能を実行することができ、いくつかの機能は削除、移動、追加、細分化、結合、及び／又は修正されることができる。これらの各機能は、多様な異なる方法で実施することができる。上述した多様な実施形態の要素及び行為の任意の適切な組合せは、さらなる実施形態を提供するために組み合わされ得る。上述した様々な機能及びプロセスは、互いに独立して実施されてもよいし、様々な方法で組み合わされてもよい。本開示の特徴の全ての可能な組合せ及び下位の組合せは、本開示の範囲に入ることを意図されている。
【図1】
【図2】
【図3A】
【図3B】
【図4】
【図5A】
【図5B】
【図6A】
【図6B】
【図6C】
【図6D】
【図6E】
【図6F】
【図6G】
【図6H】
【図7A】
【図7B】
【図8A】
【図8B】
【図8C】
【図9A】
【図9B】
【図9C】
【国際調査報告】