特表 2024-510697 安定した低電力アナログデジタル変換器基準電圧

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-03-11

(54)【発明の名称】安定した低電力アナログデジタル変換器基準電圧

(51)【国際特許分類】

   H03M 1/18 20060101AFI20240304BHJP

   H03M 1/12 20060101ALI20240304BHJP

【ＦＩ】

H03M1/18

H03M1/12 C

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2023541545

(86)(22)【出願日】2021-12-20

(85)【翻訳文提出日】2023-08-25

(86)【国際出願番号】 US2021064299

(87)【国際公開番号】W WO2022150179

(87)【国際公開日】2022-07-14

(31)【優先権主張番号】63/134,954

(32)【優先日】2021-01-07

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】17/342,526

(32)【優先日】2021-06-08

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】523257761

【氏名又は名称】アイディーケイ・エルエルシー・ディービーエー・インディー・セミコンダクター

(74)【代理人】

【識別番号】100108453

【弁理士】

【氏名又は名称】村山 靖彦

(74)【代理人】

【識別番号】100110364

【弁理士】

【氏名又は名称】実広 信哉

(74)【代理人】

【識別番号】100133400

【弁理士】

【氏名又は名称】阿部 達彦

(72)【発明者】

【氏名】クリストファー・エー・メンクス

(72)【発明者】

【氏名】ロバート・ダブリュー・キム

【テーマコード（参考）】

5J022

【Ｆターム（参考）】

5J022AA01

5J022BA01

5J022CB02

5J022CC01

5J022CC04

(57)【要約】

アナログデジタル変換を実行する変換回路が説明される。動作中、変換回路は入力信号を受信する。次いで、変換回路は、アナログデジタル変換を実行し、変換回路の第1の電源電圧および第2の電源電圧に少なくとも部分的に基づいて、入力信号に対応する量子化出力を提供する。たとえば、量子化出力は、入力信号と第1の電源電圧および第2の電源電圧との比較に少なくとも部分的に基づき得る。また、第1の電源電圧および第2の電源電圧は、変換回路のフルスケールレンジを指定することができる。フルスケールレンジが、第1の電源電圧および第2の電源電圧以外の基準電圧に関連する第2のフルスケールレンジを超えるとき、量子化出力は、フルスケールレンジが第2のフルスケールレンジに等しいときより大きなビット数に対応し得る。

【特許請求の範囲】

【請求項1】

アナログデジタル変換を実行し、集積回路の第1の電源電圧および第2の電源電圧に少なくとも部分的に基づいて、入力信号に対応する量子化出力を提供するように構成された変換回路
を備える、集積回路。

【請求項2】

前記量子化出力は、前記入力信号と前記第1の電源電圧および前記第2の電源電圧との比較に少なくとも部分的に基づいている、請求項1に記載の集積回路。

【請求項3】

前記第1の電源電圧および前記第2の電源電圧は、前記変換回路のフルスケールレンジを指定する、請求項1に記載の集積回路。

【請求項4】

前記フルスケールレンジが、前記第1の電源電圧および前記第2の電源電圧以外の基準電圧に関連する第2のフルスケールレンジを超えるとき、前記量子化出力は、前記フルスケールレンジが前記第2のフルスケールレンジに等しいときより大きなビット数に対応している、請求項3に記載の集積回路。

【請求項5】

前記ビット数は、冗長ビットを含み、前記変換回路は、前記冗長ビットを使用して、前記アナログデジタル変換におけるエラーを訂正するように構成されている、請求項4に記載の集積回路。

【請求項6】

前記フルスケールレンジが第2のフルスケールレンジを超えるとき、前記変換回路は、前記フルスケールレンジの前記第2のフルスケールレンジに対する比に少なくとも部分的に基づいて、前記量子化出力をスケールするように構成されている、請求項3に記載の集積回路。

【請求項7】

前記変換回路は、インターリーブされたユニットアナログデジタル変換器(ADC)のセットを含む、請求項6に記載の集積回路。

【請求項8】

前記変換回路は、前記ユニットADCのセットの量子化出力の差を補正するように構成され、
前記補正は、前記ユニットADCのうちの少なくとも1つの前記比を調整することを含む、請求項7に記載の集積回路。

【請求項9】

前記第1の電源電圧は、正の電源電圧を含み、前記第2の電源電圧は、負の電源電圧またはグランドを含む、請求項1に記載の集積回路。

【請求項10】

前記変換回路は、逐次比較レジスタ(SAR)アナログデジタル変換器(ADC)を含む、請求項1に記載の集積回路。

【請求項11】

前記変換回路は、パイプラインアナログデジタル変換器(ADC)を含む、請求項1に記載の集積回路。

【請求項12】

変換回路であって、アナログデジタル変換を実行し、前記変換回路の第1の電源電圧および第2の電源電圧に少なくとも部分的に基づいて、入力信号に対応する量子化出力を提供するように構成された、変換回路
を備える、システム。

【請求項13】

前記量子化出力は、前記入力信号と前記第1の電源電圧および前記第2の電源電圧との比較に少なくとも部分的に基づいている、請求項12に記載のシステム。

【請求項14】

前記第1の電源電圧および前記第2の電源電圧は、前記変換回路のフルスケールレンジを指定する、請求項12に記載のシステム。

【請求項15】

前記フルスケールレンジが、前記第1の電源電圧および前記第2の電源電圧以外の基準電圧に関連する第2のフルスケールレンジを超えるとき、前記量子化出力は、前記フルスケールレンジが前記第2のフルスケールレンジに等しいときより大きなビット数に対応している、請求項14に記載のシステム。

【請求項16】

前記ビット数は、冗長ビットを含み、前記変換回路は、前記冗長ビットを使用して、前記アナログデジタル変換におけるエラーを訂正するように構成されている、請求項15に記載のシステム。

【請求項17】

前記フルスケールレンジが第2のフルスケールレンジを超えるとき、前記変換回路は、前記フルスケールレンジの前記第2のフルスケールレンジに対する比に少なくとも部分的に基づいて、前記量子化出力をスケールするように構成されている、請求項14に記載のシステム。

【請求項18】

前記変換回路は、インターリーブされたユニットアナログデジタル変換器(ADC)のセットを含み、
前記変換回路は、前記ユニットADCのセットの量子化出力の差を補正するように構成され、
前記補正は、前記ユニットADCのうちの少なくとも1つの前記比を調整することを含む、
請求項17に記載のシステム。

【請求項19】

前記変換回路は、逐次比較レジスタ(SAR)アナログデジタル変換器(ADC)またはパイプラインアナログデジタル変換器(ADC)を含む、請求項12に記載のシステム。

【請求項20】

変換回路によって、
入力信号を受信するステップと、
アナログデジタル変換を実行し、前記変換回路の第1の電源電圧および第2の電源電圧に少なくとも部分的に基づいて、前記入力信号に対応する量子化出力を提供するステップと、
を含む、アナログデジタル変換を実行するための方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、アナログデジタル変換器(ADC)などの変換回路に関する。特に、本開示は、基準電圧として電源電圧を使用し、電源電圧に対応するフルスケールレンジの、電源電圧以外の、またはこれとは異なる基準電圧に関連する第2のフルスケールレンジに対する比を使用して、量子化のビット数を増加させること、および/または変換回路の量子化出力をスケールすることによって、変換回路の分解能を維持する変換回路に関する。

【背景技術】

【0002】

ADCは、アナログ信号を量子化表現またはデジタル表現に変換するために広く使用されている回路コンポーネントである。通常、ADCは、少なくとも基準電圧に基づいて、この変換を実行する。

【0003】

たとえば、既存の変換回路を提示する図1に示すように、フルスケール基準生成回路が、基準電圧VREF_PおよびVREF_MをNビットADCに提供することができる。基準電圧はNビットADCのフルスケールレンジを定義することができる。また、NビットADCは、基準電圧に少なくとも部分的に基づいて、アナログ入力信号に対応する量子化出力、NビットDoutを提供することができる。特に、NビットADCは、量子化出力を決定するときに入力信号を基準電圧と比較することができる。

【0004】

NビットADCにおけるスイッチングノイズのため、フルスケール基準生成回路によって提供される基準電圧は通常バッファされる。いくつかの変換回路において、大きなバイパスコンデンサを使用して、バッファされた基準電圧を安定させるのを助け、ノイズを低減する。

【0005】

しかしながら、変換回路において、たとえばADCのマルチユニットインターリーブアレイにおいて、複数の大きなコンデンサを使用することは、しばしば困難である。特に、大きなコンデンサは通常、半導体ダイまたは集積回路上で大きな面積を占める。また、たとえば、基準電圧の不完全なセトリングによって、またはノイズのために導入される誤差を考慮して、変換プロセスにおいて余分な冗長ビットが追加されれば、変換回路の変換速度にも悪影響があり得る。

【0006】

さらに、基準電圧生成およびバッファ回路は通常、スイッチトキャパシタデータ変換回路(逐次比較レジスタまたはSAR ADCなど)において多くの電力を消費し、ノイズおよびセトリングエラーの潜在的な原因である。一般に、変換回路のセトリング時間およびノイズは、バイアス電流または電力に反比例する。特に、バイアス電流が大きいほど、インピーダンスが低くなり、ノイズが少なくなり、セトリング時間が速くなる。

【0007】

加えて、小振幅の入力信号を検出するには通常、基準電圧が小さい方が望ましいが、基準電圧が小さいと、容量帰還型ADCにおいて通常使用される帰還スイッチの抵抗がしばしば増加する。これは、通常、基準電圧が小さいと電源レンジの中央付近のスイッチ電圧が要求され、これによりスイッチのオーバードライブ電圧の量が減少するためである。

【発明の概要】

【課題を解決するための手段】

【0008】

集積回路の実施形態が説明される。この集積回路は変換回路を含む。動作中、変換回路は、アナログデジタル変換を実行し、集積回路の第1の電源電圧および第2の電源電圧に少なくとも部分的に基づいて、入力信号に対応する量子化出力を提供する。

【0009】

量子化出力は、入力信号と第1の電源電圧および第2の電源電圧との比較に少なくとも部分的に基づき得るということに留意されたい。

【0010】

また、第1の電源電圧および第2の電源電圧は変換回路のフルスケールレンジを指定することができる。フルスケールレンジが、第1の電源電圧および第2の電源電圧以外の基準電圧に関連する第2のフルスケールレンジを超えるとき、量子化出力は、フルスケールレンジが第2のフルスケールレンジに等しいときより大きなビット数に対応し得る。代わりに、または加えて、アナログデジタル変換におけるエラー(たとえば、セトリングエラーのための)を訂正するために使用される、冗長性のための余分なビットがあってもよい。さらに、フルスケールレンジが第2のフルスケールレンジを超えるとき、変換回路は、フルスケールレンジの第2のフルスケールレンジに対する比に少なくとも部分的に基づいて量子化出力をスケールすることができる。いくつかの実施形態において、変換回路は、インターリーブされたユニットADCのセットを含む。変換回路は、ユニットADCのセットの量子化出力の差を補正することができ、その補正は、ユニットADCのうちの少なくとも1つの比を調整することを含むことができるということに留意されたい。

【0011】

さらに、第1の電源電圧は正の電源電圧を含むことができ、第2の電源電圧は負の電源電圧またはグランドを含むことができる。

【0012】

加えて、変換回路は、SAR ADC、またはパイプラインADCを含むことができる。

【0013】

別の一実施形態は、変換回路を含む電子デバイスを提供する。

【0014】

別の一実施形態は、変換回路を含むシステムを提供する。

【0015】

別の一実施形態は、アナログデジタル変換を実行するための方法を提供する。この方法は、変換回路によって実行される動作の少なくともいくつかを含む。

【0016】

この概要は、本明細書に記載の主題のいくつかの態様の基本的な理解を提供するために、いくつかの例示的な実施形態を説明する目的で提供される。したがって、上述の特徴は例であり、本明細書に記載の主題の範囲または精神を狭めるものと決して解釈されるべきではないことが理解されるであろう。本明細書に記載の主題の他の特徴、態様、および利点は、次の詳細な説明、図面、および請求項から明らかになるであろう。

【図面の簡単な説明】

【0017】

【図1】既存の変換回路の一例を示すブロック図である。

【図2】本開示のいくつかの実施形態による変換回路の一例を示すブロック図である。

【図3】本開示の実施形態における変換回路からの量子化出力のスケーリングの一例を示す図である。

【図4】本開示のいくつかの実施形態による変換回路の一例を示すブロック図である。

【図5】本開示のいくつかの実施形態によるアナログデジタル変換を実行するための方法の一例を示す流れ図である。

【発明を実施するための形態】

【0018】

同様の参照番号は図面全体を通じて対応する部分を指すことに留意されたい。また、同じ部分の複数の例は、例番号からダッシュによって分離された共通の接頭辞によって指定される。

【0019】

集積回路を説明する。この集積回路は、入力信号のアナログデジタル変換を実行する変換回路を含む。たとえば、変換回路はSAR ADCを含むことができる。特に、変換回路は、集積回路の第1の電源電圧および第2の電源電圧に少なくとも部分的に基づいて、入力信号に対応する量子化出力を提供し、第1の電源電圧および第2の電源電圧は変換回路のフルスケールレンジを指定する。また、第1の電源電圧は正の電源電圧を含み、第2の電源電圧は負の電源電圧またはグランドを含む。さらに、フルスケールレンジが、第1の電源電圧および第2の電源電圧以外の基準電圧に関連する第2のフルスケールレンジを超えるとき、量子化出力は、フルスケールレンジが第2のフルスケールレンジに等しいときより大きなビット数に対応し得る。代わりに、または加えて、フルスケールレンジが第2のフルスケールレンジを超えるとき、変換回路は、フルスケールレンジの第2のフルスケールレンジに対する比に少なくとも部分的に基づいて量子化出力をスケールする。

【0020】

電源電圧に少なくとも部分的に基づいてアナログデジタル変換を実行することによって、これらの回路技術は、バッファ回路、バイアス電流および/または大きなバイパスコンデンサの必要性を低減または排除することができる。また、変換技術はノイズを低減することができ、半導体ダイ上の面積を減少させることができ、電力消費を低減することができ、および/または変換回路の速度を増加またはセトリング時間を減少させることができる。結果的に、回路技術によりADCの性能を向上させることができる。これらの能力の1つまたは複数により、変換回路および/またはADCの実施形態を多種多様なシステム、電子デバイスおよび用途において使用することが可能になり得る。

【0021】

本開示において、「フルスケール」が時折「ゲイン」と呼ばれることに留意されたい。フルスケールはアナログ入力レベルに基づいて量子化出力レベルを提供または指定することができる。

【0022】

次に回路技術および変換回路の実施形態を説明する。本開示の実施形態における変換回路200の一例を提示する図2に示すように、量子化器210が、たとえば、変換回路200を含む集積回路の第1の電源電圧214および第2の電源電圧216に少なくとも部分的に基づいて、入力信号に対応する少なくともNビットの量子化出力212を提供することができる。第1の電源電圧214および第2の電源電圧216は変換回路200のフルスケールまたはダイナミックレンジを定義することができる。また、第1の電源電圧214は単極電源電圧(たとえば、正の電源電圧VDDなど)を含むことができ、第2の電源電圧216はグランド(VSS)を含むことができる。第1の電源電圧214および第2の電源電圧216は非常に安定し得ることに留意されたい。図2は変換技術のシングルエンドの実施形態を示しているが、他の実施形態において変換回路200は差動であってもよい。これらの実施形態において、第2の電源電圧216も単極性とすることができ、第1の電源電圧214とは反対の極性(たとえば、負の電源電圧など)を有することができる。

【0023】

さらに、フルスケールレンジが、第1の電源電圧214および第2の電源電圧216以外の基準電圧に関連する変換回路200の第2のフルスケールレンジを超えるとき、量子化出力212は、フルスケールレンジが第2のフルスケールレンジに等しいときより大きなビット数に対応し得る。たとえば、第1のフルスケールレンジが1Vで、第2のフルスケールレンジが0.5Vであれば、より大きな関連するダイナミックレンジを分解するには、1つの追加のビットが必要とされることがある。

【0024】

結果的に、図2に示すように、量子化器210は、量子化出力212にm個の追加ビットを提供することができ、量子化出力212が合計N+mビットに対応するようになる。たとえば、12ビットADCにおいて、mは1とすることができ、そのためビットの総数は13である。追加のmビットを使用することによって、変換回路200のフルスケールレンジが、部分的に、第1の電源電圧214および第2の電源電圧216を使用することによって増加したときでも、変換回路200は変換回路200の分解能を維持することができる。

【0025】

代わりに、または加えて、フルスケールレンジが第2のフルスケールレンジを超えるとき、変換回路200はフルスケールレンジの第2のフルスケールレンジに対する比に少なくとも部分的に基づいて量子化出力212をスケールすることができる。これを図3に示すが、これは、本開示の実施形態における変換回路200の量子化(またはデジタル化)出力のスケーリングの一例を提示している。特に、前に議論したように、基準電圧VREF_P310およびVREF_M312はNビットADCの第2のフルスケールレンジを定義することができる。第1の電源電圧214および第2の電源電圧216が変換回路200のための基準電圧として使用される、変換回路200の実施形態において、量子化出力212は、フルスケールレンジ(または電源レンジ)の第2のフルスケールレンジに対する比によってスケール(たとえば、乗算)することができる。これにより、量子化出力212が変換回路200のフルスケールレンジに及ぶように、量子化出力212を増加させることができる。

【0026】

いくつかの実施形態において、変換回路200の量子化出力212は、たとえば、エラー訂正のために使用することができる追加のr個の冗長ビットに対応し得る。たとえば、13ビットADCは追加の2つの冗長ビットを含むことができる。これを図4に示すが、これは、本開示の実施形態における変換回路400の一例を提示している。図4において、冗長ビットデコーダ414が量子化器410の後に追加のr個の冗長ビットを使用して、ノイズに関連するエラーなどの、量子化出力412におけるエラーを訂正することができる。加えて、乗算器418がデコーダ414からの量子化出力416を2m倍する(またはビットシフトおよび切り捨てする)ことができ、そのため変換回路400から提供される量子化出力420がNビットに対応する。これにより、13ビットの量子化出力を12ビットの量子化出力に戻して変換することができる。

【0027】

たとえば、いくつかの実施形態において、デジタル変換における2ビットの冗長性(r)を使用して電源ノイズの影響を抑制するのを助けることができる。したがって、いくつかの実施形態において、量子化器410はN+m+rビットの量子化を実行することができる。変換後、冗長性をデコードして元のデータワードサイズを回復することができる。特に、冗長ビットデコーダ414からの量子化出力416はN+mビットを含むことができる。加えて、乗算器418は、電源電圧214および216以外の基準電圧に関連する第2のフルスケールレンジを回復するため、量子化出力416(すなわち、デジタルワード)を2m倍することができる(たとえば、mが1に等しいとき、係数2に対応してビットシフトおよび切り捨てを行うことができる)。したがって、量子化出力420はNビットを含むことができる。この例においてmが1に等しいとき、より一般的には、変換回路400によって使用されるmはプログラム可能または動的であり得る。したがって、変換回路200(図2)または400は、制御ロジック218(図2)または422によって動的に適応させることができる。

【0028】

いくつかの実施形態において、変換技術はインターリーブADCとともに使用することができる。しかしながら、インターリーブADCにおける異なるユニットADCのフルスケールレンジにはばらつきがあり得る。たとえば、所与のユニットADCのフルスケールレンジは、プロセスのばらつき、温度および/またはトランジスタの不一致のため、他のユニットADCに対して変化し得る。これらの実施形態において、所与のユニットADCまたは変換回路の量子化出力をスケールするために使用される比を(他のユニットADCの少なくともいくつかにおいて使用される比に対して)調整して不一致を補正することができる。入力信号が大きいインターリーブADCにおけるユニットADCの量子化出力の平均を取ることによって調整を決定することができるということに留意されたい。原則として、この場合における量子化出力は同じであるはずである。結果的に、量子化出力の平均に対するばらつきを使用して、所与のユニットADCの量子化出力をスケールするために使用される比に対する調整を計算することができる。

【0029】

図2に戻って参照すると、いくつかの実施形態において変換回路200は量子化器210の分解能にビットを追加することができる。これにより、分解能を犠牲にすることなく、より大きなフルスケールレンジ(変換回路200の基準電圧が電源電圧214および216であるときなど)を使用することが可能になり得る。スイッチのゲートオーバードライブ電圧が大きくなるため、フルスケールレンジが大きいと、スイッチ抵抗を低減することができるということに留意されたい。しかしながら、追加ビットの使用により、変換回路200の変換時間が増加する可能性がある。

【0030】

許容されるフルスケールレンジが十分に大きければ、第1の基準電圧214は正の電源電圧(VDD)とすることができ、第2の基準電圧216は、通常の基準電圧、VREF_P310(図3)およびVREF_M312(図3)の代わりにグランド(VSS)とすることができる。これによりスタンバイバイアス電流をなくすことができる。また、電源電圧およびグランド電圧は通常、非常に低いインピーダンスを有するため、変換回路200の基準電圧セトリング時間を短縮または最小化することができる。結果的に、この変更により、変換回路200におけるアナログ較正フィードバック回路の必要性をなくすことができる。

【0031】

さらに、アレイにわたってゲインマッチングが要求され得るインターリーブADCにおいて、各インターリーブユニットADCからの量子化出力を後処理補正のためにデジタルブロックまたは制御ロジックに渡すことができる。この制御ロジックにおいて、量子化出力または量子化出力電力を平均することによってユニットADCのゲインエラーを検出することができる。次いで、ユニットADCによって使用される比または乗算係数を調整することによってゲインを補正することができる。最小二乗平均または別の係数調整技術を使用することができるということに留意されたい。

【0032】

いくつかの実施形態において、追加の電源バイパスコンデンサを使用して電源ノイズを低減するのを助けることができる。代わりに、または加えて、電源接続のケルビンタップを使用して、同じ電源基準を使用するインターリーブユニットADC間にいくらかの量の抵抗分離を提供することができる。

【0033】

先行する議論では一例としてSAR ADCを使用しているが、開示された変換技術は、別のタイプのインターリーブADCまたはパイプラインADCなどの、別のタイプのADCとともに使用することができる。

【0034】

この議論において、変換回路によって実行されるアナログデジタル変換は多種多様な入力信号に適用することができる。たとえば、入力信号はフレームを含むことができる。このフレームは画像を含むことができ、変換回路における1つまたは複数のADCが、異なる空間的場所または領域に対応するアナログ入力を受信することができる。あるいは、いくつかの実施形態において、たとえばスキャニングシステムにおいて、時間間隔(数ミリ秒など)にわたってフレームを徐々に捕捉することができる。したがって、これらの実施形態において、1つまたは複数のADCは、異なる時間において捕捉される異なる空間的場所または領域に対応するアナログ入力を受信することができる。

【0035】

次に方法の実施形態を説明する。図5は、変換回路200(図2)または400(図4)などの変換回路を使用してアナログデジタル変換を実行するための方法500の一例を示す流れ図を提示している。動作中、変換回路は入力信号を受信することができる(動作510)。次いで、変換回路はアナログデジタル変換を実行し、変換回路の第1の電源電圧および第2の電源電圧に少なくとも部分的に基づいて、入力信号に対応する量子化出力を提供することができる(動作512)。

【0036】

方法500のいくつかの実施形態において、動作の追加があっても動作が少なくてもよい。たとえば、アナログデジタル変換(動作512)後、量子化出力をスケールすることができる(動作514)。また、動作の順序は変更することができ、および/または2つ以上の動作を単一の動作に組み合わせることができる。

【0037】

開示された変換回路および回路技術は任意の電子デバイスとすることができる(またはこれに含めることができる)。たとえば、電子デバイスは、携帯電話またはスマートフォン、タブレットコンピュータ、ラップトップコンピュータ、ノートブックコンピュータ、パーソナルまたはデスクトップコンピュータ、ネットブックコンピュータ、メディアプレーヤデバイス、電子ブックデバイス、MiFi(登録商標)デバイス、スマートウォッチ、ウェアラブルコンピューティングデバイス、ポータブルコンピューティングデバイス、家庭用電子デバイス、アクセスポイント、ルータ、スイッチ、通信機器、試験機器、車両、船舶、飛行機、自動車、トラック、バス、オートバイ、製造機器、農機具、建設機器、または別のタイプの電子デバイスを含むことができる。

【0038】

変換回路および/または変換回路を含む集積回路の実施形態を説明するために特定の構成要素が使用されているが、代替実施形態において、変換回路、変換回路を含む集積回路、および/または1つまたは複数のADCに、異なる構成要素および/またはサブシステムが存在してもよい。したがって、変換回路、変換回路を含む集積回路、および/または1つまたは複数のADCの実施形態は、より少ない構成要素、追加の構成要素、異なる構成要素を含んでもよく、2つ以上の構成要素を単一の構成要素に組み合わせてもよく、単一の構成要素を2つ以上の構成要素に分離してもよく、1つまたは複数の構成要素の1つまたは複数の位置を変更してもよく、および/または異なるタイプの構成要素があってもよい。

【0039】

また、変換回路、変換回路を含む集積回路、および/または1つまたは複数のADCの実施形態における回路および構成要素は、バイポーラ、PMOSおよび/またはNMOSゲートまたはトランジスタを含む、アナログおよび/またはデジタル回路の任意の組み合わせを使用して実装することができる。さらに、これらの実施形態における信号は、近似的に離散的な値を有するデジタル信号および/または連続的な値を有するアナログ信号を含むことができる。加えて、構成要素および回路はシングルエンドでも差動でもよく、電源はユニポーラでもバイポーラでもよい。先行する実施形態における電気的結合または接続は直接的でも間接的でもよいことに留意されたい。先行する実施形態において、1ルートに対応する単一の線は1つまたは複数の単一の線またはルートを示すことができる。

【0040】

前述したように、集積回路は回路技術の機能性のいくらかまたはすべてを実装することができる。この集積回路は、回路技術に関連する機能性を実装するために使用されるハードウェアおよび/またはソフトウェア機構を含むことができる。

【0041】

いくつかの実施形態において、本明細書に記載の回路の1つまたは複数を含む集積回路、または集積回路の一部を設計するためのプロセスの出力は、たとえば、磁気テープまたは光あるいは磁気ディスクなどのコンピュータ可読媒体とすることができる。コンピュータ可読媒体は、集積回路または集積回路の一部として物理的にインスタンス化することができる回路を記述するデータ構造または他の情報で符号化することができる。さまざまな形式をこのような符号化に使用することができるが、これらのデータ構造は一般に、Caltech Intermediate Format(CIF)、Calma GDS II Stream Format(GDSII)、Electronic Design Interchange Format(EDIF)、OpenAccess(OA)、またはOpen Artwork System Interchange Standard (OASIS)で記述される。集積回路設計の当業者は、上で詳述したタイプの概略図および対応する説明からこのようなデータ構造を開発し、コンピュータ可読媒体上にデータ構造を符号化することができる。集積回路製造の当業者はこのような符号化データを使用して、本明細書に記載の回路の1つまたは複数を含む集積回路を製造することができる。

【0042】

先行する実施形態における動作のいくつかはハードウェアまたはソフトウェアで実装されたが、一般に先行する実施形態における動作は多種多様な構成およびアーキテクチャで実装することができる。したがって、先行する実施形態における動作のいくつかまたはすべてをハードウェアで、ソフトウェアまたは両方で実行することができる。たとえば、回路技術における動作の少なくともいくつかを、集積回路におけるプロセッサによってまたはファームウェアで実行されるプログラム命令を使用して実装することができる。

【0043】

また、数値の例が先行する議論に提供されているが、他の実施形態において異なる数値が使用される。結果的に、提供される数値は、限定的であるように意図されていない。

【0044】

先行する説明において、「いくつかの実施形態」に言及している。「いくつかの実施形態」は、可能な実施形態のすべてのサブセットを説明するが、常に同じ実施形態のサブセットを指定するわけではないことに留意されたい。

【0045】

前述の説明は、いかなる当業者でも本開示を作製および使用することが可能になるように意図されており、特定の用途およびその要件という文脈で提供されている。また、本開示の実施形態の前述の説明は例示および説明のみを目的として提示されてきた。これらは、網羅的であるように、または本開示を開示された形態に限定するように意図されていない。したがって、多くの修正および変形が当業者には明らかであり、本明細書で定義される一般原理は、本開示の精神および範囲から逸脱することなく他の実施形態および用途に適用することができる。加えて、先行する実施形態の議論は、本開示を限定するように意図されていない。したがって、本開示は、示された実施形態に限定されるように意図されるものではなく、本明細書に開示される原理および特徴と一致する最も広い範囲が与えられるべきである。

【符号の説明】

【0046】

200 変換回路
210 量子化器
212 量子化出力
214 第1の電源電圧
216 第2の電源電圧
218 制御ロジック
400 変換回路
410 量子化器
414 デコーダ
416 量子化出力
418 乗算器
420 量子化出力
422 制御ロジック

【図1】

【図2】

【図3】

【図4】

【図5】

【国際調査報告】